KR20210148501A

KR20210148501A - 표시 패널, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법

Info

Publication number: KR20210148501A
Application number: KR1020200064553A
Authority: KR
Inventors: 신동희; 이근호; 이용희
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-05-28
Filing date: 2020-05-28
Publication date: 2021-12-08
Also published as: CN113744638A; US11450255B2; EP3916710A1; US20210375176A1

Abstract

표시 패널은 제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함한다. 상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결된다. 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결된다. 상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결된다.

Description

표시 패널, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 {DISPLAY PANEL, DISPLAY APPARATUS INCLUDING THE SAME AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}

본 발명은 표시 패널, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 보다 상세하게는 베젤 폭을 감소시키고 표시 품질을 향상시키는 표시 패널, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.

일반적으로 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 게이트 라인 및 데이터 라인을 포함한다. 상기 표시 패널 구동부는 구동 제어부, 게이트 구동부 및 데이터 구동부를 포함한다.

일반적으로 상기 게이트 구동부는 상기 표시 패널의 측부에 배치되며 상기 게이트 라인은 상기 표시 패널 내에서 수평 방향으로 연장된다. 반면, 상기 데이터 구동부는 상기 표시 패널의 상부에 배치되며 상기 데이터 라인은 상기 표시 패널 내에서 수직 방향으로 연장된다.

상기 게이트 구동부에 의해 상기 표시 패널의 측부의 베젤의 폭이 커지는 문제점이 있다. 또한, 상기 게이트 구동부와 상기 데이터 구동부를 별도로 제조 및 본딩하므로 표시 장치의 제조 비용이 증가하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 베젤 폭을 감소시키고, 상기 베젤 폭이 감소된 구조에서 게이트 신호의 전달 지연을 감소시켜 표시 패널의 표시 품질을 향상시키는 표시 패널을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널을 포함하는 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 장치를 이용하는 표시 패널의 구동 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함한다. 상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결된다. 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결된다. 상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결된다.

본 발명의 일 실시예에 있어서, 상기 블록들은 상기 제2 방향으로 연장되는 데이터 라인들을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 게이트 라인들은 제1 층에 배치될 수 있다. 상기 제2 게이트 라인들 및 상기 데이터 라인들은 상기 제1 층과 상이한 제2 층에 배치될 수 있다. 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 컨택홀들에 의해 연결될 수 있다.

본 발명의 일 실시예에 있어서, 이웃한 2개의 상기 제2 게이트 라인들 사이에는 3개의 상기 데이터 라인들이 배치될 수 있다.

본 발명의 일 실시예에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 V자 형태를 이룰 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 영역 내에서 첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고, 두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며, (N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고, N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결될 수 있다. 상기 제2 영역 내에서 (N+1) 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결되고, (N+2) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되며, (2N-1) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되고, 2N 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 서로 평행할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 영역 내에서, 첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고, 두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며, (N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고, N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결될 수 있다. 상기 제2 영역 내에서, (N+1) 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되고, (N+2) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되며, (2N-1) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되고, 2N 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함한다. 상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결된다. 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-3) 번째 제1 게이트 라인들과 일대일로 연결되고, 상기 블록의 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-1) 번째 제1 게이트 라인들과 일대일로 연결되고, 상기 블록의 제3 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-2) 번째 제1 게이트 라인들과 일대일로 연결되고, 상기 블록의 제4 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X) 번째 제1 게이트 라인들과 일대일로 연결된다.

본 발명의 일 실시예에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분, 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분, 상기 블록의 상기 제3 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제3 선분, 상기 블록의 상기 제4 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제4 선분은 W자 형태를 이룰 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 영역 내에서, 첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고, 두 번째 제2 게이트 라인은 다섯 번째 제1 게이트 라인에 연결되며, (N-1) 번째 제2 게이트 라인은 (4N-7) 번째 제1 게이트 라인에 연결되고, N 번째 제2 게이트 라인은 (4N-3) 번째 제1 게이트 라인에 연결될 수 있다. 상기 제2 영역 내에서, (N+1) 번째 제2 게이트 라인은 (4N-1) 번째 제1 게이트 라인에 연결되고, (N+2) 번째 제2 게이트 라인은 (4N-5) 번째 제1 게이트 라인에 연결되며, (2N-1) 번째 제2 게이트 라인은 일곱 번째 제1 게이트 라인에 연결되고, 2N 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결될 수 있다. 상기 제3 영역 내에서, (2N+1) 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되고, (2N+2) 번째 제2 게이트 라인은 여섯 번째 제1 게이트 라인에 연결되며, (3N-1) 번째 제2 게이트 라인은 (4N-6) 번째 제1 게이트 라인에 연결되고, 3N 번째 제2 게이트 라인은 (4N-2) 번째 제1 게이트 라인에 연결될 수 있다. 상기 제4 영역 내에서, (3N+1) 번째 제2 게이트 라인은 4N 번째 제1 게이트 라인에 연결되고, (3N+2) 번째 제2 게이트 라인은 (4N-4) 번째 제1 게이트 라인에 연결되며, (4N-1) 번째 제2 게이트 라인은 여덟 번째 제1 게이트 라인에 연결되고, 4N 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 게이트 구동부는 상기 표시 패널에 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 표시 패널에 데이터 전압을 출력한다. 상기 표시 패널은 제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함한다. 상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결된다. 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결된다. 상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결된다.

본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 블록들은 상기 제2 방향으로 연장되는 데이터 라인들을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 게이트 라인들에 순차적으로 상기 게이트 신호가 인가되어 제1 서브 프레임 동안 상기 제1 영역의 상기 홀수 번째 제1 게이트 라인들이 스캐닝되고, 제2 서브 프레임 동안 상기 제2 영역의 상기 짝수 번째 제1 게이트 라인들이 스캐닝될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 영역의 상기 제2 게이트 라인들 및 상기 제2 영역의 상기 제2 게이트 라인들에 교대로 상기 게이트 신호가 인가되어 상기 블록 내의 상기 제1 게이트 라인들은 순차적으로 스캐닝될 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 연성 회로 기판을 더 포함할 수 있다. 상기 게이트 구동부는 게이트 구동 칩을 포함할 수 있다. 상기 데이터 구동부는 제1 소스 구동 칩 및 제2 소스 구동 칩을 포함할 수 있다. 상기 제1 소스 구동 칩, 상기 게이트 구동 칩 및 상기 제2 소스 구동 칩은 상기 연성 회로 기판 내에서 순차적으로 이웃하여 배치될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 제1 방향으로 연장되는 제1 게이트 라인들, 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들 및 상기 제2 방향으로 연장되는 데이터 라인들을 포함하는 복수의 블록들을 포함하는 표시 패널의 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들에 게이트 신호를 인가하는 단계, 상기 표시 패널의 상기 블록의 제2 영역에 배치되는 상기 제2 게이트 라인들에 상기 게이트 신호를 인가하는 단계 및 상기 표시 패널의 데이터 라인들에 데이터 전압을 인가하는 단계를 포함한다. 상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결된다. 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결된다. 상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결된다.

이와 같은 표시 패널, 표시 장치 및 표시 패널의 구동 방법에 따르면, 상기 게이트 구동부 및 상기 데이터 구동부는 모두 상기 표시 패널의 일측에 배치되므로, 상기 표시 패널의 측부의 베젤의 폭을 크게 감소시킬 수 있다.

또한, 상기 표시 패널의 블록의 제1 영역 내에서 상기 제1 게이트 라인들과 이에 대응하는 상기 제2 게이트 라인들이 일대일로 연결되고, 상기 블록의 제2 영역 내에서 상기 제1 게이트 라인들과 이에 대응하는 상기 제2 게이트 라인들이 일대일로 연결되어, 상기 표시 패널의 하단 측부의 게이트 신호의 전달 지연을 감소시킬 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치를 나타내는 평면도이다.
도 3은 도 1의 연성 회로 기판을 나타내는 평면도이다.
도 4a는 도 1의 표시 패널의 게이트 라인 및 데이터 라인의 구조의 예시를 나타내는 평면도이다.
도 4b는 도 1의 표시 패널의 게이트 라인 및 데이터 라인의 구조의 예시를 나타내는 평면도이다.
도 4c는 도 4b의 표시 패널의 게이트 라인 및 데이터 라인의 구조 중 제1 층을 나타내는 평면도이다.
도 4d는 도 4b의 표시 패널의 게이트 라인 및 데이터 라인의 구조 중 제2 층을 나타내는 평면도이다.
도 5는 비교예에 따른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다.
도 6은 도 5의 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.
도 7은 도 1의 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다.
도 8은 도 7의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.
도 9는 도 8의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.
도 10은 도 8의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.
도 11은 본 발명의 일 실시예에 다른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다.
도 12는 도 11의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.
도 13은 도 12의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.
도 14는 도 12의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.
도 15는 본 발명의 일 실시예에 다른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다.
도 16은 도 15의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

예를 들어, 상기 구동 제어부(200) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 적어도 상기 구동 제어부(200) 및 상기 데이터 구동부(500)가 일체로 형성된 구동 모듈을 타이밍 컨트롤러 임베디드 데이터 구동부(Timing Controller Embedded Data Driver, TED)로 명명할 수 있다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(HGL, VGL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(HGL, VGL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들(P)을 포함한다. 제1 게이트 라인들(HGL)은 제1 방향(D1)으로 연장되고, 제2 게이트 라인들(VGL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 제1 게이트 라인들(HGL) 및 상기 제2 게이트 라인들(VGL)은 서로 연결될 수 있다. 예를 들어, 상기 제1 게이트 라인들(HGL) 및 상기 제2 게이트 라인들(VGL)은 일대일로 연결될 수 있다. 예를 들어, 상기 제1 게이트 라인들(HGL)의 개수는 상기 제2 게이트 라인들(VGL)의 개수와 실질적으로 동일할 수 있다. 상기 제1 게이트 라인들(HGL)은 수평 게이트 라인으로 명명할 수 있고, 상기 제2 게이트 라인들(VGL)은 수직 게이트 라인으로 명명할 수 있다.

상기 구동 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 백색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 구동 제어부(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 구동 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(HGL, VGL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(HGL, VGL)에 출력한다. 예를 들어, 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(HGL, VGL)에 순차적으로 출력할 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 구동 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

도 2는 도 1의 표시 장치를 나타내는 평면도이다. 도 3은 도 1의 연성 회로 기판을 나타내는 평면도이다.

도 1 내지 도 3을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 인쇄 회로 기판(Printed Circuit Board, PCB, 610) 및 복수의 연성 회로 기판(Flexible Printed Circuit Board, FPC, 620)을 포함할 수 있다.

상기 연성 회로 기판(620)의 제1 변은 상기 표시 패널(100)에 연결되고 상기 연성 회로 기판(620)의 제2 변은 상기 인쇄 회로 기판(610)에 연결된다.

상기 연성 회로 기판(620)은 플렉서블한 재료를 포함한다. 상기 연성 회로 기판(620)은 상기 표시 패널(100)의 측면을 감쌀 수 있다. 따라서, 상기 인쇄 회로 기판(610)은 상기 표시 패널(100)의 하면 방향으로 꺾어질 수 있다.

예를 들어, 상기 연성 회로 기판(620)은 상기 표시 패널(100)의 일 변에 대응하여 배치된다. 상기 연성 회로 기판(220)은 상기 표시 패널(100)의 상부에 배치될 수 있다.

하나의 연성 회로 기판(620)은 게이트 구동 칩 및 소스 구동 칩을 모두 포함한다. 따라서, 상기 게이트 구동 칩 및 상기 소스 구동 칩은 상기 표시 패널(100)을 기준으로 같은 방향에 배치된다.

상기 인쇄 회로 기판(610)은 상기 구동 제어부(200)를 포함할 수 있다.

도 3에서 보듯이, 상기 게이트 구동부(300)는 게이트 구동 칩(GIC)을 포함할 수 있다. 상기 데이터 구동부(500)는 제1 소스 구동 칩(SIC1) 및 제2 소스 구동 칩(SIC2)을 포함할 수 있다.

예를 들어, 상기 제1 소스 구동 칩(SIC1), 상기 게이트 구동 칩(GIC) 및 상기 제2 소스 구동 칩(SIC2)은 상기 연성 회로 기판(620) 내에서 순차적으로 이웃하여 배치될 수 있다. 상기 제1 소스 구동 칩(SIC1)에서 생성되는 데이터 전압을 출력하는 배선 및 상기 게이트 구동 칩(GIC)에서 생성되는 게이트 신호를 출력하는 배선은 상기 연성 회로 기판(620) 내에서 서로 교차될 수 있다.

예를 들어, 상기 제1 소스 구동 칩(SIC1)의 제1 내지 제3 출력 신호는 상기 연성 회로 기판(620)의 제1 내지 제3 패드(P1, P2, P3)를 통해 출력될 수 있다. 상기 게이트 구동 칩(GIC)의 제1 출력 신호는 상기 연성 회로 기판(620)의 제4 패드(P4)를 통해 출력될 수 있다. 상기 제1 소스 구동 칩(SIC1)의 제4 내지 제6 출력 신호는 상기 연성 회로 기판(620)의 제5 내지 제7 패드(P5, P6, P7)를 통해 출력될 수 있다. 상기 게이트 구동 칩(GIC)의 제2 출력 신호는 상기 연성 회로 기판(620)의 제8 패드(P8)를 통해 출력될 수 있다.

도 4a는 도 1의 표시 패널의 게이트 라인 및 데이터 라인의 구조의 예시를 나타내는 평면도이다.

도 1 내지 도 4a를 참조하면, 상기 제1 게이트 라인들(HGL)은 제1 층에 배치되고, 상기 제2 게이트 라인들(VGL) 및 상기 데이터 라인들(DL1, DL2, DL3)은 상기 제1 층과 상이한 제2 층에 배치될 수 있다.

상기 제1 게이트 라인(HGL)은 대응하는 상기 제2 게이트 라인(VGL)과 컨택홀(CNT)에 의해 연결될 수 있다.

예를 들어, 이웃한 2개의 상기 제2 게이트 라인들(VGL) 사이에는 3개의 상기 데이터 라인들(DL1, DL2, DL3)이 배치될 수 있다.

도 4b는 도 1의 표시 패널의 게이트 라인 및 데이터 라인의 구조의 예시를 나타내는 평면도이다. 도 4c는 도 4b의 표시 패널의 게이트 라인 및 데이터 라인의 구조 중 제1 층을 나타내는 평면도이다. 도 4d는 도 4b의 표시 패널의 게이트 라인 및 데이터 라인의 구조 중 제2 층을 나타내는 평면도이다.

도 1 내지 도 3 및 도 4b 내지 도 4d를 참조하면, 제1 층은 게이트 메탈층이고, 제2 층은 소스-드레인 메탈층일 수 있다.

상기 제1 층은 상기 제1 게이트 라인들(HGL1, HGL2), 스토리지 라인들(SL1, SL2), 게이트 전극(GE) 및 제2 게이트 보조 전극(VGS11, VGS12)을 포함할 수 있다. 상기 제1 게이트 라인들(HGL1, HGL2)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스토리지 라인들(SL1, SL2)은 상기 제1 방향(D1)으로 연장되는 연장부를 가지며, 상기 연장부로부터 상기 제2 방향(D2)으로 돌출되는 돌출부를 가질 수 있다.

상기 제2 층은 제2 게이트 라인들(VGL1, VGL2), 데이터 라인들(DL1 내지 DL6), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 제2 게이트 라인들(VGL1, VGL2)은 상기 제2 방향(D2)으로 연장된다. 상기 데이터 라인들(DL1 내지 DL6)은 상기 제2 방향(D2)으로 연장된다.

첫 번째 제1 게이트 라인(HGL1)은 첫 번째 제2 게이트 라인(VGL1)과 제1 및 제2 컨택홀(CNT11, CNT12)에 의해 연결될 수 있다. 예를 들어, 상기 첫 번째 제1 게이트 라인(HGL1)은 2개의 가지부를 가질 수 있다. 상기 첫 번째 제1 게이트 라인(HGL1)의 제1 가지부는 상기 첫 번째 제2 게이트 라인(VGL1)과 상기 제1 컨택홀(CNT11)을 통해 연결될 수 있다. 상기 첫 번째 제1 게이트 라인(HGL1)의 제2 가지부는 상기 첫 번째 제2 게이트 라인(VGL1)과 상기 제2 컨택홀(CNT12)을 통해 연결될 수 있다.

이와 같은 방식으로, 두 번째 제1 게이트 라인(HGL2)은 두 번째 제2 게이트 라인(VGL2)과 제3 및 제4 컨택홀(CNT21, CNT22)에 의해 연결될 수 있다.

상기 첫 번째 제2 게이트 라인(VGL1)은 상기 제1 층에 배치되는 상기 제2 게이트 보조 전극(VGS11, VGS12)과 보조 컨택홀(CNTS1, CNTS2)을 통해 연결될 수 있다. 상기 제2 게이트 라인(VGL1)이 보조 컨택홀(CNTS1, CNTS2)을 통해 상기 제2 게이트 보조 전극(VGS11, VGS12)과 연결되므로, 상기 제2 게이트 라인(VGL1)의 배선 저항을 감소시킬 수 있다.

본 실시예에서, 이웃한 2개의 상기 제2 게이트 라인들(VGL1, VGL2) 사이에는 6개의 상기 데이터 라인들(DL1 내지 DL6)이 배치될 수 있다.

상기 게이트 전극(GE)은 상기 제1 게이트 라인들(HGL1, HGL2) 상에 형성될 수 있다. 상기 소스 전극(SE)은 상기 데이터 라인들(DL1 내지 DL6)로부터 상기 게이트 전극(GE)을 향하여 돌출되어 형성될 수 있다. 상기 드레인 전극(DE)은 상기 게이트 전극(GE)과 중첩되며, 상기 소스 전극(SE)에 이웃하게 형성될 수 있다. 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 표시 패널(100)의 스위칭 소자를 형성할 수 있다.

도 5는 비교예에 따른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다. 도 6은 도 5의 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.

도 5의 비교예에 따른 표시 패널은 제1 블록(BL1), 제2 블록(BL2) 및 제3 블록(BL3)을 포함할 수 있다. 상기 블록(예컨대, BL1) 내에서 상기 제1 게이트 라인들(H1 내지 H2N)은 대응하는 상기 제2 게이트 라인들(V1 내지 V2N)과 일대일로 연결될 수 있다.

도 5에서 상기 제1 게이트 라인들(H1 내지 H2N)과 제2 게이트 라인들(V1 내지 V2N)이 연결되는 지점들을 원형 점으로 표시하였다. 도 5의 각각의 블록 내에서 상기 제1 게이트 라인들(H1 내지 H2N)과 상기 제2 게이트 라인들(V1 내지 V2N)이 서로 연결되는 점들을 이은 선분은 하나의 대각선으로 도시된다.

상기 제1 블록(BL1) 내의 하단 중앙을 나타내는 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연과 상기 제1 블록(BL1)의 폭의 절반만큼의 전달 지연의 합일 수 있다. 상기 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연으로 인해 상기 제1 위치(A1)에 배치되는 픽셀의 충전율이 감소하고, 그로 인해 얼룩이 시인될 수 있다.

상기 제3 블록(BL3) 내의 하단 최우측을 나타내는 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연과 상기 제3 블록(BL3)의 폭만큼의 전달 지연의 합일 수 있다. 도 5의 구조에서, 상기 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연은 워스트 케이스일 수 있다. 상기 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연으로 인해 상기 제2 위치(A2)에 배치되는 픽셀의 충전율이 감소하고, 그로 인해 얼룩이 시인될 수 있다.

도 7은 도 1의 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다. 도 8은 도 7의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.

도 1 내지 도 4d, 도 7 및 도 8을 참조하면, 상기 표시 패널(100)은 제1 블록(BL1), 제2 블록(BL2) 및 제3 블록(BL3)을 포함할 수 있다. 본 실시예에서, 상기 표시 패널(100)은 3개의 블록들을 포함하는 것을 예시하였으나, 본 발명은 상기 블록의 개수에 한정되지 않는다.

제1 블록(BL1) 내에서 상기 제1 게이트 라인들(H1 내지 H2N)은 대응하는 상기 제2 게이트 라인들(V1 내지 V2N)과 일대일로 연결될 수 있다. 상기 제1 블록(BL1)에서와 마찬가지로 상기 제2 블록(BL2) 내에서 상기 제1 게이트 라인들(H1 내지 H2N)은 대응하는 상기 제2 게이트 라인들(V1 내지 V2N)과 일대일로 연결될 수 있다. 상기 제1 및 제2 블록(BL1, BL2)에서와 마찬가지로 상기 제3 블록(BL3) 내에서 상기 제1 게이트 라인들(H1 내지 H2N)은 대응하는 상기 제2 게이트 라인들(V1 내지 V2N)과 일대일로 연결될 수 있다. 상기 각각의 블록 내에서 상기 제1 게이트 라인들(H1 내지 H2N)은 대응하는 상기 제2 게이트 라인들(V1 내지 V2N)과 한번만 연결될 수 있다.

도 7에서 상기 제1 게이트 라인들(H1 내지 H2N)과 제2 게이트 라인들(V1 내지 V2N)이 연결되는 지점들을 원형 점으로 표시하였다. 도 7에서 상기 블록(BL1, BL2, BL3)들은 각각 2개의 영역으로 나뉠 수 있다.

도 8을 보면, 상기 블록(예컨대, BL1)의 제1 영역에 배치되는 상기 제2 게이트 라인들(예컨대, V1 내지 VN)은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들(H1, H3, H5, H7, H2N-7, H2N-5, H2N-3, H2N-1)과 일대일로 연결된다. 상기 블록(예컨대, BL1)의 상기 제1 영역과 상기 제1 방향(DL1)으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들(예컨대, VN+1 내지 V2N)은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들(H2, H4, H6, H8, H2N-6, H2N-4, H2N-2, H2N)과 일대일로 연결된다.

도 7의 각각의 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 V자 형태를 이룰 수 있다.

구체적으로, 도 8을 보면, 상기 제1 영역 내에서 첫 번째 제2 게이트 라인(V1)은 첫 번째 제1 게이트 라인(H1)에 연결되고, 두 번째 제2 게이트 라인(V2)은 세 번째 제1 게이트 라인(H3)에 연결되며, (N-1) 번째 제2 게이트 라인(VN-1)은 (2N-3) 번째 제1 게이트 라인(H2N-3)에 연결되고, N 번째 제2 게이트 라인(VN)은 (2N-1) 번째 제1 게이트 라인(H2N-1)에 연결될 수 있다. 상기 제2 영역 내에서 (N+1) 번째 제2 게이트 라인(VN+1)은 2N 번째 제1 게이트 라인(H2N)에 연결되고, (N+2) 번째 제2 게이트 라인(VN+2)은 (2N-2) 번째 제1 게이트 라인(H2N-2)에 연결되며, (2N-1) 번째 제2 게이트 라인(V2N-1)은 네 번째 제1 게이트 라인(H4)에 연결되고, 2N 번째 제2 게이트 라인(V2N)은 두 번째 제1 게이트 라인(H2)에 연결될 수 있다.

본 실시예에서, 상기 제1 영역은 상기 블록(BL1) 내의 좌측에 상기 제2 영역은 상기 블록(BL2) 내의 우측에 배치되는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다.

본 실시예에서, 상기 제1 블록(BL1) 내의 하단 중앙을 나타내는 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연일 수 있다. 따라서, 도 5 및 도 6의 비교예에 비해, 상기 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연이 감소될 수 있다.

본 실시예에서, 상기 제3 블록(BL3) 내의 하단 최우측을 나타내는 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연과 상기 제3 블록(BL3)의 폭의 절반만큼의 전달 지연의 합일 수 있다. 따라서, 도 5 및 도 6의 비교예에 비해, 상기 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연이 감소될 수 있다.

도 9는 도 8의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.

도 7 내지 도 9를 참조하면, 도 8의 상기 첫 번째 제2 게이트 라인(V1)으로부터 상기 2N 번째 제2 게이트 라인(V2N)에 순차적으로 게이트 신호(G1 내지 G2N)를 인가하는 경우, 상기 제1 서브 프레임 동안 상기 제1 영역의 상기 홀수 번째 제1 게이트 라인들(H1, H3, H5, H7, H2N-7, H2N-5, H2N-3, H2N-1)이 스캐닝되고, 제2 서브 프레임 동안 상기 제2 영역의 상기 짝수 번째 제1 게이트 라인들(H2, H4, H6, H8, H2N-6, H2N-4, H2N-2, H2N)이 스캐닝될 수 있다. 도 8의 상기 첫 번째 제2 게이트 라인(V1)으로부터 상기 2N 번째 제2 게이트 라인(V2N)에 순차적으로 게이트 신호를 인가하는 경우, 상기 표시 패널(100)은 인터레이스 방식으로 구동될 수 있다.

도 10은 도 8의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.

도 7, 도 8 및 도 10을 참조하면, 도 8의 상기 제1 영역의 상기 제2 게이트 라인들(V1 내지 VN) 및 상기 제2 영역의 상기 제2 게이트 라인들(VN+1 내지 V2N)에 교대로 상기 게이트 신호를 인가하여, 상기 블록(BL1) 내의 상기 제1 게이트 라인들(H1 내지 H2N)을 순차적으로 스캐닝할 수도 있다. 상기 블록(BL1) 내의 상기 제1 게이트 라인들(H1 내지 H2N)을 순차적으로 스캐닝하는 경우, 이를 프로그레시브 방식이라고 할 수 있다.

도 10과 같이, 상기 첫 번째 제1 게이트 라인(H1)에 연결되는 상기 첫 번째 제2 게이트 라인(V1)에 제1 펄스를 출력하고, 상기 두 번째 제1 게이트 라인(H2)에 연결되는 상기 2N 번째 제2 게이트 라인(V2N)에 제2 펄스를 출력하며, 상기 세 번째 제1 게이트 라인(H3)에 연결되는 상기 두 번째 제2 게이트 라인(V2)에 제3 펄스를 출력하고, 상기 네 번째 제1 게이트 라인(H4)에 연결되는 상기 2N-1 번째 제2 게이트 라인(V2N-1)에 제4 펄스를 출력할 수 있다.

본 실시예에 따르면, 상기 게이트 구동부(300) 및 상기 데이터 구동부(500)는 모두 상기 표시 패널(100)의 일측에 배치되므로, 상기 표시 패널(100)의 측부의 베젤의 폭을 크게 감소시킬 수 있다.

또한, 상기 표시 패널(100)의 블록(BL1)의 제1 영역 내에서 상기 제1 게이트 라인들(H1 내지 H2N-1)과 이에 대응하는 상기 제2 게이트 라인들(V1 내지 VN)이 일대일로 연결되고, 상기 블록의 제2 영역 내에서 상기 제1 게이트 라인들(H2 내지 H2N)과 이에 대응하는 상기 제2 게이트 라인들(VN+1 내지 V2N)이 일대일로 연결되어, 상기 표시 패널(100)의 하단 측부의 게이트 신호의 전달 지연을 감소시킬 수 있다. 따라서, 표시 패널(100)의 표시 품질을 향상시킬 수 있다.

도 11은 본 발명의 일 실시예에 다른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다. 도 12는 도 11의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.

본 실시예에 따른 표시 패널, 표시 장치 및 표시 패널의 구동 방법은 상기 제1 게이트 라인들 및 상기 제2 게이트 라인들의 연결 구조를 제외하면, 도 1 내지 도 10의 표시 패널, 표시 장치 및 표시 패널의 구동 방법과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 4d, 도 11 및 도 12를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 제1 블록(BL1), 제2 블록(BL2) 및 제3 블록(BL3)을 포함할 수 있다. 본 실시예에서, 상기 표시 패널(100)은 3개의 블록들을 포함하는 것을 예시하였으나, 본 발명은 상기 블록의 개수에 한정되지 않는다.

도 11에서 상기 제1 게이트 라인들(H1 내지 H2N)과 제2 게이트 라인들(V1 내지 V2N)이 연결되는 지점들을 원형 점으로 표시하였다. 도 11에서 상기 블록(BL1, BL2, BL3)들은 각각 2개의 영역으로 나뉠 수 있다.

도 12를 보면, 상기 블록(예컨대, BL1)의 제1 영역에 배치되는 상기 제2 게이트 라인들(예컨대, V1 내지 VN)은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들(H1, H3, H5, H7, H2N-7, H2N-5, H2N-3, H2N-1)과 일대일로 연결된다. 상기 블록(예컨대, BL1)의 상기 제1 영역과 상기 제1 방향(DL1)으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들(예컨대, VN+1 내지 V2N)은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들(H2, H4, H6, H8, H2N-6, H2N-4, H2N-2, H2N)과 일대일로 연결된다.

도 11의 각각의 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 서로 평행할 수 있다.

구체적으로, 도 12를 보면, 상기 제1 영역 내에서 첫 번째 제2 게이트 라인(V1)은 첫 번째 제1 게이트 라인(H1)에 연결되고, 두 번째 제2 게이트 라인(V2)은 세 번째 제1 게이트 라인(H3)에 연결되며, (N-1) 번째 제2 게이트 라인(VN-1)은 (2N-3) 번째 제1 게이트 라인(H2N-3)에 연결되고, N 번째 제2 게이트 라인(VN)은 (2N-1) 번째 제1 게이트 라인(H2N-1)에 연결될 수 있다. 상기 제2 영역 내에서 (N+1) 번째 제2 게이트 라인(VN+1)은 두 번째 제1 게이트 라인(H2)에 연결되고, (N+2) 번째 제2 게이트 라인(VN+2)은 네 번째 제1 게이트 라인(H4)에 연결되며, (2N-1) 번째 제2 게이트 라인(V2N-1)은 (2N-2) 번째 제1 게이트 라인(H2N-2)에 연결되고, 2N 번째 제2 게이트 라인(V2N)은 2N 번째 제1 게이트 라인(H2N)에 연결될 수 있다.

도 13은 도 12의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.

도 11 내지 도 13을 참조하면, 도 12의 상기 첫 번째 제2 게이트 라인(V1)으로부터 상기 2N 번째 제2 게이트 라인(V2N)에 순차적으로 게이트 신호(G1 내지 G2N)를 인가하는 경우, 상기 제1 서브 프레임 동안 상기 제1 영역의 상기 홀수 번째 제1 게이트 라인들(H1, H3, H5, H7, H2N-7, H2N-5, H2N-3, H2N-1)이 스캐닝되고, 제2 서브 프레임 동안 상기 제2 영역의 상기 짝수 번째 제1 게이트 라인들(H2, H4, H6, H8, H2N-6, H2N-4, H2N-2, H2N)이 스캐닝될 수 있다. 도 12의 상기 첫 번째 제2 게이트 라인(V1)으로부터 상기 2N 번째 제2 게이트 라인(V2N)에 순차적으로 게이트 신호를 인가하는 경우, 상기 표시 패널(100)은 인터레이스 방식으로 구동될 수 있다.

도 14는 도 12의 제2 게이트 라인들에 인가되는 게이트 신호들의 일례를 나타내는 타이밍도이다.

도 11, 도 12 및 도 14를 참조하면, 도 12의 상기 제1 영역의 상기 제2 게이트 라인들(V1 내지 VN) 및 상기 제2 영역의 상기 제2 게이트 라인들(VN+1 내지 V2N)에 교대로 상기 게이트 신호를 인가하여, 상기 블록(BL1) 내의 상기 제1 게이트 라인들(H1 내지 H2N)을 순차적으로 스캐닝할 수도 있다. 상기 블록(BL1) 내의 상기 제1 게이트 라인들(H1 내지 H2N)을 순차적으로 스캐닝하는 경우, 이를 프로그레시브 방식이라고 할 수 있다.

도 14와 같이, 상기 첫 번째 제1 게이트 라인(H1)에 연결되는 상기 첫 번째 제2 게이트 라인(V1)에 제1 펄스를 출력하고, 상기 두 번째 제1 게이트 라인(H2)에 연결되는 상기 N+1 번째 제2 게이트 라인(VN+1)에 제2 펄스를 출력하며, 상기 세 번째 제1 게이트 라인(H3)에 연결되는 상기 두 번째 제2 게이트 라인(V2)에 제3 펄스를 출력하고, 상기 네 번째 제1 게이트 라인(H4)에 연결되는 상기 N+2 번째 제2 게이트 라인(VN+2)에 제4 펄스를 출력할 수 있다.

도 15는 본 발명의 일 실시예에 다른 표시 패널의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 나타내는 개념도이다. 도 16은 도 15의 제1 게이트 라인과 제2 게이트 라인의 연결 관계를 상세히 나타내는 개념도이다.

도 1 내지 도 4d, 도 15 및 도 16을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

도 15에서 상기 제1 게이트 라인들(H1 내지 H2N)과 제2 게이트 라인들(V1 내지 V2N)이 연결되는 지점들을 원형 점으로 표시하였다. 도 15에서 상기 블록(BL1, BL2, BL3)들은 각각 4개의 영역으로 나뉠 수 있다.

도 16을 보면, 상기 블록(예컨대, BL1)의 제1 영역에 배치되는 상기 제2 게이트 라인들(예컨대, V1 내지 VN)은 상기 제1 게이트 라인들 중 (4X-3) 번째 제1 게이트 라인들(H1, H5, H9, H4N-7, H4N-3)과 일대일로 연결된다. 상기 블록(예컨대, BL1)의 상기 제1 영역과 상기 제1 방향(DL1)으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들(예컨대, VN+1 내지 V2N)은 상기 제1 게이트 라인들 중 (4X-1) 번째 제1 게이트 라인들(H4N-1, H4N-5, H4N-9, H11, H7, H3)과 일대일로 연결된다. 상기 블록(예컨대, BL1)의 상기 제2 영역과 상기 제1 방향(DL1)으로 이웃한 제3 영역에 배치되는 상기 제2 게이트 라인들(예컨대, V2N+1 내지 V3N)은 상기 제1 게이트 라인들 중 (4X-2) 번째 제1 게이트 라인들(H2, H6, H10, H4N-6, H4N-2)과 일대일로 연결된다. 상기 블록(예컨대, BL1)의 상기 제3 영역과 상기 제1 방향(DL1)으로 이웃한 제4 영역에 배치되는 상기 제2 게이트 라인들(예컨대, V3N+1 내지 V4N)은 상기 제1 게이트 라인들 중 (4X) 번째 제1 게이트 라인들(H4N, H4N-4, H4N-8, H12, H8, H4)과 일대일로 연결된다.

도 15의 각각의 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분, 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분, 상기 블록의 상기 제3 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제3 선분, 상기 블록의 상기 제4 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제4 선분은 W자 형태를 이룰 수 있다.

구체적으로, 도 16을 보면, 상기 제1 영역 내에서, 첫 번째 제2 게이트 라인(V1)은 첫 번째 제1 게이트 라인(H1)에 연결되고, 두 번째 제2 게이트 라인(V2)은 다섯 번째 제1 게이트 라인(H5)에 연결되며, (N-1) 번째 제2 게이트 라인(VN-1)은 (4N-7) 번째 제1 게이트 라인(H4N-7)에 연결되고, N 번째 제2 게이트 라인(VN)은 (4N-3) 번째 제1 게이트 라인(H4N-3)에 연결될 수 있다. 상기 제2 영역 내에서, (N+1) 번째 제2 게이트 라인(VN+1)은 (4N-1) 번째 제1 게이트 라인(H4N-1)에 연결되고, (N+2) 번째 제2 게이트 라인(VN+2)은 (4N-5) 번째 제1 게이트 라인(H4N-5)에 연결되며, (2N-1) 번째 제2 게이트 라인(V2N-1)은 일곱 번째 제1 게이트 라인(H7)에 연결되고, 2N 번째 제2 게이트 라인(V2N)은 세 번째 제1 게이트 라인(H3)에 연결될 수 있다. 상기 제3 영역 내에서, (2N+1) 번째 제2 게이트 라인(V2N+1)은 두 번째 제1 게이트 라인(H2)에 연결되고, (2N+2) 번째 제2 게이트 라인(V2N+2)은 여섯 번째 제1 게이트 라인(H6)에 연결되며, (3N-1) 번째 제2 게이트 라인(V3N-1)은 (4N-6) 번째 제1 게이트 라인(H4N-6)에 연결되고, 3N 번째 제2 게이트 라인(V3N)은 (4N-2) 번째 제1 게이트 라인(H4N-2)에 연결될 수 있다. 상기 제4 영역 내에서, (3N+1) 번째 제2 게이트 라인(V3N+1)은 4N 번째 제1 게이트 라인(H4N)에 연결되고, (3N+2) 번째 제2 게이트 라인(V3N+2)은 (4N-4) 번째 제1 게이트 라인(H4N-4)에 연결되며, (4N-1) 번째 제2 게이트 라인(V4N-1)은 여덟 번째 제1 게이트 라인(H8)에 연결되고, 4N 번째 제2 게이트 라인(V4N)은 네 번째 제1 게이트 라인(H4)에 연결될 수 있다.

본 실시예에서, 상기 제1 영역 내지 상기 제4 영역의 순서는 서로 바뀔 수 있다. 즉, 상기 제1 영역 내지 상기 제4 영역은 4의 배수인 제1 게이트 라인들, 4로 나누었을 때 나머지가 1인 제1 게이트 라인들, 4로 나누었을 때 나머지가 2인 제1 게이트 라인들, 4로 나누었을 때 나머지가 3인 제1 게이트 라인들에 연결될 수 있다.

본 실시예에서, 상기 제1 블록(BL1) 내의 하단 중앙을 나타내는 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연과 상기 제1 블록(BL1)의 폭의 1/4만큼의 전달 지연의 합일 수 있다. 따라서, 도 5 및 도 6의 비교예에 비해, 상기 제1 위치(A1)에 전달되는 게이트 신호의 전달 지연이 감소될 수 있다.

본 실시예에서, 상기 제3 블록(BL3) 내의 하단 최우측을 나타내는 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연은 표시 패널(100)의 높이만큼의 전달 지연과 상기 제3 블록(BL3)의 폭의 1/4만큼의 전달 지연의 합일 수 있다. 따라서, 도 5 및 도 6의 비교예에 비해, 상기 제2 위치(A2)에 전달되는 게이트 신호의 전달 지연이 감소될 수 있다.

도 9의 인터레이스 방식의 구동 및 도 10의 프로그레시브 방식의 구동은 도 9 및 도 10에서 설명한 것과 유사한 방식으로 본 실시예에도 적용될 수 있다.

또한, 상기 표시 패널(100)의 블록(BL1)의 제1 영역 내에서 상기 제1 게이트 라인들(H1 내지 H4N-1)과 이에 대응하는 상기 제2 게이트 라인들(V1 내지 VN)이 일대일로 연결되고, 상기 블록의 제2 영역 내에서 상기 제1 게이트 라인들(H3 내지 H4N-3)과 이에 대응하는 상기 제2 게이트 라인들(VN+1 내지 V2N)이 일대일로 연결되며, 상기 블록(BL1)의 제3 영역 내에서 상기 제1 게이트 라인들(H2 내지 H4N-2)과 이에 대응하는 상기 제2 게이트 라인들(V2N+1 내지 V3N)이 일대일로 연결되고, 상기 블록의 제4 영역 내에서 상기 제1 게이트 라인들(H4 내지 H4N)과 이에 대응하는 상기 제2 게이트 라인들(V3N+1 내지 V4N)이 일대일로 연결되어, 상기 표시 패널(100)의 하단 측부의 게이트 신호의 전달 지연을 감소시킬 수 있다. 따라서, 표시 패널(100)의 표시 품질을 향상시킬 수 있다.

이상에서 설명한 본 발명에 따른 표시 패널, 표시 장치 및 표시 패널의 구동 방법에 따르면, 표시 장치의 베젤 폭을 감소시키고, 표시 패널의 표시 품질을 향상시킬 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 구동 제어부
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부 610: 인쇄 회로 기판
620: 연성 회로 기판

Claims

제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함하고,
상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결되며,
상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결되는 것을 특징으로 하는 표시 패널.
제1항에 있어서, 상기 블록들은 상기 제2 방향으로 연장되는 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 패널.
제2항에 있어서, 상기 제1 게이트 라인들은 제1 층에 배치되고,
상기 제2 게이트 라인들 및 상기 데이터 라인들은 상기 제1 층과 상이한 제2 층에 배치되며,
상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 컨택홀들에 의해 연결되는 것을 특징으로 하는 표시 패널.
제2항에 있어서, 이웃한 2개의 상기 제2 게이트 라인들 사이에는 3개의 상기 데이터 라인들이 배치되는 것을 특징으로 하는 표시 패널.
제1항에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 V자 형태를 이루는 것을 특징으로 하는 표시 패널.
제5항에 있어서, 상기 제1 영역 내에서,
첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고,
두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며,
(N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고,
N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결되며,
상기 제2 영역 내에서,
(N+1) 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결되고,
(N+2) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되며,
(2N-1) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되고,
2N 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되는 것을 특징으로 하는 표시 패널.
제1항에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 서로 평행한 것을 특징으로 하는 표시 패널.
제7항에 있어서, 상기 제1 영역 내에서,
첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고,
두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며,
(N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고,
N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결되며,
상기 제2 영역 내에서,
(N+1) 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되고,
(N+2) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되며,
(2N-1) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되고,
2N 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결되는 것을 특징으로 하는 표시 패널.
제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함하고,
상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결되며,
상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-3) 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-1) 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 제3 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X-2) 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 제4 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 (4X) 번째 제1 게이트 라인들과 일대일로 연결되는 것을 특징으로 하는 표시 패널.
제9항에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분, 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분, 상기 블록의 상기 제3 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제3 선분, 상기 블록의 상기 제4 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제4 선분은 W자 형태를 이루는 것을 특징으로 하는 표시 패널.
제10항에 있어서, 상기 제1 영역 내에서,
첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고,
두 번째 제2 게이트 라인은 다섯 번째 제1 게이트 라인에 연결되며,
(N-1) 번째 제2 게이트 라인은 (4N-7) 번째 제1 게이트 라인에 연결되고,
N 번째 제2 게이트 라인은 (4N-3) 번째 제1 게이트 라인에 연결되며,
상기 제2 영역 내에서,
(N+1) 번째 제2 게이트 라인은 (4N-1) 번째 제1 게이트 라인에 연결되고,
(N+2) 번째 제2 게이트 라인은 (4N-5) 번째 제1 게이트 라인에 연결되며,
(2N-1) 번째 제2 게이트 라인은 일곱 번째 제1 게이트 라인에 연결되고,
2N 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며,
상기 제3 영역 내에서,
(2N+1) 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되고,
(2N+2) 번째 제2 게이트 라인은 여섯 번째 제1 게이트 라인에 연결되며,
(3N-1) 번째 제2 게이트 라인은 (4N-6) 번째 제1 게이트 라인에 연결되고,
3N 번째 제2 게이트 라인은 (4N-2) 번째 제1 게이트 라인에 연결되며,
상기 제4 영역 내에서,
(3N+1) 번째 제2 게이트 라인은 4N 번째 제1 게이트 라인에 연결되고,
(3N+2) 번째 제2 게이트 라인은 (4N-4) 번째 제1 게이트 라인에 연결되며,
(4N-1) 번째 제2 게이트 라인은 여덟 번째 제1 게이트 라인에 연결되고,
4N 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되는 것을 특징으로 하는 표시 패널.
영상을 표시하는 표시 패널;
상기 표시 패널에 게이트 신호를 출력하는 게이트 구동부; 및
상기 표시 패널에 데이터 전압을 출력하는 데이터 구동부를 포함하고,
상기 표시 패널은,
제1 방향으로 연장되는 제1 게이트 라인들 및 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들을 포함하는 복수의 블록들을 포함하고,
상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결되며,
상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결되는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 표시 패널은 상기 블록들은 상기 제2 방향으로 연장되는 데이터 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 게이트 라인들은 제1 층에 배치되고,
상기 제2 게이트 라인들 및 상기 데이터 라인들은 상기 제1 층과 상이한 제2 층에 배치되며,
상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 컨택홀들에 의해 연결되는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 V자 형태를 이루는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제1 영역 내에서,
첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고,
두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며,
(N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고,
N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결되며,
상기 제2 영역 내에서,
(N+1) 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결되고,
(N+2) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되며,
(2N-1) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되고,
2N 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제2 게이트 라인들에 순차적으로 상기 게이트 신호가 인가되어 제1 서브 프레임 동안 상기 제1 영역의 상기 홀수 번째 제1 게이트 라인들이 스캐닝되고, 제2 서브 프레임 동안 상기 제2 영역의 상기 짝수 번째 제1 게이트 라인들이 스캐닝되는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제1 영역의 상기 제2 게이트 라인들 및 상기 제2 영역의 상기 제2 게이트 라인들에 교대로 상기 게이트 신호가 인가되어 상기 블록 내의 상기 제1 게이트 라인들은 순차적으로 스캐닝되는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 블록의 상기 제1 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제1 선분과 상기 블록의 상기 제2 영역 내에서 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 서로 연결되는 점들을 이은 제2 선분은 서로 평행한 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제1 영역 내에서,
첫 번째 제2 게이트 라인은 첫 번째 제1 게이트 라인에 연결되고,
두 번째 제2 게이트 라인은 세 번째 제1 게이트 라인에 연결되며,
(N-1) 번째 제2 게이트 라인은 (2N-3) 번째 제1 게이트 라인에 연결되고,
N 번째 제2 게이트 라인은 (2N-1) 번째 제1 게이트 라인에 연결되며,
상기 제2 영역 내에서,
(N+1) 번째 제2 게이트 라인은 두 번째 제1 게이트 라인에 연결되고,
(N+2) 번째 제2 게이트 라인은 네 번째 제1 게이트 라인에 연결되며,
(2N-1) 번째 제2 게이트 라인은 (2N-2) 번째 제1 게이트 라인에 연결되고,
2N 번째 제2 게이트 라인은 2N 번째 제1 게이트 라인에 연결되는 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제2 게이트 라인들에 순차적으로 상기 게이트 신호가 인가되어 제1 서브 프레임 동안 상기 제1 영역의 상기 홀수 번째 제1 게이트 라인들이 스캐닝되고, 제2 서브 프레임 동안 상기 제2 영역의 상기 짝수 번째 제1 게이트 라인들이 스캐닝되는 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제1 영역의 상기 제2 게이트 라인들 및 상기 제2 영역의 상기 제2 게이트 라인들에 교대로 상기 게이트 신호가 인가되어 상기 블록 내의 상기 제1 게이트 라인들은 순차적으로 스캐닝되는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 연성 회로 기판을 더 포함하고,
상기 게이트 구동부는 게이트 구동 칩을 포함하며,
상기 데이터 구동부는 제1 소스 구동 칩 및 제2 소스 구동 칩을 포함하며,
상기 제1 소스 구동 칩, 상기 게이트 구동 칩 및 상기 제2 소스 구동 칩은 상기 연성 회로 기판 내에서 순차적으로 이웃하여 배치되는 것을 특징으로 하는 표시 장치.
제1 방향으로 연장되는 제1 게이트 라인들, 상기 제1 방향과 상이한 제2 방향으로 연장되는 제2 게이트 라인들 및 상기 제2 방향으로 연장되는 데이터 라인들을 포함하는 복수의 블록들을 포함하는 표시 패널의 상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들에 게이트 신호를 인가하는 단계;
상기 표시 패널의 상기 블록의 제2 영역에 배치되는 상기 제2 게이트 라인들에 상기 게이트 신호를 인가하는 단계; 및
상기 표시 패널의 데이터 라인들에 데이터 전압을 인가하는 단계를 포함하고,
상기 블록 내에서 상기 제1 게이트 라인들은 대응하는 상기 제2 게이트 라인들과 일대일로 연결되며,
상기 블록의 제1 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 홀수 번째 제1 게이트 라인들과 일대일로 연결되고,
상기 블록의 상기 제1 영역과 상기 제1 방향으로 이웃한 제2 영역에 배치되는 상기 제2 게이트 라인들은 상기 제1 게이트 라인들 중 짝수 번째 제1 게이트 라인들과 일대일로 연결되는 것을 특징으로 하는 표시 패널의 구동 방법.