KR102004710B1 - 표시 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 표시 장치는, 복수의 화소들이 정의된 기판 상에 배치되며, 제 1 방향으로 연장된 복수의 제 1 게이트 라인들과, 상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장된 복수의 제 2 게이트 라인들과, 상기 제 1 게이트 라인들과 평행하게 배치되는 복수의 데이터 라인들, 그리고 상기 제 1 게이트 라인들 및 상기 제 2 게이트 라인들 사이에 배치되고, 상기 제 1 게이트 라인들 각각의 일부를 노출시키는 복수의 비아 홀들을 구비하는 제1 절연막을 포함한다. 상기 제1 게이트 라인들 각각은 상기 제1 절연막의 상기 복수의 비아 홀들 중 대응하는 비아 홀을 통해 상기 제2 게이트 라인들 중 대응하는 게이트 라인과 접속한다.
Description
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로는 게이트 구동 회로의 위치가 변경된 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 외부 입력 신호에 대응하는 영상을 표시하는 장치이다. 이러한 표시 장치는 표시 패널 그리고 표시 패널을 구동하는 구동 회로를 포함한다. 구동 회로는 게이트 구동 회로 및 데이터 구동 회로로 구성된다. 게이트 구동 회로는 게이트 구동 IC(Integrated circuit)를 포함한다. 최근에는 게이트 구동 IC를 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate) 회로로 구현한다.
일반적으로 표시 장치는 영상이 표시되는 표시 패널의 좌측 및 우측 중 어느 하나 또는 좌측 및 우측 모두에 ASG 회로를 구비하도록 설계된다. ASG 회로가 표시 패널의 좌측 또는 우측에 구비됨에 따라서 표시 패널의 좌측 및 우측의 비표시 영역의 폭을 축소시키는데 어려움이 있다.
따라서 본 발명의 목적은 표시 패널의 좌측 및 우측의 비표시 영역의 폭을 축소시킬 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 표시 패널의 좌측 및 우측의 비표시 영역의 폭을 축소시키더라도 화질 저하를 방지할 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 있다
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 복수의 화소들이 정의된 기판 상에 배치되며, 제 1 방향으로 연장된 복수의 제 1 게이트 라인들과, 상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장된 복수의 제 2 게이트 라인들과, 상기 제 1 게이트 라인들과 평행하게 배치되는 복수의 데이터 라인들, 그리고 상기 제 1 게이트 라인들 및 상기 제 2 게이트 라인들 사이에 배치되고, 상기 제 1 게이트 라인들 각각의 일부를 노출시키는 복수의 비아 홀들을 구비하는 제1 절연막을 포함한다. 상기 제1 게이트 라인들 각각은 상기 제1 절연막의 상기 복수의 비아 홀들 중 대응하는 비아 홀을 통해 상기 제2 게이트 라인들 중 대응하는 게이트 라인과 접속한다.
이 실시예에 있어서, 상기 제2 게이트 라인들을 덮는 제2 절연막과, 상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 접속된 부분과 마주보도록 형성된 액티브 패턴과, 상기 데이터 라인들 각각으로부터 분기되는 소오스 전극들, 및 상기 소오스 전극들에 각각 대응하고, 대응하는 소오스 전극과 각각 이격되어 형성된 드레인 전극들을 더 포함한다.
이 실시예에 있어서, 상기 제1 게이트 라인들은 제1 기판 상에 형성되고, 상기 제1 절연막은 상기 제1 게이트 라인을 덮도록 형성되고, 상기 제1 게이트 라인들 각각의 일부를 노출시키는 상기 비아 홀들을 구비한다.
이 실시예에 있어서, 상기 복수의 화소들 중 상기 제2 방향으로 인접한 2개의 화소들 사이에 상기 제1 게이트 라인들과 상기 데이터 라인들 중 어느 하나가 배열되되, 상기 제1 게이트 라인들과 상기 데이터 라인들은 번갈아 배열된다.
이 실시예에 있어서, 상기 데이터 라인들 각각의 일단과 연결된 소스 드라이버, 그리고 상기 데이터 라인들 각각의 타단과 인접하게 배열되고, 상기 제1 게이트 라인들 각각의 일단과 연결된 게이트 드라이버를 더 포함한다.
이 실시예에 있어서, 상기 제1 게이트 라인들의 수와 상기 제2 게이트 라인들의 수는 각각 n(n=2a, a는 양의 정수) 개 이며, 상기 제1 게이트 라인들과 상기 제2 게이트 라인들은 상기 대응하는 비아 홀을 통해 일대일로 연결된다.
이 실시예에 있어서, 상기 기판의 제1측에 배열되고, 상기 제2 게이트 라인들과 연결되며, i(i=1, 2, …, n)번째 제2 게이트 라인이 구동된 후 소정 시간이 경과하면 상기 i번째 제2 게이트 라인을 디스챠지하는 제1 디스챠지 회로, 그리고 상기 제1 디스챠지 회로와 마주보도록 상기 기판의 제2측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 i번째 제2 게이트 라인이 구동된 후 소정 시간이 경과하면 상기 i번째 제2 게이트 라인을 디스챠지하는 제2 디스챠지 회로를 더 포함한다.
이 실시예에 있어서, 상기 제1 디스챠지 회로는 상기 제2 게이트 라인들에 각각 대응하는 복수의 제1 디스챠지 트랜지스터들을 포함하고, i번째 제1 디스챠지 트랜지스터는, 대응하는 i번째 제2 게이트 라인과 접지 전압 사이에 연결되고, 대응하는 i+2번째 제2 게이트 라인의 신호에 의해서 제어되는 게이트를 포함한다.
이 실시예에 있어서, 상기 제2 디스챠지 회로는 상기 제2 게이트 라인들에 각각 대응하는 복수의 제2 디스챠지 트랜지스터들을 포함하고, i번째 제2 디스챠지 트랜지스터는, 대응하는 i번째 제2 게이트 라인과 접지 전압 사이에 연결되고, 대응하는 i+2번째 제2 게이트 라인의 신호에 의해서 제어되는 게이트를 포함한다.
이 실시예에 있어서, 상기 게이트 드라이버는, 각각이 상기 제1 게이트 라인들에 대응하고, 제1 내지 제4 클럭 신호들 중 대응하는 어느 하나에 응답해서 대응하는 제1 게이트 라인을 구동하는 복수의 게이트 스테이지들과, 상기 제1 클럭 신호에 응답해서 동작하는 제1 더미 스테이지, 그리고 상기 제2 클럭 신호에 응답해서 동작하는 제2 더미 스테이지를 포함한다. 상기 게이트 스테이지들 중 1번째 제1 게이트 라인과 2번째 제2 게이트 라인에 대응하는 게이트 스테이지들 및 상기 제2 더미 스테이지는 수직 동기 시작 신호를 입력받고, 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들 중 짝수 번째 스테이지들끼리 캐스케이드 방식으로 연결되고, 홀수 번째 스테이지들끼리 캐스케이드 방식으로 연결된다.
이 실시예에 있어서, 상기 제1 및 제3 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제1 신호 배선들은 상기 기판과 인접한 제1 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들과 연결되고, 상기 제2 및 제4 클럭 신호들을 전송하기 위한 제2 신호 배선들은 상기 제1영역과 마주보도록 상기 기판과 인접한 제2 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들에 연결된다.
이 실시예에 있어서, 1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 n번째 제2 게이트 라인까지 순차적으로 연결된다.
이 실시예에 있어서, 상기 제1 및 제3 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제1 신호 배선들은 상기 기판의 제1 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들과 연결되고, 상기 제2 및 제4 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제2 신호 배선들은 상기 제1영역과 마주보도록 상기 기판의 제2 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들에 연결된다.
이 실시예에 있어서, 1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 n번째 제2 게이트 라인까지 순차적으로 연결된다.
이 실시예에 있어서, 상기 1번째 제1 게이트 라인과 연결된 게이트 스테이지 및 2번째 제1 게이트 라인과 연결된 게이트 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신한다.
이 실시예에 있어서, 상기 1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n번째 제2 게이트 라인부터 1번째 제2 게이트 라인까지 순차적으로 연결된다.
이 실시예에 있어서, 1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n-1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 2번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결된다.
이 실시예에 있어서, 상기 n/2번째 제1 게이트 라인 및 n/2-1 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제1 더미 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 n/2+1번째 제1 게이트 라인 및 n/2+2 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신한다.
이 실시예에 있어서, 1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결된다.
이 실시예에 있어서, 상기 1번째 제1 게이트 라인 및 2번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제1 더미 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 n번째 제1 게이트 라인 및 n-1 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신한다.
이 실시예에 있어서, 1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 인접한 2번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결된다.
본 발명의 다른 특징에 따른 표시 장치의 제조 방법은: 제1 기판 위에 제1 게이트 라인을 형성하는 단계, 상기 제1 게이트 라인의 일부를 노출시키는 비아홀을 포함하는 제1 절연막을 형성하는 단계, 상기 비아홀을 통해 상기 제1 게이트 라인과 접속하는 제2 게이트 라인을 형성하는 단계, 상기 제2 게이트 라인을 덮는 제2 절연막을 형성하는 단계, 상기 제1 게이트 라인과 상기 제2 게이트 라인이 접속된 부분과 마주보도록 액티브 패턴을 형성하는 단계, 데이터 라인으로부터 분기되는 소오스 전극을 형성하는 단계, 그리고 상기 소오스 전극과 이격되는 드레인 전극을 형성하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 게이트 라인은 상기 기판 위에 제1 방향으로 연장하여 형성되고, 상기 제2 게이트라인은 상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장하여 형성된다.
본 발명의 또 다른 특징에 따른 표시 장치는, 제 1 방향으로 연장된 복수의 제 1 게이트 라인들과, 상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장되고, 각각이 대응하는 제1 게이트 라인들과 연결된 복수의 제 2 게이트 라인들과, 상기 제 1 게이트 라인들과 평행하게 배치되는 복수의 데이터 라인들과, 상기 제1 및 제2 게이트 라인들 및 상기 데이터 라인들이 교차하는 영역에 각각 형성된 복수의 화소들과, 상기 제1 및 제2 게이트 라인들을 순차적으로 구동하는 게이트 드라이버와, 상기 데이터 라인들을 구동하는 소스 드라이버, 그리고 상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인들이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 디스챠지 회로를 포함한다.
이 실시예에 있어서, 상기 디스챠지 회로는, 상기 화소들이 배열된 표시 영역의 제1측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 제1 디스챠지 회로, 그리고 상기 제1 디스챠지 회로와 마주보도록 상기 표시 영역의 제2측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 제2 디스챠지 회로를 포함한다.
이와 같은 본 발명에 의하면, 게이트 드라이버를 표시 패널의 하측에 배열함으로써 표시 패널의 좌측 및 우측의 비표시 영역의 폭을 축소할 수 있다. 더욱이 표시 패널 제조 공정을 변경함으로써 화질 저하를 방지할 수 있다. 또한 게이트 드라이버를 표시 패널의 하측에 배열하되, 게이트 드라이버의 동작에 필요한 신호들을 전송하기 위한 신호 배선들을 표시 패널의 좌측 비표시 영역 및 우측 비표시 영역에 나누어 배열함으로써 표시 패널의 좌측 및 우측의 비표시 영역의 면적을 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 표시 패널에 구성되는 표시 영역 및 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 게이트 스테이지들과 제1 및 제2 더미 스테이지들의 연결 관계를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 표시 패널의 일부를 보여주는 평면도이다.
도 5는 도 4에 도시된 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 6은 도 4에 도시된 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 7은 도 4에 도시된 Ⅲ-Ⅲ'을 따라 절취한 부분을 나타낸 단면도이다.
도 8a 내지 도 11a는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 평면도이다.
도 8b 내지 도 11b는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 보여주는 도면이다.
도 13은 도 12에 도시된 표시 장치에서 사용되는 신호들의 타이밍도이다.
도 14 내지 도 18은 도 1에 도시된 표시 장치의 다른 실시예를 각각 보여주는 도면들이다.
도 2는 도 1에 도시된 표시 패널에 구성되는 표시 영역 및 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 게이트 스테이지들과 제1 및 제2 더미 스테이지들의 연결 관계를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 표시 패널의 일부를 보여주는 평면도이다.
도 5는 도 4에 도시된 I-I'을 따라 절취한 부분을 나타낸 단면도이다.
도 6은 도 4에 도시된 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이다.
도 7은 도 4에 도시된 Ⅲ-Ⅲ'을 따라 절취한 부분을 나타낸 단면도이다.
도 8a 내지 도 11a는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 평면도이다.
도 8b 내지 도 11b는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 보여주는 도면이다.
도 13은 도 12에 도시된 표시 장치에서 사용되는 신호들의 타이밍도이다.
도 14 내지 도 18은 도 1에 도시된 표시 장치의 다른 실시예를 각각 보여주는 도면들이다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성을 보여주는 도면이다.
도 1을 참조하면, 표시 장치(100)는 인쇄 회로 기판(102), 표시 패널(110), 타이밍 컨트롤러(120), 소스 드라이버(130) 그리고 게이트 드라이버(140)를 포함한다. 표시 패널(110)은 표시 영역(112) 및 비표시 영역(114)을 포함한다.
표시 영역(112)에는 제1 방향(X1)으로 신장된 수직 게이트 라인들(이하, 제1 게이트 라인들)(GV), 제1 게이트 라인들(GV)과 교차하도록 제2 방향(X2)으로 신장된 수평 게이트 라인들(이하, 제2 게이트 라인들)(GH), 제1 게이트 라인들(GV)과 평행한 데이터 라인들(D) 및 복수의 픽셀들(111)을 포함한다. 각 픽셀(111)은 박막 트랜지스터(TFT), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 박막 트랜지스터(TFT)는 제2 게이트 라인(GH)과 데이터 라인(D)에 전기적으로 연결된다. 액정 커패시터(CLC)의 화소 전극(PE)은 박막 트랜지스터(TFT)의 드레인 전극과 연결되고, 화소 전극(PE)과 마주하여 전계를 형성하는 공통 전극(CE)에는 공통 전압(VCOM)이 연결된다. 스토리지 커패시터(CST)의 일단은 박막 트랜지스터(TFT)의 드레인 전극과 연결되고, 타단은 스토리지 전압(VST)과 연결된다.
제1 게이트 라인들(GV)과 제2 게이트 라인들(GH)은 소정의 연결 관계를 갖는다. 예컨대, 제1 게이트 라인들(GV)과 제2 게이트 라인들(GH)은 일대일로 연결될 수 있다.
이러한 픽셀 구조에서는, 게이트 드라이버(140)에 의해서 제1 게이트 라인들(GV)이 순차적으로 선택되고, 선택된 제1 게이트 라인(GV)에 게이트 온 전압이 펄스 형태로 인가되면, 제1 게이트 라인(GV)과 전기적으로 연결된 제2 게이트 라인(GH)에 연결된 픽셀의 박막 트랜지스터(TFT)가 턴 온되고, 이어서 소스 드라이버(130)에 의해 각 데이터 라인(D)에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터(CLC)와 스토리지 커패시터(CST)에 인가되어 이들 커패시터들(CLC, CST)이 구동됨으로써 소정의 표시 동작이 이루어진다.
타이밍 컨트롤러(120)는 외부의 그래픽 소스로부터 영상 데이터 신호와 제어 신호들을 입력받는다. 타이밍 컨트롤러(120)는 입력받은 제어 신호들을 근거로 소스 드라이버(130) 및 게이트 드라이버(140)를 구동하는데 필요한 제어 신호들 예를 들어, 수평 동기 신호, 수평 클럭 신호, 수직 동기 시작 신호(STVP), 제1 내지 제4 클럭 신호들(CLK1-CLK4)을 출력한다.
소스 드라이버(130)는 소스 구동칩(131)과, 소스 구동칩(131)이 실장되어 인쇄 회로 기판(102)과 표시 패널(110)을 전기적으로 연결하는 연성 회로 기판(132)을 포함한다. 여기서는 소스 구동칩(131)이 연성 회로 기판(132)에 실장되는 것을 예로 하였으나, 소스 구동칩(131)이 직접 표시 패널(110)에 실장 될 수 있다. 또한 소스 구동칩(131)을 구성하는 트랜지스터는 표시 영역(112)의 박막 트랜지스터(TFT)와 동일한 공정에 의해 비표시 영역(114)에 직접 형성될 수 있다. 타이밍 컨트롤러(120)는 인쇄 회로 기판(102) 상에 실장된다. 소스 구동칩(131)은 타이밍 컨트롤러(120)로부터 영상 데이터 신호와 수평 동기 신호 및 수평 클럭 신호를 수신하고, 표시 패널(110)의 데이터 라인들(D)을 구동하기 위한 데이터 구동 신호들을 발생한다.
게이트 드라이버(140)는 타이밍 컨트롤러(120)로부터 제공되는 수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)에 따라서 표시 영역(112)의 제1 게이트 라인들(GV)을 순차적으로 스캐닝하기 위한 게이트 구동 신호들을 출력한다. 여기서, 스캐닝이란 제1 게이트 라인에 게이트 온 전압을 순차적으로 인가하여 게이트 온 전압이 인가된 제1 게이트 라인과 연결된 픽셀을 데이터 기록 가능한 상태로 만드는 것을 말한다. 이 실시예에서 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)은 비표시 영역(114)의 제1 신호 배선들(116) 및/또는 제2 신호 배선들(118)을 통해 게이트 드라이버(140)로 제공될 수 있다. 제1 신호 배선들(116)은 표시 영역(112)의 좌측에 배열되고, 제2 신호 배선들(118)은 표시 영역(112)의 우측에 배열된다. 이와 관련해서 추후 상세히 설명될 것이다.
도면에 도시되지 않았으나, 표시 장치(100)는 소스 드라이버(130) 및 게이트 드라이버(140)의 구동에 필요한 전압들을 발생하는 전압 발생기를 더 포함할 수 있다.
상기 게이트 드라이버(140)는 소스 드라이버(130)와 마주보도록 표시 영역(112)의 하측에 배열된다. 게이트 드라이버(140)는 표시 영역(112)의 박막 트랜지스터(TFT)와 동일한 공정으로 ASG(Amorphous silicon gate) 회로로 구성될 수 있다.
표시 영역(112)의 하측에 게이트 드라이버(140)를 구비함으로써 표시 영역(112)의 좌측 및 우측에 위치한 비표시 영역(114)의 좌측 폭(DL) 및 우측 폭(DR)이 축소될 수 있다. 예컨대, 비표시 영역(114)의 좌측 폭(DL) 및 우측 폭(DR)은 각각 1mm 또는 그 이하이다. 이와 같이 내로우 베젤(narrow bazel)을 구현하기 위해서 게이트 드라이버(140)를 표시 패널(110)의 하측에 배열하되 표시 패널(110)에 표시되는 영상의 품질 저하는 최소화해야만 한다.
도 2는 도 1에 도시된 표시 패널에 구성되는 표시 영역 및 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 2를 참조하면, 표시 영역(112)은 복수의 제1 게이트 라인들(GV1-GVn)과 제1 게이트 라인들(GV1-GVn)과 수직으로 교차하여 배열된 복수의 제2 게이트 라인들(GH1-GHn), 제2 게이트 라인들(GH1-GHn)과 수직으로 교차하여 배열되고, 제1 게이트 라인들(GV1-GVn)과 평행하게 배열된 복수의 데이터 라인들(D1-Dm), 박막 트랜지스터들(TFT11-TFT26) 및 화소 전극들(R11-R24, G11-G25, B13-B26)을 포함한다. 여기서, m과 n 각각은 양의 정수이다. 도면에는 박막 트랜지스터들(TFT11-TFT26) 및 화소 전극들(R11-R24, G11-G25, B13-B26)만이 도시되나 제2 게이트 라인들(GH1-GHn) 및 복수의 데이터 라인들(D1-Dm)에 각각 연결된 다수의 박막 트랜지스터들 및 화소 전극들이 더 포함될 수 있다.
추후 설명되나, 표시 패널(110)은 상부 기판(미 도시됨)과 하부 기판(미 도시됨)을 포함한다. 복수의 제1 게이트 라인들(GV1-GVn), 복수의 제2 게이트 라인들(GH1-GHn), 복수의 데이터 라인들(D1-Dm), 박막 트랜지스터들(TFT11-TFT26) 및 화소 전극들(R11-R24, G11-G25, B13-B26)은 하부 기판에 구비된다. 앞서 도 1에 도시된 액정 커패시터(CLC)는 하부 기판의 화소 전극들(R11-R24, G11-G25, B13-B26)과 상부 기판의 공통 전극(VCOM)을 두 단자로 하며 두 화소 전극과 공통 전극 사이의 액정층은 유전체로서 기능한다. 다른 예에서, 공통 전극(VCOM)이 하부 기판에 구비되는 경우도 있으며 이때에는 화소 전극과 공통 전극이 모두 선형 또는 막대형으로 만들어진다.
도 2에 도시되지 않았으나, 스토리지 커패시터(CST)는 하부 기판에 구비된 별개의 신호선과 화소 전극들(R11-R24, G11-G25, B13-B26)이 중첩되어 이루어지며 이 별개의 신호선에는 스토리지 전압(VST) 따위의 정해진 전압이 인가될 수 있다. 한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극들(R11-R24, G11-G25, B13-B26)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터를 구비함으로써 가능하다.
특히, 도 2에서, 복수의 제1 게이트 라인들(GV1-GVn)은 제1 방향(X1)으로 신장되어 배열되고, 복수의 제2 게이트 라인들(GH1-GHn)은 복수의 제1 게이트 라인들(GV1-GVn)과 교차하도록 제2 방향(X2)으로 신장되어 배열된다. 복수의 데이터 라인들(D1-Dm)은 복수의 제2 게이트 라인들(GH1-GHn)과 교차하도록 배열되며, 복수의 제1 게이트 라인들(GV1-GVn)과 평행하게 배열된다. 제2 방향(X2)으로 인접한 2 개의 화소 전극들 사이에 복수의 제1 게이트 라인들(GV1-GVn)과 복수의 데이터 라인들(D1-Dm) 중 어느 하나가 배열되되, 복수의 제1 게이트 라인들(GV1-GVn)과 복수의 데이터 라인들(D1-Dm)은 교번하여 배열된다.
복수의 제2 게이트 라인들(GH1-GHn)은 제1 방향(X1)으로 인접한 2 개의 화소 전극들 사이에 2개씩 배열된다. 예컨대, 화소 전극들(R11, R21) 사이에는 제2 게이트 라인들(GH2, GH3)이 배열된다. 다시 말하면, 화소 전극들(R11-R24, G11-G25, B13-B26)의 상측과 하측에 각각 제2 게이트 라인들이 배열된다. 제2 방향(X2)으로 배열된 첫 번째 행의 1번째, 4번째 및 6번째 화소 전극들(R11, R14, R16)이 화소 전극의 상측에 배열된 홀수 번째 제2 게이트 라인(GH1)과 연결되고, 두 번째 행의 1번째, 4번째 및 6번째 화소 전극들(R21, R24, R26)은 화소 전극의 상측에 배열된 홀수 번째 제2 게이트 라인(GH3)과 연결된다. 제2 방향(X2)으로 배열된 첫 번째 행의 2번째, 3번째 및 5번째 화소 전극들(R12, R13, R15)은 화소 전극의 하측에 배열된 짝수 번째 제2 게이트 라인(GH2)과 연결되고, 두 번째 행의 2번째, 3번째 및 5번째 화소 전극들(R22, R23, R25)은 화소 전극의 하측에 배열된 짝수 번째 제2 게이트 라인(GH4)과 연결된다.
표시 영역(112) 내 제2 방향(X2)으로 배열된 각 행에서 화소 전극들은 6 개 단위로 반복적으로 배열된다. 예컨대, 제2 방향(X2)으로 배열된 각 행의 7, 10, 12, 13, 16, 18번째 화소 전극들은 화소 전극의 상측에 배열된 홀수 번째 제2 게이트 라인과 연결되고, 제2 방향(X2)으로 배열된 각 행의 8, 9, 11, 14, 15, 17번째 화소 전극들은 화소 전극의 상측에 배열된 홀수 번째 제2 게이트 라인과 연결된다.
도 2에 도시된 표시 영역(112)은 컬럼 반전(column inversion) 구동이 가능한 구성을 보여주고 있으나, 본 발명은 컬럼 반전 구동에 한정되지 않고, 도트 반전(dot inversion) 구동에도 적용될 수 있다.
게이트 드라이버(140)는 복수의 제1 게이트 라인들(GV1-GVn)에 각각 대응하는 복수의 게이트 스테이지들(GS1-GSn)과 제1 더미 스테이지(GSn+1) 및 제2 더미 스테이지(GSn+2)를 포함한다.
게이트 스테이지들(GS1-GSn) 각각은 대응하는 제1 게이트 라인들(GV1-GVn)을 구동하기 위한 게이트 구동 신호들을 출력한다. 1번째 제1 게이트 라인(GV1)과 2번째 제1 게이트 라인(GV2)에 대응하는 게이트 스테이지들(GS1, GS2) 및 제2 더미 스테이지(GSn+2)는 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STVP)를 수신한다. 게이트 스테이지들(GS1-GSn)과 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)은 캐스케이드(cacade) 방식으로 연결된다.
도 3은 도 2에 도시된 게이트 스테이지들과 제1 및 제2 더미 스테이지들의 연결 관계를 예시적으로 보여주는 도면이다.
도 3을 참조하면, 게이트 스테이지들(GS1-GSn)과 제1 및 제2 더미 스테이지들(GSn+1, GSn+2) 각각은 제1 입력단자(IN1), 제2 입력단자(IN2), 클럭 단자(CK) 및 출력 단자(OUT)를 포함한다. 1번째 제1 게이트 라인(GV1)과 2번째 제1 게이트 라인(GV2)에 대응하는 게이트 스테이지들(GS1, GS2) 및 제2 더미 스테이지(GSn+2)의 제1 입력 단자(IN1)는 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STVP)를 입력받는다. i(i=2, 3, ..., n)번째 제1 게이트 라인에 대응하는 게이트 스테이지들(GSi)과 제1 및 제2 더미 스테이지들(GSn+1, GSn+2) 각각의 제1 입력 단자(IN1)는 i-2번째 게이트 스테이지(GSi-2)의 출력을 입력받는다. i(i=1, 2, 3, ..., n)번째 제1 게이트 라인에 대응하는 게이트 스테이지들(GSi)은 i+2번째 게이트 스테이지(GSi+2)의 출력을 입력받는다. 제1 더미 스테이지(GSn+1)의 제2 입력 단자(IN2)는 제2 더미 스테이지(GSn+2)의 출력을 입력받고, 제2 더미 스테이지(GSn+2)의 제2 입력 단자(IN2)는 도 1에 도시된 타이밍 컨트롤러(120)로부터의 수직 동기 시작 신호(STVP)를 입력받는다. 게이트 스테이지들(GS1-GSn)과 제1 및 제2 더미 스테이지들(GSn+1, GSn+2) 각각은 제1 게이트 라인들(GV1-GVn)을 구동하는데 필요한 전압들을 더 입력받을 수 있다.
도 4는 도 2에 도시된 표시 패널의 일부(PA)를 보여주는 평면도이고, 도 5는 도 4에 도시된 I-I'을 따라 절취한 부분을 나타낸 단면도이고, 도 6은 도 4에 도시된 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타낸 단면도이며, 그리고 도 7은 도 4에 도시된 Ⅲ-Ⅲ'을 따라 절취한 부분을 나타낸 단면도이다.
도 4 내지 도 7을 참조하면, 표시 패널(110)은 하부 기판(200), 하부 기판(200)과 마주보는 상부 기판(400), 및 하부 기판(200) 및 상부 기판(400) 사이에 개재되는 액정(300)을 포함한다.
하부 기판(200)은 제1 베이스 기판(210)을 포함한다. 제 1 베이스 기판(210) 위에는 제1 게이트 라인(GV2)이 형성된다. 제1 베이스 기판(210)과 제1 게이트 라인(GV2) 위에는 제 1 절연막(220)이 구비되어 제 1 베이스기판(210)과 제1 게이트 라인(GV2)을 커버한다. 제 1 절연막(220)은 질화 규소막(SiNx) 또는 산화 규소막(SiOx)으로 이루어질 수 있다. 제 1 절연막(220)은 제1 게이트 라인(GV2)의 일부가 노출되도록 비아홀을 구비한다. 제1 절연막(220) 위에는 제2 게이트 라인(GH) 및 스토리지 전극 라인(SL)이 구비된다. 스토리지 전극 라인(SL)은 도 1에 도시된 스토리지 커패시터(CST)의 타단과 연결되어서 스토리지 커패시터(CST)로 스토리지 전압(VST)을 공급한다. 제1 절연막(220)의 비아 홀을 통하여 제2 게이트 라인(GH2)은 제1 게이트 라인(GV2)과 접속한다. 제1 게이트 라인(GV2)과 제2 게이트 라인(GH2)을 커버하도록 제2 절연막(230)이 구비된다. 제 2 절연막(230)은 질화 규소막(SiNx) 또는 산화 규소막(SiOx)으로 이루어질 수 있다.
제2 절연막(230) 위에는 액티브 채널(240)이 형성된다. 액티브 채널(240) 위에는 박막 트랜지스터(TFT12)의 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 제1 베이스 기판(210) 위에 박막 트랜지스터(TFT12)가 형성된 후에, 제1 베이스 기판(210) 위에 데이터 라인(D1) 및 박막 트랜지스터(TFT12)를 커버하는 보호막(passivation layer)(250)이 형성된다. 보호막(250) 위에는 화소 전극(PE)이 형성되어 하부 기판(200)이 완성된다. 화소 전극(PE)은, 인듐틴옥사이드(indium tin oxide) 또는 인듐징크옥사이드(indium zinc oxide)와 같은 투명한 도전막으로 이루어질 수 있다.
상부 기판(400)은 제 2 베이스 기판(410) 및 블랙 매트릭스(BM)을 구비한다.
제2 베이스기판(410)은 투명한 유리 기판 또는 소다 라임 유리 기판으로 이루어질 수 있다. 상기 블랙 매트릭스(BM)는 광을 차단하는 물질로 이루어지고, 데이터 라인(D1), 제1 게이트 라인(GV2), 제2 게이트 라인(GH2), 박막 트랜지스터(TFT) 및 스토리지 전극 라인(SL) 각각의 위치에 대응하여 상기 제 2 베이스 기판(300) 위에 구비된다.
이와 같이 데이터 라인(D1)과 평행하게 배열되는 제1 게이트 라인(GV2)을 데이터 라인(D1)과 다른 층에 배열함으로써 데이터 라인(D1)과 제1 게이트 라인(GV2)를 통해 전송되는 신호의 변화에 의해서 인접한 화소에 킥백(kick-back) 노이즈가 발생되는 것을 방지할 수 있다.
도 8a 내지 도 11a는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 평면도이다. 도 8b 내지 도 11b는 도 1에 도시된 액정 표시 장치의 제조 방법을 나타낸 단면도이다. 상기 단면도들 각각은 도 4에 도시된 액정표시장치를 제조하는 각 단계에서, 상기 액정표시장치의 Ⅳ-Ⅳ'를 절취한 부분을 나타낸다
또한, 도 8a 내지 도 11b를 설명함에 있어서, 도 4 내지 도 7을 참조하여 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략한다.
도 8a 및 도 8b를 참조하면, 제 1 베이스 기판(210) 위에 제1 게이트 라인(GV2)을 형성한다. 제 1 베이스 기판(210)은 투명한 유리 기판, 투명 절연 기판, 또는 투명 플라스틱 기판일 수 있다. 제1 게이트 라인(GV2)은 타 배선과 접속될 수 있는 콘택 패드를 포함하여 형성될 수 있다.
제 1 베이스 기판(210) 위의 제1 게이트 라인(GV2)을 덮도록 제 1 베이스 기판(210) 상에 제1 절연막(220)을 형성한다. 제1 절연막(220)은 SiNx 또는 SiOx를 포함할 수 있다. 제1 절연막(220)에는 제1 게이트 라인(GV2)의 일부가 노출되도록 비아 홀(221)이 형성된다. 비아 홀(221)은 제1 절연막(220)이 관통되도록 제거되어 형성된다. 제1 절연막(220)의 비아 홀(221)은 제1 게이트 라인(GV2)의 콘택 패드에 형성된다. 도 2에 도시된 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)이 일대일 대응하고, 하나의 접속점에 의해서 제1 게이트 라인들(GV1-GVn)과 제2 게이트 라인들(GH1-GHn)이 각각 연결되는 경우, 제1 게이트 라인들(GV1-GVn) 각각에 대응하는 제1 절연막(220)에는 제1 게이트 라인들(GV1-GVn)의 수와 동일한 개수의 비아 홀들이 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연막(210) 위에 제2 게이트 라인들(GH2, GH3) 및 스토리지 전극 라인(SL)이 형성된다. 제2 게이트 라인(GH2)은 제1 절연막(210)의 비아홀(221)을 통하여 제1 게이트 라인(GV1)과 연결된다.
도 10a 및 도 10b를 참조하면, 제2 게이트 라인(GH) 및 스토리지 전극 라인(SL)이 덮여지도록 제1 절연막(220) 위에 제2 절연막(230)이 형성된다. 제2 절연막(230) 위에 액티브 패턴(240)이 형성된 후, 소스 전극(SE), 드레인 전극(DE) 그리고 데이터 라인(D)이 형성된다. 제1 베이스 기판(210) 위에 소스 전극(SE), 드레인 전극(DE) 그리고 데이터 라인(D)을 커버하는 층간 절연막(250)이 형성된다.
도 11a 및 도 11b를 참조하면, 층간 절연막(250) 위에 화소 전극(PE)이 형성되어 하부 기판(200)이 완성된다. 화소 전극(PE)은 드레인 전극(DE)과 연결된다.
하부 기판(200) 위에 액정(300)을 형성하고, 하부 기판(200)을 상부 기판(400)과 결합시킨다.
상부 기판(400)에는 박막 트랜지스터(TFT12), 데이터 라인(D1) 및 제1 게이트 라인(GV1)의 위치에 각각 대응하여 블랙 매트릭스(BM)가 형성될 수 있다. 또한, 상부 기판(400) 위에는 도 1에 도시된 공통 전극(CE)이 더 구비될 수 있다. 공통 전극(CE)은 화소 전극(PE)과 전계를 형성하여 상기 액정(160)의 배열 상태를 제어할 수 있다.
이와 같은 본 발명에 의하면, 데이터 라인들(D1-Dm)과 평행하게 배열되는 제1 게이트 라인들(GV1-GVn)을 데이터 라인들(D1-Dm)과 다른 층에 형성함으로써 제1 게이트 라인(GV1)과 데이터 라인(D)을 통해 전송되는 신호들 간의 간섭 현상을 방지할 수 있다. 그러므로, 게이트 드라이버(140)를 표시 패널(110)의 하측에 구비하더라도 화질이 저하되는 것을 방지할 수 있다.
게이트 드라이버(140)를 표시 패널(110)의 하측에 구비하는 경우 제1 게이트 라인들(GV1-GVn)과 제2 게이트 라인들(GH1-GHn)의 연결에 의해서 게이트 라인마다 로드(load)가 현격한 차이를 갖는다. 예컨대, 제1 게이트 라인(GV1)과 제2 게이트 라인(GH1)의 신호 경로가 제1 게이트 라인(GVn)과 제2 게이트 라인(GHn)의 신호 경로 보다 길어서 제1 게이트 라인(GV1)과 제2 게이트 라인(GH1)을 통해 전달되는 게이트 구동 신호의 지연 시간이 길어질 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 보여주는 도면이다.
도 12를 참조하면, 표시 장치(300)는 도 2에 도시된 표시 장치와 유사한 구성을 가지나, 제1 디스챠지 회로(310) 및 제2 디스챠지 회로(320)를 더 포함한다. 도 12에 도시되지 않았으나, 표시 장치(300)는 타이밍 컨트롤러 및 소스 드라이버를 더 포함한다. 제1 디스챠지 회로(310)는 표시 영역(302)의 일측에 구비되고, 그리고 제2 디스챠지 회로(320)는 제1 디스챠지 회로(310)와 마주보도록 표시 영역(302)의 타측에 구비된다.
제1 디스챠지 회로(310)는 복수의 제1 디스챠지 트랜지스터들(311-318)을 포함한다. i(i는 양의 정수)번째 제1 디스챠지 트랜지스터들(311-318) 각각은 i번째 제2 게이트 라인(GHi)과 접지 전압(VSS) 사이에 연결되고, i+2 번째 제2 게이트 라인(GHi+2)과 연결된 게이트를 포함한다. 예컨대, 제1 디스챠지 트랜지스터들(311)는 제2 게이트 라인들(GH1)과 접지 전압(VSS) 사이에 연결되고, 제2 게이트 라인(GH3)과 연결된 게이트를 포함한다. 제1 디스챠지 트랜지스터(317)는 제2 게이트 라인들(GHn-1)과 접지 전압(VSS) 사이에 연결되고, 제2 더미 스테이지(GSn+1)의 출력과 연결된 게이트를 포함한다. 제1 디스챠지 트랜지스터(318)는 제2 게이트 라인들(GHn)과 접지 전압(VSS) 사이에 연결되고, 제1 더미 스테이지(GSn+2)의 출력과 연결된 게이트를 포함한다.
제2 디스챠지 회로(320)는 복수의 제2 디스챠지 트랜지스터들(321-328)을 포함한다. 제2 디스챠지 트랜지스터들(321-328)은 제1 디스챠지 트랜지스터들(311-318)과 유사한 구성을 갖는다. 즉, i(i는 양의 정수)번째 제1 디스챠지 트랜지스터들(321-328) 각각은 i번째 제2 게이트 라인(GHi)과 접지 전압(VSS) 사이에 연결되고, i+2 번째 제2 게이트 라인(GHi+2)과 연결된 게이트를 포함한다. 예컨대, 제2 디스챠지 트랜지스터들(321)는 제2 게이트 라인들(GH1)과 접지 전압(VSS) 사이에 연결되고, 제2 게이트 라인(GH3)과 연결된 게이트를 포함한다. 제2 디스챠지 트랜지스터(317)는 제2 게이트 라인들(GHn-1)과 접지 전압(VSS) 사이에 연결되고, 제2 더미 스테이지(GSn+1)의 출력과 연결된 게이트를 포함한다 제2 디스챠지 트랜지스터(328)는 제2 게이트 라인들(GHn)과 접지 전압(VSS) 사이에 연결되고, 제1 더미 스테이지(GSn+2)의 출력과 연결된 게이트를 포함한다.
이와 같은 표시 패널(300)의 i(i는 양의 정수)번째 제1 디스챠지 트랜지스터들(321-328) 및 제2 디스챠지 트랜지스터들(321-328) 각각은 i+1번째 제2 게이트 라인(GHi+2)이 구동될 때 i번째 제2 게이트 라인(GHi)을 접지 전압(VSS)으로 디스챠지한다. 그러므로 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)의 연결에 의해서 게이트 라인마다 현격한 로드 차에 의한 게이트 신호의 지연 시간을 방지할 수 있다.
도 12는 표시 장치(300)가 표시 영역(302)을 사이에 두고 제1 및 제2 디스챠지 회로들(310, 320)이 구비된 것을 예시적으로 보여주고 있으나, 제1 및 제2 디스챠지 회로들(310, 320) 중 어느 하나만을 구비할 수 있다.
도 13은 도 12에 도시된 표시 장치에서 사용되는 신호들의 타이밍도이다.
도 12 및 도 13을 참조하면, 게이트 스테이지들(GS1-GSn) 및 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)은 도 1에 도시된 타이밍 컨트롤러(120)로부터 수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)을 입력받는다. 제1 및 제3 클럭 신호들(CLK1, CLK3)은 동일한 주파수 및 듀티비를 갖는다. 제1 및 제3 클럭 신호들(CLK1, CLK3)은 상보적 신호들이고, 제2 및 제4 클럭 신호들(CLK2, CLK4)은 상보적 신호들이다.
수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)에 응답해서 게이트 스테이지들(GS1-GSn) 및 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)은 제1 및 제 2 게이트 라인들(GV1-GVn, GH1-GHn)을 구동하기 위한 신호들을 출력한다.
제1 및 제2 디스챠지 회로들(310, 320)이 모두 턴 오프되었거나, 제1 및 제2 디스챠지 회로들(310, 320) 구비되지 않은 경우 제 2 게이트 라인들(GH1-GHn)로 인가되는 게이트 구동 신호(DLY2)의 지연 시간은 인가되는 이상적인 게이트 구동 신호(IDEAL)보다 길다. 제1 및 제2 디스챠지 회로들(310, 320)이 동작하는 경우 게이트 구동 신호(DLY1)의 지연 시간은 게이트 구동 신호(DLY2)의 지연 시간 보다 단축됨을 알 수 있다. 그러므로 게이트 구동 신호의 폴링 에지인 테일(tail)이 길어짐에 따른 화면 얼룩을 제거할 수 있다.
도 14 내지 도 18은 도 1에 도시된 표시 장치의 다른 실시예를 각각 보여주는 도면들이다.
도 14를 참조하면, 타이밍 컨트롤러(미 도시됨)로부터 제공되는 수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)은 표시 패널(410) 좌측의 제1 신호 배선들(430) 및 표시 패널(410) 우측의 제2 신호 배선들(440)을 통해 게이트 드라이버(420)로 제공될 수 있다. 즉, 수직 동기 시작 신호(STVP)와 제1 및 제2 클럭 신호들(CLK1, CLK2)은 제1 신호 배선들(430)을 통해 게이트 드라이버(140)로 제공되고, 수직 동기 시작 신호(STVP)와 제3 및 제4 클럭 신호들(CLK3, CLK4)은 제2 신호 배선들(440)을 통해 게이트 드라이버(420)로 제공된다. 제1 신호 배선들(430) 및 제2 신호 배선들(440) 중 어느 한쪽만을 통해 게이트 드라이버(420)로 제공하는 것에 비해 제1 내지 제4 클럭 신호들(CLK1-CLK4)을 제1 신호 배선들(430) 및 제2 신호 배선들(440)로 나누어서 게이트 드라이버(420)로 제공함으로써 표시 영역(410)의 좌측 비표시 영역의 폭(DL) 및 우측 비표시 영역의 폭(DR)을 모두 최소화할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치를 보여주는 도면이다.
도 15에 도시된 표시 장치(500)는 도 14에 도시된 표시 장치(400)와 유사한 구성을 갖는다. 다만, 도 15에 도시된 표시 패널(510)은 도 14에 도시된 표시 장치(400)와 달리 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)의 연결 순서가 다르다. 제1 게이트 라인(GV1)은 제2 게이트 라인(GHn)과 연결되고, 제1 게이트 라인(GV2)은 제2 게이트 라인(GHn-1)과 연결된다. 마찬가지로, 제1 게이트 라인(GVn-1)은 제2 게이트 라인(GH2)과 연결되고, 제1 게이트 라인(GVn)은 제2 게이트 라인(GH1)과 연결된다.
제1 내지 제4 클럭 신호들(CLK1-CLK4)을 제1 신호 배선들(530) 및 제2 신호 배선들(540)로 나누어서 게이트 드라이버(520)로 제공함으로써 표시 영역(510)의 좌측 비표시 영역의 폭(DL) 및 우측 비표시 영역의 폭(DR)을 모두 최소화할 수 있다.
도 15에 도시된 예에서는 제1 게이트 라인들(GV1-GVn)이 순차적으로 구동되고, 그에 따라서 제2 게이트 라인들(GH1-GHn) 순차적으로 구동된다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치를 보여주는 도면이다.
도 16에 도시된 표시 장치(600)는 도 14에 도시된 표시 장치(400)와 유사한 구성을 갖는다. 도 16에 도시된 표시 패널(510)은 도 14에 도시된 표시 장치(400)와 달리 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)의 연결 순서가 다르다.
제1 게이트 라인(GV1)부터 제1 게이트 라인(GVn/2)까지는 게이트 드라이버(620)와 가장 인접한 제2 게이트 라인(GHn-1)부터 제2 게이트 라인(GH1)까지 중 홀수 번째 제2 게이트 라인들(GHn-1, GHn-3, ..., GH3, GH1)과 각각 순차적으로 연결된다. 제1 게이트 라인(GVn/2+1)부터 제1 게이트 라인(GVn)까지는 소스 드라이버(미 도시됨)와 가장 인접한 제2 게이트 라인(GH2)부터 제2 게이트 라인(GHn)까지 짝수 번째 제2 게이트 라인들(GH2, GH4, ..., GHn-2, GHn)과 각각 순차적으로 연결된다.
이때 수직 동기 시작 신호(STVP)는 제1 게이트 라인(GVn/2)과 제1 게이트 라인(GVn/2-1) 그리고 제1 게이트 라인(GVn/2+1)과 제1 게이트 라인(GVn/2+2)에 각각 연결된 게이트 스테이지들(GSn/2 GSn/2-1, GSn/2+1, GSn/2+2) 및 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)로 각각 입력된다. 제1 더미 스테이지(GSn+1)는 게이트 스테이지(GS1)의 좌측에 배열되고, 제2 더미 스테이지(GSn+2)는 게이트 스테이지(GSn)의 우측에 배열된다. 게이트 스테이지들(GSn/2 - GS1) 및 제1 더미 스테이지(GSn+1)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다. 게이트 스테이지들(GSn/2+1 - GSn) 및 제2 더미 스테이지(GSn+2)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다.
그러므로 제1 게이트 라인들(GVn/2, GVn/2+1, GVn/2-1, GVn/2+2,... GV1, GVn)이 순차적으로 구동되고, 그에 따라서 제2 게이트 라인들(GH1-GHn) 순차적으로 구동된다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치를 보여주는 도면이다.
도 17에 도시된 표시 장치(700)는 도 14에 도시된 표시 장치(400)와 유사한 구성을 갖는다. 도 17에 도시된 표시 패널(710)은 도 14에 도시된 표시 장치(400)와 달리 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)의 연결 순서가 다르다.
제1 게이트 라인(GV1)부터 제1 게이트 라인(GVn/2)까지는 제2 게이트 라인(GH1)부터 제2 게이트 라인(GHn/2)까지 중 홀수 번째 제2 게이트 라인들(GH1, GH2, ..., GHn/2-2, GHn/2)과 각각 순차적으로 연결된다. 제1 게이트 라인(GVn/2+1)부터 제1 게이트 라인(GVn)까지는 게이트 드라이버(720)와 가장 인접한 제2 게이트 라인(GHn)부터 제2 게이트 라인(GH2)까지 짝수 번째 제2 게이트 라인들(GHn, GHn-2, ..., GH4, GH2)와 각각 순차적으로 연결된다.
이때 수직 동기 시작 신호(STVP)는 제1 게이트 라인들(GV1, GV2, GVn, GVn-2)에 각각 연결된 게이트 스테이지들(GS1 GS2, GSn-1, GSn) 및 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)로 각각 입력된다. 제1 더미 스테이지(GSn+1)는 게이트 스테이지(GSn/2)의 우측에 배열되고, 제2 더미 스테이지(GSn+2)는 게이트 스테이지들(GSn/2+1)의 좌측에 배열된다. 게이트 스테이지들(GS1-GSn/2) 및 제1 더미 스테이지(GSn+1)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다. 게이트 스테이지들(GSn -GSn/2+1) 및 제2 더미 스테이지(GSn+2)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다.
그러므로 제1 게이트 라인들(GV1, GVn, GV3, GVn-2,... GVn/2, GVn/2+1)이 순차적으로 구동되고, 그에 따라서 제2 게이트 라인들(GH1-GHn) 순차적으로 구동된다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치를 보여주는 도면이다.
도 18에 도시된 표시 장치(700)의 표시 패널(810)은 도 17에 도시된 표시 장치(700)의 표시 패널(710)과 동일하게 구성된다. 다만, 게이트 드라이버(820) 내 게이트 스테이지들(GS1-GSn)과 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)의 연결 순서가 다르다. 그러므로 제1 게이트 라인들(GV1, GVn/2, GV3, GVn/2+2,... GVn/2-1, GVn)이 순차적으로 구동되고, 그에 따라서 제2 게이트 라인들(GH1-GHn) 순차적으로 구동된다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치를 보여주는 도면이다.
도 18에 도시된 표시 장치(800)는 도 14에 도시된 표시 장치(400)와 유사한 구성을 갖는다. 도 18에 도시된 표시 패널(810)은 도 14에 도시된 표시 장치(400)와 달리 제1 게이트 라인들(GV1-GVn) 및 제2 게이트 라인들(GH1-GHn)의 연결 순서가 다르다. 제1 게이트 라인(GV1)부터 제1 게이트 라인(GVn/2)까지는 제2 게이트 라인(GH1)부터 제2 게이트 라인(GHn/2)까지 중 홀수 번째 제2 게이트 라인들(GH1, GH2, ..., GHn/2-2, GHn/2)과 각각 순차적으로 연결된다. 제1 게이트 라인(GVn/2+1)부터 제1 게이트 라인(GVn)까지는 제2 게이트 라인(GH1)부터 제2 게이트 라인(GH2)까지 짝수 번째 제2 게이트 라인들(GH2, GH4, ..., GHn-2, GHn)과 각각 순차적으로 연결된다.
이때 수직 동기 시작 신호(STVP)는 제1 게이트 라인들(GV1, GV2, GVn/2+1, GVn/2+2)에 각각 연결된 게이트 스테이지들(GS1 GS2, GSn/2+1, GSn/2+2) 및 제1 및 제2 더미 스테이지들(GSn+1, GSn+2)로 각각 입력된다. 제1 더미 스테이지(GSn+1)는 게이트 스테이지(GSn/2)의 우측에 배열되고, 제2 더미 스테이지(GSn+2)는 게이트 스테이지(GSn)의 우측에 배열된다. 게이트 스테이지들(GS1-GSn/2) 및 제1 더미 스테이지(GSn+1)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다. 게이트 스테이지들(GSn/2+1 - GSn) 및 제2 더미 스테이지(GSn+2)는 도 3에 도시된 게이트 드라이버(140)와 유사하게 캐스케이드 방식으로 연결된다.
그러므로 제1 게이트 라인들(GV1, GVn/2+1. GV3, GVn/2+2,... GVn/2, GVn)이 순차적으로 구동되고, 그에 따라서 제2 게이트 라인들(GH1-GHn) 순차적으로 구동된다.
도 15 내지 도 18은 표시 패널 및 게이트 구동 회로의 다양한 다른 실시예들을 보여주고 있으나, 수직 동기 시작 신호(STVP) 및 제1 내지 제4 클럭 신호들(CLK1-CLK4)은 표시 패널의 좌측 및 우측으로 나뉘어진 선호 배선들을 통해 게이트 드라이버로 제공된다. 그러므로 표시 영역의 좌측 비표시 영역의 폭(DL) 및 우측 비표시 영역의 폭(DR)을 모두 최소화할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100: 표시 장치 102: 인쇄 회로 기판
112: 표시 영역 114: 비표시 영역
110: 표시 패널 120: 타이밍 컨트롤러
130: 소스 드라이버 131: 소스 구동칩
132: 연성 회로 기판 140: 게이트 드라이버
200: 하부 기판 210: 제1 베이스 기판
220: 제1 절연막 230: 제2 절연막
240: 액티브 채널 300: 액정
400: 상부 기판 410: 제 2 베이스 기판
112: 표시 영역 114: 비표시 영역
110: 표시 패널 120: 타이밍 컨트롤러
130: 소스 드라이버 131: 소스 구동칩
132: 연성 회로 기판 140: 게이트 드라이버
200: 하부 기판 210: 제1 베이스 기판
220: 제1 절연막 230: 제2 절연막
240: 액티브 채널 300: 액정
400: 상부 기판 410: 제 2 베이스 기판
Claims (25)
- 복수의 화소들이 정의된 기판 상에 배치되며, 제 1 방향으로 연장된 복수의 제 1 게이트 라인들과;
상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장된 복수의 제 2 게이트 라인들과;
상기 제 1 게이트 라인들과 평행하게 배치되는 복수의 데이터 라인들과;
상기 제 1 게이트 라인들 및 상기 제 2 게이트 라인들 사이에 배치되고, 상기 제 1 게이트 라인들 각각의 일부를 노출시키는 복수의 비아 홀들을 구비하는 제1 절연막; 및
상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인들이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 디스챠지 회로를 포함하되,
상기 제1 게이트 라인들 각각은 상기 제1 절연막의 상기 복수의 비아 홀들 중 대응하는 비아 홀을 통해 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인과 접속하는 표시 장치. - 제 1 항에 있어서,
상기 제2 게이트 라인들을 덮는 제2 절연막과;
상기 제1 게이트 라인들과 상기 제2 게이트 라인들이 접속된 부분과 마주보도록 형성된 액티브 패턴과;
상기 데이터 라인들 각각으로부터 분기되는 소오스 전극들; 및
상기 소오스 전극들에 각각 대응하고, 대응하는 소오스 전극과 각각 이격되어 형성된 드레인 전극들을 더 포함하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 제1 게이트 라인들은 제1 기판 상에 형성되고,
상기 제1 절연막은 상기 제1 게이트 라인을 덮도록 형성되고, 상기 제1 게이트 라인들 각각의 일부를 노출시키는 상기 비아 홀들을 구비하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 복수의 화소들 중 상기 제2 방향으로 인접한 2개의 화소들 사이에 상기 제1 게이트 라인들과 상기 데이터 라인들 중 어느 하나가 배열되되, 상기 제1 게이트 라인들과 상기 데이터 라인들은 번갈아 배열되는 것을 특징으로 하는 표시 장치. - 제 4 항에 있어서,
상기 데이터 라인들 각각의 일단과 연결된 소스 드라이버; 그리고
상기 데이터 라인들 각각의 타단과 인접하게 배열되고, 상기 제1 게이트 라인들 각각의 일단과 연결된 게이트 드라이버를 더 포함하는 것을 특징으로 하는 표시 장치. - 제 5 항에 있어서,
상기 제1 게이트 라인들의 수와 상기 제2 게이트 라인들의 수는 각각 n(n=2a, a는 양의 정수)개 이며, 상기 제1 게이트 라인들과 상기 제2 게이트 라인들은 상기 대응하는 비아 홀을 통해 일대일로 연결되는 것을 특징으로 하는 표시 장치. - 제 5 항에 있어서,
상기 디스챠지 회로는,
상기 기판의 제1측에 배열되고, 상기 제2 게이트 라인들과 연결되며, i(i=1, 2, …, n)번째 제2 게이트 라인이 구동된 후 소정 시간이 경과하면 상기 i번째 제2 게이트 라인을 디스챠지하는 제1 디스챠지 회로; 그리고
상기 제1 디스챠지 회로와 마주보도록 상기 기판의 제2측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 i번째 제2 게이트 라인이 구동된 후 소정 시간이 경과하면 상기 i번째 제2 게이트 라인을 디스챠지하는 제2 디스챠지 회로를 더 포함하는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제1 디스챠지 회로는 상기 제2 게이트 라인들에 각각 대응하는 복수의 제1 디스챠지 트랜지스터들을 포함하고,
i번째 제1 디스챠지 트랜지스터는,
대응하는 i번째 제2 게이트 라인과 접지 전압 사이에 연결되고, 대응하는 i+2번째 제2 게이트 라인의 신호에 의해서 제어되는 게이트를 포함하는 것을 특징으로 하는 표시 장치. - 제 8 항에 있어서,
상기 제2 디스챠지 회로는 상기 제2 게이트 라인들에 각각 대응하는 복수의 제2 디스챠지 트랜지스터들을 포함하고,
i번째 제2 디스챠지 트랜지스터는,
대응하는 i번째 제2 게이트 라인과 접지 전압 사이에 연결되고, 대응하는 i+2번째 제2 게이트 라인의 신호에 의해서 제어되는 게이트를 포함하는 것을 특징으로 하는 표시 장치. - 제 6 항에 있어서,
상기 게이트 드라이버는,
각각이 상기 제1 게이트 라인들에 대응하고, 제1 내지 제4 클럭 신호들 중 대응하는 어느 하나에 응답해서 대응하는 제1 게이트 라인을 구동하는 복수의 게이트 스테이지들과;
상기 제1 클럭 신호에 응답해서 동작하는 제1 더미 스테이지; 그리고
상기 제2 클럭 신호에 응답해서 동작하는 제2 더미 스테이지를 포함하되,
상기 게이트 스테이지들 중 1번째 제1 게이트 라인과 2번째 제2 게이트 라인에 대응하는 게이트 스테이지들 및 상기 제2 더미 스테이지는 수직 동기 시작 신호를 입력받고,
상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들 중 짝수 번째 스테이지들끼리 캐스케이드 방식으로 연결되고, 홀수 번째 스테이지들끼리 캐스케이드 방식으로 연결되는 것을 특징으로 하는 표시 장치. - 제 10 항에 있어서,
상기 제1 및 제3 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제1 신호 배선들은 상기 기판과 인접한 제1 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들과 연결되고,
상기 제2 및 제4 클럭 신호들을 전송하기 위한 제2 신호 배선들은 상기 제1영역과 마주보도록 상기 기판과 인접한 제2 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들에 연결되는 것을 특징으로 하는 표시 장치. - 제 11 항에 있어서,
1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 n번째 제2 게이트 라인까지 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 제 10 항에 있어서,
상기 제1 및 제3 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제1 신호 배선들은 상기 기판의 제1 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들과 연결되고,
상기 제2 및 제4 클럭 신호들 및 상기 수직 동기 시작 신호를 전송하기 위한 제2 신호 배선들은 상기 제1영역과 마주보도록 상기 기판의 제2 영역을 통해 상기 복수의 게이트 스테이지들과 상기 제1 및 제2 더미 스테이지들에 연결되는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 n번째 제2 게이트 라인까지 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 제 14 항에 있어서,
상기 1번째 제1 게이트 라인과 연결된 게이트 스테이지 및 2번째 제1 게이트 라인과 연결된 게이트 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하는 것을 특징으로 하는 표시 장치. - 제 15 항에 있어서,
상기 1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n번째 제2 게이트 라인부터 1번째 제2 게이트 라인까지 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n-1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 2번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 제 17 항에 있어서,
상기 n/2번째 제1 게이트 라인 및 n/2-1 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제1 더미 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 n/2+1번째 제1 게이트 라인 및 n/2+2 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 게이트 드라이버와 가장 인접한 n번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 제 19 항에 있어서,
상기 1번째 제1 게이트 라인 및 2번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제1 더미 스테이지는 상기 제1 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하고, 상기 n번째 제1 게이트 라인 및 n-1 번째 제1 게이트 라인에 연결된 게이트 스테이지들 및 상기 제2 더미 스테이지는 상기 제2 신호 배선을 통하여 상기 수직 동기 시작 신호를 수신하는 것을 특징으로 하는 표시 장치. - 제 13 항에 있어서,
1번째 제1 게이트 라인부터 n/2번째 제1 게이트 라인 각각은 상기 소스 드라이버와 가장 인접한 1번째 제2 게이트 라인부터 홀수 번째 제2 게이트 라인과 순차적으로 연결되고, n/2+1번째 제1 게이트 라인부터 n번째 제1 게이트 라인 각각은 상기 소스 드라이버와 인접한 2번째 제2 게이트 라인부터 짝수 번째 제2 게이트 라인들과 순차적으로 연결되는 것을 특징으로 하는 표시 장치. - 삭제
- 삭제
- 제 1 방향으로 연장된 복수의 제 1 게이트 라인들과;
상기 제 1 게이트 라인들과 교차하도록 제2 방향으로 연장되고, 각각이 대응하는 제1 게이트 라인들과 연결된 복수의 제 2 게이트 라인들과;
상기 제 1 게이트 라인들과 평행하게 배치되는 복수의 데이터 라인들과;
상기 제1 및 제2 게이트 라인들 및 상기 데이터 라인들이 교차하는 영역에 각각 형성된 복수의 화소들과;
상기 제1 및 제2 게이트 라인들을 순차적으로 구동하는 게이트 드라이버와;
상기 데이터 라인들을 구동하는 소스 드라이버; 그리고
상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인들이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 디스챠지 회로를 포함하는 것을 특징으로 하는 표시 장치. - 제 24 항에 있어서,
상기 디스챠지 회로는,
상기 화소들이 배열된 표시 영역의 제1측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 제1 디스챠지 회로; 그리고
상기 제1 디스챠지 회로와 마주보도록 상기 표시 영역의 제2측에 배열되고, 상기 제2 게이트 라인들과 연결되며, 상기 제2 게이트 라인이 순차적으로 구동된 후 상기 제2 게이트 라인들을 순차적으로 디스챠지하는 제2 디스챠지 회로를 포함하는 것을 특징으로 하는 표시 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110114692A KR102004710B1 (ko) | 2011-11-04 | 2011-11-04 | 표시 장치 및 이의 제조 방법 |
| US13/618,889 US9190003B2 (en) | 2011-11-04 | 2012-09-14 | Display apparatus and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110114692A KR102004710B1 (ko) | 2011-11-04 | 2011-11-04 | 표시 장치 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130049592A KR20130049592A (ko) | 2013-05-14 |
| KR102004710B1 true KR102004710B1 (ko) | 2019-07-30 |
Family
ID=48223379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110114692A KR102004710B1 (ko) | 2011-11-04 | 2011-11-04 | 표시 장치 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9190003B2 (ko) |
| KR (1) | KR102004710B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508805B2 (en) | 2020-06-01 | 2022-11-22 | Samsung Display Co., Ltd. | Display panel and display device including the same |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101732939B1 (ko) * | 2012-10-26 | 2017-05-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| KR101325325B1 (ko) * | 2012-11-30 | 2013-11-08 | 엘지디스플레이 주식회사 | 액정표시장치와 그 제조 방법 |
| KR102034112B1 (ko) * | 2013-06-19 | 2019-10-21 | 엘지디스플레이 주식회사 | 액정 디스플레이 장치와 이의 구동방법 |
| KR102033619B1 (ko) * | 2013-06-25 | 2019-10-18 | 엘지디스플레이 주식회사 | 표시장치 |
| KR102045312B1 (ko) * | 2013-11-25 | 2019-11-15 | 엘지디스플레이 주식회사 | 표시장치 및 표시패널 |
| CN104505391B (zh) | 2014-12-23 | 2017-06-27 | 上海天马微电子有限公司 | 一种阵列基板及其制造方法和显示面板 |
| KR102373536B1 (ko) | 2015-01-27 | 2022-03-11 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 |
| KR20160096739A (ko) * | 2015-02-05 | 2016-08-17 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102342685B1 (ko) | 2015-03-05 | 2021-12-24 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 포함하는 표시 장치 |
| CN104934458A (zh) * | 2015-06-29 | 2015-09-23 | 合肥京东方光电科技有限公司 | 显示基板及其制造方法和显示装置 |
| US10288963B2 (en) * | 2015-09-21 | 2019-05-14 | Apple Inc. | Display having gate lines with zigzag extensions |
| US10170072B2 (en) | 2015-09-21 | 2019-01-01 | Apple Inc. | Gate line layout configuration |
| US10839733B2 (en) | 2015-09-21 | 2020-11-17 | Apple Inc. | Display having gate lines with zigzag extensions |
| KR102514719B1 (ko) * | 2015-12-30 | 2023-03-28 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조방법 |
| TWI594046B (zh) * | 2016-10-20 | 2017-08-01 | 友達光電股份有限公司 | 主動元件陣列基板 |
| CN108538236A (zh) * | 2018-04-25 | 2018-09-14 | 京东方科技集团股份有限公司 | 阵列基板及其驱动方法、显示装置 |
| CN109143706A (zh) * | 2018-09-18 | 2019-01-04 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板及显示装置 |
| TWI718021B (zh) * | 2019-08-20 | 2021-02-01 | 友達光電股份有限公司 | 顯示面板 |
| KR102635377B1 (ko) * | 2019-09-24 | 2024-02-08 | 엘지디스플레이 주식회사 | 게이트 구동 회로 및 디스플레이 장치 |
| KR20210148501A (ko) * | 2020-05-28 | 2021-12-08 | 삼성디스플레이 주식회사 | 표시 패널, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 |
| CN112147824B (zh) * | 2020-09-27 | 2023-01-17 | 合肥京东方显示技术有限公司 | 阵列基板及其制作方法、显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488933B1 (ko) | 1997-12-22 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자및그의제조방법 |
| JP2000148096A (ja) * | 1998-11-10 | 2000-05-26 | Hitachi Ltd | デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 |
| TWI283785B (en) * | 1999-03-08 | 2007-07-11 | Seiko Epson Corp | Liquid crystal device and its manufacture |
| JP4789369B2 (ja) * | 2001-08-08 | 2011-10-12 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| KR100914782B1 (ko) | 2002-12-20 | 2009-08-31 | 엘지디스플레이 주식회사 | 박막트랜지스터 기판과 이를 이용한 액정표시장치 |
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-
2011
- 2011-11-04 KR KR1020110114692A patent/KR102004710B1/ko active IP Right Grant
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2012
- 2012-09-14 US US13/618,889 patent/US9190003B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20130049592A (ko) | 2013-05-14 |
| US9190003B2 (en) | 2015-11-17 |
| US20130113766A1 (en) | 2013-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |