JP2000148096A - デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 - Google Patents
デジタル画像信号入力対応周辺回路内蔵型液晶表示装置Info
- Publication number
- JP2000148096A JP2000148096A JP10318655A JP31865598A JP2000148096A JP 2000148096 A JP2000148096 A JP 2000148096A JP 10318655 A JP10318655 A JP 10318655A JP 31865598 A JP31865598 A JP 31865598A JP 2000148096 A JP2000148096 A JP 2000148096A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- circuit
- bits
- multiplexer
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】本発明の目的は、ＴＦＴのスレッショルド電圧
が電圧精度に影響しない回路構成を持たせることでＴＦ
Ｔを用いて作成可能とし、かつ、素子数を少なくし、回
路面積を低減した液晶表示装置を提供することである。 【解決手段】本発明では、ドレインドライバ内でアナロ
グ電圧入力部からドレイン線にアナログ電圧を供給する
電流経路にある回路素子が、全てアナログマルチプレク
サを含むアナログスイッチによって構成されている。さ
らに、ドレインドライバが画像データの上位ビットによ
って制御される第一の回路と、画像データの下位ビット
によって制御される第二の回路によって構成され、第一
の回路はアナログ電圧入力部から供給される複数のアナ
ログ電圧を選択出力し、第二の回路は前記第一の回路の
出力を所定のタイミングでドレイン線に電圧をサンプリ
ングする回路を具備している。
が電圧精度に影響しない回路構成を持たせることでＴＦ
Ｔを用いて作成可能とし、かつ、素子数を少なくし、回
路面積を低減した液晶表示装置を提供することである。 【解決手段】本発明では、ドレインドライバ内でアナロ
グ電圧入力部からドレイン線にアナログ電圧を供給する
電流経路にある回路素子が、全てアナログマルチプレク
サを含むアナログスイッチによって構成されている。さ
らに、ドレインドライバが画像データの上位ビットによ
って制御される第一の回路と、画像データの下位ビット
によって制御される第二の回路によって構成され、第一
の回路はアナログ電圧入力部から供給される複数のアナ
ログ電圧を選択出力し、第二の回路は前記第一の回路の
出力を所定のタイミングでドレイン線に電圧をサンプリ
ングする回路を具備している。
Description
【０００１】
【発明の属する技術分野】本発明は周辺回路を内蔵した
液晶表示装置に関する。
液晶表示装置に関する。
【０００２】
【従来の技術】従来の液晶表示装置において、多階調表
示する技術として特開平5−35200号公報がある。本発明
と直接関係のある部分を図２１に示す。４１は第一の表
示電圧発生手段、４２は第二の表示電圧発生手段、４３
は線順次タイミング回路である。線順次タイミング回路
４３はキャパシタ４４，４５とスイッチ回路４６，出力
バッファ４７で構成されている。第一の表示電圧発生手
段４１と第二の表示電圧発生手段４２によって多階調の
電圧を発生し、発生した電圧はキャパシタ４４に保持さ
れ、ラッチ信号のタイミングでキャパシタ４５にサンプ
リングされる。キャパシタ４５にサンプリングされた電
圧は出力バッファ４７で増幅され出力される。
示する技術として特開平5−35200号公報がある。本発明
と直接関係のある部分を図２１に示す。４１は第一の表
示電圧発生手段、４２は第二の表示電圧発生手段、４３
は線順次タイミング回路である。線順次タイミング回路
４３はキャパシタ４４，４５とスイッチ回路４６，出力
バッファ４７で構成されている。第一の表示電圧発生手
段４１と第二の表示電圧発生手段４２によって多階調の
電圧を発生し、発生した電圧はキャパシタ４４に保持さ
れ、ラッチ信号のタイミングでキャパシタ４５にサンプ
リングされる。キャパシタ４５にサンプリングされた電
圧は出力バッファ４７で増幅され出力される。
【０００３】
【発明が解決しようとする課題】薄膜トランジスタ（以
下ＴＦＴと略す）のスレッショルド電圧はＴＦＴ毎の個
体差が大きく、また、経時変化も激しい。そのために、
ＴＦＴを用いて作成した電流増幅回路や電圧増幅回路な
どのアナログ電圧を増幅するバッファ回路は、出力の電
圧精度を上げることが困難である。したがって、バッフ
ァ４７をＴＦＴで構成すると出力電圧精度が悪くなり表
示画像に悪影響を及ぼすことになる。また、出力バッフ
ァ４７を省略すると、高精度の電圧を出力するためには
キャパシタ４４と４５の容量は大きくする必要があり、
キャパシタ４４，４５は大面積になるためドライバ回路
面積が大きくなってしまう。以上の理由により、ＴＦＴ
で形成したドライバ回路には図２１の構成は適用するこ
とが困難である。
下ＴＦＴと略す）のスレッショルド電圧はＴＦＴ毎の個
体差が大きく、また、経時変化も激しい。そのために、
ＴＦＴを用いて作成した電流増幅回路や電圧増幅回路な
どのアナログ電圧を増幅するバッファ回路は、出力の電
圧精度を上げることが困難である。したがって、バッフ
ァ４７をＴＦＴで構成すると出力電圧精度が悪くなり表
示画像に悪影響を及ぼすことになる。また、出力バッフ
ァ４７を省略すると、高精度の電圧を出力するためには
キャパシタ４４と４５の容量は大きくする必要があり、
キャパシタ４４，４５は大面積になるためドライバ回路
面積が大きくなってしまう。以上の理由により、ＴＦＴ
で形成したドライバ回路には図２１の構成は適用するこ
とが困難である。
【０００４】本発明の目的は、ＴＦＴのスレッショルド
電圧の個体差や経時変化が電圧精度に影響しない回路構
成を持たせることでＴＦＴを用いて作成可能とし、か
つ、素子数を少なくし、回路面積を低減した液晶表示装
置を提供するものである。
電圧の個体差や経時変化が電圧精度に影響しない回路構
成を持たせることでＴＦＴを用いて作成可能とし、か
つ、素子数を少なくし、回路面積を低減した液晶表示装
置を提供するものである。
【０００５】
【課題を解決するための手段】本発明では、ドレインド
ライバ内でアナログ電圧入力部からドレイン線にアナロ
グ電圧を供給する電流経路にある回路素子が、全てアナ
ログマルチプレクサを含むアナログスイッチによって構
成されている。さらに、ドレインドライバが画像データ
の上位ビットによって制御される第一の回路と、画像デ
ータの下位ビットによって制御される第二の回路によっ
て構成され、第一の回路はアナログ電圧入力部から供給
される複数のアナログ電圧を選択出力し、第二の回路は
前記第一の回路の出力を所定のタイミングでドレイン線
に電圧をサンプリングする回路を具備している。
ライバ内でアナログ電圧入力部からドレイン線にアナロ
グ電圧を供給する電流経路にある回路素子が、全てアナ
ログマルチプレクサを含むアナログスイッチによって構
成されている。さらに、ドレインドライバが画像データ
の上位ビットによって制御される第一の回路と、画像デ
ータの下位ビットによって制御される第二の回路によっ
て構成され、第一の回路はアナログ電圧入力部から供給
される複数のアナログ電圧を選択出力し、第二の回路は
前記第一の回路の出力を所定のタイミングでドレイン線
に電圧をサンプリングする回路を具備している。
【０００６】さらに、本発明では、前記マルチプレクサ
が前記アナログマルチプレクサと同じ回路構成で形成さ
れている。
が前記アナログマルチプレクサと同じ回路構成で形成さ
れている。
【０００７】さらに、画像データの上位ｊビットと画像
データの下位ｋビットが、画像データのビット数ｍが偶
数の場合にはｊ＝ｋの同ビット数に分けられ、または画
像ビット数ｍが奇数の場合には、ｊ＝ｋ＋１あるいはｋ
＝ｊ＋１の関係にあるビット数に分けられている。
データの下位ｋビットが、画像データのビット数ｍが偶
数の場合にはｊ＝ｋの同ビット数に分けられ、または画
像ビット数ｍが奇数の場合には、ｊ＝ｋ＋１あるいはｋ
＝ｊ＋１の関係にあるビット数に分けられている。
【０００８】
【発明の実施の形態】図１に本発明の実施例を示す。絶
縁基板１の表面には、マトリクス状に配置されたドレイ
ン線ＤＬ，ゲート線ＧＬおよびドレイン線ＤＬとゲート
線ＧＬの交点毎に配置された画素ＴＦＴ５，表示電極Ｐ
Ｘからなる表示領域２と、ＴＦＴを用いて構成されたド
レインドライバ３，ゲートドライバ４，メモリ７があ
る。図１では、液晶表示装置の構成を分かりやすくする
ためドレイン線ＤＬとゲート線ＧＬの本数を２本ずつし
か記述していないが、実際には複数本あり、例えば、横
６４０×縦４８０×ＲＧＢのＶＧＡサイズの液晶表示装
置では、ゲート線ＧＬが４８０本、ドレイン線ＤＬが１
９２０本ある。
縁基板１の表面には、マトリクス状に配置されたドレイ
ン線ＤＬ，ゲート線ＧＬおよびドレイン線ＤＬとゲート
線ＧＬの交点毎に配置された画素ＴＦＴ５，表示電極Ｐ
Ｘからなる表示領域２と、ＴＦＴを用いて構成されたド
レインドライバ３，ゲートドライバ４，メモリ７があ
る。図１では、液晶表示装置の構成を分かりやすくする
ためドレイン線ＤＬとゲート線ＧＬの本数を２本ずつし
か記述していないが、実際には複数本あり、例えば、横
６４０×縦４８０×ＲＧＢのＶＧＡサイズの液晶表示装
置では、ゲート線ＧＬが４８０本、ドレイン線ＤＬが１
９２０本ある。
【０００９】ドレインドライバは、アナログ信号バスＶ
Ｒ０〜ＶＲ３，アナログ信号入力部８，複数のアナログ
マルチプレクサＭＰ１によって構成される第一の回路Ｃ
Ｃ１と、パルス信号バスＴＰ０〜ＴＰ３とパルス信号入
力部９，複数のマルチプレクサＭＰ２，複数のアナログ
スイッチＡＳＷによって構成される第二の回路ＣＣ２で
構成される。アナログマルチプレクサＭＰ１，マルチプ
レクサＭＰ２，アナログスイッチＡＳＷは、１本のドレ
イン線ＤＬに対して、各１素子ずつある。
Ｒ０〜ＶＲ３，アナログ信号入力部８，複数のアナログ
マルチプレクサＭＰ１によって構成される第一の回路Ｃ
Ｃ１と、パルス信号バスＴＰ０〜ＴＰ３とパルス信号入
力部９，複数のマルチプレクサＭＰ２，複数のアナログ
スイッチＡＳＷによって構成される第二の回路ＣＣ２で
構成される。アナログマルチプレクサＭＰ１，マルチプ
レクサＭＰ２，アナログスイッチＡＳＷは、１本のドレ
イン線ＤＬに対して、各１素子ずつある。
【００１０】メモリ７に記憶されているｍビットの画像
データを、上位ｊビット，下位ｋビットに分け、上位ｊ
ビットのデータによりアナログマルチプレクサＭＰ１
を、下位ｋビットによりマルチプレクサＭＰ２の選択動
作をする。ｍ，ｊ，ｋの関係はｍ＝ｊ＋ｋ，ｊ≧１，ｋ
≧１である。ｍ，ｊ，ｋは自然数ならいくつでも構わな
いが、実施例では映像データのビット数ｍは４ビットで
あり、上位ビット数ｊは２ビット、下位ビット数ｋは２
ビットに分けた例である。
データを、上位ｊビット，下位ｋビットに分け、上位ｊ
ビットのデータによりアナログマルチプレクサＭＰ１
を、下位ｋビットによりマルチプレクサＭＰ２の選択動
作をする。ｍ，ｊ，ｋの関係はｍ＝ｊ＋ｋ，ｊ≧１，ｋ
≧１である。ｍ，ｊ，ｋは自然数ならいくつでも構わな
いが、実施例では映像データのビット数ｍは４ビットで
あり、上位ビット数ｊは２ビット、下位ビット数ｋは２
ビットに分けた例である。
【００１１】第一の回路を構成するアナログマルチプレ
クサＭＰ１は全てアナログ信号バスＶＲ０〜ＶＲ３に接
続し、メモリ７が記憶する映像データの上位ｊ＝２ビッ
トにしたがって選択動作する。アナログ信号バスＶＲ０
〜ＶＲ３は２＾ｊ本あり、実施例ではｊ＝２であるので
４本である。
クサＭＰ１は全てアナログ信号バスＶＲ０〜ＶＲ３に接
続し、メモリ７が記憶する映像データの上位ｊ＝２ビッ
トにしたがって選択動作する。アナログ信号バスＶＲ０
〜ＶＲ３は２＾ｊ本あり、実施例ではｊ＝２であるので
４本である。
【００１２】また、第二の回路を構成するマルチプレク
サＭＰ２は全てパルス信号バスに接続し、メモリ７が記
憶する映像データの下位ｋ＝２ビットにしたがって選択
動作する。パルス信号バスは２＾ｋ本あり、実施例では
ｋ＝２であるので４本である。
サＭＰ２は全てパルス信号バスに接続し、メモリ７が記
憶する映像データの下位ｋ＝２ビットにしたがって選択
動作する。パルス信号バスは２＾ｋ本あり、実施例では
ｋ＝２であるので４本である。
【００１３】アナログマルチプレクサＭＰ１の出力は、
アナログスイッチＡＳＷを通してドレイン線ＤＬに接続
している。アナログスイッチＡＳＷのＯＮ／ＯＦＦはマ
ルチプレクサＭＰ２の出力電圧レベルによって制御され
る。実施例ではマルチプレクサＭＰ２の出力がハイレベ
ル（Ｈ）のときに、アナログスイッチＡＳＷがＯＮ、ロ
ーレベル（Ｌ）のときにＯＦＦとなる。
アナログスイッチＡＳＷを通してドレイン線ＤＬに接続
している。アナログスイッチＡＳＷのＯＮ／ＯＦＦはマ
ルチプレクサＭＰ２の出力電圧レベルによって制御され
る。実施例ではマルチプレクサＭＰ２の出力がハイレベ
ル（Ｈ）のときに、アナログスイッチＡＳＷがＯＮ、ロ
ーレベル（Ｌ）のときにＯＦＦとなる。
【００１４】ドレイン線ＤＬにはドレイン線ＤＬ自体が
持つ静電容量であるドレイン線容量ＣＤがあり、アナロ
グスイッチＡＳＷがＯＦＦのときに、ドレイン線ＤＬの
電圧を保持する働きをする。
持つ静電容量であるドレイン線容量ＣＤがあり、アナロ
グスイッチＡＳＷがＯＦＦのときに、ドレイン線ＤＬの
電圧を保持する働きをする。
【００１５】図２にＴＦＴで形成したアナログマルチプ
レクサＭＰ１とマルチプレクサMP２に使用する２ビット
のアナログマルチプレクサの回路図を示す。実施例で
は、マルチプレクサＭＰ２はアナログマルチプレクサを
用いており、アナログマルチプレクサＭＰ１と全く同じ
構造である。
レクサＭＰ１とマルチプレクサMP２に使用する２ビット
のアナログマルチプレクサの回路図を示す。実施例で
は、マルチプレクサＭＰ２はアナログマルチプレクサを
用いており、アナログマルチプレクサＭＰ１と全く同じ
構造である。
【００１６】図２のアナログマルチプレクサは、ドレイ
ン−ソースを互いに接続するように２つ直列に接続した
ｎチャネルＴＦＴと、同様に２つ直列に接続したｐチャ
ネルＴＦＴをペアにしたトランスミッションゲート１０
を４回路用いて構成されており、４つのトランスミッシ
ョンゲート１０の片端を接続して出力端子Ａout とし、
それぞれのもう一方の片端をＡ０〜Ａ３の入力端子とし
ている。
ン−ソースを互いに接続するように２つ直列に接続した
ｎチャネルＴＦＴと、同様に２つ直列に接続したｐチャ
ネルＴＦＴをペアにしたトランスミッションゲート１０
を４回路用いて構成されており、４つのトランスミッシ
ョンゲート１０の片端を接続して出力端子Ａout とし、
それぞれのもう一方の片端をＡ０〜Ａ３の入力端子とし
ている。
【００１７】４つのトランスミッションゲートを構成す
るＴＦＴのゲートに選択信号Ｂ０，Ｂ１がバイナリコー
ドに対応して交互に接続するようにすることで、図３に
示すように２ビットのデジタル選択信号に対してＡ０〜
Ａ３の信号を選択することができる。
るＴＦＴのゲートに選択信号Ｂ０，Ｂ１がバイナリコー
ドに対応して交互に接続するようにすることで、図３に
示すように２ビットのデジタル選択信号に対してＡ０〜
Ａ３の信号を選択することができる。
【００１８】Ｂ０，Ｂ１の記号に上線が引かれた記号
は、Ｂ０，Ｂ１の反転信号を表している。図２のアナロ
グマルチプレクサの駆動には選択信号Ｂ０，Ｂ１はメモ
リ７の出力に反転信号も用意されていることを想定して
いるが、用意できない場合はメモリ７の出力に図４に示
す回路を付随することで反転信号を発生することができ
る。
は、Ｂ０，Ｂ１の反転信号を表している。図２のアナロ
グマルチプレクサの駆動には選択信号Ｂ０，Ｂ１はメモ
リ７の出力に反転信号も用意されていることを想定して
いるが、用意できない場合はメモリ７の出力に図４に示
す回路を付随することで反転信号を発生することができ
る。
【００１９】また、図２は２ビットの例であるが、ｎビ
ットのアナログマルチプレクサを構成する場合は、トラ
ンスミッションゲート１０を構成するＴＦＴをｎ個直列
に接続し、２＾ｎ個のトランスミッションゲートを１組
にして構成する。
ットのアナログマルチプレクサを構成する場合は、トラ
ンスミッションゲート１０を構成するＴＦＴをｎ個直列
に接続し、２＾ｎ個のトランスミッションゲートを１組
にして構成する。
【００２０】図５はアナログスイッチＡＳＷの回路図で
ある。アナログスイッチＡＳＷはトランスミッションゲ
ート１１を構成するｎチャネルＴＦＴ１２，ｐチャネル
ＴＦＴ１３、およびｐチャネルＴＦＴの駆動信号を作る
インバータ１４によって構成される。
ある。アナログスイッチＡＳＷはトランスミッションゲ
ート１１を構成するｎチャネルＴＦＴ１２，ｐチャネル
ＴＦＴ１３、およびｐチャネルＴＦＴの駆動信号を作る
インバータ１４によって構成される。
【００２１】図５のアナログスイッチ回路では、制御入
力Ｇがハイレベル（Ｈ）のときにアナログスイッチ両端
Ａ−Ｙ間は接続状態ＯＮになり、制御入力Ｇがローレベ
ル（Ｌ）のときにアナログスイッチ両端Ａ−Ｙ間は開放
状態ＯＦＦになる。
力Ｇがハイレベル（Ｈ）のときにアナログスイッチ両端
Ａ−Ｙ間は接続状態ＯＮになり、制御入力Ｇがローレベ
ル（Ｌ）のときにアナログスイッチ両端Ａ−Ｙ間は開放
状態ＯＦＦになる。
【００２２】制御入力ＧのＨ／Ｌ状態とアナログスイッ
チのＯＮ／ＯＦＦの対応を反転させる場合には、ＴＦＴ
１２とＴＦＴ１３のｎ型，ｐ型を反転させることで可能
である。
チのＯＮ／ＯＦＦの対応を反転させる場合には、ＴＦＴ
１２とＴＦＴ１３のｎ型，ｐ型を反転させることで可能
である。
【００２３】液晶表示装置では、画像データに対応し、
中心電圧Ｖｃに対して対称な＋および−方向の電圧を交
互に表示電極に印加することによって、電圧振幅に対応
した明暗のある映像が表示される。図１の実施例ではｍ
＝４ビットであるから、２^m＝１６階調の明暗のある表
示が必要であるから１６段階の電圧を供給する必要があ
る。さらに、中心電圧Ｖｃから対称に交流化するため
に、倍の３２段階の電圧を供給する必要がある。
中心電圧Ｖｃに対して対称な＋および−方向の電圧を交
互に表示電極に印加することによって、電圧振幅に対応
した明暗のある映像が表示される。図１の実施例ではｍ
＝４ビットであるから、２^m＝１６階調の明暗のある表
示が必要であるから１６段階の電圧を供給する必要があ
る。さらに、中心電圧Ｖｃから対称に交流化するため
に、倍の３２段階の電圧を供給する必要がある。
【００２４】図７は、図１の実施例のアナログ信号バス
ＶＲ０〜ＶＲ３およびパルス信号バスＴＰ０〜ＴＰ３に
入力する波形を示している。アナログ信号バスＶＲ０〜
VR３には（Ａ）および（Ｂ）の波形を周期的に繰り返し
て入力される。
ＶＲ０〜ＶＲ３およびパルス信号バスＴＰ０〜ＴＰ３に
入力する波形を示している。アナログ信号バスＶＲ０〜
VR３には（Ａ）および（Ｂ）の波形を周期的に繰り返し
て入力される。
【００２５】アナログ信号バスＶＲ０〜ＶＲ３に入力さ
れる信号は１６段階の電圧のうち隣接する４段階の電圧
を時間的に変化する波形である。アナログ信号バスＶＲ
０〜ＶＲ３の波形において４段階の電圧が変化するタイ
ミングは、１ライン期間のＴ０からＴ４の間のＴ１，Ｔ
２，Ｔ３である。
れる信号は１６段階の電圧のうち隣接する４段階の電圧
を時間的に変化する波形である。アナログ信号バスＶＲ
０〜ＶＲ３の波形において４段階の電圧が変化するタイ
ミングは、１ライン期間のＴ０からＴ４の間のＴ１，Ｔ
２，Ｔ３である。
【００２６】パルス信号バスＴＰ０〜ＴＰ３には、ハイ
レベル（Ｈ）とローレベル（Ｌ）の２つの状態をとり、
かつ、異なるパルス幅を持ったパルス波形が入力され
る。パルス信号バスＴＰ０〜ＴＰ３のパルス波形は、立
ち上がりは１ライン期間の始めＴ０近傍であるが、立ち
下がりの時間は、それぞれ、Ｔａ，Ｔｂ，Ｔｃ，Ｔｄで
ある。但し、Ｔ０＜Ｔａ＜Ｔ１，Ｔ１＜Ｔｂ＜Ｔ２，Ｔ
２＜Ｔｃ＜Ｔ３，Ｔ３＜Ｔｄ＜Ｔ４の関係である。
レベル（Ｈ）とローレベル（Ｌ）の２つの状態をとり、
かつ、異なるパルス幅を持ったパルス波形が入力され
る。パルス信号バスＴＰ０〜ＴＰ３のパルス波形は、立
ち上がりは１ライン期間の始めＴ０近傍であるが、立ち
下がりの時間は、それぞれ、Ｔａ，Ｔｂ，Ｔｃ，Ｔｄで
ある。但し、Ｔ０＜Ｔａ＜Ｔ１，Ｔ１＜Ｔｂ＜Ｔ２，Ｔ
２＜Ｔｃ＜Ｔ３，Ｔ３＜Ｔｄ＜Ｔ４の関係である。
【００２７】次に表示電極ＰＸに電圧が印加される具体
的動作を説明する。図８はアナログ信号バスＶＲ０〜Ｖ
Ｒ３の波形が（Ａ）の場合で、メモリ７に記憶された画
像データが「９」の場合の各部の電圧変化を示した図で
ある。この場合ＤＬに出力されるべき電圧は画像データ
が「９」に対応した電圧Ｖｃ＋Ｖ９である。「９」をバ
イナリコードに直すと（１００１）であるから、映像デ
ータの上位２ビットは（１０）＝「２」、下位２ビット
は（０１）＝「１」であるから、アナログマルチプレク
サＭＰ１はアナログ信号バスＶＲ２を、マルチプレクサ
ＭＰ２はパルス信号バスＴＰ１を選択する。ＶＲ２の電
圧は、Ｖｃ＋Ｖ１１からＶｃ＋Ｖ８の電圧値をＴ１〜Ｔ
３のタイミングで変化する。ＴＰ１の電圧は、Ｔｃまで
ハイレベル（Ｈ）であり、Ｔｃからローレベル（Ｌ）に
なる。Ｔ０近傍からＴｃまではＶＲ１はハイレベルであ
り、アナログスイッチがＯＮであるため、ドレイン線Ｄ
Ｌの電圧はＶＲ１の電圧波形を追従する。Ｔｃにおい
て、ＶＲ１がローレベルになり、アナログスイッチＡＳ
ＷがＯＦＦになるため、ドレイン線ＤＬはＶＲ１と分離
される。Ｔｃの時点でドレイン線ＤＬの電圧はＶｃ＋Ｖ
９である。ドレイン線ＤＬにはドレイン線自体が持つ静
電容量ＣＤが有るため、ＴｃからＴ４までＴｃにおける
電圧Ｖｃ＋Ｖ９が保持される。
的動作を説明する。図８はアナログ信号バスＶＲ０〜Ｖ
Ｒ３の波形が（Ａ）の場合で、メモリ７に記憶された画
像データが「９」の場合の各部の電圧変化を示した図で
ある。この場合ＤＬに出力されるべき電圧は画像データ
が「９」に対応した電圧Ｖｃ＋Ｖ９である。「９」をバ
イナリコードに直すと（１００１）であるから、映像デ
ータの上位２ビットは（１０）＝「２」、下位２ビット
は（０１）＝「１」であるから、アナログマルチプレク
サＭＰ１はアナログ信号バスＶＲ２を、マルチプレクサ
ＭＰ２はパルス信号バスＴＰ１を選択する。ＶＲ２の電
圧は、Ｖｃ＋Ｖ１１からＶｃ＋Ｖ８の電圧値をＴ１〜Ｔ
３のタイミングで変化する。ＴＰ１の電圧は、Ｔｃまで
ハイレベル（Ｈ）であり、Ｔｃからローレベル（Ｌ）に
なる。Ｔ０近傍からＴｃまではＶＲ１はハイレベルであ
り、アナログスイッチがＯＮであるため、ドレイン線Ｄ
Ｌの電圧はＶＲ１の電圧波形を追従する。Ｔｃにおい
て、ＶＲ１がローレベルになり、アナログスイッチＡＳ
ＷがＯＦＦになるため、ドレイン線ＤＬはＶＲ１と分離
される。Ｔｃの時点でドレイン線ＤＬの電圧はＶｃ＋Ｖ
９である。ドレイン線ＤＬにはドレイン線自体が持つ静
電容量ＣＤが有るため、ＴｃからＴ４までＴｃにおける
電圧Ｖｃ＋Ｖ９が保持される。
【００２８】以上説明した動作はメモリ７に記憶された
画像データが「９」の場合であったが、画像データが
「０」から「１５」の場合においても同様であり、遅く
ともＴｄの時点には画像データに対応したＶｃ＋Ｖ０か
らＶｃ＋Ｖ１５の電圧をドレイン線ＤＬに発生すること
ができる。
画像データが「９」の場合であったが、画像データが
「０」から「１５」の場合においても同様であり、遅く
ともＴｄの時点には画像データに対応したＶｃ＋Ｖ０か
らＶｃ＋Ｖ１５の電圧をドレイン線ＤＬに発生すること
ができる。
【００２９】また、図７（Ｂ）の場合においても以上説
明した動作によって、画像データが「０」から「１５」
に対して、Ｔｄの時点には画像データに対応したＶｃ−
Ｖ０からＶｃ−Ｖ１５の電圧をドレイン線ＤＬに発生す
ることができる。
明した動作によって、画像データが「０」から「１５」
に対して、Ｔｄの時点には画像データに対応したＶｃ−
Ｖ０からＶｃ−Ｖ１５の電圧をドレイン線ＤＬに発生す
ることができる。
【００３０】図９に１フィールド期間のゲート線ＧＬと
各部の電圧波形を示す。１フィールド期間には複数の１
ライン期間がある。複数あるゲート線ＧＬは、ゲートド
ライバ４から出力される信号ＧＬ１〜ＧＬｎによってそ
れぞれ対応した１ライン期間＃１〜＃ｎ毎に１回ハイレ
ベル（Ｈ）になる。
各部の電圧波形を示す。１フィールド期間には複数の１
ライン期間がある。複数あるゲート線ＧＬは、ゲートド
ライバ４から出力される信号ＧＬ１〜ＧＬｎによってそ
れぞれ対応した１ライン期間＃１〜＃ｎ毎に１回ハイレ
ベル（Ｈ）になる。
【００３１】１ライン期間内においてゲート線ＧＬのパ
ルスの立ち上がりは遅くともＴｄまでには完了してお
り、ハイレベルになったゲート線ＧＬに接続する横一列
の画素ＴＦＴ５はＯＮになり、さらに接続する横一列の
表示電極ＰＸと各ドレイン線ＤＬは接続状態になる。ゲ
ート線ＧＬがハイレベル（Ｈ）の間、表示電極ＰＸの電
圧はドレイン線ＤＬの電圧を追従する。ゲート線ＧＬの
パルスのＴｄより後にある立ち下がりによって、横一列
の画素ＴＦＴ５はＯＦＦになり、さらに接続する横一列
の表示電極ＰＸ画素はフローティング状態になる。ゲー
ト線ＧＬのパルスの立ち下がり時のドレイン線ＤＬの電
圧は、表示電極ＰＸが持つ表示電極容量ＣＰによって保
持され、再び接続するゲート線ＧＬがハイレベルになる
まで保持される。１フィールド期間を終えると、全ての
表示電極ＰＸに所定の電圧が供給され、任意の画像を表
示することができる。
ルスの立ち上がりは遅くともＴｄまでには完了してお
り、ハイレベルになったゲート線ＧＬに接続する横一列
の画素ＴＦＴ５はＯＮになり、さらに接続する横一列の
表示電極ＰＸと各ドレイン線ＤＬは接続状態になる。ゲ
ート線ＧＬがハイレベル（Ｈ）の間、表示電極ＰＸの電
圧はドレイン線ＤＬの電圧を追従する。ゲート線ＧＬの
パルスのＴｄより後にある立ち下がりによって、横一列
の画素ＴＦＴ５はＯＦＦになり、さらに接続する横一列
の表示電極ＰＸ画素はフローティング状態になる。ゲー
ト線ＧＬのパルスの立ち下がり時のドレイン線ＤＬの電
圧は、表示電極ＰＸが持つ表示電極容量ＣＰによって保
持され、再び接続するゲート線ＧＬがハイレベルになる
まで保持される。１フィールド期間を終えると、全ての
表示電極ＰＸに所定の電圧が供給され、任意の画像を表
示することができる。
【００３２】図１０は図７のアナログ信号波形（Ａ）お
よび（Ｂ）の出現パターン例を示す。（Ａ）および
（Ｂ）のアナログ信号を図１０に示すパターンで出現さ
せることによって表示電極ＰＸの交流化が行われ、図１
０（ａ）によってフレーム毎反転駆動、図１０（ｂ）に
よって行毎反転駆動の両方に対応が可能である。
よび（Ｂ）の出現パターン例を示す。（Ａ）および
（Ｂ）のアナログ信号を図１０に示すパターンで出現さ
せることによって表示電極ＰＸの交流化が行われ、図１
０（ａ）によってフレーム毎反転駆動、図１０（ｂ）に
よって行毎反転駆動の両方に対応が可能である。
【００３３】図１１は、アナログ信号バスを２系統設け
た場合の実施例でドレインドライバの部分を示した図で
ある。ドレインドライバ以外の部分は図１の実施例と同
様である。アナログ信号バスＶＲ０ｏ〜ＶＲ３ｏは、奇
数番目のドレイン線に対応したアナログマルチプレクサ
ＭＰ１ｏに、アナログ信号バスＶＲ０ｅ〜ＶＲ３ｅは、
偶数番目のドレイン線に対応したアナログマルチプレク
サＭＰ１ｅ接続している。
た場合の実施例でドレインドライバの部分を示した図で
ある。ドレインドライバ以外の部分は図１の実施例と同
様である。アナログ信号バスＶＲ０ｏ〜ＶＲ３ｏは、奇
数番目のドレイン線に対応したアナログマルチプレクサ
ＭＰ１ｏに、アナログ信号バスＶＲ０ｅ〜ＶＲ３ｅは、
偶数番目のドレイン線に対応したアナログマルチプレク
サＭＰ１ｅ接続している。
【００３４】図１１において、ＶＲ０ｏ〜ＶＲ３ｏおよ
びＶＲ０ｅ〜ＶＲ３ｅには、図７の（Ａ）および（Ｂ）
のＶＲ０〜ＶＲ３と同じ波形を供給するが、ＶＲ０ｏ〜
ＶＲ３ｏが（Ａ）のときはＶＲ０ｅ〜ＶＲ３ｅが
（Ｂ）、逆にＶＲ０ｏ〜ＶＲ３ｏが（Ｂ)のときはＶＲ
０ｅ〜ＶＲ３ｅが（Ａ）と相反するパターンで供給す
る。
びＶＲ０ｅ〜ＶＲ３ｅには、図７の（Ａ）および（Ｂ）
のＶＲ０〜ＶＲ３と同じ波形を供給するが、ＶＲ０ｏ〜
ＶＲ３ｏが（Ａ）のときはＶＲ０ｅ〜ＶＲ３ｅが
（Ｂ）、逆にＶＲ０ｏ〜ＶＲ３ｏが（Ｂ)のときはＶＲ
０ｅ〜ＶＲ３ｅが（Ａ）と相反するパターンで供給す
る。
【００３５】図１２は図７のアナログ信号波形（Ａ）お
よび（Ｂ）の出現パターン例を示す。（Ａ）および
（Ｂ）のアナログ信号を図１２に示すパターンで出現さ
せることによって表示電極電圧ＰＸの交流化が行われ、
図１２（ａ）によって列毎反転駆動、図１２（ｂ）によ
ってドット毎反転駆動の両方に対応が可能である。
よび（Ｂ）の出現パターン例を示す。（Ａ）および
（Ｂ）のアナログ信号を図１２に示すパターンで出現さ
せることによって表示電極電圧ＰＸの交流化が行われ、
図１２（ａ）によって列毎反転駆動、図１２（ｂ）によ
ってドット毎反転駆動の両方に対応が可能である。
【００３６】図１および図１１の実施例を駆動するため
の、図７に示したアナログ信号バスとパルス信号バスの
信号波形は、少なくとも一方はドレインドライバ３の内
部で作成することが可能である。
の、図７に示したアナログ信号バスとパルス信号バスの
信号波形は、少なくとも一方はドレインドライバ３の内
部で作成することが可能である。
【００３７】図１３は、アナログ信号発生回路ＡＳＧを
ドレインドライバ３内に設けた場合の実施例であり、ド
レインドライバ３の部分を示した図である。ドレインド
ライバ以外の部分は図１の実施例と同様である。アナロ
グ信号発生回路ＡＳＧはアナログ信号入力部２０と、ア
ナログ信号バスＶＲ０〜ＶＲ３の間に設けてある。
ドレインドライバ３内に設けた場合の実施例であり、ド
レインドライバ３の部分を示した図である。ドレインド
ライバ以外の部分は図１の実施例と同様である。アナロ
グ信号発生回路ＡＳＧはアナログ信号入力部２０と、ア
ナログ信号バスＶＲ０〜ＶＲ３の間に設けてある。
【００３８】図１４にアナログ信号発生回路ＡＳＧの回
路図を示す。アナログ信号発生回路ＡＳＧは、８回路あ
るｊ＝２ビット選択のアナログマルチプレクサ２１と、
４回路ある１ビット選択のアナログマルチプレクサ２２
によって構成される。
路図を示す。アナログ信号発生回路ＡＳＧは、８回路あ
るｊ＝２ビット選択のアナログマルチプレクサ２１と、
４回路ある１ビット選択のアナログマルチプレクサ２２
によって構成される。
【００３９】アナログマルチプレクサ２１は図２の回路
を用い、アナログマルチプレクサ２２は図１５に示す回
路を用いる。
を用い、アナログマルチプレクサ２２は図１５に示す回
路を用いる。
【００４０】アナログ信号入力部２０は３２端子あり、
基準電圧Ｖｃ＋Ｖ１５からＶｃ＋Ｖ０、およびＶｃ−Ｖ
１５からＶｃ−Ｖ０の３２段階の固定電圧が外部から供
給される。ＳＡ０，ＳＡ１は、多重化のタイミングＴ
０，Ｔ１，Ｔ２，Ｔ３，Ｔ４を表現するバイナリ信号で
あり、図１６に示したタイミングで信号が供給される。
基準電圧Ｖｃ＋Ｖ１５からＶｃ＋Ｖ０、およびＶｃ−Ｖ
１５からＶｃ−Ｖ０の３２段階の固定電圧が外部から供
給される。ＳＡ０，ＳＡ１は、多重化のタイミングＴ
０，Ｔ１，Ｔ２，Ｔ３，Ｔ４を表現するバイナリ信号で
あり、図１６に示したタイミングで信号が供給される。
【００４１】ＩＶはＡ／Ｂの切り換え信号入力であり、
ＩＶの状態によって、ＡおよびＢのいずれかの波形を発
生するかを決める。
ＩＶの状態によって、ＡおよびＢのいずれかの波形を発
生するかを決める。
【００４２】以上のＶｃ＋Ｖ１５からＶｃ＋Ｖ０、およ
びＶｃ−Ｖ１５からＶｃ−Ｖ０，ＳＡ０，ＳＡ１，ＩＶ
の信号をアナログ信号発生回路ＡＳＧに供給することに
よってアナログ信号バスＶＲ０からＶＲ３に図７のアナ
ログ信号バスＶＲ０〜VR３の波形を発生することが可能
となる。
びＶｃ−Ｖ１５からＶｃ−Ｖ０，ＳＡ０，ＳＡ１，ＩＶ
の信号をアナログ信号発生回路ＡＳＧに供給することに
よってアナログ信号バスＶＲ０からＶＲ３に図７のアナ
ログ信号バスＶＲ０〜VR３の波形を発生することが可能
となる。
【００４３】図１７は、パルス信号発生回路ＰＳＧをド
レインドライバ３内に設けた場合の実施例であり、ドレ
インドライバ３の部分を示した図である。ドレインドラ
イバ３以外の部分は図１の実施例と同様である。パルス
信号発生回路ＰＳＧはパルス信号バスＴＰ０〜ＴＰ３に
接続している。
レインドライバ３内に設けた場合の実施例であり、ドレ
インドライバ３の部分を示した図である。ドレインドラ
イバ３以外の部分は図１の実施例と同様である。パルス
信号発生回路ＰＳＧはパルス信号バスＴＰ０〜ＴＰ３に
接続している。
【００４４】図１８にパルス信号発生回路ＰＳＧの回路
図を示す。パルス信号発生回路PSGは、４つのＮＡＮＤ
ゲート２６と３つのインバータ２５によって構成されて
いる。ＳＢ０，ＳＢ１は、Ｔａ，Ｔｂ，Ｔｃ，Ｔｄタイ
ミングを表現するバイナリデータ信号であり、図１９に
示すタイミングで信号が供給される。
図を示す。パルス信号発生回路PSGは、４つのＮＡＮＤ
ゲート２６と３つのインバータ２５によって構成されて
いる。ＳＢ０，ＳＢ１は、Ｔａ，Ｔｂ，Ｔｃ，Ｔｄタイ
ミングを表現するバイナリデータ信号であり、図１９に
示すタイミングで信号が供給される。
【００４５】ＳＢ０，ＳＢ１の信号をパルス信号発生回
路に供給することによって、図７に示したパルス信号バ
スＴＰ０〜ＴＰ３のパルス信号を発生することが可能と
なる。ｋ＝２ビットのアドレス信号によって４つの異な
るパルス幅を持つパルスを発生する。パルス発生回路
は、外部回路として液晶表示装置に含まなくてもよい。
なお、以上の説明にあったインバータは図２２（ａ）、
ＮＡＮＤゲートは図２２（ｂ）に示した回路によってＴ
ＦＴを用いて構成することができる。
路に供給することによって、図７に示したパルス信号バ
スＴＰ０〜ＴＰ３のパルス信号を発生することが可能と
なる。ｋ＝２ビットのアドレス信号によって４つの異な
るパルス幅を持つパルスを発生する。パルス発生回路
は、外部回路として液晶表示装置に含まなくてもよい。
なお、以上の説明にあったインバータは図２２（ａ）、
ＮＡＮＤゲートは図２２（ｂ）に示した回路によってＴ
ＦＴを用いて構成することができる。
【００４６】図２０（ａ）は図１の実施例のアナログ電
圧を供給するドレインドライバ３から、ドレイン線まで
の経路と、経路にあるＴＦＴ素子の接続関係を表した図
である。
圧を供給するドレインドライバ３から、ドレイン線まで
の経路と、経路にあるＴＦＴ素子の接続関係を表した図
である。
【００４７】アナログ信号入力部８に入力された信号
は、アナログ信号バスＶＲ０〜ＶＲ３のいずれか、アナ
ログマルチプレクサＭＰ１，アナログスイッチＡＳＷを
通る経路３０を通してドレイン線ＤＬに供給される。
は、アナログ信号バスＶＲ０〜ＶＲ３のいずれか、アナ
ログマルチプレクサＭＰ１，アナログスイッチＡＳＷを
通る経路３０を通してドレイン線ＤＬに供給される。
【００４８】また、アナログ信号発生回路ＡＳＧが内蔵
されている場合は、図２０（ｂ）に示す経路になり、ア
ナログ信号入力部２０に入力された信号は、アナログ信
号発生回路ＡＳＧ，アナログ信号バスＶＲ０〜ＶＲ３の
いずれか、アナログマルチプレクサＭＰ１，アナログス
イッチＡＳＷを通る経路３１を通してドレイン線ＤＬに
供給される。
されている場合は、図２０（ｂ）に示す経路になり、ア
ナログ信号入力部２０に入力された信号は、アナログ信
号発生回路ＡＳＧ，アナログ信号バスＶＲ０〜ＶＲ３の
いずれか、アナログマルチプレクサＭＰ１，アナログス
イッチＡＳＷを通る経路３１を通してドレイン線ＤＬに
供給される。
【００４９】アナログ信号はＴＦＴのドレイン−ソース
間を直列に接続した複数のアナログスイッチを通して供
給されるため、画素電極の電圧精度は、ＴＦＴのＯＮ抵
抗とドレインドライバ内の配線抵抗，表示電極容量ＣＤ
による信号遅延によって影響を受けるが、ＴＦＴのスレ
ッショルド電圧には依存せず、信号遅延時間を最適に設
計することにより高精度に安定動作する回路が可能であ
る。
間を直列に接続した複数のアナログスイッチを通して供
給されるため、画素電極の電圧精度は、ＴＦＴのＯＮ抵
抗とドレインドライバ内の配線抵抗，表示電極容量ＣＤ
による信号遅延によって影響を受けるが、ＴＦＴのスレ
ッショルド電圧には依存せず、信号遅延時間を最適に設
計することにより高精度に安定動作する回路が可能であ
る。
【００５０】ＴＦＴのＯＮ抵抗とドレインドライバ内の
配線抵抗，表示電極容量ＣＤにより、ドレイン線ＤＬの
電圧にはＴ１，Ｔ２，Ｔ３の電圧変化点で信号遅延が発
生する。電圧変化が大きいほど、ドレイン線の電圧精度
に大きく影響する。図７のアナログ信号バスＶＲ０〜Ｖ
Ｒ３のように隣接した電圧を順次供給することにより、
Ｔ１，Ｔ２，Ｔ３の電圧変化点で発生する信号遅延によ
る電圧精度の影響を小さくすることができる。
配線抵抗，表示電極容量ＣＤにより、ドレイン線ＤＬの
電圧にはＴ１，Ｔ２，Ｔ３の電圧変化点で信号遅延が発
生する。電圧変化が大きいほど、ドレイン線の電圧精度
に大きく影響する。図７のアナログ信号バスＶＲ０〜Ｖ
Ｒ３のように隣接した電圧を順次供給することにより、
Ｔ１，Ｔ２，Ｔ３の電圧変化点で発生する信号遅延によ
る電圧精度の影響を小さくすることができる。
【００５１】マルチプレクサＭＰ２にアナログマルチプ
レクサＭＰ１を用いることで、図２に示したようにマル
チプレクサＭＰ２の回路に電源配線が必要でなくなるた
め、回路が簡単になり、ドレインドライバの回路規模を
小さくすることができる。
レクサＭＰ１を用いることで、図２に示したようにマル
チプレクサＭＰ２の回路に電源配線が必要でなくなるた
め、回路が簡単になり、ドレインドライバの回路規模を
小さくすることができる。
【００５２】ドレインドライバを構成するＴＦＴの個数
が少ないほど、ドレインドライバの回路規模を小さくす
ることができる。図１の実施例およびその他の実施例
で、ｍビットの映像データを表示し、上位ｊビットと下
位ｋビットに分ける構成である場合、ＭＰ１とＭＰ２を
構成するＴＦＴ数はそれぞれ、２＾(ｊ＋１)，２＾（ｋ
＋１）であり、合計のＴＦＴの個数Ｓ＝２＾（ｊ＋１）
＋２＾（ｋ＋１）は、相加相乗平均により最小の値をと
るのはｊ＝ｋであることがわかる。但し、ｍ，ｊ，ｋは
整数であり、ｍが偶数のとき、ｊ＝ｋ＝ｍ／２とするこ
とで、Ｓは最小になる。ｍが奇数のとき、ｊ＝ｋ＋１、
または、ｋ＝ｊ＋１とすることでＳは最小になる。
が少ないほど、ドレインドライバの回路規模を小さくす
ることができる。図１の実施例およびその他の実施例
で、ｍビットの映像データを表示し、上位ｊビットと下
位ｋビットに分ける構成である場合、ＭＰ１とＭＰ２を
構成するＴＦＴ数はそれぞれ、２＾(ｊ＋１)，２＾（ｋ
＋１）であり、合計のＴＦＴの個数Ｓ＝２＾（ｊ＋１）
＋２＾（ｋ＋１）は、相加相乗平均により最小の値をと
るのはｊ＝ｋであることがわかる。但し、ｍ，ｊ，ｋは
整数であり、ｍが偶数のとき、ｊ＝ｋ＝ｍ／２とするこ
とで、Ｓは最小になる。ｍが奇数のとき、ｊ＝ｋ＋１、
または、ｋ＝ｊ＋１とすることでＳは最小になる。
【００５３】
【発明の効果】本発明によれば、ＴＦＴのスレッショル
ド電圧が電圧精度に影響しない回路構成を持たせること
でデジタルインターフェースを持った液晶表示装置を提
供することができる。さらに、ドレインドライバ素子数
を少なくし、回路面積を低減した液晶表示装置を提供す
ることができる。
ド電圧が電圧精度に影響しない回路構成を持たせること
でデジタルインターフェースを持った液晶表示装置を提
供することができる。さらに、ドレインドライバ素子数
を少なくし、回路面積を低減した液晶表示装置を提供す
ることができる。
【図１】本発明の液晶表示装置の実施例（以下、本実施
例と略す）を表した図である。
例と略す）を表した図である。
【図２】本実施例の構成要素であるアナログマルチプレ
クサおよびマルチプレクサの回路図である。
クサおよびマルチプレクサの回路図である。
【図３】本実施例の構成要素であるアナログマルチプレ
クサおよびマルチプレクサの動作表である。
クサおよびマルチプレクサの動作表である。
【図４】反転信号発生回路例である。
【図５】本実施例の構成要素であるアナログスイッチの
回路図である。
回路図である。
【図６】本実施例の構成要素であるアナログスイッチの
動作表である。
動作表である。
【図７】本実施例の構成要素であるアナログ信号バスと
パルス信号バスに入力する波形を示した図である。
パルス信号バスに入力する波形を示した図である。
【図８】本実施例の各部の動作波形の具体的一例を示し
た図である。
た図である。
【図９】本実施例の１フィールド期間のゲート線と各部
の電圧波形を示した図である。
の電圧波形を示した図である。
【図１０】本実施例の図７のアナログ信号波形（Ａ）お
よび（Ｂ）の出現パターン例を示した図である。
よび（Ｂ）の出現パターン例を示した図である。
【図１１】本実施例でアナログ信号バスを２系統設けた
場合の実施例のドレインドライバの部分を示した図であ
る。
場合の実施例のドレインドライバの部分を示した図であ
る。
【図１２】本実施例でアナログ信号バスを２系統設けた
場合の実施例の図７のアナログ信号波形（Ａ）および
（Ｂ）の出現パターン例を示した図である。
場合の実施例の図７のアナログ信号波形（Ａ）および
（Ｂ）の出現パターン例を示した図である。
【図１３】本実施例でアナログ信号発生回路をドレイン
ドライバ内に設けた場合の実施例のドレインドライバの
部分を示した図である。
ドライバ内に設けた場合の実施例のドレインドライバの
部分を示した図である。
【図１４】本実施例でアナログ信号発生回路をドレイン
ドライバ内に設けた場合のアナログ信号発生回路ＡＳＧ
の回路図である。
ドライバ内に設けた場合のアナログ信号発生回路ＡＳＧ
の回路図である。
【図１５】本実施例のアナログ信号発生回路に用いられ
る１ビット選択のアナログマルチプレクサの回路図であ
る。
る１ビット選択のアナログマルチプレクサの回路図であ
る。
【図１６】本実施例のアナログ信号発生回路に用いられ
るタイミング信号を示した図である。
るタイミング信号を示した図である。
【図１７】本実施例でパルス信号発生回路をドレインド
ライバ内に設けた場合の実施例のドレインドライバの部
分を示した図である。
ライバ内に設けた場合の実施例のドレインドライバの部
分を示した図である。
【図１８】本実施例のパルス信号発生回路をドレインド
ライバ内に設けた場合のパルス信号発生回路ＰＳＧの回
路図である。
ライバ内に設けた場合のパルス信号発生回路ＰＳＧの回
路図である。
【図１９】本実施例のパルス信号発生回路に用いられる
タイミング信号を示した図である。
タイミング信号を示した図である。
【図２０】本実施例のアナログ電圧を供給するアナログ
信号入力部からドレイン線までの経路と、経路にあるＴ
ＦＴ素子の接続関係を表した図である。
信号入力部からドレイン線までの経路と、経路にあるＴ
ＦＴ素子の接続関係を表した図である。
【図２１】本発明に係わる従来の液晶表示装置の要点を
表した図である。
表した図である。
【図２２】本実施例に用いられるのインバータとＮＡＮ
Ｄゲートの構成例を示した図である。
Ｄゲートの構成例を示した図である。
ＤＬ…ドレイン線、ＧＬ…ゲート線、ＰＸ…表示電極、
ＣＤ…ドレイン線容量、ＣＰ…表示電極容量、ＣＣ１…
第一の回路、ＣＣ２…第二の回路、ＭＰ１，ＭＰ１ｏ，
ＭＰ１ｅ，２１，２２…アナログマルチプレクサ、ＭＰ
２…マルチプレクサ、ＡＳＷ…アナログスイッチ、ＶＲ
０〜ＶＲ３，ＶＲ０ｏ〜ＶＲ３ｏ，ＶＲ０ｅ〜ＶＲ３ｅ
…アナログ信号バス、ＴＰ０〜ＴＰ３…パルス信号バ
ス、ＡＳＧ…アナログ信号発生回路、ＰＳＧ…パルス信
号発生回路、１…絶縁基板、２…表示領域、３…ドレイ
ンドライバ、４…ゲートドライバ、５…画素ＴＦＴ、７
…メモリ、８，２０…アナログ信号入力部、９…パルス
信号入力部、１０，１１…トランスミッションゲート、
１２…ｎチャネルＴＦＴ、１３…ｐチャネルＴＦＴ、１
４，２５…インバータ、２６…ＮＡＮＤゲート、３０，
３１…電流経路、４１…第一の表示電圧発生手段、４２
…第二の表示電圧発生手段、４３…線順次タイミング回
路、４４，４５…キャパシタ、４６…スイッチ回路、４
７…出力バッファ。
ＣＤ…ドレイン線容量、ＣＰ…表示電極容量、ＣＣ１…
第一の回路、ＣＣ２…第二の回路、ＭＰ１，ＭＰ１ｏ，
ＭＰ１ｅ，２１，２２…アナログマルチプレクサ、ＭＰ
２…マルチプレクサ、ＡＳＷ…アナログスイッチ、ＶＲ
０〜ＶＲ３，ＶＲ０ｏ〜ＶＲ３ｏ，ＶＲ０ｅ〜ＶＲ３ｅ
…アナログ信号バス、ＴＰ０〜ＴＰ３…パルス信号バ
ス、ＡＳＧ…アナログ信号発生回路、ＰＳＧ…パルス信
号発生回路、１…絶縁基板、２…表示領域、３…ドレイ
ンドライバ、４…ゲートドライバ、５…画素ＴＦＴ、７
…メモリ、８，２０…アナログ信号入力部、９…パルス
信号入力部、１０，１１…トランスミッションゲート、
１２…ｎチャネルＴＦＴ、１３…ｐチャネルＴＦＴ、１
４，２５…インバータ、２６…ＮＡＮＤゲート、３０，
３１…電流経路、４１…第一の表示電圧発生手段、４２
…第二の表示電圧発生手段、４３…線順次タイミング回
路、４４，４５…キャパシタ、４６…スイッチ回路、４
７…出力バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三上 佳朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 大久保 竜也 茨城県ひたちなか市大字稲田1410番地 株 式会社日立製作所映像情報メディア事業部 内 Ｆターム(参考） 2H093 NA32 NA33 NC03 NC12 NC16 NC21 NC23 NC28 NC34 ND06 ND34 ND42 ND49 5C006 AA01 AA16 AC11 AC28 AF42 AF44 BB16 BC06 BC13 BC20 BF02 BF24 BF26 BF27 BF32 FA22 FA43 FA56 5C080 AA10 BB05 DD05 DD22 EE29 FF11 JJ02 JJ03 JJ04
Claims (8)
- 【請求項１】少なくとも一方が透明な一対の基板と、前
記基板に挟持された液晶層と、前記一対の基板の一方に
は表示領域と、この表示領域を駆動するための周辺回路
を有し、前記表示領域にはマトリクス状に配置された複
数のドレイン線とゲート線および薄膜トランジスタが形
成され、前記駆動回路領域には複数の薄膜トランジスタ
で構成したドレインドライバとゲートドライバが形成さ
れたデジタルの画像データを入力可能な多階調表示可能
な液晶表示装置において、前記ドレインドライバが前記
画像データの上位ビットによって制御される第一の回路
と、前記画像データの下位ビットによって制御される第
二の回路によって構成され、前記第一の回路はアナログ
電圧入力部から供給される複数のアナログ電圧を選択出
力する電圧選択手段であって、前記第二の回路は前記第
一の回路の出力を所定のタイミングで前記ドレイン線に
電圧をサンプリングする電圧供給手段であって、前記第
一の回路および前記第二の回路内にあり、かつ前記アナ
ログ電圧入力部から前記ドレイン線にアナログ電圧を供
給する電流経路にある回路素子が、全てアナログマルチ
プレクサを含むアナログスイッチによって構成されてい
ることを特徴とする液晶表示装置。 - 【請求項２】請求項１において、前記画像データを上位
ｊビットと下位ｋビットに分割し、外部と接続する少な
くとも２＾ｊ本ある第一の配線群と、前記第一の配線群
に接続し、前記画像データの上位ｊビットに従って前記
第一の配線群の電圧を選択出力するアナログマルチプレ
クサと、外部と接続する少なくとも２＾ｋ本ある第二の
配線群と、前記第二の配線群に接続し、前記画像データ
の下位ｋビットに従って前記第二の配線群の電圧を選択
出力するマルチプレクサと、前記アナログマルチプレク
サの選択出力と前記ドレイン配線を接続し、前記マルチ
プレクサの出力値によって開閉を制御されるアナログス
イッチによって構成されたドレインドライバを具備する
ことを特徴とする液晶表示装置。 - 【請求項３】請求項１において、前記画像データを上位
ｊビットと下位ｋビットに分割し、アナログマルチプレ
クサにより構成されたアナログ信号発生回路と、前記ア
ナログ信号発生回路に接続する少なくとも２＾ｊ本ある
第一の配線群と、前記第一の配線群に接続し、前記画像
データの上位ｊビットに従って前記第一の配線群のアナ
ログ電圧を選択するアナログマルチプレクサと、異なる
パルス幅のパルスを発生するパルス信号発生回路と、前
記パルス信号発生回路に接続する少なくとも２＾ｋ本あ
る第二の配線群と、前記第二の配線群に接続し、前記画
像データの下位ｋビットに従って前記第二の配線群のパ
ルス信号を選択するマルチプレクサと、前記アナログマ
ルチプレクサの選択出力と前記ドレイン配線を接続し、
前記マルチプレクサの出力値によって開閉を制御される
アナログスイッチによって構成されたドレインドライバ
を具備することを特徴とする液晶表示装置。 - 【請求項４】請求項１において、前記画像データを上位
ｊビットと下位ｋビットに分割し、アナログマルチプレ
クサにより構成されたアナログ信号発生回路と、前記ア
ナログ信号発生回路に接続する少なくとも２＾ｊ本ある
第一の配線群と、前記第一の配線群に接続し、前記画像
データの上位ｊビットに従って前記第一の配線群のアナ
ログ電圧を選択するアナログマルチプレクサと、外部と
接続する少なくとも２＾ｋ本ある第二の配線群と、前記
第二の配線群に接続し、前記画像データの下位ｋビット
に従って前記第二の配線群の電圧を選択出力するマルチ
プレクサと、前記アナログマルチプレクサの選択出力と
前記ドレイン配線を接続し、前記マルチプレクサの出力
値によって開閉を制御されるアナログスイッチによって
構成されたドレインドライバを具備することを特徴とす
る液晶表示装置。 - 【請求項５】請求項１において、前記画像データを上位
ｊビットと下位ｋビットに分割し、外部と接続する少な
くとも２＾ｊ本ある第一の配線群と、前記第一の配線群
に接続し、前記画像データの上位ｊビットに従って前記
第一の配線群の電圧を選択出力するアナログマルチプレ
クサと、異なるパルス幅のパルスを発生するパルス信号
発生回路と、前記パルス信号発生回路に接続する少なく
とも２＾ｋ本ある第二の配線群と、前記第二の配線群に
接続し、前記画像データの下位ｋビットに従って前記第
二の配線群のパルス信号を選択するマルチプレクサと、
前記アナログマルチプレクサの選択出力と前記ドレイン
配線を接続し、前記マルチプレクサの出力値によって開
閉を制御されるアナログスイッチによって構成されたド
レインドライバを具備することを特徴とする液晶表示装
置。 - 【請求項６】請求項３又は４において、前記アナログ電
圧発生回路はアナログマルチプレクサによって構成さ
れ、前記第一の配線群に複数段階あるアナログ電圧を隣
接する電圧値順に多重化して供給する回路であることを
特徴とする液晶表示装置。 - 【請求項７】請求項２，３，４，５又は６において、前
記マルチプレクサが前記アナログマルチプレクサと同じ
回路構成で形成されたことを特徴とする液晶表示装置。 - 【請求項８】請求項７において、前記画像データの上位
ｊビットと前記画像データの下位ｋビットが、前記画像
データのビット数ｍが偶数の場合にはｊ＝ｋの同ビット
数に分けられ、または前記画像ビット数ｍが奇数の場合
には、ｊ＝ｋ＋１あるいはｋ＝ｊ＋１の関係にあるビッ
ト数に分けられたことを特徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10318655A JP2000148096A (ja) | 1998-11-10 | 1998-11-10 | デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 |
| KR1019990049393A KR20000035327A (ko) | 1998-11-10 | 1999-11-09 | 디지탈화상신호 입력대응 구동회로내장형 액정표시장치 |
| TW88119625A TW522356B (en) | 1998-11-10 | 1999-11-10 | Liquid crystal display device with built-in driving circuit corresponding to digital image signal input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10318655A JP2000148096A (ja) | 1998-11-10 | 1998-11-10 | デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148096A true JP2000148096A (ja) | 2000-05-26 |
Family
ID=18101567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10318655A Pending JP2000148096A (ja) | 1998-11-10 | 1998-11-10 | デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000148096A (ja) |
| KR (1) | KR20000035327A (ja) |
| TW (1) | TW522356B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590032B1 (ko) | 2004-10-08 | 2006-06-14 | 삼성에스디아이 주식회사 | 전류 구동형 디스플레이 소자의 데이터 구동 장치 |
| JP2006209056A (ja) * | 2005-01-24 | 2006-08-10 | Samsung Sdi Co Ltd | 液晶表示装置 |
| CN100363829C (zh) * | 2000-09-18 | 2008-01-23 | 三洋电机株式会社 | 显示装置 |
| US7570242B2 (en) | 2004-10-08 | 2009-08-04 | Samsung Mobile Display Co., Ltd. | Data driving apparatus in a current driving type display device |
| KR101115295B1 (ko) * | 2003-07-08 | 2012-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 구동방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4789369B2 (ja) | 2001-08-08 | 2011-10-12 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| TWI309813B (en) | 2005-12-23 | 2009-05-11 | Au Optronics Corp | Display device and pixel testing method thereof |
| KR101150163B1 (ko) | 2009-10-30 | 2012-05-25 | 주식회사 실리콘웍스 | 유기발광다이오드 표시장치의 구동 회로 및 방법 |
| KR102004710B1 (ko) * | 2011-11-04 | 2019-07-30 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
-
1998
- 1998-11-10 JP JP10318655A patent/JP2000148096A/ja active Pending
-
1999
- 1999-11-09 KR KR1019990049393A patent/KR20000035327A/ko not_active Application Discontinuation
- 1999-11-10 TW TW88119625A patent/TW522356B/zh active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100363829C (zh) * | 2000-09-18 | 2008-01-23 | 三洋电机株式会社 | 显示装置 |
| KR101115295B1 (ko) * | 2003-07-08 | 2012-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 구동방법 |
| US9035855B2 (en) | 2003-07-08 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| KR100590032B1 (ko) | 2004-10-08 | 2006-06-14 | 삼성에스디아이 주식회사 | 전류 구동형 디스플레이 소자의 데이터 구동 장치 |
| US7570242B2 (en) | 2004-10-08 | 2009-08-04 | Samsung Mobile Display Co., Ltd. | Data driving apparatus in a current driving type display device |
| JP2006209056A (ja) * | 2005-01-24 | 2006-08-10 | Samsung Sdi Co Ltd | 液晶表示装置 |
| US7522143B2 (en) | 2005-01-24 | 2009-04-21 | Samsung Mobile Display Co., Ltd. | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000035327A (ko) | 2000-06-26 |
| TW522356B (en) | 2003-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100248838B1 (ko) | 액정표시장치의 구동회로, 액정표시장치, 및 액정표시장치의 구 동방법 | |
| US7911434B2 (en) | Level converter circuit, display device and portable terminal device | |
| KR101096693B1 (ko) | 쉬프트 레지스터와 이를 이용한 액정표시장치 | |
| US5477234A (en) | Liquid crystal display apparatus | |
| US20030179174A1 (en) | Shift register and display apparatus using same | |
| JP2003228339A (ja) | 液晶表示装置およびその駆動方法 | |
| JPH1039823A (ja) | シフトレジスタ回路および画像表示装置 | |
| EP0790707B1 (en) | Image signal control circuit for multi-gradation liquid crystal display with digital to analogue converter and control method therefor | |
| JP3568615B2 (ja) | 液晶駆動装置，その制御方法及び液晶表示装置 | |
| US6266041B1 (en) | Active matrix drive circuit | |
| JP4492334B2 (ja) | 表示装置および携帯端末 | |
| KR100742668B1 (ko) | 표시장치의 드라이버 회로 및 표시장치 | |
| JP3637898B2 (ja) | 表示駆動回路及びこれを備えた表示パネル | |
| JP2000148096A (ja) | デジタル画像信号入力対応周辺回路内蔵型液晶表示装置 | |
| JPH09138670A (ja) | 液晶表示装置の駆動回路 | |
| WO1998028731A2 (en) | Liquid crystal display signal driver system and method | |
| KR0127102B1 (ko) | 표시장치의 구동회로 | |
| JPH11352464A (ja) | 液晶表示装置および液晶パネル | |
| US5786800A (en) | Display device | |
| JP2001337657A (ja) | 液晶表示装置 | |
| JPH09106265A (ja) | 電圧出力回路および画像表示装置 | |
| JP3856316B2 (ja) | シフトレジスタ回路および画像表示装置 | |
| EP0544427B1 (en) | Display module drive circuit having a digital source driver capable of generating multi-level drive voltages from a single external power source | |
| JP2001027887A (ja) | 平面表示装置の駆動方法 | |
| JP2965822B2 (ja) | 電源回路 |