KR20000035327A - 디지탈화상신호 입력대응 구동회로내장형 액정표시장치 - Google Patents
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Abstract
본 발명의 목적은, TFT의 임계전압이 전압정밀도에 영향을 미치지 않는 회로구성을 가지게 함으로써 TFT를 사용하여 작성가능하게 하고, 또한 소자수를 적게 하여 회로면적을 저감한 액정표시장치를 제공하는 것이다.
본 발명에서는 드레인 드라이버내에서 아날로그신호 입력부로부터 드레인선에 아날로그신호를 공급하는 전류경로에 있는 회로소자가, 아날로그 멀티플렉서를 포함하는 아날로그스위치에 의하여 구성되어 있다. 또한 드레인 드라이버가 화상데이터의 상위비트에 의하여 제어되는 제 1 회로와, 화상데이터의 하위비트에 의하여 제어되는 제 2 회로에 의하여 구성되고, 제 1 회로는 아나로그신호입력부로부터 공급되는 복수의 아날로그신호를 선택출력하고, 제 2 회로는 상기 제 1 회로의 출력을 소정의 타이밍으로 드레인선에 전압을 샘플링하는 회로를 구비하고 있다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로를 내장한 액정표시장치에 관한 것이다.
종래의 액정 표시장치에 있어서, 다계조(多階調)표시하는 기술로서 일본국 특개평5-35200호공보에 기재된 기술이 있다. 이 종래기술에 있어서의 본 발명과 직접관계가 있는 부분을 제21도에 나타낸다. 도 21중에서 41은 제 1 표시전압 발생수단, 42는 제 2 표시전압 발생수단, 43은 선 순차타이밍회로이다. 선 순차타이밍회로 (43)는 캐패시터(44, 45)와 스위치회로(46), 출력버퍼(47)로 구성되어 있다. 제 1 표시전압 발생수단(41)과 제 2 표시전압 발생수단(42)에 의하여 다계조의 전압을 발생하고, 발생한 전압은 캐패시터(44)에 유지되며 래치신호의 타이밍으로 캐패시터(45)에 샘플링된다. 캐패시터(45)에 샘플링된 전압은 출력버퍼(47)로 증폭되어 출력되는 구성이다.
박막트랜지스터(이하 TFT라 함)를 온으로 하기 위하여 필요한 게이트전압인 임계전압은 TFT의 산화막의 두께나 고정전하의 불균일, 폴리실리콘의 입자지름의 불균일성에 의하여 TFT 마다의 개체차가 크고, 또 TFT의 열화에 의한 경시변화도 심하다. 그 때문에, TFT를 사용하여 작성한 전류증폭회로나 전압증폭회로 등의 아날로그신호를 증폭하는버퍼회로는, 출력의 전압정밀도를 올리기 어렵다.
따라서, 버퍼(47)를 TFT로 구성하면 출력전압 정밀도가 나빠져 표시화상에 악영향을 미치게 된다. 또 버퍼(47)를 생략하면, 높은 정밀도의 전압을 출력하기위해서는 캐패시터(44, 45)의 용량은 크게 할 필요가 있고 캐패시터(44, 45)는 대면적이 되기 때문에, 드라이버회로면적이 커져 버린다. 이와 같이 도 21의 종래기술의 구성에 TFT로 형성한 드라이버회로를 적용하는 것은 곤란하다.
본 발명의 목적은, TFT의 임계전압의 개체차나 경시변화가 전압정밀도에 영향을 미치지 않는 회로구성을 가지게 함으로써 TFT를 사용하여 작성가능하게 하고, 또한 소자수를 적게 하여 회로면적을 저감한 액정표시장치를 제공하는 데 있다.
본 발명의 액정표시장치의 특징은, 적어도 한쪽이 투명한 한쌍의 기판과, 이 한쌍의 기판에 끼워유지된 액정층을 가지고, 한쌍의 기판의 한쪽에는 표시영역과, 이 표시영역을 구동하기 위한 구동회로가 배치된 구동회로영역이 표시영역의 주변에 있고, 표시영역에는 매트릭스형상으로 배치된 복수의 드레인선과 게이트선 및 박막트랜지스터가 형성되고, 구동회로영역에는 복수의 박막트랜지스터로 구성한 드레인드라이버와 게이트드라이버가 형성된 디지탈의 디지탈신호인 화상데이터를 입력하여 다계조표시가 가능하고, 드레인드라이버를 디지탈신호인 화상데이터의 상위비트에 의하여 제어하는 제 1 회로와, 드레인드라이버를 디지탈신호인 화상데이터의 하위비트에 의하여 제어하는 제 2 회로를 가지며, 제 1 회로는 아날로그신호 입력부로부터 공급되는 복수의 아날로그신호를 선택출력하는 전압선택수단이며, 제 2 회로는 제 1 회로의 출력을 소정의 타이밍으로 드레인선에 샘플링하는 전압공급수단이며, 제 1 회로 및 제 2 회로의 아날로그신호 입력부로부터 드레인선에 아날로그신호를 공급하는 전류경로에 있는 회로소자는 아날로그 멀티플렉서를 포함하는 아날로그스위치에 의하여 구성되어 있다는 것이다. 또한 아날로그신호는 아날로그전압과 같은 의미이다.
또한 본 발명의 특징은 제 1 회로 및 제 2 회로의 아날로그신호 입력부로부터 드레인선에 아날로그신호를 공급하는 전류경로에 있는 회로소자는 모두 아날로그 멀티플랙서를 포함하는 아날로그스위치에 의하여 구성되어 있다는 것이다.
본 발명에서의 구동회로는 주변회로라고도 한다.
도 1은 본 발명의 액정표시장치의 실시예(이하, 본 실시예라 함)를 나타낸 도,
도 2는 본 실시예의 구성요소인 아날로그 멀티플렉서 및 멀티플렉서의 회로도,
도 3은 본 실시예의 구성요소인 아날로그 멀티플렉서 및 멀티플렉서의 동작표,
도 4는 반전신호 발생회로예,
도 5는 본 실시예의 구성요소인 아날로그스위치의 회로도,
도 6은 본 실시예의 구성요소인 아날로그스위치의 동작표,
도 7은 본 실시예의 구성요소인 아날로그신호버스와 펄스신호버스에 입력하는 파형을 나타낸 도,
도 8은 본 실시예의 각부의 동작파형의 구체적 일예를 나타낸 도,
도 9는 본 실시예의 1 필드기간의 게이트선과 각부의 전압파형을 나타낸 도,
도 10은 본 실시예의 도 7의 아날로그신호파형(A) 및 (B)의 출현패턴예를 나타낸 도,
도 11은 본 실시예에서 아날로그신호버스를 2계통 설치한 경우의 실시예의 드레인 드라이버의 부분을 나타낸 도,
도 12는 본 실시예에서 아날로그신호버스를 2계통 설치한 경우의 실시예의 도 7의 아날로그신호파형(A) 및 (B)의 출현패턴예를 나타낸 도,
도 13은 본 실시예에서 아날로그신호발생회로를 드레인 드라이버내에 설치한 경우의 실시예의 드레인 드라이버의 부분을 나타낸 도,
도 14는 본 실시예에서 아날로그신호발생회로를 드레인 드라이버내에 설치한 경우의 아날로그신호발생회로 ASG의 회로도,
도 15는 본 실시예의 아날로그신호발생회로에 사용되는 1비트 선택의 아날로그 멀티플렉서의 회로도,
도 16은 본 실시예의 아날로그신호발생회로에 사용되는 타이밍신호를 나타낸 도,
도 17은 본 실시예에서 펄스신호발생회로를 드레인 드라이버내에 설치한 경우의 실시예의 드레인 드라이버의 부분을 나타낸 도,
도 18은 본 실시예의 펄스신호발생회로를 드레인 드라이버내에 설치한 경우의 펄스신호발생회로 PSG의 회로도,
도 19는 본 실시예의 펄스신호발생회로에 사용되는 타이밍신호를 나타낸 도,
도 20은 본 실시예의 아날로그신호를 공급하는 아날로그신호입력부에서 드레인선까지의 경로와, 경로에 있는 TFT 소자의 접속관계를 나타낸 도,
도 21은 본 발명에 관한 종래의 액정 표시장치의 요점을 나타낸 도,
도 22는 본 실시예에 사용되는 인버터와 NAND 게이트의 구성예를 나타낸 도이다.
도 1에 본 발명의 실시예를 나타낸다. 절연기판(1)의 표면에는 매트릭스형상으로 배치된 드레인선(DL), 게이트선(GL) 및 드레인선(DL)과 게이트선(GL)의 교차점마다에 배치된 화소 TFT(5), 표시전극(PX)으로 이루어지는 표시영역(2)과, TFT를 사용하여 구성된 드레인 드라이버(3), 게이트 드라이버(4), 메모리(7)가 형성되어 있다.
도 1에서는 액정표시장치의 구성을 알기 쉽게 하기 위하여 드레인선(DL)과 게이트선 (GL)의 개수를 2개씩 밖에 기술하고 있지 않으나, 실제로는 복수개 있고, 예를 들어 가로 640 ×세로 480 ×RGB의 VGA 사이즈의 액정표시장치에서는 게이트선(GL)이 480개, 드레인선(DL)이 1920개 있다.
드레인드라이버는 아날로그신호버스(VR0∼VR3), 외부로부터의 아날로그신호를 입력하는 아날로그신호입력부(8), 복수의 아날로그 멀티플렉서(MP1)에 의하여 구성되는 제 1 회로(CC1)와, 펄스신호버스(TP0∼TP3)와 펄스신호입력부(9), 복수의 멀티플렉서(MP2), 복수의 아날로그스위치(ASW)에 의하여 구성되는 제 2 회로(CC2)로 구성된다. 아날로그 멀티플렉서(MP1), 멀티플렉서(MP2), 아날로그스위치(ASW)는 1개의 드레인선(DL)에 대하여, 각 1소자씩 있다.
메모리(7)에 기억되어 있는 디지탈신호인 m 비트의 화상 데이터(디지탈신호)를 상위 j 비트, 하위 k 비트로 나누어, 상위 j 비트의 데이터에 의하여 아날로그 멀티플렉서(MP1)를, 하위 k 비트에 의하여 멀티플렉서(MP2)의 선택동작을 한다. m, j, k의 관계는 m = j + k, j ≥1, k ≥1이다. m, j, k는 자연수이면 몇개이든 상관없으나, 실시예에서는 영상데이터의 비트수(m)는 4비트이며, 상위비트수(j)는 2비트, 하위비트수(k)는 2비트로 나눈 예이다.
제 1 회로를 구성하는 아날로그 멀티플렉서(MP1)는 모두 아날로그신호버스 (VR0∼VR3)에 접속하여, 메모리(7)가 기억하는 영상 데이터의 상위 j = 2비트에 따라 선택동작한다. 아날로그신호버스(VR0∼VR3)는 2^j개 있고, 실시예에서는 j = 2이기 때문에 4개이다.
또 제 2 회로를 구성하는 멀티플렉서(MP2)는 모두 펄스신호버스에 접속하여 메모리(7)가 기억하는 영상데이터의 하위 k = 2비트에 따라 선택동작한다. 펄스신호버스는 2^k 개 있고, 실시예에서는 k = 2이기 때문에 4개 있다.
아날로그 멀티플렉서(MP1)의 출력은, 아날로그스위치(ASW)를 통하여 드레인선(DL)에 접속하고 있다. 아날로그스위치(ASW)의 온/오프는 멀티플렉서(MP2)의 출력전압레벨에 의하여 제어된다. 실시예에서는 멀티플렉서(MP2)의 출력이 하이레벨 (H)일 때, 아날로그스위치(ASW)가 온, 로우레벨(L)일 때, 오프가 된다.
드레인선(DL)에는 드레인선(DL) 자체가 가지는 정전용량인 드레인선 용량 (CD)이 있고, 아날로그스위치(ASW)가 오프일 때, 드레인선(DL)의 전압을 유지하는 작용을 한다.
도 2에 TFT로 형성한 아날로그 멀티플렉서(MP1)와 멀티플렉서(MP2)에 사용하는 2비트의 아날로그 멀티플렉서의 회로도를 나타낸다. 실시예에서는 멀티플렉서 (MP2)는 아날로그 멀티플렉서를 사용하고 있고, 아날로그 멀티플렉서(MP1)와 완전히 같은 구조이다.
도 2의 아날로그 멀티플렉서는, 드레인-소스를 서로 접속하도록 2개 직렬로 접속한 n 채널 TFT과, 마찬가지로 2개 직렬로 접속한 p 채널 TFT를 페어로 한 트랜스미션게이트(10)를 4회로 사용하여 구성되어 있고, 4개의 트랜스미션게이트(10)의 한쪽 끝을 접속하여 출력단자(Aout)로 하고, 각각의 또 한 쪽의 한쪽 끝을 A0∼A3의 입력단자로 하고 있다.
4개의 트랜스미션게이트를 구성하는 TFT의 게이트에 선택신호(B0, B1)가 바이너리코드에 대응하여 교대로 접속하도록 함으로써, 도 3에 나타내는 바와 같이 도 2비트의 디지탈선택신호에 대하여 A0∼A3의 신호를 선택할 수 있다.
B0, B1의 기호에 상선이 그려진 기호는, B0, B1의 반전신호를 나타내고 있다. 도 2의 아날로그 멀티플렉서의 구동에는 선택신호(B0, B1)는 메모리(7)의 출력에 반전신호도 준비되어 있음을 상정하고 있으나, 준비할 수 없는 경우는 메모리 (7)의 출력에 도 4에 나타내는 회로를 부수함으로써 반전신호를 발생할 수 있다.
또 도 2는 비트의 예이나, n 비트의 아날로그 멀티플렉서를 구성하는 경우는 트랜스미션게이트(10)를 구성하는 TFT를 n 개 직렬로 접속하고, 2^n 개의 트랜스미션게이트를 1세트로 하여 구성한다.
도 5는 아날로그스위치(ASW)의 회로도이다. 아날로그스위치(ASW)는 트랜스미션게이트(11)를 구성하는 n 채널 TFT(12), p 채널 TFT(13) 및 p 채널 TFT의 구동신호를 만드는 인버터(14)에 의하여 구성된다.
도 5의 아날로그스위치회로에서는, 제어입력(G)이 하이레벨(H)일 때, 아날로그스위치 양쪽 끝(A-Y)사이는 접속상태인 온이 되고, 제어입력(G)이 로우레벨(L)일 때, 아날로그스위치 양쪽 끝(A-Y)사이는 개방상태인 오프가 된다.
제어입력(G)의 H/L 상태와, 아날로그스위치의 온/오프의 대응을 반전시킬 경우에는 TFT(12)와 TFT(13)의 n형, p형을 반전시키는 것으로 가능하다.
액정표시장치에서는 화상데이터에 대응하여 중심전압(Vc)에 대하여 대칭인 + 및 한쪽 방향의 전압을 교대로 표시전극에 인가함으로써, 전압진폭에 대응한 명암이 있는 영상이 표시된다. 도 1의 실시예에서는 m = 4비트이기 때문에, 2^m = 16계조정의 명암이 있는 표시가 필요하기 때문에, 16단계의 전압을 공급할 필요가 있다. 또한 중심전압(Vc)으로부터 대칭으로 교류화하기 위해서 배인 32단계의 전압을 공급할 필요가 있다.
도 7은 도 1의 실시예의 아날로그신호버스(VR0∼VR3) 및 펄스신호버스 (TP0∼TP3)에 입력하는 파형을 나타내고 있다. 아날로그신호버스(VR0∼VR3)에는 (A) 및 (B)의 파형을 주기적으로 반복하여 입력된다.
아날로그신호버스(VR0∼VR3)에 입력되는 신호는 16단계의 전압중 인접하는 4단계의 전압을 시간적으로 변화하는 파형이다. 아날로그신호버스(VR0∼VR3)의 파형에 있어서 4단계의 전압이 변화하는 타이밍은, 1라인기간의 T0 내지 T4 사이의 T1, T2, T3이다.
펄스신호버스(TP0∼TP3)에는 하이레벨(H)과 로우레벨(L) 2개의 상태를 취하고, 또한 다른 펄스폭을 가진 펄스파형이 입력된다. 펄스신호버스(TP0∼TP3)의 펄스파형은 상승은 1라인기간의 시작 T0 근방이나, 하강시간은 각각, Ta, Tb, Tc, Td 이다. 단, T0〈Ta〈T1, T1〈Tb〈T2, T2〈Tc〈T3, T3〈Td〈T4의 관계이다.
다음에 표시전극(PX)에 전압이 인가되는 구체적 동작을 설명한다. 도 8은 아날로그신호버스(VR0∼VR3)의 파형이(A)인 경우이고, 메모리(7)에 기억된 화상데이터가 「9」인 경우의 각부의 전압변화를 나타낸 도이다. 이 경우 DL에 출력되어야 할 전압은 화상데이터가 「9」에 대응한 전압 Vc + V9 이다. 「9」를 바이너리코드로 고치면(1001)이기 때문에, 영상데이터의 상위 2비트는(10) = 「2」, 하위 2비트는 (01) = 「1」이기 때문에, 아날로그 멀티플렉서(MP1)는 아날로그신호버스 (VR2)를, 멀티플렉서(MP2)는 펄스신호버스(TP1)를 선택한다. VR2의 전압은 Vc + V11로부터 Vc + V8의 전압치를 T1∼T3의 타이밍으로 변화한다. TP1의 전압은 Tc까지 하이레벨(H)이며, Tc로부터 로우레벨(L)이 된다. T0 근방으로부터 Tc까지는 VR1은 하이레벨이며, 아날로그스위치가 ON이기 때문에, 드레인선(DL)의 전압은 VR1의 전압파형을 따른다. Tc에 있어서, VR1이 로우레벨로 되고, 아날로그스위치 (ASW)가 오프로 되기 때문에, 드레인선(DL)은 VR1과 분리된다. Tc의 시점에서 드레인선(DL)의 전압은 Vc + V9이다. 드레인선(DL)에는 드레인선 자체가 가지는 정전용량(CD)이 있기 때문에, Tc 내지 T4까지 Tc에 있어서의 전압 Vc + V9이 유지된다.
이상, 설명한 동작은 메모리(7)에 기억된 화상 데이터가 「9」인 경우이었으나, 화상데이터가 「0」내지 「15」의 경우에 있어서도 동일하며, 느리더라도 Td의 시점에는 화상데이터에 대응한 Vc + V0 내지 Vc + V15의 전압을 드레인선(DL)에 발생할 수 있다.
또 도 7의 (B)의 경우에 있어서도 이상 설명한 동작에 의하여 화상데이터가「0」내지 「15」에 대하여, Td의 시점에는 화상데이터에 대응한 Vc-V0 내지 Vc-V15의 전압을 드레인선(DL)에 발생할 수 있다.
도 9에 1필드기간의 게이트선(GL)과 각부의 전압파형을 나타낸다. 1필드기간에는 복수의 1라인기간이 있다. 복수개 있는 게이트선(GL)은, 게이트 드라이버 (4)로부터 출력되는 신호(GL1∼GLn)에 의해서 각각 대응한 1라인기간 #1∼#n 마다 1회 하이레벨(H)이 된다.
1라인기간내에 있어서 게이트선(GL)의 펄스의 상승은 느리더라도 Td 까지는 완료되어 있고, 하이레벨이 된 게이트선(GL)에 접속하는 가로 일렬의 화소 TFT(5)는 온이 되고, 또한 접속하는 가로 일렬의 표시전극(PX)과 각 드레인선(DL)은 접속상태가 된다. 게이트선(GL)이 하이레벨(H)동안, 표시전극(PX)의 전압은 드레인선 (DL)의 전압을 따른다. 게이트선(GL)의 펄스의 Td보다 뒤에 있는 하강에 의하여 가로 일렬의 화소 TFT(5)는 OFF가 되고, 또한 접속하는 가로 일렬의 표시전극(PX) 화소는 플로팅상태가 된다. 게이트선(GL)의 펄스의 하강시의 드레인선(DL)의 전압은, 표시전극(PX)이 가지는 표시전극용량(CP)에 의하여 유지되고, 다시 접속하는 게이트선(GL)이 하이레벨이 될 때까지 유지된다. 1 필드기간을 끝내면, 모든 표시전극 (PX)에 소정의 전압이 공급되어 임의의 화상을 표시할 수 있다.
도 10은 도 7의 아날로그신호파형(A) 및 (B)의 출현패턴예를 나타낸다. (A) 및 (B)의 아날로그신호를 도 10에 나타내는 패턴으로 출현시킴으로써 표시전극(PX)의 교류화가 행하여지고, 도 10(a)에 의하여 프레임마다 반전구동, 도 10(b)에 의하여 행마다 반전구동의 양쪽에 대응이 가능하다.
도 11은 아날로그신호버스를 2계통 설치한 경우의 실시예로서, 드레인 드라이버의 부분을 나타낸 도이다. 드레인 드라이버이외의 부분은 도 1의 실시예와 동일하다. 아날로그신호버스(VR0o∼VR3o)는, 홀수번째의 드레인선에 대응한 아날로그 멀티플렉서(MP1o)에, 아날로그신호버스(VR0e∼VR3e)는 짝수번째의 드레인선에 대응한 아날로그 멀티플렉서(MP1e)에 접속하고 있다.
도 11에 있어서, VR0o∼VR3o 및 VR0e∼VR3e에는, 도 7의(A) 및 (B)의 VRO∼VR3와 같은 파형을 공급하나, VROo∼VR3o가 (A)일 때는 VR0e∼VR3e가 (B), 반대로 VR0o∼VR3o가 (B)일 때는 VR0e∼VR3e가 (A)로 상반하는 패턴으로 공급한다.
도 12는 도 7의 아날로그신호파형(A) 및 (B)의 출현패턴예를 나타낸다. (A) 및 (B)의 아날로그신호를 도 12에 나타내는 패턴으로 출현시킴으로써 표시전극전압 (PX)의 교류화가 행하여지고, 도 12(a)에 의하여 열마다 반전구동, 도 12(b)에 의하여 도트마다 반전구동의 양쪽으로 대응이 가능하다.
도 1 및 도 11의 실시예를 구동하기 위한, 도 7에 나타낸 아날로그신호버스와 펄스신호버스의 신호파형은, 적어도 한쪽은 드레인 드라이버(3)의 내부에서 작성하는 것이 가능하다.
도 13은 아날로그신호발생회로(ASG)를 드레인 드라이버(3)내에 설치한 경우의 실시예이며, 드레인 드라이버(3)의 부분을 나타낸 도이다. 드레인 드라이버이외의 부분은 도 1의 실시예와 동일하다. 아날로그신호발생회로(ASG)는 아날로그신호입력부(20)와, 아날로그신호버스(VR0∼VR3)의 사이에 설치되어 있다.
도 14에 아날로그신호발생회로(ASG)의 회로도를 나타낸다. 아날로그신호발생회로(ASG)는, 8 회로 있는 j = 2비트 선택의 아날로그 멀티플렉서(21)와, 4회로 있는 1비트 선택의 아날로그 멀티플렉서(22)에 의하여 구성된다.
아날로그 멀티플렉서(21)는 도 2의 회로를 사용하고, 아날로그 멀티플렉서 (22)는 도 15에 나타내는 회로를 사용한다.
아날로그신호입력부(20)는 32단자 있고, 기준전압 Vc + V15 내지 Vc + V0, 및 Vc-V15로부터 Vc-V0의 32단계의 고정전압이 외부로부터 공급된다. SA0, SA1은 다중화의 타이밍 T0, T1, T2, T3, T4를 표현하는 바이너리신호이며, 도 16에 나타낸 타이밍으로 신호가 공급된다.
IV는 A/B의 전환신호입력이며, IV의 상태에 의하여 A 및 B 중 어느 하나의 파형을 발생하는 지를 정한다.
이상의 Vc + V15 내지 Vc + V0 및 Vc-V15 내지 Vc-V0, SA0, SA1, IV의 신호를 아날로그신호발생회로(ASG)에 공급함으로써 아날로그신호버스(VR0 내지 VR3)에 도 7의 아날로그신호버스(VR0∼VR3)의 파형을 발생하는 것이 가능하게 된다.
도 17은 펄스신호발생회로(PSG)를 드레인 드라이버(3)내에 설치한 경우의 실시예이며, 드레인 드라이버(3)의 부분을 나타낸 도이다. 드레인 드라이버(3)이외의 부분은 도 1의 실시예와 동일하다. 펄스신호발생회로(PSG)는 펄스신호버스(TP0∼TP3)에 접속하고 있다.
도 18에 펄스신호발생회로(PSG)의 회로도를 나타낸다. 펄스신호발생회로 (PSG)는 4개의 NAND 게이트(26)와 3개의 인버터(25)에 의하여 구성되어 있다. SB0, SB1은 Ta, Tb, Tc, Td 타이밍을 표현하는 바이너리 데이터신호이며, 도 19에 나타내는 타이밍으로 신호가 공급된다.
SB0, SB1의 신호를 펄스신호발생회로에 공급함으로써, 도 7에 나타낸 펄스신호버스(TP0∼TP3)의 펄스신호를 발생하는 것이 가능하게 된다. k = 2비트의 어드레스신호에 의하여 4개의 다른 펄스폭을 가지는 펄스를 발생한다. 펄스발생회로는 외부회로로서 액정표시장치에 포함하지 않아도 좋다.
또한 이상의 설명에 있었던 인버터는 도 22(a), NAND 게이트는 도 22(b)에 나타낸 회로에 의하여 TFT를 사용하여 구성할 수 있다.
도 20(a)는 도 1의 실시예의 아날로그신호을 공급하는 드레인 드라이버(3)로부터 드레인선까지의 경로와, 경로에 있는 TFT 소자의 접속관계를 나타낸 도이다.
아날로그신호입력부(8)에 입력된 신호는, 아날로그신호버스(VR0∼VR3)중 어느 하나가 아날로그 멀티플렉서(MP1), 아날로그스위치(ASW)를 지나는 경로(30)를 통하여 드레인선(DL)에 공급된다.
또 아날로그신호발생회로(ASG)가 내장되어 있는 경우는, 도 20(b)에 나타내는 경로가 되고, 아날로그신호입력부(20)에 입력된 신호는 아날로그신호발생회로 (ASG), 아날로그신호버스(VR0∼VR3)중 어느 하나가 아날로그 멀티플렉서(MP1), 아날로그스위치(ASW)를 지나는 경로(31)를 통하여 드레인선(DL)에 공급된다.
아날로그신호는 TFT의 드레인-소스사이를 직렬로 접속한 복수의 아날로그스위치를 통하여 공급되기 때문에, 화소전극의 전압정밀도는 TFT의 온 저항과 드레인 드라이버내의 배선저항, 표시전극용량 CD 에 의한 신호지연에 의하여 영향을 받으나, TFT의 임계전압에는 의존하지 않고, 신호지연시간을 알맞게 설계함으로써 높은 정밀도로 안정동작하는 회로가 가능하다.
TFT의 온 저항과 드레인 드라이버내의 배선저항, 표시전극용량(CD)에 의하여 드레인선(DL)의 전압에는 T1, T2, T3의 전압변화점에서 신호지연이 발생한다. 전압변화가 클수록, 드레인선의 전압정밀도에 크게 영향을 미친다. 도 7의 아날로그신호버스(VR0∼VR3)와 같이 인접한 전압을 순차 공급함으로써 T1, T2, T3의 전압변화점에서 발생하는 신호지연에 의한 전압정밀도의 영향을 작게 할 수 있다.
멀티플렉서(MP2)에 아날로그 멀티플렉서(MP1)를 사용함으로써 도 2에 나타내는 바와 같이 멀티플렉서(MP2)의 회로에 전원배선이 필요하지 않게 되기 때문에 회로가 간단해져 드레인 드라이버의 회로규모를 작게 할 수 있다.
드레인 드라이버를 구성하는 TFT의 개수가 적을 수록, 드레인 드라이버의 회로규모를 작게 할 수 있다. 도 1의 실시예 및 그 밖의 실시예에서 m 비트의 영상 데이터를 표시하여 상위 j 비트와 하위 k 비트로 나눈 구성인 경우, MP1 과 MP2를 구성하는 TFT 수는 각각 2^(j+1), 2^(k+1)이며, TFT의 합계개수 S = 2^(j+1)+2^ (k+1)는 상가상승평균에 의하여 최소의 값을 취하는 것은 j = k 임을 알 수 있다. 단, m, j, k는 정수이며, m이 짝수일 때 j = k = m/2로 함으로써, S는 최소가 된다. m이 홀수일 때, j = k + 1 또는 k = j + 1로 함으로써 S는 최소가 된다.
본 발명에 의하면 TFT의 임계전압이 전압정밀도에 영향을 미치지 않는 회로 구성을 가지게 함으로써 디지탈인터페이스를 가진 액정표시장치를 제공할 수 있다. 또한 드레인 드라이버소자수를 적게 하여, 회로면적을 저감한 액정표시장치를 제공할 수 있다.
Claims (8)
- 적어도 한쪽이 투명한 한 쌍의 기판과,상기 한 쌍의 기판에 끼워 유지된 액정층과,상기 한 쌍의 기판의 한쪽에는 표시영역과, 이 표시영역을 구동하기 위한 구동회로영역을 가지며, 상기 표시영역에는매트릭스형상으로 배치된 복수의 드레인선과 게이트선 및 박막트랜지스터가 형성되고, 상기 구동회로영역에는 복수의 박막트랜지스터로 구성한 드레인 드라이버와 게이트 드라이버가 형성된 디지탈신호를 입력하여 다계조표시를 행하는 액정표시장치에 있어서,상기 드레인 드라이버를 상기 디지탈신호의 상위비트에 의하여 제어하는 제 1 회로와,상기 드레인 드라이버를 상기 디지탈신호의 하위비트에 의하여 제어하는 제 2 회로와,외부로부터의 아날로그신호를 입력하는 아날로그신호 입력부를 가지며,상기 제 1 회로는 상기 아날로그신호 입력부로부터 입력된 복수의 아날로그신호를 선택출력하는 전압선택수단으로서,상기 제 2 회로는, 상기 제 1 회로의 출력을 소정의 타이밍으로 상기 드레인선에 샘플링하는 전압공급수단으로서,상기 제 1 회로 및 상기 제 2 회로의 상기 아날로그신호 입력부로부터 상기 드레인선에 아날로그신호를 공급하는 전류경로에 있는 회로소자는, 아날로그 멀티플렉서를 포함하는 아날로그스위치에 의하여 구성되어 있는 것을 특징으로 하는 액정표시장치.
- 제 1항에 있어서,상기 디지탈신호를 상위 j 비트와 하위 k 비트로 분할하고,외부와 접속하는 적어도 2^j개 있는 제 1 배선군과, 상기 제 1 배선군에 접속하고, 상기 디지탈신호의 상위 j 비트에 따라 상기 제 1 배선군의 전압을 선택출력하는 아날로그 멀티플렉서와,외부와 접속하는 적어도 2^k개 있는 제 2 배선군과, 상기 제 2 배선군에 접속하고, 상기 디지탈신호의 하위 k 비트에 따라 상기 제 2 배선군의 전압을 선택출력하는 멀티플렉서와,상기 아날로그 멀티플렉서의 선택출력과 상기 드레인배선을 접속하고, 상기 멀티플렉서의 출력치에 의하여 개폐를 제어하는 아날로그스위치에 의하여 구성된 드레인 드라이버를 가지는 것을 특징으로 하는 액정표시장치.
- 제 1항에 있어서,상기 디지탈신호를 상위 j 비트와 하위 k 비트로 분할하고,아날로그 멀티플렉서에 의하여 구성된 아날로그신호 발생회로와, 상기 아날로그신호 발생회로에 접속하는 적어도 2^j개 있는 제 1 배선군과,상기 제 1 배선군에 접속하고, 상기 디지탈신호의 상위 j 비트에 따라 상기제 1 배선군의 아날로그신호를 선택하는 아날로그 멀티플렉서와,다른 펄스폭의 펄스를 발생하는 펄스신호 발생회로와,상기 펄스신호 발생회로에 접속하는 적어도 2^k개 있는 제 2 배선군과,상기 제 2 배선군에 접속하고, 상기 디지탈신호의 하위 k 비트를 따라 상기제 2 배선군의 펄스신호를 선택하는 멀티플렉서와,상기 아날로그 멀티플렉서의 선택출력과 상기 드레인배선을 접속하여 상기 멀티플렉서의 출력치에 의하여 개폐를 제어하는 아날로그스위치에 의하여 구성된 드레인 드라이버를 가지는 것을 특징으로 하는 액정표시장치.
- 제 1항에 있어서,상기 디지탈신호를 상위 j 비트와 하위 k 비트로 분할하고, 아날로그 멀티플렉서에 의하여 구성된 아날로그신호 발생회로와, 상기 아날로그신호 발생회로에 접속하는 적어도 2^j개 있는 제 1 배선군과, 상기 제 1 배선군에 접속하여 상기 디지탈신호의 상위 j 비트를 따라 상기 제 1 배선군의 아날로그신호를 선택하는 아날로그 멀티플렉서와,외부와 접속하는 적어도 2^k개 있는 제 2 배선군과, 상기 제 2 배선군에 접속하여 상기 디지탈신호의 하위 k 비트를 따라 상기 제 2 배선군의 전압을 선택출력하는 멀티플렉서와,상기 아날로그 멀티플렉서의 선택출력과 상기 드레인배선을 접속하여 상기 멀티플렉서의 출력치에 의하여 개폐를 제어하는 아날로그스위치에 의하여 구성된 드레인 드라이버를 가지는 것을 특징으로 하는 액정표시장치.
- 제 1항에 있어서,상기 디지탈신호를 상위 j 비트와 하위 k 비트로 분할하고, 외부와 접속하는 적어도 2^j개 있는 제 1 배선군과, 상기 제 1 배선군에 접속하여, 상기 디지탈신호의 상위 j 비트를 따라 상기 제 1 배선군의 전압을 선택출력하는 아날로그 멀티플렉서와, 다른 펄스폭의 펄스를 발생하는 펄스신호 발생회로와, 상기 펄스신호 발생회로에 접속하는 적어도 2^k개 있는 제 2 배선군과, 상기 제 2 배선군에 접속하여 상기 디지탈신호의 하위 k 비트를 따라 상기 제 2 배선군의 펄스신호를 선택하는 멀티플렉서와, 상기 아날로그 멀티플렉서의 선택출력과 상기 드레인배선을 접속하여 상기 멀티플렉서의 출력치에 의하여 개폐를 제어하는 아날로그스위치에 의하여구성된 드레인 드라이버를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 3항 또는 제 4항에 있어서,상기 아날로그신호 입력회로는 아날로그 멀티플렉서를 가지며, 상기 제 1 배선군에 복수단계 있는 아날로그신호를 인접하는 전압치 순서대로 다중화하여 공급하는 회로인 것을 특징으로 하는 액정표시장치.
- 제 2항에 있어서,상기 멀티플렉서가 상기 아날로그 멀티플렉서와 같은 회로구성으로 형성된 것을 특징으로 하는 액정표시장치.
- 제 7항에 있어서,상기 디지탈신호의 상위(j) 비트와 상기 디지탈신호의 하위(k) 비트가, 상기디지탈신호의 비트수(m)가 짝수인 경우에는 j = k의 동일 비트수로 나누어지고, 또는 상기 디지탈신호의 비트수(m)가 홀수인 경우에는, j = k + 1 또는 k = j + 1의 관계에 있는 비트수로 나누어진 것을 특징으로 하는 액정표시장치.
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