JP5775284B2 - 表示装置の駆動装置 - Google Patents

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Description

本発明は表示装置の駆動装置に係り、特に、表示データに応じた電圧を表示装置へ供給して表示装置を駆動する表示装置の駆動装置に関する。
Ｘ方向に沿って複数本のデータ線が、Ｙ方向に沿って複数本のゲート線が各々設けられると共に、個々のデータ線と個々のゲート線との交差位置に表示セル(画素)が各々設けられたアクティブマトリクス型の表示装置(例えばＴＦＴ(Thin Film Transistor：薄膜トランジスタ)−ＬＣＤ(Liquid Crystal Display：液晶ディスプレイ)等)には、データ線を駆動するソースドライバとゲート線を駆動するゲートドライバを備えた駆動装置が接続される。この種の駆動装置には、水平同期信号の各周期に、同一のゲート線に対応する画素から成る１ライン分の表示データがグラフィックプロセッサ等のデータ源から順に入力される。
駆動装置のソースドライバは、水平同期信号の各周期に、データ源から順に入力された１ライン分の表示データをシフトレジスタによって転送してラッチに保持させると共に、前の周期に入力された１ライン分の表示データに応じたデータ電圧をレベルシフタ、デコーダ回路及び増幅回路によって生成し、生成したデータ電圧を個々のデータ線へ供給して１ライン分の各画素に書き込む。また、駆動装置のゲートドライバは、単一のゲート線にゲート信号を供給すると共に、ゲート信号を供給するゲート線を水平同期信号の各周期で切り替える。これにより表示装置が駆動され、表示データが表す画像が表示装置に表示される。
上記に関連して特許文献１には、ドレインドライバのデコーダ回路と出力アンプ回路との間に、表示データに対応した階調電圧のレベルをシフトした電圧を生成し、生成した電圧をプリチャージ期間内にドレイン信号線に供給するプリチャージ回路を設けた構成が開示されている。
また特許文献２には、複数のプリチャージ電圧から画像データに応じたプリチャージ電圧を選択して出力する第２のデコーダを設け、第２のデコーダから出力されるプリチャージ電圧をデータ線に供給する技術が開示されている。
特開２００１−１６６７４１号公報 特開２００９−１３９５３８号公報
ところで、表示装置の動作速度の高速化に伴い、表示装置を駆動する駆動装置に対しても動作速度の高速化が要求されている。上記駆動装置のソースドライバでは、従来、例として図６(Ａ)に示すように、ソースドライバの各構成要素のうちオペアンプ等から成る増幅回路の動作速度が最も低く、増幅回路の出力の遅延がソースドライバの動作速度向上の主な阻害要因となっていた。これに対し、近年の増幅回路周辺の技術改良により、例として図６(Ｂ)に「高速化後の増幅回路単体の出力」と表記して示すように、増幅回路の出力の遅延は大幅に小さくなった。しかし、これに伴い、増幅回路の出力の遅延に代わって増幅回路の前段に位置するデコーダ回路の出力の遅延がソースドライバの動作速度向上の主な阻害要因となってきており、増幅回路の出力がデコーダ回路の出力に依存するために、増幅回路の出力の遅延が大幅に小さくなった割にはソースドライバの動作速度が十分には向上していないのが実情であった。
これに対して特許文献１に記載の技術は、デコーダ回路の出力側のドレイン信号線(データ線)の電位をプリチャージ回路によって変化させているので、ソースドライバの動作速度の向上に有効と考えられる。しかしながら、特許文献１に記載の技術では、データ線(ドレイン信号線)の電位がプリチャージ電位(ＰＣ電位)に達したか否かに拘わらず、プリチャージ期間が終了する迄の間、データ線への電圧の供給が継続されるので、特許文献１の図１１からも明らかなように、特にソースドライバから近い近端の画素に対しては、データ線の電位がＰＣ電位に達した後も比較的長い期間、データ線へ電圧が供給されることになり、無駄な電力消費が生ずるという問題がある。また、特許文献１に記載の技術は、特許文献１の図１１にも示されているように、データ線の電位を最終電位よりも高いＰＣ電位へ一旦上昇させた後に最終電位迄低下させており、データ線の電位をＰＣ電位へ一旦上昇させることも無駄な消費電力の増大に繋がる。
また特許文献２に記載の技術についても、特許文献２の図３や図６からも明らかなように、データ線の電位がプリチャージ電位に達したか否かに拘わらず、プリチャージ期間が終了する迄の間、データ線へのプリチャージ電圧の供給が継続されるので、特許文献１に記載の技術と同様に、無駄な電力消費が生ずるという問題がある。
本発明は上記事実を考慮して成されたもので、動作速度の高速化を、無駄な電力消費を抑制しつつ実現できる表示装置の駆動装置を得ることが目的である。
上記目的を達成するために請求項１記載の発明に係る表示装置の駆動装置は、駆動信号線の電位を表示データに応じた目標電位へ切り替える電位切替部と、前記駆動信号線の電位が電圧として供給される表示装置と、の間に設けられ、前記駆動信号線に接続される第１端子、電源に接続される第２端子、及び第１制御端子を備え、電位が変化する前の前記駆動信号線の電位よりも高い第１基準電位が前記第１制御端子に供給されてから、前記駆動信号線の電位が前記第１基準電位に達する迄の間、前記第１端子と前記第２端子とを接続する第１のスイッチング手段と、前記電位切替部と前記表示装置との間に設けられ、前記駆動信号線に接続される第３端子、接地線に接続される第４端子、及び第２制御端子を備え、電位が変化する前の前記駆動信号線の電位よりも低い第２基準電位が前記第２制御端子に供給されてから、前記駆動信号線の電位が前記第２基準電位に達する迄の間、前記第３端子と前記第４端子とを接続する第２のスイッチング手段と、電位が変化する前の前記駆動信号線の電位が前記目標電位よりも低い第１の場合に、予め定められたｎ種類(ｎ≧２)の電位のうち前記目標電位以下かつ前記目標電位に最も近い電位を第１の電位として選択し、前記第１制御端子に前記第１の電位が前記第１基準電位として供給された前記第１のスイッチング手段によって前記駆動信号線と前記電源とを接続させ、電位が変化する前の前記駆動信号線の電位が前記目標電位よりも高い第２の場合に、前記ｎ種類の電位のうち前記目標電位以上かつ前記目標電位に最も近い電位を第２の電位として選択し、前記第２制御端子に前記第２の電位が前記第２基準電位として供給された前記第２のスイッチング手段によって前記駆動信号線と前記接地線とを接続させる制御手段と、を含んで構成されている。
請求項１記載の発明では、駆動信号線の電位を表示データに応じた目標電位へ切り替える電位切替部と、駆動信号線の電位が電圧として供給される表示装置と、の間に、駆動信号線に接続される第１端子、電源に接続される第２端子、及び第１制御端子を備え、電位が変化する前の駆動信号線の電位よりも高い第１基準電位が第１制御端子に供給されてから、駆動信号線の電位が第１基準電位に達する迄の間、第１端子と第２端子とを接続する第１のスイッチング手段と、駆動信号線に接続される第３端子、接地線に接続される第４端子、及び第２制御端子を備え、電位が変化する前の駆動信号線の電位よりも低い第２基準電位が第２制御端子に供給されてから、駆動信号線の電位が第２基準電位に達する迄の間、第３端子と第４端子とを接続する第２のスイッチング手段と、が各々設けられている。
そして制御手段は、電位が変化する前の駆動信号線の電位が目標電位よりも低い第１の場合に、予め定められたｎ種類(ｎ≧２)の電位のうち目標電位以下かつ目標電位に最も近い電位を第１の電位として選択し、第１制御端子に第１の電位が第１基準電位として供給された第１のスイッチング手段によって駆動信号線と電源とを接続させ、電位が変化する前の駆動信号線の電位が目標電位よりも高い第２の場合に、ｎ種類の電位のうち目標電位以上かつ目標電位に最も近い電位を第２の電位として選択し、第２制御端子に第２の電位が第２基準電位として供給された第２のスイッチング手段によって駆動信号線と接地線とを接続させる。
このように、請求項１記載の発明では、駆動信号線の電位が目標電位よりも低い第１の場合には、予め定められたｎ種類の電位のうち目標電位以下かつ目標電位に最も近い第１の電位が選択され、駆動信号線の電位が第１基準電位に達する迄の間、第１制御端子に第１の電位が第１基準電位として供給された第１のスイッチング手段によって駆動信号線と電源とが接続されることで、駆動信号線の電位が目標電位に達するまでの時間が短縮される。また、駆動信号線の電位が目標電位よりも高い第２の場合には、ｎ種類の電位のうち目標電位以上かつ目標電位に最も近い第２の電位が選択され、駆動信号線の電位が第２基準電位に達する迄の間、第２制御端子に第２の電位が第２基準電位として供給された第２のスイッチング手段によって駆動信号線と接地線とが接続されることで、駆動信号線の電位が目標電位に達するまでの時間が短縮される。これにより、本発明に係る表示装置の駆動装置の動作速度の高速化を実現できる。
また、第１のスイッチング手段は、駆動信号線の電位が第１基準電位に達する迄の間、駆動信号線を電源に接続する構成であり、駆動信号線の電位が第１基準電位に達すると駆動信号線と電源との接続が遮断される。また第２のスイッチング手段についても、駆動信号線の電位が第２基準電位に達する迄の間、駆動信号線を接地線に接続する構成であり、駆動信号線の電位が第２基準電位に達すると駆動信号線と接地線との接続が遮断される。従って、駆動信号線の電位が或る電位に達したか否かに拘わらず駆動信号線に一定期間電圧を供給する構成と比較して、無駄な電力消費を抑制することができる。
なお、請求項１記載の発明において、例えば請求項２に記載したように、第１のスイッチング手段はｎ個設けられてもよい。この構成において、例えば制御手段を、個々の第１のスイッチング手段にｎ種類の電位のうち互いに異なる電位を第１基準電位として第１制御端子に供給し、第１の場合に、複数の第１スイッチング手段のうち、第１の電位が第１基準電位として第１制御端子に供給されている特定の第１のスイッチング手段によって駆動信号線と電源とを接続させるように構成することができる。
また、請求項２記載の発明において、例えば請求項３に記載したように、ｎ個の第１のスイッチング手段と電源との間に第３のスイッチング手段が各々設けられている場合、例えば制御手段を、ｎ個の第３スイッチング手段のうち、前記特定の第１のスイッチング手段と電源との間に設けられた第３スイッチング手段をオンさせることで、前記特定の第１のスイッチング手段によって駆動信号線と電源とを接続させるように構成することができる。
また、請求項１〜請求項３の何れかに記載の発明において、例えば請求項４に記載したように、第２のスイッチング手段はｎ個設けられていてもよい。この構成において、例えば制御手段を、個々の第２のスイッチング手段の第２制御端子にｎ種類の電位のうち互いに異なる電位を第２基準電位として供給し、第２の場合に、ｎ個の第２スイッチング手段のうち第２の電位が第２基準電位として第２制御端子に供給されている特定の第２のスイッチング手段によって駆動信号線と接地線とを接続させるように構成することができる。
また、請求項４記載の発明において、例えば請求項５に記載したように、ｎ個の第２のスイッチング手段と接地線との間に第４のスイッチング手段が各々設けられている場合、例えば制御手段を、複数の第４スイッチング手段のうち、特定の第２のスイッチング手段と接地線との間に設けられた第４スイッチング手段をオンさせることで、特定の第２のスイッチング手段によって駆動信号線と接地線とを接続させるように構成することができる。
また、請求項１、請求項４及び請求項５の何れかに記載の発明において、例えば請求項６に記載したように、第１のスイッチング手段の第１制御端子にはｎ種類の電位のうちの何れか１つの電位が第１基準電位として選択的に供給される構成であってもよい。この構成において、例えば制御手段を、第１の場合に、ｎ種類の電位のうちの第１の電位を第１スイッチング手段の第１制御端子に第１基準電位として供給し、第１のスイッチング手段によって駆動信号線と電源とを接続させるように構成することができる。
また、請求項１〜請求項３の何れかに記載の発明において、例えば請求項７に記載したように、第２のスイッチング手段の第２制御端子にはｎ種類の電位のうちの何れか１つの電位が第２基準電位として選択的に供給される構成であってもよい。この構成において、例えば制御手段を、第２の場合に、ｎ種類の電位のうちの第２の電位を第２スイッチング手段の第２制御端子に第２基準電位として供給し、第２のスイッチング手段によって駆動信号線と接地線とを接続させるように構成することができる。
また、請求項１〜請求項７の何れかに記載の発明において、例えば請求項８に記載したように、第１のスイッチング手段はバックゲートが接地線に接続されたＰＭＯＳトランジスタを含み、第２のスイッチング手段はバックゲートが電源に接続されたＮＭＯＳトランジスタを含んで構成することができる。
また、請求項１〜請求項７の何れかに記載の発明において、例えば請求項９に記載したように、第１のスイッチング手段はバックゲートが駆動信号線に接続されたＰＭＯＳトランジスタを含み、第２のスイッチング手段はバックゲートが駆動信号線に接続されたＮＭＯＳトランジスタを含んで構成することも可能である。先の請求項８に記載したように、ＰＭＯＳトランジスタのバックゲートは通常は接地線に接続され、ＮＭＯＳトランジスタのバックゲートは通常は電源に接続される。このため、上記のように、第１のスイッチング手段のＰＭＯＳトランジスタ及び第２のスイッチング手段のＮＭＯＳトランジスタのバックゲートを駆動信号線に接続する場合、これらのトランジスタを他のトランジスタと分離する必要があり、回路面積は増大する。
但し、ＰＭＯＳトランジスタのバックゲートを接地線に接続し、ＮＭＯＳトランジスタのバックゲートを電源に接続した場合、バックゲートと駆動信号線とに電位差が生じ(バックバイアスが掛かり)、駆動信号線の電位が基準電位に達するよりも若干早いタイミングでオフする可能性がある。これに対して上記のようにバックゲートを駆動信号線に接続した場合、バックバイアスが掛からなくなるので、駆動信号線の電位が第１基準電位又は第２基準電位に達するタイミングまで上記の各トランジスタをオンさせることができ、駆動信号線の電位が第１基準電位又は第２基準電位に達するタイミングまで駆動信号線が電源又は接地線に接続されている状態を継続させることができる。
また、請求項８又は請求項９記載の発明において、例えば請求項１０に記載したように、第１のスイッチング手段のＰＭＯＳトランジスタには第１基準電位よりも所定値だけ高い電位がゲートに供給され、第２のスイッチング手段のＮＭＯＳトランジスタには第２基準電位よりも所定値だけ高い電位がゲートに供給されるように構成してもよい。この場合も、請求項９記載の発明と同様に、駆動信号線の電位が第１基準電位又は第２基準電位に達するタイミングまで上記の各トランジスタをオンさせることができ、駆動信号線の電位が第１基準電位又は第２基準電位に達するタイミングまで駆動信号線が電源又は接地線に接続されている状態を継続させることができる。
また、請求項１〜請求項１０の何れかに記載の発明において、電位切替部と表示装置との間に増幅回路が更に設けられている場合、例えば請求項１１に記載したように、第１のスイッチング手段及び第２のスイッチング手段は、駆動信号線のうち電位切替部と増幅回路との間の部位を電源又は接地線に接続するように構成することができる。
以上説明したように本発明は、駆動信号線の電位を表示データに応じた目標電位へ切り替える電位切替部と、駆動信号線の電位が電圧として供給される表示装置と、の間に、駆動信号線に接続される第１端子、電源に接続される第２端子、及び第１制御端子を備え、電位が変化する前の駆動信号線の電位よりも高い第１基準電位が第１制御端子に供給されてから、駆動信号線の電位が第１基準電位に達する迄の間、第１端子と第２端子とを接続する第１のスイッチング手段と、駆動信号線に接続される第３端子、接地線に接続される第４端子、及び第２制御端子を備え、電位が変化する前の駆動信号線の電位よりも低い第２基準電位が第２制御端子に供給されてから、駆動信号線の電位が第２基準電位に達する迄の間、第３端子と第４端子とを接続する第２のスイッチング手段と、を設け、電位が変化する前の駆動信号線の電位が目標電位よりも低い第１の場合に、予め定められたｎ種類(ｎ≧２)の電位のうち目標電位以下かつ目標電位に最も近い電位を第１の電位として選択し、第１制御端子に第１の電位が第１基準電位として供給された第１のスイッチング手段によって駆動信号線と電源とを接続させ、電位が変化する前の駆動信号線の電位が目標電位よりも高い第２の場合に、ｎ種類の電位のうち目標電位以上かつ目標電位に最も近い第２の電位を選択し、第２制御端子に第２の電位が第２基準電位として供給された第２のスイッチング手段によって駆動信号線と接地線とを接続させるようにしたので、動作速度の高速化を、無駄な電力消費を抑制しつつ実現できる、という優れた効果を有する。
実施形態で説明した表示装置の駆動装置の概略構成を表示装置と共に示すブロック図である。 第１実施形態に係る電位変更補助回路の構成を示す回路図である。 (Ａ)はｎ個の電位変更補助回路に各々供給される基準電位の一例、(Ｂ),(Ｃ)は駆動信号線の電位変化の一例を各々示す線図である。 第２実施形態に係る電位変更補助回路の構成を示す回路図である。 第３実施形態に係る電位変更補助回路の構成を示す回路図である。 表示装置の駆動装置(のソースドライバ)における動作速度向上の阻害要因を説明するための線図である。
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
〔第１実施形態〕
図１には、表示デバイスである表示装置１０と、当該表示装置１０に接続されたゲートドライバ１４及びソースドライバ１６を備えた駆動装置１２が示されている。なお、駆動装置１２は本発明に係る表示装置の駆動装置の一例である。
表示装置１０は、アクティブマトリクス型の表示デバイスであれば、公知の各種表示デバイスの何れでもよいが、例えば表示装置１０がＴＦＴ−ＬＣＤである場合、表示装置１０は、図示は省略するが、所定の間隔を隔てて対向配置された一対の透明基板の間に液晶が封入され、一方の透明基板の対向面上の全面に電極が形成され、他方の透明基板の対向面上に、図１のＸ方向に沿って一定間隔で配置され各々図１のＹ方向に沿って延びる多数本のデータ線と、図２のＹ方向に沿って一定間隔で配置され各々図１のＸ方向に沿って延びる多数本のゲート線と、が各々設けられ、個々のデータ線と個々のゲート線の交差位置(画素位置)に薄膜トランジスタ(ＴＦＴ)及び電極が各々配置された構成とされ、個々のＴＦＴはソースが電極に、ゲートがゲート線に、ドレインがデータ線に各々接続される。以下では表示装置１０がＴＦＴ−ＬＣＤである場合を例に説明する。
ゲートドライバ１４には表示装置１０の個々のゲート線が各々接続されており、ソースドライバ１６には表示装置１０の個々のデータ線が各々接続されている。ゲートドライバ１４はタイミングコントローラ(図示省略)に接続されており、タイミングコントローラから入力されるゲートドライバ制御信号に従い、表示装置１０の多数本のゲート線のうち何れか１本のゲート線にゲート信号を所定時間供給し、当該ゲート線に接続されている１ライン分の画素のＴＦＴを所定時間オンさせることを、ゲート信号を供給するゲート線を水平同期信号に同期したタイミングで順に切り替えながら繰り返す。
一方、ソースドライバ１６は、シフトレジスタ２０、１ライン分の画素数と同数個のラッチ回路２４を備えた第１のラッチ回路群２２、１ライン分の画素数と同数個のラッチ回路２８を備えた第２のラッチ回路群２６、１ライン分の画素数と同数個のレベルシフタ３２を備えたレベルシフタ群３０、１ライン分の画素数と同数個のデコーダ回路３６を備えたデコーダ回路群３４、１ライン分の画素数と同数個の電位変更補助回路４２を備えた電位変更補助回路群４０、及び、１ライン分の画素数と同数個の増幅回路４８を備えた増幅回路群４６が順に接続されて構成されている。
ソースドライバ１６には、水平同期信号の各周期に、表示装置１０の同一のゲート線に対応する画素から成る１ライン分の表示データが、グラフィックプロセッサ等のデータ源から１画素単位で順に入力される。シフトレジスタ２０は、１画素単位で順に入力される１ライン分の表示データを順に転送した後に、第１のラッチ回路群２２へ出力する。これにより、第１のラッチ回路群２２の個々のラッチ回路２４には、１ライン分の表示データのうち互いに異なる１画素分の表示データが各々保持される。
第２のラッチ回路群２６は、シフトレジスタ２０による表示データの転送及び第１のラッチ回路群２２への表示データの保持と並列に、第２のラッチ回路群２６に保持された表示データに対するレベルシフタ群３０以降の回路による信号処理を行うためのものであり、第１のラッチ回路群２２の個々のラッチ回路２４に保持された１画素分の表示データは、第２のラッチ回路群２６の個々のラッチ回路２８に一旦転送・保持された後に、レベルシフタ群３０の個々のレベルシフタ３２へ出力される。
レベルシフタ群３０の個々のレベルシフタ３２は、第２のラッチ回路群２６のラッチ回路２８から入力された表示データの電圧レベルを、後段のデコーダ回路３６等の動作に適したより高い電圧レベルへ変換し、レベル変換後の表示データをデコーダ回路群３４の個々のデコーダ回路３６へ出力する。
デコーダ回路群３４には、互いに電圧レベルの異なる複数種の階調電圧を発生する階調電圧発生部３８が設けられており、階調電圧発生部３８によって発生された複数種の階調電圧は個々のデコーダ回路３６に各々供給される。個々のデコーダ回路３６は、階調電圧発生部３８より供給された複数種の階調電圧の中から、前段のレベルシフタ３２から入力された１画素分の表示データに応じた階調電圧を選択し、出力信号線の電圧レベル(電位)を選択した階調電圧へ変化させることで、選択した階調電圧を後段の回路へ出力する。なお、電位変更補助回路群４０の個々の電位変更補助回路４２については後述する。
増幅回路群４６の個々の増幅回路４８は、図示を省略するが、入力端にデコーダ回路３６の出力信号線が接続されたオペアンプを備えている。このオペアンプは、ボルテージフォロワとして機能するように周辺回路が接続されており、出力端がデータ線に接続されている。これにより、出力信号線の電圧(データ電圧)は、増幅回路４８(のオペアンプ)により、電圧レベルが変更されることなく、電流が増幅されてデータ線へ供給される。
これにより、増幅回路群４６の個々の増幅回路４８からデータ線へ供給されたデータ電圧は、表示装置１０の各ラインのうちゲートドライバ１４によってゲート信号が供給されているゲート線に対応する１ライン分の画素に各々印加され、データ電圧が印加された各画素の位置における液晶の光透過率が印加されたデータ電圧の大きさに応じて変化することで、表示装置１０に１ライン分の画像が表示される。そして、ゲートドライバ１４によってゲート信号が供給されるゲート線が順に切り替わると共に、ソースドライバ１６の表示データが入力されるラインが順に切り替わることで、表示装置１０に画像が表示されることになる。
次に図２を参照し、電位変更補助回路群４０に１ライン分の画素数と同数個設けられている電位変更補助回路４２を説明する。図２には単一の画素(データ線)に対応する単一の電位変更補助回路４２が示されており、この電位変更補助回路４２にはｎ個(例えばｎ＞１)の電位検出・変更回路５０が設けられている。また、電位変更補助回路群４０には、基準電位供給部６２と選択信号供給部６４を備えた切替制御部４４も設けられている。
個々の電位検出・変更回路５０は、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４と、選択用のＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ５８と、を備えている。検出用のＰＭＯＳトランジスタ５２はドレインが出力信号線６０に接続され、ソースが選択用のＮＭＯＳトランジスタ５６のソースに接続され、ゲートが基準電位供給部６２に接続され、バックゲート(サブストレートゲートともいう)が接地線に接続されて電位Ｖssに維持されている。また、検出用のＮＭＯＳトランジスタ５４はドレインが出力信号線６０に接続され、ソースが選択用のＰＭＯＳトランジスタ５８のソースに接続され、ゲートが基準電位供給部６２に接続され、バックゲートが電源に接続されて電位ＶDDに維持されている。
選択用のＮＭＯＳトランジスタ５６は、ドレイン及びバックゲートが電源に接続されて電位ＶDDに維持されており、ゲートが選択信号供給部６４に接続されている。また、選択用のＰＭＯＳトランジスタ５８は、ドレイン及びバックゲートが接地線に接続されて電位Ｖssに維持されており、ゲートが選択信号供給部６４に接続されている。なお、単一の電位変更補助回路４２に設けられている電位検出・変更回路５０の数ｎは、例えば駆動装置１２に対して許容される回路規模や、駆動装置１２に対する動作速度の高速化の程度等の条件に応じて定めることができる。
また、切替制御部４４の基準電位供給部６２は、個々の電位検出・変更回路５０の検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４に対し、デコーダ回路３６から出力されるデータ電圧の最小値から最大値の範囲内で、かつｎ種類の電圧レベルのうち電位検出・変更回路５０毎に互いに異なる電圧レベルの電圧(電位)を基準電位Ｖrefとしてゲートに各々供給する。
例として図３(Ａ)には、電位検出・変更回路５０の数ｎ＝３の場合に、個々の電位検出・変更回路５０の検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給する基準電位Ｖref1〜Ｖref3の一例を示す。図３(Ａ)において、電位Ｖminは表示データの最小値Ｄminが入力されたときにデコーダ回路３６から出力されるデータ電圧、電位Ｖmaxは表示データの最大値Ｄmaxが入力されたときにデコーダ回路３６から出力されるデータ電圧である。基準電位供給部６２は、例えば図３(Ａ)に示すように、デコーダ回路３６から出力されるデータ電圧の範囲(Ｖmin〜Ｖmax)を、電位検出・変更回路５０の数ｎに応じた数(＝ｎ＋１＝４)の複数の範囲に均等に分割したときの個々の範囲に境界に相当する電位を、個々の電位検出・変更回路５０の検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４に基準電位Ｖrefとして供給するように構成することができる。
また、電位検出・変更回路５０の選択信号供給部６４は、デコーダ回路３６に入力されるレベル変換後の表示データが入力され(これに代えてレベル変換前の表示データが入力される構成でもよい)、入力された表示データに基づいて、デコーダ回路３６による出力信号線６０の電位の変更における目標電位を、デコーダ回路３６によって出力信号線６０の電位が変更される前に認識する。また選択信号供給部６４は、水平同期信号の１つ前の周期で認識した出力信号線６０の目標電位を保持しており、認識した目標電位を前周期の目標電位と比較することで、現周期でのデコーダ回路３６による出力信号線６０の電位の変更方向が電位の上昇か下降かを判断する。
そして選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の上昇と判断した場合には、ｎ個の電位検出・変更回路５０に基準電位Ｖrefとして供給しているｎ種類の電位の中から、認識した目標電位以下でかつ前記目標電位に最も近い電位を選択し、選択した電位を基準電位Ｖrefとして検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給している電位検出・変更回路５０に対し、選択用のＮＭＯＳトランジスタ５６をオンさせる選択信号を選択用のＮＭＯＳトランジスタ５６のゲートに供給する。
また選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の下降と判断した場合には、ｎ個の電位検出・変更回路５０に基準電位Ｖrefとして供給しているｎ種類の電位の中から認識した目標電位以上でかつ前記目標電位に最も近い電位を選択し、選択した電位を基準電位Ｖrefとして検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給している電位検出・変更回路５０に対し、選択用のＰＭＯＳトランジスタ５８をオンさせる選択信号を選択用のＰＭＯＳトランジスタ５８のゲートに供給する。
なお、本第１実施形態において、検出用のＰＭＯＳトランジスタ５２は、本発明に係る第１のスイッチング手段(より詳しくは請求項２,１１に記載の第１のスイッチング手段)及び請求項８に記載のＰＭＯＳトランジスタの一例、検出用のＮＭＯＳトランジスタ５４は、本発明に係る第２のスイッチング手段(より詳しくは請求項４,１１に記載の第２のスイッチング手段) 及び請求項８に記載のＮＭＯＳトランジスタの一例、選択用のＮＭＯＳトランジスタ５６は請求項３に記載の第３のスイッチング手段の一例、選択用のＰＭＯＳトランジスタ５８は請求項５に記載の第４のスイッチング手段の一例、切替制御部４４は本発明に係る制御手段(より詳しくは請求項２〜５に記載の制御手段)の一例、デコーダ回路３６は請求項１に記載の電位切替部の一例、増幅回路４８は請求項１１に記載の増幅回路の一例である。また、検出用のＰＭＯＳトランジスタ５２のゲートに供給される電位は第１基準電位の一例、検出用のＮＭＯＳトランジスタ５４のゲートに供給される電位は第２基準電位の一例である。
次に本実施形態の作用を説明する。駆動装置１２のソースドライバ１６のデコーダ回路３６は、前述のように、階調電圧発生部３８より供給された複数種の階調電圧の中から、前段のレベルシフタ３２から入力された１画素分の表示データに応じた階調電圧を選択し、出力信号線６０の電圧レベル(電位)を選択した階調電圧へ変化させるが、デコーダ回路３６が出力信号線６０の電位を変化させる速度(デコーダ回路３６の出力速度)はソースドライバ１６の他の回路の出力速度よりも低く、ソースドライバ１６の動作速度向上の主な阻害要因となっている。このため、本実施形態に係る駆動装置１２のソースドライバ１６には、電位変更補助回路群４０が設けられている。
電位変更補助回路群４０に設けられた切替制御部４４の選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の上昇と判断した場合、ｎ個の電位検出・変更回路５０に基準電位Ｖrefとして供給しているｎ種類の電位の中から、認識した目標電位以下でかつ前記目標電位に最も近い電位を選択し、選択した電位を基準電位Ｖrefとして検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給している電位検出・変更回路５０に対し、選択用のＮＭＯＳトランジスタ５６をオンさせる選択信号を選択用のＮＭＯＳトランジスタ５６のゲートに供給する。
選択信号がゲートに供給された選択用のＮＭＯＳトランジスタ５６がオンすると、この選択用のＮＭＯＳトランジスタ５６に接続された検出用のＰＭＯＳトランジスタ５２は、出力信号線６０の電位がゲートに供給されている基準電位Ｖrefに達する迄の間オンするので、出力信号線６０の電位が基準電位Ｖrefに達する迄の間、出力信号線６０は検出用のＰＭＯＳトランジスタ５２及び選択用のＮＭＯＳトランジスタ５６を介して電源に接続される。
例として図３(Ｂ)には、選択信号供給部６４によって認識された出力信号線６０の目標電位ＶDが、水平同期信号の前周期の目標電位ＶD-1よりも高く、かつ、基準電位Ｖref3よりも高い場合の出力信号線６０の電位の変化を示す。図３(Ｂ)からも明らかなように、出力信号線６０の電位が基準電位Ｖref3に達する迄の期間は出力信号線６０が電源に接続されているので、当該期間における出力信号線６０の電位変化の傾きを、電位変更補助回路群４０に設けられていない場合の電位変化の傾き(図３(Ｂ)に示す一点鎖線の傾き)と比較しても明らかなように、上記期間には出力信号線６０の電位が高速に変化する。
また、出力信号線６０の電位が基準電位Ｖref3に達すると、検出用のＰＭＯＳトランジスタ５２がオフすることで出力信号線６０と電源との接続が解除され、出力信号線６０の電位変化の傾きも電位変更補助回路群４０に設けられていない場合と同様に小さくなるが、図３(Ｂ)に「時間短縮」と表記して示すように、出力信号線６０を電位ＶD-1から電位ＶDへ変化させる所要時間全体としては短縮されているので、ソースドライバ１６の動作速度の向上を実現することができる。また、検出用のＰＭＯＳトランジスタ５２は出力信号線６０の電位が基準電位Ｖref3に達するとオフするので、検出用のＰＭＯＳトランジスタ５２を予め設定した一定時間オンさせる等の場合と比較して、無駄な電力消費を抑制することができる。
また、切替制御部４４の選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の下降と判断した場合、ｎ個の電位検出・変更回路５０に基準電位Ｖrefとして供給しているｎ種類の電位の中から、認識した目標電位以上でかつ前記目標電位に最も近い電位を選択し、選択した電位を基準電位Ｖrefとして検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給している電位検出・変更回路５０に対し、選択用のＰＭＯＳトランジスタ５８をオンさせる選択信号を選択用のＰＭＯＳトランジスタ５８のゲートに供給する。
選択信号がゲートに供給された選択用のＰＭＯＳトランジスタ５８がオンすると、この選択用のＰＭＯＳトランジスタ５８に接続された検出用のＮＭＯＳトランジスタ５４は、出力信号線６０の電位がゲートに供給されている基準電位Ｖrefに達する迄の間オンするので、出力信号線６０の電位が基準電位Ｖrefに達する迄の間、出力信号線６０は検出用のＮＭＯＳトランジスタ５４及び選択用のＰＭＯＳトランジスタ５８を介して接地線に接続される。
例として図３(Ｃ)には、選択信号供給部６４によって認識された出力信号線６０の目標電位ＶDが、水平同期信号の前周期の目標電位ＶD-1よりも低く、かつ、基準電位Ｖref1よりも低い場合の出力信号線６０の電位の変化を示す。図３(Ｃ)からも明らかなように、出力信号線６０の電位が基準電位Ｖref1に達する迄の期間は出力信号線６０が接地線に接続されているので、当該期間における出力信号線６０の電位変化の傾きを、電位変更補助回路群４０に設けられていない場合の電位変化の傾き(図３(Ｃ)に示す一点鎖線の傾き)と比較しても明らかなように、上記期間には出力信号線６０の電位が高速に変化する。
また、出力信号線６０の電位が基準電位Ｖref1に達すると、検出用のＮＭＯＳトランジスタ５４がオフすることで出力信号線６０と接地線との接続が解除され、出力信号線６０の電位変化の傾きも電位変更補助回路群４０に設けられていない場合と同様に小さくなるが、図３(Ｃ)に「時間短縮」と表記して示すように、出力信号線６０を電位ＶD-1から電位ＶDへ変化させる所要時間全体としては短縮されているので、ソースドライバ１６の動作速度の向上を実現することができる。また、検出用のＮＭＯＳトランジスタ５４は出力信号線６０の電位が基準電位Ｖref1に達するとオフするので、検出用のＮＭＯＳトランジスタ５４を予め設定した一定時間オンさせる等の場合と比較して、無駄な電力消費を抑制することができる。
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図４には本第２実施形態に係る電位変更補助回路群４０の電位変更補助回路４２及び切替制御部４４が示されている。図４に示すように、本第２実施形態では、電位変更補助回路４２に単一の電位検出・変更回路６８が設けられている。
電位検出・変更回路６８は、第１実施形態で説明した電位検出・変更回路５０と比較して選択用のＮＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ５８が省略されており、検出用のＰＭＯＳトランジスタ５２はソースが電源に、ゲートが電位選択回路７０に各々接続されており、検出用のＮＭＯＳトランジスタ５４はソースが接地線に、ゲートが電位選択回路７２に各々接続されている。
電位選択回路７０,７２には、切替制御部４４の基準電位供給部６２からｎ種類の電位(基準電位Ｖref1〜Ｖrefn)が各々供給される。電位選択回路７０,７２は、切替制御部４４の選択信号供給部６４から入力された選択信号に応じてオンオフされるｎ個のスイッチング素子を備えており、選択信号供給部６４から入力された選択信号に応じて、基準電位供給部６２から供給されたｎ種類の電位のうちの何れか１つの電位を検出用のＰＭＯＳトランジスタ５２のゲート又は検出用のＮＭＯＳトランジスタ５４のゲートに基準電位Ｖrefとして供給する。
なお、本第２実施形態において、検出用のＰＭＯＳトランジスタ５２は、本発明に係る第１のスイッチング手段(より詳しくは請求項６に記載の第１のスイッチング手段)及び請求項８に記載のＰＭＯＳトランジスタの一例、検出用のＮＭＯＳトランジスタ５４は、本発明に係る第２のスイッチング手段(より詳しくは請求項７に記載の第２のスイッチング手段) 及び請求項８に記載のＮＭＯＳトランジスタの一例、切替制御部４４は本発明に係る制御手段(より詳しくは請求項６,７に記載の制御手段)の一例、デコーダ回路３６は請求項１に記載の電位切替部の一例、増幅回路４８は請求項１１に記載の増幅回路の一例である。また、検出用のＰＭＯＳトランジスタ５２のゲートに供給される電位は第１基準電位、より詳しくは請求項６に記載の「ｎ種類の電位のうちの何れか１つの電位」の一例、検出用のＮＭＯＳトランジスタ５４のゲートに供給される電位は第２基準電位、より詳しくは請求項７に記載の「ｎ種類の電位のうちの何れか１つの電位」の一例である。
次に本第２実施形態の作用を説明する。切替制御部４４の選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の上昇と判断した場合、基準電位供給部６２が電位選択回路７０,７２に供給しているｎ種類の電位の中から、認識した目標電位以下でかつ前記目標電位に最も近い電位を選択し、選択した電位を電位選択回路７０から出力させるための選択信号を電位選択回路７０に供給する。これにより、上記で選択した電位が検出用のＰＭＯＳトランジスタ５２のゲートに基準電位Ｖrefとして供給され、出力信号線６０の電位がゲートに供給されている基準電位Ｖrefに達する迄の間、検出用のＰＭＯＳトランジスタ５２がオンすることで、出力信号線６０の電位が基準電位Ｖrefに達する迄の間、出力信号線６０は検出用のＰＭＯＳトランジスタ５２を介して電源に接続される。
従って、第１実施形態と同様に、出力信号線６０が電位ＶD-1からより高い電位ＶDへ変化する迄の所要時間が短縮され(図３(Ｂ)も参照)、ソースドライバ１６の動作速度の向上を実現することができる。また検出用のＰＭＯＳトランジスタ５２は、出力信号線６０の電位がゲートに供給された基準電位Ｖrefに達するとオフするので、検出用のＰＭＯＳトランジスタ５２を予め設定した一定時間オンさせる等の場合と比較して、無駄な電力消費を抑制することができる。
また切替制御部４４の選択信号供給部６４は、出力信号線６０の電位の変更方向が電位の下降と判断した場合、基準電位供給部６２が電位選択回路７０,７２に供給しているｎ種類の電位の中から、認識した目標電位以上でかつ前記目標電位に最も近い電位を選択し、選択した電位を電位選択回路７２から出力させるための選択信号を電位選択回路７２に供給する。これにより、上記で選択した電位が検出用のＮＭＯＳトランジスタ５４のゲートに基準電位Ｖrefとして供給され、出力信号線６０の電位がゲートに供給されている基準電位Ｖrefに達する迄の間、検出用のＮＭＯＳトランジスタ５４がオンすることで、出力信号線６０の電位が基準電位Ｖrefに達する迄の間、出力信号線６０は検出用のＮＭＯＳトランジスタ５４を介して接地線に接続される。
従って、第１実施形態と同様に、出力信号線６０が電位ＶD-1からより低い電位ＶDへ変化する迄の所要時間も短縮され(図３(Ｃ)も参照)、ソースドライバ１６の動作速度の向上を実現することができる。また検出用のＮＭＯＳトランジスタ５４は、出力信号線６０の電位がゲートに供給された基準電位Ｖrefに達するとオフするので、検出用のＮＭＯＳトランジスタ５４を予め設定した一定時間オンさせる等の場合と比較して、無駄な電力消費を抑制することができる。
〔第３実施形態〕
次に本発明の第３実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図５には本第３実施形態に係る電位変更補助回路群４０の電位変更補助回路４２及び切替制御部４４が示されている。図５に示すように、本第３実施形態に係る電位検出・変更回路７６は、第１実施形態で説明した電位検出・変更回路５０と比較して、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートが出力信号線６０に接続されている点でのみ相違している。
なお、本第３実施形態において、検出用のＰＭＯＳトランジスタ５２は請求項９に記載のＰＭＯＳトランジスタの一例、検出用のＮＭＯＳトランジスタ５４は請求項９に記載のＮＭＯＳトランジスタの一例である。
第１実施形態で説明した電位検出・変更回路５０のように、検出用のＰＭＯＳトランジスタ５２のバックゲートを接地線に接続すると共に、検出用のＮＭＯＳトランジスタ５４のバックゲートを電源に接続した場合、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートと出力信号線６０とに電位差が生じる(バックバイアスが掛かる)ので、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のうちオンしたトランジスタは、出力信号線６０の電位が、ゲートに供給された基準電位Ｖrefに達するよりも若干早いタイミング(出力信号線６０の電位と基準電位Ｖrefとの差がトランジスタの閾値電圧Ｖtまで小さくなったタイミング)でオフする。
これに対し、本第３実施形態に係る電位検出・変更回路７６のように、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートが出力信号線６０に接続した場合、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４にはバックバイアスが掛からなくなるので、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のうちオンしたトランジスタは、出力信号線６０の電位が、ゲートに供給された基準電位Ｖrefに達するタイミングまでオンすることになる。これにより、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４がオンしている期間が長くなるので、出力信号線６０が電位ＶD-1から電位ＶDへ変化する迄の所要時間が更に短縮され、ソースドライバ１６の動作速度を更に向上させることができる。
なお、第３実施形態では、第１実施形態で説明した構成において、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートを出力信号線６０に接続した構成を説明したが、本発明はこれに限定されるものではなく、第２実施形態で説明した構成において、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートを出力信号線６０に接続するようにしてもよい。
また、上記では検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４をオンさせて出力信号線６０の電位を変化させる際の目標電位である基準電位Ｖrefを検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給する態様を説明したが、本発明はこれに限定されるものではなく、基準電位よりも所定値(例えばトランジスタの閾値電圧Ｖt)だけ高い電位を検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のゲートに供給するようにしてもよい。この場合も、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４のバックゲートを出力信号線６０に接続する場合と同様に、検出用のＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４がオンしている期間をより長くすることができる。なお、上記態様は請求項１０記載の発明の一例である。
また、電位変更補助回路４２は図２,４,５に示した構成に限定されるものではなく、出力信号線６０を電源に接続する側と出力信号線６０を接地線に接続する側とで構成を相違させてもよい。すなわち、例えば出力信号線６０を電源に接続する側は、図２,５に示したように、互いに異なる電位がゲートに供給される複数の検出用のＰＭＯＳトランジスタ５２を設けた構成とする一方、出力信号線６０を接地線に接続する側は、図４に示したように、ゲートに供給される電位が電位選択回路によって複数の電位の中から切り替えされる単一の検出用のＮＭＯＳトランジスタ５４を設けた構成としてもよいし、出力信号線６０を電源に接続する側の構成と出力信号線６０を接地線に接続する側の構成を上記と入れ替えた構成としてもよい。
更に、上記では第１のスイッチング手段を検出用のＰＭＯＳトランジスタ５２で構成すると共に、第２のスイッチング手段を検出用のＮＭＯＳトランジスタ５４で構成した態様を説明したが、本発明はこれに限定されるものではなく、ＭＯＳトランジスタ以外のスイッチング素子を用いた構成とすることも可能である。
１０ 表示装置
１２ 駆動装置
１６ ソースドライバ
３６ デコーダ回路
３８ 階調電圧発生部
４２ 電位変更補助回路
４４ 切替制御部
４８ 増幅回路
５０,６８,７６ 電位検出・変更回路
５２ 検出用のＰＭＯＳトランジスタ
５４ 検出用のＮＭＯＳトランジスタ
５６ 選択用のＮＭＯＳトランジスタ
５８ 選択用のＰＭＯＳトランジスタ
６０ 出力信号線
６２ 基準電位供給部
６４ 選択信号供給部
７０,７２ 電位選択回路

Claims (11)

  1. 駆動信号線の電位を表示データに応じた目標電位へ切り替える電位切替部と、前記駆動信号線の電位が電圧として供給される表示装置と、の間に設けられ、前記駆動信号線に接続される第１端子、電源に接続される第２端子、及び第１制御端子を備え、電位が変化する前の前記駆動信号線の電位よりも高い第１基準電位が前記第１制御端子に供給されてから、前記駆動信号線の電位が前記第１基準電位に達する迄の間、前記第１端子と前記第２端子とを接続する第１のスイッチング手段と、
    前記電位切替部と前記表示装置との間に設けられ、前記駆動信号線に接続される第３端子、接地線に接続される第４端子、及び第２制御端子を備え、電位が変化する前の前記駆動信号線の電位よりも低い第２基準電位が前記第２制御端子に供給されてから、前記駆動信号線の電位が前記第２基準電位に達する迄の間、前記第３端子と前記第４端子とを接続する第２のスイッチング手段と、
    電位が変化する前の前記駆動信号線の電位が前記目標電位よりも低い第１の場合に、予め定められたｎ種類(ｎ≧２)の電位のうち前記目標電位以下かつ前記目標電位に最も近い電位を第１の電位として選択し、前記第１制御端子に前記第１の電位が前記第１基準電位として供給された前記第１のスイッチング手段によって前記駆動信号線と前記電源とを接続させ、電位が変化する前の前記駆動信号線の電位が前記目標電位よりも高い第２の場合に、前記ｎ種類の電位のうち前記目標電位以上かつ前記目標電位に最も近い電位を第２の電位として選択し、前記第２制御端子に前記第２の電位が前記第２基準電位として供給された前記第２のスイッチング手段によって前記駆動信号線と前記接地線とを接続させる制御手段と、
    を含む表示装置の駆動装置。
  2. 前記第１のスイッチング手段はｎ個設けられ、
    前記制御手段は、個々の前記第１のスイッチング手段の前記第１制御端子に前記ｎ種類の電位のうち互いに異なる電位を前記第１基準電位として供給し、前記第１の場合に、ｎ個の前記第１のスイッチング手段のうち、前記第１の電位が前記第１基準電位として前記第１制御端子に供給されている特定の前記第１のスイッチング手段によって前記駆動信号線と前記電源とを接続させる請求項１記載の表示装置の駆動装置。
  3. ｎ個の前記第１のスイッチング手段と前記電源との間には第３のスイッチング手段が各々設けられており、
    前記制御手段は、ｎ個の前記第３のスイッチング手段のうち、前記特定の前記第１のスイッチング手段と前記電源との間に設けられた前記第３のスイッチング手段をオンさせることで、特定の前記第１のスイッチング手段によって前記駆動信号線と前記電源とを接続させる請求項２記載の表示装置の駆動装置。
  4. 前記第２のスイッチング手段はｎ個設けられ、
    前記制御手段は、個々の前記第２のスイッチング手段の前記第２制御端子に前記ｎ種類の電位のうち互いに異なる電位を前記第２基準電位として供給し、前記第２の場合に、ｎ個の前記第２のスイッチング手段のうち、前記第２の電位が前記第２基準電位として前記第２制御端子に供給されている特定の前記第２のスイッチング手段によって前記駆動信号線と前記接地線とを接続させる請求項１〜請求項３の何れか１項記載の表示装置の駆動装置。
  5. ｎ個の前記第２のスイッチング手段と前記接地線との間には第４のスイッチング手段が各々設けられており、
    前記制御手段は、複数の前記第４のスイッチング手段のうち、特定の前記第２のスイッチング手段と前記接地線との間に設けられた前記第４のスイッチング手段をオンさせることで、特定の前記第２のスイッチング手段によって前記駆動信号線と前記接地線とを接続させる請求項４記載の表示装置の駆動装置。
  6. 前記第１のスイッチング手段の前記第１制御端子には前記ｎ種類の電位のうちの何れか１つの電位が前記第１基準電位として選択的に供給され、
    前記制御手段は、前記第１の場合に、前記ｎ種類の電位のうちの前記第１の電位を前記第１のスイッチング手段の前記第１制御端子に前記第１基準電位として供給し、前記第１のスイッチング手段によって前記駆動信号線と前記電源とを接続させる請求項１、請求項４及び請求項５の何れか１項記載の表示装置の駆動装置。
  7. 前記第２のスイッチング手段の前記第２制御端子には前記ｎ種類の電位のうちの何れか１つの電位が前記第２基準電位として選択的に供給され、
    前記制御手段は、前記第２の場合に、前記ｎ種類の電位のうちの前記第２の電位を前記第２のスイッチング手段の前記第２制御端子に前記第２基準電位として供給し、前記第２のスイッチング手段によって前記駆動信号線と前記接地線とを接続させる請求項１〜請求項３の何れか１項記載の表示装置の駆動装置。
  8. 前記第１のスイッチング手段はバックゲートが前記接地線に接続されたＰＭＯＳトランジスタを含み、
    前記第２のスイッチング手段はバックゲートが前記電源に接続されたＮＭＯＳトランジスタを含む請求項１〜請求項７の何れか１項記載の表示装置の駆動装置。
  9. 前記第１のスイッチング手段はバックゲートが前記駆動信号線に接続されたＰＭＯＳトランジスタを含み、
    前記第２のスイッチング手段はバックゲートが前記駆動信号線に接続されたＮＭＯＳトランジスタを含む請求項１〜請求項７の何れか１項記載の表示装置の駆動装置。
  10. 前記第１のスイッチング手段のＰＭＯＳトランジスタには前記第１基準電位よりも所定値だけ高い電位がゲートに供給され、
    前記第２のスイッチング手段のＮＭＯＳトランジスタには前記第２基準電位よりも所定値だけ高い電位がゲートに供給される請求項８又は請求項９記載の表示装置の駆動装置。
  11. 前記電位切替部と前記表示装置との間に設けられた増幅回路を更に備え、
    前記第１のスイッチング手段及び前記第２のスイッチング手段は、前記駆動信号線のうち前記電位切替部と前記増幅回路との間の部位を前記電源又は前記接地線に接続する請求項１〜請求項１０の何れか１項記載の表示装置の駆動装置。
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