JP6795714B1 - 出力回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【目的】低耐圧なトランジスタを用いて省面積化及び低価格化を図ると共に、広い電圧範囲の出力を行うことが可能な出力回路、表示ドライバ及び表示装置を提供する。【構成】本発明は、基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給又は供給を遮断する正極電圧信号供給回路と、基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給又は供給を遮断する負極電圧信号供給回路と、ソース及びバックゲートが第１のノードに接続されドレインが第１の出力端子に接続されたＰチャネル型トランジスタからなり、オン状態時に第１の出力端子と第１のノードとを接続する第１のスイッチと、ソース及びバックゲートが第２のノードに接続されドレインが第１の出力端子に接続されたＮチャネル型トランジスタからなり、オン状態時に第１の出力端子と第２のノードとを接続する第２のスイッチと、オン状態時に第１及び第２のノードに夫々基準電源電圧を印加する第３及び第４のスイッチと、を有する。【選択図】図１

Description

本発明は、正極性及び負極性の電圧を出力する出力回路、表示パネルを駆動する表示ドライバ及び表示装置に関する。

現在、大画面の表示装置として、表示デバイスとしてアクティブマトリクス駆動方式の液晶パネルを用いた液晶表示装置が一般的に知られている。

液晶パネルには、２次元画面の垂直方向に夫々伸張する複数のデータ線と、２次元画面の水平方向に夫々伸張する複数のゲート線と、が交叉して配置されている。更に、これら複数のデータ線と、複数のゲート線との各交叉部には、データ線及びゲート線に接続されている画素部が形成されている。

液晶表示装置には、かかる液晶パネルと共に、各画素の輝度レベルに対応したアナログ電圧値を有する階調データ信号を１水平走査期間単位のデータパルスでデータ線に供給するデータドライバが含まれている。

データドライバは、液晶パネルの劣化を防ぐために、正極性の階調データ信号と負極性の階調データ信号と、を所定のフレーム期間毎に交互に液晶パネルに供給する極性反転駆動を行う。

このような極性反転駆動を行う出力回路として、階調データ信号に対応した正極性の駆動電圧及び負極性の駆動電圧を受け、両者のうちの一方を交互に選択して液晶パネルに出力するスイッチ群を設けたものが提案されている（例えば、特許文献１の図８〜図１０のＳＷ１〜ＳＷ１２を参照）。当該特許文献１に記載の出力回路では、スイッチＳＷ１〜ＳＷ１２を用いることで、正極性の駆動電圧（５Ｖ）を出力パッドＯＵＴ１から出力している状態（同文献の図８の状態）から負極性の駆動電圧（−５Ｖ）を出力パッドＯＵＴ１から出力する状態（同文献の図１０の状態）に切り替える。

更に、このような極性切替を行うにあたり、特許文献１に記載の出力回路では、同文献の図９のように一旦、各スイッチの一端を０Ｖの状態に設定してから、同文献の図１０に示す状態に切り換えている。これにより、各スイッチの耐圧を液晶駆動電圧範囲の１／２の低耐圧素子で構成できるようになる。

特開２００８−１０２２１１号公報

ところで、特許文献１に記載のスイッチＳＷ１〜ＳＷ１２を製造するにあたり、これらをＭＯＳトランジスタで構成することが考えられる。

しかしながら、特許文献１に記載の出力回路では、スイッチＳＷ１〜ＳＷ１２のうちで駆動電圧に対応した電流が流れるＳＷ１〜ＳＷ８をＭＯＳトランジスタで構成した場合には、以下の問題が生じるため簡単には実現できないという問題があった。

例えば、特許文献１の図８に示すスイッチＳＷ５をＮチャネルＭＯＳトランジスタ（以降、単にＮＭＯＳトランジスタと称する）で構成し、正極性の駆動電圧の電圧値の範囲をＧＮＤ〜ＶＤＤ、負極性の駆動電圧の電圧値の範囲を−ＶＤＤ〜ＧＮＤと想定する。

この際、スイッチＳＷ５で正極性の駆動電圧を出力する場合には、当該スイッチＳＷ５のゲートにＶＤＤを印加することでオン状態に設定する。これにより、スイッチＳＷ５は自身のソースで受けた正極性の駆動電圧をドレインから出力することになる。

かかる構成によると、スイッチＳＷ５は、ソースで受けた正極性の駆動電圧の電圧値がＧＮＤ、或いはＧＮＤ付近の比較的低い電圧である場合には、その電圧値を有する駆動電圧を出力することができる。

しかしながら、ＮＭＯＳトランジスタでは、そのソースで受けた正極性の駆動電圧の電圧値がＶＤＤ及び（ＶＤＤ−Ｖｔｈ）間の電圧範囲内にある場合には、このような電圧範囲内の駆動電圧を出力することは出来ない。

つまり、スイッチＳＷ５をＮＭＯＳトランジスタで構成した場合には、自身が受けた正極性の駆動電圧に対して、出力時の駆動電圧の電圧範囲（高電圧側）が狭くなるという問題が生じる。

ところで、特許文献１の図８に示すスイッチＳＷ６によって負極性の駆動電圧を出力している間は、当該スイッチＳＷ５のゲートにＧＮＤを印加することでＳＷ５をオフ状態に設定しておく必要がある。この際、スイッチＳＷ５のゲート及びソースは共にＧＮＤとなるが、これにより、スイッチＳＷ５は、自身のバックゲート（ＧＮＤ印加）からドレインに向けて電流を流すＰＮ接合の状態となる。よって、スイッチＳＷ５をスイッチオフとして機能させることができないという問題が生じる。

また、例えば、特許文献１の図８に示すスイッチＳＷ６をＰチャネルＭＯＳトランジスタ（以降、単にＰＭＯＳトランジスタと称する）で構成し、正極性の駆動電圧の電圧値の範囲をＧＮＤ〜ＶＤＤ、負極性の駆動電圧の電圧値の範囲を−ＶＤＤ〜ＧＮＤと想定する。

この際、スイッチＳＷ６で負極性の駆動電圧を出力する場合には、当該スイッチＳＷ６のゲートに−ＶＤＤを印加することでオン状態に設定する。これにより、スイッチＳＷ６は自身のソースで受けた負極性の駆動電圧をドレインから出力することになる。

かかる構成によると、スイッチＳＷ６は、ソースで受けた負極性の駆動電圧の電圧値がＧＮＤ、或いはＧＮＤ付近の比較的高い電圧である場合には、その電圧値を有する駆動電圧を出力することができる。

しかしながら、ＰＭＯＳトランジスタの閾値電圧Ｖｔｐに起因して、ソースで受けた負極性の駆動電圧の電圧値が−ＶＤＤ及び（−ＶＤＤ＋｜Ｖｔｐ｜）間の電圧範囲内にある場合には、スイッチＳＷ６は、このような電圧範囲内の駆動電圧を出力することは出来ない。

つまり、スイッチＳＷ６をＰＭＯＳトランジスタで構成した場合には、自身が受けた負極性の駆動電圧に対して、出力時の駆動電圧の電圧範囲（特に低電圧側）が狭くなるという問題が生じる。

ところで、特許文献１の図８に示すスイッチＳＷ５によって上記したように正極性の駆動電圧を出力している間は、当該スイッチＳＷ６のゲートにＧＮＤを印加することでＳＷ６をオフ状態に設定しておく必要がある。この際、スイッチＳＷ６のゲート及びソースは共にＧＮＤとなるが、これにより、スイッチＳＷ６は、自身のドレインからバックゲート（ＧＮＤ印加）に向けて電流を流すＰＮ接合の状態となる。よって、スイッチＳＷ６をスイッチオフとして機能させることができないという問題が生じる。

そこで、本願発明は、正極性電圧の信号及び負極性電圧の信号を切り替えて出力可能な出力回路として、低耐圧なＭＯＳトランジスタを用いて小面積化及び低価格化を図ると共に、広い電圧範囲の出力を行うことが可能な出力回路、当該出力回路を含む表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る出力回路は、基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、第１の出力端子と、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、を有し、前記第１のスイッチは、ソース及びバックゲートが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成され、前記第２のスイッチは、ソース及びバックゲートが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されている。

また、本発明に係る出力回路は、基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、第１の出力端子と、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、前記第１のスイッチのオンオフ制御を行う第１の電圧制御回路と、前記第２のスイッチのオンオフ制御を行う第２の電圧制御回路と、前記第１のスイッチ及び前記第１のノード間に接続されている第１の容量素子と、前記第２のスイッチ及び前記第２のノード間に接続されている第２の容量素子と、を有し、前記第１のスイッチは、ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成され、前記第２のスイッチは、ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されており、前記第１の容量素子は、一端が前記第１のノードに接続されており、他端が前記第１のスイッチを構成する前記Ｐチャネル型トランジスタのゲートに接続されており、前記第２の容量素子は、一端が前記第２のノードに接続されており、他端が前記第２のスイッチを構成する前記Ｎチャネル型トランジスタのゲートに接続されており、前記第１の電圧制御回路は、前記Ｐチャネル型トランジスタをオン状態に設定する第１の電圧又はオフ状態に設定する第２の電圧を、前記Ｐチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行い、前記第２の電圧制御回路は、前記Ｎチャネル型トランジスタをオン状態に設定する第３の電圧又はオフ状態に設定する第４の電圧を、前記Ｎチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行う。

また、本発明に係るデータドライバは、基準電源電圧よりも高電圧の正極電圧信号を第１又は第３のノードに供給、又は前記正極電圧信号の前記第１又は第３のノードへの供給を遮断する正極電圧信号供給回路と、前記基準電源電圧よりも低電圧の負極電圧信号を第２又は第４のノードに供給、又は前記負極電圧信号の前記第２又は第４のノードへの供給を遮断する負極電圧信号供給回路と、第１及び第２の出力端子と、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、を有し、前記第１のスイッチは、ソース及びバックゲートが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成され、前記第２のスイッチは、ソース及びバックゲートが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成され、前記第５のスイッチは、ソース及びバックゲートが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続されたＰチャネル型トランジスタで構成され、前記第６のスイッチは、ソース及びバックゲートが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続されたＮチャネル型トランジスタで構成される出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を、複数の前記出力回路から出力することを特徴とする。

また、本発明に係る表示装置は、前記データドライバと、前記データドライバから出力された前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有する。

本発明に係る出力回路では、第１のノードを介して正極電圧信号を受け、これをオン状態時に出力端子に供給する第１のスイッチを、ソース及びバックゲートが第１のノードに接続され、ドレインが出力端子に接続されたＰチャネルトランジスタで構成する。更に、第２のノードを介して負極電圧信号を受け、これをオン状態時に出力端子に供給する第２のスイッチを、ソース及びバックゲートが第２のノードに接続され、ドレインが出力端子に接続されたＮチャネルトランジスタで構成する。

かかる構成によれば、正極電圧信号及び負極電圧信号を夫々出力する第1及び第２のスイッチを低耐圧のＭＯＳトランジスタで実現することが可能となるので省面積化及び低価格化が図れる。また、かかる出力回路の構成によれば、広い電圧範囲の信号出力が可能となる。また、液晶表示装置のデータドライバの出力部に当該出力回路を適用することで、広い電圧範囲の階調電圧信号を液晶表示パネルのデータ線に供給できるので、画像品質を低下させることなく省面積化及び低価格化を図ることが可能となる。

第１の実施例としての出力回路１００の構成を示す回路図である。 出力回路の内部動作を表すタイムチャートである。 期間Ｔ１での出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ２での出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ３での出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ４での出力回路の動作形態を表す出力回路の等価回路図である。 第２の実施例としての出力回路２００の構成を示す回路図である。 第３の実施例としての出力回路１００Ａの構成を示す回路図である。 第４の実施例としての出力回路１００−１の構成を示す回路図である。 第４の実施例による出力回路の内部動作を表すタイムチャートである。 期間Ｔ１での第４の実施例による出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ２での第４の実施例による出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ３での第４の実施例による出力回路の動作形態を表す出力回路の等価回路図である。 期間Ｔ４での第４の実施例による出力回路の動作形態を表す出力回路の等価回路図である。 第５の実施例としての出力回路１００−２の構成を示す回路図である。 第６の実施例としての出力回路１００−３の構成を示す回路図である。 第７の実施例としての出力回路１００−４の構成を示す回路図である。 第８の実施例としての出力回路２００−１の構成を示す回路図である。 第９の実施例としての出力回路３００の構成を示す回路図である。 第１０の実施例としての出力回路３００−１の構成を示す回路図である。 本発明に係る出力回路を含むデータドライバ８０を有する表示装置４００の構成を示すブロック図である。 データドライバ８０の内部構成を示すブロック図である。

図１は、本発明に係る出力回路の第１の実施例としての出力回路１００の構成を示す回路図である。尚、出力回路１００は、正極性の電圧値を有する正極電圧信号Ｖｐｉ、及び負極性の電圧値を有する負極電圧信号Ｖｎｉを受け、正極電圧信号Ｖｐｉを増幅した正極電圧信号Ｖｐ及び負極電圧信号Ｖｎｉを増幅した負極電圧信号Ｖｎのうちの一方を選択的に出力することが可能な出力回路である。

図１に示すように、出力回路１００は、正極電圧信号供給回路１０Ａ、負極電圧信号供給回路２０Ａ、出力選択スイッチ１１及び２１、スイッチ１３及び２３、制御部３５、及び出力端子ＤＬ１を含む。

正極電圧信号供給回路１０Ａは、増幅回路１０及びスイッチ１５を含む。増幅回路１０は、例えば、自身の出力端子と反転入力端子とが互いに接続されているボルテージフォロワのオペアンプである。尚、増幅回路１０としては、入力電圧信号Ｖｐｉを利得１未満、或いは利得１以上で増幅するものであっても構わない。

増幅回路１０は、電源電圧ＶＧＮＤ及びＶＤＤＨが供給され、自身の非反転入力端子で正極性の電圧値を有する正極電圧信号Ｖｐｉを受け、正極電圧信号Ｖｐを増幅出力する。

尚、正極電圧信号Ｖｐは、
ＶＧＮＤ＜Ｖｐ＜ＶＤＤＨ
ＶＧＮＤ：基準電源電圧（例えば０Ｖ）
ＶＤＤＨ：正極電源電圧（例えば５Ｖ）
の範囲内で電圧値が変化する正極性の信号である。

増幅回路１０は、正極電圧信号Ｖｐを自身の出力端子から出力し、これをスイッチ１５に供給する。

スイッチ１５は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）スイッチにて構成されており、制御信号Ｓｚ１１に応じてオン状態又はオフ状態に設定される。スイッチ１５は、オン状態に設定されている場合に、増幅回路１０から出力された正極電圧信号ＶｐをノードＮｓ１１を介して出力選択スイッチ１１に供給する。

尚、増幅回路１０としては、上記スイッチ１５の機能を含むものを採用してもよい。

スイッチ１３は、ゲートで制御信号Ｓｒ１１を受けるＮＭＯＳトランジスタである。スイッチ１３のドレインはノードＮｓ１１に接続されており、ソース及びバックゲートには基準電源電圧ＶＧＮＤが印加されている。スイッチ１３は、自身のゲートで受けた制御信号Ｓｒ１１が基準電源電圧ＶＧＮＤを有する場合にオフ状態となる。一方、この制御信号Ｓｒ１１が正極電源電圧ＶＤＤＨを有する場合には、スイッチ１３はオン状態となり、ノードＮｓ１１に基準電源電圧ＶＧＮＤを印加する。尚、スイッチ１３については、以後、ＮＭＯＳトランジスタスイッチ１３とも称する。

出力選択スイッチ１１は、ゲートで制御信号Ｓｔ１１を受けるＰＭＯＳトランジスタである。出力選択スイッチ１１のソース及びバックゲートはノードＮｓ１１に接続されており、ドレインが出力端子ＤＬ１に接続されている。出力選択スイッチ１１は、ノードＮｓ１１が基準電源電圧ＶＧＮＤのとき、自身のゲートで受けた制御信号Ｓｔ１１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｔ１１が正極電圧信号Ｖｐに対し所定の電圧差内の負側電圧ＶＧｎを有する場合には、出力選択スイッチ１１はオン状態となり、ノードＮｓ１１と出力端子ＤＬ１とを電気的に接続する。尚、出力選択スイッチ１１については、以後、ＰＭＯＳトランジスタスイッチ１１とも称する。

負極電圧信号供給回路２０Ａは、増幅回路２０及びスイッチ２５を含む。増幅回路２０は、例えば、自身の出力端子と反転入力端子とが互いに接続されているボルテージフォロワのオペアンプである。尚、増幅回路２０としては、入力電圧信号を利得１未満、或いは利得１以上で増幅するものであっても構わない。

増幅回路２０は、電源電圧ＶＧＮＤ及びＶＤＤＬが供給され、自身の非反転入力端子で負極性の電圧値を有する負極電圧信号Ｖｎｉを受け、負極電圧信号Ｖｎを増幅出力する。

尚、負極電圧信号Ｖｎは、
ＶＧＮＤ＞Ｖｎ＞ＶＤＤＬ
ＶＧＮＤ：基準電源電圧（例えば０Ｖ）
ＶＤＤＬ：負極電源電圧（例えば−５Ｖ）
の範囲内で電圧値が変化する負極性の信号である。
増幅回路２０は、負極電圧信号Ｖｎを自身の出力端子から出力し、これをスイッチ２５に供給する。

スイッチ２５は、例えばＣＭＯＳスイッチにて構成されており、制御信号Ｓｚ２１に応じてオン状態又はオフ状態に設定される。スイッチ２５は、オン状態に設定されている場合に、増幅回路２０から出力された負極電圧信号ＶｎをノードＮｓ２１を介して出力選択スイッチ２１に供給する。

尚、増幅回路２０としては、上記スイッチ２５の機能を含むものを採用してもよい。

スイッチ２３は、ゲートで制御信号Ｓｒ２１を受けるＰＭＯＳトランジスタである。スイッチ２３のドレインはノードＮｓ２１に接続されており、ソース及びバックゲートには基準電源電圧ＶＧＮＤが印加されている。スイッチ２３は、自身のゲートで受けた制御信号Ｓｒ２１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｒ２１が負極電源電圧ＶＤＤＬを有する場合には、スイッチ２３はオン状態となり、ノードＮｓ２１に基準電源電圧ＶＧＮＤを印加する。尚、スイッチ２３については、以後、ＰＭＯＳトランジスタスイッチ２３とも称する。

出力選択スイッチ２１は、ゲートで制御信号Ｓｔ２１を受けるＮＭＯＳトランジスタである。出力選択スイッチ２１のソース及びバックゲートはノードＮｓ２１に接続されており、ドレインが出力端子ＤＬ１に接続されている。尚、出力選択スイッチ２１については、以後、ＮＭＯＳトランジスタスイッチ２１とも称する。出力選択スイッチ２１は、ノードＮｓ２１が基準電源電圧ＶＧＮＤのとき、自身のゲートで受けた制御信号Ｓｔ２１が基準電源電圧ＶＧＮＤを有する場合にオフ状態となる。一方、この制御信号Ｓｔ２１が負極電圧信号Ｖｎに対し所定の電圧差内の正側電圧ＶＧｐを有する場合には、出力選択スイッチ２１はオン状態となり、ノードＮｓ２１と出力端子ＤＬ１とを電気的に接続する。

制御部３５は、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎのうちの一方を択一的に出力させる制御信号として、上記した制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１を生成する。なおスイッチ１５、２５がそれぞれＣＭＯＳスイッチで構成される場合は、Ｓｚ１１、Ｓｚ２１のそれぞれの相補信号も制御部３５で生成される。本発明の各実施例を説明するタイミングチャート図面では、便宜上、ＣＭＯＳスイッチの制御信号はＣＭＯＳスイッチを構成するＮＭＯＳトランジスタのゲートに供給される制御信号を示す。

図２は、制御信号３５が生成する制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１の一例を示すタイムチャートである。

尚、図２では、出力回路１００が正極電圧信号Ｖｐ及び負極電圧信号Ｖｎを周期的に交互に切り替えて出力する、いわゆる極性反転駆動を行う場合に制御部３５が生成する制御信号の一例を表す。また、図２では、正極電圧信号Ｖｐを出力する正極駆動期間、及び負極電圧信号Ｖｎを出力する負極駆動期間の各々において、各スイッチに対するオンオフ制御と、ノードＮｓ１１の電圧Ｖ１１、ノードＮｓ２１の電圧Ｖ２１、出力端子ＤＬ１の電圧の変化と、を表す。尚、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎは、それぞれの極性に対応した電圧範囲内で、単一又は複数のステップ信号や、サイン波などの可変信号であってもよい。

図２に示すように、正極駆動期間は少なくとも期間Ｔ１及びＴ２の２つの期間に区分けされ、負極駆動期間についても少なくとも期間Ｔ３及びＴ４の２つの期間に区分けされる。

以下に、図２に示す制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１に応じた出力回路１００の詳細な動作について、図２並びに図３〜図６を参照しつつ説明する。尚、図３〜図６は、期間Ｔ１〜期間Ｔ４各々での出力回路１００内の状態を等価的に表す等価回路図である。この際、期間Ｔ１の直前（初期状態）は、負極電圧信号供給回路２０Ａにて生成された負極電圧信号Ｖｎが出力選択スイッチ２１を介して出力端子ＤＬ１に供給された状態、つまり、負極駆動期間の期間Ｔ４での動作状態にある。また、図３〜図６において、信号供給が遮断されているＨｉＺ状態の経路を点線で示す。

図２において、まず期間Ｔ１では、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５は共にオフ状態となり、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、スイッチ１３のゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１が供給されるので、スイッチ１３はオン状態となり、ノードＮｓ１１の電圧Ｖ１１は基準電源電圧ＶＧＮＤとなる。また、スイッチ２３のゲートには負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１が供給されるので、スイッチ２３はオン状態となり、図２に示すようにノードＮｓ２１の電圧Ｖ２１は前の負極駆動期間の負極電圧信号Ｖｎから基準電源電圧ＶＧＮＤへ引き上げられる。また、出力選択スイッチ１１のゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１が供給されるので、図３に示すように出力選択スイッチ１１はオフ状態となる。また、出力選択スイッチ２１のゲートには電圧ＶＧｐを有する制御信号Ｓｔ２１が供給されるので、図３に示すように出力選択スイッチ２１はオン状態となる。

よって、期間Ｔ１では、図３に示すように、ノードＮｓ２１の電圧Ｖ２１である基準電源電圧ＶＧＮＤが、出力選択スイッチ２１を介して出力端子ＤＬ１に印加される。

このとき、図２に示すように、負極電圧信号Ｖｎであった出力端子ＤＬ１の電圧は、出力選択スイッチ２１を経由して基準電源電圧ＶＧＮＤへ引き上げられる。

尚、期間Ｔ１を通して、スイッチ１３の各端子（ゲート、ドレイン、ソース、バックゲート）は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１及びスイッチ２３の各端子は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１の各端子のうちのドレイン、ソース、バックゲートは、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１のゲートは、ノードＮｓ２１に供給される基準電源電圧ＶＧＮＤに対し出力選択スイッチ２１がオン状態となる所定の電圧差（耐圧）内の正側電圧ＶＧｐが印加される。したがって、出力選択スイッチ１１、２１及びスイッチ１３、２３は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ２では、スイッチ１３のゲートに基準電源電圧ＶＧＮＤを有する制御信号Ｓｒ１１が供給されるので、スイッチ１３はオフ状態となる。また、スイッチ２３のゲートに負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１が継続供給されるので、スイッチ２３はオン状態を維持し、ノードＮｓ２１の電圧Ｖ２１は基準電源電圧ＶＧＮＤとなる。また、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５のうちのスイッチ１５のみがオン状態に切り替わる。これにより、正極電圧信号供給回路１０Ａが生成した正極電圧信号ＶｐがノードＮｓ１１に供給される。また、出力選択スイッチ１１のゲートには電圧ＶＧｎを有する制御信号Ｓｔ１１が供給されるので、出力選択スイッチ１１はオン状態となる。また、出力選択スイッチ２１のゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１が供給されるので、出力選択スイッチ２１はオフ状態に切り替わる。

よって、期間Ｔ２では、図４に示すように、正極電圧信号供給回路１０Ａで生成された正極電圧信号ＶｐがノードＮｓ１１及び出力選択スイッチ１１を介して出力端子ＤＬ１に印加される。

このとき、図４に示すように、出力選択スイッチ２１はオフ状態にあり、出力端子ＤＬ１との電気的接続が遮断された状態にある。よって、図２に示すように、ノードＮｓ１１の電圧Ｖ１１及び出力端子ＤＬ１の電圧は、基準電源電圧ＶＧＮＤの状態から正極電圧信号Ｖｐに引き上げられる。一方、ノードＮｓ２１の電圧Ｖ２１は図２に示すように、基準電源電圧ＶＧＮＤの状態を維持する。

尚、期間Ｔ２を通して、スイッチ１３及び出力選択スイッチ２１の各端子（ゲート、ドレイン、ソース、バックゲート）は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。スイッチ２３の各端子は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ１１の各端子のうちのドレイン、ソース、バックゲートは、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１のゲートは、正極電圧信号Ｖｐに対し出力選択スイッチ１１がオン状態となる所定の電圧差（耐圧）内の負側電圧ＶＧｎが印加される。したがって、出力選択スイッチ１１、２１及びスイッチ１３、２３は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ３では、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５は共にオフ状態となり、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、スイッチ１３のゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１が供給されるので、スイッチ１３はオン状態となり、図２に示すようにノードＮｓ１１の電圧Ｖ１１は正極電圧信号Ｖｐから基準電源電圧ＶＧＮＤへ引き下げられる。また、スイッチ２３のゲートには負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１が引き続き供給されるのでオン状態を維持し、ノードＮｓ２１の電圧Ｖ２１は引き続き基準電源電圧ＶＧＮＤとなる。また、出力選択スイッチ１１のゲートには電圧ＶＧｎを有する制御信号Ｓｔ１１が引き続き供給されるので、図５に示すように出力選択スイッチ１１はオン状態を維持する。また、出力選択スイッチ２１のゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１が引き続き供給されるので、図５に示すように出力選択スイッチ２１はオフ状態を維持する。

よって、期間Ｔ３では、図５に示すように、ノードＮｓ１１の電圧Ｖ１１である基準電源電圧ＶＧＮＤが、出力選択スイッチ１１を介して出力端子ＤＬ１に印加される。

このとき、図２に示すように、正極電圧信号Ｖｐであった出力端子ＤＬ１の電圧は、出力選択スイッチ１１を経由して基準電源電圧ＶＧＮＤへ引き下げられる。

尚、期間Ｔ３を通して、スイッチ１３がオフからオンに状態が変化したが、各スイッチの制御電圧範囲に変化はない。したがって、期間Ｔ２と同様に、出力選択スイッチ１１、２１及びスイッチ１３、２３は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ４では、スイッチ１３のゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１が継続供給されるので、スイッチ１３はオン状態となり、ノードＮｓ１１の電圧Ｖ１１は引き続き基準電源電圧ＶＧＮＤとなる。また、スイッチ２３のゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｒ２１が供給されるので、スイッチ２３はオフ状態となる。また、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５のうちのスイッチ２５のみがオン状態に切り替わる。これにより、負極電圧信号供給回路２０Ａで生成された負極電圧信号ＶｎがノードＮｓ２１に供給される。また、出力選択スイッチ１１のゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１が供給されるので、出力選択スイッチ１１はオフ状態となる。また、出力選択スイッチ２１のゲートには電圧ＶＧｐを有する制御信号Ｓｔ２１が供給されるので、出力選択スイッチ２１はオン状態に切り替わる。

よって、期間Ｔ４では、図６に示すように、負極電圧信号供給回路２０Ａで生成された負極電圧信号ＶｎがノードＮｓ２１及び出力選択スイッチ２１を介して出力端子ＤＬ１に印加される。

このとき、図６に示すように、出力選択スイッチ１１はオフ状態にあり、出力端子ＤＬ１との電気的接続が遮断された状態にある。よって、図２に示すように、ノードＮｓ２１の電圧Ｖ２１及び出力端子ＤＬ１の電圧は、基準電源電圧ＶＧＮＤの状態から負極電圧信号Ｖｎに引き下げられる。一方、ノードＮｓ１１の電圧Ｖ１１は図２に示すように、基準電源電圧ＶＧＮＤの状態を維持する。

尚、期間Ｔ４を通して、スイッチ２３及び出力選択スイッチ１１の各端子（ゲート、ドレイン、ソース、バックゲート）は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。スイッチ１３の各端子は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ２１の各端子のうちのドレイン、ソース、バックゲートは、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１のゲートは、負極電圧信号Ｖｎに対し出力選択スイッチ２１がオン状態となる所定の電圧差（耐圧）内の正側電圧ＶＧｐが印加される。したがって、出力選択スイッチ１１、２１及びスイッチ１３、２３は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

以下に、図２〜図６に示される駆動制御の特徴について説明する。

当該図２〜図６に示す駆動制御御では、負極性電圧信号Ｖｎの供給期間（Ｔ４）から正極電圧信号Ｖｐの供給期間（Ｔ２）へ切り替えるとき、切替期間（Ｔ１）を設ける。切替期間（Ｔ１）で、ノードＮｓ１１、Ｎｓ２１を基準電源電圧ＶＧＮＤに駆動し、出力選択スイッチ２１をオン状態に設定する。負極電圧信号Ｖｎとなっている出力端子ＤＬ１を、ノードＮｓ２１からの基準電源電圧ＶＧＮＤに駆動した後、正極電圧信号Ｖｐの供給期間（Ｔ２）へ切り替える。また、出力選択スイッチ１１をオン状態に制御するゲート電圧を電圧ＶＧｎ、出力選択スイッチ２１をオン状態に制御するゲート電圧を電圧ＶＧｐにそれぞれ設定する。これにより、出力選択スイッチ１１、２１及びスイッチ１３、２３が、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

同様に、正極性電圧信号Ｖｐの供給期間（Ｔ２）から負極電圧信号Ｖｎの供給期間（Ｔ４）へ切り替えるとき、切替期間（Ｔ３）を設ける。切替期間（Ｔ３）で、ノードＮｓ１１、Ｎｓ２１を基準電源電圧ＶＧＮＤに駆動し、出力選択スイッチ１１をオン状態に設定する。正極電圧信号Ｖｐとなっている出力端子ＤＬ１を、ノードＮｓ１１からの基準電源電圧ＶＧＮＤに駆動した後、負極電圧信号Ｖｐの供給期間（Ｔ４）へ切り替える。また、出力選択スイッチ１１、２１をオン状態に制御するゲート電圧を電圧ＶＧｎ、ＶＧｐにそれぞれ設定する。これにより、出力選択スイッチ１１、２１及びスイッチ１３、２３が、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

なお、正極電圧信号供給回路１０を基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差で動作させ、負極電圧信号供給回路２０を基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差で動作させることで、出力回路１００を基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内で制御させることができる。したがって、出力回路１００は出力端子ＤＬ１の出力電圧範囲（ＶＤＤＬ＜ＤＬ１電圧＜ＶＤＤＨ）に対して、電圧差が例えば約２分の１の低耐圧の素子で構成することができる。低耐圧の素子（トランジスタ）は、例えばスケーリング則に従って素子サイズを縮小できるので、低耐圧素子で構成した出力回路１００は、回路面積を大幅に縮小可能である。

ここで、比較として、例えば切替期間（Ｔ１）で、スイッチ１３及び２３を共にオン状態に設定し、ノードＮｓ１１とノードＮｓ２１を共に基準電源電圧ＶＧＮＤにショートし、出力選択スイッチ１１、２１も共にオンとする場合を考える。

このとき、前の負極駆動期間に出力端子ＤＬ１は負極電圧信号Ｖｎであるため、切替期間（Ｔ１）開始直後のノードＮｓ１１の電圧は、一時的に、基準電源電圧ＶＧＮＤと負極電圧信号Ｖｎ（例えばＶＤＤＬ近傍）を出力選択スイッチ１１とスイッチ１３のそれぞれのオン抵抗で分圧した電圧、すなわち基準電源電圧ＶＧＮＤより低電圧になり、徐々に基準電源電圧ＶＧＮＤに戻る。よって、この際スイッチ１３は、正極電源電圧ＶＤＤＨが供給されるゲートと、ノードＮｓ１１であるソースとの電圧差が、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差（耐圧）を超過する。

また、切替期間（Ｔ１）で、スイッチ１３及び２３を共にオン状態に設定し、ノードＮｓ１１とノードＮｓ２１を共に基準電源電圧ＶＧＮＤにショートし、出力選択スイッチ１１、２１も共にオフとする場合を考える。

このとき、前の負極駆動期間に出力端子ＤＬ１は負極電圧信号Ｖｎであったため、切替期間（Ｔ１）も出力端子ＤＬ１は負極電圧信号Ｖｎが保持される。正極電圧信号Ｖｐの供給期間（Ｔ２）の開始直後に、出力選択スイッチ１１がオンとされると、ノードＮｓ１１の電圧は、一時的に、正極電圧信号供給回路１０から出力されると正極性電圧信号Ｖｐ（例えばＶＧＮＤ近傍）と出力端子ＤＬ１の負極電圧信号Ｖｎ（例えばＶＤＤＬ近傍）を正極電圧信号供給回路１０の出力抵抗と出力選択スイッチ１１のそれぞれのオン抵抗で分圧した電圧、すなわち基準電源電圧ＶＧＮＤより低電圧になる場合がある。よって、正極電圧信号供給回路１０の出力素子が、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差（耐圧）を超過する可能性がある。

次に、切替期間（Ｔ３）でスイッチ１３及び２３を共にオン状態に設定し、ノードＮｓ１１とノードＮｓ２１を共に基準電源電圧ＶＧＮＤにショートし、出力選択スイッチ１１、２１も共にオンとする場合を考える。

このとき、前の正極駆動期間（Ｔ２）に出力端子ＤＬ１は正極電圧信号Ｖｐであるため、切替期間（Ｔ３）開始直後のノードＮｓ２１の電圧は、一時的に基準電源電圧ＶＧＮＤと正極電圧信号Ｖｐ（例えばＶＤＤＨ近傍）を出力選択スイッチ２１とスイッチ２３のそれぞれのオン抵抗で分圧した電圧、すなわち基準電源電圧ＶＧＮＤより高電圧になり、徐々に基準電源電圧ＶＧＮＤに戻る。よって、この際スイッチ２３は、負極電源電圧ＶＤＤＬが供給されるゲートと、ノードＮｓ２１であるソースとの電圧差が、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差（耐圧）を超過する。

また、切替期間（Ｔ３）で、スイッチ１３及び２３を共にオン状態に設定し、ノードＮｓ１１とノードＮｓ２１を共に基準電源電圧ＶＧＮＤにショートし、出力選択スイッチ１１、２１も共にオフとする場合を考える。

このとき、前の正極駆動期間（Ｔ２）に出力端子ＤＬ１は正極電圧信号Ｖｐであるたため、切替期間（Ｔ３）も出力端子ＤＬ１は正極電圧信号Ｖｐが保持される。負極電圧信号Ｖｎの供給期間（Ｔ４）の開始直後に、出力選択スイッチ２１がオンとされると、ノードＮｓ２１の電圧は、一時的に、負極電圧信号供給回路２０から出力される負極性電圧信号Ｖｎ（例えばＶＧＮＤ近傍）と出力端子ＤＬ１の正極電圧信号Ｖｐ（例えばＶＤＤＨ近傍）を負極電圧信号供給回路２０の出力抵抗と出力選択スイッチ２１のそれぞれのオン抵抗で分圧した電圧、すなわち基準電源電圧ＶＧＮＤより高電圧になる場合がある。よって、負極電圧信号供給回路２０の出力素子が、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差（耐圧）を超過する可能性がある。

これに対して、図２〜図６に示す駆動制御では、出力回路１００を基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内で制御させることができる。したがって、出力回路１００は出力端子ＤＬ１の出力電圧範囲（ＶＤＤＬ＜ＤＬ１電圧＜ＶＤＤＨ）に対して、電圧差が例えば約２分の１の低耐圧素子で構成することができ、省面積の出力回路を実現できる。

以上のように、図１に示す出力回路１００では、正極電圧信号Ｖｐを出力端子ＤＬ１に供給する出力選択スイッチ１１を、自身のソース及びバックゲートが互いに接続されているＰＭＯＳトランジスタで構成する。また、負極電圧信号Ｖｎを当該出力端子ＤＬ１に供給する出力選択スイッチ１２を、自身のソース及びバックゲートが互いに接続されているＮＭＯＳトランジスタで構成する。

ここで、出力選択スイッチ１１（ＰＭＯＳトランジスタ）については、正極電圧信号Ｖｐを出力させる場合には、ゲートに正極電圧信号Ｖｐに対し耐圧内の負側電圧ＶＧｎを供給することでオン状態に設定する。また、正極電圧信号Ｖｐを出力しない期間中は、ゲートに基準電源電圧ＶＧＮＤを供給することで出力選択スイッチ１１を確実にオフ状態に設定するために、当該出力選択スイッチ１１のソース及びバックゲートに基準電源電圧ＶＧＮＤを印加する。

また、出力選択スイッチ２１（ＮＯＳトランジスタ）については、負極電圧信号Ｖｎを出力させる場合には、ゲートに負極電圧信号Ｖｎに対し耐圧内の正側電圧ＶＧｐを供給することでオン状態に設定する。また、負極電圧信号Ｖｎを出力しない期間中は、ゲートに基準電源電圧ＶＧＮＤを供給することで出力選択スイッチ２１を確実にオフ状態に設定するために、当該出力選択スイッチ２１のソース及びバックゲートに基準電源電圧ＶＧＮＤを印加する。

要するに、出力回路１００を、以下のような正極電圧信号供給回路、負極電圧信号供給回路、第１〜第４のスイッチで構成することで、各スイッチ素子をＭＯＳトランジスタ、特に低耐圧のＭＯＳトランジスタで構成できるようにし、且つ広い電圧範囲の電圧信号を出力可能としたのである。つまり、正極電圧信号供給回路（１０Ａ）は、基準電源電圧（ＶＧＮＤ）よりも高電圧の正極電圧信号（Ｖｐ）を第１のノード（Ｎｓ１１）に供給、又は正極電圧信号の第１のノードへの供給を遮断する。負極電圧信号供給回路（２０Ａ）は、基準電源電圧（ＶＧＮＤ）よりも低電圧の負極電圧信号（Ｖｎ）を第２のノード（Ｎｓ２１）に供給、又は負極電圧信号の第２のノードへの供給を遮断する。第１のスイッチ（１１）は、オン状態時に第１の出力端子（ＤＬ１）と上記第１のノードとを接続し、オフ状態時には第１の出力端子と第１のノードとの接続を遮断する。第２のスイッチ（２１）は、オン状態時に第１の出力端子（ＤＬ１）と上記第２のノードとを接続し、オフ状態時には第１の出力端子と第２のノードとの接続を遮断する。第３のスイッチ（１３）は、オン状態時に第１のノードに基準電源電圧を印加し、オフ状態時には第１のノードへの基準電源電圧の印加を停止する。第４のスイッチ（２３）は、オン状態時に第２のノードに基準電源電圧を印加し、オフ状態時には第２のノードへの基準電源電圧の印加を停止する。尚、第１のスイッチは、ソース及びバックゲートが第１のノードに接続され、ドレインが第１の出力端子に接続されたＰチャネル型トランジスタで構成され。第２のスイッチは、ソース及びバックゲートが第２のノードに接続され、ドレインが第１の出力端子に接続されたＮチャネル型トランジスタで構成されている。

したがって、出力回路１００によれば、正極電圧信号及び負極電圧信号を切り替えて出力端子から出力する出力回路として、低耐圧のＭＯＳトランジスタを用いて省面積化及び低価格化を図るとことが可能となる。

図７は、本発明に係る出力回路の第２の実施例としての出力回路２００の構成を示す回路図である。

当該出力回路２００は、出力回路１００が１系統の負荷に対して正極電圧信号又は負極電圧信号を交互に出力するのに対して、２系統の負荷の一方に正極電圧信号、他方に負極電圧信号を出力し、且つ両者の極性を交互に切り替える極性反転駆動を行うものである。

尚、図７に示す出力回路２００では、図１に示す正極電圧信号供給回路１０Ａに代えて正極電圧信号供給回路１０Ｂを採用し、負極電圧信号供給回路２０Ａに代えて負極電圧信号供給回路２０Ｂを採用し、制御部３５に代えて制御部３５Ａを採用している。更に、図７に示す出力回路２００では、出力端子ＤＬ２、スイッチ１４及び２４、出力選択スイッチ１２及び２２を新たに設けたものであり、それ以外の他の構成は、図１に示すものと同一である。

図７において、正極電圧信号供給回路１０Ｂは、正極電圧信号Ｖｐ（ＶＧＮＤ＜Ｖｐ＜ＶＤＤＨ）の２系統のノードＮｓ１１又はＮｓ１２への供給、遮断を制御する。負極電圧信号供給回路２０Ｂは、負極電圧信号Ｖｎ（ＶＧＮＤ＞Ｖｎ＞ＶＤＤＬ）の２系統のノードＮｓ２１又はＮｓ２２への供給、遮断を制御する。

出力選択スイッチ１２は、ソース及びバックゲートがノードＮｓ１２に接続され、ドレインが出力端子ＤＬ２に接続されたＰＭＯＳトランジスタで構成される。出力選択スイッチ２２は、ソース及びバックゲートがノードＮｓ２２に接続され、ドレインが出力端子ＤＬ２に接続されたＮＭＯＳトランジスタで構成される。

スイッチ１４は、ノードＮｓ１２と基準電源電圧ＶＧＮＤに接続されたＮＭＯＳトランジスタで構成される。スイッチ２４は、ノードＮｓ２２と基準電源電圧ＶＧＮＤに接続されたＰＭＯＳトランジスタで構成される。

図７に示す正極電圧信号供給回路１０Ｂは、図１に示す正極電圧信号供給回路１０Ａに、ノードＮｓ１２への正極電圧信号Ｖｐの供給、遮断を制御するスイッチ１６を追加したものである。スイッチ１６も広い電圧範囲の正極電圧信号Ｖｐを通すため、例えばＣＭＯＳスイッチで構成される。尚、正極電圧信号供給回路１０Ｂに含まれる増幅回路１０としては、これらスイッチ１５、１６の機能を含む構成としてもよい。

負極電圧信号供給回路２０Ｂは、図１に示す負極電圧信号供給回路２０Ａに、ノードＮｓ２２への負極電圧信号Ｖｎの供給、遮断を制御するスイッチ２６を追加したものである。スイッチ２６も広い電圧範囲の負極電圧信号Ｖｎを通すため、例えばＣＭＯＳスイッチで構成される。尚、負極電圧信号供給回路２０Ｂに含まれる増幅回路２０としては、これらスイッチ２５、２６の機能を含む構成としてもよい。

出力選択スイッチ１２及び２２は、夫々のゲートで受けた制御信号Ｓｔ１２及びＳｔ２２によってオンオフ制御される。また、スイッチ１４及び２４は、夫々のゲートで受けた制御信号Ｓｒ１２及びＳｒ２２によりオンオフ制御される。スイッチ１６、２６は、制御信号Ｓｚ１２、Ｓｚ２２によりオン、オフ制御される。尚、図７において、ノードＮｓ１２及びＮｓ２２の電圧をそれぞれ電圧Ｖ１２、電圧Ｖ２２とする。

図７に示す出力回路２００では、出力端子ＤＬ１へ正極電圧信号Ｖｐを出力するとき、出力端子ＤＬ１への出力を制御する出力選択スイッチ１１、２１及びスイッチ１３、１５、２３、２５の各々は図２の正極駆動期間（Ｔ１、Ｔ２）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御する出力選択スイッチ１２、２２及びスイッチ１４、１６、２４、２６の各々は、出力選択スイッチ１１、２１及びスイッチ１３、１５、２３、２５の負極駆動期間（Ｔ３、Ｔ４）と同様の制御が行われ、出力端子ＤＬ２へ負極電圧信号Ｖｎを出力する。また、出力端子ＤＬ１へ負極電圧信号Ｖｎを出力するとき、出力端子ＤＬ１への出力を制御する出力選択スイッチ１１、２１及びスイッチ１３、１５、２３、２５の各々は図２の負極駆動期間（Ｔ３、Ｔ４）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御する出力選択スイッチ１２、２２及びスイッチ１４、１６、２４、２６の各々は、出力選択スイッチ１１、２１及びスイッチ１３、１５、２３、２５の正極駆動期間（Ｔ１、Ｔ２）と同様の制御が行われ、出力端子ＤＬ２へ正極電圧信号Ｖｐを出力する。

制御部３５Ａは、図１に示す制御部３５と同様に、図２に示すタイミングで上記した制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１を生成する。更に、制御部３５Ａは、前述した信号形態の制御信号Ｓｒ１２、Ｓｒ２２、Ｓｔ１２、Ｓｔ２２、Ｓｚ１２、Ｓｚ２２を生成する。なおスイッチ１５、１６、２５、２６がそれぞれＣＭＯＳスイッチで構成される場合は、Ｓｚ１１、Ｓｚ１２、Ｓｚ２１、Ｓｚ２２のそれぞれの相補信号も制御部３５Ａで生成される。

ここで、出力端子ＤＬ２に接続されている回路（１２、１４、１６、２２、２４、２６）は、出力端子ＤＬ１に接続されている回路（１１、１３、１５、２１、２３、２５）と同様な構成である。

すなわち、図７に示す出力回路２００においても、出力回路１００と同様に、図２〜図６に示す駆動制御が行われる。ただし、出力端子ＤＬ２に対する駆動制御については、図２〜図６に示す駆動制御において、正極電圧信号Ｖｐの供給期間と負極電圧信号Ｖｎの供給期間が入れ替わったものとなる。すなわち、出力端子ＤＬ１へ正極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給され、出力端子ＤＬ１へ負極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給される。

更に、図７に示す出力回路２００においても、出力回路１００と同様に、各スイッチ素子を低耐圧のＭＯＳトランジスタで構成することができる。また、出力選択スイッチ１２及び２２は、出力選択スイッチ１１、２１と同様な形態で制御されることで、広い電圧範囲の信号を出力することができる。したがって出力回路の省面積化及び低価格化を図ることが可能となる。

図８は、本発明に係る出力回路の第３の実施例としての出力回路１００Ａの構成を示す回路図である。図８においては、制御部３５内で制御信号Ｓｔ１１を生成する回路として電圧制御回路３０を採用し、制御信号Ｓｔ２１を生成する回路として電圧制御回路４０を採用したものであり、その他の構成は図１と同様である。

電圧制御回路３０は、スイッチ３１及び３２を含む。スイッチ３１は、オン状態時に基準電源電圧ＶＧＮＤをノードＮｇ１１に印加し、出力選択スイッチ１１をオフに制御する。スイッチ３２は、オン状態時に正極電圧信号供給回路１０Ａから出力される正極電圧信号Ｖｐに対し耐圧内の負側電圧ＶＧｎをノードＮｇ１１に印加し、出力選択スイッチ１１をオンに制御する。スイッチ３１及び３２は、相補的に夫々がオン状態及びオフ状態に設定される。

ここで、スイッチ３１及び３２のうちの一方から印加されたノードＮｇ１１の電圧（ＶＧＮＤ又はＶＧｎ）が、制御信号Ｓｔ１１として出力選択スイッチ１１のゲートに供給される。尚、電圧ＶＧｎは、正極電圧信号Ｖｐに対応して複数の電圧値を有する。例えば、電圧ＶＧｎは、基準電源電圧ＶＧＮＤから出力選択スイッチ（ＰＭＯＳトランジスタ）１１の閾値電圧の絶対値を差し引いた電圧より低電圧で、負極電源電圧（ＶＤＤＬ）及び基準電源電圧ＶＧＮＤ間の中間の電圧（ＶＤＤＬ＋ＶＧＮＤ）／２以上の電圧値ＶＧｎ１と、基準電源電圧ＶＧＮＤ以上の電圧値ＶＧｎ２の２値でもよい。

電圧制御回路４０は、スイッチ４１及び４２を含む。スイッチ４１は、オン状態時に基準電源電圧ＶＧＮＤをノードＮｇ２１に印加し、出力選択スイッチ２１をオフに制御する。スイッチ４２は、オン状態時に、負極電圧信号供給回路２０Ａから出力される負極電圧信号Ｖｎに対し耐圧内の正側電圧ＶＧｐをノードＮｇ２１に印加し、出力選択スイッチ２１をオンに制御する。スイッチ４１及び４２は、相補的に夫々がオン状態及びオフ状態に設定される。

ここで、スイッチ４１及び４２のうちの一方から印加されたノードＮｇ２１の電圧（ＶＧＮＤ又はＶＧｐ）が、制御信号Ｓｔ２１として出力選択スイッチ１２のゲートに供給される。尚、電圧ＶＧｐは、負極電圧信号Ｖｎに対応して複数の電圧値を有する。例えば、電圧ＶＧｐは、基準電源電圧ＶＧＮＤに出力選択スイッチ（ＮＭＯＳトランジスタ）２１の閾値電圧を加えた電圧より高電圧で、正極電源電圧ＶＤＤと基準電源電圧ＶＧＮＤ間の中間電圧（ＶＤＤＨ＋ＶＧＮＤ）／２以下の電圧値ＶＧｐ１と、基準電源電圧ＶＧＮＤ以下の電圧値ＶＧｐ２の２値でもよい。

以下に、電圧制御回路３０及び４０の実際の動作について説明する。

先ず、正極電圧信号供給回路１０ＡからノードＮｓ１１へ供給される正極電圧信号Ｖｐ１を、出力選択スイッチ（ＰＭＯＳトランジスタスイッチ）１１を介して出力端子ＤＬ１へ出力する場合の動作について説明する。このときスイッチ３２がオンとされ、出力選択スイッチ１１のゲートに電圧ＶＧｎが供給される。

またこの際、正極電圧信号Ｖｐが正極電源電圧ＶＤＤＨと基準電源電圧との中間電圧付近以上の電圧信号の場合には、ＰＭＯＳトランジスタスイッチ１１のゲートに供給される電圧ＶＧｎはＶＧｎ２（例えば基準電源電圧ＶＧＮＤ）とされる。

一方、正極電圧信号Ｖｐが正極電源電圧ＶＤＤＨと基準電源電圧ＶＧＮＤとの中間電圧付近未満の電圧信号の場合、ＰＭＯＳトランジスタスイッチ１１のゲートに供給される電圧ＶＧｎはＶＧｎ１（例えば（ＶＤＤＬ＋ＶＧＮＤ）／２以上であり且つＶＧＮＤ未満の電圧）とされる。

これにより、出力選択スイッチ（ＰＭＯＳトランジスタスイッチ）１１は、ＶＧＮＤ〜ＶＤＤ間の広い電圧範囲の正極電圧信号を通すことが可能となり、且つ、出力選択スイッチ１１のゲート・ソース間電圧が耐圧内に制御される。

ここで、正極電圧信号Ｖｐに対応した電圧ＶＧｎの電圧値（ＶＧｎ１、ＶＧｎ２）の選択は、例えば正極電圧信号Ｖｐの電圧レベルに対応したｋ（ｋは２以上の整数）ビットのデジタル信号のうちの上位側の所定のビットＤｍｐで制御してもよい。

尚、正極電圧信号Ｖｐを出力端子ＤＬ１へ出力する場合、出力選択スイッチ（ＮＭＯＳトランジスタスイッチ）２１はオフ状態に設定する。このとき、ノードＮｓ２１は、スイッチ２３により基準電源電圧ＶＧＮＤが供給され、電圧制御回路４０のスイッチ４１がオン状態となり、ＮＭＯＳトランジスタスイッチ２１のゲートにも基準電源電圧ＶＧＮＤが供給される。よって、ＮＭＯＳトランジスタスイッチ２１のゲート及びソースが共に基準電源電圧ＶＧＮＤとなり、ＮＭＯＳトランジスタスイッチ２１はオフ状態になる。

次に、負極電圧信号供給回路２０ＡからノードＮｓ２１へ供給される負極電圧信号Ｖｎを、出力選択スイッチ（ＮＭＯＳトランジスタスイッチ）２１を介して出力端子ＤＬ１へ出力する場合の動作について述べる。このときスイッチ４２がオンとされ、出力選択スイッチ２１のゲートに電圧ＶＧｐが供給される。

またこの際、負極電圧信号Ｖｎが負極電源電圧ＶＤＤＬと基準電源電圧ＶＧＮＤとの中間電圧付近未満の電圧信号の場合、ＮＭＯＳトランジスタスイッチ２１のゲートに供給される電圧ＶＧｐはＶＧｐ２（例えば基準電源電圧ＶＧＮＤ）とされる。

一方、負極電圧信号Ｖｎが負極電源電圧ＶＤＤＬと基準電源電圧ＶＧＮＤとの中間電圧付近以上の電圧信号の場合、ＮＭＯＳトランジスタスイッチ２１のゲートに供給される電圧ＶＧｐはＶＧｐ１（例えば（ＶＤＤＨ＋ＶＧＮＤ）／２以下、ＶＧＮＤ超の電圧）とされる。

これにより、出力選択スイッチ（ＮＭＯＳトランジスタスイッチ）２１は、ＶＧＮＤ〜ＶＤＤＬ間の広い電圧範囲の負極電圧信号を通すことが可能となり、且つ、出力選択スイッチ２１のゲート・ソース間電圧が耐圧内に制御される。

ここで、負極電圧信号Ｖｎに対応した電圧ＶＧｐの電圧値（ＶＧｐ１、ＶＧｐ２）の選択は、例えば負極電圧信号Ｖｎの電圧レベルに対応したｋ（ｋは２以上の整数）ビットのデジタル信号のうちの上位側の所定のビットＤｍｎで制御してもよい。

尚、負極電圧信号Ｖｎを出力端子ＤＬ１へ出力する場合、出力選択スイッチ（ＰＭＯＳトランジスタ）１１はオフ状態に設定する。このとき、ノードＮｓ１１は、スイッチ１３により基準電源電圧ＶＧＮＤが供給され、電圧制御回路３０のスイッチ３１がオン状態となり、ＰＭＯＳトランジスタ１１のゲートにも基準電源電圧ＶＧＮＤが供給される。よって、ＰＭＯＳトランジスタ１１のゲート、ソースが共に基準電源電圧ＶＧＮＤとなり、ＰＭＯＳトランジスタ１１はオフ状態となる。

かかる構成によれば、電圧制御回路３０は、負側電圧ＶＧｎ〜基準電源電圧ＶＧＮＤ間の電圧範囲で動作し、電圧制御回路４０は、基準電源電圧ＶＧＮＤ〜正側電圧ＶＧｐ間の電圧範囲で動作する。よって、電圧制御回路３０及び４０を共に低耐圧素子で構成することが可能となる。

また、上記した電圧制御回路３０を図７に示す出力回路２００の出力選択スイッチ１１及び１２各々のゲートに設け、電圧制御回路４０を出力選択スイッチ２１及び２２各々のゲートに設けることで、図７に示す構成でも、広い電圧範囲の電圧信号を出力可能となる。

図８の出力回路１００Ａの制御部３５、及び当該制御部３５に含まれる電圧制御回路３０及び４０が生成する制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１の一例を示すタイムチャートは図２と同様である。以下、図２を参照して電圧制御回路３０、４０の動作を概略説明する。

図２において、先ず、期間Ｔ１では、電圧制御回路３０が基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１を出力選択スイッチ（ＰＭＯＳトランジスタ）１１のゲートに供給する。更に、当該期間Ｔ１では、電圧制御回路４０が期間Ｔ１の前の負極駆動期間に供給した電圧ＶＧｐを有する制御信号Ｓｔ２１を出力選択スイッチ（ＮＭＯＳトランジスタ）２１のゲートに継続供給する。これにより、出力選択スイッチ１１及び２１をそれぞれオフ、オン状態に設定する。

期間Ｔ２では、電圧制御回路３０が、正極電圧信号Ｖｐの電圧レベルに対応したｋビットのデジタル信号のうちの上位側の所定のビットＤｍｐに基づき選択した電圧ＶＧｎの電圧値を有する制御信号Ｓｔ１１を、出力選択スイッチ（ＰＭＯＳトランジスタ）１１のゲートに供給する。更に、当該期間Ｔ２では、電圧制御回路４０が基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１を出力選択スイッチ（ＮＭＯＳトランジスタ）２１のゲートに供給する。これにより、出力選択スイッチ１１及び２１をそれぞれオン、オフ状態に設定する。

期間Ｔ３では、電圧制御回路３０が期間Ｔ２に供給した電圧ＶＧｎを有する制御信号Ｓｔ１１を出力選択スイッチ（ＰＭＯＳトランジスタ）１１のゲートに継続供給する。更に、当該期間Ｔ３では、電圧制御回路４０が基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１を出力選択スイッチ（ＮＭＯＳトランジスタ）２１のゲートに供給する。これにより、出力選択スイッチ１１及び２１をそれぞれオン、オフ状態に設定する。

そして、期間Ｔ４では、電圧制御回路３０が基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１を出力選択スイッチ（ＰＭＯＳトランジスタ）１１のゲートに供給する。更に、当該期間Ｔ４では、電圧制御回路４０が、負極電圧信号Ｖｎの電圧レベルに対応したｋビットのデジタル信号のうちの上位側の所定ビットＤｍｎに基づき、選択した電圧ＶＧｐの電圧値を有する制御信号Ｓｔ２１を、出力選択スイッチ（ＮＭＯＳトランジスタ）２１のゲートに供給する。これにより、出力選択スイッチ２１のオン状態を設定する。

尚、上記した点を除く他の制御信号の波形、並びにノードＮｓ１１の電圧Ｖ１１、ノードＮｓ２１の電圧Ｖ２１及び出力端子ＤＬ１の電圧については、図２に示すものと同一であるので、その説明は省略する。

図９は、本発明に係る出力回路の第４の実施例としての出力回路１００−１の構成を示す回路図である。尚、出力回路１００−１は、図１、図７及び図８に示す出力回路１００、２００、１００Ａと同様に、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎのうちの一方を切り替えて出力することが可能な出力回路である。出力回路１００−１は、出力選択スイッチを含む各スイッチを、半導体基板上だけでなく、バックゲートが存在しない例えばガラスやプラスチックなどの絶縁性基板上に形成した薄膜トランジスタ回路でも実現できる出力回路である。

図９に示すように、出力回路１００−１は、正極電圧信号供給回路１０Ａ、負極電圧信号供給回路２０Ａ、出力選択スイッチ１１ａ、２１ａ、スイッチ１３ａ、２３ａ、容量素子Ｃ１１、Ｃ２１、制御部３５、及び出力端子ＤＬ１を含む。

正極電圧信号供給回路１０Ａは、増幅回路１０及びスイッチ１５を含む。増幅回路１０は、例えば、自身の出力端子と反転入力端子とが互いに接続されているボルテージフォロワのオペアンプである。尚、増幅回路１０としては、入力電圧信号Ｖｐｉを利得１未満、或いは利得１以上で増幅するものであっても構わない。

増幅回路１０は、電源電圧ＶＧＮＤ及びＶＤＤＨが供給され、自身の非反転入力端子で正極性の電圧値を有する正極電圧信号Ｖｐｉを受け、正極電圧信号Ｖｐを増幅出力する。

尚、正極電圧信号Ｖｐは、
ＶＧＮＤ＜Ｖｐ＜ＶＤＤＨ
ＶＧＮＤ：基準電源電圧（例えば０Ｖ）
ＶＤＤＨ：正極電源電圧（例えば５Ｖ）
の範囲内で電圧値が変化する正極性の信号である。

増幅回路１０は、正極電圧信号Ｖｐを自身の出力端子から出力し、これをスイッチ１５に供給する。

スイッチ１５は、制御信号Ｓｚ１１に応じてオン状態又はオフ状態に設定される。スイッチ１５は、オン状態に設定されている場合に、増幅回路１０から出力された正極電圧信号ＶｐをノードＮｓ１１を介して出力選択スイッチ１１ａに供給する。

尚、増幅回路１０としては、上記スイッチ１５の機能を含むものを採用してもよい。

スイッチ１３ａは、ゲートで制御信号Ｓｒ１１を受ける例えば薄膜トランジスタ、又はＮＭＯＳトランジスタからなる。スイッチ１３ａのドレインはノードＮｓ１１に接続されており、ソースには基準電源電圧ＶＧＮＤが印加されている。スイッチ１３ａは、自身のゲートで受けた制御信号Ｓｒ１１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｒ１１が正極電源電圧ＶＤＤＨを有する場合には、スイッチ１３ａはオン状態となり、ノードＮｓ１１に基準電源電圧ＶＧＮＤを印加する。

出力選択スイッチ１１ａは、ゲートで制御信号Ｓｔ１１を受ける例えば薄膜トランジスタ、又はＰＭＯＳトランジスタからなる。出力選択スイッチ１１ａのソースはノードＮｓ１１に接続されており、ドレインが出力端子ＤＬ１に接続されている。出力選択スイッチ１１ａは、ノードＮｓ１１が基準電源電圧ＶＧＮＤのとき、自身のゲートで受けた制御信号Ｓｔ１１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｔ１１が、正極電圧信号Ｖｐに対し所定の電圧差の負側電圧ＶＧｎを有する場合には、出力選択スイッチ１１ａはオン状態となり、ノードＮｓ１１と出力端子ＤＬ１とを電気的に接続する。

出力選択スイッチ１１ａのソース及びノードＮｓ１１には容量素子Ｃ１１の一端が共通に接続されている。当該容量素子Ｃ１１の他端は出力選択スイッチ１１ａのゲートに接続されている。容量素子Ｃ１１は、出力選択スイッチ１１ａのゲート（ノードＮｇ１１）ががハイインピーダンス状態（以後、ＨｉＺと記す）のとき、自身の容量に蓄積された電荷により出力選択スイッチ１１ａのゲート・ソース間電圧を保持する。

負極電圧信号供給回路２０Ａは、増幅回路２０及びスイッチ２５を含む。増幅回路２０は、例えば、自身の出力端子と反転入力端子とが互いに接続されているボルテージフォロワのオペアンプである。尚、増幅回路２０としては、入力電圧信号Ｖｎｉを利得１未満、或いは利得１以上で増幅するものであっても構わない。

増幅回路２０は、電源電圧ＶＧＮＤ及びＶＤＤＬが供給され、自身の非反転入力端子で負極性の電圧値を有する負極電圧信号Ｖｎｉを受け、負極電圧信号Ｖｎを増幅出力する。

尚、負極電圧信号Ｖｎは、
ＶＧＮＤ＞Ｖｎ＞ＶＤＤＬ
ＶＧＮＤ：基準電源電圧（例えば０Ｖ）
ＶＤＤＬ：負極電源電圧（例えば−５Ｖ）
の範囲内で電圧値が変化する負極性の信号である。

増幅回路２０は、負極電圧信号Ｖｎを自身の出力端子から出力し、これをスイッチ２５に供給する。

スイッチ２５は、制御信号Ｓｚ２１に応じてオン状態又はオフ状態に設定される。スイッチ２５は、オン状態に設定されている場合に、増幅回路２０から出力された負極電圧信号ＶｎをノードＮｓ２１を介して出力選択スイッチ２１ａに供給する。尚、増幅回路２０としては、上記スイッチ２５の機能を含むものを採用してもよい。

スイッチ２３ａは、ゲートで制御信号Ｓｒ２１を受ける例えば薄膜トランジスタ、又はＰＭＯＳトランジスタである。スイッチ２３ａのドレインはノードＮｓ２１に接続されており、ソースには基準電源電圧ＶＧＮＤが印加されている。スイッチ２３ａは、自身のゲートで受けた制御信号Ｓｒ２１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｒ２１が負極電源電圧ＶＤＤＬを有する場合には、スイッチ２３ａはオン状態となり、ノードＮｓ２１に基準電源電圧ＶＧＮＤを印加する。

出力選択スイッチ２１ａは、ゲートで制御信号Ｓｔ２１を受ける、例えば薄膜トランジスタ又はＮＭＯＳトランジスタである。出力選択スイッチ２１ａのソースはノードＮｓ２１に接続されており、ドレインが出力端子ＤＬ１に接続されている。出力選択スイッチ２１ａは、ノードＮｓ２１が基準電源電圧ＶＧＮＤのとき、自身のゲートで受けた制御信号Ｓｔ２１が基準電源電圧ＶＧＮＤを有する場合にはオフ状態となる。一方、この制御信号Ｓｔ２１が負極電圧信号Ｖｎに対し所定の電圧差の正側電圧ＶＧｐを有する場合には、出力選択スイッチ２１ａはオン状態となり、ノードＮｓ２１と出力端子ＤＬ１とを電気的に接続する。

出力選択スイッチ２１ａのソース及びノードＮｓ２１には容量素子Ｃ２１の一端が共通に接続されている。当該容量素子Ｃ２１の他端は出力選択スイッチ２１ａのゲートに接続されている。容量素子Ｃ２１は、出力選択スイッチ２１ａのゲート（ノードＮｇ２１）ががハイインピーダンス状態（以後、ＨｉＺと記す）のとき、自身の容量に蓄積された電荷により出力選択スイッチ２１ａのゲート・ソース間電圧を保持する。

制御部３５は、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎのうちの一方を択一的に出力させる制御信号として、上記した制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１を生成する。ただし、制御信号Ｓｔ１１については、当該制御部３５に含まれる電圧制御回路１３０で生成され、制御信号Ｓｔ２１については、この制御部３５に含まれる電圧制御回路１４０で生成される。

電圧制御回路１３０は、スイッチ１３１及び１３２を含む。スイッチ１３１は、オン状態時に基準電源電圧ＶＧＮＤをノードＮｇ１１に印加し、出力選択スイッチ１１ａをオフ状態に制御する。スイッチ１３２は、オン状態時に負極電源電圧ＶＤＤＬをノードＮｇ１１に印加し、容量素子Ｃ１１に出力選択スイッチ１１ａのゲート・ソース間電圧に応じた電荷を蓄積する。スイッチ１３１及び１３２は、正極電圧信号Ｖｐを出力端子ＤＬ１に出力するときは共にオフ状態に設定される。このとき、出力選択スイッチ１１ａのゲート（ノードＮｇ１１）がＨｉＺ状態とされるが、容量素子Ｃ１１に蓄積された電荷により出力選択スイッチ１１ａのゲート・ソース間電圧が保持され、出力選択スイッチ１１ａはオン状態が保持される。

電圧制御回路１４０は、スイッチ１４１及び１４２を含む。スイッチ１４１は、オン状態時に、基準電源電圧ＶＧＮＤをノードＮｇ２１に印加し、出力選択スイッチ２１ａをオフ状態に制御する。スイッチ１４２は、オン状態時に正極電源電圧ＶＤＤＨをノードＮｇ２１に印加し、容量素子Ｃ２１に出力選択スイッチ２１ａのゲート・ソース間電圧に応じた電荷を蓄積する。スイッチ１４１及び１４２は、負極電圧信号Ｖｎを出力端子ＤＬ１に出力するときは共にオフ状態に設定される。このとき、出力選択スイッチ２１ａのゲート（ノードＮｇ１１）がＨｉＺ状態とされるが、容量素子Ｃ２１に蓄積された電荷により出力選択スイッチ２１ａのゲート・ソース間電圧が保持され、出力選択スイッチ２１ａはオン状態が保持される。。

図１０は、図９に示す制御部３５、及び当該制御部３５に含まれる電圧制御回路１３０及び１４０が生成する制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１の一例を示すタイムチャートである。

尚、図１０では、出力回路１００−１が正極電圧信号Ｖｐ及び負極電圧信号Ｖｎを周期的に交互に切り替えて出力する、いわゆる極性反転駆動を行う場合に制御部３５が生成する制御信号の一例を表す。また、図１０では、正極電圧信号Ｖｐを出力する正極駆動期間、及び負極電圧信号Ｖｎを出力する負極駆動期間の各々において、各スイッチに対するオンオフ制御と、ノードＮｓ１１の電圧Ｖ１１、ノードＮｓ２１の電圧Ｖ２１、出力端子ＤＬ１の電圧の変化も表す。尚、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎは、それぞれの極性に対応した電圧範囲内で、単一又は複数のステップ信号や、サイン波などの可変信号であってもよい。

図１０に示すように、正極駆動期間は少なくとも期間Ｔ１及びＴ２の２つの期間に区分けされ、負極駆動期間についても少なくとも期間Ｔ３及びＴ４の２つの期間に区分けされる。なお、期間Ｔ１は、制御信号Ｓｔ１１に対してのみ、期間Ｔ１Ａ及び期間Ｔ１Ｂに区分けされ、期間Ｔ３は、制御信号Ｓｔ２１に対してのみ、期間Ｔ３Ａ及び期間Ｔ３Ｂに区分けされる。

以下に、図１０に示す制御信号Ｓｒ１１、Ｓｒ２１、Ｓｔ１１、Ｓｔ２１、Ｓｚ１１、Ｓｚ２１に応じた出力回路１００−１の詳細な動作について、図１０並びに図１１〜図１４を参照しつつ説明する。尚、図１１〜図１４は、期間Ｔ１〜期間Ｔ４各々での出力回路１００内の状態を等価的に表す等価回路図である。この際、期間Ｔ１の直前（初期状態）は、負極電圧信号供給回路２０Ａにて生成された負極電圧信号Ｖｎが出力選択スイッチ２１ａを介して出力端子ＤＬ１に供給された状態、つまり、負極駆動期間の期間Ｔ４での動作状態にある。また、図１１〜図１４において、信号供給が遮断されているＨｉＺ状態の経路を点線で示す。

図１０において、まず期間Ｔ１では、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５は共にオフ状態となり、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、期間Ｔ１では、スイッチ１３ａのゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１が供給されて、スイッチ１３ａがオン状態となり、ノードＮｓ１１の電圧Ｖ１１は基準電源電圧ＶＧＮＤに駆動される。また、スイッチ２３ａのゲートには負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１が供給されて、スイッチ２３ａがオン状態となり、図１０に示すように、ノードＮｓ２１の電圧Ｖ２１は前の負極駆動期間の負極電圧信号Ｖｎから基準電源電圧ＶＧＮＤへ引き上げられる。

また、期間Ｔ１では、電圧制御回路１４０のスイッチ１４１及び１４２は共にオフ状態とされ、出力選択スイッチ２１ａのゲートには前の負極駆動期間の電圧ＶＧｐがＨｉＺ状態で引き続き保持される。なお出力選択スイッチ２１ａのゲートの電圧ＶＧｐは、出力選択スイッチ２１ａのソースの電圧との電圧差が容量素子Ｃ２１により保持されているため、ノードＮｓ２１の電圧Ｖ２１の電圧変化と連動して変化する。これにより、図１１に示すように出力選択スイッチ２１ａはオン状態が保持され、ノードＮｓ２１に駆動される基準電源電圧ＶＧＮＤが、出力選択スイッチ２１ａを介して出力端子ＤＬ１に印加される。よって、図１０に示すように、負極電圧信号Ｖｎであった出力端子ＤＬ１の電圧は、出力選択スイッチ２１ａを経由して基準電源電圧ＶＧＮＤへ引き上げられる。

また、制御信号Ｓｔ１１は期間Ｔ１を２つに区分した期間Ｔ１Ａと期間Ｔ１Ｂで制御される。期間Ｔ１の前半の期間Ｔ１Ａでは、電圧制御回路１３０のスイッチ１３１及び１３２のうちの１３１がオン状態となり、出力選択スイッチ１１ａのゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１が供給される。これにより、図１１に示すように出力選択スイッチ１１ａはオフ状態となる。

また、制御信号Ｓｔ１１の制御は、図１０に示すように、出力端子ＤＬ１の電圧が基準電源電圧ＶＧＮＤへ十分引き上げられた後、期間Ｔ１の前半Ｔ１Ａから後半の期間Ｔ１Ｂへ切り替わる。期間Ｔ１Ｂでは、電圧制御回路１３０のスイッチ１３１及び１３２のうちの１３２がオン状態となり、出力選択スイッチ１１ａのゲートには負極電源電圧ＶＤＤＬを有する制御信号Ｓｔ１１が供給される。これにより、図１１に示すように出力選択スイッチ１１ａはオン状態に切り替わる。

このとき、期間Ｔ１Ｂでは、容量素子Ｃ１１には、ノードＮｓ１１に供給された基準電源電圧ＶＧＮＤと、出力選択スイッチ１１ａのゲートに供給された負極電源電圧ＶＤＤＬとの電圧差（ＶＤＤＬ−ＶＧＮＤ）の電荷が蓄積される。出力選択スイッチ１１ａのゲートは、ノードＮｓ１１の電圧に対して出力選択スイッチ１１ａのゲート・ソース間電圧差（ＶＤＤＬ−ＶＧＮＤ）だけ負側の電圧ＶＧｎが保持される。

尚、期間Ｔ１を通して、スイッチ１３ａの各端子（ゲート、ドレイン、ソース）は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１ａ、スイッチ２３ａ及び容量素子Ｃ１１の各端子は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１ａの各端子のうちのドレイン、ソースは、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１ａのゲートは、ソースの電圧に対し耐圧内の正側電圧ＶＧｐが、ＨｉＺ状態で容量素子Ｃ２１により保持される。したがって、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ２では、基準電源電圧ＶＧＮＤを有する制御信号Ｓｒ１１がスイッチ１３ａのゲートに供給され、スイッチ１３ａがオフ状態となる。また、期間Ｔ２では、負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１がスイッチ２３ａのゲートに引き続き供給され、スイッチ２３ａはオン状態が維持される。これにより、図１２に示すようにノードＮｓ２１の電圧Ｖ２１は基準電源電圧ＶＧＮＤが維持される。また、期間Ｔ２では、電圧制御回路１４０のスイッチ１４１及び１４２のうちの１４１がオン状態となり、出力選択スイッチ２１ａのゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１が供給される。これにより、図１２に示すように出力選択スイッチ２１ａはオフ状態となる。また、期間Ｔ２では、電圧制御回路１３０のスイッチ１３１及び１３２が共にオフ状態となり、制御信号Ｓｔ１１の供給は遮断され、出力選択スイッチ１１ａのゲート（ノードＮｇ１１）がＨｉＺ状態とされる。ただし、容量素子Ｃ１１には、期間Ｔ１Ｂで蓄積した電圧差（ＶＤＤＬ−ＶＧＮＤ）の電荷が保持されているので、出力選択スイッチ１１ａのゲート・ソース間電圧（ＶＤＤＬ−ＶＧＮＤ）が保持され、出力選択スイッチ１１ａは期間Ｔ２を通してオン状態が保持される。また、期間Ｔ２では、制御信号Ｓｚ１１に応じてスイッチ１５がオン状態となり、図１２に示すように正極電圧信号供給回路１０ＡからノードＮｓ１１へ正極電圧信号Ｖｐが供給される。また、期間Ｔ２では、制御信号Ｓｚ２１によってスイッチ２５がオフ状態を維持するので、引き続き負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。なお、期間Ｔ２では、出力選択スイッチ１１ａのゲート電圧ＶＧｎは、ノードＮｓ１１の電圧変化に対して電圧差（ＶＤＤＬ−ＶＧＮＤ）を保持した状態で連動して変化する。なお、図１０の制御信号Ｓｔ１１の信号波形において、制御信号Ｓｔ１１の供給が遮断される期間の信号波形は、出力選択スイッチ１１ａのゲート電圧波形を破線信号で示す。

よって、期間Ｔ２では、図１２に示すように、出力選択スイッチ１１ａを介して正極電圧信号Ｖｐが出力端子ＤＬ１に供給され、当該出力端子ＤＬ１の電圧が図１０に示すように基準電源電圧ＶＧＮＤから正極電圧信号Ｖｐへ変化する。このとき、基準電源電圧ＶＧＮＤから正極電源電圧ＶＤＤＨまでの範囲の任意の正極電圧信号Ｖｐに対して、出力選択スイッチ１１ａは、ゲート・ソース間電圧差（ＶＤＤＬ−ＶＧＮＤ）を有し、低オン抵抗の状態が維持されるので、高い電流供給能力（高駆動能力）を発揮することが可能となる。また、期間Ｔ２において、正極電圧信号Ｖｐの電圧値が変化する場合でも、出力選択スイッチ１１ａは、低オン抵抗の状態で、高い電流供給能力（高駆動能力）が実現できる。

尚、期間Ｔ２を通して、スイッチ１３ａ及び出力選択スイッチ２１ａの各端子（ゲート、ドレイン、ソース）は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。スイッチ２３ａの各端子は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ１１ａの各端子のうちのドレイン、ソースは、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１ａのゲートは、ソースの電圧に対し耐圧内の負側電圧ＶＧｎが、ＨｉＺ状態で容量素子Ｃ１１により保持される。したがって、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ３では、制御信号Ｓｚ１１及びＳｚ２１に応じてスイッチ１５及び２５が共にオフ状態となり、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、期間Ｔ３では、スイッチ２３ａのゲートには負極電源電圧ＶＤＤＬを有する制御信号Ｓｒ２１が引き続き供給されて、スイッチ２３ａはオン状態が維持され、ノードＮｓ２１の電圧Ｖ２１は基準電源電圧ＶＧＮＤに駆動される。また、スイッチ１３ａのゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１が供給されて、スイッチ１３ａがオン状態となり、図１０に示すように、ノードＮｓ１１の電圧Ｖ１１は期間Ｔ２の正極電圧信号Ｖｐから基準電源電圧ＶＧＮＤへ引き下げられる。

また、期間Ｔ３では、電圧制御回路１３０のスイッチ１３１及び１３２は引き続き共にオフ状態とされ、出力選択スイッチ１１ａのゲートには期間Ｔ２の電圧ＶＧｎがＨｉＺ状態で引き続き保持される。なお出力選択スイッチ１１ａのゲートの電圧ＶＧｎは、出力選択スイッチ１１ａのソースの電圧との電圧差が容量素子Ｃ１１により保持されているため、ノードＮｓ１１の電圧Ｖ１１の電圧変化と連動して変化する。これにより、図１３に示すように出力選択スイッチ１１ａはオン状態が維持され、ノードＮｓ１１に駆動される基準電源電圧ＶＧＮＤが、出力選択スイッチ１１ａを介して出力端子ＤＬ１に印加される。よって、図１０に示すように、正極電圧信号Ｖｐであった出力端子ＤＬ１の電圧は、出力選択スイッチ１１ａを経由して基準電源電圧ＶＧＮＤへ引き下げられる。

また、制御信号Ｓｔ２１は期間Ｔ３を２つに区分した期間Ｔ３Ａと期間Ｔ３Ｂで制御される。期間Ｔ３の前半の期間Ｔ３Ａでは、電圧制御回路１４０のスイッチ１４１及び１４２のうちの１４１がオン状態となり、出力選択スイッチ２１ａのゲートには基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ２１が供給される。これにより、図１３に示すように出力選択スイッチ２１ａはオフ状態となる。

また、制御信号Ｓｔ２１の制御は、図１０に示すように、出力端子ＤＬ１の電圧が基準電源電圧ＶＧＮＤへ十分引き上げられた後、期間Ｔ１の前半Ｔ１Ａから後半の期間Ｔ１Ｂへ切り替わる。期間Ｔ３Ｂでは、電圧制御回路１４０のスイッチ１４１及び１４２のうちの１４２がオン状態となり、出力選択スイッチ２１ａのゲートには正極電源電圧ＶＤＤＨを有する制御信号Ｓｔ２１が供給される。これにより、図１３に示すように出力選択スイッチ２１ａはオン状態に切り替わる。

このとき、期間Ｔ３Ｂでは、容量素子Ｃ２１には、ノードＮｓ２１に供給された基準電源電圧ＶＧＮＤと、出力選択スイッチ２１ａのゲートに供給された正極電源電圧ＶＤＤＨとの電圧差（ＶＤＤＨ−ＶＧＮＤ）の電荷が蓄積される。出力選択スイッチ２１ａのゲートは、ノードＮｓ２１の電圧に対して出力選択スイッチ２１ａのゲート・ソース間電圧差（ＶＤＤＨ−ＶＧＮＤ）だけ正側の電圧ＶＧｐが保持される。

尚、期間Ｔ３を通して、スイッチ２３ａの各端子（ゲート、ドレイン、ソース）は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１ａ、スイッチ１３ａ及び容量素子Ｃ２１の各端子は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１ａの各端子のうちのドレイン、ソースは、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ１１ａのゲートは、ソースの電圧に対し耐圧内の負側電圧ＶＧｎが、ＨｉＺ状態で容量素子Ｃ１１により保持される。したがって、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

次に期間Ｔ４では、基準電源電圧ＶＧＮＤを有する制御信号Ｓｒ２１がスイッチ２３ａのゲートに供給され、スイッチ２３ａがオフ状態となる。また、期間Ｔ４では、正極電源電圧ＶＤＤＨを有する制御信号Ｓｒ１１がスイッチ１３ａのゲートに引き続き供給され、スイッチ１３ａはオン状態が維持される。これにより、図１０に示すようにノードＮｓ１１の電圧Ｖ１１についても、基準電源電圧ＶＧＮＤが維持される。また、期間Ｔ４では、電圧制御回路１３０のスイッチ１３１及び１３２のうちの１３１がオン状態となり、出力選択スイッチ１１ａのゲート及び容量素子Ｃ１１には基準電源電圧ＶＧＮＤを有する制御信号Ｓｔ１１が供給される。これにより、図１４に示すように出力選択スイッチ１１ａはオフ状態となる。また、期間Ｔ４では、電圧制御回路１４０のスイッチ１４１及び１４２が共にオフ状態となり、制御信号Ｓｔ２１の供給は遮断され、出力選択スイッチ２１ａのゲート（ノードＮｇ２１）がＨｉＺ状態とされる。ただし、容量素子Ｃ２１には、期間Ｔ３Ｂで蓄積した電圧差（ＶＤＤＨ−ＶＧＮＤ）の電荷が保持されているので、出力選択スイッチ２１ａのゲート・ソース間電圧差（ＶＤＤＨ−ＶＧＮＤ）が保持され、出力選択スイッチ１１ａは期間Ｔ４を通してオン状態が保持される。また、期間Ｔ４では、制御信号Ｓｚ２１に応じてスイッチ２５がオン状態となり、図１４に示すように負極電圧信号供給回路２０ＡからノードＮｓ２１へ負極電圧信号Ｖｎが供給される。また、期間Ｔ４では、制御信号Ｓｚ１１によってスイッチ１５がオフ状態を維持するので、引き続き正極電圧信号供給回路１０Ａからの電圧信号の供給は遮断される。なお、期間Ｔ４では、出力選択スイッチ２１ａのゲート電圧ＶＧｐは、ノードＮｓ２１の電圧変化に対して電圧差（ＶＤＤＨ−ＶＧＮＤ）を保持した状態で連動して変化する。なお、図１０の制御信号Ｓｔ２１の信号波形において、制御信号Ｓｔ２１の供給が遮断される期間の信号波形は、出力選択スイッチ２１ａのゲート電圧波形を破線信号で示す。

よって、期間Ｔ４では、図１４に示すように、出力選択スイッチ２１ａを介して負極電圧信号Ｖｎが出力端子ＤＬ１に供給され、当該出力端子ＤＬ１の電圧が図１０に示すように基準電源電圧ＶＧＮＤから負極電圧信号Ｖｎへ変化する。このとき、基準電源電圧ＶＧＮＤから負極電源電圧ＶＤＤＬまでの範囲の任意の負極電圧信号Ｖｎに対して、出力選択スイッチ２１ａは、ゲート・ソース間電圧差（ＶＤＤＨ−ＶＧＮＤ）を有し、低オン抵抗の状態が維持されるので、高い電流供給能力（高駆動能力）を発揮することが可能となる。また、期間Ｔ４において、負極電圧信号Ｖｎの電圧値が変化する場合でも、出力選択スイッチ２１ａは、低オン抵抗の状態で、高い電流供給能力（高駆動能力）が実現できる。

尚、期間Ｔ４を通して、スイッチ２３ａ及び出力選択スイッチ１１ａの各端子（ゲート、ドレイン、ソース）は基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。スイッチ１３ａの各端子は基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨの間で制御される。出力選択スイッチ２１ａの各端子のうちのドレイン、ソースは、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬの間で制御される。出力選択スイッチ２１ａのゲートは、ソースの電圧に対し耐圧内の正側電圧ＶＧｐが、ＨｉＺ状態で容量素子Ｃ２１により保持される。したがって、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１は、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御される。

図１０〜図１４の駆動制御の特徴は、出力端子ＤＬ１の駆動において、負極電圧信号Ｖｎの供給期間（Ｔ４）から正極電圧信号Ｖｐの供給期間（Ｔ２）へ切り替えるとき、少なくとも切替期間（Ｔ１）を設ける。切替期間（Ｔ１）で、ノードＮｓ１１、ノードＮｓ２１及び出力端子ＤＬ１を基準電源電圧ＶＧＮＤに駆動する。また、切替期間の前半（Ｔ１Ａ）に出力選択スイッチ１１ａのゲートを基準電源電圧ＶＧＮＤとし、切替期間の後半（Ｔ１Ｂ）に、出力選択スイッチ１１ａのゲートを負極電源電圧ＶＤＤＬとする。これにより切替期間の後半（Ｔ１Ｂ）に、出力選択スイッチ１１ａのゲート・ソース間電圧差（ＶＤＤＬ−ＶＧＮＤ）を保持し、オン状態を維持し得る電荷を容量素子Ｃ１１に蓄積する。そして、正極電圧信号Ｖｐの供給期間（Ｔ２）で、出力選択スイッチ１１ａのゲートをＨｉＺ状態とし、容量素子Ｃ１１に保持された電荷に伴うゲート・ソース間電圧差により、出力選択スイッチ１１ａの低オン抵抗を維持する。これにより、任意の電圧値を有する正極電圧信号Ｖｐに対して高い電流供給能力（駆動能力）を実現できる。また、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１を、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御できる。

同様に、正極電圧信号Ｖｐの供給期間（Ｔ２）から負極電圧信号Ｖｎの供給期間（Ｔ４）へ切り替えるとき、少なくとも切替期間（Ｔ３）を設ける。切替期間（Ｔ３）で、ノードＮｓ１１、Ｎｓ２１及び出力端子ＤＬ１を基準電源電圧ＶＧＮＤに駆動する。切替期間の前半（Ｔ３Ａ）に出力選択スイッチ２１ａのゲートを基準電源電圧ＶＧＮＤとし、切替期間の後半（Ｔ３Ｂ）に、出力選択スイッチ２１ａのゲートを正極電源電圧ＶＤＤＨとする。これにより切替期間の後半（Ｔ３Ｂ）に、出力選択スイッチ２１ａのゲート・ソース間電圧差（ＶＤＤＨ−ＶＧＮＤ）を保持し、オン状態を維持し得る電荷を容量素子Ｃ２１に蓄積する。そして、負極電圧信号Ｖｎの供給期間（Ｔ４）で、出力選択スイッチ２１のゲートをＨｉＺ状態とし、容量素子Ｃ２１に保持された電荷に伴うゲート・ソース間電圧差により、出力選択スイッチ２１ａの低オン抵抗を維持する。これにより、任意の電圧値を有する負極電圧信号Ｖｎに対して高い電流供給能力（駆動能力）を実現できる。また、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、２３ａ及び容量素子Ｃ１１、Ｃ２１を、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御できる。

なお、正極電圧信号供給回路１０Ａを基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差で動作させ、負極電圧信号供給回路２０Ａを基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差で動作させることで、出力回路１００−１を基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内で制御させることができる。したがって、出力回路１００−１は出力端子ＤＬ１の出力電圧範囲（ＶＤＤＬ＜ＤＬ１電圧＜ＶＤＤＨ）に対して、電圧差が例えば約２分の１の低耐圧の素子で構成することができる。低耐圧の素子（トランジスタ）は、例えばスケーリング則に従って素子サイズを縮小できるので、低耐圧素子で構成した出力回路１００は、回路面積を大幅に縮小可能である。

なお、図１０において、正極駆動期間の期間Ｔ２では、１個の正極電圧信号Ｖｐを出力端子ＤＬ１へ出力する駆動制御例を示しているが、正極電圧信号供給回路１０Ａから電圧値の異なる複数個の正極電圧信号Ｖｐを連続出力し、出力端子ＤＬ１へ出力するように駆動制御してもよい。同様に、負極駆動期間の期間Ｔ４では、１個の負極電圧信号Ｖｎを出力端子ＤＬ１へ出力する駆動例を示しているが、負極電圧信号供給回路２０Ａから電圧値の異なる複数個の負極電圧信号Ｖｎを連続出力し、出力端子ＤＬ１へ出力するように駆動制御してもよい。また必要に応じて、切替期間（Ｔ１、Ｔ３）の前又は後に別の制御を加えても構わない。

また、上記実施例では、正極駆動期間と負極駆動期間を交互に切り替える駆動制御例を説明したが、電源投入時や電源オフ時では、電源電圧の立上げや立下げに応じた制御が行われる。例えば、電源電圧の立上げや立下げ時には、出力端子に接続される容量性負荷を基準電源電圧に駆動するため、例えば、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａの電圧信号の供給は遮断し（スイッチ１５及び２５を共にオフ）、出力選択スイッチ１１ａ、２１ａ、スイッチ１３ａ及び２３ａが共にオン状態となるように制御しても良い。

図１５は、本発明に係る出力回路の第５の実施例としての出力回路１００−２の構成を示す回路図である。尚、出力回路１００−２は、図９に示す出力回路１００−１の容量素子Ｃ１１に代えてトランジスタのゲート容量Ｃ１１ａを採用し、容量素子Ｃ２１に代えてトランジスタのゲート容量Ｃ２１ａを採用した構成である。その他の構成は、図９に示すものと同一である。よって、トランジスタのゲート容量Ｃ１１ａ及びＣ２１ａを除く他の構成の説明については省略する。

トランジスタのゲート容量Ｃ１１ａは、出力選択スイッチ１１ａと同一導電型、例えばＰチャネル型のトランジスタからなる。つまり、トランジスタのゲート容量Ｃ１１ａは、自身のドレイン及びソース同士が互いに接続されており、その接続点がノードＮｓ１１に接続され、自身のゲートは出力選択スイッチ１１ａのゲート（ノードＮｇ１１）に接続されるＰチャネル型トランジスタで構成されている。

トランジスタのゲート容量Ｃ２１ａは、出力選択スイッチ２１ａと同一導電型、例えばＮチャネル型のトランジスタからなる。つまり、トランジスタのゲート容量Ｃ２１ａは、自身のドレイン及びソース同士が互いに接続されており、その接続点がノードＮｓ２１に接続され、自身のゲートは出力選択スイッチ２１ａのゲート（ノードＮｇ２１）に接続されるＮチャネル型トランジスタから構成されている。

すなわち、図１５に示す出力回路１００−２では、容量Ｃ１１ａ及びＣ２１ａをトランジスタのゲート容量で実現したものであり、全体の構成は図９に示す出力回路１００−１と同様である。容量Ｃ１１ａ、Ｃ２１ａをトランジスタのゲート容量で構成することにより、個別の容量素子形成のためのプロセス工程を追加（コスト増加）することなく、トランジスタのプロセス工程で形成可能となる。

図１６は、本発明に係る出力回路の第６の実施例としての出力回路１００−３の構成を示す回路図である。尚、出力回路１００−３は、図９に示すスイッチ１３ａ及び２３ａに代えて図１に示すスイッチ１３及び２３を採用し、図９に示す出力選択スイッチ１１ａ及び２１ａに代えて図１に示す出力選択スイッチ１１及び２１を採用した構成である。その他の構成、及び回路全体の動作は図９に示す出力回路１００−１と同一である。ただし、出力回路１００−３を実現するにあたり、少なくともスイッチ１３、２３、出力選択スイッチ１１及び２１については、バックゲートが存在する例えばシリコン基板などの半導体基板上に形成したＭＯＳ構造を採用する。

図１７は、本発明に係る出力回路の第７の実施例としての出力回路１００−４の構成を示す回路図である。尚、出力回路１００−４は、電圧制御回路１３０に含まれるスイッチ１３１に代えてスイッチ１３１ａを採用し、電圧制御回路１４０に含まれるスイッチ１４１に代えてスイッチ１４１ａを採用した点を除く他の構成は、図９に示すものと同一である。

スイッチ１３１ａは、オン状態時に、出力選択スイッチ１１ａのゲートとノードＮｓ１１とを接続する。すなわち、スイッチ１３１ａがオン状態時には、出力選択スイッチ１１ａのソース及びゲートが短絡されるので、スイッチ１３１のオン状態時と同様に、出力選択スイッチ１１ａがオフ状態に設定される。

スイッチ１４１ａは、オン状態時に、出力選択スイッチ２１ａのゲートとノードＮｓ２１とを接続する。すなわち、スイッチ１４１ａがオン状態時には、出力選択スイッチ２１ａのソース及びゲートが短絡されるので、スイッチ１４１のオン状態時と同様に、出力選択スイッチ２１ａがオフ状態に設定される。

図１８は、本発明に係る出力回路の第８の実施例としての出力回路２００−１の構成を示す回路図である。尚、出力回路２００−１は、図７と同様に、２系統の出力端子ＤＬ１及びＤＬ２のうちの一方の出力端子から正極電圧信号Ｖｐを出力し、他方の出力端子から負極電圧信号Ｖｎを出力し、且つ所定のタイミングで両者の極性を切り替える、いわゆる極性反転駆動を行う出力回路である。

図１８に示す出力回路２００−１では、図７に示す半導体基板上に形成されたＭＯＳトランジスタからなるスイッチ１３、１４、２３及び２４に代えて、スイッチ１３ａ、１４ａ、２３ａ、２４ａを採用している。また、当該出力回路２００−１では、図７に示す半導体基板上に形成されたＭＯＳトランジスタからなる出力選択スイッチ１１、１２、２１及び２２に代えて、出力選択スイッチ１１ａ、１２ａ、２１ａ及び２２ａを採用している。出力回路２００−１のスイッチ１３ａ、１４ａ、２３ａ、２４ａ及び出力選択スイッチ１１ａ、１２ａ、２１ａ、２２ａは、絶縁性基板上に形成された薄膜トランジスタで構成されてもよく、半導体基板上に形成されたＭＯＳトランジスタで構成されてもよい。但し、半導体基板上に形成されたＭＯＳトランジスタの場合には、バックゲートの接続は図７に示すスイッチ１３、１４、２３、２４及び出力選択スイッチ１１、１２、２１、２２と同様とされる。

また、図１８に示す出力回路２００−１では、出力選択スイッチ１１ａ、１２ａ、２１ａ及び２２ａ各々のゲート及びソース間に、容量素子Ｃ１１、Ｃ１２、Ｃ２１及びＣ２２を夫々個別に接続している。

更に、図１８に示す出力回路２００−１では、制御信号Ｓｔ１１、Ｓｔ１２、Ｓｔ２１、Ｓｔ２２については、図７と同様の制御部３５Ａを備え、当該制御部３５Ａに含まれる電圧制御回路１３０、１３０Ａ、１４０及び１４０Ａで生成している。

尚、図１８では、電圧制御回路１３０、１３０Ａ、１４０及び１４０Ａの内部の記載は省略しているが、電圧制御回路１３０及び１３０Ａは、夫々が図９に示す電圧制御回路１３０と同一の内部構成を有し、電圧制御回路１４０及び１４０Ａは、夫々が図９に示す電圧制御回路１４０と同一の内部構成を有する。更に図１８では、制御部３５Ａの記載を省略している。

図１８に示す出力回路２００−１においても、図９に示す出力回路１００−１と同様に、図１０〜図１４に示す駆動制御が行われる。ただし、出力端子ＤＬ２に対する駆動制御については、図１０〜図１４に示す駆動制御において、正極駆動期間と負極駆動期間が入れ替わったものとなる。すなわち、出力端子ＤＬ１へ正極電圧信号Ｖｐを出力するとき、出力端子ＤＬ１への出力を制御する出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、１５、２３ａ、２５の各々は図１０〜図１４の正極駆動期間（Ｔ１、Ｔ２）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御する出力選択スイッチ１２ａ、２２ａ及びスイッチ１４ａ、１６、２４ａ、２６の各々は、図１０〜図１４の出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、１５、２３ａ、２５の負極駆動期間（Ｔ３、Ｔ４）と同様の制御が行われ、出力端子ＤＬ２へ負極電圧信号Ｖｎを出力する。また、出力端子ＤＬ１へ負極電圧信号Ｖｎを出力するとき、出力端子ＤＬ１への出力を制御する出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、１５、２３ａ、２５の各々は図１０の負極駆動期間（Ｔ３、Ｔ４）と同じオン、オフ制御が行われる。このとき出力端子ＤＬ２への出力を制御する出力選択スイッチ１２ａ、２２ａ及びスイッチ１４ａ、１６、２４ａ、２６の各々は、出力選択スイッチ１１ａ、２１ａ及びスイッチ１３ａ、１５、２３ａ、２５の正極駆動期間（Ｔ１、Ｔ２）と同様の制御が行われ、出力端子ＤＬ２へ正極電圧信号Ｖｐを出力する。

図１８に示す出力回路２００−１においても、図９に示す出力回路１００−１と同様に、任意の電圧値を有する正極電圧信号Ｖｐ又は負極電圧信号Ｖｎの出力端子ＤＬ１、ＤＬ２への出力動作に対して高い電流供給能力（駆動能力）を実現できる。また、出力回路２００−１を構成する各素子を、基準電源電圧ＶＧＮＤと正極電源電圧ＶＤＤＨ間の電源間電圧差、又は、基準電源電圧ＶＧＮＤと負極電源電圧ＶＤＤＬ間の電源間電圧差のいずれかの耐圧の範囲内に制御できる。

図１９は、本発明に係る出力回路の第９の実施例としての出力回路３００の構成を示す回路図である。尚、図１９に示す出力回路３００は、正極電圧信号供給回路１０Ａに代えて正極電圧信号供給回路１０Ｃを採用し、負極電圧信号供給回路２０Ａに代えて負極電圧信号供給回路２０Ｃを採用した構成である。その他の構成は図９に示すものと同一である。

よって、当該他の構成についての説明は省略し、以下に正極電圧信号供給回路１０Ｃ及び負極電圧信号供給回路２０Ｃの内部構成の説明を行う。

正極電圧信号供給回路１０Ｃは、図９に示す正極電圧信号供給回路１０Ａのスイッチ１５の機能を担う内部スイッチ１５ａ〜１５ｄ、Ｐチャネル型の出力トランジスタ１７Ｐ、Ｎチャネル型の出力トランジスタ１７Ｎ、及び差動増幅段１８を有する。出力トランジスタ１７Ｐ、１７Ｎは、正極電圧信号供給回路１０Ｃの出力増幅段を構成する。Ｐチャネル型の出力トランジスタ１７Ｐは、ドレインがノードＮｓ１１に接続され、ソースが正極電源電圧ＶＤＤＨに接続される。Ｎチャネル型の出力トランジスタ１７Ｎは、ドレインがノードＮｓ１１に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。差動増幅段１８は、自身の非反転入力端子で正極電圧信号Ｖｐｉを受けると共に、正極電圧信号供給回路１０ＣからノードＮｓ１１の電圧Ｖ１１として出力される正極電圧信号を自身の反転入力端子で受ける。

差動増幅段１８は、正極電圧信号Ｖｐｉと電圧Ｖ１１との電圧差に対応して電圧値が変動する第１及び第２の差動出力信号を生成し、これを内部スイッチ１５ａ、１５ｃを介して出力トランジスタ１７Ｐ、１７Ｎのゲートに供給する。内部スイッチ１５ｂ、１５ｄは、出力トランジスタ１７Ｐ、１７Ｎのゲート・ソース間にそれぞれ接続される。内部スイッチ１５ａ、１５ｃと内部スイッチ１５ｂ、１５ｄは相補的に制御され、内部スイッチ１５ａ、１５ｃがオンのとき、内部スイッチ１５ｂ、１５ｄはオフとされる。このとき、差動増幅段１８の第１及び第２の差動出力信号が出力トランジスタ１７Ｐ、１７Ｎのゲートに供給され、出力トランジスタ１７Ｐ、１７Ｎが活性化し、ノードＮｓ１１へ正極電圧信号が供給される。すなわち、正極電圧信号供給回路１０Ｃは、正極電圧信号Ｖｐｉに応じた正極電圧信号Ｖ１１をノードＮｓ１１へ増幅出力するボルテージフォロワ構成とされる。一方、内部スイッチ１５ａ、１５ｃがオフのとき、内部スイッチ１５ｂ、１５ｄはオンとされる。このとき、出力トランジスタ１７Ｐ、１７Ｎが非活性化され、ノードＮｓ１１への正極電圧信号の供給は停止される。

ここで、正極電圧信号供給回路１０Ｃでは、内部スイッチ１５ａ及び１５ｃをオン状態、１５ｂ及び１５ｄをオフ状態に制御することで、図９の正極電圧信号供給回路１０Ａのスイッチ１５のオン状態と等価な状態を実現できる。また、正極電圧信号供給回路１０Ｃでは、内部スイッチ１５ａ及び１５ｃをオフ状態、１５ｂ及び１５ｄをオン状態に制御することで、図９の正極電圧信号供給回路１０Ａのスイッチ１５のオフ状態と等価な状態を実現できる。

図１９に示す正極電圧信号供給回路１０Ｃによれば、図９に示される正極電圧信号供給回路１０Ａに比べて、増幅回路１０の出力端から出力端子ＤＬ１までの経路上のスイッチ１５がなくなり、正極電圧信号供給回路１０Ｃの出力インピーダンスが小さくなる。よって、正極電圧信号供給回路１０Ｃの駆動能力を高めることが可能となる。

負極電圧信号供給回路２０Ｃは、図９に示す負極電圧信号供給回路２０Ａのスイッチ２５の機能を担う内部スイッチ２５ａ〜２５ｄ、Ｐチャネル型の出力トランジスタ２７Ｐ、Ｎチャネル型の出力トランジスタ２７Ｎ、及び差動増幅段２８を有する。出力トランジスタ２７Ｐ、２７Ｎは、負極電圧信号供給回路２０Ｃの出力増幅段を構成する。Ｐチャネル型の出力トランジスタ２７Ｐは、ドレインがノードＮｓ２１に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。Ｎチャネル型の出力トランジスタ２７Ｎは、ドレインがノードＮｓ２１に接続され、ソースが負極電源電圧ＶＤＤＬに接続される。差動増幅段２８は、自身の非反転入力端子で負極電圧信号Ｖｎｉを受けると共に、負極電圧信号供給回路２０ＣからノードＮｓ２１の電圧Ｖ２１として出力される負極電圧信号を自身の反転入力端子で受ける。

差動増幅段２８は、負極電圧信号Ｖｎｉと電圧Ｖ２１との電圧差に対応して電圧値が変動する第３及び第４の差動出力信号を生成し、内部スイッチ２５ａ、２５ｃを介して出力トランジスタ２７Ｐ、２７Ｎのゲートに供給する。内部スイッチ２５ｂ、２５ｄは、出力トランジスタ２７Ｐ、２７Ｎのゲート・ソース間にそれぞれ接続される。内部スイッチ２５ａ、２５ｃと内部スイッチ２５ｂ、２５ｄは相補的にオンオフ制御され、内部スイッチ２５ａ、２５ｃがオンのとき、内部スイッチ２５ｂ、２５ｄはオフとされる。このとき、差動増幅段２８の第３及び第４の差動出力信号が出力トランジスタ２７Ｐ、２７Ｎのゲートに供給され、出力トランジスタ２７Ｐ、２７Ｎが活性化し、ノードＮｓ２１へ負極電圧信号が供給される。すなわち、負極電圧信号供給回路２０Ｃは、負極電圧信号Ｖｎｉに応じた負極電圧信号Ｖ２１をノードＮｓ１１へ増幅出力するボルテージフォロワ構成とされる。一方、内部スイッチ２５ａ、２５ｃがオフのとき、内部スイッチ２５ｂ、２５ｄはオンとされる。このとき、出力トランジスタ２７Ｐ、２７Ｎが非活性化され、ノードＮｓ２１への負極電圧信号の供給は停止される。

ここで、負極電圧信号供給回路２０Ｃでは、内部スイッチ２５ａ及び２５ｃをオン状態、２５ｂ及び２５ｄをオフ状態に制御することで、図９の負極電圧信号供給回路２０Ａのスイッチ２５のオン状態と等価な状態を実現できる。また、負極電圧信号供給回路２０Ｃでは、内部スイッチ２５ａ及び２５ｃをオフ状態、２５ｂ及び２５ｄをオン状態に制御することで、図９の負極電圧信号供給回路２０Ａのスイッチ２５のオフ状態と等価な状態を実現できる。

図１９に示す負極電圧信号供給回路２０Ｃによれば、図９に示される負極電圧信号供給回路２０Ａに比べて、増幅回路２０の出力端から出力端子ＤＬ１までの経路上のスイッチ２５がなくなり、負極電圧信号供給回路２０Ｃの出力インピーダンスが小さくなる。よって、負極電圧信号供給回路２０Ｃの駆動能力を高めることが可能となる。

図２０は、本発明に係る出力回路の第１０の実施例としての出力回路３００−１の構成を示す回路図である。尚、図２０に示す出力回路３００−１は、正極電圧信号供給回路１０Ｂに代えて正極電圧信号供給回路１０Ｄを採用し、負極電圧信号供給回路２０Ｂに代えて負極電圧信号供給回路２０Ｄを採用した構成である。その他の構成は図１８に示すものと同一である。よって、当該他の構成についての説明は省略し、以下に正極電圧信号供給回路１０Ｄ及び負極電圧信号供給回路２０Ｄの内部構成の説明を行う。

正極電圧信号供給回路１０Ｄは、図１８に示す正極電圧信号供給回路１０Ａのスイッチ１５の機能を担う内部スイッチ１５ａ〜１５ｄ、Ｐチャネル型の出力トランジスタ１７Ｐ、Ｎチャネル型の出力トランジスタ１７Ｎ、及び差動増幅段１８を有する。更に、正極電圧信号供給回路１０Ｄは、図１８に示す正極電圧信号供給回路１０Ａのスイッチ１６の機能を担う内部スイッチ１６ａ〜１６ｄ、Ｐチャネル型の出力トランジスタ１９Ｐ、Ｎチャネル型の出力トランジスタ１９Ｎ、帰還スイッチ５７及び５９を有する。

出力トランジスタ１７Ｐ、１７Ｎ、及び、出力トランジスタ１９Ｐ、１９Ｎは、正極電圧信号供給回路１０Ｄの第１の出力増幅段（１７Ｐ、１７Ｎ）及び第２の出力増幅段（１９Ｐ、１９Ｎ）を構成する。Ｐチャネル型の出力トランジスタ１７Ｐは、ドレインがノードＮｓ１１に接続され、ソースが正極電源電圧ＶＤＤＨに接続される。Ｎチャネル型の出力トランジスタ１７Ｎは、ドレインがノードＮｓ１１に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。Ｐチャネル型の出力トランジスタ１９Ｐは、ドレインがノードＮｓ１２に接続され、ソースが正極電源電圧ＶＤＤＨに接続される。Ｎチャネル型の出力トランジスタ１９Ｎは、ドレインがノードＮｓ１２に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。差動増幅段１８は、自身の非反転入力端子で正極電圧信号Ｖｐｉを受けると共に、正極電圧信号供給回路１０ＤからノードＮｓ１１の電圧Ｖ１１又はノードＮｓ１２の電圧Ｖ１２として出力される正極電圧信号を帰還スイッチ５７又は５９を介して自身の反転入力端子で受ける。

差動増幅段１８は、電圧Ｖ１１又は電圧Ｖ１２と、正極電圧信号Ｖｐｉとの電圧差に対応して電圧値が変動する第１及び第２の差動出力信号を生成し、これを内部スイッチ１５ａ、１５ｃを介して出力トランジスタ１７Ｐ、１７Ｎのゲートへ、又は、内部スイッチ１６ａ、１６ｃを介して出力トランジスタ１９Ｐ、１９Ｎのゲートにそれぞれ供給する。内部スイッチ１５ｂ、１５ｄは、出力トランジスタ１７Ｐ、１７Ｎのゲート・ソース間にそれぞれ接続され、内部スイッチ１６ｂ、１６ｄは、出力トランジスタ１９Ｐ、１９Ｎのゲート・ソース間にそれぞれ接続される。

また、内部スイッチ１５ａ、１５ｃと内部スイッチ１５ｂ、１５ｄは相補的に制御され、内部スイッチ１５ａ、１５ｃがオンのとき、内部スイッチ１５ｂ、１５ｄはオフとされる。このとき、差動増幅段１８の第１及び第２の差動出力信号が出力トランジスタ１７Ｐ、１７Ｎのゲートに供給され、出力トランジスタ１７Ｐ、１７Ｎが活性化し、ノードＮｓ１１へ正極電圧信号が供給される。一方、内部スイッチ１５ａ、１５ｃがオフのとき、内部スイッチ１５ｂ、１５ｄはオンとされる。このとき、出力トランジスタ１７Ｐ、１７Ｎが非活性化され、ノードＮｓ１１への正極電圧信号の供給は停止される。

また、内部スイッチ１６ａ、１６ｃと内部スイッチ１６ｂ、１６ｄは相補的に制御され、内部スイッチ１６ａ、１６ｃがオンのとき、内部スイッチ１６ｂ、１６ｄはオフとされる。このとき、差動増幅段１８の第１及び第２の差動出力信号が出力トランジスタ１９Ｐ、１９Ｎのゲートに供給され、出力トランジスタ１９Ｐ、１９Ｎが活性化し、ノードＮｓ１２へ正極電圧信号が供給される。一方、内部スイッチ１６ａ、１６ｃがオフのとき、内部スイッチ１６ｂ、１６ｄはオンとされる。このとき、出力トランジスタ１９Ｐ、１９Ｎが非活性化され、ノードＮｓ１２への正極電圧信号の供給は停止される。

帰還スイッチ５７及び５９は周期的に且つ相補的にオン状態又はオフ状態に設定される。ここで、帰還スイッチ５７がオン状態、帰還スイッチ５９がオフ状態に設定された場合には、ノードＮｓ１１の電圧Ｖ１１が差動増幅段１８の反転入力端子に供給される。一方、帰還スイッチ５７がオフ状態、帰還スイッチ５９がオン状態に設定された場合には、ノードＮｓ１２の電圧Ｖ１２が差動増幅段１８の反転入力端子に供給される。

負極電圧信号供給回路２０Ｄは、図１８に示す負極電圧信号供給回路２０Ａのスイッチ２５の機能を担う内部スイッチ２５ａ〜２５ｄ、Ｐチャネル型の出力トランジスタ２７Ｐ、Ｎチャネル型の出力トランジスタ２７Ｎ、及び差動増幅段２８を有する。更に、負極電圧信号供給回路２０Ｄは、図１８に示す負極電圧信号供給回路２０Ａのスイッチ２６の機能を担う内部スイッチ２６ａ〜２６ｄ、Ｐチャネル型の出力トランジスタ２９Ｐ、Ｎチャネル型の出力トランジスタ２９Ｎ、帰還スイッチ６７及び６９を有する。

出力トランジスタ２７Ｐ、２７Ｎ、及び、出力トランジスタ２９Ｐ、２９Ｎは、負極電圧信号供給回路２０Ｄの第１の出力増幅段（２７Ｐ、２７Ｎ）及び第２の出力増幅段（２９Ｐ、２９Ｎ）を構成する。Ｐチャネル型の出力トランジスタ２７Ｐは、ドレインがノードＮｓ２１に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。Ｎチャネル型の出力トランジスタ２７Ｎは、ドレインがノードＮｓ２１に接続され、ソースが負極電源電圧ＶＤＤＬに接続される。Ｐチャネル型の出力トランジスタ２９Ｐは、ドレインがノードＮｓ２２に接続され、ソースが基準電源電圧ＶＧＮＤに接続される。Ｎチャネル型の出力トランジスタ２９Ｎは、ドレインがノードＮｓ２２に接続され、ソースが負極電源電圧ＶＤＤＬに接続される。差動増幅段２８は、自身の非反転入力端子で負極電圧信号Ｖｎｉを受けると共に、負極電圧信号供給回路２０ＤからノードＮｓ２１の電圧Ｖ２１又はノードＮｓ２２の電圧Ｖ２２として出力される負極電圧信号を帰還スイッチ６７又は６９を介して自身の反転入力端子で受ける。

差動増幅段２８は、電圧Ｖ２１又は電圧Ｖ２２と、負極電圧信号Ｖｎｉとの電圧差に対応して電圧値が変動する第３及び第４の差動出力信号を生成し、これを内部スイッチ２５ａ、２５ｃを介して出力トランジスタ２７Ｐ、２７Ｎのゲートへ、又は、内部スイッチ２６ａ、２６ｃを介して出力トランジスタ２９Ｐ、２９Ｎのゲートに供給する。内部スイッチ２５ｂ、２５ｄは、出力トランジスタ２７Ｐ、２７Ｎのゲート・ソース間にそれぞれ接続され、内部スイッチ２６ｂ、２６ｄは、出力トランジスタ２９Ｐ、２９Ｎのゲート・ソース間にそれぞれ接続される。

また、内部スイッチ２５ａ、２５ｃと内部スイッチ２５ｂ、２５ｄは相補的に制御され、内部スイッチ２５ａ、２５ｃがオンのとき、内部スイッチ２５ｂ、２５ｄはオフとされる。このとき、差動増幅段２８の第３及び第４の差動出力信号が出力トランジスタ２７Ｐ、２７Ｎのゲートにそれぞれ供給され、出力トランジスタ２７Ｐ、２７Ｎが活性化し、ノードＮｓ２１へ負極電圧信号が供給される。一方、内部スイッチ２５ａ、２５ｃがオフのとき、内部スイッチ２５ｂ、２５ｄはオンとされる。このとき、出力トランジスタ２７Ｐ、２７Ｎが非活性化され、ノードＮｓ２１への正極電圧信号の供給は停止される。

また、内部スイッチ２６ａ、２６ｃと内部スイッチ２６ｂ、２６ｄは相補的に制御され、内部スイッチ２６ａ、２６ｃがオンのとき、内部スイッチ２６ｂ、２６ｄはオフとされる。このとき、差動増幅段２８の第３及び第４の差動出力信号が出力トランジスタ２９Ｐ、２９Ｎのゲートにそれぞれ供給され、出力トランジスタ２９Ｐ、２９Ｎが活性化し、ノードＮｓ２２へ負極電圧信号が供給される。一方、内部スイッチ２６ａ、２６ｃがオフのとき、内部スイッチ２６ｂ、２６ｄはオンとされる。このとき、出力トランジスタ２９Ｐ、２９Ｎが非活性化され、ノードＮｓ２２への負極電圧信号の供給は停止される。

帰還スイッチ６７及び６９は周期的に且つ相補的にオン状態又はオフ状態に設定される。ここで、帰還スイッチ６７がオン状態、帰還スイッチ６９がオフ状態に設定された場合には、ノードＮｓ２１の電圧Ｖ２１が増幅回路２８の反転入力端子に供給される。一方、帰還スイッチ６７がオフ状態、帰還スイッチ６９がオン状態に設定された場合には、ノードＮｓ２２の電圧Ｖ２２が増幅回路２８の反転入力端子に供給される。

ここで、正極電圧信号供給回路１０Ｄでは、内部スイッチ１５ａ及び１５ｃをオン状態、１５ｂ及び１５ｄをオフ状態、帰還スイッチ５７をオン状態に制御することで、図１８の正極電圧信号供給回路１０Ｂのスイッチ１５のオン状態と等価な状態を実現できる。また、正極電圧信号供給回路１０Ｄでは、内部スイッチ１６ａ及び１６ｃをオン状態、１６ｂ及び１６ｄをオフ状態、帰還スイッチ５９をオン状態に制御することで、図１８の正極電圧信号供給回路１０Ｂのスイッチ１６のオン状態と等価な状態を実現できる。

また、負極電圧信号供給回路２０Ｄでは、内部スイッチ２５ａ及び２５ｃをオン状態、２５ｂ及び２５ｄをオフ状態、帰還スイッチ６７をオン状態に制御することで、図１８の負極電圧信号供給回路２０Ｂのスイッチ２５のオン状態と等価な状態を実現できる。また、負極電圧信号供給回路２０Ｄでは、内部スイッチ２６ａ及び２６ｃをオン状態、２６ｂ及び２６ｄをオフ状態、帰還スイッチ６９をオン状態に制御することで、図１８の負極電圧信号供給回路１０Ｂのスイッチ２６のオン状態と等価な状態を実現できる。

よって、図２０に示す正極電圧信号供給回路１０Ｄによれば、図１８に示される正極電圧信号供給回路１０Ｂに比べて、増幅回路１０の出力端から出力端子ＤＬ１までの経路上のスイッチ１５がなくなり、正極電圧信号供給回路１０Ｄの出力インピーダンスが小さくなる。更に、正極電圧信号供給回路１０Ｄによれば、図１８に示される正極電圧信号供給回路１０Ｂに比べて、増幅回路１０の出力端から出力端子ＤＬ２までの経路上のスイッチ１６がなくなり、正極電圧信号供給回路１０Ｄの出力インピーダンスが小さくなる。よって、正極電圧信号供給回路１０Ｄの駆動能力を高めることが可能となる。

また、図２０に示す負極電圧信号供給回路２０Ｄによれば、図１８に示される負極電圧信号供給回路２０Ｂに比べて、増幅回路２０の出力端から出力端子ＤＬ１までの経路上のスイッチ２５がなくなり、負極電圧信号供給回路２０Ｄの出力インピーダンスが小さくなる。更に、正極電圧信号供給回路１０Ｄによれば、図１８に示される正極電圧信号供給回路１０Ｂに比べて、増幅回路２０の出力端から出力端子ＤＬ２までの経路上のスイッチ２６がなくなり、負極電圧信号供給回路２０Ｄの出力インピーダンスが小さくなる。よって、負極電圧信号供給回路２０Ｄの駆動能力を高めることが可能となる。

図２１は、本発明に係る出力回路を有するデータドライバ８０を含む液晶表示装置４００の概略構成を示すブロック図である。

図２１において、画素単位毎の液晶表示デバイスを含むアクティブマトリクス型表示パネル２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ１〜Ｓｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１〜Ｄｎとが形成されている。水平走査ライン及びデータ線の各交叉部には、画素を担う表示セルが形成されている。表示セルは、少なくともスイッチ素子と画素電極とを含み、水平走査ラインの走査パルスに応じてスイッチ素子がオン状態となるときに、データ線の階調電圧信号がスイッチ素子を介して画素電極に印加され、画素電極に印加された階調電圧に応じて液晶表示デバイスの輝度が制御される。なお図２１において、具体的な表示セルの構成は記載を省略している。

駆動制御部６５は、制御信号等も一体化された映像信号ＶＤを受け、当該映像信号ＶＤ中から水平同期信号に基づくタイミング信号を生成して走査ドライバ７０に供給する。また、駆動制御部６５は、映像信号ＶＤに基づき各種の制御信号群、並びに各画素の輝度レベルを例えば８ビットの輝度階調で指す画素データＰＤの系列を生成してデータドライバ８０に供給する。

走査ドライバ７０は、駆動制御部６５から供給されたタイミング信号に基づき、水平走査パルスを表示パネル２０の水平走査ラインＳ１〜Ｓｍの各々に順次印加する。

データドライバ８０は、例えばＬＳＩ（Large Scale Integrated Circuit）等の半導体装置に形成されている。データドライバ８０は、駆動制御部６５から供給された画素データＰＤを１水平走査ライン分、つまりｎ個毎に、各画素データＰＤに対応した階調電圧を有する階調電圧信号Ｇ１〜Ｇｎに変換する。そして、データドライバ８０は、当該階調電圧信号Ｇ１〜Ｇｎを表示デバイス２０のデータ線Ｄ１〜Ｄｎに印加する。

なお、走査ドライバ７０又はデータドライバ８０は、回路の一部又は全てが表示パネルと一体形成されてもよい。またデータドライバ８０は、複数個のＬＳＩで構成されてもよい。

図２２は、データドライバ８０の内部構成を示すブロック図である。

図２２に示すように、データドライバ８０は、シフトレジスタ６００、データレジスタラッチ回路７００、レベルシフト回路８００、レベル電圧発生回路５００、デコーダ回路９００、及び出力増幅回路２０００を含む。また表示コントローラ（不図示）から供給される制御信号や映像デジタル信号を受けて、ドライバ内部で必要なクロック信号や制御信号を生成し、映像デジタル信号とのタイミング調整を行った信号群を出力するインターフェイス回路（不図時）も含む。図２２では、説明の便宜上、インターフェイス回路の詳細は省略する。

シフトレジスタ６００は、スタートパルスに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ回路７００に供給する。

データレジスタラッチ回路７００は、映像デジタル信号、極性反転信号（ＰＯＬ）、タイミング制御信号等を受けて、シフトレジスタ６００から供給されたラッチタイミング信号の各々に基づき、映像デジタル信号を所定個毎に取り込み、該所定個の映像デジタル信号をラッチタイミングでレベルシフト回路８００に供給する。

なおデータレジスタラッチ回路７００は、極性反転信号（ＰＯＬ）に基づき、正極又は負極に対応したレベルシフタ８０Ｐ又は８０Ｎへ映像デジタル信号を選択出力する。

レベルシフト回路８００は、正極用レベルシフタ８０Ｐと負極用レベルシフタ８０Ｎを備える。正極用レベルシフタ８０Ｐは、映像デジタル信号を正極アナログ電圧（ＶＧＮＤ／ＶＤＤＨ）振幅のデジタル信号に変換する。負極用レベルシフタ８０Ｎは、映像デジタル信号を負極アナログ電圧（ＶＧＮＤ／ＶＤＤＬ）振幅のデジタル信号に変換する。データレジスタラッチ回路７００から供給された所定個の映像デジタルデータ信号は、極性反転信号（ＰＯＬ）に応じて、正極用レベルシフタ８０Ｐ又は負極用レベルシフタ８０Ｎに送られ、極性毎に対応するアナログ電圧振幅に拡幅され、正極デコーダ９０Ｐ又は負極デコーダ９０Ｎへ送られる。

デコーダ回路９００は、２出力毎に正極デコーダ９０Ｐと負極デコーダ９０Ｎの組で構成される。なおデコーダ回路９００内の極性毎のデコーダ９０Ｐ、９０Ｎの並び順は変更可能である。

レベル電圧発生回路５００は、互いに電圧値が異なる複数のレベル電圧を正極用と負極用を生成し、デコーダ９０Ｐ、９０Ｎへそれぞれ供給する。

デコーダ回路９００は、正極デコーダ９０Ｐと負極デコーダ９０Ｎの組の２出力を単位として、レベルシフト処理後の映像デジタル信号に対応したレベル電圧を、上記した複数のレベル電圧の中から選択し、極性毎に選択したレベル電圧を出力増幅回路２０００に供給する。

出力増幅回路２０００は、例えば図７の出力回路２００で構成される。出力増幅回路２０００は、極性反転信号（ＰＯＬ）とスイッチ制御信号群を受け、デコーダ回路９００で選択された極性毎のレベル電圧をそれぞれ演算増幅して、極性反転信号（ＰＯＬ）に応じてデータドライバの２つの出力端子毎に、一方に正極電圧信号（Ｖｐ）、他方に負極電圧信号（Ｖｎ）を出力する。なお出力増幅回路２０００では、極性反転信号（ＰＯＬ）に応じて、例えば図７の出力回路２００の制御信号Ｓｚ１１、Ｓｚ１２、Ｓｚ２１、Ｓｚ２２が制御され、スイッチ１５、１６、２５、２６のオン、オフが切り替わる。他のスイッチも、スイッチ１５、１６、２５、２６のオン、オフに連動して制御される。また、デジタル信号の上位側の所定ビットＤｍｐ及びＤｍｎを用いる場合には、正極デコーダ９０Ｐのアナログ振幅のデジタル信号の上位側の所定ビットＤｍｐを出力増幅回路２０００へ入力し、負極デコーダ９０Ｎのアナログ振幅のデジタル信号の上位側の所定ビットＤｍｎを出力増幅回路２０００へ入力する構成とする。

図２２のデータドライバのブロック図において、アナログ電圧振幅の電圧範囲を有するブロックは、レベルシフト回路８００、デコーダ回路９００、出力増幅回路２０００とレベル電圧発生回路５００である。そのうち正極レベルシフタ８０Ｐ及び正極デコーダ９０Ｐは正極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＨ）、負極レベルシフタ８０Ｎ及び負極デコーダ９０Ｎは負極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＬ）で動作する。

またレベル電圧発生回路５００は、正極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＨ）と負極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＬ）とに分けて構成することができる。出力増幅回路２０００も正極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＨ）と負極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＬ）のそれぞれの耐圧の素子で構成することができる。

すなわち、図２２のデータドライバは、出力端子へは負極電圧信号と正極電圧信号のＶＤＤＬ〜ＶＤＤＨの電圧範囲の液晶駆動電圧信号が出力されるが、データドライバを構成する素子は、液晶駆動電圧範囲の約２分の１の正極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＨ）又は負極アナログ電圧範囲（ＶＧＮＤ〜ＶＤＤＬ）で動作可能な低耐圧素子で構成することができる。低耐圧のトランジスタの場合、例えば、ゲート絶縁膜を薄くすることができ、駆動回路を構成するトランジスタが小さい面積で実現できるようになる。また耐圧が下がることで、素子間隔も狭くできるようになる。このように図２２のデータドライバは、省面積で構成できるため、低価格化が可能になる。

１０Ａ 正極電圧信号供給回路
２０Ａ 負極電圧信号供給回路
１１、２１ 出力選択スイッチ
１３、２３ スイッチ
３５ 制御部
８０ データドライバ
１００ 出力回路
４００ 表示装置

Claims (20)

1. 基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、
   前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、
   第１の出力端子と、
   オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、
   オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、
   オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、
   オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、を有し、
   前記第１のスイッチは、ソース及びバックゲートが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成され、
   前記第２のスイッチは、ソース及びバックゲートが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されていることを特徴とする出力回路。
2. 前記正極電圧信号及び前記負極電圧信号を所定のタイミングで切替えて前記第１の出力端子から出力するように前記第１〜第４のスイッチ、前記正極電圧信号供給回路及び前記負極電圧信号供給回路を制御する制御部を含むことを特徴とする請求項１に記載の出力回路。
3. 前記制御部は、
   前記正極電圧信号を前記第１の出力端子から出力させる場合には、前記正極電圧信号の電圧値に対し所定の電圧差内の負側の電圧が、前記第１のスイッチを構成するＰチャネル型トランジスタのゲートに印加されるように制御し、
   前記負極電圧信号を前記第１の出力端子から出力させる場合には、前記負極電圧信号の電圧値に対し所定の電圧差内の正側の電圧が、前記第２のスイッチを構成するＮチャネル型トランジスタのゲートに印加されるように制御することを特徴とする請求項２に記載の出力回路。
4. 前記制御部は、制御期間として、前記負極電圧信号から前記正極電圧信号に出力を切替えるための第１の期間と、前記正極電圧信号を前記第１の出力端子から出力させる第２の期間と、前記正極電圧信号から前記負極電圧信号に出力を切替えるための第３の期間と、前記負極電圧信号を前記第１の出力端子から出力させる第４の期間を設け、
   前記第１の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させ、且つ前記第２〜第４のスイッチを共にオン状態、前記第１のスイッチをオフ状態に制御することで、前記基準電源電圧を前記第１及び第２のノードと、前記第１の出力端子に供給し、
   前記第２の期間では、前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させると共に、前記正極電圧信号供給回路により前記正極電圧信号を前記第１のノードに供給させ、且つ前記第１及び第４のスイッチを共にオン状態、前記第２及び第３のスイッチを共にオフ状態に制御することで、前記正極電圧信号を前記第１のスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第４のスイッチを介して前記第２のノードに供給し、
   前記第３の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に、前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させ、且つ前記第１、前記第３及び前記第４のスイッチを共にオン状態、前記第２のスイッチをオフ状態に制御することで、前記基準電源電圧を前記第１及び第２のノードと、前記第１の出力端子に供給し、
   前記第４の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に、前記負極電圧信号供給回路により前記負極電圧信号を前記第２のノードに供給させ、且つ前記第２及び第３のスイッチを共にオン状態、前記第１及び第４のスイッチを共にオフ状態に制御することで、前記負極電圧信号を前記第２のスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第３のスイッチを介して前記第１のノードに供給することを特徴とする請求項２又は３に記載の出力回路。
5. 前記制御部は、
   前記正極電圧信号を前記第１の出力端子から出力させる場合には、前記正極電圧信号の電圧値に応じて、互いに異なる電圧値を有する少なくとも２つの電圧のうちから１つを選択して前記第１のスイッチを構成する前記Ｐチャネル型トランジスタのゲートに供給することで前記第１のスイッチをオン状態に設定する第１の電圧制御回路と、
   前記負極電圧信号を前記第１の出力端子から出力させる場合には、前記負極電圧信号の電圧値に応じて、互いに異なる電圧値を有する少なくとも２つの電圧のうちから１つを選択して前記第２のスイッチを構成する前記Ｎチャネル型トランジスタのゲートに供給することで前記第２のスイッチをオン状態に設定する第２の電圧制御回路と、を含むことを特徴とする請求項３に記載の出力回路。
6. 前記第１の電圧制御回路は、前記正極電圧信号の電圧値に対応したｋ（ｋは２以上の整数）ビットのデジタルデータのうちの所定の第１のビットに基づき、前記第１のスイッチを構成するＰチャネル型トランジスタのゲートに供給する電圧を選択し、
   前記第２の電圧制御回路は、前記負極電圧信号の電圧値に対応した前記ｋビットのデジタルデータのうちの所定の第２のビットに基づき、前記第２のスイッチを構成するＮチャネル型トランジスタのゲートに供給する電圧を選択することを特徴とする請求項５に記載の出力回路。
7. 前記第１のスイッチを構成する前記Ｐチャネル型トランジスタのゲートと前記第１のノードとの間に接続された第１の容量素子と、
   前記第２のスイッチを構成する前記Ｎチャネル型トランジスタのゲートと前記第２のノードとの間に接続された第２の容量素子と、
   前記第１のスイッチのオンオフ制御を行う第１の電圧制御回路と、
   前記第２のスイッチのオンオフ制御を行う第２の電圧制御回路と、
   を更に備え、
   前記第１の電圧制御回路は、前記Ｐチャネル型トランジスタをオン状態に設定する第１の電圧又はオフ状態に設定する第２の電圧を、前記Ｐチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行い、
   前記第２の電圧制御回路は、前記Ｎチャネル型トランジスタをオン状態に設定する第３の電圧又はオフ状態に設定する第４の電圧を、前記Ｎチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行うことを特徴とする請求項２〜４のいずれか１に記載の出力回路。
8. 前記正極電圧信号供給回路は、
   第１の差動入力信号を受ける第１の差動増幅段と、第１の内部スイッチ群により活性、非活性が制御される第１の出力増幅段を含み、
   前記第１の出力増幅段の出力ノードが前記第１のノードに接続され、
   前記第１の差動増幅段は、外部からの正極入力信号と前記第１のノードに出力される前記正極電圧信号を前記第１の差動入力信号として受け、
   前記第１の出力増幅段は、前記第１の内部スイッチ群により活性とされるときに前記正極電圧信号を前記第１のノードに供給し、前記第１の内部スイッチ群により非活性とされるときに前記正極電圧信号の前記第１のノードへの供給を遮断し、
   前記負極電圧信号供給回路は、
   第２の差動入力信号を受ける第２の差動増幅段と、第２の内部スイッチ群により活性、非活性が制御される第２の出力増幅段を含み、
   前記第２の出力増幅段の出力ノードが前記第２のノードに接続され、
   前記第２の差動増幅段は、外部からの負極入力信号と前記第２のノードに出力される前記負極電圧信号を前記第２の差動入力信号として受け、
   前記第２の出力増幅段は、前記第２の内部スイッチ群により活性とされるときに前記負極電圧信号を前記第２のノードに供給し、前記第２の内部スイッチ群により非活性とされるときに前記負極電圧信号の前記第２のノードへの供給を遮断することを特徴とする請求項２〜７のいずれか１に記載の出力回路。
9. 第２の出力端子と、
   第３及び第４のノードと、
   オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、
   オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、
   オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、
   オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、を更に備え、
   前記正極電圧信号供給回路は、前記第１のノード又は前記第３のノードへの前記正極電圧信号の供給又は遮断を制御し、
   前記負極電圧信号供給回路は、前記第２のノード又は前記第４のノードへの前記負極電圧信号の供給又は遮断を制御し、
   前記第５のスイッチは、ソース及びバックゲートが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続されたＰチャネル型トランジスタで構成され、
   前記第６のスイッチは、ソース及びバックゲートが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続されたＮチャネル型トランジスタで構成されることを特徴とする請求項２〜８のいずれか１に記載の出力回路。
10. 前記制御部は、
    前記正極電圧信号が前記第１の出力端子へ出力され、且つ、前記負極電圧信号が前記第２の出力端子へ出力される状態と、前記正極電圧信号が前記第２の出力端子へ出力され、且つ、前記負極電圧信号が前記第１の出力端子へ出力される状態とを、所定のタイミングで切り替えることを特徴とする請求項９に記載の出力回路。
11. 基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、
    前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、
    第１の出力端子と、
    オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、
    オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、
    オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、
    オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、
    前記第１のスイッチのオンオフ制御を行う第１の電圧制御回路と、
    前記第２のスイッチのオンオフ制御を行う第２の電圧制御回路と、
    前記第１のスイッチ及び前記第１のノード間に接続されている第１の容量素子と、
    前記第２のスイッチ及び前記第２のノード間に接続されている第２の容量素子と、を有し、
    前記第１のスイッチは、ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成され、
    前記第２のスイッチは、ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されており、
    前記第１の容量素子は、一端が前記第１のノードに接続されており、他端が前記第１のスイッチを構成する前記Ｐチャネル型トランジスタのゲートに接続されており、
    前記第２の容量素子は、一端が前記第２のノードに接続されており、他端が前記第２のスイッチを構成する前記Ｎチャネル型トランジスタのゲートに接続されており、
    前記第１の電圧制御回路は、前記Ｐチャネル型トランジスタをオン状態に設定する第１の電圧又はオフ状態に設定する第２の電圧を、前記Ｐチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行い、
    前記第２の電圧制御回路は、前記Ｎチャネル型トランジスタをオン状態に設定する第３の電圧又はオフ状態に設定する第４の電圧を、前記Ｎチャネル型トランジスタのゲートに供給、又はその電圧供給を遮断する制御を行うことを特徴とする出力回路。
12. 前記正極電圧信号及び前記負極電圧信号を所定のタイミングで切替えて前記第１の出力端子から出力するように前記第１〜第４のスイッチ、前記正極電圧信号供給回路及び前記負極電圧信号供給回路、前記第１の電圧制御回路及び前記第２の電圧制御回路を制御する制御部を含むことを特徴とする請求項１１に記載の出力回路。
13. 前記制御部は、
    前記正極電圧信号を前記第１の出力端子から出力させる場合には、前記第１の電圧制御回路からの前記第１及び第２の電圧の供給を遮断して、前記第１の電圧に基づき前記第１の容量素子に蓄積した電荷により前記第１のスイッチを構成するＰチャネル型トランジスタをオン状態に維持し、
    前記負極電圧信号を前記第１の出力端子から出力させる場合には、前記第３及び第４の電圧の供給を遮断し、前記第３の電圧に基づき前記第２の容量素子に蓄積した電荷により前記第２のスイッチを構成するＮチャネル型トランジスタをオン状態に維持するように制御することを特徴とする請求項１２に記載の出力回路。
14. 前記制御部は、制御期間として、前記負極電圧信号から前記正極電圧信号に出力を切替えるための第１の期間と、前記正極電圧信号を前記第１の出力端子から出力させる第２の期間と、前記正極電圧信号から前記負極電圧信号に出力を切替えるための第３の期間と、前記負極電圧信号を前記第１の出力端子から出力させる第４の期間を少なくとも設け、
    前記第１の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させ、且つ前記第２〜第４のスイッチを共にオン状態、前記第１のスイッチをオフ状態に制御することで、前記基準電源電圧を前記第１及び第２のノードと、前記第１の出力端子に供給し、前記第１のスイッチは、前記第１の期間の後半にオン状態に切り替え、前記第１の容量素子に前記第１の電圧に基づく電荷を蓄積し、
    前記第２の期間では、前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させると共に、前記正極電圧信号供給回路により前記正極電圧信号を前記第１のノードに供給させ、且つ、前記第１の電圧制御回路からの電圧供給を遮断し、前記第１の容量素子に蓄積した電荷により前記第１のスイッチをオン状態に制御し、且つ、前記第４のスイッチをオン状態、前記第２及び第３のスイッチを共にオフ状態に制御することで、前記正極電圧信号を前記第１のスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第４のスイッチを介して前記第２のノードに供給し、
    前記第３の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に、前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させ、且つ前記第１、前記第３及び前記第４のスイッチを共にオン状態、前記第２のスイッチをオフ状態に制御することで、前記基準電源電圧を前記第１及び第２のノードと、前記第１の出力端子に供給し、前記第２のスイッチは、前記第３の期間の後半にオン状態に切り替え、前記第２の容量素子に前記第２の電圧に基づく電荷を蓄積し、
    前記第４の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に、前記負極電圧信号供給回路により前記負極電圧信号を前記第２のノードに供給させ、且つ、前記第２の電圧制御回路からの電圧供給を遮断し、前記第２の容量素子に蓄積した電荷により前記第２のスイッチをオン状態に制御し、且つ、前記第３のスイッチをオン状態、前記第１及び第４のスイッチを共にオフ状態に制御することで、前記負極電圧信号を前記第２のスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第３のスイッチを介して前記第１のノードに供給することを特徴とする請求項１２又は１３に記載の出力回路。
15. 前記正極電圧信号供給回路は、
    第１の差動入力信号を受ける第１の差動増幅段と、第１の内部スイッチ群により活性、非活性が制御される第１の出力増幅段を含み、
    前記第１の出力増幅段の出力ノードが前記第１のノードに接続され、
    前記第１の差動増幅段は、外部からの正極入力信号と前記第１のノードに出力される前記正極電圧信号を前記第１の差動入力信号として受け、
    前記第１の出力増幅段は、前記第１の内部スイッチ群により活性とされるときに前記正極電圧信号を前記第１のノードに供給し、前記第１の内部スイッチ群により非活性とされるときに前記正極電圧信号の前記第１のノードへの供給を遮断し、
    前記負極電圧信号供給回路は、
    第２の差動入力信号を受ける第２の差動増幅段と、第２の内部スイッチ群により活性、非活性が制御される第２の出力増幅段を含み、
    前記第２の出力増幅段の出力ノードが前記第２のノードに接続され、
    前記第２の差動増幅段は、外部からの負極入力信号と前記第２のノードに出力される前記負極電圧信号を前記第２の差動入力信号として受け、
    前記第２の出力増幅段は、前記第２の内部スイッチ群により活性とされるときに前記負極電圧信号を前記第２のノードに供給し、前記第２の内部スイッチ群により非活性とされるときに前記負極電圧信号の前記第２のノードへの供給を遮断することを特徴とする請求項１２〜１４のいずれか１に記載の出力回路。
16. 第２の出力端子と、
    第３及び第４のノードと、
    オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、
    オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、
    オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、
    オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、を更に備え、
    前記正極電圧信号供給回路は、前記第１のノード又は前記第３のノードへの前記正極電圧信号の供給又は遮断を制御し、
    前記負極電圧信号供給回路は、前記第２のノード又は前記第４のノードへの前記負極電圧信号の供給又は遮断を制御し、
    前記第５のスイッチは、ソースが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続されたＰチャネル型トランジスタで構成され、
    前記第６のスイッチは、ソースが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続されたＮチャネル型トランジスタで構成されることを特徴とする請求項１２〜１５のいずれか１に記載の出力回路。
17. 前記制御部は、
    前記正極電圧信号が前記第１の出力端子へ出力され、且つ、前記負極電圧信号が前記第２の出力端子へ出力される状態と、前記正極電圧信号が前記第２の出力端子へ出力され、且つ、前記負極電圧信号が前記第１の出力端子へ出力される状態とを、所定のタイミングで切り替えることを特徴とする請求項１６に記載の出力回路。
18. 前記Ｐチャネル型トランジスタ及び前記Ｎチャネル型トランジスタは、薄膜トランジスタであることを特徴とする請求項１１に記載の出力回路。
19. 請求項１〜１８のいずれか１に記載の出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を複数の前記出力回路から出力することを特徴とするデータドライバ。
20. 請求項１〜１８のいずれか１に記載の出力回路を複数含み、複数の前記出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力するデータドライバと、
    前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有することを特徴とする表示装置。

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