KR20120079321A - 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법 - Google Patents

디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법 Download PDF

Info

Publication number
KR20120079321A
KR20120079321A KR1020110000549A KR20110000549A KR20120079321A KR 20120079321 A KR20120079321 A KR 20120079321A KR 1020110000549 A KR1020110000549 A KR 1020110000549A KR 20110000549 A KR20110000549 A KR 20110000549A KR 20120079321 A KR20120079321 A KR 20120079321A
Authority
KR
South Korea
Prior art keywords
buffer
switch
buffers
unit
data
Prior art date
Application number
KR1020110000549A
Other languages
English (en)
Inventor
박현상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110000549A priority Critical patent/KR20120079321A/ko
Priority to US13/292,360 priority patent/US20120169783A1/en
Priority to TW100144283A priority patent/TW201237843A/zh
Priority to DE102011089176A priority patent/DE102011089176A1/de
Priority to JP2011280063A priority patent/JP2012141609A/ja
Priority to CN2011104619144A priority patent/CN102592533A/zh
Publication of KR20120079321A publication Critical patent/KR20120079321A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/023—Power management, e.g. power saving using energy recovery or conservation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

극성 반전 구동을 수행하는 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법이 개시된다. 본 발명의 일실시예에 따른 디스플레이 구동회로는, 계조 전압을 수신하고 패널을 구동하기 위한 데이터 신호를 발생하며, 상기 패널의 m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 포함하는 버퍼부와, 상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부 및 상기 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 복수의 스위치들을 포함하며, 차지 쉐어링 동작시 상기 복수의 스위치들이 턴온되는 제2 스위치부를 구비하는 것을 특징으로 한다.

Description

디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법{Display driving circuit and operating method thereof}
본 발명은 디스플레이 구동회로 및 그 구동방법에 관한 것으로서, 자세하게는 극성 반전 구동을 수행하는 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법에 관한 것이다.
일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 평판 표시 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀들이 배치된다. 디스플레이 구동 집적회로(Display Driver IC)에서 제공되는 데이터 신호에 의해 픽셀들이 구동됨에 따라 패널에 화상이 구현된다.
픽셀들의 열화를 방지하기 위하여, 픽셀의 극성을 반전시켜 구동하는 극성 반전 구동방식이 제안되어 널리 이용되고 있다. 극성 반전 구동방식은 프레임 단위로 극성을 반전시키는 프레임 반전 방식, 라인 단위로 극성을 반전시키는 라인 반전 방식, 및 픽셀 단위로 극성을 반전시키는 도트 반전 방식 등으로 구별될 수 있다.
상기와 같은 극성 반전 구동방식을 적용하기 위한 방안으로서, 양의 극성을 갖는 데이터 신호를 출력하는 버퍼와 음의 극성을 갖는 데이터 신호를 출력하는 버퍼 및 상기 버퍼들로부터의 출력 신호를 스위칭하기 위한 다수 개의 스위치들이 디스플레이 구동회로 내에 배치된다. 또한, 극성 반전 구동방식을 적용하는 경우, 소비전력 절감 및 시인성 개선을 위하여 버퍼들의 출력 라인의 전하를 일시적으로 공유하는 차지 쉐어링(charge sharing) 기능이 활용되고 있으며, 상기 차지 쉐어링 기능을 위한 다수 개의 스위치들이 디스플레이 구동회로 내에 더 배치된다. 이와 같은 스위치들의 개수의 증가는 디스플레이 구동회로의 제조 단가를 상승시키고 또한 다이(die) 면적을 증가시키는 문제를 야기한다.
따라서, 본 발명은 스위치들의 개수에 증가에 따라 제조 단가가 상승하고 다이(die) 면적이 증가하는 문제를 개선한 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 디스플레이 구동회로는, 계조 전압을 수신하고 패널을 구동하기 위한 데이터 신호를 발생하며, 상기 패널의 m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 포함하는 버퍼부와, 상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부 및 상기 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 복수의 스위치들을 포함하며, 차지 쉐어링 동작시 상기 복수의 스위치들이 턴온되는 제2 스위치부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 디스플레이 구동회로는, m 개의 데이터 라인에 대응하여 (m+n) 개의 버퍼들을 포함하며, 계조 전압을 수신하고 패널을 구동하기 위한 데이터 신호를 발생하는 버퍼부와, 상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부 및 상기 패널의 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 제2 스위치부를 구비하며, 제1 및 제2 스위치부의 제1 연결상태시, 상기 (m+n) 개의 버퍼들 중 제1 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되고, 제1 및 제2 스위치부의 제2 연결상태시, 상기 (m+n) 개의 버퍼들 중 제2 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 디스플레이 장치는, 다수의 픽셀들을 구비하는 패널과, 게이트 라인을 통해 상기 패널로 게이트 신호를 제공하는 게이트 드라이버 및 m 개의 데이터 라인을 통해 상기 패널로 데이터 신호를 제공하는 소스 드라이버를 구비하고, 상기 소스 드라이버는, 계조 전압을 수신하고 상기 데이터 신호를 발생하며, 상기 패널의 m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 포함하는 버퍼부와, 상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부 및 상기 m 개의 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 복수의 스위치들을 포함하며, 차지 쉐어링 동작시 상기 복수의 스위치들이 턴온되는 제2 스위치부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 패널을 구동하기 위한 디스플레이 구동회로의 동작방법에 있어서, 상기 디스플레이 구동회로는, m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 구비하며, 상기 동작방법은, 제1 스위치부의 스위칭 동작에 기반하여, 상기 제1 및 제2 버퍼부로 출력되는 계조 전압의 전달 경로를 제어하는 단계와, 상기 제1 및 제2 버퍼부로부터 데이터 신호를 발생하는 단계와, 제2 스위치부의 스위칭 동작에 기반하여, 상기 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 단계 및 차지 쉐어링 동작을 수행하기 위하여, 상기 제2 스위치부에 구비되는 복수의 스위치들을 스위칭하여 상기 m 개의 데이터 라인을 서로 전기적으로 연결시키는 단계를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법에 따르면, 차지 쉐어링 동작이 적용된 극성 반전 구동을 수행함으로써 소비전력을 감소하며 시인성을 향상함과 동시에, 디스플레이 구동회로 내에 구비되는 스위치의 개수를 감소함으로써 제조 단가를 감소하고 다이(die) 면적을 감소할수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 디스플레이 장치의 구성을 나타내는 블록도이다.
도 2는 도 1의 소스 드라이버의 구성의 일예를 나타내는 블록도이다.
도 3은 도트 반전 방식에 따라 패널을 구동하는 일예를 나타내는 도면이다.
도 4는 도 1의 소스 구동회로의 일 구현예를 자세하게 나타낸 블록도이다.
도 5a,b는 도 4의 소스 드라이버의 제1 및 제2 스위치부의 구체적인 동작을 나타내는 블록도이다.
도 6a,b는 도 4의 제1 및 제2 스위치부를 구현하는 일예를 나타내는 회로도이다.
도 7은 차지 쉐어링 동작에 따른 제2 스위치부의 연결상태를 나타내는 회로도이다.
도 8은 버퍼부에 구비되는 버퍼의 일 구현예를 나타내는 회로도이다.
도 9는 도 6a,b 및 도 7에 도시된 소스 드라이버의 동작 타이밍을 나타내기 위한 타이밍도이다.
도 10은 버퍼의 다른 구현예를 나타내며는 블록도 및 회로도이다.
도 11a,b는 소스 드라이버를 구현하기 위한 레이아웃의 일예를 나타내는 블록도이다.
도 12a,b은 본 발명의 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다.
도 13a,b은 본 발명의 또 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다.
도 14a,b 내지 도 16은 본 발명의 또 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다.
도 17은 도 14a,b 내지 도 16에 도시된 소스 드라이버의 동작 타이밍을 나타내기 위한 타이밍도이다.
도 18a,b는 본 발명의 또 다른 실시예에 따른 소스 드라이버)의 구성을 나타내는 블록도이다.
도 19 및 도 20은 본 발명의 일실시예에 따른 디스플레이 구동회로의 동작방법을 나타내는 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000: 디스플레이 장치
1100: 패널
1200: 소스 드라이버
1300: 게이트 드라이버
1400: 타이밍 컨트롤러
1500: 전압 생성부
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 디스플레이 장치의 구성을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 상기 디스플레이 장치(1000)는 화상을 표시하는 패널(1100)과, 패널(1100)을 구동하기 위한 구동회로를 구비한다. 상기 구동회로는, 패널의 데이터 라인(DL1~DLm)을 구동하는 소스 드라이버(1200), 패널의 게이트 라인(GL1~GLn)을 구동하는 게이트 드라이버(1300), 상기 드라이버들을 제어하기 위한 각종 타이밍 신호나 데이터(RGB DATA, CONT1, CONT2)를 발생하는 타이밍 컨트롤러(1400) 및 디스플레이 구동에 필요한 각종 전압들(VON, VOFF, AVDD, VCOM)을 발생하는 전압 생성부(1500)를 포함할 수 있다.
디스플레이 장치(1000)는 각종 평판 디스플레이 장치 중 어느 하나가 적용될 수 있다. 예컨대, 평판 디스플레이 장치는 액정 표시 장치(liquid crystal display)(LCD), 유기 EL(electro luminance) 표시 장치, PDP(plasma display panel) 장치 등을 포함할 수 있으며, 본 발명의 실시예에 따른 디스플레이 장치(1000)는 이들 장치 중 어느 하나가 적용될 수 있다. 설명의 편의상, 아래에서는 본 발명을 설명함에 있어서 액정 표시 장치를 예로 들어 설명한다.
패널(1100)은 복수의 게이트 라인(GL1-GLn)과, 게이트 라인들과 교차하는 방향으로 배치되는 복수의 데이터 라인(DL1~DLm)과, 게이트 라인 및 데이터 라인이 교차하는 영역에 배열된 픽셀들(PX)을 포함한다. 디스플레이 장치(1000)가 박막 트랜지스터(Thin Film Transistor, TFT) 액정 디스플레이 장치인 경우, 각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터 및 스토리지 커패시터를 포함한다(이상, 미도시). 이러한 픽셀 구조에서는, 게이트 라인이 선택되면 선택된 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온되고, 이어서 소스 드라이버(1200)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 데이터 신호가 인가된다. 데이터 신호는 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되며, 액정 및 스토리지 커패시터들이 구동됨으로써 디스플레이 동작이 이루어진다.
한편, 타이밍 컨트롤러(1400)는 외부 장치로부터 입력되는 외부 데이터(I_DATA), 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC), 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE)를 입력받는다. 타이밍 컨트롤러(1400)는 소스 드라이버(1200)와의 인터페이스 사양에 맞도록 포맷(format)을 변환한 픽셀 데이터(RGB DATA)를 생성하고 이를 소스 드라이버(1200)로 출력한다. 또한, 타이밍 컨트롤러(1400)는 소스 드라이버(1200) 및 게이트 드라이버(1300)의 타이밍을 제어하기 위한 각종 제어신호들을 발생하며, 하나 이상의 제1 제어신호들(CONT1)을 소스 드라이버(1200)로 출력하고 하나 이상의 제2 제어신호들(CONT2)을 게이트 드라이버(1300)로 출력한다. 또한, 전압 생성부(1500)는 외부로부터 전원 전압(VDD)을 입력받고, 디스플레이 장치(1000)의 동작에 필요한 다양한 전압들을 생성한다. 예컨대, 게이트 온 전압(VON), 게이트 오프 전압(VOFF)을 발생하여 게이트 드라이버(1300)로 출력하고, 아날로그 전원 전압(AVDD), 공통 전압(VCOM)을 발생하여 소스 드라이버(1200)로 출력한다.
도 2는 도 1의 소스 드라이버의 구성의 일예를 나타내는 블록도이다. 도 1 및 도 2를 참조하여 상기 소스 드라이버의 구성 및 동작을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 소스 드라이버(1200)는 래치부(1210), 디코더부(1220), 제1 스위치부(1230), 버퍼부(1240) 및 제2 스위치부(1250)를 포함할 수 있다. 또한, 소스 드라이버(1200)는 제1 및 제2 스위치부(1230, 1250)의 스위칭 동작을 제어하기 위한 각종 스위칭 제어신호들을 발생하는 스위칭 제어부(1260)를 더 구비할 수 있다.
소스 드라이버(1200)는 m 개의 데이터 라인(DL1~DLm)에 대응하여 m 개의 채널을 구비할 수 있으며, 패널(1100)을 구동하기 위한 데이터 신호(Y1~Ym)를 m 개의 채널을 통해 출력한다. 상기 데이터 신호(Y1~Ym)는 패널(1100)의 하나의 게이트 라인의 픽셀들을 구동하기 위해 제공되는 신호이며, n 개의 게이트 라인(GL1-GLn) 각각에 대해 데이터 신호(Y1~Ym)를 출력함에 의하여 하나의 프레임(frame)이 패널(1100)에 구현된다.
래치부(1210)는 패널(1100)을 구동하기 위한 픽셀 데이터(D1~Dm)를 수신하고 이를 래치한다. 상기 픽셀 데이터(D1~Dm)는 도 1의 타이밍 콘트롤러(1400)로부터 제공되는 픽셀 데이터(RGB DATA)일 수 있다. 래치부(1210)는 픽셀 데이터(D1~Dm)를 수신하여 이를 저장하고, 저장된 픽셀 데이터(D1~Dm)를 병렬하게 디코더부(1220)로 출력한다.
디코더부(1220)는 디지털 신호에 해당하는 상기 픽셀 데이터(D1~Dm)를 아날로그 전압으로 디코딩한다. 디코더부(1220)는 소스 드라이버(1200)의 채널 수에 해당하는 디코더들(미도시)를 포함하고, 각각의 디코더로는 해당 픽셀 데이터와 복수의 계조 전압(VG[1:a])이 제공된다. 각각의 디코더는 픽셀 데이터를 디코딩하고, 디코딩 결과에 따라 복수의 계조 전압(VG[1:a]) 중 어느 하나의 계조 전압을 선택하여 출력한다. 예컨대, 각각의 픽셀 데이터가 k 비트로 이루어지고 복수의 계조 전압(VG[1:a])이
Figure pat00001
개의 계조 전압들을 포함하는 경우, 각각의 디코더는 k 비트로 이루어지는 데이터를 디코딩하여 어느 하나의 계조 전압을 선택하여 출력한다. 소스 드라이버(1200)는 복수의 계조 전압(VG[1:a])을 발생하기 위한 계조 전압 발생부(미도시)를 구비할 수 있다. 계조 전압 발생부(미도시)로부터 발생된 전압들을 기준 계조 전압(VG[1:a])으로 지칭하고, 디코더부(1220)에 의하여 m 개의 채널 각각에 대응하여 선택된 전압들을 계조 전압(V1~Vm)으로 지칭한다.
디코더부(1220)로부터 출력되는 계조 전압(V1~Vm)은 제1 스위치부(1230), 버퍼부(1240)를 거쳐 제2 스위치부(1250)로 제공되며, 제2 스위치부(1250)의 출력은 데이터 신호(Y1~Ym)로서 패널(1100)의 데이터 라인(DL1~DLm)으로 제공된다. 제1 스위치부(1230)는 다수의 스위치들(미도시)을 포함하고, 상기 스위치들의 스위칭 동작에 기반하여 버퍼부(1240)로 제공되는 계조 전압(V1~Vm)의 전달 경로를 제어한다. 본 발명의 실시예에 따르면, 상기 버퍼부(1240)는 m 개의 데이터 라인(DL1~DLm)에 대응하여 m 개의 메인 버퍼들을 포함하는 제1 버퍼부(미도시)와, 추가로 배치되는 하나 이상의 서브 버퍼를 포함하는 제2 버퍼부(미도시)를 구비할 수 있다. 제2 버퍼부(미도시)가 n 개의 서브 버퍼를 포함하는 경우, 제1 스위치부(1230)는 m 개의 계조 전압(V1~Vm)을 수신하고, 스위칭 동작에 기반하여 상기 계조 전압(V1~Vm)을 (m+n) 개의 버퍼들 중 m 개의 버퍼들로 각각 제공할 수 있다.
버퍼부(1240)는 계조 전압(V1~Vm)을 수신하고 이를 버퍼링하여 패널(1100)을 구동하기 위한 데이터 신호(Y1~Ym)를 발생한다. 버퍼부(1240)는 다수의 버퍼들을 포함하며, 전술한 바와 같이 m 개의 메인 버퍼들을 포함하는 제1 버퍼부(미도시)와 하나 이상의 서브 버퍼를 포함하는 제2 버퍼부(미도시)를 구비한다. 버퍼부(1240)로부터 출력되는 데이터 신호(Y1~Ym)는 제2 스위치부(1250)로 병렬하게 제공되며, 제2 스위치부(1250)는 스위칭 동작에 기반하여 데이터 라인(DL1~DLm)으로 제공되는 데이터 신호(Y1~Ym)의 전달 경로를 제어한다. 즉, 제2 스위치부(1250)는, (m+n) 개의 버퍼들과 m 개의 데이터 라인들(DL1~DLm) 사이의 데이터 신호(Y1~Ym)의 전달 경로를 제어한다.
스위칭 제어부(1260)는, 외부(예컨대 도 1의 타이밍 콘트롤러)로부터의 신호에 응답하여 전술한 바와 같은 각종 스위칭 동작을 제어하기 위한 제어신호들을 발생한다. 스위칭 제어부(1260)에서 발생된 제어신호들은 제1 및 제2 스위치부(1230, 1250) 및 버퍼부(1240)로 제공될 수 있다. 예컨대, 스위칭 제어부(1260)는 극성 제어신호(POL) 및 클록신호(CLK1)를 수신하고, 상기 수신된 극성 제어신호(POL) 및 클록신호(CLK1)를 이용하여 각종 스위칭 제어신호들(Ctrl_IN(INB), Ctrl_OUT(OUTB), Ctrl_CS(CSB))을 발생할 수 있다. 극성 제어신호(POL)는 패널의 극성 구동에 관계된 주기를 갖는 신호이며, 예컨대 상기 극성 제어신호(POL)는 하나의 스캔 단위에 대응하는 주기를 갖거나, 또는 그 이상의 스캔 단위에 대응하는 주기를 갖는다. 또는 상기 극성 제어신호(POL)는 하나의 프레임 단위에 대응하는 주기를 가질 수 있다.
액정 디스플레이 장치의 경우, 액정의 특성 열화 방지를 위하여 극성 반전 방식으로 패널을 구동할 수 있으며, 이에 따라, 극성 반전 방식을 적용하기 위하여 상기 버퍼부(1240)는 양의 극성을 갖는 신호를 발생하는 버퍼들(포지티브 버퍼)과 음의 극성을 갖는 신호를 발생하는 버퍼들(네거티브 버퍼)을 구비할 수 있다. m 개의 메인 버퍼들 중 일부는 계조 전압을 수신하여 양의 극성을 갖는 데이터 신호를 발생하는 포지티브 버퍼이며, 다른 일부의 메인 버퍼는 음의 극성을 갖는 데이터 신호를 발생하는 네거티브 버퍼이다. 또한, n 개의 서브 버퍼는 서로 동일한 극성을 갖는 데이터 신호를 발생하는 버퍼일 수 있으며, 또는 서로 다른 극성을 갖는 데이터 신호를 발생하는 버퍼일 수도 있다.
도 3은 도트 반전 방식에 따라 패널을 구동하는 일예를 나타내는 도면이다. 도 3의 (a)는 픽셀 단위로 극성을 반전시키는 일반적인 도트 반전 방식으로서, 어느 하나의 게이트 라인에 배치된 m 개의 픽셀이 하나의 픽셀마다 +와 -의데이터 신호로 교번하게 구동된다. 예컨대, 첫 번째 게이트 라인의 픽셀들을 구동하기 위하여, 홀수 번째 데이터 라인으로 양의 극성을 갖는 데이터 신호가 제공되며, 짝수 번째 데이터 라인으로 음의 극성을 갖는 데이터 신호가 제공된다. 또한, 두 번째 게이트 라인의 픽셀들을 구동하기 위하여, 홀수 번째 데이터 라인으로 음의 극성을 갖는 데이터 신호가 제공되며, 짝수 번째 데이터 라인으로 양의 극성을 갖는 데이터 신호가 제공된다.
한편, 도 3의 (b)는 H2 도트 반전 방식으로 패널을 구동하는 예를 나타낸다. 상기와 같은 방식의 경우, 도 3의 (b)에 도시된 바와 같이 어느 하나의 게이트 라인에 배치된 m 개의 픽셀이 두 개의 픽셀마다 +와 -의 데이터 신호로 교번하게 구동된다. 예컨대, 첫 번째 게이트 라인의 픽셀들을 참조하면, 제1 및 제2 데이터 라인으로는 양의 극성을 갖는 데이터 신호가 제공되며, 제3 및 제4 데이터 라인으로는 음의 극성을 갖는 데이터 신호가 제공된다. 또한, H2 도트 반전 방식의 경우, 도 3의 (b)에 도시된 바와 같이 두 개의 스캔 단위별로 각 채널의 극성이 변동될 수 있다. 또는, H2 도트 반전 방식으로 패널을 구동함에 있어서도 각각의 스캔 단위별로 각 채널의 극성을 변동시켜 구동할 수도 있다. 본 발명의 실시예에 따른 디스플레이 장치(1000) 또는 소스 드라이버(1200)는, 상기 도 3의 (a) 및 (b)에 도시된 바와 같이 패널(1100)을 극성 구동할 수 있으며, 이외에도 기타 다양한 방식에 따라 패널(1100)을 극성 구동할 수 있다.
상기와 같은 극성 반전 방식을 적용하기 위하여, 제1 버퍼부(미도시)는 m/2 개의 포지티브 버퍼들과 m/2 개의 네거티브 버퍼들을 포함할 수 있다. 또한, 제1 버퍼부(미도시)의 버퍼들은 포지티브 버퍼와 네거티브 버퍼가 서로 교번하도록 배치될 수 있다. 데이터 라인(DL1~DLm)으로 제공되는 신호의 극성을 변동하기 위하여, 제1 스위치부(1210)는 어느 하나의 계조 전압을 포지티브 버퍼의 입력으로 제공되도록 스위칭하거나 또는 네거티브 버퍼의 입력으로 제공되도록 스위칭한다.
한편, 도 3에 도시된 바와 같은 극성 반전 방식을 적용하는 경우, 각각의 데이터 라인을 통해 전송되는 데이터 신호의 극성이 매 스캔 주기별(또는 두 개의 스캔 주기별)로 변동하게 된다. 예컨대, 제1 게이트 라인(GL1) 선택시 제1 데이터 라인(DL1)으로 양의 극성의 데이터 신호가 제공된 경우, 제2 게이트 라인(GL2) 선택시에는 제1 데이터 라인(DL1)으로 음의 극성의 데이터 신호가 제공된다. 이 경우, 제2 게이트 라인(GL2)의 픽셀들을 실제 구동하기 이전에, 양 또는 음의 전하들로 충전된 데이터 라인(DL1~DLm)을 외부로부터의 별도의 구동 없이 공통전압(VCOM) 근처의 레벨로 도달시키기 위하여 차지 쉐어링(charge sharing) 동작을 수행할 수 있다. 차지 쉐어링 동작시, 소스 드라이버(1200)의 모든 출력단을 플로팅시키고, 추가의 스위치(미도시)를 통해 데이터 라인(DL1~DLm)을 모두 연결시킴으로써 데이터 라인(DL1~DLm) 각각에 충전된 전하가 서로 공유된다.
디스플레이 장치(1000)가 대면적화, 고해상도화를 지속적으로 추구하고 있으며, 또한 동영상 화질 향상 및 3D 영상 지원 등을 목적으로 프레임 주파수를 증가시키고 있으므로, 각종 드라이버들로부터 출력되는 신호들은 높은 슬루 레이트(slew rate)를 가질 필요가 있다. 예컨대, 소스 드라이버(1200)는 각각의 채널을 통해 데이터 신호(Y1~Ym)를 출력하는데, 상기 데이터 신호(Y1~Ym)의 슬루 레이트를 증가시키기 위하여 소스 드라이버(1200)의 출력단의 스위치의 저항값을 감소하여야 한다. 그러나, 스위치의 저항값을 감소하기 위해서는 스위치의 사이즈가 증가하게 되므로, 소스 드라이버(1200)나 이를 포함하는 디스플레이 구동회로의 다이(die) 사이즈를 축소하는 데 제약이 발생하게 된다. 특히, 소스 드라이버(1200) 내에서, 실제 계조 전압(V1~Vm)이나 데이터 신호(Y1~Ym)를 스위칭하기 위한 스위치들 이외에 차지 쉐어링 동작을 수행하기 위한 다수의 스위치들이 추가로 구비되어야 하므로, 이와 같은 스위치들의 개수의 증가는 소스 드라이버(1200)나 이를 포함하는 디스플레이 구동회로의 다이(die) 사이즈를 증가시키게 된다.
도 4는 도 1의 소스 구동회로의 일 구현예를 자세하게 나타낸 블록도이다. 도 4에 도시된 소스 구동회로는, 액정 패널의 열화를 방지하기 위하여 극성 반전 방식에 따라 패널을 구동하며, 또한 극성 반전 구동 및 차지 쉐어링 동작을 위해 필요한 스위치의 개수를 감소하여 채널을 통해 출력되는 신호의 특성을 향상함과 함께 다이(die) 축소를 도모한다. 도 4의 소스 구동회로의 자세한 동작을 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 소스 구동회로(1200)의 제1 스위치부(1230)는 m 개의 계조 전압(V1~Vm)에 대응하여 m 개의 스위치 블록(SWI1~ SWIm)을 구비하며, 스위치 블록(SWI1~ SWIm) 각각은 하나 이상의 스위치를 포함한다. 또한, 버퍼부(1240)는 제1 버퍼부(1241)와 제2 버퍼부(1242)를 포함하며, 제1 버퍼부(1241)는 m 개의 계조 전압(V1~Vm)에 대응하여 m 개의 메인 버퍼를 포함한다. 상기 m 개의 메인 버퍼는 양의 극성을 갖는 데이터 신호를 발생하는 버퍼들(포지티브 버퍼들)과 음의 극성을 갖는 데이터 신호를 발생하는 버퍼들(네거티브 버퍼들)이 교번하게 배치될 수 있다. 또한, 제2 버퍼부(1242)는 하나 이상의 서브 버퍼를 포함하며, 도 4에서는 하나의 서브 버퍼가 제2 버퍼부(1242)에 구비되는 예가 도시된다.
한편, 제2 스위치부(1250)는 m 개의 데이터 신호(Y1~Ym)에 대응하여 m 개의 스위치 블록(SWO1~ SWOm)을 구비하며, 스위치 블록(SWO1~ SWOm) 각각은 하나 이상의 스위치를 포함한다. 제2 스위치부(1250)는 버퍼부(1240)로부터 데이터 신호(Y1~Ym)를 수신하고, 상기 수신된 데이터 신호(Y1~Ym)를 데이터 라인(DL1~DLm)을 통해 패널(1100)로 제공한다.
소스 드라이버(1200)의 m 개의 채널에 대응하여 m 개의 메인 버퍼가 나란하게 배치될 때, 좌측방향에 해당하는 위치를 제1 측으로 지칭하고 우측 방향에 해당하는 위치를 제2 측으로 지칭할 수 있다. 또한, 상기 m 개의 메인 버퍼에 대응하여 배치되는 제1 스위치부(1230)의 m 개의 스위치 블록(SWI1~ SWIm)을 제1 내지 제m 스위치 블록으로 지칭할 수 있으며, 제2 스위치부(1250)의 m 개의 스위치 블록(SWO1~ SWOm)을 제(m+1) 내지 제2m 스위치 블록으로 지칭할 수 있다. 제2 버퍼부(1242)는 제1 버퍼부(1241)의 제1 및 제2 측 중 어느 하나에 배치될 수 있으며, 예컨대 도 4에 도시된 바와 같이 제2 버퍼부(1242)는 양의 극성을 갖는 데이터 신호를 발생하는 제1 메인 버퍼에 인접하게 배치될 수 있다. 또한, 제2 버퍼부(1242)는 인접하게 배치되는 제1 메인 버퍼와 다른 극성을 갖는 데이터 신호(예컨대, 음의 극성을 갖는 데이터 신호)를 발생하는 서브 버퍼를 포함한다.
제1 스위치부(1230)의 스위치 블록들(SWI1~ SWIm)은 계조 전압(V1~Vm)을 수신하고, 수신된 계조 전압(V1~Vm)을 버퍼부(1240)로 출력한다. 도트 반전 방식에 따라 패널을 구동하는 경우, 스위치 블록들(SWI1~ SWIm) 각각은 해당 계조 전압을 포지티브 버퍼와 네거티브 버퍼로 교번하게 출력한다. 예컨대, 제1 스위치 블록(SWI1)은 홀수 번째 게이트 라인 선택시 해당 계조 전압(V1)을 포지티브 버퍼로 제공하며, 짝수 번째 게이트 라인 선택시 해당 계조 전압(V1)을 네거티브 버퍼로 제공한다. 이에 따라, 제1 및 제2 스위치부(1230, 1250)는 스캔 단위별로 제1 연결상태 또는 제2 연결상태가 되도록 스위칭이 제어된다.
도 4의 연결구조를 참조하면, 게이트 라인의 픽셀들을 제1 극성 타입으로 구동하기 위하여, m+1 개로 이루어지는 전체 버퍼들 중 제1 그룹의 m 개의 버퍼들이 선택된다. 또한, 게이트 라인의 픽셀들을 제2 극성 타입으로 구동하기 위하여, m+1 개로 이루어지는 전체 버퍼들 중 제2 그룹의 m 개의 버퍼들이 선택된다. 예컨대, 제1 게이트 라인 선택시 제1 스위치부(1230)는 제1 연결 상태를 가지며, 계조 전압(V1~Vm)이 각각 제1 그룹의 버퍼들(예컨대, m 개의 메인 버퍼들)로 제공된다. 이 경우, 홀수 번째의 계조 전압(V1, V3,.. Vm-1)은 각각 포지티브 버퍼로 제공되며, 짝수 번째의 계조 전압(V2, V4,.. Vm)은 각각 네거티브 버퍼로 제공된다. 이후, 제2 게이트 라인 선택시 제1 스위치부(1230)는 제2 연결 상태를 가지며, 계조 전압(V1~Vm)이 각각 제2 그룹의 버퍼들(예컨대, 서브 버퍼(1242) 및 제1 내지 (m-1) 메인 버퍼들(SWI1~ SWIm-1))로 제공된다. 이 경우, 홀수 번째의 계조 전압(V1, V3,.. Vm-1)은 각각 네거티브 버퍼로 제공되며, 짝수 번째의 계조 전압(V2, V4,.. Vm)은 각각 포지티브 버퍼로 제공된다.
제1 게이트 라인 선택시 제2 스위치부(1250) 또한 제1 연결 상태를 가진다. 제2 스위치부(1250)의 제1 연결 상태시, m 개의 메인 버퍼들(SWI1~ SWIm)로부터의 데이터 신호(Y1~Ym)가 제2 스위치부(1250)를 통해 데이터 라인(DL1~DLm)으로 제공된다. 이에 따라, 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 양의 극성을 가지며 홀수 번째의 데이터 라인(DL1, DL3,.. DLm-1)으로 제공된다. 반면에, 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 음의 극성을 가지며 짝수 번째의 데이터 라인(DL2, DL4,.. DLm)으로 제공된다.
또한, 제2 게이트 라인 선택시 제2 스위치부(1250)는 제2 연결 상태를 가지며, 서브 버퍼(1242) 및 제1 내지 (m-1) 메인 버퍼들(SWI1~ SWIm-1)로부터의 데이터 신호(Y1~Ym)가 데이터 라인(DL1~DLm)으로 제공된다. 이 경우, 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 음의 극성을 가지며 홀수 번째의 데이터 라인(DL1, DL3,.. DLm-1)으로 제공된다. 반면에, 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 양의 극성을 가지며 짝수 번째의 데이터 라인(DL2, DL4,.. DLm)으로 제공된다.
상기와 같은 구동방식에 따라, 하나의 프레임(frame)에 해당하는 n 개의 게이트 라인들의 픽셀에 대한 구동이 수행될 것이다. 또한, 이후의 프레임에서는 이전의 프레임에서와 서로 반대 극성으로 패널을 구동할 수 있다. 예컨대, 이전의 프레임에서 제1 게이트 라인은 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 양의 극성을 가지고 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 음의 극성을 가지도록 구동되었다면, 이후의 프레임에서 제1 게이트 라인은 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 음의 극성을 가지고 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 양의 극성을 가지도록 구동될 수 있다.
도 4에 도시된 제1 및 제2 스위치부(1230, 1240)의 연결 특성을 참조하면, 하나의 포지티브 버퍼와 하나의 네거티브 버퍼가 서로 쌍을 이루고 각각의 버퍼 쌍이 두 개의 데이터 라인을 독립적으로 구동하는 것이 아니라, 어느 하나의 채널에 대응하는 버퍼와 상기 버퍼로부터 제1 측에 위치하는 버퍼에 의하여 상기 채널의 데이터 라인이 구동되도록 한다. 이를 위하여, 제1 버퍼부(1241)의 제1 측에 하나 이상의 서브 버퍼를 포함하는 제2 버퍼부(1242)를 더 배치하고, 상기 메인 버퍼들과 서브 버퍼를 이용한 데이터 신호(Y1~Ym)의 전달 경로가 형성되도록 한다.
제1 스위치부(1230)는 제1 연결상태시 계조 전압(V1~Vm) 각각을 이에 대응하는 제1 내지 제m 메인 버퍼로 각각 제공한다. 또한, 제1 스위치부(1230)는 제2 연결상태시 계조 전압(V1~Vm) 각각을 제1 측 방향으로 위치한 메인 버퍼 또는 서브 버퍼로 제공한다. 예컨대, 제1 계조 전압(V1)은, 제1 스위치부(1230)의 제1 연결상태에 따라 제1 메인 버퍼(포지티브 버퍼)의 입력으로 제공되며, 제1 스위치부(1230)의 제2 연결상태에 따라 제1 메인 버퍼로부터 제1 측에 위치하는 서브 버퍼(네거티브 버퍼)의 입력으로 제공된다. 또한 제3 계조 전압(V3)은, 제1 스위치부(1230)의 제1 연결상태에 따라 제3 메인 버퍼(포지티브 버퍼)의 입력으로 제공되며, 제1 스위치부(1230)의 제2 연결상태에 따라 상기 제3 메인 버퍼로부터 제1 측에 위치하는 하나 이상의 버퍼(네거티브 버퍼) 중 어느 하나의 입력으로 제공된다. 도 4에는, 제3 계조 전압(V3)이 상기 제3 메인 버퍼로부터 제1 측에 인접한 제2 메인 버퍼(네거티브 버퍼)의 입력으로 제공되는 예가 도시된다.
이를 일반화하면, 제1 및 제2 스위치부(1230, 1250)의 제1 연결 상태에 따라, k 번째 계조 전압(k는 1 이상 m 이하의 정수)은 이에 대응하는 k 번째 메인 버퍼의 입력으로 제공된다. 또한, 제1 및 제2 스위치부(1230, 1250)의 제2 연결 상태에 따라, k 번째 계조 전압은 서브 버퍼 및 제1 내지 제(k-1) 메인 버퍼들 중 어느 하나의 버퍼의 입력으로 제공된다. 또한 상기와 같은 연결구조를 버퍼를 기준으로 하여 설명하면, k 번째 메인 버퍼는 이에 대응하는 k 번째 데이터 라인으로 데이터 신호를 전달하거나, 제2 측에 위치하는 어느 하나의 데이터 라인(예컨대, 제(k+1) 내지 제m 데이터 라인 중 어느 하나의 데이터 라인)으로 데이터 신호를 전달한다. 이와 같은 연결 구조는 일방향 연결 특성을 갖는 것으로서, 제1 스위치부(1230)는 제1 측 방향으로의 일방향 연결구조에 의해 버퍼부(1240)에 연결되며, 버퍼부(1240)는 제2 측 방향으로의 일방향 연결구조에 의해 제2 스위치부(1250)에 연결된다.
도 5a,b는 도 4의 소스 드라이버의 제1 및 제2 스위치부의 구체적인 동작을 나타내는 블록도이다. 도 5a는 제1 및 제2 스위치부의 제1 연결상태를 나타내며, 도 5b는 제1 및 제2 스위치부의 제2 연결상태를 나타낸다. 도 1 및 도 5a,b를 참조하여 본 발명의 소스 드라이버의 동작을 설명하면 다음과 같다.
제1 및 제2 스위치부(1230, 1250)의 연결상태는 스캔 단위로 변경된다. 예컨대, 제1 게이트 라인(GL1) 선택시 제1 및 제2 스위치부(1230, 1250)는 제1 연결상태를 가지며, 제2 게이트 라인(GL2) 선택시 제1 및 제2 스위치부(1230, 1250)는 제2 연결상태를 가진다. 제1 연결상태시, 제1 스위치부(1230)의 제1 내지 제m 스위치 블록(SWI1~SWIm)은 계조 전압(V1~Vm) 각각을 제1 내지 제m 메인 버퍼(1241_1~1241_m)로 각각 출력한다. 또한, 제2 스위치부(1250)의 제(m+1) 내지 제2m 스위치 블록(SWO1~SWOm)은 제1 내지 제m 메인 버퍼(1241_1~1241_m)로부터 데이터 신호(Y1~Ym)를 각각 수신하고, 수신된 데이터 신호(Y1~Ym)를 각각의 데이터 라인(DL1~DLm)으로 출력한다. 이에 따라, 홀수 번째의 데이터 신호(Y1, Y3,..)는 양의 극성을 가지며, 짝수 번째의 데이터 신호(Y2, Y4,..)는 음의 극성을 갖는다.
한편, 제1 및 제2 스위치부(1230, 1250)의 제2 연결상태시, 제1 스위치부(1230)의 제1 내지 제m 스위치 블록(SWI1~SWIm)은 계조 전압(V1~Vm) 각각을 서브 버퍼(1242)와 제1 내지 제(m-1) 메인 버퍼(1241_1~1241_m-1)로 각각 출력한다. 예컨대, 제1 스위치 블록(SWI1)은 제1 계조 전압(V1)을 서브 버퍼(1242)로 출력하고, 제2 스위치 블록(SWI2)은 제2 계조 전압(V2)을 제1 메인 버퍼(1241_1)로 출력한다.
제2 스위치부(1250)의 제(m+1) 내지 제2m 스위치 블록(SWO1~SWOm) 각각은 서브 버퍼(1242)와 제1 내지 제(m-1) 메인 버퍼(1241_1~1241_m-1)의 출력에 각각 연결된다. 서브 버퍼(1242)로부터 출력되는 데이터 신호(Y1)는 제(m+1) 스위치 블록(SWO1)을 통해 제1 데이터 라인(DL1)으로 제공되고, 제1 내지 제(m-1) 메인 버퍼(1241_1~1241_m-1)로부터 출력되는 데이터 신호(Y2~Ym)는 제(m+2) 내지 제2m 스위치 블록(SWO2~ SWOm)을 통해 제2 내지 제m 데이터 라인(DL2~DLm)으로 각각 제공된다. 이에 따라, 홀수 번째의 데이터 신호(Y1, Y3,..)는 음의 극성을 가지며, 짝수 번째의 데이터 신호(Y2, Y4,..)는 양의 극성을 갖는다.
도 6a,b는 도 4의 제1 및 제2 스위치부를 구현하는 일예를 나타내는 회로도이며, 도 7은 차지 쉐어링 동작에 따른 제2 스위치부의 연결상태를 나타내는 회로도이고, 도 8은 버퍼부에 구비되는 버퍼의 일 구현예를 나타내는 회로도이다. 또한, 도 9는 도 6a,b 및 도 7에 도시된 소스 드라이버의 동작 타이밍을 나타내기 위한 타이밍도이다. 상기 도 6a,b 내지 도 8에 도시된 구성을 도 9의 파형도를 참조하여 설명하면 다음과 같다.
도 6a는 제1 및 제2 스위치부의 제1 연결상태를 나타내며, 도 6b는 제1 및 제2 스위치부의 제2 연결상태를 나타낸다. 제1 스위치부(1230)의 각각의 스위치 블록은 하나 이상의 스위치를 포함할 수 있다. 예컨대, 도 6a,b에 도시된 바와 같이, 각각의 스위치 블록은 두 개의 스위치를 포함할 수 있다. 제1 스위치 블록(SWI1)은 제1 스위치(SWI1_1)와 제2 스위치(SWI1_2)를 포함한다. 또한, 이와 동일하게 제2 내지 제m 스위치 블록(SWI2~SWIm) 각각은 제1 스위치(SWI2_1, SWI3_1,..)와 제2 스위치(SWI2_2, SWI3_2,..)를 포함한다. 스위치 블록들(SWI1~SWIm) 각각의 제1 스위치(SWI1_1~SWIm_1)는 제1 제어신호(Ctrl_IN)에 응답하여 스위칭되며, 제2 스위치(SWI1_2~SWIm_2)는 반전 제1 제어신호(Ctrl_INB)에 응답하여 스위칭된다.
한편, 제2 스위치부(1250)의 각각의 스위치 블록 또한 하나 이상의 스위치를 포함할 수 있다. 예컨대, 제(m+1) 스위치 블록(SWO1)은 제1 스위치(SWO1_1)와 제2 스위치(SWO1_2)를 포함하며, 제1 스위치(SWO1_1)는 제1 메인 버퍼(1241_1)의 출력에 연결되고 제2 스위치(SWO1_2)는 서브 버퍼(1242)의 출력에 연결된다. 이와 유사하게, 제(m+2) 스위치 블록(SWO2)의 제1 스위치(SWO2_1)는 제2 메인 버퍼(1241_2)의 출력에 연결되고 제2 스위치(SWO2_2)는 제1 메인 버퍼(1241_1)의 출력에 연결된다. 제2 스위치부(1250)의 스위치 블록들(SWO1~SWOm) 각각의 제1 스위치(SWIO_1~SWOm_1)는 제2 제어신호(Ctrl_OUT)에 응답하여 스위칭되며, 제2 스위치(SWIO_2~SWOm_2)는 반전 제2 제어신호(Ctrl_OUTB)에 응답하여 스위칭된다.
도 9에 도시된 바와 같은 각종 제어신호가 소스 드라이버로 제공되며, 예컨대 도 1의 타이밍 콘트롤러(1400)로부터 각종 제어신호들(CONT1)이 소스 드라이버(1200)로 제공될 수 있다. 상기 각종 제어신호들(CONT1)은 도 9에 도시된 극성 제어신호(POL) 및 제어신호들(Ctrl_IN, Ctrl_INB, Ctrl_ OUT, Ctrl_OUTB, Ctrl_CS, Ctrl_CSB)을 포함할 수 있다. 극성 제어신호(POL)는 스캔 단위로 반전된 값을 가지며, 극성 제어신호(POL)에 기반하여 클록신호(CLK1)가 생성되고, 클록신호(CLK1)를 이용하여 상기 제어신호들(Ctrl_IN, Ctrl_INB, Ctrl_OUT, Ctrl_OUTB, Ctrl_CS, Ctrl_CSB)이 생성될 수 있다.
제1 스위치부(1230)의 제1 연결상태시, 제1 제어신호(Ctrl_IN)는 제1 레벨(예컨대, 로직 하이)을 가지며 반전 제1 제어신호(Ctrl_INB)는 제2 레벨(예컨대, 로직 로우)을 가진다. 이에 따라, 제1 스위치부(1230)의 스위치 블록들(SWI1~SWIm) 각각의 제1 스위치(SWI1_1~SWIm_1)가 턴온되며, 제2 스위치(SWI1_2~SWIm_2)는 턴 오프된다. 스위치 블록들(SWI1~SWIm) 각각의 출력은 제1 내지 제m 메인 버퍼(1241_1~1241_m)의 입력으로 각각 제공된다.
또한 제2 스위치부(1250)의 제1 연결상태시, 제2 제어신호(Ctrl_OUT)는 제1 레벨을 가지며 반전 제2 제어신호(Ctrl_OUTB)는 제2 레벨을 가진다. 이에 따라, 제2 스위치부(1250)의 스위치 블록들(SWO1~SWOm) 각각의 제1 스위치(SWIO_1~SWOm_1)가 턴온되며, 제2 스위치(SWO1_2~SWOm_2)는 턴 오프된다. 이에 따라 m 개의 메인 버퍼들(1241_1~1241_m)의 출력은 데이터 신호(Y1~Ym)로서 데이터 라인(DL1~DLm)으로 제공된다
한편, 제1 스위치부(1230)의 제2 연결상태시, 제1 제어신호(Ctrl_IN)는 제2 레벨을 가지며 반전 제1 제어신호(Ctrl_INB)는 제1 레벨을 가진다. 상기 제1 제어신호(Ctrl_IN) 및 반전 제1 제어신호(Ctrl_INB)에 응답하여, 제1 스위치부(1230)의 스위치 블록들(SWI1~SWIm) 각각의 제1 스위치(SWI1_1~SWIm_1)가 턴 오프되며, 제2 스위치(SWI1_2~SWIm_2)는 턴 온된다. 이에 따라, 계조 전압들(V1~Vm)이 상기 제1 스위치부(1230)를 통하여 서브 버퍼(1242) 및 제1 내지 제(m-1) 메인 버퍼(1241_1~1241_m-1)의 입력으로 각각 제공된다. 또한, 제2 스위치부(1250)의 제2 연결상태시, 제2 제어신호(OUT)는 제2 레벨을 가지며 반전 제2 제어신호(Ctrl_OUTB)는 제1 레벨을 가진다. 제2 스위치부(1250)의 스위치 블록들(SWO1~SWOm) 각각의 제1 스위치들(SWO1_1~SWOm_1)은 턴 오프되고 제2 스위치들(SWO1_2~SWOm_2)이 턴온된다. 이에 따라 서브 버퍼(1242) 및 제1 내지 제(m-1) 메인 버퍼(1241_1~1241_m-1)의 출력이 데이터 신호(Y1~Ym)로서 데이터 라인(DL1~DLm)으로 제공된다
한편, 선택된 게이트 라인의 구동 후 다음의 게이트 라인을 구동하기 전에 데이터 라인(DL1~DLm)이 공통전압(VCOM) 근처의 레벨을 갖도록 하기 위한 차지 쉐어링 동작이 수행될 수 있다. 도 9에 도시된 바와 같이, 상기 차지 쉐어링 동작 동안 제2 제어신호(Ctrl_OUT) 및 반전 제2 제어신호(Ctrl_OUTB)는 모두 제1 레벨을 가진다. 이에 따라, 도 7에 도시된 바와 같이 제2 스위치부(1250)는 제3 연결상태를 가지며, 상기 제3 연결상태시 제2 스위치부(1250)에 구비되는 모든 스위치들이 턴온된다. 차지 쉐어링 동작 동안 데이터 라인(DL1~DLm)이 모두 전기적으로 연결되며, 서로 연결된 데이터 라인(DL1~DLm) 각각에 저장된 전하들이 서로 공유된다. 즉, 양의 전하가 저장된 데이터 라인들과 음의 전하가 저장된 데이터 라인들의 전하들이 서로 공유되므로, 차지 쉐어링 동작 후 데이터 라인(DL1~DLm) 각각은 공통전압(VCOM) 근처의 레벨을 갖는다.
제2 스위치부(1250)가 일방향 연결 구조의 스위치들을 구비하므로, 상기 스위치들을 모두 턴온시킴에 의하여 모든 데이터 라인(DL1~DLm)을 전기적으로 연결할 수 있다. 이에 따라, 상기 차지 쉐어링 동작을 위한 별도의 스위치가 추가로 구비됨이 없이 차지 쉐어링을 수행할 수 있다.
한편, 데이터 라인(DL1~DLm)의 차지 쉐어링 동작을 위하여, 차지 쉐어링 동작 구간 동안 데이터 라인(DL1~DLm)을 플로팅 상태로 유지할 필요가 있다. 차지 쉐어링 동작시, 데이터 라인(DL1~DLm)으로 버퍼부(1240)의 출력이 전달되는 것을 차단하기 위하여, 본 발명의 실시예에 따른 소스 드라이버(1200)의 버퍼부(1240)에 구비되는 버퍼들 각각은 출력을 제어하는 수단을 그 내부에 구비한다.
도 8은 버퍼의 일 구현예를 나타내며는 회로도이다. 설명의 편의상 어느 하나의 버퍼(예컨대, 제1 메인 버퍼)의 구현 예가 도 8에 도시되었으나, 버퍼부(1240)에 구비되는 다른 메인 버퍼나 서브 버퍼 또한 도 8에 도시된 회로와 동일하게 구현될 수 있다.
버퍼(1241_1)는 계조 전압(V1, V1B)을 수신하고 이를 버퍼링하여 데이터 신호(Y1)를 발생한다. 버퍼(1241_1)의 입력 신호로서 차동 신호가 수신되는 구성과 상기 수신된 차동 신호에 응답하여 단일 출력 신호(Y1)를 발생하는 구성이 예시되어 있으며, 내부 입력(PU, PD)은 버퍼(1241_1) 내에서 상기 계조 전압(V1, V1B)을 처리한 결과 신호일 수 있다. 버퍼(1241_1)는 출력 드라이버(1243)와 인에이블 제어부(1244, 1245)를 포함할 수 있다. 출력 드라이버(1243)는 풀업 용 PMOS 트랜지스터와 풀다운 용 NMOS 트랜지스터를 포함할 수 있으며, 상기 인에이블 제어부(1244, 1245)는 각각 출력 드라이버(1243)의 PMOS 트랜지스터와 NMOS 트랜지스터의 동작을 제어할 수 있다. 출력 드라이버(1243)는 상기 내부 입력(PU, PD)을 수신하고 이에 따른 출력 신호를 데이터 신호(Y1)를 발생한다.
인에이블 제어부(1244, 1245)는 인에이블 제어신호(Ctrl_CSB, Ctrl_CS)에 응답하여 출력 드라이버(1243)의 동작을 제어한다. 도 9에 도시된 바와 같이, 차지 쉐어링 구간시 버퍼부를 디스에이블시키기 위한 인에이블 제어신호(Ctrl_CS, Ctrl_CSB)가 활성화되며, 전술한 바와 같이 상기 인에이블 제어신호(Ctrl_CS, Ctrl_CSB)가 활성화되는 구간 동안 상기 제2 제어신호(Ctrl_OUT) 및 반전 제2 제어신호(Ctrl_OUTB)는 모두 로직 하이 값을 갖는다.
버퍼(1241_1)가 인에이블 되는 경우, 내부 입력(PU, PD)이 출력 드라이버(1243)에 구비되는 트랜지스터들로 제공되며, 버퍼(1241_1)는 상기 내부 입력(PU, PD)에 응답하여 데이터 신호(Y1)를 출력한다. 반면에, 상기 인에이블 제어신호(Ctrl_CS, Ctrl_CSB)에 따라 버퍼(1241_1)가 디스에이블 되는 경우, 내부 입력(PU, PD)이 출력 드라이버(1243)로 제공되는 것이 차단되며, 또한 출력 드라이버(1243)의 트랜지스터들의 게이트 단으로 소정의 전압이 인가되도록 함으로써 상기 트랜지스터들을 턴오프시킨다. 이에 따라 버퍼(1241_1)의 출력단은 플로팅 상태가 된다. 도 8에서는 아날로그 방식의 버퍼(1241_1)가 도시되었으며, 버퍼(1241_1)의 인에이블/디스에이블을 제어하기 위하여 인에이블 제어부(1244, 1245)가 아날로그 스위치를 구비하는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 버퍼(1241_1)가 디지털 방식의 버퍼로 구현될 수 있으며, 또한 버퍼(1241_1)의 인에이블/디스에이블을 제어하기 위하여 인에이블 제어부(1244, 1245)가 디지털 제어신호에 응답하여 그 스위칭이 제어되는 디지털 스위치를 구비하여도 무방하다.
한편, 데이터 라인(DL1~DLm)의 극성과 관련하여, 도 9에 도시된 제1 및 제2 데이터 신호(Y1, Y2)를 참조로 하여 설명하면 다음과 같다. 제1 및 제2 데이터 신호(Y1, Y2)는 각각 제1 및 제2 데이터 라인(DL1, DL2)을 통해 전달된다. 제1 게이트 라인 선택시, 양의 극성을 갖는 제1 데이터 신호(Y1)가 제1 데이터 라인(DL1)으로 제공되며, 음의 극성을 갖는 제2 데이터 신호(Y2)가 제2 데이터 라인(DL2)으로 제공된다. 이후 차지 쉐어링 동작에 의해 제1 및 제2 데이터 라인(DL1, DL2)은 공통전압(VCOM) 근처의 레벨을 가진다. 제2 게이트 라인 선택시, 음의 극성을 갖는 제1 데이터 신호(Y1)가 제1 데이터 라인(DL1)으로 제공되며, 양의 극성을 갖는 제2 데이터 신호(Y2)가 제2 데이터 라인(DL2)으로 제공된다. 상기와 같은 동작은 패널의 전체 게이트 라인에 대해 반복적으로 수행된다.
도 10은 버퍼의 다른 구현예를 나타내며는 블록도 및 회로도이다. 도 10의 (a)는 버퍼부(1240)의 버퍼들의 인에이블/디스에이블이 바이어스 전압(VB[1:a])에 의해 제어되는 예를 나타내며, 도 10의 (b)는 도 10의 (a)의 어느 하나의 버퍼를 회로적으로 구현하는 예를 나타낸다. 설명의 편의상 도 10의 (a)에는 제1 및 제2 메인 버퍼(1241_1, 1241_2)만이 도시되었으며, 도 10의 (b)에는 제1 메인 버퍼(1241_1)의 구현예를 도시하였다.
도 10의 (a)에 도시된 바와 같이, 버퍼부(1240)에 구비되는 각각의 버퍼는 바이어스 전압 생성부(1270)로부터의 바이어스 전압(VB[1:b])에 의해 인에이블/디스에이블이 제어될 수 있다. 버퍼부(1240)의 정상 동작시, 버퍼부(1240)의 각각의 버퍼는 바이어스 전압(VB[1:b])에 의해 바이어싱되어 정상 동작한다. 반면에, 차지 쉐어링 동작시, 버퍼부(1240)의 각각의 버퍼는 바이어스 전압(VB[1:b])에 의해 디스에이블 되어 그 출력이 차단된다.
차지 쉐어링 동작시 바이어스 전압(VB[1:b])을 이용하여 버퍼부(1240)를 디스에이블 시키기 위하여, 상기 바이어스 전압 생성부(1270)는 인에이블 제어신호(Ctrl_CS, Ctrl_CSB)에 응답하여 바이어스 전압(VB[1:b])을 생성할 수 있다. 또한, 상기 바이어스 전압 생성부(1270)는 소스 드라이버(1200)에 구비될 수 있으며, 또는 소스 드라이버(1200) 외부에 배치되어도 무방하다. 또한, 버퍼부(1240)의 각각의 버퍼는 그 구조에 따라 복수 개의 바이어스 전압(예컨대, 도 10의 (a)에 도시된 바와 같이 b 개의 바이어스 전압)을 수신할 수 있다. 생성된 복수 개의 바이어스 전압(VB[1:b])은 버퍼부(1240)의 각각의 버퍼들로 공통하게 제공된다.
한편, 도 10의 (b)에 도시된 바와 같이, 각각의 버퍼(예컨대, 제1 메인 버퍼 1241_1)는 출력 드라이버(1243)와 바이어싱 회로(1246)를 포함한다. 바이어싱 회로(1246)는 복수 개의 바이어스 전압(VB[1:b]) 중 일부(예컨대, 바이어스 전압 VB[x], VB[y])에 응답하여 동작할 수 있다. 상기 바이어싱 회로(1246)의 일부의 노드는 출력 드라이버(1243)로 제공되는 내부 입력(PU, PD)에 연결된다. 차지 쉐어링 동작시, 상기 바이어스 전압(VB[x], VB[y])에 응답하여 내부 입력(PU, PD)이 각각 전원전압과 접지전압 레벨로 변동하며, 변동된 내부 입력(PU, PD)에 의하여 출력 드라이버(1243)의 출력이 차단된다.
도 8 및 도 10에 따르면, 디스에이블 수단을 구비함에 있어서 각각의 버퍼의 사이즈의 증가를 최소화할 수 있다. 즉, 제2 스위치부(1250)는 상대적으로 큰 면적을 갖는 스위치를 구비함으로써 데이터 라인에 대한 구동력을 향상시켜야 하는 반면에, 각각의 버퍼 내부에 구비되는 인에이블 제어부는 상대적으로 작은 면적의 트랜지스터를 이용하여 구현될 수 있다. 또한, 도 10에 도시된 버퍼에 따르면, 추가의 인에이블 제어부를 구비하지 않고 바이어스 전압에 의하여 버퍼의 인에이블/디스에이블을 제어하므로, 버퍼의 사이즈의 증가를 방지할 수 있다. 즉, 본 발명의 실시예에 따르면, 버퍼부(1240)의 사이즈의 증가 없이 또는 사이즈의 증가를 최소화하는 반면에, 차지 쉐어링 동작시 데이터 라인들을 서로 전기적으로 연결하기 위하여 추가로 배치되는 스위치들을 제거할 수 있으므로, 소스 드라이버(1200) 전체의 사이즈를 감소할 수 있다.
도 11a,b는 소스 드라이버를 구현하기 위한 레이아웃의 일예를 나타내는 블록도이다. 도 11a에 도시된 바와 같이, 상기 소스 드라이버(1200)는 다수 개로 구분될 수 있는 구동 블록과 각각의 구동 블록으로 바이어스 전압을 제공하는 바이어스 전압 발생부를 구비할 수 있다. 또한, 각각의 구동 블록은, 래치부, 디코더부, 제1 및 제2 스위치부 및 버퍼부를 포함할 수 있다.
도 11b는 본 발명의 실시예에 따라 소스 드라이버의 사이즈가 감소된 일예를 나타내는 레이아웃의 블록도이다. 도 11b는 도 11a의 소스 드라이버의 일부(A)를 자세히 도시한 블록도로서, 종래의 경우 버퍼부의 출력을 데이터 라인으로 전달하기 위한 스위치들(SWO1_1, SWO2_1, SWO1_2, SWO2_2) 이외에도, 차지 쉐어링 동작시 모든 데이터 라인들을 서로 전기적으로 연결하기 위한 추가의 스위치(SWCS1, SWCS2)가 소스 드라이버에 더 구비되었다. 반면에, 도 11b에 도시된 바와 같이, 본 발명의 실시예에 따른 소스 드라이버에서는 제2 스위치부(SWO1_1, SWO2_1, SWO1_2, SWO2_2)가 데이터 라인을 전달하기 위한 스위칭 동작 및 모든 데이터 라인들을 서로 전기적으로 연결하기 위한 스위칭 동작을 수행한다. 또한, 종래의 경우와는 달리 추가의 스위치는 제거될 수 있다.
도 12a,b은 본 발명의 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다. 도 12a,b에서는 설명의 편의상 소스 드라이버에 구비되는 제1 및 제2 스위치부와 버퍼부만이 도시된다.
도 12a,b에 도시된 바와 같이, 상기 소스 드라이버(2200)는 제1 스위치부(2230), 버퍼부(2240) 및 제2 스위치부(2250)를 구비한다. 제1 스위치부(2230)는 m 개의 계조 전압(V1~Vm)을 각각 수신하는 m 개의 스위치 블록(SWI1~ SWIm)을 포함한다. 스위치 블록(SWI1~ SWIm) 각각은 하나 이상의 스위치(미도시)를 포함하며, 상기 스위치의 스위칭 동작에 기반하여 계조 전압(V1~Vm)을 버퍼부(2240)로 제공한다.
버퍼부(2240)는 제1 버퍼부(2241) 및 제2 버퍼부(2242)를 포함한다. 제1 버퍼부(2241)는 m 개의 스위치 블록(SWI1~ SWIm)에 대응하여 m 개의 메인 버퍼들을 포함한다. 상기 m 개의 메인 버퍼들은 양의 극성을 갖는 데이터 신호를 발생하는 포지티브 버퍼들과 음의 극성을 갖는 데이터 신호를 발생하는 네거티브 버퍼들을 포함한다. 또한, 제2 버퍼부(2242)는 하나 이상의 서브 버퍼를 포함하며, 도 12a,b에서는 그 일예로서 서로 동일한 극성을 갖는 신호를 출력하는 두 개의 서브 버퍼가 제2 버퍼부(2242)에 구비되는 예가 도시된다. 또한, 상기 제2 버퍼부(2242)는 제1 버퍼부(2241)의 제1 측에 배치되며, 예컨대 상기 제2 버퍼부(2242)는 제1 메인 버퍼(2241_1)에 인접하게 배치된다. 또한, 제2 버퍼부(2242)의 서브 버퍼는 상기 제1 메인 버퍼(2241_1)와 서로 다른 극성을 갖는 신호를 발생하는 버퍼일 수 있다. 예컨대, 제1 메인 버퍼(2241_1)가 포지티브 버퍼인 경우 상기 서브 버퍼는 네거티브 버퍼가 이용될 수 있다.
제2 스위치부(2250)는 버퍼부(2240)의 출력과 연결되어 버퍼부(2240)로부터 데이터 신호(Y1~Ym)를 수신한다. 제2 스위치부(2250)는 m 개의 데이터 신호(Y1~Ym)에 대응하여 m 개의 스위치 블록(SWO1~ SWOm)을 포함하며, m 개의 스위치 블록(SWO1~ SWOm) 각각은 버퍼부(2240)에 구비되는 다수 개의 버퍼들(예컨대, m+2 개의 버퍼들) 중 m 개의 버퍼에 각각 연결된다. 도 12a,b는 패널을 도트 반전 방식으로 구동하는 예를 나타내며, 도 12a는 제1 및 제2 스위치부의 제1 연결상태를 나타내고, 도 12b는 제1 및 제2 스위치부의 제2 연결상태를 나타낸다.
도 12a에 도시된 바와 같이, 제1 및 제2 스위치부의 제1 연결상태시, 제1 스위치부(2230)는 m 개의 계조 전압(V1~Vm)을 각각 m 개의 메인 버퍼들로 제공한다. 또한, 제2 스위치부(2250)는 m 개의 메인 버퍼들의 출력과 연결되며, 상기 m 개의 메인 버퍼들로부터의 데이터 신호(Y1~Ym)를 수신하고 이를 데이터 라인(DL1~DLm)으로 출력한다. m 개의 메인 버퍼들은 포지티브 버퍼와 네거티브 버퍼가 교번하게 배치되어 구성되므로, 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 양의 극성을 가지며 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 음의 극성을 갖는다.
한편 도 12b에 도시된 바와 같이, 제1 및 제2 스위치부의 제2 연결상태시, 제1 스위치부(2230)는 m 개의 계조 전압(V1~Vm)을 각각 2 개의 서브 버퍼들 및 m-2 개의 메인 버퍼들로 제공한다. 또한, 제2 스위치부(2250)는 상기 2 개의 서브 버퍼들 및 m-2 개의 메인 버퍼들의 출력과 연결되며, 상기 서브 버퍼 및 메인 버퍼들로부터 데이터 신호(Y1~Ym)를 수신하고 이를 데이터 라인(DL1~DLm)으로 출력한다. 이에 따라, 홀수 번째의 데이터 신호(Y1, Y3,.. Ym-1)는 음의 극성을 가지며 짝수 번째의 데이터 신호(Y2, Y4,.. Ym)는 양의 극성을 갖는다.
도 12a,b의 연결구조에 따르면, 제1 및 제2 스위치부(1230, 1250)의 제1 연결상태에 따라 k 번째 계조 전압은 k 번째 채널에 대응하는 제k 메인 버퍼의 입력으로 제공된다. 또한, 제1 및 제2 스위치부(1230, 1250)의 제2 연결상태에 따라, k 번째 계조 전압은 제k 메인 버퍼로부터 제1 측에 위치한 버퍼의 입력으로 제공된다. 예컨대, 제2 연결상태시, k 번째 계조 전압은 (k-2) 번째 채널에 대응하는 제(k-2) 메인 버퍼의 입력으로 제공된다. 또한, 제1 및 제2 계조 전압(V1, V2)은 각각 제1 및 제2 서브 버퍼의 입력으로 제공된다.
도 13a,b은 본 발명의 또 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다. 도 13a,b에서는 설명의 편의상 소스 드라이버에 구비되는 제1 및 제2 스위치부와 버퍼부만이 도시된다.
도 13a,b에 도시된 바와 같이, 상기 소스 드라이버(3200)는 제1 스위치부(3230), 버퍼부(3240) 및 제2 스위치부(3250)를 구비한다. 제1 스위치부(3230)는 소스 드라이버(3200)의 m 개의 채널에 대응하여 m 개의 스위치 블록(SWI1~ SWIm)을 포함한다. 또한, 버퍼부(3240)는 제1 버퍼부(3241) 및 제2 버퍼부(3242)를 포함하며, 제1 버퍼부(3241)는 m 개의 채널에 대응하여 m 개의 메인 버퍼들을 포함한다. 상기 m 개의 메인 버퍼들은 포지티브 버퍼와 네거티브 버퍼가 교번하게 배치된다. 또한, 제2 버퍼부(3242)는 2 개의 서브 버퍼를 포함하며, 하나의 서브 버퍼는 포지티브 버퍼이며, 다른 하나의 서브 버퍼는 네거티브 버퍼이다. 또한, 제2 스위치부(3250)는 m 개의 채널에 대응하여 m 개의 스위치 블록(SWO1~SWOm)을 포함한다. 도 13a,b는 패널을 H2 도트 반전 방식으로 구동하는 예를 나타내며, 도 13a는 제1 및 제2 스위치부의 제1 연결상태를 나타내고, 도 13b는 제1 및 제2 스위치부의 제2 연결상태를 나타낸다.
제1 및 제2 스위치부(3230, 3250)의 제1 연결상태시, 제1 스위치부(3230)의 일부의 스위치 블록들은 계조 전압을 수신하고 이를 각각 대응하는 메인 버퍼의 입력으로 제공한다. 또한, 다른 일부의 스위치 블록들은 계조 전압을 수신하고, 수신된 계조 전압을 이에 대응하는 메인 버퍼로부터 제1 측에 위치한 메인 버퍼 또는 서브 버퍼의 입력으로 제공한다. 예컨대, 제1 스위치부(3230)의 제1 내지 제4 스위치 블록(SWI1~SWI4)을 참조하면, 제1 및 제4 스위치 블록(SWI1, SWI4)은 계조 전압(V1, V4)을 이에 대응하는 제1 및 제4 메인 버퍼로 각각 출력하며, 제2 스위치 블록(SWI2)은 계조 전압(V2)을 제2 버퍼부(3242)의 제1 서브 버퍼(포지티브 버퍼)로 출력한다. 또한 제3 스위치 블록(SWI3)은 계조 전압(V3)을 제2 버퍼부(3242)의 제2 서브 버퍼(네거티브 버퍼)로 출력한다.
또한, 제1 및 제4 메인 버퍼의 출력은 제2 스위치부(3250)의 제1 및 제4 스위치 블록(SWO1, SWO4)을 통해 제1 및 제4 데이터 라인(DL1, DL4)으로 제공되며, 또한 제1 및 제2 서브 버퍼의 출력은 제2 스위치부(3250)의 제2 및 제3 스위치 블록(SWO2, SWO3)을 통해 제2 및 제3 데이터 라인(DL2, DL3)으로 제공된다. 이에 따라, 제1 및 제2 데이터 신호(Y1, Y2)는 양의 극성을 가지며, 제3 및 제4 데이터 신호(Y3, Y4)는 음의 극성을 갖는다. 상기와 같은 연결관계는 나머지 스위치 블록들에도 동일하게 적용되며, 이에 따라 패널의 픽셀들이 H2 도트 반전 구동 방식에 의해 구동된다.
한편, 제1 및 제2 스위치부의 제2 연결상태시, 제1 스위치부(3230)의 제2 및 제3 스위치 블록(SWI2, SWI3)은 계조 전압(V2, V3)을 수신하고, 이를 각각 대응하는 제2 및 제3 메인 버퍼로 각각 출력한다. 또한, 제1 스위치 블록(SWI1)은 계조 전압(V1)을 제2 버퍼부(3242)의 제2 서브 버퍼(네거티브 버퍼)로 출력하고, 또한 제4 스위치 블록(SWI4)은 계조 전압(V4)을 제1 메인 버퍼(포지티브 버퍼)로 출력한다. 또한, 제2 및 제3 메인 버퍼의 출력은 제2 스위치부(3250)의 제2 및 제3 스위치 블록(SWO2, SWO3)을 통해 제2 및 제3 데이터 라인(DL2, DL3)으로 제공되며, 제2 서브 버퍼 및 제1 메인 버퍼의 출력은 제1 및 제4 스위치 블록(SWO1, SWO4)을 통해 제1 및 제4 데이터 라인(DL1, DL4)으로 제공된다. 이에 따라, 제1 및 제2 데이터 신호(Y1, Y2)는 음의 극성을 가지며, 제3 및 제4 데이터 신호(Y3, Y4)는 양의 극성을 갖는다.
도 13a,b의 연결구조에 따르면, 제1 및 제2 스위치부(1230, 1250)의 연결상태에 따라 k 번째 계조 전압은 k 번째 채널에 대응하는 제k 메인 버퍼의 입력으로 제공되거나, 상기 제k 메인 버퍼로부터 제1 측에 위치하는 버퍼의 입력으로 제공된다. 예컨대, 제4 계조 전압(V4)은 제1 및 제2 스위치부(1230, 1250)의 제1 연결상태에 따라 이에 대응하는 제4 메인 버퍼(네거티브 버퍼)로 제공되며, 제1 및 제2 스위치부(1230, 1250)의 제2 연결상태에 따라 상기 제4 메인 버퍼로부터 제1 측에 위치하는 포지티브 버퍼(제1 서브 버퍼)로 제공된다. 반면에, 제3 계조 전압(V3)은 제1 및 제2 스위치부(1230, 1250)의 제2 연결상태에 따라 이에 대응하는 제3 메인 버퍼(네거티브 버퍼)로 제공되며, 제1 및 제2 스위치부(1230, 1250)의 제1 연결상태에 따라 상기 제3 메인 버퍼로부터 제1 측에 위치하는 네거티브 버퍼(제2 서브 버퍼)로 제공된다.
도 14a,b 내지 도 16은 본 발명의 또 다른 실시예에 따른 소스 드라이버의 구성을 나타내는 블록도이다. 상기 실시예에 따르면, 소스 드라이버(4200)가 패널을 도트 반전 및 H2 도트 반전 방식으로 모두 구동할 수 있다. 도 14a,b는 패널을 도트 반전 방식으로 구동하기 위한 제1 및 제2 스위치부의 연결 구조를 나타내며, 도 15a,b는 패널을 H2 도트 반전 방식으로 구동하기 위한 제1 및 제2 스위치부의 연결 구조를 나타내고, 도 16은 차지 쉐어링 동작시의 제2 스위치부의 연결 구조를 나타낸다. 설명의 편의상, 소스 드라이버가 8 개의 채널을 갖는 경우를 예로 들어 설명한다.
도 14a는 제1 및 제2 스위치부의 제1 연결상태를 나타낸다. 제1 스위치부(4230)의 제1 연결상태에 따라, 제1 내지 제8 계조 전압(V1~V8)이 각각 제1 버퍼부(4241)의 제1 내지 제8 메인 버퍼들로 제공된다. 또한, 제2 스위치부(4250)의 제1 연결상태에 따라, 제1 내지 제8 메인 버퍼들로부터의 데이터 신호(Y1~Y8)가 패널(미도시)로 제공된다. 홀수 번째 데이터 신호(Y1, Y3, Y5, Y7)은 양의 극성을 가지며, 짝수 번째 데이터 신호(Y2, Y4, Y6, Y8)은 음의 극성을 가진다.
한편, 도 14b에 도시된 바와 같이, 제1 스위치부(4230)의 제2 연결상태에 따라, 홀수 번째 계조 전압(V1, V3, V5, V7)은 각각 네거티브 버퍼로 제공되고 짝수 번째 계조 전압(V2, V4, V6, V8)은 각각 포지티브 버퍼로 제공된다. 이를 위하여, 제1 내지 제8 계조 전압(V1~V8) 각각은 이에 대응하는 메인 버퍼들로부터 제1 측에 위치하는 메인 버퍼 또는 서브 버퍼로 제공된다. 예컨대, 제1 및 제3 계조 전압(V1, V3)은 각각 제1 및 제2 서브 버퍼로 제공되고, 제5 및 제7 계조 전압(V5, V7)은 각각 음의 극성의 신호를 출력하는 제2 및 제4 메인 버퍼로 제공된다. 반면에, 짝수 번째 계조 전압(V2, V4, V6, V8)은 각각 양의 극성의 신호를 출력하는 제1, 제3, 제5, 제7 메인 버퍼로 각각 제공된다. 이에 따라, 홀수 번째 데이터 신호(Y1, Y3, Y5, Y7)은 음의 극성을 가지며, 짝수 번째 데이터 신호(Y2, Y4, Y6, Y8)은 양의 극성을 가진다.
한편, 패널을 도트 반전 및 H2 도트 반전 방식으로 모두 구동하기 위한 스위치 연결 구조의 경우, 제2 스위치부(4250)에 구비되는 m 개의 스위치 블록들이 모두 턴 온되어도 일부의 데이터 라인과 다른 일부의 데이터 라인이 서로 연결되지 않을 수 있다. 예컨대, 도 14a,b에 도시된 바와 같이, 제2 스위치부(4250)의 m 개의 스위치 블록들이 모두 턴 온되는 경우, 제1, 제2, 제5 및 제6 데이터 라인들이 서로 전기적으로 연결되며, 또한 제3, 제4, 제7 및 제8 데이터 라인들이 서로 전기적으로 연결된다.
이에 따라, 모든 데이터 라인들을 서로 전기적으로 연결시키기 위하여, 제2 스위치부(4250)는 m 개의 스위치 블록 이외에 차지 쉐어링을 위한 하나 이상의 추가의 스위치(4255, 4256)를 더 포함할 수 있다. 상기 추가의 스위치들(4255, 4256)은 데이터 신호(Y1~Y8)의 전달시에는 턴 오프 상태를 유지하며, 차지 쉐어링 구간 동안에 턴 온된다. 상기 추가의 스위치들(4255, 4256)은 도 9에 도시된 제어신호(Ctrl_CS, Ctrl_CSB)에 응답하여 스위칭될 수 있다. 소스 드라이버(4200)가 다수의 채널을 구비하더라도, 차지 쉐어링을 위해 추가로 구비되는 스위치의 개수를 하나 또는 두 개로 제한할 수 있으므로, 채널 수 증가에 따라 차지 쉐어링을 위한 스위치들이 비례하여 증가하는 것을 방지할 수 있다.
도 15a,b에 도시된 소스 구동회로의 동작을 도 17의 타이밍도를 참조하여 설명하면 다음과 같다. 전술한 바와 같이, 도 15a,b의 소스 구동회로는 패널을 H2 도트 반전 방식으로 구동한다. 또한, 도 15a,b의 소스 구동회로는 도 3의 (b)에 도시된 바와 같이, 두 개의 스캔 단위마다 각 채널의 극성을 반전시키는 것을 예를 들어 설명한다. 극성 제어신호(POL)는 두 개의 스캔 단위마다 그 레벨이 반전되고, 클록신호(CLK1)는 극성 제어신호(POL)의 두 배의 주파수를 가질 수 있다.
제1 제어신호(Ctrl_IN)가 제1 레벨, 반전 제1 제어신호(Ctrl_INB)가 제2 레벨이 됨에 따라 제1 스위치부(4230)는 제1 연결상태를 갖는다. 또한, 제2 제어신호(Ctrl_OUT)가 제1 레벨, 반전 제1 제어신호(Ctrl_OUTB)가 제2 레벨이 됨에 따라 제2 스위치부(4250)는 제1 연결상태를 갖는다. 제1 및 제2 스위치부(4230, 4250)의 제1 연결상태시, 제2 및 제3 계조 전압(V2, V3)과 제6 및 제7 계조 전압(V6, V7)은 네거티브 버퍼로 제공되는 반면에 나머지 계조 전압들(V1, V4, V5, V8)은 포지티브 버퍼로 제공된다. 예컨대, 제1 및 제2 계조 전압(V1, V2)은 이에 대응하는 제1 및 제2 메인 버퍼로 제공되고, 제5 및 제6 계조 전압(V5, V6)은 이에 대응하는 제5 및 제6 메인 버퍼로 제공된다. 반면에, 제3 및 제7 계조 전압(V3, V7)은 각각 제1 측에 배치된 네거티브 버퍼(예컨대, 제2 서브 버퍼, 제4 메인 버퍼)로 제공되고, 제4 및 제8 계조 전압(V4, V8)은 각각 제1 측에 배치된 포지티브 버퍼(예컨대, 제3 메인 버퍼, 제7 메인 버퍼)로 제공된다. 이에 따라, 제2, 제3, 제6 및 제7 데이터 신호(Y2, Y3, Y6, Y7)는 음의 극성을 갖는 반면에, 나머지 데이터 신호(V1, V4, V5, V8)는 양의 극성을 갖는다.
이후, 제1 제어신호(Ctrl_IN)가 제2 레벨, 반전 제1 제어신호(Ctrl_INB)가 제1 레벨이 됨에 따라 제1 스위치부(4230)는 제2 연결상태를 갖는다. 또한, 제2 제어신호(Ctrl_OUT)가 제2 레벨, 반전 제1 제어신호(Ctrl_OUTB)가 제1 레벨이 됨에 따라 제2 스위치부(4250)는 제2 연결상태를 갖는다. 제1 및 제2 스위치부(4230, 4250)의 제2 연결상태시, 제2 및 제3 계조 전압(V2, V3)과 제6 및 제7 계조 전압(V6, V7)은 포지티브 버퍼로 제공되는 반면에 나머지 계조 전압들(V1, V4, V5, V8)은 네거티브 버퍼로 제공된다. 예컨대, 제3 및 제4 계조 전압(V3, V4)은 이에 대응하는 제3 및 제4 메인 버퍼로 제공되고, 제7 및 제8 계조 전압(V7, V8)은 이에 대응하는 제7 및 제8 메인 버퍼로 제공된다. 반면에, 제1 및 제5 계조 전압(V1, V5)은 각각 제1 측에 배치된 네거티브 버퍼(예컨대, 제1 서브 버퍼, 제2 메인 버퍼)로 제공되고, 제2 및 제6 계조 전압(V2, V6)은 각각 제1 측에 배치된 포지티브 버퍼(예컨대, 제1 메인 버퍼, 제5 메인 버퍼)로 제공된다. 이에 따라, 제2, 제3, 제6 및 제7 데이터 신호(Y2, Y3, Y6, Y7)는 양의 극성을 갖는 반면에, 나머지 데이터 신호(V1, V4, V5, V8)는 음의 극성을 갖는다.
도 15a,b에서는 두 개의 스캔 단위별로 채널의 극성이 변동하며, 이에 따라 극성 제어신호(POL)는 두 개의 스캔 단위마다 그 레벨이 반전되는 예를 도시하였으나, 도 17에 도시된 신호의 파형을 조절하여 각 스캔 단위별로 채널의 극성을 변동할 수 있음은 자명할 것이다.
도 16은 데이터 라인들 사이의 차지 쉐어링을 수행하기 위한 소스 드라이버(4200)의 동작을 나타내는 회로도이다. 도 16의 차지 쉐어링 동작은, 소스 드라이버(4200)가 패널을 도트 반전 방식, 또는 H2 도트 반전 방식 중 어느 것으로 구동하여도 동일한 방식에 따라 동작할 수 있다. 차지 쉐어링 동작시, 제2 제어신호(Ctrl_OUT) 및 반전 제1 제어신호(Ctrl_OUTB)가 모두 제1 레벨을 가지며, 또한 인에이블 제어신호(Ctrl_CS)가 활성화된다. 이에 따라, 제2 스위치부(4250)가 제3 연결상태를 가지며, 제2 스위치부(4250)의 모든 스위치들이 턴온되어 데이터 라인들이 전기적으로 서로 연결된다. 또한, 차지 쉐어링 동작시, 인에이블 제어신호(Ctrl_CS)가 활성화되고, 버퍼부(4240) 내의 모든 버퍼들이 디스에이블 상태가 된다.
도 18a,b는 본 발명의 또 다른 실시예에 따른 소스 드라이버(5200)의 구성을 나타내는 블록도이다. 도 18a,b에서는, 두 개의 버퍼가 하나의 쌍을 이루어 서로 입출력을 공유하는 구조가 도시되며, 차지 쉐어링 동작을 위해 추가로 구비되는 스위치들의 개수를 감소하는 실시예가 도시된다.
도 18a는 도트 반전 방식에 따라 패널을 구동하는 일예를 나타낸다. 설명의 편의상 도 18a에는 제1 및 제2 스위치부(5230, 5250)의 어느 하나의 연결상태만이 도시된다.
도 18a에 도시된 바와 같이, 버퍼부(5240)에는 두 개의 버퍼가 하나의 쌍을 이루도록 배치된다. 또한 하나의 포지티브 버퍼와 하나의 네거티브 버퍼가 쌍을 이루어 서로 입출력을 공유한다. 하나의 버퍼 쌍은 하나의 데이터 라인 쌍을 구동한다. 예컨대, 제1 및 제2 스위치부(5230, 5250)의 제1 연결상태시, 제1 계조 전압(V1)은 제1 메인 버퍼로 제공되고 제2 계조 전압(V2)은 제2 메인 버퍼로 제공된다. 또한, 제1 및 제2 스위치부(5230, 5250)의 제2 연결상태시, 제1 계조 전압(V1)은 제2 메인 버퍼로 제공되고 제2 계조 전압(V2)은 제1 메인 버퍼로 제공된다.
차지 쉐어링 동작시, 모든 데이터 라인이 전기적으로 연결되도록 하고 상기 데이터 라인을 플로팅 상태로 유지하여야 한다. 이를 위하여, 버퍼의 출력에 연결되는 스위치들을 모두 턴오프 시키고, 하나의 데이터 라인 쌍의 두 개의 데이터 라인을 서로 연결하기 위한 스위치가 추가로 구비되어야 하며, 또한 데이터 라인 쌍 사이의 전기적 연결을 위한 스위치가 추가로 구비되어야 한다. 반면에, 도 18a에 도시된 실시예에 따르면, 버퍼부(5240)에 구비되는 버퍼를 도 8이나 도 10에 도시된 버퍼와 동일 또는 유사하게 구현하여, 상기 버퍼부(5240)에 구비되는 버퍼들 각각이 그 출력단을 플로팅시키기 위한 인에이블 제어부(미도시)를 구비하도록 한다. 차지 쉐어링 구간시 인에이블 제어신호(도 9 또는 도 17의 Ctrl_CS, Ctrl_CSB)에 응답하여 버퍼부(5240)의 출력단을 플로팅시키고, 제2 스위치부(5250)에 구비되는 모든 스위치들이 턴온되도록 함으로써 차지 쉐어링 동작을 수행할 수 있다. 이 경우, 데이터 라인 쌍을 서로 연결하기 위한 일부의 스위치들만이 제2 스위치부(5250)에 추가로 구비되며, 하나의 데이터 라인 쌍의 두 개의 데이터 라인을 서로 연결하기 위한 스위치들을 추가로 구비될 필요가 없다.
도 18b는 차지 쉐어링을 위한 소스 드라이버(5200)의 동작을 나타내며, 상기 차지 쉐어링 동작은 제2 스위치부(5250)에 구비되는 모든 스위치들을 턴 온시키고, 버퍼부(5240)에 구비되는 버퍼의 출력단을 모두 플로팅시킴에 의하여 수행될 수 있다.
도 19 및 도 20은 본 발명의 일실시예에 따른 디스플레이 구동회로의 동작방법을 나타내는 플로우차트이다. 상기 도 19 및 도 20에 도시된 동작방법을 설명함에 있어서 도 1 및 도 2에 도시된 디스플레이 장치 및 소스 드라이버를 참조하여 설명하면 다음과 같다.
소스 드라이버(1200)는 디지털 신호인 픽셀 데이터를 수신한다(S11). 각각의 픽셀 데이터는 하나 이상의 비트로 이루어질 수 있다. 소스 드라이버(1200)에 구비되는 디코더부(1220)는 픽셀 데이터를 디코딩하고, 소스 드라이버(1200)의 m 개의 채널 각각에 대응하는 계조 전압(V1~Vm)을 발생한다(S12).
제1 스위치부(1230)는 계조 전압(V1~Vm)을 수신하고 이를 스위칭하여 버퍼부(1240)로 출력한다(S13). 버퍼부(1240)는 제1 및 제2 버퍼부(미도시)를 구비하고, 제1 버퍼부는 상기 m 개의 채널에 대응하여 m 개의 메인 버퍼를 포함하며 제2 버퍼부는 하나 이상의 서브 버퍼(예컨대, n 개의 서브 버퍼)를 포함한다. 제1 스위치부(1230)는 스캔 단위별로 그 연결상태가 변경되며, 예컨대 홀수 번째 게이트 라인 선택시 제1 스위치부(1230)는 제1 연결상태를 가지며, 짝수 번째 게이트 라인 선택시 제1 스위치부(1230)는 제2 연결상태를 가진다. 상기 연결 상태에 따라, 제1 스위치부(1230)는 버퍼부(1240)로 제공되는 계조 전압(V1~Vm)의 전달 경로를 제어한다.
버퍼부(1240)는 수신된 계조 전압(V1~Vm)을 버퍼링하고 데이터 신호(Y1~Ym)를 발생한다(S14). 버퍼부(1240)는 다수 개의 포지티브 버퍼와 다수 개의 네거티브 버퍼를 포함하며, 상기 계조 전압(V1~Vm)의 일부는 포지티브 버퍼의 입력으로 제공되고 다른 일부는 네거티브 버퍼의 입력으로 제공된다. 이에 따라, 버퍼부(1240)로부터 출력되는 데이터 신호(Y1~Ym)의 일부는 양의 극성을 갖는 신호이며 다른 일부는 음의 극성을 갖는 신호이다. 상기 데이터 신호(Y1~Ym)는 제2 스위치부(1250)로 제공된다.
제2 스위치부(1250)는 데이터 라인(DL1~DLm)으로 제공되는 데이터 신호(Y1~Ym)의 전달 경로를 제어한다(S15). 또한, 제1 스위치부(1230)가 제1 연결상태인 경우 상기 제2 스위치부(1250) 또한 제1 연결상태를 가진다. 하나의 스캔 단위에 대응하는 데이터 신호(Y1~Ym)는 데이터 라인(DL1~DLm)을 통해 패널(1100)로 제공되며, 상기 데이터 신호(Y1~Ym)에 의하여 패널(1100)이 구동된다(S16).
한편, 도 20에 도시된 바와 같이, 도 19에 도시된 단계들에 의해 패널(1100)의 하나의 게이트 라인(예컨대 제1 게이트 라인)이 구동되면(S21), 이후 패널(1100)의 다음의 게이트 라인(예컨대 제2 게이트 라인)이 구동된다. 제2 게이트 라인이 구동되기에 앞서, 데이터 라인들(DL1~DLm)을 서로 전기적으로 연결하여 차지 쉐어링 동작이 수행된다. 이를 위하여, 버퍼부(1240)에 구비되는 버퍼들의 출력단을 플로팅시킨다(S22). 바람직하게는, 버퍼부(1240)에 구비되는 제1 버퍼부 및 제2 버퍼부의 모든 메인 버퍼들 및 서브 버퍼의 출력단을 플로팅시킨다.
또한, 데이터 라인들(DL1~DLm)을 서로 전기적으로 연결시키기 위하여, 제2 스위치부(1250)에 구비되는 모든 스위치들을 턴 온 시킨다(S23). 전술한 바와 같이, 제2 스위치부(1250)는 m 개의 채널에 대응하여 m 개의 스위치 블록(미도시)을 구비할 수 있으며, 또한 도 16에 도시된 바와 같이 어느 하나의 그룹의 데이터 라인들과 다른 하나의 그룹의 데이터 라인들이 서로 전기적으로 절연되는 것을 방지하기 위한 소수의 스위치를 구비할 수 있다. 제2 스위치부(1250)의 모든 스위치들이 턴온됨에 따라 데이터 라인들이 서로 전기적으로 연결되며(S24), 서로 연결된 데이터 라인들 사이에서 차지 쉐어링 동작이 수행된다(S25). 상기와 같은 차지 쉐어링 동작이 완료되면, 제2 게이트 라인을 구동하기 위한 동작이 수행된다(S26). 제2 게이트 라인을 구동하는 동작은 도 19에 도시된 단계와 동일 또는 유사하게 동작할 수 있으며, 또한 게이트 라인을 구동하는 동작은 n 개의 게이트 라인(GL1~GLn)에 대해 반복 수행된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (22)

  1. 계조 전압을 수신하고 패널을 구동하기 위한 데이터 신호를 발생하며, 상기 패널의 m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 포함하는 버퍼부;
    상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부; 및
    상기 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 복수의 스위치들을 포함하며, 차지 쉐어링 동작시 상기 복수의 스위치들이 턴온되는 제2 스위치부를 구비하는 디스플레이 구동회로. (단, n은 1 이상, m 미만의 정수)
  2. 제1항에 있어서, 상기 메인 버퍼 및 서브 버퍼 각각은,
    상기 데이터 신호를 발생하는 출력 드라이버; 및
    제1 제어신호에 응답하여 해당 버퍼의 인에이블을 제어하는 인에이블 제어부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  3. 제2항에 있어서,
    상기 차지 쉐어링 동작시, 상기 메인 버퍼 및 서브 버퍼는 디스에이블되는 것을 특징으로 하는 디스플레이 구동회로.
  4. 제1항에 있어서,
    상기 제1 및 제2 스위치부의 제1 연결상태에 따라 상기 메인 버퍼로부터의 데이터 신호가 제1 데이터 라인으로 제공되며, 상기 제1 및 제2 스위치부의 제2 연결상태에 따라 상기 서브 버퍼로부터의 데이터 신호가 상기 제1 데이터 라인으로 제공되는 디스플레이 구동회로.
  5. 제1항에 있어서,
    상기 제1 버퍼부의 m 개의 메인 버퍼는, 상기 m 개의 데이터 라인에 대응하여 나란하게 배치되고, 상기 제2 버퍼부는 상기 제1 버퍼부의 제1 측에 배치되는 것을 특징으로 하는 디스플레이 구동회로.
  6. 제5항에 있어서,
    상기 제1 스위치부의 연결상태에 따라, 제k 계조 전압은 이에 대응하는 k 번째의 메인 버퍼의 입력으로 제공되거나, 상기 k 번째의 메인 버퍼로부터 상기 제1 측에 위치하는 서브 버퍼 및 메인 버퍼 중 어느 하나의 입력으로 제공되는 것을 특징으로 하는 디스플레이 구동회로. (단, k은 1 이상, m 이하의 정수)
  7. 제1항에 있어서,
    상기 제2 스위치부는, 상기 데이터 라인을 전기적으로 연결하기 위한 하나 이상의 추가 스위치를 더 포함하고,
    상기 데이터 신호를 상기 데이터 라인으로 출력하는 동안 상기 추가 스위치가 턴 오프되고, 상기 차지 쉐어링 동작 동안 상기 추가 스위치가 턴온되는 것을 특징으로 하는 디스플레이 구동회로.
  8. m 개의 데이터 라인에 대응하여 (m+n) 개의 버퍼들을 포함하며, 계조 전압을 수신하고 패널을 구동하기 위한 데이터 신호를 발생하는 버퍼부;
    상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부; 및
    상기 패널의 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 제2 스위치부를 구비하며,
    제1 및 제2 스위치부의 제1 연결상태시, 상기 (m+n) 개의 버퍼들 중 제1 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되고, 제1 및 제2 스위치부의 제2 연결상태시, 상기 (m+n) 개의 버퍼들 중 제2 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되는 디스플레이 구동회로. (단, n은 1 이상, m 미만의 정수)
  9. 제8항에 있어서,
    상기 제2 스위치부는 상기 데이터 신호의 전달 경로를 제어하는 복수의 제1 스위치들을 포함하며, 차지 쉐어링 동작시 상기 제1 스위치들이 모두 턴온되는 것을 특징으로 하는 디스플레이 구동회로.
  10. 제9항에 있어서,
    상기 제2 스위치부는, 상기 데이터 라인을 전기적으로 연결하기 위한 하나 이상의 제2 스위치를 더 포함하고,
    상기 데이터 신호를 상기 데이터 라인으로 출력하는 동안 상기 제2 스위치가 턴 오프되고, 상기 차지 쉐어링 동작 동안 상기 제2 스위치가 턴온되는 것을 특징으로 하는 디스플레이 구동회로.
  11. 제9항에 있어서, 상기 (m+n) 개의 버퍼들 중 적어도 하나는,
    상기 데이터 신호를 발생하는 출력 드라이버; 및
    제1 제어신호에 응답하여 해당 버퍼의 인에이블을 제어하는 인에이블 제어부를 구비하는 것을 특징으로 하는 디스플레이 구동회로.
  12. 제11항에 있어서,
    상기 차지 쉐어링 동작시, 상기 인에이블 제어부는 해당 버퍼를 디스에이블 시키는 것을 특징으로 하는 디스플레이 구동회로.
  13. 제8항에 있어서,
    상기 패널의 홀수 번째의 게이트 라인 구동시 상기 제1 그룹의 m 개의 버퍼들이 선택되고, 상기 패널의 짝수 번째의 게이트 라인 구동시 상기 제2 그룹의 m 개의 버퍼들이 선택되는 것을 특징으로 하는 디스플레이 구동회로.
  14. 패널의 데이터 라인을 구동하는 소스 드라이버에 있어서,
    계조 전압을 수신하고 데이터 신호를 출력하며, 상기 패널의 m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 포함하는 버퍼부;
    상기 버퍼부로 출력되는 상기 계조 전압의 전달 경로를 제어하는 제1 스위치부; 및
    상기 m 개의 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 복수의 스위치들을 포함하며, 차지 쉐어링 동작시 상기 복수의 스위치들이 턴온되는 제2 스위치부를 구비하는 소스 드라이버. (단, n은 1 이상, m 미만의 정수)
  15. 제14항에 있어서, 상기 메인 버퍼 및 서브 버퍼 각각은,
    상기 데이터 신호를 발생하는 출력 드라이버; 및
    제1 제어신호에 응답하여 해당 버퍼의 인에이블을 제어하는 인에이블 제어부를 구비하는 것을 특징으로 하는 소스 드라이버.
  16. 제15항에 있어서,
    상기 차지 쉐어링 동작시, 상기 메인 버퍼 및 서브 버퍼는 디스에이블되는 것을 특징으로 하는 소스 드라이버.
  17. 제14항에 있어서,
    상기 제1 버퍼부의 m 개의 메인 버퍼는, 상기 m 개의 데이터 라인에 대응하여 나란하게 배치되고, 상기 제2 버퍼부는 상기 제1 버퍼부의 제1 측에 배치되는 것을 특징으로 하는 소스 드라이버.
  18. 제17항에 있어서,
    상기 제1 스위치부의 연결상태에 따라, 제k 계조 전압은 이에 대응하는 k 번째의 메인 버퍼의 입력으로 제공되거나, 상기 k 번째의 메인 버퍼로부터 상기 제1 측에 위치하는 서브 버퍼 및 메인 버퍼 중 어느 하나의 입력으로 제공되는 것을 특징으로 하는 소스 드라이버. (단, k은 1 이상, m 이하의 정수)
  19. 제14항에 있어서,
    제1 및 제2 스위치부의 제1 연결상태시, 상기 m 개의 메인 버퍼 및 n 개의 서브 버퍼 중에서 선택된 제1 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되고,
    제1 및 제2 스위치부의 제2 연결상태시, 상기 m 개의 메인 버퍼 및 n 개의 서브 버퍼 중에서 선택된 제2 그룹의 m 개의 버퍼들의 출력이 상기 m 개의 데이터 라인으로 출력되는 소스 드라이버. (단, n은 1 이상, m 미만의 정수)
  20. 제14항에 있어서,
    상기 제2 스위치부는, 상기 데이터 라인을 전기적으로 연결하기 위한 하나 이상의 추가 스위치를 더 포함하고,
    상기 데이터 신호를 상기 데이터 라인으로 출력하는 동안 상기 추가 스위치가 턴 오프되고, 상기 차지 쉐어링 동작 동안 상기 추가 스위치가 턴온되는 것을 특징으로 하는 소스 드라이버.
  21. 제14항의 소스 드라이버를 포함하는 디스플레이 장치.
  22. 패널을 구동하기 위한 디스플레이 구동회로의 동작방법에 있어서,
    상기 디스플레이 구동회로는, m 개의 데이터 라인에 대응하는 m 개의 메인 버퍼를 갖는 제1 버퍼부와 n 개의 서브 버퍼를 갖는 제2 버퍼부를 구비하며,
    제1 스위치부의 스위칭 동작에 기반하여, 상기 제1 및 제2 버퍼부로 출력되는 계조 전압의 전달 경로를 제어하는 단계;
    상기 제1 및 제2 버퍼부로부터 데이터 신호를 발생하는 단계;
    제2 스위치부의 스위칭 동작에 기반하여, 상기 데이터 라인으로 출력되는 상기 데이터 신호의 전달 경로를 제어하는 단계; 및
    차지 쉐어링 동작을 수행하기 위하여, 상기 제2 스위치부에 구비되는 복수의 스위치들을 스위칭하여 상기 m 개의 데이터 라인을 서로 전기적으로 연결시키는 단계를 구비하는 디스플레이 구동회로의 동작방법. (단, n은 1 이상, m 미만의 정수)
KR1020110000549A 2011-01-04 2011-01-04 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법 KR20120079321A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020110000549A KR20120079321A (ko) 2011-01-04 2011-01-04 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법
US13/292,360 US20120169783A1 (en) 2011-01-04 2011-11-09 Display driving circuit and operating methods
TW100144283A TW201237843A (en) 2011-01-04 2011-12-02 Display driving circuit and operating methods
DE102011089176A DE102011089176A1 (de) 2011-01-04 2011-12-20 Treiber, Bildschirmtreiberschaltung und Verfahren zum Betreiben einer Bildschirmtreiberschaltung
JP2011280063A JP2012141609A (ja) 2011-01-04 2011-12-21 ディスプレイ駆動回路、これを含むディスプレイ装置及びディスプレイ駆動回路の動作方法
CN2011104619144A CN102592533A (zh) 2011-01-04 2011-12-31 显示驱动电路、源极驱动器、显示装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110000549A KR20120079321A (ko) 2011-01-04 2011-01-04 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법

Publications (1)

Publication Number Publication Date
KR20120079321A true KR20120079321A (ko) 2012-07-12

Family

ID=46380394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110000549A KR20120079321A (ko) 2011-01-04 2011-01-04 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법

Country Status (6)

Country Link
US (1) US20120169783A1 (ko)
JP (1) JP2012141609A (ko)
KR (1) KR20120079321A (ko)
CN (1) CN102592533A (ko)
DE (1) DE102011089176A1 (ko)
TW (1) TW201237843A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128775A (ko) * 2013-04-29 2014-11-06 삼성전자주식회사 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
KR20160026038A (ko) * 2014-08-29 2016-03-09 주식회사 실리콘웍스 디스플레이 구동 장치의 출력 회로 및 스위칭 회로
KR20160083378A (ko) * 2014-12-30 2016-07-12 엘지디스플레이 주식회사 표시장치와 그 게이트 구동 회로

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582380B2 (en) 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
TWI451394B (zh) * 2011-12-30 2014-09-01 Orise Technology Co Ltd 應用於顯示面板之控制裝置及其控制方法
US8861285B2 (en) * 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
TWI469116B (zh) * 2012-09-18 2015-01-11 Novatek Microelectronics Corp 負載驅動裝置及其驅動方法
CN103617775B (zh) * 2013-10-28 2015-12-30 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路及显示器
CN105446402B (zh) 2014-08-04 2017-03-15 北京大学深圳研究生院 可控电压源、移位寄存器及其单元和一种显示器
KR20160029544A (ko) * 2014-09-05 2016-03-15 삼성전자주식회사 디스플레이 드라이버 및 디스플레이 방법
CN104778935A (zh) * 2015-04-30 2015-07-15 京东方科技集团股份有限公司 显示面板及其驱动方法、像素驱动电路及显示装置
CN107305761B (zh) * 2016-04-25 2021-07-16 三星电子株式会社 数据驱动器、显示驱动电路和显示驱动电路的操作方法
KR102199149B1 (ko) * 2017-03-29 2021-01-07 매그나칩 반도체 유한회사 디스플레이 패널 용 소스 드라이버 유니트
TWI713005B (zh) * 2017-09-01 2020-12-11 瑞鼎科技股份有限公司 源極驅動器及其運作方法
CN109697965B (zh) * 2017-10-23 2021-02-23 新相微电子(上海)有限公司 低功率薄膜晶体管液晶显示控制芯片、驱动装置
KR102577236B1 (ko) * 2018-06-05 2023-09-12 삼성전자주식회사 디스플레이 장치 및 그것의 인터페이스 동작
CN111667786B (zh) * 2019-03-08 2023-07-21 奇景光电股份有限公司 输出缓冲器
KR102630591B1 (ko) * 2019-12-26 2024-01-29 엘지디스플레이 주식회사 표시 장치용 구동 유닛
JP6795714B1 (ja) * 2020-01-27 2020-12-02 ラピスセミコンダクタ株式会社 出力回路、表示ドライバ及び表示装置
KR20220014374A (ko) * 2020-07-23 2022-02-07 삼성디스플레이 주식회사 데이터-스캔 통합 칩을 포함하는 표시 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20010530A1 (it) * 2001-06-01 2002-12-01 St Microelectronics Srl Buffer di uscita per una memoria non volatile con riduzione del rumore di commutazione sul segnale di uscita e memoria non volatile comprend
KR100894644B1 (ko) * 2002-12-03 2009-04-24 엘지디스플레이 주식회사 액정표시장치의 데이터 구동 장치 및 방법
JP4744075B2 (ja) * 2003-12-04 2011-08-10 ルネサスエレクトロニクス株式会社 表示装置、その駆動回路およびその駆動方法
JP2007171225A (ja) * 2005-12-19 2007-07-05 Sony Corp 増幅回路、液晶表示装置用駆動回路及び液晶表示装置
KR101405341B1 (ko) * 2007-10-30 2014-06-12 삼성디스플레이 주식회사 시인성이 개선된 액정 표시 장치
CN101281724B (zh) * 2008-05-21 2010-12-08 深圳和而泰智能控制股份有限公司 Oled显示控制装置及方法
KR101102358B1 (ko) * 2009-11-30 2012-01-05 주식회사 실리콘웍스 디스플레이 패널 구동 회로 및 그의 구동 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128775A (ko) * 2013-04-29 2014-11-06 삼성전자주식회사 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
KR20160026038A (ko) * 2014-08-29 2016-03-09 주식회사 실리콘웍스 디스플레이 구동 장치의 출력 회로 및 스위칭 회로
US9916807B2 (en) 2014-08-29 2018-03-13 Silicon Works Co., Ltd. Output circuit and switching circuit of display driving device
KR20160083378A (ko) * 2014-12-30 2016-07-12 엘지디스플레이 주식회사 표시장치와 그 게이트 구동 회로

Also Published As

Publication number Publication date
JP2012141609A (ja) 2012-07-26
CN102592533A (zh) 2012-07-18
TW201237843A (en) 2012-09-16
DE102011089176A1 (de) 2012-07-05
US20120169783A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
KR20120079321A (ko) 디스플레이 구동회로, 이를 포함하는 디스플레이 장치 및 디스플레이 구동회로의 동작방법
US8314764B2 (en) Voltage amplifier and driving device of display device using the voltage amplifier
KR100527157B1 (ko) 표시장치, 그 구동회로 및 구동방법
US9373298B2 (en) Display device and driving method thereof
US8674976B2 (en) Liquid crystal display capable of reducing power consumption and method for driving the same
US8269707B2 (en) Liquid crystal display device and method of driving the same
US9979363B2 (en) Source driver including output buffer, display driving circuit, and operating method of source driver
US20150310812A1 (en) Source driver
US8730143B2 (en) Liquid crystal display device and method for driving the same
JP2008116556A (ja) 液晶表示装置の駆動方法およびそのデータ側駆動回路
KR20150051462A (ko) 액정 표시 장치 및 그 구동 방법
JP2007052396A (ja) 駆動回路、表示装置及び表示装置の駆動方法
KR100549983B1 (ko) 액정표시장치 및 그 구동방법
US8878763B2 (en) Display apparatus
JP2008292837A (ja) 表示装置
US11011126B2 (en) Display device and display controller
KR100742668B1 (ko) 표시장치의 드라이버 회로 및 표시장치
US20170069279A1 (en) Liquid crystal display device and liquid crystal display method
KR101958654B1 (ko) 도트 인버젼 액정표시장치
US20140210698A1 (en) Driving method for reducing emi and device using the same
KR101147424B1 (ko) 표시 장치 및 그 구동 방법
KR101205413B1 (ko) 액정표시장치의 절전 회로
KR20120050113A (ko) 액정 표시 장치 및 그 구동 방법
US20230101184A1 (en) Column inversion driving circuit and display panel
KR20080086060A (ko) 액정표시장치 및 이의 구동방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid