JP2007171225A - 増幅回路、液晶表示装置用駆動回路及び液晶表示装置 - Google Patents

Abstract

【課題】消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供すること。
【解決手段】 入力信号を増幅する差動増幅器と、この差動増幅器からの信号を出力端子へ出力する第１のトランジスタと第２のトランジスタからなる出力増幅器と、第１のトランジスタのゲートと出力端子との間に接続された第１の容量素子と、第２のトランジスタのゲートと出力端子との間に接続された第２の容量素子と、入力信号の電圧が出力端子の電圧より所定値以上高いとき、第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の放電を行い、入力信号の電圧が前出力端子の電圧より所定値以上低いとき、第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の充電を行なうブースト回路とを備えた。
【選択図】図４

Description

本発明は、増幅回路、液晶表示装置用駆動回路及び液晶表示装置に関し、さらに詳細には、液晶表示装置用の駆動回路に用いることができる増幅回路及びそれを内蔵した駆動回路並びにそれを用いた液晶表示装置に関する。

近年、表示装置として、液晶表示装置（ＬＣＤ：Liquid Crystal Device）が幅広く普及している。この液晶表示装置は、薄型、軽量及び低消費電力を特徴とすることから、特に携帯電話機、ＰＤＡ（Personal Digital Assistance）、ノートパソコン、携帯用ＴＶなどのいわゆるモバイル端末に利用される機会が増えている。

また、大型の液晶表示装置の開発も進んでおり、据え置き型の大画面表示装置や大画面テレビなどへの用途も広がりつつある。

このような液晶表示装置においては、応答速度や画像品質などの面で優れ、高精細表示を可能とするアクティブマトリクス駆動方式が主流となっている。この種の液晶表示装置における液晶表示部の各画素には、トランジスタあるいはダイオードなどの非線形な素子が用いられており、これらの素子を駆動させることによって液晶表示部上に画像を表示するものである。

より具体的には、透明な画素電極と薄膜トランジスタ（ＴＦＴ；thin film transistor）とを配置した半導体基板と、表示部全体に一つの透明な電極を形成した対向基板とを設け、これらの基板を対向させて液晶を封入した構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示するものである。

ところで、半導体基板上には、各画素電極へ階調に応じた電圧（以下、「階調電圧」とする。）を印加するための複数のデータ線と、ＴＦＴのスイッチングさせるための制御信号を印加する走査線とが配置されている。そして、各画素電極への階調電圧の印加はデータ線を介して行われ、画像表示の１フレーム期間にデータ線に接続される全ての画素電極への階調電圧の印加が行われることによって、液晶表示部に画像を表示するようにしている。

ところが、このデータ線は、階調電圧を印加する駆動回路（以下、「ソースドライバ」ともいう。）側からみると、対向する基板電極間に挟まれる液晶容量や各走査線との交差部に生じる容量などにより大きな容量性負荷となっている。

そのため、このようなデータ線を駆動させるための駆動回路は、容量負荷が大きなデータ線を高い電圧精度で、高速に駆動する必要があり、この要求を満たすために様々なデータ線駆動回路の開発が行なわれてきた（例えば、特許文献１参照。）。

このようなデータ線駆動回路の例を、以下図面を参照して具体的に説明する。このデータ線駆動回路は、出力増幅器として用いるオペアンプ100によって高精度化及び高速化を図ったものである。図８は、データ線駆動回路の出力増幅回路として用いるオペアンプ100の概略構成を示す図である。

図８に示すように、オペアンプ100は、差動増幅器110と出力増幅器120とにより構成されるボルテージフォロアタイプのオペアンプである。そして、このオペアンプ100は、入力端子Ｖinの電圧と等しい電圧を出力端子Ｖoに出力する。

差動増幅器110は、定電流回路Ｉ100と、同一特性を有するＰＭＯＳトランジスタＴ100，Ｔ101と、同一特性を有するＮＭＯＳトランジスタＴ102,Ｔ103とから構成される。

定電流回路Ｉ100は、第１の電位（ここでは、Ｖｃｃ）とＰＭＯＳトランジスタＴ100,Ｔ101のソースとの間に接続される。なお、ＰＭＯＳトランジスタＴ100,Ｔ101のソースは共通接続されている。

また、ＰＭＯＳトランジスタＴ100のゲートは入力端子Ｖinに接続され、そのドレインは、ＮＭＯＳトランジスタT102のドレインに接続される。また、ＰＭＯＳトランジスタT101のドレインは、ＮＭＯＳトランジスタT103のドレインに接続され、そのゲートは出力端子Ｖoに接続される。

ＮＭＯＳトランジスタT102,T103のソースは、共通に第２の電位（ここでは、ＧＮＤ）へ接続され、これらのゲートは共通にＮＭＯＳトランジスタＴ103のドレインに共通に接続される。

一方、出力増幅器120は、定電流回路Ｉ101、ＮＭＯＳトランジスタＴ105と、容量素子Ｃ100とから構成される。

定電流回路Ｉ101は、第１の電位と出力端子Ｖoとの間に接続される。また、ＮＭＯＳトランジスタＴ105のドレインは出力端子Ｖoに接続され、そのソースは第２の電位に接続されると共に、そのゲートはＰＭＯＳトランジスタＴ100のドレイン及びＮＭＯＳトランジスタＴ102のドレインに接続される。容量素子Ｃ100は、位相を補償するために位相補償容量として設けられるものであり、ＮＭＯＳトランジスタＴ105のドレイン及びゲート間に接続される。

なお、ここでは、定電流回路Ｉ100で制限される電流をＩ100、定電流回路Ｉ101で制限される電流をＩ101とする。また、出力端子Ｖoには容量性負荷を有するデータ線が接続されるものとする。

このようにオペアンプ100は、出力端子Ｖoの電圧を差動増幅器110に帰還、すなわちＰＭＯＳトランジスタT101のゲートに入力しており、電圧増幅率が１で、かつ電流供給能力の高いボルテージフォロアを構成している。以下、このように構成されたオペアンプ100の動作につき、具体的に説明する。

このオペアンプ100において、出力端子Ｖoの電圧が入力端子Ｖinの電圧よりも低いとき、ＮＭＯＳトランジスタＴ105のゲート電圧が引き下げられ、ＮＭＯＳトランジスタＴ105は一時的にオフ状態になる。そのため、定電流回路Ｉ101からの電流Ｉ101によって出力端子Ｖoの電圧は引き上げられる。

一方、出力端子Ｖoの電圧が入力端子Ｖinの電圧よりも高いとき、ＮＭＯＳトランジスタＴ105のゲート電圧が引き上げられ、ＮＭＯＳトランジスタＴ105によって出力端子Ｖoの電圧は引き下げられる。このとき、ＰＭＯＳトランジスタＴ100,Ｔ101は、それぞれソース−ドレイン間に等しい電流を流すように作用するので、出力端子Ｖoの電圧は減衰しながら速やかに入力端子Ｖinの電圧レベルに収束する。

このように、オペアンプ100では、画素ごとに階調電圧が順次切替られながら入力信号が入力端子Ｖinに入力された場合であっても、出力端子Ｖoに接続された容量性負荷を有するデータ線に対して、高速に高い電圧精度かつ高い電流供給能力で階調電圧の高速な駆動が可能となる。
特開２００１−４２２８７号公報

ところで、上述のようなオペアンプの高速な駆動、すなわちオペアンプのスルーレートは、差動増幅器110内に流す電流値が増加するのに比例して向上し、位相補償容量の容量値が増加するのに比例して低下する。そのため、容量性負荷を有するデータ線に対して高速に階調電圧を切り替ながら出力することができるように、スルーレートを向上させるためには、差動増幅器110内に流す電流を増加させるか、若しくは位相補償容量の容量値を小さくすることが必要となる。

しかしながら、差動増幅器110内の電流値を増加させると消費電力が大きくなり、一方で位相補償容量の容量値を小さくするとオペアンプ100の安定性が低下することになる。

本発明は、このような課題を解決するためになされたものであり、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することを目的とする。

請求項１に記載の発明は、入力信号を増幅して出力端子から出力する増幅器と、前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給して前記増幅器の出力応答性を高めるブースト回路とを備える。

また、請求項２に記載の発明は、請求項１に記載の発明であって、前記増幅器は、入力信号を増幅する差動増幅器と、前記差動増幅器からの信号を前記出力端子へ出力するトランジスタと、このトランジスタのゲートと前記出力端子との間に接続された容量素子と有する出力増幅器とを備え、前記ブースト回路は、負又は正の前記定電流を前記所定部位である前記容量素子に供給して前記容量素子へ電荷を充電又は放電して前記増幅器の出力応答性を高める。

また、請求項３に記載の発明は、請求項１に記載の発明であって、前記増幅器は、入力信号を増幅する差動増幅器と、前記差動増幅器からの信号を前記出力端子へ出力するトランジスタを有する出力増幅器とを備え、前記ブースト回路は、前記所定部位である前記出力端子へ負又は正の前記定電流を供給して前記増幅器の出力応答性を高める。

また、請求項４に記載の発明は、請求項１に記載の発明であって、前記増幅器は、入力信号を増幅する差動増幅器と、前記差動増幅器からの信号を前記出力端子へ出力するトランジスタを有する出力増幅器と備え、前記ブースト回路は、前記所定部位であるバイアス電流供給ノードに正の前記定電流を供給することにより前記差動増幅器のバイアス電流を増加させて前記増幅器の出力応答性を高める。

また、請求項５に記載の発明は、請求項２に記載の発明であって、前記出力増幅器は、第１のトランジスタと第２のトランジスタからなり、前記容量素子は、第１のトランジスタのゲートと出力端子との間に接続された第１の容量素子と、第２のトランジスタのゲートと出力端子との間に接続された第２の容量素子とからなり、前記ブースト回路は、前記入力信号の電圧が前記出力端子の電圧より所定値以上高いとき、前記第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の放電を行い、前記入力信号の電圧が前記出力端子の電圧より所定値以上低いとき、前記第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の充電を行なう。

また、請求項６に記載の発明は、請求項５に記載の発明であって、前記ブースト回路は、第１の電位と第２の電位との間に、第１のカレントミラー回路と、第３及び第４のトランジスタの出力とが順に直列的に接続される一方、前記第１の電位と前記第２の電位との間に、第５及び第６のトランジスタの出力、第２のカレントミラー回路とが順に直列的に接続され、さらに、前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートには前記入力信号が接続され、前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートには前記出力端子が接続される。

また、請求項７に記載の発明は、請求項２〜６のいずれか１項に記載の発明であって、前記入力信号が前記差動増幅器の非反転入力端子に入力されると共に、前記出力端子が前記差動増幅器の反転入力端子に接続される。

また、請求項８に記載の発明は、画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する液晶表示用駆動回路であって、入力信号を増幅して出力端子から出力する増幅器と、前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給することにより、前記増幅器の出力応答性を高めるブースト回路とを備える。

また、請求項９に記載の発明は、画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する駆動回路を有する液晶表示装置であって、前記駆動回路は、入力信号を増幅して出力端子から出力する増幅器と、前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給することにより、前記増幅器の出力応答性を高めるブースト回路とを備える。

請求項１に記載の発明によれば、入力信号を増幅して出力端子から出力する増幅器と、入力信号の電圧と出力端子の電圧との差が所定以上のとき、増幅器の所定部位へ正又は負の定電流を供給して増幅器の出力応答性を高めるブースト回路とを備えたので、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することができる。

また、請求項２に記載の発明によれば、差動増幅器からの信号を出力端子へ出力するトランジスタと、このトランジスタのゲートと出力端子との間に接続された容量素子と有する出力増幅器とを備え、増幅器は、入力信号を増幅する差動増幅器と、この差動増幅器からの信号を出力端子へ出力するトランジスタと、このトランジスタのゲートと出力端子との間に接続された容量素子と有する出力増幅器とを備え、ブースト回路は、負又は正の定電流を所定部位である容量素子に供給することにより、容量素子へ電荷を充電又は放電して増幅器の出力応答性を高めるので、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することができる。

また、請求項３に記載の発明によれば、増幅器は、入力信号を増幅する差動増幅器と、差動増幅器からの信号を出力端子へ出力するトランジスタを有する出力増幅器とを備え、ブースト回路は、所定部位である出力端子へ負又は正の定電流を供給して増幅器の出力応答性を高めるので、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することができる。

また、請求項４に記載の発明によれば、増幅器は、入力信号を増幅する差動増幅器と、差動増幅器からの信号を出力端子へ出力するトランジスタを有する出力増幅器と備え、ブースト回路は、所定部位であるバイアス電流供給ノードに正の定電流を供給することにより差動増幅器のバイアス電流を増加させて増幅器の出力応答性を高めるので、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することができる。

また、請求項５に記載の発明によれば、出力増幅器は、第１のトランジスタと第２のトランジスタからなり、容量素子は、第１のトランジスタのゲートと出力端子との間に接続された第１の容量素子と、第２のトランジスタのゲートと出力端子との間に接続された第２の容量素子とからなり、ブースト回路は、入力信号の電圧が出力端子の電圧より所定値以上高いとき、第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の放電を行い、入力信号の電圧が出力端子の電圧より所定値以上低いとき、第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の充電を行なうので、消費電力を抑えながら、しかも安定性を損なうことがない増幅回路を提供することができる。

また、請求項６に記載の発明によれば、ブースト回路は、第１の電位と第２の電位との間に、第１のカレントミラー回路と、第３及び第４のトランジスタの出力とが順に直列的に接続される一方、第１の電位と第２の電位との間に、第５及び第６のトランジスタの出力、第２のカレントミラー回路とが順に直列的に接続され、さらに、第３のトランジスタのゲート及び第６のトランジスタのゲートには入力信号が接続され、第４のトランジスタのゲート及び第５のトランジスタのゲートには出力端子が接続されるので、簡単な構成でブースト回路を提供することができる。

また、請求項７に記載の発明によれば、入力信号が差動増幅器の非反転入力端子に入力されると共に、出力端子が差動増幅器の反転入力端子に接続されるので、ボルテージフォロアとなり、高い電圧精度かつ高い電流供給能力の増幅回路を提供することができる。

また、請求項８に記載の発明によれば、画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する液晶表示用駆動回路であって、入力信号を増幅して出力端子から出力する増幅器と、入力信号の電圧と出力端子の電圧との差が所定以上のとき、増幅器の所定部位へ正又は負の定電流を供給して増幅器の出力応答性を高めるブースト回路とを備えたので、消費電力を抑えながら、しかも安定性を損なうことがない液晶表示用駆動回路を提供することができる。

また、請求項９に記載の発明によれば、画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する駆動回路を有する液晶表示装置であって、駆動回路は、入力信号を増幅して出力端子から出力する増幅器と、入力信号の電圧と出力端子の電圧との差が所定以上のとき、増幅器の所定部位へ正又は負の定電流を供給して増幅器の出力応答性を高めるブースト回路とを備えたので、消費電力を抑えながら、しかも安定性を損なうことがない液晶表示装置を提供することができる。

（第１実施形態）
以下、本発明の実施形態における液晶表示装置の構成及びその動作について順に説明する。

まず、図１を参照して、液晶表示装置１の構成を説明する。図１は液晶表示装置１の概略ブロック図である。

図１に示すように、液晶表示装置１は、液晶表示部（ＬＣＤ）２と、複数のソースドライバ回路11を有する水平駆動回路３と、複数のゲートドライバ回路12を有する垂直駆動回路４と、インターフェイス回路５と、階調電源６とを有している。なお、ソースドライバ回路11は、液晶表示用駆動回路に対応する。

液晶表示部２は、透明な画素電極とＴＦＴとを配置した半導体基板と、表示部全体に一つの透明な電極を形成した対向基板とを有しており、これらの基板間に液晶が封入された構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示する。

なお、この液晶表示部２は、これらの画素電極が垂直方向及び水平方向にマトリックス状に配置されている。また、液晶表示部２の半導体基板上には、垂直方向に配列された各画素電極を接続し、各画素電極へ階調電圧を印加するための複数のデータ線と、ＴＦＴのスイッチングさせるための制御信号を印加する走査線とが配置されている。

各画素電極への階調電圧の印加は、データ線を介し、ソースドライバ回路11から出力される駆動信号によって行われる。すなわち、この駆動信号によって、画像表示の１フレーム期間にデータ線に接続される全ての画素電極への階調電圧の印加が行われ、画素電極が駆動され液晶表示部２に画像が表示される。

ソースドライバ回路11は、インターフェイス回路５から出力される信号に基づいて、データ線に駆動信号を水平ライン毎に順次切り替えて出力する。

このソースドライバ回路11は、図２に示すように、インターフェイス回路５から供給されるシリアル画像信号をデコードすると共に、液晶表示部２の垂直ライン毎の駆動用デジタル信号を出力するデコーダ回路21と、これらの駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するデジタル−アナログ変換回路ブロック（ＤＡＣブロック）22と、このＤＡＣブロック22から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して液晶表示部２に出力する増幅回路ブロック（ＡＭＰブロック）23とを有している。

ゲートドライバ回路12は、水平ライン毎にＴＦＴのスイッチングさせるための制御信号を順次出力し、これにより一水平ラインずつオンしながらソースドライバ回路11から出力される駆動信号に基づいて液晶表示部２に画像を表示していく。

インターフェイス回路５は、外部から供給される映像信号（例えば、垂直スタート信号、垂直クロック、イネーブル信号、垂直スタート信号、水平クロック、シリアル画像データＲ，Ｇ，Ｂ、基準電圧等）を入力する。また、インターフェイス回路５は、シリアル画像データ信号、水平駆動処理用のタイミングパルス信号である水平スタート信号、水平クロック、出力イネーブル信号等を各ソースドライバ回路11へ供給すると共に、垂直駆動処理用のタイミングパルス信号であるイネーブル信号、垂直クロック、垂直スタート信号などを各ゲートドライバ回路12へ供給する。

次に、増幅回路ブロック23を構成する増幅回路30について、以下図面を参照して具体的に説明する。増幅回路30の概略構成の一例として、図３及び図４にブロック図を示す。なお、この増幅回路30はデータ線ごとに設けられるものである。

図３に示すように、増幅回路30は、オペアンプ31とブースト回路32とから構成され、ＤＡＣブロック22に入力端子Ｖinが接続されており、ＤＡＣブロック22から出力される駆動用アナログ信号Ｓ１が入力端子Ｖinに入力される。

オペアンプ31は、非反転入力端子ＶinＰと、反転入力端子ＶinＮとを備え、これらの入力端子ＶinＰ，ＶinＮに入力される電圧に応じた電圧を出力端子Ｖoへ出力するように動作する。なお、出力端子Ｖoには液晶表示部２のデータ線が接続されている。すなわち、この増幅回路30には容量性負荷が接続されている。

また、このオペアンプ31は、入力端子Ｖinと非反転入力端子ＶinＰとが接続され、かつ反転入力端子ＶinＮと出力端子Ｖoとが接続されることによって、ボルテージフォロアとして動作する。

一方、ブースト回路32は、出力端子Ｖoと入力端子Ｖinとが接続されており、ＤＡＣからの入力信号Ｓ１とオペアンプ31の出力信号Ｓ２とが入力される。また、ブースト回路32は、出力端子Ｖ１と出力端子Ｖ２とを有しており、入力信号Ｓ１及び出力信号Ｓ２に応じた電流が出力端子Ｖ１又は出力端子Ｖ２からオペアンプ31に供給される。

オペアンプ31は、例えば図４に示すように、差動増幅器41と、出力増幅器42とから構成され、出力増幅器42は、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とから構成される。また、第１の容量素子Ｃ１と、第２の容量素子Ｃ２を有している。なお、ＰＭＯＳトランジスタＴ１が第１のトランジスタに対応し、ＮＭＯＳトランジスタＴ２が第２のトランジスタに対応する。

差動増幅器41は、上述のようにその入力として、非反転入力端子ＶinＰと反転入力端子ＶinＮとを有している。また、入力信号Ｓ１の電圧に基づいて、電圧Ｖ３及び電圧Ｖ４を出力する。

ＰＭＯＳトランジスタＴ１は、そのゲートが差動増幅器41の出力に接続され、出力電圧Ｖ３に応じて動作する。また、ＮＭＯＳトランジスタＴ２は、そのゲートが差動増幅器41の出力に接続され、出力電圧Ｖ４に応じて動作する。

また、ＰＭＯＳトランジスタＴ１のソースは、第１の電位（本実施形態においては、Ｖｃｃ電位であるとする。）に接続され、ＰＭＯＳトランジスタＴ１のドレインは出力端子Ｖoに接続される。さらに、ＮＭＯＳトランジスタＴ２のソースは、第２の電位（本実施形態においては、グランド電位であるとする。）に接続され、ＮＭＯＳトランジスタＴ２のドレインは出力端子Ｖoに接続される。

また、ＰＭＯＳトランジスタＴ１のゲート及びドレイン間には、位相補償用として第１の容量素子Ｃ１が接続されており、同様に、ＮＭＯＳトランジスタＴ２のゲート及びドレイン間にも、位相補償用として第２の容量素子Ｃ２が接続される。

そして、ブースト回路32の出力端子Ｖ１は、ＮＭＯＳトランジスタＴ２のゲートに接続され、出力端子Ｖ２はＰＭＯＳトランジスタＴ１のゲートに接続される。

以上のように増幅回路30が構成されているため、この増幅回路30は以下のように動作する。

まず、表示すべき画素電極の水平ラインが切り替わることにより、たとえば、入力信号Ｓ１が急激に所定電位差（たとえば、１．２Ｖ）以上高く変動したとすると、その変動の瞬間的に非反転入力端子ＶinＰの電圧が反転入力端子ＶinＮの電圧（出力端子Ｖoの電圧）よりも所定電位差以上大きくなるため、差動増幅器41は、その電圧差がなくなるように出力Ｖ３の電圧を引き下げるように動作する。

ここでブースト回路32がなければ、差動増幅器41が出力Ｖ３を引き下げようとしても、引き下げようとする電圧になるまで第１の容量素子Ｃ１から電荷の放電が行なわれるために、ＰＭＯＳトランジスタＴ１がすぐには追従できない。

一方、本実施の形態における増幅回路30においては、ブースト回路32が設けられているため、入力信号Ｓ１が急激に所定電位差以上高く変動したとすると、ブースト回路32において入力信号Ｓ１と出力信号Ｓ２との電圧の比較が行なわれる。そして、所定電位差以上の電圧差があるため、出力端子Ｖ２へ電流Ｉｎがブースト回路32に流れ込む。したがって、この電流Ｉｎによって第１の容量素子Ｃ１への急速放電が行なわれることになり、入力信号Ｓ１の変動に対してすぐにＰＭＯＳトランジスタＴ１を追従させることができる。

また、逆に入力信号Ｓ１が急激に所定電位差以上低く変動したとすると、その変動の瞬間的に非反転入力端子ＶinＰの電圧が反転入力端子ＶinＮの電圧（出力端子Ｖoの電圧）よりも小さくなるため、差動増幅器41は、その電圧差がなくなるように出力Ｖ４の電圧を引き上げるように動作する。ここで、ブースト回路32がなければ、差動増幅器41が出力Ｖ４を引き上げようとしても、引き上げようとする電圧になるまで第２の容量素子Ｃ２へ電荷の充電が行なわれるために、すぐにはＮＭＯＳトランジスタＴ２が追従できない。

一方、本実施の形態における増幅回路30においては、ブースト回路32が設けられているため、入力信号Ｓ１が急激に所定電位差以上低く変動したとすると、ブースト回路32において入力信号Ｓ１と出力信号Ｓ２との比較が行なわれる。そして、所定電位差以上の電圧差があるため、出力端子Ｖ１から電流Ｉｐが出力される。したがって、この電流Ｉｐによって第２の容量素子Ｃ２への急速充電が行なわれることになり、入力信号Ｓ１の変動に対してすぐにＮＭＯＳトランジスタＴ２を追従させることができる。

このように本実施形態における増幅回路30では、入力信号Ｓ１の電圧と出力端子Ｖoの電圧とが所定電位以上の差があるとき、第１、第２の容量素子Ｃ１，Ｃ２へ電荷を充電又は放電するブースト回路を有しているため、容量素子Ｃ１，Ｃ２が存在している場合であっても、入力信号Ｓ１に対するスルーレート（出力応答性）を向上させることが可能となる。すなわち、ブースト回路32によって、入力信号Ｓ１の電圧と出力端子Ｖoの電圧との差が所定以上のとき、正又は負の定電流を所定部位である容量素子Ｃ１，Ｃ２に供給することにより、オペアンプの出力応答性を高める。

図５に、上述した増幅回路を更に具体的に構成した増幅回路50を示し、以下この増幅回路50の構成を具体的に説明する。なお、増幅回路30と同様の機能を有するものには便宜上同一の符号を付すものとする。

増幅回路50は、差動増幅器41と、出力増幅器42と、ブースト回路32とから構成される。

差動増幅器41は、ＰＭＯＳトランジスタＴ３，Ｔ６，Ｔ７，Ｔ10，Ｔ11と、ＮＭＯＳトランジスタＴ４，Ｔ５，Ｔ８，Ｔ12〜Ｔ14とから構成される。

ＰＭＯＳトランジスタＴ10，Ｔ11は、共にそのソースを第１の電位に接続している。また、ＰＭＯＳトランジスタＴ10は、そのゲートとドレインを接続しており、更にそのドレインはＮＭＯＳトランジスタＴ12のドレインに接続される。一方、ＰＭＯＳトランジスタＴ11は、そのゲートとドレインを接続しており、更にそのドレインはＮＭＯＳトランジスタＴ13のドレインに接続される。

また、ＮＭＯＳトランジスタＴ12のゲートは反転入力端子ＶinＮに接続され、一方ＮＭＯＳトランジスタT13のゲートは非反転入力端子ＶinＰに接続される。そして、ＮＭＯＳトランジスタＴ12とＴ13のソースはそれぞれ共通に接続されると共に、定電流回路44に接続される。なお、定電流回路44は、ＮＭＯＳトランジスタＴ14から構成され、Ｖ５によって制御される。

ＰＭＯＳトランジスタＴ７のゲートは、ＰＭＯＳトランジスタＴ11のゲートに接続され、ＰＭＯＳトランジスタＴ７及びＴ11とでカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＴ７のソースは第１の電位に接続され、そのドレインはＮＭＯＳトランジスタＴ８のドレインに接続される。

ＮＭＯＳトランジスタＴ８のソースは、第２の電位に接続される。そして、ＮＭＯＳトランジスタＴ８のゲートは、そのドレイン及びＮＭＯＳトランジスタＴ４のゲートに接続され、ＮＭＯＳトランジスタＴ８及びＴ４とでカレントミラー回路を構成している。また、ＮＭＯＳトランジスタＴ４のソースは第２の電位に接続されると共に、そのドレインはバイアス印加回路45に接続され、かつＮＭＯＳトランジスタＴ２のゲートに接続される。なお、このバイアス印加回路45は、ＮＭＯＳトランジスタＴ５及びＰＭＯＳトランジスタＴ６とから構成され、ＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２へのバイアスを印加する機能を有する。このバイアスはＶ７及びＶ８によって制御することができる。

ＰＭＯＳトランジスタＴ３のゲートは、ＰＭＯＳトランジスタＴ10のゲートに接続され、ＰＭＯＳトランジスタＴ３及びＴ10とでカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＴ３のソースは第１の電位に接続され、そのドレインはＰＭＯＳトランジスタＴ１のゲート及びバイアス印加回路45に接続される。

また、出力増幅器42は、ＰＭＯＳトランジスタＴ１と、ＮＭＯＳトランジスタＴ２とから構成される。さらに、ＰＭＯＳトランジスタＴ１のゲートとドレイン間には第1の容量素子Ｃ１が接続され、ＮＭＯＳトランジスタＴ２のゲートとドレイン間には第２の容量素子Ｃ２が接続される。

ＰＭＯＳトランジスタＴ１のゲートは、ＰＭＯＳトランジスタＴ３のドレインに接続されており、そのソースは第１の電位に、そのドレインは出力端子Ｖoに接続される。

また、ＮＭＯＳトランジスタＴ２のゲートは、ＮＭＯＳトランジスタＴ４のドレインに接続されており、そのソースは第２の電位に、そのドレインは出力端子Ｖoに接続される。

ブースト回路32は、ＰＭＯＳトランジスタＴ21，Ｔ23，Ｔ24，Ｔ25と、ＮＭＯＳトランジスタＴ20，Ｔ22，Ｔ26，Ｔ27とから構成される。

入力端子Ｖinは、ＰＭＯＳトランジスタＴ21のゲート及びＮＭＯＳトランジスタＴ22のゲートに接続される。出力端子ＶoはＮＭＯＳトランジスタＴ20のゲート及びＰＭＯＳトランジスタＴ23のゲートに接続される。このＮＭＯＳトランジスタＴ20及びＰＭＯＳトランジスタＴ21がそれぞれ第３及び第４のトランジスタに対応する。また、このＮＭＯＳトランジスタＴ22及びＰＭＯＳトランジスタＴ23がそれぞれ第５及び第６のトランジスタに対応する。

ここで、入力信号Ｓ１が出力信号Ｓ２よりも、Ｖgs×２（以下、「所定電位差」とする。）以上小さければ、ＮＭＯＳトランジスタＴ20及びＰＭＯＳトランジスタＴ21がそれぞれＯＮして、ＰＭＯＳトランジスタＴ24に電流が流れる。また、入力信号Ｓ１が出力信号Ｓ２よりも、所定電位差以上大きければ、ＮＭＯＳトランジスタＴ22及びＰＭＯＳトランジスタＴ23がそれぞれＯＮして、ＮＭＯＳトランジスタＴ26に電流が流れる。このように、入力信号Ｓ１と出力信号Ｓ２との差が所定電位差以上あるときに、これらのトランジスタが動作するように構成している。

また、ＰＭＯＳトランジスタＴ24のゲートは、そのドレイン及びＰＭＯＳトランジスタＴ25のゲートに接続されており、このＰＭＯＳトランジスタＴ24とＴ25とでカレントミラー回路を構成する。このカレントミラー回路が第１のカレントミラー回路に対応する。

ＰＭＯＳトランジスタＴ24，Ｔ25のソースは第１の電位に接続され、ＰＭＯＳトランジスタＴ24のドレインはＮＭＯＳトランジスタＴ20のドレインに接続され、ＰＭＯＳトランジスタＴ25のドレインはＰＭＯＳトランジスタＴ１のゲートに接続される。

このように、第１の電位と第２の電位の間には、第１のカレントミラー回路と、第３及び第４のトランジスタの出力とが順に直列的に接続される。

また、ＮＭＯＳトランジスタＴ26のゲートは、そのドレイン及びＮＭＯＳトランジスタＴ27のゲートに接続さており、このＮＭＯＳトランジスタＴ26とＴ27とでカレントミラー回路を構成する。このカレントミラー回路が第２のカレントミラー回路に対応する。

ＮＭＯＳトランジスタＴ26，Ｔ27のソースは第２の電位に接続され、ＮＭＯＳトランジスタＴ26のドレインはＰＭＯＳトランジスタＴ23のドレインに接続され、ＮＭＯＳトランジスタＴ27のドレインはＮＭＯＳトランジスタＴ２のゲートに接続される。

このように、第１の電位と第２の電位との間に、第５及び第６のトランジスタの出力と第２のカレントミラー回路とが順に直列的に接続される。

以上のように増幅回路50が構成されているため、この増幅回路50は以下のように動作する。

まず、表示すべき画素電極の水平ラインが切り替わることにより、たとえば、入力信号Ｓ１の電圧が所定電位差以上高く変動したとすると、その変動の瞬間的に非反転入力端子ＶinＰの電圧が反転入力端子ＶinＮの電圧（出力端子Ｖoの電圧）よりも所定電位差以上大きくなるため、差動増幅器41は、その電位差がなくなるように出力端子Ｖ１，Ｖ２の電圧を引き下げるように動作する。

さらに、ブースト回路32において入力信号Ｓ１の電圧と出力端子Ｖoの電圧との比較が行なわれる。そして、所定電位差以上であるため、ＮＭＯＳトランジスタＴ22及びＰＭＯＳトランジスタＴ23の出力に電流が流れ、出力端子Ｖ２から第２のカレントミラー回路を介して電流Ｉｎが流れ込む。したがって、この電流Ｉｎによって第１、第２の容量素子Ｃ１，Ｃ２への急速放電が行なわれることになり、入力信号Ｓ１の変動に対してすぐにＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２が追従する。

また、逆に入力信号Ｓ１の電圧が所定電位差以上低く変動したとすると、その変動の瞬間的に非反転入力端子ＶinＰの電圧が反転入力端子ＶinＮの電圧（出力端子Ｖoの電圧）よりも所定電位差以上小さくなるため、差動増幅器41は、その電圧差がなくなるように出力端子Ｖ１，Ｖ２の電圧を引き上げるように動作する。

さらに、ブースト回路32において入力信号Ｓ１と出力信号Ｓ２との比較が行なわれる。そして、所定電位差以上の電圧差があるため、ＮＭＯＳトランジスタＴ20及びＰＭＯＳトランジスタＴ21の出力に電流が流れ、第１のカレントミラー回路を介して出力端子Ｖ１から電流Ｉｐが出力される。したがって、この電流Ｉｐによって第１、第２の容量素子Ｃ１，Ｃ２への急速充電が行なわれることになり、入力信号Ｓ１の変動に対してすぐにＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２が追従する。

このように本実施形態における増幅回路50では、増幅回路30と同様に、入力信号Ｓ１の電圧と出力端子Ｖoの電圧とが所定値（所定電位差）以上の差があるとき、第１、第２の容量素子Ｃ１，Ｃ２の電荷を充電又は放電を行うブースト回路を有しているため、安定性を損なうことなく入力信号Ｓ１に対するスルーレートを向上させることが可能となる。すなわち、ブースト回路32によって、入力信号Ｓ１の電圧と出力端子Ｖoの電圧との差が所定以上のとき、正又は負の定電流を所定部位である容量素子Ｃ１，Ｃ２に供給することにより、増幅回路50の出力応答性を高める。また、ブースト回路32は、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、無駄な電力消費を抑えることができ効率がよい。また、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、電圧差がなくなると自然とブースト回路32の動作がストップし、ブースト回路を制御する外部からの信号を必要としない。

（第２実施形態）
次に、第２実施形態における液晶表示装置について、以下図面を参照して具体的に説明する。第１実施形態においては増幅回路の出力増幅器をＡＢ級出力段として説明したが、本第２実施形態においては出力増幅器をＡ級出力段として説明する。

図６において、増幅回路70aは、差動増幅器61aと、出力増幅器62aと、ブースト回路63aとから構成される。

差動増幅器61aは、ＰＭＯＳトランジスタＴ31〜Ｔ33と、ＮＭＯＳトランジスタＴ34，Ｔ35とから構成される。

ＰＭＯＳトランジスタＴ31は、定電流回路として動作するものであり、そのソースは第１の電位に接続され、そのドレインはＰＭＯＳトランジスタＴ32，Ｔ33のソースに接続される。また、このＰＭＯＳトランジスタＴ31のゲートはＶｂに接続されており、このＶｂによってこの定電流回路が制御される。

また、ＰＭＯＳトランジスタＴ32のドレインはＮＭＯＳトランジスタＴ34のドレインに接続され、ＰＭＯＳトランジスタＴ33のドレインはＮＭＯＳトランジスタＴ35のドレインに接続される。ＮＭＯＳトランジスタＴ34，Ｔ35のソースはそれぞれ共通に接続されると共に、第２の電位に接続される。ＮＭＯＳトランジスタＴ34，Ｔ35のゲートはそれぞれ共通にＮＭＯＳトランジスタＴ35のドレインに接続されている。また、ＰＭＯＳトランジスタＴ32のゲートは入力端子Ｖin接続される。

出力増幅器62aは、ＰＭＯＳトランジスタＴ36と、ＮＭＯＳトランジスタＴ37とから構成される。ＮＭＯＳトランジスタＴ37のゲートとドレイン間にはさらに容量素子Ｃ10が接続される。

ＮＭＯＳトランジスタＴ37のゲートは、ＰＭＯＳトランジスタＴ32のドレイン及びＮＭＯＳトランジスタＴ34のドレインに接続されており、そのソースは第１の電位に、そのドレインは出力端子Ｖoに接続される。

また、ＰＭＯＳトランジスタＴ36は、定電流回路として動作するものであり、そのソースは第１の電位に接続され、そのドレインは出力端子Ｖoに接続される。また、このＰＭＯＳトランジスタＴ36のゲートはＶｂに接続されており、このＶｂによってこの定電流回路が制御される。

ブースト回路63aは、ＰＭＯＳトランジスタＴ38，Ｔ39，Ｔ41と、ＮＭＯＳトランジスタＴ40とから構成される。

入力端子Ｖinは、ＰＭＯＳトランジスタＴ41のゲートに接続され、出力端子ＶoはＮＭＯＳトランジスタＴ40のゲートに接続される。

ここで、入力信号S11の電圧が出力端子Ｖoの電圧よりも、Ｖgs×２（以下、「所定電位差」とする。）以上小さければ、ＮＭＯＳトランジスタＴ40及びＰＭＯＳトランジスタＴ41がそれぞれＯＮして、ＰＭＯＳトランジスタＴ38に電流が流れる。このように、入力信号S11の電圧が出力端子Ｖoの電圧との差が所定電位差以上あるときに、これらのトランジスタが動作するように構成している。

また、ＰＭＯＳトランジスタＴ38のゲートは、そのドレイン及びＰＭＯＳトランジスタＴ39のゲートに接続さており、このＰＭＯＳトランジスタＴ38とＴ39とで第１のカレントミラー回路を構成する。

ＰＭＯＳトランジスタＴ38，Ｔ39のソースは第１の電位に接続され、ＰＭＯＳトランジスタＴ38のドレインはＮＭＯＳトランジスタＴ40のドレインに接続される。

このように、第１の電位と第２の電位の間には、第１のカレントミラー回路と、ＮＭＯＳトランジスタＴ40と、ＰＭＯＳトランジスタＴ41が順に直列的に接続される。

以上のように増幅回路70aが構成されているため、この増幅回路70aは以下のように動作する。

まず、表示すべき画素電極の水平ラインが切り替わることにより、たとえば、入力信号Ｓ11の電圧が所定電位差以上低く変動した場合、その変動の瞬間的に入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上小さくなるため、差動増幅器61aは、その電位差がなくなるように出力端子Ｖoの電圧を引き下げるように動作する。

さらに、ブースト回路63aにおいて入力信号S11の電圧が出力端子Ｖoの電圧との比較が行なわれる。そして、所定電位差以上であるため、ＮＭＯＳトランジスタＴ40及びＰＭＯＳトランジスタＴ41の出力に電流が流れ、第１のカレントミラー回路に電流Ｉｐ１が流れ込む。この電流Ｉｐ１が差動増幅器61aのバイアス電流ノードであるＰＭＯＳトランジスタＴ31のドレインに供給されて差動増幅器61aにおけるバイアス電流が増加することになるため容量素子Ｃ10への急速放電が行なわれることになり、入力信号Ｓ11の電圧変動に対してすぐにＮＭＯＳトランジスタＴ37が追従する。

このように本実施形態における増幅回路70aでは、入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上小さくなったとき、容量素子Ｃ10への急速充電を行うブースト回路63aを有しているため、安定性を損なうことなく入力信号Ｓ11に対するスルーレートを向上させることが可能となる。
また、ブースト回路63aは、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、無駄な電力消費を抑えることができ効率がよい。また、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、電圧差がなくなると自然とブースト回路の動作がストップし、ブースト回路63aを制御する外部からの信号を必要としない。

ここで、上述の増幅回路70aでは、入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上小さくなったときに動作するものであるが、以下に示す増幅回路70bのような構成にすることにより、入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上大きくなったときにも動作するようにもできる。図７は増幅回路70bの構成を示す図である。

図７に示すように、増幅回路70bのブースト回路63bは、ブースト回路63aの構成に加え、ＰＭＯＳトランジスタＴ42，Ｔ43，Ｔ45及びＮＭＯＳトランジスタＴ44を有している。なお、ブースト回路63aにおけるその他のトランジスタの構成及びその動作についてはすでに説明しているため、ここでは説明を省略する。

入力端子ＶinはＮＭＯＳトランジスタＴ44のゲートに接続され、出力端子ＶoはＰＭＯＳトランジスタＴ45のゲートに接続される。

ここで、入力信号S11の電圧が出力端子Ｖoの電圧よりも、Ｖgs×２（以下、「所定電位差」とする。）以上大きければ、ＮＭＯＳトランジスタＴ44及びＰＭＯＳトランジスタＴ45がそれぞれＯＮして、ＰＭＯＳトランジスタＴ42に電流が流れる。このように、入力信号S11の電圧が出力端子Ｖoの電圧の差が所定電位差以上あるときに、これらのトランジスタが動作するように構成している。

また、ＰＭＯＳトランジスタＴ42のゲートは、そのドレイン及びＰＭＯＳトランジスタＴ43のゲートに接続さており、このＰＭＯＳトランジスタＴ42とＴ43とで第２のカレントミラー回路を構成する。

ＰＭＯＳトランジスタＴ42，Ｔ43のソースは第１の電位に接続され、ＰＭＯＳトランジスタＴ42のドレインはＮＭＯＳトランジスタＴ44のドレインに接続される。

このように、第１の電位と第２の電位の間には、第２のカレントミラー回路と、ＮＭＯＳトランジスタＴ44と、ＰＭＯＳトランジスタＴ45とが順に直列的に接続される。

以上のように増幅回路70bが構成されているため、この増幅回路70bは以下のように動作する。

まず、表示すべき画素電極の水平ラインが切り替わることにより、たとえば、入力信号Ｓ11の電圧が所定電位差以上高く変動した場合、その変動の瞬間的に入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上大きくなるため、差動増幅器61aは、その電位差がなくなるように出力端子Ｖoの電圧を引き上げるように動作する。

さらに、ブースト回路63bにおいて入力信号S11の電圧と出力端子Ｖoの電圧と比較が行なわれる。そして、所定電位差以上であるため、ＮＭＯＳトランジスタＴ44及びＰＭＯＳトランジスタＴ45の出力に電流が流れ、第２のカレントミラー回路から出力端子Ｖoへ電流Ｉｐ２が流れ込む。この電流Ｉｐ２によって出力電圧Ｖoを急速に上昇させることができる。

このように本実施形態における増幅回路70bでは、入力信号S11の電圧が出力端子Ｖoの電圧よりも所定電位差以上小きくなったとき、容量素子Ｃ10への急速充電を行うと共に、力端子Ｖinの電圧が出力端子Ｖoの電圧よりも所定電位差以上大さくなったとき、出力端子Ｖoに電流を供給するブースト回路63bを有しているため、安定性を損なうことなく入力信号Ｓ11に対するスルーレートを向上させることが可能となる。すなわち、ブースト回路63bによって、入力信号Ｓ11の電圧と出力端子Ｖoの電圧との差が所定以上のとき、定電流Ｉｐ１，Ｉｐ２を所定部位である容量素子Ｃ10や入力端子Ｖoに供給することにより、増幅回路70bの出力応答性を高めることができる。また、ブースト回路63bは、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、無駄な電力消費を抑えることができ効率がよい。また、所定電位差以上のときのみに動作し、所定電位差未満の時には動作しないため、電圧差がなくなると自然とブースト回路63bの動作がストップし、ブースト回路63bを制御する外部からの信号を必要としない。

本発明の一実施形態に係る液晶表示装置の概略ブロック図。 ソースドライバの概略ブロック図。 増幅回路の概略構成を示す図。 増幅回路の概略構成を示す図。 増幅回路の具体的な構成を示す図。 別の増幅回路の具体的な構成を示す図。 他の増幅回路の具体的な構成を示す図。 従来の増幅回路の構成を示す図。

符号の説明

１ 液晶表示装置
１１ ソースドライバ回路
３２ ブースト回路
４１ 差動増幅器
４２ 出力増幅器

Claims (9)

1. 入力信号を増幅して出力端子から出力する増幅器と、
   前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給して前記増幅器の出力応答性を高めるブースト回路と、を備えた増幅回路。
2. 前記増幅器は、
   入力信号を増幅する差動増幅器と、
   前記差動増幅器からの信号を前記出力端子へ出力するトランジスタと、このトランジスタのゲートと前記出力端子との間に接続された容量素子と有する出力増幅器とを備え、
   前記ブースト回路は、
   負又は正の前記定電流を前記所定部位である前記容量素子に供給することにより、前記容量素子へ電荷を充電又は放電して前記増幅器の出力応答性を高める請求項１に記載の増幅回路。
3. 前記増幅器は、
   入力信号を増幅する差動増幅器と、
   前記差動増幅器からの信号を前記出力端子へ出力するトランジスタを有する出力増幅器とを備え、
   前記ブースト回路は、前記所定部位である前記出力端子へ負又は正の前記定電流を供給して前記増幅器の出力応答性を高める請求項１に記載の増幅回路。
4. 前記増幅器は、
   入力信号を増幅する差動増幅器と、
   前記差動増幅器からの信号を前記出力端子へ出力するトランジスタを有する出力増幅器と備え、
   前記ブースト回路は、前記所定部位であるバイアス電流供給ノードに正の前記定電流を流すことにより前記差動増幅器のバイアス電流を増加させて前記増幅器の出力応答性を高める請求項１に記載の増幅回路。
   
5. 前記出力増幅器は、第１のトランジスタと第２のトランジスタからなり、
   前記容量素子は、第１のトランジスタのゲートと出力端子との間に接続された第１の容量素子と、第２のトランジスタのゲートと出力端子との間に接続された第２の容量素子とからなり、
   前記ブースト回路は、
   前記入力信号の電圧が前記出力端子の電圧より所定値以上高いとき、前記第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の放電を行い、前記入力信号の電圧が前記出力端子の電圧より所定値以上低いとき、前記第１の容量素子または第２の容量素子、もしくは第１、第２の容量素子両方の電荷の充電を行なう請求項２に記載の増幅回路。
6. 前記ブースト回路は、
   第１の電位と第２の電位との間に、第１のカレントミラー回路と、第３及び第４のトランジスタの出力とが順に直列的に接続される一方、前記第１の電位と前記第２の電位との間に、第５及び第６のトランジスタの出力、第２のカレントミラー回路とが順に直列的に接続され、さらに、前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートには前記入力信号が接続され、前記第４のトランジスタのゲート及び前記第５のトランジスタのゲートには前記出力端子が接続されることを特徴とする請求項５に記載の増幅回路。
7. 前記入力信号が前記差動増幅器の非反転入力端子に入力されると共に、前記出力端子が前記差動増幅器の反転入力端子に接続される請求項２〜６のいずれか１項に記載の増幅回路。
8. 画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する液晶表示用駆動回路であって、
   入力信号を増幅して出力端子から出力する増幅器と、
   前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給して前記増幅器の出力応答性を高めるブースト回路と、を備えた液晶表示用駆動回路。
9. 画像を表示するための液晶表示部に設けられた各画素を駆動させるための駆動信号を出力する駆動回路を有する液晶表示装置であって、
   前記駆動回路は、
   入力信号を増幅して出力端子から出力する増幅器と、
   前記入力信号の電圧と前記出力端子の電圧との差が所定以上のとき、前記増幅器の所定部位へ正又は負の定電流を供給して前記増幅器の出力応答性を高めるブースト回路と、を備えた液晶表示装置。

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