JP2005292773A - 液晶ディスプレイの駆動装置 - Google Patents

Abstract

【課題】 低消費電力のドライバを備える液晶表示駆動装置を提供することにある。
【解決手段】 入力端子で入力電圧を受け取り、出力端子で出力電圧を発生する駆動装置であって、入力端子と出力端子の間に電気的に接続された出力バッファ２１と、入力端子と出力端子の間に電気的に接続され、選択的にオンされ、出力電圧を入力電圧に等しいレベルに駆動するオペアンプ２２とを備えてなる。
【選択図】 図２

Description

本発明は、駆動装置に関し、より詳細には、液晶ディスプレイ（ＬＣＤ）の駆動装置に関するものである。

液晶ディスプレイパネルは、陰極線管（ＣＲＴ）ディスプレイパネルよりも薄型かつ低消費電力であるため、近年では、パーソナルコンピュータ、ワードプロセッサまたはカラーテレビ受像機などへの使用が目立って多くなってきた。その中でも特にアクティブマトリクス型の液晶ディスプレイ装置は、高速応答、高品位画面、および多階調表示といった特性を持つことから、その需要が高まっている。

アクティブマトリクス型液晶ディスプレイ装置は、金属配線膜、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を備える半導体基板と、透明なコモン電極を備える対向基板と、半導体基板と対向基板との間に挟持される液晶層とから構成されているのが通常である。かかる構成によれば、スイッチング機能を持つＴＦＴを制御することによって、各画素電極に所定の階調電圧が印加されると、各画素電極とコモン電極の電圧差により液晶の透過率が変化して、スクリーン上に画像が表示されることになる。

上記の半導体基板上には、階調電圧を画素電極に供給するためのデータ線と、ＴＦＴにスイッチ制御信号（走査信号）を出力するための走査線とが配置されている。走査線上の走査信号がハイレベルとなると、その走査線に接続された全てのＴＦＴがオンされ、データ線に送られた階調電圧がこれらＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなってＴＦＴがオフされると、次の階調電圧が画素電極に印加されるまでの間、各画素電極とコモン電極の電圧差が保持される。よって、走査信号が各走査線に順次送出されていくと、全ての画素電極に階調電圧が印加されることになり、フレーム周期毎に更新された画像がスクリーンに表示されるのである。

さて、データ線を駆動するための液晶駆動装置は、ソースドライバとも称されており、データ線の液晶容量、配線抵抗および配線容量を含む大容量性負荷の充放電を行わなければならないものである。

このような液晶駆動装置は通常、分圧器、デコーダおよびデータ線に接続されたドライバから成るが、このうちのドライバをオペアンプで構成するものが公知となっている（非特許文献１参照）。オペアンプは高電流供給能力を備えているため、駆動装置においてドライバは、大容量性負荷を有するデータ線を高速で駆動することができる。さらに、オペアンプにおけるトランジスタのしきい値電圧に若干変動があっても、オペアンプの出力電圧のバラツキは小さいので、出力電圧が高精度で出力され得る。
S.Saito他著「A 6‐bit Digital Date Printer for Color TFT-LCDs」SID 95 Digest pp．257-260, 1995

しかし、このような公知のドライバは、そのオペアンプを構成する素子数が多く、しかも、データ線の数に応じて配置しなければならない。したがって、かかる公知のドライバを用いた液晶表示駆動装置が単一の集積回路素子で構成されている場合に、オペアンプを必要数設ければ、集積回路素子のサイズが増大してしまい、ひいては製造コストを高めることになる。また、オペアンプには定常的に電流を流す必要があるため、消費電力が増大する。

そこで、本発明の目的は低消費電力のドライバを備える液晶表示駆動装置を提供することにある。

すなわち、本発明は、入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、前記入力端子および前記出力端子に電気的に接続された出力バッファと、前記入力端子と前記出力端子の間に電気的に接続され、選択的にオンされることにより、前記出力電圧を前記入力電圧と等しいレベルに駆動するオペアンプと、を備える駆動装置に関する。

前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされることが好ましい。
前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされることが好ましい。

前記出力バッファが、第１の期間に活性化されてバイアス電圧を発生するバイアス回路と、前記第１の期間に続く第２の期間に、前記バイアス電圧によって活性化されると共にバイアスが印加され、該第２の期間に続く第３の期間に不活性化されるソースフォロワと、を有することが好ましい。

前記オペアンプは、前記第３の期間にオンされることが好ましい。
前記オペアンプは、前記第２の期間のうちの一定の時間だけオンされることが好ましい。

前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有することが好ましい。
前記短絡回路は、前記第３の期間に続く第４の期間に活性化されることが好ましい。

前記オペアンプは、ユニティゲインのオペアンプであることが好ましい。
また、本発明は、入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、第１の期間に前記入力電圧を受けて前記出力電圧を前記入力電圧よりも高い第１のレベルまで引き上げる出力バッファと、前記入力端子と前記出力端子の間に電気的に接続され、前記第１の期間に続く第２の期間に選択的にオンされて前記出力電圧を前記入力電圧と等しい第２のレベルまで引き下げるオペアンプと、を備える駆動装置に関する。

前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされることが好ましい。
前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされることが好ましい。

前記出力バッファが、前記第１の期間の前の第３の期間に活性化されてバイアス電圧を発生するバイアス回路と、前記第１の期間に前記バイアス電圧により活性化されると共にバイアスが印加されるソースフォロワと、を有することが好ましい。

前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有することが好ましい。
前記短絡回路は、前記第２の期間に続く第４の期間に活性化されることが好ましい。

前記オペアンプがユニティゲインのオペアンプであることが好ましい。
また、本発明は、入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、第１の期間に前記入力電圧を受けて前記出力電圧を前記入力電圧よりも低い第１のレベルまで引き下げる出力バッファと、前記入力端子と前記出力端子の間に電気的に接続され、前記第１の期間に続く第２期間に選択的にオンされて前記出力電圧を前記入力電圧に等しい第２のレベルまで引き上げるオペアンプと、を備える駆動装置に関する。

前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされることが好ましい。
前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされることが好ましい。

前記出力バッファが、前記第１の期間の前の第３の期間に活性化されてバイアス電圧を発生するバイアス回路と、前記第１の期間に前記バイアス電圧により活性化されると共にバイアスが印加されるソースフォロワと、を有することが好ましい。

前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有することが好ましい。
前記短絡回路は、前記第２の期間に続く第４の期間に活性化されることが好ましい。

前記オペアンプがユニティゲインのオペアンプであることが好ましい。

本発明に係る液晶表示駆動装置のドライバは、出力バッファとオペアンプで構成され、このオペアンプが、所定の短い時間だけオンなることで出力電圧の引き上げ・引き下げをサポートするため、その消費電力が低減する。よって、低消費電力の液晶表示駆動装置を提供できる。

本発明は、入力端子で入力電圧を受け取り、出力端子で出力電圧を発生する駆動装置を提供する。この駆動装置は、入力端子と出力端子の間に電気的に接続された出力バッファと、入力端子と出力端子の間に電気的に接続され、選択的にオンされて出力電圧を入力電圧に略等しいレベルに駆動するオペアンプとを備えている。

また、本発明の別な態様の駆動装置は、入力端子で入力電圧を受け取り、出力端子で出力電圧を発生するものであって、第１の期間に入力電圧を受けて出力電圧を入力電圧よりも高い第１のレベルまで引き上げる出力バッファと、入力端子と出力端子の間に電気的に接続され、第１の期間に続く第２の期間に選択的にオンされて出力電圧を入力電圧に略等しい第２のレベルまで引き下げるオペアンプとを備えている。

さらに、本発明の別な態様の駆動装置は、入力端子で入力電圧を受け取り、出力端子で出力電圧を発生するものであって、第１の期間に入力電圧を受けて出力電圧を入力電圧よりも低い第１のレベルまで引き下げる出力バッファと、入力端子と出力端子の間に電気的に接続され、第１の期間に続く第２の期間に選択的にオンされて出力電圧を入力電圧に略等しい第２のレベルまで引き上げるオペアンプとを備えている。

以下に、本発明がより一層理解されるよう、図面と対応させながら詳細な説明を行うが、これは、本発明を説明する目的で行うものであって、本発明を限定しようとするものではない。

図１に示すのは、本発明に係る一実施形態による液晶ディスプレイの駆動装置を示す図である。この液晶ディスプレイの駆動装置は基本的に、分圧器１０１、デコーダ１０２、およびデータ線ＤＬに接続されたドライバ１０３を備えてなる。データ線ＤＬは、ＴＦＴ（図示せず）を介して画素電極とも接続されている。分圧器１０１は、抵抗Ｒ１、Ｒ２、…、Ｒ６４から構成され、多階調電圧を発生する。デコーダ１０２は、相補型金属酸化膜半導体（ＣＭＯＳ）スイッチよりなるものであって、抵抗Ｒ１、Ｒ２…、Ｒ６４に接続された線と、映像データ信号Ｄ０、Ｄ１、…Ｄ５を受信する線との交点に形成される。

図２に示すのは、図１におけるドライバ１０３の回路図であり、このドライバは、出力バッファ２１およびオペアンプ２２を含んでいる。出力バッファ２１は、入力電圧Ｖ_inを受けて、出力電圧Ｖ_outをデータ線ＤＬに出力する。オペアンプ２２は、入力電圧Ｖ_inを受ける正入力端子、負入力端子、およびデータ線ＤＬに接続された出力端子を有している。オペアンプ２２の負入力端子と出力端子は互いに接続されており、ユニティゲイン（unity gain）動作を行うオペアンプを形成している。

出力バッファ２１は、Ｐ−チャネルＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５、Ｎ−チャネルＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３およびＮＴ５、スイッチＳ１〜Ｓ７、ＳｘおよびＳｙ、キャパシタＣ１、ならびに抵抗Ｒから構成される。トランジスタＰＴ１およびＰＴ２のゲートは、トランジスタＰＴ１のドレインに共通接続しており、トランジスタＰＴ２のソースは、抵抗Ｒを介してデータ線ＤＬに接続されている。トランジスタＰＴ３は、ドレインが電源供給電圧を受けるべくこれに接続され、ゲートとソースとが互いに接続している。トランジスタＰＴ４は、ゲートが入力電圧Ｖ_inを受けるべくこれに接続され、ソースがトランジスタＮＴ１のソースに接続されている。トランジスタＮＴ１とＮＴ２のゲートは、トランジスタＮＴ１のドレインに共通接続しており、トランジスタＮＴ２のソースは抵抗Ｒを介してデータ線ＤＬの接続されている。トランジスタＮＴ３は、ゲートが入力電圧Ｖ_inを受けるべくこれに接続され、ソースがトランジスタＰＴ１のソースに接続されている。トランジスタＮＴ５は、ソースが抵抗Ｒを介してデータ線ＤＬと接続され、ドレインが電源供給電圧を受けるべくこれに接続され、ゲートが入力電圧Ｖ_inを受けるべくこれに接続されている。トランジスタＰＴ５は、ソースが抵抗Ｒを介してデータ線ＤＬと接続され、ドレインがグラウンド電圧を受けるべくこれに接続され、ゲートが入力電圧Ｖ_inを受けるべくこれに接続されている。スイッチＳ１は、トランジスタＰＴ３のソースとトランジスタＮＴ１のドレインとの間に接続されている。スイッチＳ２は、一端がグラウンド電圧を受けるべくこれに接続され、他端がトランジスタＰＴ１のドレインに接続されている。スイッチＳ３は、一端がグラウンド電圧を受けるべくこれに接続され、他端がトランジスタＰＴ４のドレインに接続されている。スイッチＳ４は、一端が入力電圧Ｖ_inを受けるべくこれに接続され、他端がトランジスタＰＴ１のソースに接続されている。スイッチＳ５は、一端が電源供給電圧を受けるべくこれに接続され、他端がトランジスタＮＴ２のドレインに接続されている。スイッチＳ６は、一端がグラウンド電圧を受けるべくこれに接続され、他端がトランジスタＰＴ２のドレインに接続されている。スイッチＳ７は、一端が入力電圧Ｖ_inを受けるべくこれに接続され、他端が抵抗Ｒを介してデータ線ＤＬに接続されている。スイッチＳｘは、一端が電源供給電圧を受けるべくこれに接続され、他端がトランジスタＮＴ３のドレインに接続されている。スイッチＳｙは、一端が入力電圧Ｖ_inを受けるべくこれに接続され、他端がトランジスタＮＴ１のソースに接続されている。キャパシタＣ１は、一端が制御信号ＮＰを受けるべくこれに接続され、他端がトランジスタＮＴ１のドレインに接続されている。

一例において、図２に示すドライバは、入力電圧Ｖ_inがガンマ電圧Ｖ０からＶ７の間にあるとき、およびＶ８からＶ６３の間にあるときに、それぞれ異なる２つのモードで動作する。なお、Ｖ０は高い方の電圧、Ｖ６３は低い方の電圧である。

図３Ａに示すのは、入力電圧Ｖ_inがガンマ電圧Ｖ０からＶ７の間にあるとき、つまり、第１のモードでドライバが動作する際の信号のタイミング図である。時刻ｔ０からｔ５の期間は１データ出力期間であり、時刻ｔ５からｔ１０の期間は別な１データ出力期間である。ドライバが第１のモードで動作するとき、スイッチＳｙとＳzはオフされている。第１のモードの動作は次のとおりである。

先ず、時刻ｔ０において、スイッチＳ１およびＳ２が共にオンされる。トランジスタＰＴ１およびＰＴ２のゲートのバイアス電圧Ｖ１は０ボルトであり、トランジスタＮＴ１およびＮＴ２のゲートのバイアス電圧Ｖ２はＶ_DD−Ｖ_thp3ボルトである。

続いて、時刻ｔ１において、スイッチＳ１およびＳ２がオフされ、スイッチＳ３およびＳｘがオンされる。そして、制御信号ＮＰは、オン状態となることにより、トランジスタＮＴ１のドレインの電圧を、入力電圧にトランジスタＮＴ１のしきい値電圧とＰＴ４のしきい値電圧を足したレベルまで上昇させる。よって、バイアス電圧Ｖ₂は、
Ｖ₂ ＝ Ｖ_in ＋ Ｖ_thn1 − Ｖ_thp4
となる。

次に、時刻ｔ２において、スイッチＳ３およびＳｘがオフされ、スイッチＳ４がオンされる。よって、バイアス電圧Ｖ₁は、
Ｖ₁ ＝ Ｖ_in ＋ Ｖ_thp1
となる。

そしてこの時に、スイッチＳ５もオンされる。この状態において、トランジスタＮＴ２はソースフォロワとして動作するため、出力電圧Ｖ_outの値は、
Ｖ_out ＝ Ｖ_in ＋ Ｖ_thn1 ＋ Ｖ_thp4− Ｖ_thn2
となる。

したがって、Ｖ_thp１がＶ_thn2に略等しい（≒）場合には、出力電圧Ｖ_outは、
Ｖ_out ≒ Ｖ_in ＋ Ｖ_thp4
となる。

ここで、（Ｖ_in ＋ Ｖ_thp4）が達し得る最大の値が電源電圧値であることに注意されたい。
さらに、時刻ｔ３において、スイッチＳ５がオフされ、スイッチＳ６がオンされる。この状態において、トランジスタＰＴ２がソースフォロワとして動作するため、出力電圧Ｖ_outは、
Ｖ_out ＝ Ｖ_in ＋ Ｖ_thp1 − Ｖ_thp2
に変わる。

このうち、Ｖ_thp2はトランジスタＰＴ２のしきい値である。よって、Ｖ_thp1がＶ_thp2に略等しい（≒）場合には、出力電圧Ｖ_outは、
Ｖ_out ≒ Ｖ_in
になる。

なお、トランジスタＰＴ１とＰＴ２を互いに近接して設け、かつ、そのサイズを両者略同じとすれば、しきい値Ｖ_thp1およびしきい値Ｖ_thp2を略等しい値にできることに注意されたい。

最後に、時刻ｔ４において、スイッチＳ７がオンされる。出力電圧Ｖ_outが入力電圧Ｖ_inに近付くと、ソースフォロワの駆動能力が低下するが、スイッチＳ７を用いることで、出力を精度よく最適値（目標値）にすることができる。また、スイッチＳ７を使用するのは、トランジスタＮＴ１およびＮＴ２のしきい値電圧が異なることにより生じる出力電圧Ｖ_outとその最適値との差を補償するためでもある。上述したように、時刻ｔ３において、出力電圧Ｖ_out は Ｖ_in ＋ Ｖ_thn1 − Ｖ_thp2である。このとき、Ｖ_thn1 とＶ_thp2の差が著しく大きいと、出力電圧Ｖ_out は、その最適値、つまりＶ_inからΔＶだけずれた値となる。続く時刻ｔ４において、スイッチＳ５およびＳ６が共にオフされ、スイッチＳ７がオンされると、出力電圧Ｖ_out は、同じ階調電圧を持つ２つのソース出力の値に平均される。そして、ΔＶの値は非常に小さいため、時間さえ十分にあれば最後には入力電圧Ｖ_inとなる。よって、スイッチＳ７をオンすることにより、出力電圧の精度が高まるのである。

本発明のドライバにおいて、トランジスタＮＴ５およびＰＴ５は、ソース出力を充放電して、目標値へ近付けるという目的を達成するにあたり、先ず第一に用いられる手段であることに注意されたい。こうしたトランジスタＮＴ５およびＰＴ５のサポートにより、ソース出力の動作が一層精度の高いものとなる。

また、第１のモードの別な態様においては、時刻ｔ４にスイッチＳ６をオフにしなくてもよく、時刻ｔ４から後の所定期間中、スイッチＳ６がオン状態に保たれるようにしてもよい（図示せず）。

なお、時刻ｔ０からｔ５までの第１のデータ出力期間における動作は、時刻ｔ５からｔ１０までの第２のデータ出力期間においても繰り返される。
図３Ｂに示すのは、入力電圧Ｖ_inがガンマ電圧Ｖ８からＶ６３の間にあるとき、つまり第２のモードでドライバが動作する際の信号のタイミング図である。第２のモードにおけるドライバの動作は、第１のモードにおける動作と大方同じであるが、スイッチＳｚがスイッチＳ６と同時にオン・オフされるという点においてのみ異なっている。こうした動作によれば、オペアンプ２２の活性化により、出力電圧Ｖ_out が引き下げられることとなる。

第２のモードの別な態様においては、スイッチＳｚがスイッチＳ６と同時にオン・オフされなくてもよく、スイッチＳｚはスイッチＳ６がオンした後にオンされる（図示せず）、または、スイッチＳｚはスイッチＳ６がオフする前にオフされる（図示せず）こととしてもよい。

また、別な例において、図２のドライバは、入力電圧Ｖ_inがガンマ電圧Ｖ５６からＶ６３の間にあるときと、Ｖ０からＶ５５の間にあるときに、それぞれ異なる２つのモードで動作する。

図３Ｃに示すのは、入力電圧Ｖ_inがガンマ電圧Ｖ５６からＶ６３の間にあるとき、つまり第３のモードでドライバが動作する際の信号タイミングを表わす図である。この第３のモードでドライバが動作するとき、スイッチＳ４とＳｚはオフされる。この第３のモードの動作は次のとおりである。

先ず、時刻ｔ０において、スイッチＳ１およびＳ２が共にオンされる。トランジスタＰＴ１およびＰＴ２のゲートのバイアス電圧Ｖ１は０ボルトであり、トランジスタＮＴ１およびＮＴ２のゲートのバイアス電圧Ｖ２は、Ｖ_DD − Ｖ_thp3である。

次に、時刻ｔ１において、スイッチＳ１およびＳ２がオフされ、スイッチＳ３およびＳｘがオンされる。そして、制御信号ＮＰがオン状態となることにより、トランジスタＮＴ１のドレインの電圧が、入力電圧にトランジスタＮＴ１のしきい値電圧とトランジスタＰＴ４のしきい値電圧とを足したレベルまで上昇する。

続いて、時刻ｔ２において、スイッチＳｙがオンされ、バイアス電圧Ｖ₁とＶ₂は、
Ｖ₁ ＝ Ｖ_in ＋ Ｖ_thp1 − Ｖ_thn3
Ｖ₂ ＝ Ｖ_in ＋ Ｖ_thn1
となる。

このとき同時に、スイッチＳ６がオンされる。この状態において、トランジスタＰＴ２はソースフォロワとして動作するので、出力電圧Ｖ_outは、
Ｖ_out ＝ Ｖ_in ＋ Ｖ_thp1 − Ｖ_thn3 − Ｖ_thp2
となる。このうち、Ｖ_thp2はトランジスタＰＴ２のしきい値電圧である。したがって、Ｖ_thp1がＶ_thp2と略等しい（≒）場合には、出力電圧Ｖ_outは、
Ｖ_out ≒ Ｖ_in − Ｖ_thn3
に変わる。

なお、トランジスタＰＴ１とＰＴ２を互いに近接して設け、且つ、そのサイズを両者略同じとすれば、しきい値Ｖ_thp1としきい値Ｖ_thp2を略等しい値とできることに注意されたい。

さらに、時刻ｔ３において、スイッチＳ５がオンされる。この状態において、トランジスタＮ２がソースフォロワとして動作するので、出力電圧Ｖ_outは、
Ｖ_out ＝ Ｖ_in ＋ Ｖ_thn1 − Ｖ_thn2
になる。このうち、Ｖ_thn2はトランジスタＮＴ２のしきい値電圧である。したがって、Ｖ_thn1がＶ_thn2と略等しい（≒）場合には、出力電圧Ｖ_outは、
Ｖ_out ≒ Ｖ_in
に変わる。

最後に、時刻ｔ４において、スイッチＳ７は、時刻ｔ５になるまでの期間にわたってオンされる。そして、時刻ｔ０からｔ５までの第１のデータ出力期間における動作が、時刻ｔ５からｔ１０までの第２のデータ出力期間において繰り返される。

また、第３のモードの別な態様において、スイッチＳ５を時刻ｔ４にオフしなくてもよく、時刻ｔ４から後の一定期間、スイッチＳ５がオン状態に保たれるようにすることもできる（図示せず）。

図３Ｄに示すのは、入力電圧Ｖ_inがガンマ電圧Ｖ０からＶ５５の間にあるとき、つまり第４のモードでドライバが動作する際の信号のタイミング図である。第４のモードにおけるドライバの動作は、第３のモードにおける動作と大方同じであるが、スイッチＳｚがスイッチＳ５と同時にオン・オフするという点においてのみ異なっている。かかる動作によれば、オペアンプ２２の活性化により出力電圧Ｖ_out が引き上げられることとなる。

また、第４のモードの別な態様においては、スイッチＳｚがスイッチＳ５と同時にオン・オフされなくてもよく、スイッチＳ５がオンした後にスイッチＳｚがオンされる（図示せず）、または、スイッチＳ５がオフする前にスイッチＳｚがオフされる（図示せず）こととしてもよい。

上述のドライバ１０３の中で、出力バッファ２１は主にバイアス回路、ソースフォロワおよび短絡回路を提供する。このうち、バイアス回路は、トランジスタＰＴ１、ＰＴ３、ＰＴ４、ＮＴ１およびＮＴ３、ならびにキャパシタＣ１から構成され、スイッチＳ１〜Ｓ４、ＳｘおよびＳｙの制御を受けて、時刻ｔ０からｔ２の期間に活性化されてバイアス電圧を発生する。

ソースフォロワを構成するのはトランジスタＮＴ２および／またはＰＴ２であり、かかるソースフォロワは、スイッチＳ５およびＳ６の制御を受け、時刻ｔ２からｔ３の期間に、前記バイアス電圧により活性化されると共にバイアスが印加され、時刻ｔ３からｔ４の期間に活性化され、時刻ｔ４以降は停止する。このソースフォロワの活性化により、第１および第２のモードにおいて、出力電圧Ｖ_out が入力電圧Ｖ_inよりも高いレベルＶａまで引き上げられ、一方、第３および第４のモードにおいては、出力電圧Ｖ_out が入力電圧Ｖ_inよりも低いレベルであるＶｃまで引き下げられる。

短絡回路は、スイッチＳ７で構成されるもので、時刻ｔ４からｔ５の期間に活性化されて入力端子と出力端子を接続する。
上述のドライバ１０３において、オペアンプ２２は、入力電圧Ｖ_inがガンマ電圧Ｖ８よりも高い（第１のモード）、またはガンマ電圧Ｖ５５よりも低い（第３のモード）データ出力期間全体にわたってオフされ、入力電圧Ｖ_inがガンマ電圧Ｖ８からＶ６３の間にあるとき（第２のモード）は、時刻ｔ３からｔ４の期間中オンされて、出力電圧Ｖ_outをＶａから入力電圧Ｖ_inと略等しいレベルであるＶｂに駆動し（引き下げ）、入力電圧Ｖ_inがガンマ電圧Ｖ０からＶ５５の間にあるとき（第４のモード）には、時刻ｔ３からｔ４の期間オンされて、出力電圧Ｖ_outをＶｃから入力電圧Ｖ_inと略等しいレベルであるＶｄに駆動する（引き上げる）。なお、本発明におけるオペアンプは、ユニティゲインのオペアンプとすることができる。

本実施形態では、上述の第１および第２のモードにおいて、出力バッファは、出力電圧を入力電圧よりも高いレベルにしてから、入力電圧と略等しいレベルに駆動する。そして、オペアンプは、出力バッファが活性化している期間のうちの一部の時間、または当該期間の後、出力電圧を入力電圧と略等しいレベルに駆動するか、または引き下げる。

一方、上述の第３および第４のモードにおいて、出力バッファは、出力電圧を入力電圧よりも低いレベルにしてから、出力電圧を入力電圧と略等しいレベルに駆動する。そして、オペアンプは、出力バッファが活性化している期間のうちの一部の期間、またはその後、出力電圧を入力電圧と略等しいレベルに駆動するか、または引き上げる。

上に説明した本発明におけるドライバは、入力電圧Ｖ_inが正である場合に用いるのが好ましい。ただし、１データ出力期間に負の入力電圧Ｖ_inがあっても、ＮＭＯＳおよびＰＭＯＳトランジスタのタイプと電源電圧の極性を入れ替えることによりソースドライバ回路を変更すれば、使用は可能である。

本発明を説明するために好適な実施例を例示したが、以上に開示した発明に基づいての変更や修飾は可能である。上に掲げた実施形態は、本発明の原理を説明するための最良の態様を提示すべく選択・記載されたものである。これによって、当該分野の知識を有する者は、多様な実施の形式において、また、所定の用途に応じた多種の変形を施すことによって、本発明を利用することができるようになる。なお、添付の特許請求の範囲に係る発明について適法に特許が付与され、その付与された範囲に基づいた解釈がされる場合に、これら変更および修飾はいずれも、当該特許請求の範囲により定義される本発明の範囲内に含まれる。

本発明の１実施形態による液晶ディスプレイの駆動装置を示す図である。 図１におけるドライバの回路図である。 図２に示すドライバが第１のモードで動作するときの信号のタイミング図である。 図２に示すドライバが第２のモードで動作するときの信号のタイミング図である。 図２に示すドライバが第３のモードで動作するときの信号のタイミング図である。 図２に示すドライバが第４のモードで動作するときの信号のタイミング図である。

符号の説明

Ｒ１〜Ｒ６４ 抵抗
Ｄ０〜Ｄ５ 映像データ信号
ＤＬ データ線
１０１ 分圧器
１０２ デコーダ
１０３ ドライバ
２１ 出力バッファ
２２ オペアンプ
ＰＴ１〜ＰＴ５ Ｐ−チャネルＭＯＳトランジスタ
ＮＴ１〜Ｎ３、Ｔ５ Ｎ−チャネルＭＯＳトランジスタ
Ｃ１ キャパシタ
Ｒ 抵抗
ＮＰ 制御信号
Ｓ１〜Ｓ７、Ｓｘ、Ｓｙ、Ｓｚ スイッチ

Claims (23)

1. 入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、
   前記入力端子および前記出力端子に電気的に接続された出力バッファと、
   前記入力端子と前記出力端子の間に電気的に接続され、選択的にオンされることで、前記出力電圧を前記入力電圧と等しいレベルに駆動するオペアンプと、
   を備える駆動装置。
2. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされる、請求項１記載の駆動装置。
3. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされる、請求項１記載の駆動装置。
4. 前記出力バッファが、
   第１の期間に活性化されてバイアス電圧を発生するバイアス回路と、
   前記第１の期間に続く第２の期間に、前記バイアス電圧によって活性化されると共にバイアスが印加され、該第２の期間に続く第３の期間に不活性化されるソースフォロワと、
   を有する、請求項１記載の駆動装置。
5. 前記オペアンプは、前記第３の期間にオンされる、請求項４記載の駆動装置。
6. 前記オペアンプは、前記第２の期間のうちの一定の時間だけオンされる、請求項４記載の駆動装置。
7. 前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有する、請求項４記載の駆動装置。
8. 前記短絡回路は、前記第３の期間に続く第４の期間に活性化される、請求項７記載の駆動装置。
9. 前記オペアンプは、ユニティゲインのオペアンプである、請求項１記載の駆動装置。
10. 入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、
    第１の期間に前記入力電圧を受けて前記出力電圧を前記入力電圧よりも高い第１のレベルまで引き上げる出力バッファと、
    前記入力端子と前記出力端子の間に電気的に接続され、前記第１の期間に続く第２の期間に選択的にオンされて前記出力電圧を前記入力電圧と等しい第２のレベルまで引き下げるオペアンプと、
    を備える駆動装置。
11. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされる、請求項１０記載の駆動装置。
12. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされる、請求項１０記載の駆動装置。
13. 前記出力バッファが、
    前記第１の期間の前の第３の期間に活性化されてバイアス電圧を発生するバイアス回路と、
    前記第１の期間に前記バイアス電圧により活性化されると共にバイアスが印加されるソースフォロワと、
    を有する、請求項１０記載の駆動回路。
14. 前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有する、請求項１３記載の駆動装置。
15. 前記短絡回路は、前記第２の期間に続く第４の期間に活性化される、請求項１４記載の駆動装置。
16. 前記オペアンプがユニティゲインのオペアンプである、請求項１０記載の駆動装置。
17. 入力端子で入力電圧を受け、出力端子で出力電圧を発生する駆動装置であって、
    第１の期間に前記入力電圧を受けて前記出力電圧を前記入力電圧よりも低い第１のレベルまで引き下げる出力バッファと、
    前記入力端子と前記出力端子の間に電気的に接続され、前記第１の期間に続く第２期間に選択的にオンされて前記出力電圧を前記入力電圧に等しい第２のレベルまで引き上げるオペアンプと、
    を備える駆動装置。
18. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも低いときにオフされる、請求項１７記載の駆動装置。
19. 前記オペアンプは、前記入力電圧のレベルが所定のしきい値よりも高いときにオフされる、請求項１７記載の駆動装置。
20. 前記出力バッファが、
    前記第１の期間の前の第３の期間に活性化されてバイアス電圧を発生するバイアス回路と、
    前記第１の期間に前記バイアス電圧により活性化されると共にバイアスが印加されるソースフォロワと、
    を有する、請求項１７記載の駆動回路。
21. 前記出力バッファは、前記入力端子と前記出力端子を選択的に短絡させる短絡回路をさらに有する、請求項２０記載の駆動装置。
22. 前記短絡回路は、前記第２の期間に続く第４の期間に活性化される、請求項２１記載の駆動装置。
23. 前記オペアンプがユニティゲインのオペアンプである、請求項１７記載の駆動装置。

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