JP2002169513A - 液晶表示パネル走査線ドライバ - Google Patents
液晶表示パネル走査線ドライバInfo
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Abstract
(57)【要約】
【課題】 表示電極電圧の変動の小さい、液晶表示装置
の画面のフリッカを抑制しうる液晶表示パネル走査線ド
ライバを提供する。 【解決手段】 液晶表示パネル走査線ドライバの単位出
力回路は、第１のスイッチング素子Ｍ３１と第３のスイ
ッチング素子Ｍ３３とからなるインバータの出力ノード
Ｎｎに、第２のスイッチング素子Ｍ３２のドレインを接
続し、さらに、第２のスイッチング素子３２と接地との
間に第４のスイッチング素子Ｍ３４を介設している。第
２，第３のスイッチング素子Ｍ３２，Ｍ３３のゲートに
は、外部からの入力信号Ｓ３２，Ｓ３３が入力され、第
４のスイッチング素子Ｍ３４には、外部からの入力電圧
Ｖ４が入力される。出力信号Ｙｇの立ち下がり波形が、
第４のスイッチング素子Ｍ３４の電流駆動能力に応じて
緩やかに調整される。
の画面のフリッカを抑制しうる液晶表示パネル走査線ド
ライバを提供する。 【解決手段】 液晶表示パネル走査線ドライバの単位出
力回路は、第１のスイッチング素子Ｍ３１と第３のスイ
ッチング素子Ｍ３３とからなるインバータの出力ノード
Ｎｎに、第２のスイッチング素子Ｍ３２のドレインを接
続し、さらに、第２のスイッチング素子３２と接地との
間に第４のスイッチング素子Ｍ３４を介設している。第
２，第３のスイッチング素子Ｍ３２，Ｍ３３のゲートに
は、外部からの入力信号Ｓ３２，Ｓ３３が入力され、第
４のスイッチング素子Ｍ３４には、外部からの入力電圧
Ｖ４が入力される。出力信号Ｙｇの立ち下がり波形が、
第４のスイッチング素子Ｍ３４の電流駆動能力に応じて
緩やかに調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶を駆動するた
めの液晶表示パネル走査線ドライバに係り、特に液晶表
示パネルの表示電極電位の変動の低減対策に関する。
めの液晶表示パネル走査線ドライバに係り、特に液晶表
示パネルの表示電極電位の変動の低減対策に関する。
【０００２】
【従来の技術】従来より、液晶表示パネル走査線ドライ
バは、通常、複数の走査電極ラインに対応して設けられ
た複数のフリップフロップからなるシフトレジスタと、
出力回路と、最終段のシフトレジスタのデータを次段の
ＬＳＩに伝える為の入出力制御回路とにより構成されて
いる。そして、液晶表示パネル走査線ドライバの動作時
には、シフトレジスタの出力シフト動作により、複数の
走査電極ラインを順次にアクティブにして、液晶表示パ
ネルの表示画面を垂直方向にスキャンしていき、最終段
のシフトレジスタのシフトデータを次段のＬＳＩのドラ
イブ信号入力端子に入力して、次段のＬＳＩを動作させ
ている。
バは、通常、複数の走査電極ラインに対応して設けられ
た複数のフリップフロップからなるシフトレジスタと、
出力回路と、最終段のシフトレジスタのデータを次段の
ＬＳＩに伝える為の入出力制御回路とにより構成されて
いる。そして、液晶表示パネル走査線ドライバの動作時
には、シフトレジスタの出力シフト動作により、複数の
走査電極ラインを順次にアクティブにして、液晶表示パ
ネルの表示画面を垂直方向にスキャンしていき、最終段
のシフトレジスタのシフトデータを次段のＬＳＩのドラ
イブ信号入力端子に入力して、次段のＬＳＩを動作させ
ている。
【０００３】図７は、従来の液晶表示パネル走査線ドラ
イバの出力回路中の１つのユニットの構成を概略的に示
す回路図である。同図に示すように、従来の液晶表示パ
ネル走査線ドライバの出力回路は、制御回路１００と、
Ｐチャネル型トランジスタＭ１０１及びＮチャネル型ト
ランジスタＭ１０２からなる出力バッファ（インバー
タ）と、出力端子１０５とを備えている。この構成によ
り、入力信号Ｓ１が”Ｈ”のときに、制御回路１００か
ら出力バッファに信号”Ｈ”が供給され、出力バッファ
（インバータ）からの出力信号Ｙｇは”Ｌ”となる。そ
して、出力信号Ｙｇにより液晶表示パネルの薄膜トラン
ジスタ（図示せず）がスイッチング動作を行なう。
イバの出力回路中の１つのユニットの構成を概略的に示
す回路図である。同図に示すように、従来の液晶表示パ
ネル走査線ドライバの出力回路は、制御回路１００と、
Ｐチャネル型トランジスタＭ１０１及びＮチャネル型ト
ランジスタＭ１０２からなる出力バッファ（インバー
タ）と、出力端子１０５とを備えている。この構成によ
り、入力信号Ｓ１が”Ｈ”のときに、制御回路１００か
ら出力バッファに信号”Ｈ”が供給され、出力バッファ
（インバータ）からの出力信号Ｙｇは”Ｌ”となる。そ
して、出力信号Ｙｇにより液晶表示パネルの薄膜トラン
ジスタ（図示せず）がスイッチング動作を行なう。
【０００４】ここで、液晶表示パネル走査線ドライバに
おいては、液晶表示パネルの薄膜トランジスタ（図示せ
ず）をスイッチングさせる駆動能力をできるだけ大きく
するため、一般には、出力バッファのＰチャネルトラン
ジスタＭ１０１とＮチャネルトランジスタＭ１０２との
能力をほぼ同じとして、より電流駆動能力が高くなるよ
うに構成されている。
おいては、液晶表示パネルの薄膜トランジスタ（図示せ
ず）をスイッチングさせる駆動能力をできるだけ大きく
するため、一般には、出力バッファのＰチャネルトラン
ジスタＭ１０１とＮチャネルトランジスタＭ１０２との
能力をほぼ同じとして、より電流駆動能力が高くなるよ
うに構成されている。
【０００５】図２は、液晶表示パネル中の液晶素子部の
一部を示す電気回路図（等価回路図）である。同図に示
すように、液晶素子は、液晶容量ＣL を有する容量素子
として表される。そして、１つの液晶素子に対して表示
電極電圧を与えるための薄膜トランジスタＴＦＴが配置
され、各液晶素子及び薄膜トランジスタＴＦＴは、マト
リクス状に配置されている。各薄膜トランジスタＴＦＴ
のゲート電極Ｇはゲート電圧Ｖｇを供給するゲート配線
に接続され、薄膜トランジスタＴＦＴのソース電極Ｓは
ソース電圧ＶＳを供給するソース配線に接続されてい
る。また、液晶素子の表示電極Ａには薄膜トランジスタ
ＴＦＴのドレイン電極Ｄが接続され、液晶素子の共通電
極Ｂは共通電圧Ｖcoを供給するための共通電極配線に接
続されている。このとき、薄膜トランジスタＴＦＴのド
レイン電極Ｄ−ソース電極Ｓ間には寄生容量Ｃdsが存在
し、薄膜トランジスタＴＦＴのゲート電極Ｇ−ドレイン
電極Ｄ間には寄生容量Ｃgdが存在している。
一部を示す電気回路図（等価回路図）である。同図に示
すように、液晶素子は、液晶容量ＣL を有する容量素子
として表される。そして、１つの液晶素子に対して表示
電極電圧を与えるための薄膜トランジスタＴＦＴが配置
され、各液晶素子及び薄膜トランジスタＴＦＴは、マト
リクス状に配置されている。各薄膜トランジスタＴＦＴ
のゲート電極Ｇはゲート電圧Ｖｇを供給するゲート配線
に接続され、薄膜トランジスタＴＦＴのソース電極Ｓは
ソース電圧ＶＳを供給するソース配線に接続されてい
る。また、液晶素子の表示電極Ａには薄膜トランジスタ
ＴＦＴのドレイン電極Ｄが接続され、液晶素子の共通電
極Ｂは共通電圧Ｖcoを供給するための共通電極配線に接
続されている。このとき、薄膜トランジスタＴＦＴのド
レイン電極Ｄ−ソース電極Ｓ間には寄生容量Ｃdsが存在
し、薄膜トランジスタＴＦＴのゲート電極Ｇ−ドレイン
電極Ｄ間には寄生容量Ｃgdが存在している。
【０００６】液晶表示パネル走査線ドライバの出力信号
Ｙｇは、薄膜トランジスタＴＦＴのゲート配線からゲー
ト電圧Ｖｇとして供給され、薄膜トランジスタＴＦＴの
ソース電極Ｓには、液晶データドライバの出力が入力さ
れる。そして、薄膜トランジスタＴＦＴのゲート電圧Ｖ
ｇがＨレベルの時に薄膜トランジスタＴＦＴがオンにな
り、そのソース電極Ｓの電圧が液晶素子の表示電極Ａに
伝達され、共通電極Ｂの共通電圧Ｖcoとの電位差に応じ
て液晶素子中の液晶の状態が制御される。
Ｙｇは、薄膜トランジスタＴＦＴのゲート配線からゲー
ト電圧Ｖｇとして供給され、薄膜トランジスタＴＦＴの
ソース電極Ｓには、液晶データドライバの出力が入力さ
れる。そして、薄膜トランジスタＴＦＴのゲート電圧Ｖ
ｇがＨレベルの時に薄膜トランジスタＴＦＴがオンにな
り、そのソース電極Ｓの電圧が液晶素子の表示電極Ａに
伝達され、共通電極Ｂの共通電圧Ｖcoとの電位差に応じ
て液晶素子中の液晶の状態が制御される。
【０００７】
【発明が解決しようとする課題】ここで、上記従来の液
晶表示パネル走査線ドライバにおいては、以下のような
不具合があった。
晶表示パネル走査線ドライバにおいては、以下のような
不具合があった。
【０００８】図８は、従来の薄膜トランジスタＴＦＴに
関する信号の時間変化を示すタイミングチャートであ
る。同図に示すように、時刻ｔ１０１で第１フレーム目
に入り、ゲート電極Ｇにレベル”Ｈ”（オン電圧ＶＤＤ
２）が入力されると、薄膜トランジスタＴＦＴ１がオン
し、液晶容量ＣL と寄生容量Ｃds，Ｃgdとにソース電圧
ＶＳ−供給電圧Ｖcoの電位差に応じた電荷が蓄積され、
表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳに
近づく。続いて、時刻ｔ１０２でゲート電極Ｇの電圧が
レベル”Ｌ”（オフ電圧ＶSS２）に立ち下がると、薄膜
トランジスタＴＦＴ１がオフし、液晶容量ＣL と寄生容
量Ｃds，Ｃgdとは蓄積された電荷を保持し、表示電極Ａ
の電位（表示電極電圧）はソース電圧ＶＳにほぼ等しく
保持される。
関する信号の時間変化を示すタイミングチャートであ
る。同図に示すように、時刻ｔ１０１で第１フレーム目
に入り、ゲート電極Ｇにレベル”Ｈ”（オン電圧ＶＤＤ
２）が入力されると、薄膜トランジスタＴＦＴ１がオン
し、液晶容量ＣL と寄生容量Ｃds，Ｃgdとにソース電圧
ＶＳ−供給電圧Ｖcoの電位差に応じた電荷が蓄積され、
表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳに
近づく。続いて、時刻ｔ１０２でゲート電極Ｇの電圧が
レベル”Ｌ”（オフ電圧ＶSS２）に立ち下がると、薄膜
トランジスタＴＦＴ１がオフし、液晶容量ＣL と寄生容
量Ｃds，Ｃgdとは蓄積された電荷を保持し、表示電極Ａ
の電位（表示電極電圧）はソース電圧ＶＳにほぼ等しく
保持される。
【０００９】続いて、時刻ｔ１０３で第２フレーム目に
入り、再びゲート電極Ｇにレベル”Ｈ”が入力される
と、薄膜トランジスタＴＦＴ１がオンし、反転されたソ
ース電圧ＶＳと共通電圧Ｖcoとの電位差に応じて液晶容
量ＣL と寄生容量Ｃds，Ｃgdとに電荷が蓄積され、表示
電極Ａの電位（表示電極電圧）は反転されたソース電圧
ＶＳに近づく。続いて、時刻ｔ１０４でゲート電極Ｇの
電圧がレベル”Ｌ”（オフ電圧ＶSS２）に立ち下がる
と、薄膜トランジスタＴＦＴ１がオフし、液晶容量ＣL
と寄生容量Ｃds，Ｃgdとは蓄積された電荷を保持し、表
示電極Ａの電位（表示電極電圧）はソース電圧ＶＳにほ
ぼ等しく保持される。
入り、再びゲート電極Ｇにレベル”Ｈ”が入力される
と、薄膜トランジスタＴＦＴ１がオンし、反転されたソ
ース電圧ＶＳと共通電圧Ｖcoとの電位差に応じて液晶容
量ＣL と寄生容量Ｃds，Ｃgdとに電荷が蓄積され、表示
電極Ａの電位（表示電極電圧）は反転されたソース電圧
ＶＳに近づく。続いて、時刻ｔ１０４でゲート電極Ｇの
電圧がレベル”Ｌ”（オフ電圧ＶSS２）に立ち下がる
と、薄膜トランジスタＴＦＴ１がオフし、液晶容量ＣL
と寄生容量Ｃds，Ｃgdとは蓄積された電荷を保持し、表
示電極Ａの電位（表示電極電圧）はソース電圧ＶＳにほ
ぼ等しく保持される。
【００１０】このとき、時刻ｔ１０２及び時刻ｔ１０４
において、液晶表示パネル走査線ドライバの出力信号Ｙ
ｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”になる際
に、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄積された
電荷が液晶データドライバの電位（ソース電圧ＶＳ）に
引っ張られると、表示電極Ａの電位（表示電極電圧）の
変動ΔＶが生じるおそれがあった。そして、この表示電
極の電位（表示電極電圧）の変動ΔＶは、各フレームご
とに異なる値になる（バラツキがある）ので、この液晶
電極電圧の変動ΔＶの変動が液晶表示装置の画面のちら
つき（フリッカ）となって表れるという不具合があっ
た。
において、液晶表示パネル走査線ドライバの出力信号Ｙ
ｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”になる際
に、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄積された
電荷が液晶データドライバの電位（ソース電圧ＶＳ）に
引っ張られると、表示電極Ａの電位（表示電極電圧）の
変動ΔＶが生じるおそれがあった。そして、この表示電
極の電位（表示電極電圧）の変動ΔＶは、各フレームご
とに異なる値になる（バラツキがある）ので、この液晶
電極電圧の変動ΔＶの変動が液晶表示装置の画面のちら
つき（フリッカ）となって表れるという不具合があっ
た。
【００１１】本発明の目的は、表示電極電圧の変動ΔＶ
を低減しうる手段を講ずることにより、液晶表示装置の
画面のちらつき（フリッカ）の抑制を図ることにある。
を低減しうる手段を講ずることにより、液晶表示装置の
画面のちらつき（フリッカ）の抑制を図ることにある。
【００１２】
【課題を解決するための手段】本発明の第１の液晶表示
パネル走査線ドライバは、液晶表示パネルの走査線に電
圧を供給する単位出力回路を備えた液晶表示パネル走査
線ドライバであって、上記単位出力回路は、高電位側電
圧を供給するノードと低電位側電圧を供給するノードと
の間に設けられ、ｐチャネル型トランジスタとｎチャネ
ル型トランジスタとを直列に接続してなるインバータ
と、ドレインが上記インバータの出力ノードに接続さ
れ、ソースが低電位側電圧を供給するノードに接続さ
れ、ゲートに外部信号を受けるトランジスタからなるス
イッチング素子とを備えている。
パネル走査線ドライバは、液晶表示パネルの走査線に電
圧を供給する単位出力回路を備えた液晶表示パネル走査
線ドライバであって、上記単位出力回路は、高電位側電
圧を供給するノードと低電位側電圧を供給するノードと
の間に設けられ、ｐチャネル型トランジスタとｎチャネ
ル型トランジスタとを直列に接続してなるインバータ
と、ドレインが上記インバータの出力ノードに接続さ
れ、ソースが低電位側電圧を供給するノードに接続さ
れ、ゲートに外部信号を受けるトランジスタからなるス
イッチング素子とを備えている。
【００１３】これにより、インバータの出力ノードから
出力される出力信号を走査線駆動用電圧として用いた時
に、出力信号が急激に立ち下がることなく、スイッチン
グ素子の電流駆動能力に応じた緩やかな立ち下がり波形
を示すようになる。したがって、走査線を経て出力信号
によって駆動される液晶素子において、走査線における
電圧の急激な低下に起因する液晶素子の表示電極電圧の
変動が抑制され、表示電極電圧のバラツキも低減され
る。よって、液晶表示装置の画面のちらつき（フリッ
カ）を有効に抑制することができる。
出力される出力信号を走査線駆動用電圧として用いた時
に、出力信号が急激に立ち下がることなく、スイッチン
グ素子の電流駆動能力に応じた緩やかな立ち下がり波形
を示すようになる。したがって、走査線を経て出力信号
によって駆動される液晶素子において、走査線における
電圧の急激な低下に起因する液晶素子の表示電極電圧の
変動が抑制され、表示電極電圧のバラツキも低減され
る。よって、液晶表示装置の画面のちらつき（フリッ
カ）を有効に抑制することができる。
【００１４】その場合、スイッチング素子はトランジス
タによって構成されているので、スイッチング素子のゲ
ートに与えられる外部信号の値によって電流駆動能力が
定まる。つまり、外部信号の電圧値によって、出力信号
の立ち下がり波形を調整することが可能になる。よっ
て、液晶表示パネルの仕様などに応じた適正な出力信号
の立ち下がり波形を得ることができる。
タによって構成されているので、スイッチング素子のゲ
ートに与えられる外部信号の値によって電流駆動能力が
定まる。つまり、外部信号の電圧値によって、出力信号
の立ち下がり波形を調整することが可能になる。よっ
て、液晶表示パネルの仕様などに応じた適正な出力信号
の立ち下がり波形を得ることができる。
【００１５】上記スイッチング素子は、常時オンになる
ように設定されていることにより、制御の簡素化を図る
ことができる。
ように設定されていることにより、制御の簡素化を図る
ことができる。
【００１６】上記スイッチング素子と上記インバータの
出力ノードとの間に介設され、単位出力回路の出力の立
ち下がりのタイミングを調整するためのもう１つのスイ
ッチング素子をさらに備えることにより、立ち下がり状
態を緩やかにしながら、ある時間が経過した後は、出力
信号を速やかにオフ電圧まで低下させることが可能にな
る。例えば、一般に液晶表示パネルには、液晶素子の表
示電極への電圧の供給を制御する薄膜トランジスタが配
置されているので、薄膜トランジスタがオフしてから出
力信号をオン電圧に立ち下げることが可能となる。
出力ノードとの間に介設され、単位出力回路の出力の立
ち下がりのタイミングを調整するためのもう１つのスイ
ッチング素子をさらに備えることにより、立ち下がり状
態を緩やかにしながら、ある時間が経過した後は、出力
信号を速やかにオフ電圧まで低下させることが可能にな
る。例えば、一般に液晶表示パネルには、液晶素子の表
示電極への電圧の供給を制御する薄膜トランジスタが配
置されているので、薄膜トランジスタがオフしてから出
力信号をオン電圧に立ち下げることが可能となる。
【００１７】上記もう１つのスイッチング素子は、上記
インバータのＮチャネル型トランジスタよりも電流駆動
能力が小さいことが好ましい。
インバータのＮチャネル型トランジスタよりも電流駆動
能力が小さいことが好ましい。
【００１８】上記スイッチング素子のゲートに供給され
る外部信号は、上記スイッチング素子のＩ−Ｖ特性にお
ける飽和領域の電圧値であることにより、立ち下がり波
形を安定して調整することが可能になる。
る外部信号は、上記スイッチング素子のＩ−Ｖ特性にお
ける飽和領域の電圧値であることにより、立ち下がり波
形を安定して調整することが可能になる。
【００１９】本発明の第２の液晶表示パネル走査線ドラ
イバは、液晶表示パネルの走査線に電圧を供給する単位
出力回路を備えた液晶表示パネル走査線ドライバであっ
て、上記各単位出力回路ごとに設けられ、上記単位出力
回路の出力信号の立下り波形を制御する制御回路を備え
ている。
イバは、液晶表示パネルの走査線に電圧を供給する単位
出力回路を備えた液晶表示パネル走査線ドライバであっ
て、上記各単位出力回路ごとに設けられ、上記単位出力
回路の出力信号の立下り波形を制御する制御回路を備え
ている。
【００２０】これにより、出力信号が急激に立ち下がる
ことなく緩やかな立ち下がり波形を示すように調整する
ことが可能になる。したがって、走査線を経て出力信号
によって駆動される液晶素子において、走査線における
電圧の急激な低下に起因する液晶素子の表示電極電圧の
変動が抑制され、表示電極電圧のバラツキも低減され
る。よって、液晶表示装置の画面のちらつき（フリッ
カ）を有効に抑制することができる。
ことなく緩やかな立ち下がり波形を示すように調整する
ことが可能になる。したがって、走査線を経て出力信号
によって駆動される液晶素子において、走査線における
電圧の急激な低下に起因する液晶素子の表示電極電圧の
変動が抑制され、表示電極電圧のバラツキも低減され
る。よって、液晶表示装置の画面のちらつき（フリッ
カ）を有効に抑制することができる。
【００２１】上記単位出力回路は、高電位側電圧を供給
するノードと低電位側電圧を供給するノードとの間に設
けられ、ｐチャネル型トランジスタとｎチャネル型トラ
ンジスタとを直列に接続してなるインバータと、ドレイ
ンが上記インバータの出力ノードに接続され、ソースが
低電位側電圧を供給するノードに接続され、ゲートに外
部信号を受けるトランジスタからなるスイッチング素子
とを備えていることにより、スイッチング素子の電流駆
動能力を利用して、出力信号の立ち下がり波形の調整が
容易になる。
するノードと低電位側電圧を供給するノードとの間に設
けられ、ｐチャネル型トランジスタとｎチャネル型トラ
ンジスタとを直列に接続してなるインバータと、ドレイ
ンが上記インバータの出力ノードに接続され、ソースが
低電位側電圧を供給するノードに接続され、ゲートに外
部信号を受けるトランジスタからなるスイッチング素子
とを備えていることにより、スイッチング素子の電流駆
動能力を利用して、出力信号の立ち下がり波形の調整が
容易になる。
【００２２】上記スイッチング素子は、常時オンになる
ように設定されていることにより、制御の簡素化を図る
ことができる。
ように設定されていることにより、制御の簡素化を図る
ことができる。
【００２３】上記スイッチング素子と上記インバータの
出力ノードとの間に介設され、単位出力回路の出力の立
ち下がりのタイミングを調整するためのもう１つのスイ
ッチング素子をさらに備えることにより、立ち下がり状
態を緩やかにしながら、ある時間が経過した後は、出力
信号を速やかにオフ電圧まで低下させることが可能にな
る。
出力ノードとの間に介設され、単位出力回路の出力の立
ち下がりのタイミングを調整するためのもう１つのスイ
ッチング素子をさらに備えることにより、立ち下がり状
態を緩やかにしながら、ある時間が経過した後は、出力
信号を速やかにオフ電圧まで低下させることが可能にな
る。
【００２４】上記スイッチング素子のゲートに供給され
る外部信号は、上記スイッチング素子のＩ−Ｖ特性にお
ける飽和領域の電圧値であることにより、立ち下がり波
形を安定して調整することが可能になる。
る外部信号は、上記スイッチング素子のＩ−Ｖ特性にお
ける飽和領域の電圧値であることにより、立ち下がり波
形を安定して調整することが可能になる。
【００２５】
【発明の実施形態】本発明にかかわる液晶表示パネル走
査線ドライバは、複数の液晶表示パネル走査線ドライバ
出力全ての立ち下がり波形をなめらかに立ち下げるとと
もに、その立ち下がり波形を搭載される薄膜トランジス
タや液晶素子などの特性に応じて可変できるように構成
したものである。
査線ドライバは、複数の液晶表示パネル走査線ドライバ
出力全ての立ち下がり波形をなめらかに立ち下げるとと
もに、その立ち下がり波形を搭載される薄膜トランジス
タや液晶素子などの特性に応じて可変できるように構成
したものである。
【００２６】以下、本発明にかかわる液晶表示パネル走
査線ドライバの出力回路の具体的な実施形態について図
面を参照しながら説明する。
査線ドライバの出力回路の具体的な実施形態について図
面を参照しながら説明する。
【００２７】図１は、本実施形態における液晶表示パネ
ル走査線ドライバの回路構成を示す図である。同図に示
すように、本実施形態の液晶表示パネル走査線ドライバ
１は、多数のＤフリップフロップＦＦ０−ＦＦｎにより
構成されるシフトレジスタ１０と、多数の単位出力回路
ＢＦ０−ＢＦｎにより構成される出力回路３０とを備え
ている。シフトレジスタ１０の外部には、各フリップフ
ロップＦＦ０−ＦＦｎのデータ端子Ｄにデータを供給す
るためのドライブ信号入力端子１１と、各フリップフロ
ップＦＦ０−ＦＦｎのクロック端子ＣＫにクロックを供
給するためのクロック信号入力端子１２とが設けられて
いる。出力回路３０の外部には、各単位出力回路ＢＦ０
−ＢＦｎに制御信号Ｖ４を供給するための制御信号端子
２１と、各単位出力回路ＢＦ０−ＢＦｎに入力信号Ｓ３
２を供給するための入力信号端子２２と、各単位出力回
路ＢＦ０−ＢＦｎに入力信号Ｓ３３を供給するための入
力信号端子２３と、薄膜トランジスタのゲート電極に供
給される出力信号Ｙg0−Ｙgnを出力するための出力端子
Ｏt1−Ｏtnとが設けられている。さらに、出力回路３０
の各単位出力回路ＢＦ０−ＢＦｎには、薄膜トランジス
タのオン電圧ＶDD２と、薄膜トランジスタのオフ電圧Ｖ
SS２とが供給される。
ル走査線ドライバの回路構成を示す図である。同図に示
すように、本実施形態の液晶表示パネル走査線ドライバ
１は、多数のＤフリップフロップＦＦ０−ＦＦｎにより
構成されるシフトレジスタ１０と、多数の単位出力回路
ＢＦ０−ＢＦｎにより構成される出力回路３０とを備え
ている。シフトレジスタ１０の外部には、各フリップフ
ロップＦＦ０−ＦＦｎのデータ端子Ｄにデータを供給す
るためのドライブ信号入力端子１１と、各フリップフロ
ップＦＦ０−ＦＦｎのクロック端子ＣＫにクロックを供
給するためのクロック信号入力端子１２とが設けられて
いる。出力回路３０の外部には、各単位出力回路ＢＦ０
−ＢＦｎに制御信号Ｖ４を供給するための制御信号端子
２１と、各単位出力回路ＢＦ０−ＢＦｎに入力信号Ｓ３
２を供給するための入力信号端子２２と、各単位出力回
路ＢＦ０−ＢＦｎに入力信号Ｓ３３を供給するための入
力信号端子２３と、薄膜トランジスタのゲート電極に供
給される出力信号Ｙg0−Ｙgnを出力するための出力端子
Ｏt1−Ｏtnとが設けられている。さらに、出力回路３０
の各単位出力回路ＢＦ０−ＢＦｎには、薄膜トランジス
タのオン電圧ＶDD２と、薄膜トランジスタのオフ電圧Ｖ
SS２とが供給される。
【００２８】ここで、本実施形態の液晶表示パネル走査
線ドライバ１において使用する電圧値の１例をあげる
と、ロジック用電源電圧ＶDD１は２.７Ｖ〜５.５Ｖ、ロ
ジック用接地電圧ＶSSは０Ｖ(グランドＧＮＤ)、薄膜ト
ランジスタＴＦＴのオン電圧ＶDD２は８Ｖ〜１０Ｖ、薄
膜トランジスタのオフ電圧ＶSS２は−５Ｖ〜−３Ｖであ
る。
線ドライバ１において使用する電圧値の１例をあげる
と、ロジック用電源電圧ＶDD１は２.７Ｖ〜５.５Ｖ、ロ
ジック用接地電圧ＶSSは０Ｖ(グランドＧＮＤ)、薄膜ト
ランジスタＴＦＴのオン電圧ＶDD２は８Ｖ〜１０Ｖ、薄
膜トランジスタのオフ電圧ＶSS２は−５Ｖ〜−３Ｖであ
る。
【００２９】シフトレジスタ１０においては、初段のＤ
フリップフロップＦＦ０のデータ入力端子Ｄがドライブ
信号入力端子１１に接続され、各段について、前段のＤ
フリップフロップＦＦj のＱ出力の出力端子Ｑが次段の
ＤフリップフロップＦＦj+1のデータ入力端子Ｄに接続
されている。また、各ＤフリップフロップＦＦ０−ＦＦ
ｎの出力端子Ｙからの出力がそれぞれ対応する単位出力
回路ＢＦ０−ＢＦｎに入力される。全てのＤフリップフ
ロップＦＦ０−ＦＦｎのアクティブロウ型のクロック入
力端子ＣＫは、１つのクロック信号入力端子１２に共通
に接続され、同じクロック信号が各Ｄフリップフロップ
ＦＦ０−ＦＦｎに供給されている。
フリップフロップＦＦ０のデータ入力端子Ｄがドライブ
信号入力端子１１に接続され、各段について、前段のＤ
フリップフロップＦＦj のＱ出力の出力端子Ｑが次段の
ＤフリップフロップＦＦj+1のデータ入力端子Ｄに接続
されている。また、各ＤフリップフロップＦＦ０−ＦＦ
ｎの出力端子Ｙからの出力がそれぞれ対応する単位出力
回路ＢＦ０−ＢＦｎに入力される。全てのＤフリップフ
ロップＦＦ０−ＦＦｎのアクティブロウ型のクロック入
力端子ＣＫは、１つのクロック信号入力端子１２に共通
に接続され、同じクロック信号が各Ｄフリップフロップ
ＦＦ０−ＦＦｎに供給されている。
【００３０】出力回路３０は、それぞれ図示しない液晶
表示パネルの走査電極ラインに出力信号Ｙg0−Ｙgnを供
給する。すなわち、後述する図３に示すように、出力回
路３０において、シフトレジスタ１０の各フリップフロ
ップＦＦ０−ＦＦｎからの出力信号に応じて、高電位側
の液晶駆動用電源電圧であるオン電圧ＶDD２と、低電位
側の液晶駆動用電源電圧であるオフ電圧ＶSS２の振幅に
レベルシフトして出力する。
表示パネルの走査電極ラインに出力信号Ｙg0−Ｙgnを供
給する。すなわち、後述する図３に示すように、出力回
路３０において、シフトレジスタ１０の各フリップフロ
ップＦＦ０−ＦＦｎからの出力信号に応じて、高電位側
の液晶駆動用電源電圧であるオン電圧ＶDD２と、低電位
側の液晶駆動用電源電圧であるオフ電圧ＶSS２の振幅に
レベルシフトして出力する。
【００３１】図３は、本実施形態における液晶表示パネ
ル走査線ドライバの出力回路３０中の１つの単位出力回
路ＢＦの構成を示す回路図である。単位出力回路ＢＦ
は、シフトレジスタ１０の出力を受ける制御回路３５
と、制御回路３５の出力を受ける第１，第２，第３のレ
ベルシフタ３１−３３と、直列に配置された第１，第
２，第４のスイッチング素子Ｍ３１，Ｍ３２，Ｍ３４
と、レベルシフタ３３の出力を受ける第３のスイッチン
グ素子Ｍ３３とを備えている。
ル走査線ドライバの出力回路３０中の１つの単位出力回
路ＢＦの構成を示す回路図である。単位出力回路ＢＦ
は、シフトレジスタ１０の出力を受ける制御回路３５
と、制御回路３５の出力を受ける第１，第２，第３のレ
ベルシフタ３１−３３と、直列に配置された第１，第
２，第４のスイッチング素子Ｍ３１，Ｍ３２，Ｍ３４
と、レベルシフタ３３の出力を受ける第３のスイッチン
グ素子Ｍ３３とを備えている。
【００３２】第１のスイッチング素子Ｍ３１はエンハン
スメント型のＰチャネル型ＭＯＳＦＥＴからなる。第２
のスイッチング素子Ｍ３２はエンハンスメント型のＮチ
ャネル型ＭＯＳＦＥＴからなり電流能力が低く設定され
ている。第３のスイッチング素子Ｍ３３はエンハンスメ
ント型のＮチャネル型ＭＯＳＦＥＴからなり電流能力
が、第２のスイッチング素子Ｍ３２よりも高く設定され
ている。第４のスイッチング素子Ｍ３４の第４のスイッ
チング素子Ｍ３４はエンハンスメント型のＮチャネル型
ＭＯＳＦＥＴからなる。そして、第１のスイッチング素
子Ｍ３１のドレインは高電位側の液晶駆動用電源電圧
（オン電圧）ＶDD２を供給するノードに接続され、第２
のスイッチング素子Ｍ３２のドレインは第１のスイッチ
ング素子Ｍ３１のソースに接続され、第２のスイッチン
グ素子Ｍ３２のソースは第４のスイッチング素子Ｍ３４
のドレインに接続され、第４のスイッチング素子Ｍ３４
のソースは低電位側の液晶駆動用電源電圧（オフ電圧）
ＶSS２を供給するノードに接続されている。
スメント型のＰチャネル型ＭＯＳＦＥＴからなる。第２
のスイッチング素子Ｍ３２はエンハンスメント型のＮチ
ャネル型ＭＯＳＦＥＴからなり電流能力が低く設定され
ている。第３のスイッチング素子Ｍ３３はエンハンスメ
ント型のＮチャネル型ＭＯＳＦＥＴからなり電流能力
が、第２のスイッチング素子Ｍ３２よりも高く設定され
ている。第４のスイッチング素子Ｍ３４の第４のスイッ
チング素子Ｍ３４はエンハンスメント型のＮチャネル型
ＭＯＳＦＥＴからなる。そして、第１のスイッチング素
子Ｍ３１のドレインは高電位側の液晶駆動用電源電圧
（オン電圧）ＶDD２を供給するノードに接続され、第２
のスイッチング素子Ｍ３２のドレインは第１のスイッチ
ング素子Ｍ３１のソースに接続され、第２のスイッチン
グ素子Ｍ３２のソースは第４のスイッチング素子Ｍ３４
のドレインに接続され、第４のスイッチング素子Ｍ３４
のソースは低電位側の液晶駆動用電源電圧（オフ電圧）
ＶSS２を供給するノードに接続されている。
【００３３】また、第１のスイッチング素子Ｍ３１のゲ
ートは第１のレベルシフタ回路３１の出力に接続され、
第２のスイッチング素子Ｍ３２のゲートは第２のレベル
シフタ回路３２の出力に接続され、第１のスイッチング
素子Ｍ３１のソースと第２のスイッチング素子Ｍ３２の
ドレインにつながる出力ノードＮｎは第３のスイッチン
グ素子Ｍ３３のドレインに接続され、第３，第４のスイ
ッチング素子Ｍ３３，Ｍ３４のソースはそれぞれ低電位
側の液晶駆動用電源ＶSS２に接続され、第３のスイッチ
ング素子Ｍ３３のゲートは第３のレベルシフタ回路３３
の出力に接続され、出力端子Ｏｔは出力ノードＮｎに接
続されている。
ートは第１のレベルシフタ回路３１の出力に接続され、
第２のスイッチング素子Ｍ３２のゲートは第２のレベル
シフタ回路３２の出力に接続され、第１のスイッチング
素子Ｍ３１のソースと第２のスイッチング素子Ｍ３２の
ドレインにつながる出力ノードＮｎは第３のスイッチン
グ素子Ｍ３３のドレインに接続され、第３，第４のスイ
ッチング素子Ｍ３３，Ｍ３４のソースはそれぞれ低電位
側の液晶駆動用電源ＶSS２に接続され、第３のスイッチ
ング素子Ｍ３３のゲートは第３のレベルシフタ回路３３
の出力に接続され、出力端子Ｏｔは出力ノードＮｎに接
続されている。
【００３４】つまり、第１のスイッチング素子Ｍ３１と
第３のスイッチング素子Ｍ３３とからなるインバータ
（図７に示す従来の単位出力回路と同じ構造）の出力ノ
ードＮｎに、第２のスイッチング素子Ｍ３２のドレイン
を接続し、さらに、第２のスイッチング素子３２と接地
との間に第４のスイッチング素子Ｍ３４を介設したもの
に相当する。
第３のスイッチング素子Ｍ３３とからなるインバータ
（図７に示す従来の単位出力回路と同じ構造）の出力ノ
ードＮｎに、第２のスイッチング素子Ｍ３２のドレイン
を接続し、さらに、第２のスイッチング素子３２と接地
との間に第４のスイッチング素子Ｍ３４を介設したもの
に相当する。
【００３５】また、第１のレベルシフタ回路３１、第２
のレベルシフタ回路３２、第３のレベルシフタ回路３３
の入力側は、それぞれ制御回路３５の出力信号端子Ｏ３
１，Ｏ３２，Ｏ３３に接続され、制御回路３５の入力信
号端子Ｉ３１にはシフトレジスタ１０の出力端子Ｙの出
力信号Ｙｏが入力され、入力信号端子Ｉ３２，Ｉ３３に
は外部からの入力信号Ｓ３２，Ｓ３３が入力され、第４
のスイッチング素子Ｍ３４には、外部からの入力電圧Ｖ
４が入力される。なお、入力信号Ｓ３２が直接、第２の
スイッチング素子Ｍ３２のオン・オフを制御しているわ
けでもなく、入力信号Ｓ３３が第３のスイッチング素子
Ｍ３３のオン・オフを直接制御しているわけでもない。
のレベルシフタ回路３２、第３のレベルシフタ回路３３
の入力側は、それぞれ制御回路３５の出力信号端子Ｏ３
１，Ｏ３２，Ｏ３３に接続され、制御回路３５の入力信
号端子Ｉ３１にはシフトレジスタ１０の出力端子Ｙの出
力信号Ｙｏが入力され、入力信号端子Ｉ３２，Ｉ３３に
は外部からの入力信号Ｓ３２，Ｓ３３が入力され、第４
のスイッチング素子Ｍ３４には、外部からの入力電圧Ｖ
４が入力される。なお、入力信号Ｓ３２が直接、第２の
スイッチング素子Ｍ３２のオン・オフを制御しているわ
けでもなく、入力信号Ｓ３３が第３のスイッチング素子
Ｍ３３のオン・オフを直接制御しているわけでもない。
【００３６】本実施形態においても、液晶表示パネル中
の液晶素子部の構成は、図２に示すとおりである。すな
わち、同図に示すように、液晶素子は、液晶容量ＣL を
有する容量素子として表される。そして、１つの液晶素
子に対して表示電極電圧を与えるための薄膜トランジス
タＴＦＴが配置され、各液晶素子及び薄膜トランジスタ
ＴＦＴは、マトリクス状に配置されている。各薄膜トラ
ンジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖｇを供給
するゲート配線に接続され、薄膜トランジスタＴＦＴの
ソース電極Ｓはソース電圧ＶＳを供給するソース配線に
接続されている。また、液晶素子の表示電極Ａには薄膜
トランジスタＴＦＴのドレイン電極Ｄが接続され、液晶
素子の共通電極Ｂは共通電圧Ｖcoを供給するための共通
電極配線に接続されている。このとき、薄膜トランジス
タＴＦＴのドレイン電極Ｄ−ソース電極Ｓ間には寄生容
量Ｃdsが存在し、薄膜トランジスタＴＦＴのゲート電極
Ｇ−ドレイン電極Ｄ間には寄生容量Ｃgdが存在してい
る。
の液晶素子部の構成は、図２に示すとおりである。すな
わち、同図に示すように、液晶素子は、液晶容量ＣL を
有する容量素子として表される。そして、１つの液晶素
子に対して表示電極電圧を与えるための薄膜トランジス
タＴＦＴが配置され、各液晶素子及び薄膜トランジスタ
ＴＦＴは、マトリクス状に配置されている。各薄膜トラ
ンジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖｇを供給
するゲート配線に接続され、薄膜トランジスタＴＦＴの
ソース電極Ｓはソース電圧ＶＳを供給するソース配線に
接続されている。また、液晶素子の表示電極Ａには薄膜
トランジスタＴＦＴのドレイン電極Ｄが接続され、液晶
素子の共通電極Ｂは共通電圧Ｖcoを供給するための共通
電極配線に接続されている。このとき、薄膜トランジス
タＴＦＴのドレイン電極Ｄ−ソース電極Ｓ間には寄生容
量Ｃdsが存在し、薄膜トランジスタＴＦＴのゲート電極
Ｇ−ドレイン電極Ｄ間には寄生容量Ｃgdが存在してい
る。
【００３７】図４は、上記単位出力回路ＢＦ及び液晶素
子部における各信号の時間変化を示すタイミングチャー
トである。
子部における各信号の時間変化を示すタイミングチャー
トである。
【００３８】以下、以上のように構成された液晶表示パ
ネル走査線ドライバの出力回路３０や液晶素子部の動作
について、図２−図４を参照しながら説明する。
ネル走査線ドライバの出力回路３０や液晶素子部の動作
について、図２−図４を参照しながら説明する。
【００３９】ここで、外部の入力電圧Ｖ４は、第４のス
イッチング素子Ｍ３４を常時オン状態に保持するように
設定されている。
イッチング素子Ｍ３４を常時オン状態に保持するように
設定されている。
【００４０】時刻ｔ１で、第１フレーム目に入り、シフ
トレジスタ１０からの出力信号Ｙｏがレベル”Ｈ”で出
力される。初期状態においては、外部からの入力信号Ｓ
３２のレベルは”Ｈ”であり、入力信号Ｓ３３のレベル
は”Ｌ”である。この状態においては、制御回路３５の
出力信号端子Ｏ３１の出力レベルは”Ｈ”であり、出力
信号端子Ｏ３２の出力レベルは”Ｌ”であり、出力信号
端子Ｏ３３の出力レベルは”Ｌ”である。そして、第１
のレベルシフタ回路３１、第２のレベルシフタ回路３
２、第３のレベルシフタ回路３３により、信号の振幅が
ＶDD２−ＶSS２にレベルシフトされ、第１のスイッチン
グ素子Ｍ３１がオンに、第２のスイッチング素子Ｍ３２
及び第３のスイッチング素子Ｍ３３がオフになって、出
力端子Ｏｔからオン電圧ＶDD２が出力される。出力端子
Ｏｔは、図２の液晶素子部の等価回路における薄膜トラ
ンジスタＴＦＴ１のゲート電極Ｇに接続されているの
で、薄膜トランジスタＴＦＴ１はオンになり、液晶容量
ＣL と寄生容量Ｃds，Ｃgdとにソース電圧ＶＳ−供給電
圧Ｖcoの電位差に応じた電荷が蓄積され、表示電極Ａの
電位（表示電極電圧）はソース電圧ＶＳに近づく。
トレジスタ１０からの出力信号Ｙｏがレベル”Ｈ”で出
力される。初期状態においては、外部からの入力信号Ｓ
３２のレベルは”Ｈ”であり、入力信号Ｓ３３のレベル
は”Ｌ”である。この状態においては、制御回路３５の
出力信号端子Ｏ３１の出力レベルは”Ｈ”であり、出力
信号端子Ｏ３２の出力レベルは”Ｌ”であり、出力信号
端子Ｏ３３の出力レベルは”Ｌ”である。そして、第１
のレベルシフタ回路３１、第２のレベルシフタ回路３
２、第３のレベルシフタ回路３３により、信号の振幅が
ＶDD２−ＶSS２にレベルシフトされ、第１のスイッチン
グ素子Ｍ３１がオンに、第２のスイッチング素子Ｍ３２
及び第３のスイッチング素子Ｍ３３がオフになって、出
力端子Ｏｔからオン電圧ＶDD２が出力される。出力端子
Ｏｔは、図２の液晶素子部の等価回路における薄膜トラ
ンジスタＴＦＴ１のゲート電極Ｇに接続されているの
で、薄膜トランジスタＴＦＴ１はオンになり、液晶容量
ＣL と寄生容量Ｃds，Ｃgdとにソース電圧ＶＳ−供給電
圧Ｖcoの電位差に応じた電荷が蓄積され、表示電極Ａの
電位（表示電極電圧）はソース電圧ＶＳに近づく。
【００４１】次に、時刻ｔ２において、外部からの入力
信号Ｓ３２がレベル”Ｌ”に、入力信号Ｓ３３がレベ
ル”Ｌ”になると、第１のスイッチング素子Ｍ３１がオ
フになり、第２のスイッチング素子Ｍ３２がオンにな
り、第３のスイッチング素子Ｍ３３がオフになり、出力
端子Ｏｔはオン電圧ＶDD２からオフ電圧ＶSS２に向かっ
て徐々に変化する。このとき、特に、第２のスイッチン
グ素子Ｍ３２は第３のスイッチング素子Ｍ３３よりも電
流能力が低く設けられているので、図４の時刻Ｔ２から
ｔ３に示すように、出力端子Ｏｔの立ち下がり波形は滑
らかになる。そして、出力端子Ｏｔの滑らかな立ち下が
りに従って、薄膜トランジスタＴＦＴ１はゆっくりとオ
ン状態からオフ状態に変化する。このように、薄膜トラ
ンジスタＴＦＴ１をゆっくりとオフ状態に切り替えるこ
とにより、液晶容量ＣL および寄生容量ＣdsとＣgdはソ
ース電位ＶＳを充電させ続けることができることから、
表示電極Ａの電位（表示電極電圧）はソース電位ＶＳに
ほぼ等しく保持される。つまり、従来の液晶表示パネル
走査線ドライバに比べて、表示電極電圧の変動ΔＶを小
さくすることができる。
信号Ｓ３２がレベル”Ｌ”に、入力信号Ｓ３３がレベ
ル”Ｌ”になると、第１のスイッチング素子Ｍ３１がオ
フになり、第２のスイッチング素子Ｍ３２がオンにな
り、第３のスイッチング素子Ｍ３３がオフになり、出力
端子Ｏｔはオン電圧ＶDD２からオフ電圧ＶSS２に向かっ
て徐々に変化する。このとき、特に、第２のスイッチン
グ素子Ｍ３２は第３のスイッチング素子Ｍ３３よりも電
流能力が低く設けられているので、図４の時刻Ｔ２から
ｔ３に示すように、出力端子Ｏｔの立ち下がり波形は滑
らかになる。そして、出力端子Ｏｔの滑らかな立ち下が
りに従って、薄膜トランジスタＴＦＴ１はゆっくりとオ
ン状態からオフ状態に変化する。このように、薄膜トラ
ンジスタＴＦＴ１をゆっくりとオフ状態に切り替えるこ
とにより、液晶容量ＣL および寄生容量ＣdsとＣgdはソ
ース電位ＶＳを充電させ続けることができることから、
表示電極Ａの電位（表示電極電圧）はソース電位ＶＳに
ほぼ等しく保持される。つまり、従来の液晶表示パネル
走査線ドライバに比べて、表示電極電圧の変動ΔＶを小
さくすることができる。
【００４２】続いて、時刻ｔ３において、外部からの入
力信号Ｓ３２がレベル”Ｈ”に、入力信号Ｓ３２がレベ
ル”Ｈ”になると、クロックに同期してシフトレジスタ
１０からの出力信号Ｙｏがレベル”Ｌ”で出力されるの
で、第１のスイッチング素子Ｍ３１がオフになり、第２
のスイッチング素子Ｍ３２がオフになり、第３のスイッ
チング素子Ｍ３３がオンになり、出力端子Ｏｔからオフ
電圧ＶSS２が出力される。第３のスイッチング素子Ｍ３
３は第２のスイッチング素子Ｍ３２に比べて十分に電流
能力が大きいので、出力端子Ｏｔからの出力の立ち下が
り波形は非常に鋭くなる。このとき、時刻ｔ３のタイミ
ング、すなわち入力信号Ｓ３３がレベル”Ｌ”からレベ
ル”Ｈ”に変化するタイミングは、薄膜トランジスタＴ
ＦＴ１がオフするタイミングよりも遅いときに設定して
おく。薄膜トランジスタＴＦＴ１がオフした後は、薄膜
トランジスタＴＦＴ１のゲート電圧Ｖｇを早く立ち下げ
ても、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに充電され
た電荷に対応するソース電位ＶＳは、リーク電流がない
限り変動しないので、表示電極Ａはソース電位ＶＳに保
持される。
力信号Ｓ３２がレベル”Ｈ”に、入力信号Ｓ３２がレベ
ル”Ｈ”になると、クロックに同期してシフトレジスタ
１０からの出力信号Ｙｏがレベル”Ｌ”で出力されるの
で、第１のスイッチング素子Ｍ３１がオフになり、第２
のスイッチング素子Ｍ３２がオフになり、第３のスイッ
チング素子Ｍ３３がオンになり、出力端子Ｏｔからオフ
電圧ＶSS２が出力される。第３のスイッチング素子Ｍ３
３は第２のスイッチング素子Ｍ３２に比べて十分に電流
能力が大きいので、出力端子Ｏｔからの出力の立ち下が
り波形は非常に鋭くなる。このとき、時刻ｔ３のタイミ
ング、すなわち入力信号Ｓ３３がレベル”Ｌ”からレベ
ル”Ｈ”に変化するタイミングは、薄膜トランジスタＴ
ＦＴ１がオフするタイミングよりも遅いときに設定して
おく。薄膜トランジスタＴＦＴ１がオフした後は、薄膜
トランジスタＴＦＴ１のゲート電圧Ｖｇを早く立ち下げ
ても、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに充電され
た電荷に対応するソース電位ＶＳは、リーク電流がない
限り変動しないので、表示電極Ａはソース電位ＶＳに保
持される。
【００４３】そして、時刻ｔ４で入力信号Ｓ３２を立ち
上げ、その後、時刻ｔ５で入力信号Ｓ３３を立ち下げる
ことにより、初期の状態に戻す。
上げ、その後、時刻ｔ５で入力信号Ｓ３３を立ち下げる
ことにより、初期の状態に戻す。
【００４４】説明は省略するが、第２フレーム目におい
ても、第１フレーム目と同じシーケンスで入力信号Ｓ３
１,Ｓ３２を入力することにより、時刻ｔ６−ｔ１１に
おいて、第１フレーム目の時刻ｔ１−ｔ５とそれぞれ基
本的に同じ変化（表示電極電圧は反転する）を示すの
で、表示電極電圧の変動ΔＶを小さくすることができ
る。
ても、第１フレーム目と同じシーケンスで入力信号Ｓ３
１,Ｓ３２を入力することにより、時刻ｔ６−ｔ１１に
おいて、第１フレーム目の時刻ｔ１−ｔ５とそれぞれ基
本的に同じ変化（表示電極電圧は反転する）を示すの
で、表示電極電圧の変動ΔＶを小さくすることができ
る。
【００４５】本実施形態の液晶表示パネル走査線ドライ
バによると、外部信号Ｖ４に応じて常時オンとなってい
る第４のスイッチング素子Ｍ３４を、インバータの出力
ノードＮｎと低電位側電位であるオフ電位ＶSS２との間
に介設することにより、薄膜トランジスタＴＦＴのゲー
ト電極Ｇに供給される電圧の立ち下がりを緩やかにする
ことができる。つまり、液晶表示パネル走査線ドライバ
の出力Ｙｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”に
なる変化が緩やかになる（図４に示す時刻ｔ２からｔ３
の間）ので、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄
積された電荷が液晶データドライバの電位（ソース電圧
ＶＳ）に引っ張られる作用が抑制され、表示電極Ａの電
位（表示電極電圧）の変動ΔＶが低減される。その結
果、各フレームにおける表示電極の電位（表示電極電
圧）の変動ΔＶのバラツキも低減されるので、液晶表示
装置の画面のちらつき（フリッカ）を有効に抑制するこ
とができる。特に、ＭＯＳＦＥＴにより構成される第４
のスイッチング素子Ｍ３４を配置しているので、出力回
路３０や液晶素子部の構造に応じたゲート電圧Ｖｇの適
正な立ち下がり波形を得ることができる。
バによると、外部信号Ｖ４に応じて常時オンとなってい
る第４のスイッチング素子Ｍ３４を、インバータの出力
ノードＮｎと低電位側電位であるオフ電位ＶSS２との間
に介設することにより、薄膜トランジスタＴＦＴのゲー
ト電極Ｇに供給される電圧の立ち下がりを緩やかにする
ことができる。つまり、液晶表示パネル走査線ドライバ
の出力Ｙｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”に
なる変化が緩やかになる（図４に示す時刻ｔ２からｔ３
の間）ので、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄
積された電荷が液晶データドライバの電位（ソース電圧
ＶＳ）に引っ張られる作用が抑制され、表示電極Ａの電
位（表示電極電圧）の変動ΔＶが低減される。その結
果、各フレームにおける表示電極の電位（表示電極電
圧）の変動ΔＶのバラツキも低減されるので、液晶表示
装置の画面のちらつき（フリッカ）を有効に抑制するこ
とができる。特に、ＭＯＳＦＥＴにより構成される第４
のスイッチング素子Ｍ３４を配置しているので、出力回
路３０や液晶素子部の構造に応じたゲート電圧Ｖｇの適
正な立ち下がり波形を得ることができる。
【００４６】具体的には、時刻ｔ２のシーケンスにおい
て、第４のスイッチング素子Ｍ３４のゲート電圧を、外
部からの入力電圧Ｖ４の電圧値によって調整することに
より、時刻ｔ２から時刻ｔ３までの出力端子Ｏｔの出力
の立ち下がり波形を液晶表示パネルの仕様に応じて自由
に調整することができる。
て、第４のスイッチング素子Ｍ３４のゲート電圧を、外
部からの入力電圧Ｖ４の電圧値によって調整することに
より、時刻ｔ２から時刻ｔ３までの出力端子Ｏｔの出力
の立ち下がり波形を液晶表示パネルの仕様に応じて自由
に調整することができる。
【００４７】図５は、第４のスイッチング素子Ｍ３４の
Ｉ−Ｖ特性を示す図である。ＭＯＳＦＥＴによって構成
される第４のスイッチング素子Ｍ３４は、図５に示すよ
うに、ソース・ドレイン電圧Ｖdsがある値以上になると
電流値Ｉdsの飽和特性を示し、その飽和値はゲート・ソ
ース間電圧Ｖgsが大きいほど大きい。よって、このＭＯ
ＳＦＥＴの飽和特性を利用して、外部電圧Ｖ４を高くす
ると、図４に示す出力信号Ｙｇの立ち下がりが急になる
一方、外部電圧Ｖ４を低くすると、図４に示す出力信号
Ｙｇの立ち下がりが緩やかになる。つまり、Ｉ−Ｖ特性
の飽和領域を用いて立ち下がり波形を調整することがで
きる。また、第２のスイッチング素子Ｍ３２がオンにな
るタイミングの設定によって、出力信号Ｙｇがオフ電圧
ＶSS２になるタイミングを調整することができる。
Ｉ−Ｖ特性を示す図である。ＭＯＳＦＥＴによって構成
される第４のスイッチング素子Ｍ３４は、図５に示すよ
うに、ソース・ドレイン電圧Ｖdsがある値以上になると
電流値Ｉdsの飽和特性を示し、その飽和値はゲート・ソ
ース間電圧Ｖgsが大きいほど大きい。よって、このＭＯ
ＳＦＥＴの飽和特性を利用して、外部電圧Ｖ４を高くす
ると、図４に示す出力信号Ｙｇの立ち下がりが急になる
一方、外部電圧Ｖ４を低くすると、図４に示す出力信号
Ｙｇの立ち下がりが緩やかになる。つまり、Ｉ−Ｖ特性
の飽和領域を用いて立ち下がり波形を調整することがで
きる。また、第２のスイッチング素子Ｍ３２がオンにな
るタイミングの設定によって、出力信号Ｙｇがオフ電圧
ＶSS２になるタイミングを調整することができる。
【００４８】なお、図３に示す単位出力回路ＢＦにおい
て、第２のスイッチング素子Ｍ３２がなくても、本発明
の基本的な効果を得ることは可能である。
て、第２のスイッチング素子Ｍ３２がなくても、本発明
の基本的な効果を得ることは可能である。
【００４９】図６は、第２のスイッチング素子Ｍ３２が
配置されていない本実施形態の変形例における単位出力
回路ＢＦ’の回路図である。つまり、第１のスイッチン
グ素子Ｍ３１と第３のスイッチング素子Ｍ３３とからな
るインバータ（図７に示す従来の単位出力回路と同じ構
造）の出力ノードＮｎに第４のスイッチング素子Ｍ３４
のドレインを接続したものに相当する。
配置されていない本実施形態の変形例における単位出力
回路ＢＦ’の回路図である。つまり、第１のスイッチン
グ素子Ｍ３１と第３のスイッチング素子Ｍ３３とからな
るインバータ（図７に示す従来の単位出力回路と同じ構
造）の出力ノードＮｎに第４のスイッチング素子Ｍ３４
のドレインを接続したものに相当する。
【００５０】同図に示す構造を採用した場合には、図４
に示すタイミングチャートにおいて、出力信号Ｙｇがオ
フ電圧ＶSS２になるタイミングは、第４のスイッチング
素子Ｍ３４の電流駆動能力によって調整されることにな
る。すなわち、第４のスイッチング素子Ｍ３４の電流駆
動能力を十分大きく設定すれば、出力信号Ｙｇがオフ電
圧ＶSS２になるタイミングが早くなり、第４のスイッチ
ング素子Ｍ３４の電流駆動能力を小さめに設定すれば、
出力信号Ｙｇがオフ電圧ＶSS２になるタイミングを遅く
することができる。この変形例では、従来の構造に比べ
て入力信号を外部から供給するラインを１つ追加するだ
けで済むので、コストの増大を抑制しつつフリッカの発
生を抑制することができる。
に示すタイミングチャートにおいて、出力信号Ｙｇがオ
フ電圧ＶSS２になるタイミングは、第４のスイッチング
素子Ｍ３４の電流駆動能力によって調整されることにな
る。すなわち、第４のスイッチング素子Ｍ３４の電流駆
動能力を十分大きく設定すれば、出力信号Ｙｇがオフ電
圧ＶSS２になるタイミングが早くなり、第４のスイッチ
ング素子Ｍ３４の電流駆動能力を小さめに設定すれば、
出力信号Ｙｇがオフ電圧ＶSS２になるタイミングを遅く
することができる。この変形例では、従来の構造に比べ
て入力信号を外部から供給するラインを１つ追加するだ
けで済むので、コストの増大を抑制しつつフリッカの発
生を抑制することができる。
【００５１】また、図６に示す構造を採用する場合、第
４のスイッチング素子Ｍ３４のゲートに入力される外部
電圧Ｖ４により、第４のスイッチング素子Ｍ３４のオン
・オフを切り替えるようにしてもよい。
４のスイッチング素子Ｍ３４のゲートに入力される外部
電圧Ｖ４により、第４のスイッチング素子Ｍ３４のオン
・オフを切り替えるようにしてもよい。
【００５２】
【発明の効果】本発明の液晶表示パネル走査線ドライバ
によれば、液晶表示パネルの走査線に供給する電圧を生
成するための出力回路において、出力信号の立ち下がり
波形を緩やかにするためのトランジスタをインバータの
出力ノードと低電位供給ノードとの間に設けたので、液
晶表示パネルの仕様に応じて、液晶表示電圧変動による
フリッカの減少の条件を自由に調整することができる。
によれば、液晶表示パネルの走査線に供給する電圧を生
成するための出力回路において、出力信号の立ち下がり
波形を緩やかにするためのトランジスタをインバータの
出力ノードと低電位供給ノードとの間に設けたので、液
晶表示パネルの仕様に応じて、液晶表示電圧変動による
フリッカの減少の条件を自由に調整することができる。
【図１】本発明の実施形態における液晶表示パネル走査
線ドライバの回路構成を示す図である。
線ドライバの回路構成を示す図である。
【図２】一般的な液晶表示パネルにおける液晶素子部の
一部を示す電気回路図（等価回路図）である。
一部を示す電気回路図（等価回路図）である。
【図３】本発明の実施形態における液晶表示パネル走査
線ドライバの出力回路中の１つの単位出力回路の構成を
示す回路図である。
線ドライバの出力回路中の１つの単位出力回路の構成を
示す回路図である。
【図４】本発明の実施形態の単位出力回路及び液晶素子
部における信号の時間変化を示すタイミングチャートで
ある。
部における信号の時間変化を示すタイミングチャートで
ある。
【図５】本発明の実施形態における第４のスイッチング
素子のＩ−Ｖ特性を示す図である。
素子のＩ−Ｖ特性を示す図である。
【図６】本発明の実施形態の変形例における単位出力回
路の回路図である。
路の回路図である。
【図７】従来の液晶表示パネル走査線ドライバの出力回
路中の１つのユニットの構成を概略的に示す回路図であ
る。
路中の１つのユニットの構成を概略的に示す回路図であ
る。
【図８】従来の制御電圧の時間変化を示すタイミングチ
ャートである。
ャートである。
１０ シフトレジスタ １１ ドライブ信号入力端子 １２ クロック信号入力端子 ＢＦ 単位出力回路 ＦＦ フリップフロップ Ｓ３１ 入力信号 Ｓ３２ 入力信号 ２１ 第１のレベルシフタ回路 ２２ 第２のレベルシフタ回路 ２３ 第３のレベルシフタ回路 ２４ 出力端子 ３０ 出力回路 ３５ 制御回路 １００ 液晶表示パネル走査線ドライバ ＴＦＴ 薄膜トランジスタ Ｍ３１ 第１のスイッチング素子 Ｍ３２ 第２のスイッチング素子 Ｍ３２ 第３のスイッチング素子 Ｍ３４ 第４のスイッチング素子 ＦＦ０ Ｄフリップフロップ Ｙg0，Ｙg1…Ｙgn 出力信号 ＶDD１ ロジック用電源 ＶSS１ ロジック用グランド ＶDD２ オン電圧 ＶSS２ オフ電圧 Ｖ４ 外部電圧
フロントページの続き Ｆターム(参考） 2H093 NA16 NC09 NC21 ND10 ND33 ND36 5C006 AC22 AF46 BB16 BC03 BF03 BF06 BF25 BF32 BF34 BF46 FA18 FA23 FA26 5C080 AA10 BB05 DD06 FF11 JJ02 JJ03 JJ04
Claims (10)
- 【請求項１】 液晶表示パネルの走査線に電圧を供給す
る単位出力回路を備えた液晶表示パネル走査線ドライバ
において、 上記単位出力回路は、 高電位側電圧を供給するノードと低電位側電圧を供給す
るノードとの間に設けられ、ｐチャネル型トランジスタ
とｎチャネル型トランジスタとを直列に接続してなるイ
ンバータと、 上記インバータのｐチャネル型トランジスタとｎチャネ
ル型トランジスタとの接続部につながる出力ノードと、 ドレインが上記出力ノードに接続され、ソースが低電位
側電圧を供給するノードに接続され、ゲートに外部信号
を受けるトランジスタからなるスイッチング素子とを備
えていることを特徴とする液晶表示パネル走査線ドライ
バ。 - 【請求項２】 請求項１記載の液晶表示パネル走査線ド
ライバにおいて、 上記スイッチング素子は、常時オンになるように設定さ
れていることを特徴とする液晶表示パネル走査線ドライ
バ。 - 【請求項３】 請求項１又は２記載の液晶表示パネル走
査線ドライバにおいて、 上記スイッチング素子と上記インバータの出力ノードと
の間に介設され、単位出力回路の出力の立ち下がりのタ
イミングを調整するためのもう１つのスイッチング素子
をさらに備えていることを特徴とする液晶表示パネル走
査線ドライバ。 - 【請求項４】 請求項３記載の液晶表示パネル走査線ド
ライバにおいて、 上記もう１つのスイッチング素子は、上記インバータの
Ｎチャネル型トランジスタよりも電流駆動能力が小さい
ことを特徴とする液晶表示パネル走査線ドライバ。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の液晶表示パネル走査線ドライバにおいて、 上記スイッチング素子のゲートに供給される外部信号
は、上記スイッチング素子のＩ−Ｖ特性における飽和領
域の電圧値であることを特徴とする液晶表示パネル走査
線ドライバ。 - 【請求項６】 液晶表示パネルの走査線に電圧を供給す
る単位出力回路を備えた液晶表示パネル走査線ドライバ
において、 上記各単位出力回路ごとに設けられ、上記単位出力回路
の出力信号の立下り波形を制御する制御回路を備えてい
ることを特徴とする液晶表示パネル走査線ドライバ。 - 【請求項７】 請求項６記載の液晶表示パネル走査線ド
ライバにおいて、 上記単位出力回路は、 高電位側電圧を供給するノードと低電位側電圧を供給す
るノードとの間に設けられ、ｐチャネル型トランジスタ
とｎチャネル型トランジスタとを直列に接続してなるイ
ンバータと、 ドレインが上記インバータの出力ノードに接続され、ソ
ースが低電位側電圧を供給するノードに接続され、ゲー
トに外部信号を受けるトランジスタからなるスイッチン
グ素子とを備えていることを特徴とする液晶表示パネル
走査線ドライバ。 - 【請求項８】 請求項７記載の液晶表示パネル走査線ド
ライバにおいて、 上記スイッチング素子は、常時オンになるように設定さ
れていることを特徴とする液晶表示パネル走査線ドライ
バ。 - 【請求項９】 請求項７又は８記載の液晶表示パネル走
査線ドライバにおいて、 上記スイッチング素子と上記インバータの出力ノードと
の間に介設され、単位出力回路の出力の立ち下がりのタ
イミングを調整するためのもう１つのスイッチング素子
をさらに備えていることを特徴とする液晶表示パネル走
査線ドライバ。 - 【請求項１０】 請求項７〜９のうちいずれか１つに記
載の液晶表示パネル走査線ドライバにおいて、 上記スイッチング素子のゲートに供給される外部信号
は、上記スイッチング素子のＩ−Ｖ特性における飽和領
域の電圧値であることを特徴とする液晶表示パネル走査
線ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364002A JP3611518B2 (ja) | 2000-11-30 | 2000-11-30 | 液晶表示パネル走査線ドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000364002A JP3611518B2 (ja) | 2000-11-30 | 2000-11-30 | 液晶表示パネル走査線ドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002169513A true JP2002169513A (ja) | 2002-06-14 |
| JP3611518B2 JP3611518B2 (ja) | 2005-01-19 |
Family
ID=18835020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000364002A Expired - Fee Related JP3611518B2 (ja) | 2000-11-30 | 2000-11-30 | 液晶表示パネル走査線ドライバ |
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| Country | Link |
|---|---|
| JP (1) | JP3611518B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005352301A (ja) * | 2004-06-11 | 2005-12-22 | Sony Corp | 画像表示方法及び装置 |
| JP2007108680A (ja) * | 2005-10-11 | 2007-04-26 | Au Optronics Corp | 電流駆動能力の調整が可能な液晶ディスプレイパネル用のゲートドライバ |
| US7283131B2 (en) | 2001-08-03 | 2007-10-16 | Canon Kabushiki Kaisha | Image display apparatus |
| US7724232B2 (en) | 2002-12-17 | 2010-05-25 | Samsung Electronics Co., Ltd. | Device of driving display device |
| WO2016037233A2 (en) | 2014-09-08 | 2016-03-17 | Ff Seeley Nominees Pty Ltd | An air conditioning system and a wall unit therefor |
| US10163392B2 (en) | 2015-04-07 | 2018-12-25 | Sharp Kabushiki Kaisha | Active matrix display device and method for driving same |
| CN109935217A (zh) * | 2017-12-19 | 2019-06-25 | 夏普株式会社 | 有源矩阵型显示装置及其驱动方法 |
-
2000
- 2000-11-30 JP JP2000364002A patent/JP3611518B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7283131B2 (en) | 2001-08-03 | 2007-10-16 | Canon Kabushiki Kaisha | Image display apparatus |
| US7724232B2 (en) | 2002-12-17 | 2010-05-25 | Samsung Electronics Co., Ltd. | Device of driving display device |
| JP2005352301A (ja) * | 2004-06-11 | 2005-12-22 | Sony Corp | 画像表示方法及び装置 |
| JP4617728B2 (ja) * | 2004-06-11 | 2011-01-26 | ソニー株式会社 | 画像表示方法及び装置 |
| JP2007108680A (ja) * | 2005-10-11 | 2007-04-26 | Au Optronics Corp | 電流駆動能力の調整が可能な液晶ディスプレイパネル用のゲートドライバ |
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| CN109935217A (zh) * | 2017-12-19 | 2019-06-25 | 夏普株式会社 | 有源矩阵型显示装置及其驱动方法 |
| US10482838B2 (en) | 2017-12-19 | 2019-11-19 | Sharp Kabushiki Kaisha | Active-matrix display device and method for driving the same |
| CN109935217B (zh) * | 2017-12-19 | 2021-05-14 | 夏普株式会社 | 有源矩阵型显示装置及其驱动方法 |
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| Publication number | Publication date |
|---|---|
| JP3611518B2 (ja) | 2005-01-19 |
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