JP2002189454A - 電源回路、液晶装置及び電子機器 - Google Patents

電源回路、液晶装置及び電子機器

Info

Publication number
JP2002189454A
JP2002189454A JP2000386670A JP2000386670A JP2002189454A JP 2002189454 A JP2002189454 A JP 2002189454A JP 2000386670 A JP2000386670 A JP 2000386670A JP 2000386670 A JP2000386670 A JP 2000386670A JP 2002189454 A JP2002189454 A JP 2002189454A
Authority
JP
Japan
Prior art keywords
potential
circuit
power supply
difference
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000386670A
Other languages
English (en)
Inventor
Masahiko Tsuchiya
雅彦 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000386670A priority Critical patent/JP2002189454A/ja
Priority to US09/990,297 priority patent/US7061481B2/en
Publication of JP2002189454A publication Critical patent/JP2002189454A/ja
Priority to US10/930,748 priority patent/US7019730B2/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3622—Control of matrices with row and column drivers using a passive matrix
    • G09G3/3625—Control of matrices with row and column drivers using a passive matrix using active addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

(57)【要約】 【課題】 低コストで、多電位レベル化に対応可能な液
晶駆動用電位の生成に好適な電源回路並びにそれを用い
た液晶装置及び電子機器を提供する。 【解決手段】 電源回路１０の第１の昇圧回路１２は、
接地レベルＶＳＳを基準として、電源レベルＶＤＤを昇
圧した第１の昇圧電位レベルＶＯＵＴを生成する。レギ
ュレータ回路１４は、接地レベルＶＳＳを基準に、参照
電位レベルＶｒｅｆを参照し、第１の昇圧電位レベルＶ
ＯＵＴを調整したセンター電位ＶＣを生成する。第２の
昇圧回路１６は、接地レベルＶＳＳを基準として、セン
ター電位ＶＣを昇圧した電位レベルＶ３を生成する。多
値電位生成回路１８は、接地レベルＶＳＳを基準とし
て、電位レベルＶ３とセンター電位ＶＣとの電位差から
電位レベルＶ２、Ｖ１、ＭＶ１、ＭＶ２を生成し、ＭＬ
Ｓ駆動法により表示駆動される液晶装置のパネルに供給
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶駆動用電位の
生成に好適な電源回路並びにそれを用いた液晶装置及び
電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年の携
帯電話、携帯情報端末またはゲーム装置などの電子機器
に組み込まれる液晶装置は、低価格化及び低消費電力化
などが強く要求されている。単純マトリックス型の液晶
装置の場合、複数ライン選択（Multi Line Selection：
以下、ＭＬＳと略す。）駆動法により、これら要求を満
足させることができる。
【０００３】ＭＬＳ駆動法は、同時に複数ラインの走査
電極を選択し、１フレームを構成する各フィールドにお
いて、所与の直交関係を有し選択パターンに対応した電
位が各走査電極に印加される。各信号電極についても、
オン・オフする画素パターンと、上述した走査電極の選
択パターンに応じた電位が印加される。こうすること
で、印加すべき電位レベルを高くすることなく、各電極
に印加される電圧値の実効値を必要な値にすることがで
きる。
【０００４】ＭＬＳ駆動法により液晶装置を表示駆動す
る場合、次に（１）式にしたがって行うことが最適であ
ることが知られている。
【０００５】Ｌ＝（１／ａ−1）2 ・・・（１） ここで、Ｌは表示ライン数である。また、ａはバイアス
比である。このバイアス比は、液晶がオンのときに印加
される実効値電圧と、オフの時に印加される実効値電圧
との比をいう。例えば、バイアス比が１／５の場合、最
適な表示ライン数は１６ラインであることを意味する。
【０００６】ところで、最近では液晶装置のパネルが大
きくなり、それに伴いライン数が増大している。したが
って、（１）式により最適とされるバイアス比を得るた
めに、液晶駆動に必要な電位レベル数も増える傾向にあ
る。
【０００７】しかしながら、ＭＬＳ駆動法では、センタ
ー電位ＶＣを基準に、走査電極及び信号電極に印加すべ
き電位レベルが決められる。したがって、低コスト化が
可能なツインウェルのプロセスを使用した場合、センタ
ー電位ＶＣを接地レベルＶＳＳとすると、それ以下の電
位レベルを生成するために外付け部品が多数必要となっ
て、装置の高コスト化や実装上の問題が発生する。
【０００８】一方、センター電位ＶＣを正側にもってく
ると、最高電位レベルが、使用するプロセスの高耐圧性
の範囲内であることが必要とされ、将来の多電位レベル
化に対応することができなくなる。
【０００９】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、低コ
ストで、多電位レベル化に対応可能な液晶駆動用電位の
生成に好適な電源回路並びにそれを用いた液晶装置及び
電子機器を提供することになる。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数の電位を生成する電源回路であって、
第１及び第２の電位を供給する第１及び第２の電源線に
接続され、前記第１及び第２の電位の差に基づいて昇圧
した第３の電位を第３の電源線に供給する第１の昇圧回
路と、前記第１及び第３の電源線に接続され、前記第１
及び第３の電位の差に基づいて生成した定電位である第
４の電位を第４の電源線に供給する電位調整回路と、前
記第１及び第４の電源線に接続され、前記第１及び第４
の電位の差に基づいて昇圧した第５の電位を第５の電源
線に供給する第２の昇圧回路と、前記第１、第４及び第
５の電源線に接続され、前記第１、第４及び第５の電位
の差により複数の電位を生成する多値電位生成回路とを
含むことを特徴とする。
【００１１】本発明によれば、第１の昇圧回路により、
第１の電位（例えば、接地レベルＶＳＳ）と第２の電位
（例えば、電源レベルＶＤＤ）との電位差に基づいて、
第３の電位（例えば、第１の昇圧電位レベルＶＯＵＴ）
を生成し、電位調整回路により第１及び第３の電位差に
基づいて第４の電位（例えば、センター電位ＶＣ）を生
成するようにした。そして、第２の昇圧回路により、第
１及び第４の電位差に基づいて、第５の電位（例えば、
電位レベルＶ３）を昇圧して生成し、多値電位生成回路
で複数の電位レベルを生成するようにした。これによ
り、第１の電位より、一方の側（正側、若しくは負側）
の電位のみを使用することができるので、従来のような
複数の電位を生成するために、外付け部品を必要とせ
ず、装置の低コスト化を実現し、なおかつ実装上の問題
が発生しない。また、電位調整回路においては、第５の
電位に対する高耐圧性が必要とされず、信頼性の低下を
回避して、将来の多電位化にも十分対応することができ
るようになる。
【００１２】また本発明は、前記多値電位生成回路は、
液晶装置に対して供給される複数の電位のセンター電位
として、前記第４の電位を供給することを特徴とする。
【００１３】ここで、液晶装置としては、例えばＭＬＳ
駆動法により表示駆動される単純マトリックス型の液晶
パネルを含むものがある。
【００１４】本発明によれば、このような液晶装置に対
して供給される複数の電位のセンター電位として、第１
の電位を基準に、第１の電位より生成した一方の側の第
４の電位を供給するようにしたので、例えばＭＬＳ駆動
法により表示駆動される単純マトリックス型の液晶パネ
ルを含む液晶装置に対して多電位の電源を供給する電源
回路として適用することができる。これは、上述したよ
うに液晶装置に必要とされる電源レベル数が増加した場
合にも、低コスト化及び高信頼性を維持できる電源回路
を提供することができることを意味する。
【００１５】また本発明は、前記第１及び第２の昇圧回
路の少なくとも一方は、昇圧された電位が供給される電
源線と、接続された２つの電源線のうち低電位側の電源
線との間に直列接続された第１〜第４のスイッチ回路
と、前記昇圧電源線に接続された第１のスイッチ回路に
前記第２のスイッチ回路が接続され、前記第２のスイッ
チ回路に前記第３のスイッチ回路が接続され、前記第３
のスイッチ回路と前記低電位を供給する電源線との間に
前記第４のスイッチ回路が接続されている場合に、前記
第２及び第３のスイッチ回路と並列に接続されたキャパ
シタと、前記第１及び第３のスイッチ回路と、前記第２
及び第４のスイッチ回路とが交互にオンとなるように前
記第１〜第４のスイッチ回路の駆動信号を生成するタイ
ミング信号生成回路とを含むチャージポンプ回路である
ことを特徴とする。
【００１６】ここで、第１のスイッチ回路を、昇圧電源
線に接続されたものとしているが、接続される２つの電
源線のうち低電位を供給する電源線に接続されるもので
あっても良い。要は、４つ直列接続されたスイッチ回路
について、順に第１のスイッチ回路、第２のスイッチ回
路、・・・とした場合に、その第２及び第３のスイッチ
回路と並列にキャパシタを接続するようにすればよい。
【００１７】このとき、例えば昇圧電源線に接続された
第１のスイッチ回路と第３のスイッチ回路がオンで、第
２及び第４のスイッチ回路がオフの第１のタイミングで
は、昇圧電源線からの経路は、第１のスイッチ回路、キ
ャパシタ、第３のスイッチ回路、接続される高電位の電
源線となる。したがって、キャパシタは、昇圧電源線の
電位と、上述した高電位の電源線の電位との差が印加さ
れる。
【００１８】次に、第１のスイッチ回路と第３のスイッ
チ回路がオフで、第２及び第４のスイッチ回路がオンの
第２のタイミングでは、上述した高電位の電源線、第２
のスイッチ回路、キャパシタ、第４のスイッチ回路、低
電位の電源線という経路が形成される。この結果、キャ
パシタには、高電位の電源線の電位と、低電位の電源線
の電位との差が印加されることになる。
【００１９】したがって、低電位の電源線を基準にする
と、高電位の電源線の電位と、低電位の電源線の電位と
の差と、昇圧電源線の電位と、上述した高電位の電源線
の電位との差との和が昇圧電位として生成されることに
なる。
【００２０】このように本発明によれば、スイッチ回路
のみによって、消費電流を削減することができる。した
がって、電源回路の低消費電力化に貢献することができ
る。
【００２１】また本発明は、前記第１〜第４のスイッチ
回路は、前記第１の電源線に接続された第１の導電型ウ
ェルと、前記５の電源線に接続された第２の導電型のウ
ェルとからなるツインウェル構造で構成されていること
を特徴とする。
【００２２】本発明によれば、安価なプロセスを用いる
ことができるので、電源回路の低コスト化を図ることが
できる。
【００２３】また本発明は、前記多値電位生成回路は、
前記第１及び第４の電位の差を抵抗分割する第１の分圧
回路と、前記第４及び第５の電位の差を抵抗分割する第
２の分圧回路と、前記第１の分圧回路によって抵抗分割
された電位に接続された、ボルテージフォロワ接続され
た第１の演算増幅回路と、前記第２の分圧回路によって
抵抗分割された電位に接続された、ボルテージフォロワ
接続された第２の演算増幅回路とを含むことを特徴とす
る。
【００２４】本発明によれば、多値電位生成回路として
抵抗分割した電位を、ボルテージフォロワ接続された演
算増幅回路により、抵抗分割電位を供給するようにした
ので、負荷の変動に伴う電位の変動を回避し、安定した
電位供給が可能な電源回路を提供することができる。
【００２５】また本発明は、前記多値電位生成回路は、
前記第１及び第４の電位の差が抵抗分割された電位に接
続され、第６の電位を供給するボルテージフォロワ接続
された第１の演算増幅回路と、前記第４及び第５の電位
の差が抵抗分割された電位に接続され、第７の電位を供
給するボルテージフォロワ接続された第２の演算増幅回
路と、前記第４及び第６の電位の差に基づいて降圧した
第８の電位を生成する第１の降圧回路と、前記第４及び
第７の電位の差に基づいて降圧した第９の電位を生成す
る第２の降圧回路とを含むことを特徴とする。
【００２６】本発明によれば、第１及び第４の電位の差
が抵抗分割された電位にボルテージフォロワ接続された
第１の演算増幅回路を接続して第６の電位を供給し、第
４及び第５の電位の差が抵抗分割された電位にボルテー
ジフォロワ接続された第２の演算増幅回路を接続して第
７の電位を供給する。そして、第１及び第２の降圧回路
により、それぞれ第４及び第６の電位の差に基づいて第
８の電位、第４及び第７の電位の差に基づいて第９の電
位を生成するようにしたので、供給電位ごとに電流消費
の大きい演算増幅回路を用いる必要が無くなり、低消費
電力化を図ることができる。
【００２７】また本発明は、前記多値電位生成回路は、
前記第１及び第４の電位の差、または第４及び第５の電
位の差が抵抗分割された電位に接続され、第６の電位を
供給するボルテージフォロワ接続された第１の演算増幅
回路と、前記第４及び第６の電位の差に基づいて前記第
４の電位方向に昇圧した第７の電位を生成する第３の昇
圧回路と、前記第４及び第６の電位の差に基づいて降圧
した第８の電位を生成する第１の降圧回路と、前記第４
及び第７の電位の差に基づいて降圧した第９の電位を生
成する第２の降圧回路とを含むことを特徴とする。
【００２８】ここで、第４の電位方向に昇圧するとは、
例えば第４の電位と第６の電位を比較して、第４の電位
が高い場合には第６の電位を基準に第４及び第６の電位
の差を昇圧することをいい、第４の電位が低い場合に
は、第４の電位を基準に第６及び第６の電位の差を昇圧
することをいう。
【００２９】本発明によれば、第１の演算増幅回路によ
り、第１及び第４の電位の差、または第４及び第５の電
位の差を抵抗分割して、第６の電位を供給する。そし
て、第３の昇圧回路により、第４及び第６の電位の差に
基づいて第４の電位方向に昇圧した第７の電位を生成す
るようにした。そして、第１及び第２の降圧回路によ
り、第４及び第６の電位の差、第４及び第７の電位の差
に基づいて、第８及び第９の電位を降圧して生成するよ
うにした。これにより、さらに演算増幅回路の数を削減
することができるので、より効果的な低消費電力化が可
能となる。
【００３０】また本発明は、前記第１又は第２の演算増
幅回路は、ゲートに第１の差動出力、ソースに前記第２
の電位が供給される第１導電型トランジスタと、ゲート
に第２の差動出力、ソースに前記第１の電位が供給さ
れ、ドレインに前記第１導電型トランジスタのドレイン
が接続された第２導電型トランジスタと、前記抵抗分割
された電位と、前記第１又は第２導電型トランジスタの
ドレインの電位との電位差に基づいて、前記第１の差動
出力を生成する第１導電型の差動増幅回路と、前記抵抗
分割された電位と、前記第１又は第２導電型トランジス
タのドレインの電位との電位差に基づいて、前記第２の
差動出力を生成する第２導電型の差動増幅回路と、前記
第２の差動出力に基づいて、前記第１導電型の差動増幅
回路の定電流値を制御する第１の電流制御回路と、前記
第１の差動出力に基づいて、前記第２導電型の差動増幅
回路の定電流値を制御する第２の電流制御回路とを含む
ことを特徴とする。
【００３１】本発明によれば、第１の電流制御回路は、
第２の差動増幅回器の差動出力に基づいて第１導電型の
差動増幅回路の定電流値の大きさを制御することによっ
て第１導電型トランジスタのゲート電圧を制御すること
ができる。また、第２の電流制御回路は、第１の差動増
幅回路の差動出力に基づいて第２導電型の差動増幅回路
の定電流値の大きさを制御することによって第２導電型
トランジスタのゲート電圧を制御することができる。こ
れにより、第１及び第２導電型トランジスタの動作を早
めることができ、結果として演算増幅回路の出力電位を
安定状態に向けて、速やかに変化させることができる。
【００３２】この場合、第１及び第２の差動増幅回路の
定電流値をできるだけ小さい値にしておいて、必要な安
定出力時にのみ最適な値の電流を供給することによっ
て、演算増幅回路の低消費電力化をも実現することがで
きる。
【００３３】また本発明は、前記第１及び第２導電型の
差動増幅回路は、互いに異なる能力のトランジスタのゲ
ートに前記抵抗分割された電位と前記第１又は第２導電
型トランジスタのドレインの電位が供給されることを特
徴とする。
【００３４】本発明によれば、電流駆動能力の高いトラ
ンジスタと、電流駆動能力の低いトランジスタには同一
電流が流れて、差動出力の電位が変動することになるた
め、第１又は第２導電型トランジスタのゲート−ソース
間電圧が低くすることができ、その結果電流消費を低減
することができるようになる。
【００３５】また本発明に係る演算増幅回路は、ゲート
に第１の差動出力、ソースに前記第２の電位が供給され
る第１導電型トランジスタと、ゲートに第２の差動出
力、ソースに前記第１の電位が供給され、ドレインに前
記第１導電型トランジスタのドレインが接続された第２
導電型トランジスタと、所与の差動入力電位と、前記第
１又は第２導電型トランジスタのドレインの電位との電
位差に基づいて、前記第１の差動出力を生成する第１導
電型の差動増幅回路と、所与の差動入力電位と、前記第
１又は第２導電型トランジスタのドレインの電位との電
位差に基づいて、前記第２の差動出力を生成する第２導
電型の差動増幅回路と、前記第２の差動出力に基づい
て、前記第１導電型の差動増幅回路の定電流値を制御す
る第１の電流制御回路と、前記第１の差動出力に基づい
て、前記第２導電型の差動増幅回路の定電流値を制御す
る第２の電流制御回路とを含むことを特徴とする。
【００３６】本発明によれば、第１の電流制御回路は、
第２の差動増幅回器の差動出力に基づいて第１導電型の
差動増幅回路の定電流値の大きさを制御することによっ
て第１導電型トランジスタのゲート電圧を制御すること
ができる。また、第２の電流制御回路は、第１の差動増
幅回路の差動出力に基づいて第２導電型の差動増幅回路
の定電流値の大きさを制御することによって第２導電型
トランジスタのゲート電圧を制御することができる。こ
れにより、第１及び第２導電型トランジスタの動作を早
めることができ、結果として演算増幅回路の出力電位を
安定状態に向けて、速やかに変化させることができる。
【００３７】この場合、第１及び第２の差動増幅回路の
定電流値をできるだけ小さい値にしておいて、必要な安
定出力時にのみ最適な値の電流を供給することによっ
て、演算増幅回路の低消費電力化をも実現することがで
きる。
【００３８】また本発明は、前記第１及び第２導電型の
差動増幅回路は、互いに異なる能力のトランジスタのゲ
ートに前記所与の差動入力電位と前記第１又は第２導電
型トランジスタのドレインの電位が供給されることを特
徴とする。
【００３９】本発明によれば、電流駆動能力の高いトラ
ンジスタと、電流駆動能力の低いトランジスタには同一
電流が流れて、差動出力の電位が変動することになるた
め、第１又は第２導電型トランジスタのゲート−ソース
間電圧が低くすることができ、その結果電流消費を低減
することができるようになる。
【００４０】また本発明に係る電源回路は、所与の電位
を分圧する分圧回路と、前記分圧回路によって分圧され
た電位を前記所与の差動入力電位として供給される上記
記載の演算増幅回路とを含むことを特徴とする。
【００４１】本発明によれば、出力負荷に影響されずに
安定した電位の出力が可能であって、低消費電力化が可
能な電源回路を提供することができる。
【００４２】また本発明に係る液晶装置は、上記いずれ
か記載の電源回路と、複数の走査電極と複数の信号電極
が交差配置された液晶パネルと、前記電源回路から電源
供給を受けて前記走査電極を駆動する走査電極駆動回路
と、前記電源回路から電源供給を受けて前記信号電極を
駆動する信号電極駆動回路とを含むことを特徴とする。
【００４３】また本発明に係る電子機器は、上記記載の
液晶装置を含むことを特徴とする。
【００４４】本発明に係る液晶装置及び電子機器は、上
述した電源回路を備え、この液晶装置での消費電力が低
減されるので、特に携帯用の電子機器に有用である。
【００４５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。
【００４６】１． 液晶装置図１に、本実施形態におけ
る電源回路が適用された液晶装置の構成要部を示す。
【００４７】この液晶装置２は、単純マトリックス型の
液晶パネル４を含む。この液晶パネル４は、走査電極Ｃ
０〜Ｃｍが形成された第１の基板と、信号電極Ｓ０〜Ｓ
ｎが形成された第２の基板との間に、液晶が封止されて
いる。走査電極の１本と信号電極の１本とが交差する交
点が表示画素となり、液晶パネル４には（ｍ＋１）×
（ｎ＋１）の表示画素が存在する。
【００４８】なお、走査電極をコモン電極、信号電極を
セグメント電極と称される場合、走査電極駆動回路をコ
モンドライバ、信号電極駆動回路をセグメントドライバ
と称する場合もある。また、本実施形態における液晶パ
ネル４は、単純マトリックス型に代えて、アクティブマ
トリックス型などの他の液晶パネルを用いることもでき
る。
【００４９】このような液晶パネル４に形成された走査
電極Ｃ０〜Ｃｍは、走査電極駆動回路６によって所定の
電位が印加される。また、液晶パネル４に形成された信
号電極Ｓ０〜Ｓｎは、信号電極駆動回路８によって所定
の電位が印加される。
【００５０】走査電極駆動回路６及び信号電極駆動回路
８は、電源回路１０から上述した電位が供給されると共
に、駆動制御回路９からの信号に基づいて、その所定の
電位を走査電極Ｃ０〜Ｃｍまたは信号電極Ｓ０〜Ｓｎに
選択的に供給する。
【００５１】本実施形態における液晶装置２は、同時選
択ライン数が４であるＭＬＳ駆動法により、表示駆動す
べき画素パターンに応じた駆動制御回路９から信号に基
づいて表示駆動される。そのため、本実施形態における
電源回路１０は、走査電極Ｃ０〜Ｃｍ、信号電極Ｓ０〜
Ｓｎに対して供給すべき電位レベルとして、センター電
位ＶＣを基準とした複数の電位レベルを生成する。これ
ら電位レベルは、基板レベルである接地レベルＶＳＳを
ＭＶ３として正側に生成された電位レベルであって、計
７電位レベル（Ｖ３、Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ
２、ＭＶ３）である。
【００５２】図２に、図１に示す液晶パネル４における
駆動波形の一例を示す。
【００５３】ここでは、信号電極Ｓ１と、走査電極Ｃ０
〜Ｃ３の駆動波形を示す。また、１フレームを４フィー
ルドに分割し、信号電極は８ライン分（各フィールド２
クロック分）のみ表示して後は省略している。
【００５４】各走査電極Ｃ０〜Ｃ３には、走査電極駆動
回路６によって、図２の駆動波形で示されるパターンの
電位が供給される。また、各信号電極Ｓ１には、信号電
極駆動回路８によって、図２の駆動波形で示されるパタ
ーンの電位が供給される。このように、同時選択４ライ
ンのＭＬＳ駆動法により、走査電極Ｃ０〜Ｃ３の駆動電
位として、液晶駆動用電位Ｖ３、ＶＣ、ＭＶ３の３レベ
ルが用いられる。同様に、信号電極Ｓ１の駆動電位とし
て、液晶駆動用電位Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２
の５レベルが用いられる。
【００５５】液晶パネル４の各画素は、交差する走査電
極と信号電極との電位差の１フレーム期間における実効
値により、オン・オフされる。図２では、信号電極Ｓ１
が、走査電極Ｃ０〜Ｃ２とが交差する画素がオン、走査
電極Ｃ３と交差する画素がオフの場合の駆動波形例を示
している。
【００５６】２． 電源回路図３に、図１に示す本実施
形態における電源回路の構成の概要を示す。
【００５７】本実施形態における電源回路１０は、第１
の昇圧回路１２、電位調整手段としてのレギュレータ回
路１４、第２の昇圧回路１６、多値電位生成回路１８を
含む。
【００５８】図４に、図３に示した電源回路の動作を模
式的に示す。
【００５９】本実施形態における電源回路１０の第１の
昇圧回路１２は、電源レベルＶＤＤが供給される電源電
位供給線２０と、接地レベルＶＳＳが供給される接地電
位供給線２２と、第１の電位供給線２４とが接続され
る。第１の昇圧回路１２は、接地レベルＶＳＳを基準と
して、電源レベルＶＤＤを昇圧した第１の昇圧電位レベ
ルＶＯＵＴを第１の電位供給線２４に供給する。
【００６０】レギュレータ回路（広義には、電位調整手
段）１４は、接地電位供給線２２と第１の電位供給線２
４と、第２の電位供給線２６とが接続される。レギュレ
ータ回路１４は、接地レベルＶＳＳを基準に、参照電位
レベルＶｒｅｆを参照して、第１の昇圧回路１２から供
給される第１の昇圧電位レベルＶＯＵＴを調整したセン
ター電位ＶＣを、第２の電位供給線２６に供給する。よ
り具体的には、レギュレータ回路１４は、第１の昇圧電
位レベルＶＯＵＴから、これより低電位レベルであっ
て、調整可能な一定電位レベルであるセンター電位ＶＣ
を生成する。
【００６１】第２の昇圧回路１６は、接地電位供給線２
２と、第２の電位供給線２６と、第１の液晶駆動用電位
供給線２８とが接続される。第２の昇圧回路１６は、接
地レベルＶＳＳを基準として、レギュレータ回路１４に
よって調整されたセンター電位ＶＣを昇圧した電位レベ
ルＶ３を、第１の液晶駆動用電位供給線２８に供給す
る。また、第２の昇圧回路１６は、センター電位供給線
３０を介して、センター電位ＶＣをそのまま多値電位生
成回路１８に供給する。
【００６２】多値電位生成回路１８は、接地電位供給線
２２と、センター電位供給線３０と、第１〜第５の液晶
駆動用電位供給線２８、３２、３４、３６、３８とが接
続される。多値電位生成回路１８は、接地レベルＶＳＳ
を基準として、第２の昇圧回路１６からの電位レベルＶ
３とセンター電位ＶＣとの電位差から生成した電位レベ
ルＶ２、Ｖ１、ＭＶ１、ＭＶ２を、それぞれ第２〜第５
の液晶駆動用電位供給線３２、３４、３６、３８に供給
する。これら電位レベルＶ２、Ｖ１、ＭＶ１、ＭＶ２
は、ＭＬＳ駆動法により表示駆動される液晶装置のパネ
ルの表示ライン数に応じて決められるバイアス比に対応
した電位レベルである。多値電位生成回路１８は、例え
ば図４に示すように、電位レベルＶ３とセンター電位Ｖ
Ｃとの電位差、センター電位ＶＣと接地レベルＶＳＳ
（ＭＶ３）を分圧、若しくは降圧することで各電位レベ
ルを生成する。
【００６３】こうすることで、本実施形態における電源
回路は、７電位レベル（Ｖ３、Ｖ２、Ｖ１、ＶＣ、ＭＶ
１、ＭＶ２、ＭＶ３）を生成する。
【００６４】したがって、低コスト化が可能なツインウ
ェルのプロセスを使用した場合であっても、外付け部品
を必要とせず、装置の低コスト化を実現し、なおかつ実
装上の問題が発生しない。また、レギュレータ回路１４
においては、電位レベルＶ３に対する高耐圧性が必要と
されず、信頼性の低下を回避して、将来の多電位レベル
化にも十分対応することができるようになる。
【００６５】以下では、本実施形態における電源回路の
構成要部について具体的に説明する。
【００６６】２．１ 第１の昇圧回路 図５に、本実施形態における第１の昇圧回路の構成の一
例を示す。
【００６７】本実施形態における第１の昇圧回路１２
は、２倍昇圧を行って、液晶装置に供給されるべきセン
ター電位ＶＣより高い電位レベルを生成するチャージポ
ンプ回路である。
【００６８】より具体的には、第１の昇圧回路１２は、
第１の電位供給線２４と、接地電位供給線２２との間に
直列接続されている第１〜第４のスイッチ回路４２1〜
４２4と、第１〜第４のスイッチ回路４２1〜４２4をオ
ン・オフ駆動する第１のスイッチ駆動回路４４とを含
む。ここで、第１の昇圧回路１２に、第１のスイッチ駆
動回路４４を含めているが、これに限定されるものでは
なく、第１のスイッチ駆動回路４４により生成される各
スイッチ駆動信号が、外部から第１〜第４のスイッチ回
路４２1〜４２4に供給されるようにしても良い。
【００６９】第１〜第４のスイッチ回路４２1〜４２4の
接続点をそれぞれＮＤ1〜ＮＤ3とすると、第１の昇圧回
路１２は、ＮＤ1とＮＤ3との間に接続されたキャパシタ
４６と、第１の電位供給線２４とＮＤ2との間に接続さ
れたキャパシタ４８1と、ＮＤ 2と接地電位供給線２２と
の間に接続されたキャパシタ４８2とを含む。
【００７０】第１のスイッチ駆動回路４４は、第１及び
第３のスイッチ回路４２1、４２3をオンさせる期間と、
第２及び第４のスイッチ回路４２2、４２4をオンさせる
期間とが交互に繰り返されるように、第１〜第４のスイ
ッチ回路４２1〜４２4を駆動する。
【００７１】ここで、図５に示す第１〜第３のスイッチ
回路４２1〜４２3がｐ型（第１の導電型）の金属酸化膜
半導体（Metal Oxide Semiconductor：ＭＯＳ）トラン
ジスタ（以下、単にトランジスタと略す。）、接地レベ
ルＶＳＳに接続される第４のスイッチ回路４２4がｎ型
（第２の導電型）のトランジスタであるものとして説明
するが、これに限定されるものではなく、スイッチ機能
を有する任意の回路を適用することができる。
【００７２】図６に、第１のスイッチ駆動回路４４によ
って生成される各スイッチ駆動信号の一例を示す。
【００７３】第１のスイッチ回路４２1のｐ型トランジ
スタのゲート電極に供給されるスイッチ駆動信号をＸＢ
２、第２のスイッチ回路４２2のｐ型トランジスタのゲ
ート電極に供給されるスイッチ駆動信号をＸＡ２、第３
のスイッチ回路４２3のｐ型トランジスタのゲート電極
に供給されるスイッチ駆動信号をＸＢ２、第４のスイッ
チ回路４２4のｎ型トランジスタのゲート電極に供給さ
れるスイッチ駆動信号をＡとする。
【００７４】各スイッチ駆動信号は、互いに接続されて
いるスイッチ回路が同時にオンとならないように、非重
複期間が設けられている。これにより、第１の電位供給
線２４から接地電位供給線２２までの貫通経路を遮断し
て、消費電流を削減する。
【００７５】図６に示す第１のタイミングでは、第１及
び第３のスイッチ回路４２1、４２3がオフ、第２及び第
４のスイッチ回路４２2、４２4がオンとなる。したがっ
て、第１の電位供給線２４とＮＤ2との間に接続された
キャパシタ４８1と、ＮＤ2と接地電位供給線２２との間
に並列接続されたキャパシタ４６、４８2とが、直列に
接続された状態となる。
【００７６】一方、図６に示す第２のタイミングでは、
第１及び第３のスイッチ回路４２1、４２3がオン、第２
及び第４のスイッチ回路４２2、４２4がオフとなる。し
たがって、第１の電位供給線２４とＮＤ2との間に並列
接続されたキャパシタ４６、４８1と、接地電位供給線
２２とＮＤ2との間に接続されたキャパシタ４８2とが、
直列に接続された状態となる。
【００７７】このように、第１のスイッチ駆動回路４４
による第１〜第４のスイッチ回路４２1〜４２4のスイッ
チング動作によって、キャパシタ４６は、キャパシタ４
８1、４８2の双方に対して、直列接続と並列接続とが交
互に繰り返されることになる。これによって、キャパシ
タ４６、４８1、４８2のそれぞれの両端に印加される電
圧値が等しくなるように、キャパシタ４６、４８1、４
８2に蓄積される電荷が安定する。
【００７８】したがって、ＮＤ2を電源レベルＶＤＤに
固定することによって、第１の電位供給線２４に供給さ
れる第１の昇圧電位レベルＶＯＵＴは、接地レベルＶＳ
Ｓを基準として、電源レベルＶＤＤの２倍の電位とな
る。
【００７９】このようなチャージポンプ回路によれば、
キャパシタ４６、４８1、４８2により、第１〜第４のス
イッチ回路４２1〜４２4のスイッチング電流のみとなっ
て、消費電流を削減することができる。また、キャパシ
タ４６、４８1、４８2の容量値にかかわらず、上述した
スイッチング動作によって精度良く電源レベルＶＤＤの
２倍に昇圧することができるようになる。
【００８０】ここでは、２倍昇圧を行うチャージポンプ
回路について説明したが、これに限定されるものではな
い。本実施形態における第１の昇圧回路１２としては、
チャージポンプ回路の適用が好ましいが、液晶装置に供
給されるべきセンター電位ＶＣより高い電位レベルの第
１の昇圧電位レベルＶＯＵＴを生成することができれば
よい。
【００８１】また、精度が要求されない場合、図５に示
した第１の昇圧回路１２では、キャパシタ４８1、４８2
を削除するようにしても、同様の２倍昇圧を行うことが
できる。
【００８２】２．２ レギュレータ回路 図７に、本実施形態におけるレギュレータ回路の構成の
一例を示す。
【００８３】本実施形態におけるレギュレータ回路１４
は、ｐ型（第１導電型）差動増幅回路を含む。
【００８４】より具体的には、第１の電位供給線２４に
ソースが接続され、互いにゲート電極同士が接続された
ｐ型トランジスタ５０、５２と、ｐ型トランジスタ５
０、５２のドレインとそのドレインが接続されたｎ型ト
ランジスタ５４、５６を含む。ｐ型トランジスタ５０、
５２のゲート電極は、ｐ型トランジスタ５２のドレイン
と接続され、両トランジスタによりカレントミラー回路
が構成される。ｎ型トランジスタ５４のゲート電極に
は、参照電位レベルＶｒｅｆが供給される。ｎ型トラン
ジスタ５４、５６のソースには、ゲート電極に定電圧が
印加されたｎ型トランジスタ５８のドレインが接続され
る。このｎ型トランジスタ５８のソースは、接地電位供
給線２２に接続される。すなわち、ｎ型トランジスタ５
８は、センター電位ＶＣと接地レベルＶＳＳとの間の電
位差に対応した電流源となる。
【００８５】ｐ型トランジスタ５０のドレインとｎ型ト
ランジスタ５４のドレインとの接続点は、ソースが第１
の電位供給線２４に接続されたｐ型トランジスタ６０の
ゲート電極と、発振防止用のキャパシタ６２を介して第
２の電位供給線２６とに接続される。ｐ型トランジスタ
６０のドレインは、第２の電位供給線２６に接続され
る。
【００８６】第２の電位供給線２６は、ゲート電極に定
電圧が印加されたｎ型トランジスタ６４のドレインが接
続される。このｎ型トランジスタ６４のソースは、接地
電位供給線２２に接続される。すなわち、ｎ型トランジ
スタ６４は、センター電位ＶＣと接地レベルＶＳＳとの
間の電位差に対応した電流源となる。
【００８７】また、第２の電位供給線２６は、接地電位
供給線２２との間に、任意の比で抵抗分割可能な抵抗素
子６６が接続され、その抵抗分割電位はｎ型トランジス
タ５６のゲート電極に印加されるようになっている。
【００８８】このようなフィードバック構成により、ま
ずｐ型トランジスタ５４、５６における参照電位レベル
Ｖｒｅｆと抵抗分割電位レベルとの差分に対応した電位
が、ｐ型トランジスタ６０のゲート電極に印加されるこ
とになる。
【００８９】ここで、抵抗分割電位レベルが、参照電位
レベルＶｒｅｆより高くなると、これら電位レベルの差
分が増幅され、ｐ型トランジスタ６０のゲート電極の電
位が上昇する。したがって、ｐ型トランジスタ６０の電
流供給能力が減少する。その結果、センター電位ＶＣが
低くなり、抵抗分割電位も下降する。
【００９０】一方、抵抗分割電位レベルが、参照電位レ
ベルＶｒｅｆより低くなると、これら電位レベルの差分
が増幅され、ｐ型トランジスタ６０のゲート電極電位が
下降する。したがって、ｐ型トランジスタ６０の電流供
給能力が上昇する。その結果、センター電位ＶＣが高く
なり、抵抗分割電位も上昇する。
【００９１】以上より、レギュレータ回路１４は、参照
電位レベルＶｒｅｆと抵抗分割電位とが同等になるよう
にセンター電位ＶＣを生成する。この場合、第２の電位
供給線２６に接続される負荷が変化した場合であって
も、センター電位ＶＣを生成することができる。しか
も、抵抗素子６６において、抵抗分割電位のレベルを変
更することにより、センター電位ＶＣを変更することが
できる。
【００９２】２．３ 第２の昇圧回路 ２．３．１ 構成例 図８に、本実施形態における第２の昇圧回路と多値電位
生成回路の構成の一例を示す。
【００９３】本実施形態における第２の昇圧回路１６
は、接地レベルＶＳＳを基準に、センター電位ＶＣの２
倍昇圧を行うチャージポンプ回路である。
【００９４】より具体的には、第２の昇圧回路１６は、
第１の液晶駆動用電位供給線２８と、接地電位供給線２
２との間に直列接続されている第５〜第８のスイッチ回
路４２5〜４２8と、第５〜第８のスイッチ回路４２5〜
４２8をオン・オフ駆動する第２のスイッチ駆動回路７
０とを含む。ここで、第２の昇圧回路１６に第２のスイ
ッチ駆動回路７０に含めているが、これに限定されるも
のではなく、第２のスイッチ駆動回路７０により生成さ
れる各スイッチ駆動信号が、外部から第５〜第８のスイ
ッチ回路４２5〜４２8に供給されるようにしても良い。
【００９５】第５〜第８のスイッチ回路４２5〜４２8の
接続点をそれぞれＮＤ4〜ＮＤ6とすると、第２の昇圧回
路１６は、ＮＤ4とＮＤ6との間に接続されたキャパシタ
７２を含む。
【００９６】第２のスイッチ駆動回路７０は、図５に示
した第１のスイッチ駆動回路４４と同様に、第５及び第
７のスイッチ回路４２5、４２7をオンさせる期間と、第
６及び第８のスイッチ回路４２6、４２8をオンさせる期
間とが交互に繰り返されるように、第５〜第８のスイッ
チ回路４２5〜４２8を駆動する。
【００９７】なお、図８において、図５と同様に、第５
〜第７のスイッチ回路４２5〜４２7がｐ型（第１の導電
型）のトランジスタ、接地レベルＶＳＳに接続される第
８のスイッチ回路４２8がｎ型（第２の導電型）のトラ
ンジスタであるものとするが、これに限定されるもので
はなく、スイッチ機能を有する任意の回路を適用するこ
とができる。
【００９８】また、第２のスイッチ駆動回路７０によっ
て生成される各スイッチ駆動信号は、図６に示す第１の
スイッチ駆動回路４４によって生成される各スイッチ駆
動信号と同様のため、説明を省略する。
【００９９】すなわち、第１のタイミングでは、第５及
び第７のスイッチ回路４２5、４２7がオフ、第６及び第
８のスイッチ回路４２6、４２8がオンとなる。したがっ
て、キャパシタ７２の一端は、第１の液晶駆動用電位供
給線２８と電気的に遮断され、第６のスイッチ回路４２
6を介して、センター電位供給線３０と接続される。ま
た、キャパシタ７２の他端は、第８のスイッチ回路４２
8を介して、接地電位供給線２２と接続される。
【０１００】また、第２のタイミングでは、第５及び第
７のスイッチ回路４２5、４２7がオン、第６及び第８の
スイッチ回路４２6、４２8がオフとなる。したがって、
キャパシタ７２の一端は、第５のスイッチ回路４２5を
介して第１の液晶駆動用電位供給線２８と接続される。
また、キャパシタ７２の他端は、第７のスイッチ回路４
２7を介してセンター電位供給線３０と接続され、接地
電位供給線２２と電気的に遮断される。
【０１０１】このように、第２のスイッチ駆動回路７０
による第５〜第８のスイッチ回路４２5〜４２8のスイッ
チング動作によって、第１のタイミングで接地電位供給
線２２とのセンター電位ＶＣが印加されて電荷が蓄積さ
れると、第２のタイミングでセンター電位供給線３０を
基準に、第１の液晶駆動電位供給線２８の電位レベルが
設定される。これによって、第１の液晶駆動用電位供給
線２８の電位は、センター電位ＶＣの２倍の値となる。
【０１０２】このようなチャージポンプ回路によれば、
キャパシタ７２により、第５〜第８のスイッチ回路４２
5〜４２8のスイッチング電流のみとなって、消費電流を
削減することができる。また、キャパシタ７２の容量値
にかかわらず、上述したスイッチング動作によってセン
ター電位ＶＣの２倍に昇圧することができるようにな
る。
【０１０３】なお、この第２の昇圧回路１６では、図５
に示した第１の昇圧回路１２のように、ＮＤ5と第１の
液晶駆動用電位供給線２８との間、ＮＤ5と接地電位供
給線２２との間にそれぞれキャパシタを接続するように
しても良い。この場合、精度良く電位レベルを２倍昇圧
することができるようになる。
【０１０４】ここでは、２倍昇圧を行うチャージポンプ
回路について説明したが、これに限定されるものではな
い。
【０１０５】２．３．２ 断面構造例 図９に、基板上に形成されたチャージポンプ回路の断面
構造の一例を示す。
【０１０６】まず、ｐ型基板９０をｐウェル領域とし、
基板９０上に、高濃度ｐ+拡散領域９２、高濃度ｎ+拡散
領域９４、９６が互いに分割されて形成され、第８のス
イッチ回路４２8であるｎ型（第２の導電型）（ＭＯ
Ｓ）トランジスタが構成される。すなわち、高濃度ｎ+
拡散領域９４、９６の領域間のチャネル領域上に、ゲー
ト電極９８が形成される。高濃度ｐ+拡散領域９２、高
濃度ｎ+拡散領域９４は、接地電位供給線２２と電気的
に接続される。ゲート電極９８には、スイッチ駆動信号
Ａが印加される。高濃度ｎ+拡散領域９６は、ＮＤ6とな
る。
【０１０７】また、ｐ型基板９０上には、ｎウェル領域
１００、１０２、１０４が形成され、各ウェル領域でそ
れぞれ第７、第６、第５のスイッチ回路４２7、４２6、
４２ 5であるｐ型（ＭＯＳ）トランジスタが構成され
る。
【０１０８】より具体的には、ｎウェル領域１００に
は、高濃度ｐ+拡散領域１０６、１０８、高濃度ｎ+拡散
領域１１０が互いに分割されて形成される。高濃度ｐ+
拡散領域１０６、１０８の領域間のチャネル領域上に、
ゲート電極１１２が形成される。高濃度ｎ+拡散領域１
０６は、高濃度ｐ+拡散領域９６と電気的に接続され
る。高濃度ｐ+拡散領域１０８と高濃度ｎ+拡散領域１１
０は、センター電位供給線３０と電気的に接続される。
ゲート電極１１２には、スイッチ駆動信号ＸＢが印加さ
れる。
【０１０９】ｎウェル領域１０２には、高濃度ｐ+拡散
領域１１４、１１６、高濃度ｎ+拡散領域１１８が互い
に分割されて形成される。高濃度ｐ+拡散領域１１４、
１１６の領域間のチャネル領域上に、ゲート電極１２０
が形成される。高濃度ｐ+拡散領域１１４は、センター
電位供給線３０と電気的に接続される。高濃度ｐ+拡散
領域１１６と高濃度ｎ+拡散領域１１８は、ＮＤ4となり
互いに電気的に接続される。ゲート電極１２０には、ス
イッチ駆動信号ＸＡ２が印加される。
【０１１０】ｎウェル領域１０４には、高濃度ｐ+拡散
領域１２２、１２４、高濃度ｎ+拡散領域１２６が互い
に分割されて形成される。高濃度ｐ+拡散領域１２２、
１２４の領域間のチャネル領域上に、ゲート電極１２８
が形成される。高濃度ｐ+拡散領域１２２は、ＮＤ4と電
気的に接続される。高濃度ｐ+拡散領域１２４と高濃度
ｎ+拡散領域１２６は、電位レベルＶ３が供給される第
１の液晶駆動用電位供給線２８と電気的に接続される。
ゲート電極１２８には、スイッチ駆動信号ＸＢ２が印加
される。
【０１１１】このように構成することによって、図９に
示したチャージポンプ回路を、ツインウェル構造のｐ型
（第１の導電型）基板上で形成することができる。
【０１１２】なお、図９ではｐ型基板上で形成されたツ
インウェル構造によりチャージポンプ回路を形成するよ
うにしたがこれに限定されるものではなく、ｎ型基板上
で形成されたツインウェル構造により図８に示すチャー
ジポンプ回路を形成するようにしても良い。この場合、
図９におけるｐ型とｎ型とを入れ替えると共に、スイッ
チ駆動信号Ａ、ＸＢ、ＸＡ２、ＸＢ２の論理を反転させ
る必要がある。
【０１１３】２．４ 多値電位生成回路 ２．４．１ 構成例 本実施形態における多値電位生成回路１８は、図８に示
すように、第１の液晶駆動用電位供給線２８とセンター
電位供給線３０との間に、任意の比で抵抗分割可能な抵
抗素子７４が接続されている。さらに、センター電位供
給線３０と接地電位供給線２２との間に、任意の比で抵
抗分割可能な抵抗素子７６が接続されている。
【０１１４】抵抗素子７４、７６は、それぞれ任意の比
で３分割ずつされ、各抵抗分割電位には、ボルテージフ
ォロワ接続された演算増幅回路７８、８０、８２、８４
の＋端子が接続されている。より具体的には、演算増幅
回路７８の出力端子は、その−端子に帰還されると共
に、電位レベルＶ２が供給される第２の液晶駆動用電位
供給線３２に接続される。演算増幅回路８０の出力端子
は、その−端子に帰還されると共に、電位レベルＶ１が
供給される第３の液晶駆動用電位供給線３４に接続され
る。演算増幅回路８２の出力端子は、その−端子に帰還
されると共に、電位レベルＭＶ１が供給される第４の液
晶駆動用電位供給線３６に接続される。演算増幅回路８
４の出力端子は、その−端子に帰還されると共に、電位
レベルＭＶ２が供給される第５の液晶駆動用電位供給線
３８に接続される。
【０１１５】２．４．２ 設定電位 ＭＬＳ駆動法の場合、第１及び第５の液晶駆動用電位供
給線２８、２２とセンター電位供給線３０に供給される
電位レベルＶ３、ＭＶ３（ＶＳＳ）、ＶＣは、次のよう
な関係を有するように、電位レベルが調整される。
【０１１６】例えば、図２の場合、画素がオンのときの
１フレームにおける実効値電圧をＶ ON(RMS)、オフのと
きの１フレームにおける実効値電圧をＶOFF(RMS)とす
る。
【０１１７】すなわち、各画素は、走査電極と信号電極
との電位差が印加されることになるので、同時選択ライ
ン数が４のＭＬＳ駆動法による実効値電圧Ｖ
ON(RMS)は、次の（２）式のように表すことができる。
【０１１８】
【数１】
【０１１９】同様に、同時選択ライン数が４のＭＬＳ駆
動法による実効値電圧ＶOFF(RMS)は、次の（３）式のよ
うに表すことができる。
【０１２０】
【数２】
【０１２１】ここで、ｖ3、ｖ2、ｖ1をそれぞれ、セン
ター電位ＶＣを基準とした電位レベルＶ３、Ｖ２、Ｖ１
との電位差とする。また、ｖ3、ｖ2、ｖ1はそれぞれ、
センター電位ＶＣを基準とした電位レベルＭＶ３、ＭＶ
２、ＭＶ１との電位差と同等である。さらに、Ｎを表示
ライン数とする。
【０１２２】したがって、（４）式のように表されるバ
イアス比ａを用いると、ｖ1は（５）式のように表され
るので、ＶON(RMS)／ＶOFF(RMS)は、次の（６）式のよ
うになる。
【０１２３】 ａ＝ｖ2／ｖ3 ・・・（４） ｖ1＝ｖ3／２ａ ・・・（５）
【０１２４】
【数３】
【０１２５】この（６）式は、オンしている画素とオフ
している画素の明るさの比と等価で、コントラストの比
でもある。したがって、分子であるＶON(RMS)が大き
く、分母であるＶOFF(RMS)の値が小さくなるとき、
（６）式の値は最大となる。すなわち、（６）式が最大
となるとき、バイアス比ａが最適なバイアス比となる。
そのため、（６）式を微分して極値を求めると、最適な
バイアス比は（７）式のようになる。
【０１２６】
【数４】
【０１２７】以上より、表示ライン数Ｎから（７）式で
示されるようなｖ1、ｖ2、ｖ3となるように抵抗素子７
４、７６の抵抗分割点を調整して、電位レベルＶ１（Ｍ
Ｖ１）、Ｖ２（ＭＶ２）、Ｖ３（ＭＶ３）を決めること
で、液晶表示のコントラストを最大とすることができ
る。
【０１２８】２．４．３ ボルテージフォロワ型演算増
幅回路 本実施形態における多値電位生成回路１８は、抵抗素子
７４、７６の抵抗分割点に、ボルテージフォロワ接続さ
れた演算増幅回路７８、８０、８２、８４が接続され
る。このような構成の場合、低消費電力化を図るために
は、高抵抗にする必要がある。しかし、抵抗分割電位を
このまま液晶駆動のための電極に印加すると、出力イン
ピーダンスが高くなってしまい、液晶駆動を行う際の変
動が大きくなり、液晶の表示品質を低下させてしまう。
そこで、各抵抗分割点にインピーダンス変換手段として
のボルテージフォロワ接続された演算増幅回路を接続す
ることにより、出力インピーダンスを低下させている。
このため、抵抗素子７４、７６が高抵抗の場合でも、液
晶表示品質を低下させることがなくなる。
【０１２９】（構成）図１０に、本実施形態におけるボ
ルテージフォロワ接続された演算増幅回路７８の構成例
を示す。
【０１３０】ここでは、ボルテージフォロワ接続された
演算増幅回路（ボルテージフォロワ型演算増幅回路）７
８について説明するが、ボルテージフォロワ型演算増幅
回路８０、８２、８４についても同様の構成である。
【０１３１】ボルテージフォロワ型演算増幅回路７８
は、抵抗素子７４の抵抗分割点に接続され、電位レベル
Ｖ３とセンター電位ＶＣとの間の抵抗分割電位レベルＶ
ｄｉｖを共通入力として動作するボルテージフォロワ型
の第１及び第２の差動増幅１３０、１５０を含む。
【０１３２】ボルテージフォロワ型の第１の差動増幅回
路１３０は、ｐ型トランジスタ１３２と、ｐ型トランジ
スタ１３２と共にカレントミラーを構成するｐ型トラン
ジスタ１３４とを含む。これらｐ型トランジスタ１３
２、１３４は、サイズが同一で同一能力を有し、カレン
トミラー回路を構成する。
【０１３３】第１の差動増幅回路１３０は、さらに、電
源レベルＶＤＤと接地レベルＶＳＳとの間にｐ型トラン
ジスタ１３２に直列接続されたｎ型トランジスタ１３６
と、電源レベルＶＤＤと接地レベルＶＳＳとの間にｐ型
トランジスタ１３４に直列接続されたｎ型トランジスタ
１３８とを有する。ｎ型トランジスタ１３６、１３８
は、定電流源１４０を介して、接地レベルＶＳＳに接続
されている。これらｎ型トランジスタ１３６、１３８
は、サイズを異ならせることで能力差を有する。
【０１３４】ボルテージフォロワ型の第２の差動増幅回
路１５０は、ｎ型トランジスタ１５２と、ｎ型トランジ
スタ１５２と共にカレントミラーを構成するｎ型トラン
ジスタ１５４とを含む。これらｎ型トランジスタ１５
２、１５４は、サイズが同一で同一能力を有し、カレン
トミラー回路を構成する。
【０１３５】第２の差動増幅回路１５０は、さらに、電
源レベルＶＤＤと接地レベルＶＳＳとの間にｎ型トラン
ジスタ１５２に直列接続されたｐ型トランジスタ１５６
と、電源レベルＶＤＤと接地レベルＶＳＳとの間にｎ型
トランジスタ１５４に直列接続されたｐ型トランジスタ
１５８とを有する。ｐ型トランジスタ１５６、１５８
は、定電流源１６０を介して、電源レベルＶＤＤに接続
されている。これらｐ型トランジスタ１５６、１５８
は、サイズを異ならせることで能力差を有する。
【０１３６】第１の差動増幅回路１３０のｐ型トランジ
スタ１３２とｎ型トランジスタ１３６との接続点から
は、第１の信号ＳＳ１として差動出力信号が出力され、
ｐ型トランジスタ１４２が動作する。
【０１３７】第２の差動増幅回路１５０のｎ型トランジ
スタ１５２とｐ型トランジスタ１５６との接続点から
は、第２の信号ＳＳ２として差動出力信号が出力され、
ｎ型トランジスタ１６２が動作する。
【０１３８】これらｐ型トランジスタ１４２とｎ型トラ
ンジスタ１６２とは、電源レベルＶＤＤと接地レベルＶ
ＳＳとの間に直列に接続され、ｐ型トランジスタ１４２
とｎ型トランジスタ１６２との間の電位が、電位レベル
Ｖ２を供給する第２の液晶駆動用電位供給線３２に供給
される。
【０１３９】また、第１及び第２の差動増幅回路１３
０、１５０には、発振防止用のキャパシタＣＣ１、ＣＣ
２と、静電気保護用抵抗Ｒ１、Ｒ２とが設けられてい
る。
【０１４０】また、第１の差動増幅回路１３０は、定電
流源１４０と並列に接続されたｎ型トランジスタ１４４
を含む第１の電流制御回路１４６を含む。このｎ型トラ
ンジスタ１４４のゲート電極には、第２の差動増幅回路
１５０の差動出力信号である第２の信号ＳＳ２が供給さ
れ、結果として第１の電流制御回路１４６は、第１の差
動増幅回路１３０の定電流値を制御することで、第１の
信号ＳＳ１を制御してｐ型トランジスタ１４２のゲート
電圧を制御する。
【０１４１】同様に、第２の差動増幅回路１５０は、定
電流源１６０と並列に接続されたｐ型トランジスタ１６
４を含む第２の電流制御回路１６６を含む。このｐ型ト
ランジスタ１６４のゲート電極には、第１の差動増幅回
路１３０の差動出力信号である第１の信号ＳＳ１が供給
され、結果として第２の電流制御回路１６６は、第２の
差動増幅回路１５０の定電流値を制御することで、第２
の信号ＳＳ２を制御してｎ型トランジスタ１６２のゲー
ト電圧を制御する。
【０１４２】なお、ｎ型トランジスタ１４４及びｐ型ト
ランジスタ１６４は、演算増幅回路７８の出力電位レベ
ルＶ２の安定時にあっては、オフ状態となり、ほとんど
電流は流れない。
【０１４３】（動作の説明）本実施形態におけるボルテ
ージフォロワ型演算増幅回路は、低消費電力で、出力さ
れる電位レベルが速やかに安定状態に遷移させることが
できる。
【０１４４】＜出力される電位レベルが安定状態より低
い場合＞まず、出力される電位レベルが安定状態より低
い場合、ｎ型トランジスタ１３８及びｐ型トランジスタ
１５８のゲート電圧は、本来の安定状態の電圧より低く
なる。
【０１４５】第１の差動増幅回路１３０では、定電流源
１４０によって定電流源が流れる一方でｎ型トランジス
タ１３８のゲート電圧が低下することから、ｎ型トラン
ジスタ１３８に流れる電流Ｉ138は減り、その分ｎ型ト
ランジスタ１３６に流れる電流Ｉ136が増える。
【０１４６】この結果、第１の差動増幅回路１３０で
は、第１の信号ＳＳ１の電圧が下がって、ｐ型トランジ
スタ１４２に流れる電流が多くなる。
【０１４７】これに対して、第２の差動増幅回路１５０
では、定電流源１６０により定電流が流れ、差動対を構
成するｐ型トランジスタ１５６、１５８に流れる電流Ｉ
156、Ｉ158の和は一定である。そして、上述したように
ｐ型トランジスタ１５８のゲート電圧の低下により、ｐ
型トランジスタ１５８に流れる電流Ｉ158が増え、その
分ｐ型トランジスタ１５６に流れる電流Ｉ156は減る。
【０１４８】この結果、第２の差動増幅回路１５０で
は、第２の信号ＳＳ２の電圧が下がって、ｎ型トランジ
スタ１６２に流れる電流が少なくなる。
【０１４９】こうして、演算増幅回路７８の出力電位レ
ベルＶ２は、安定状態に向けて上昇することになる。
【０１５０】ところで、ｐ型トランジスタ１４２のゲー
ト電圧は、そのゲート容量と、発振防止用のキャパシタ
ＣＣ１と、ゲート線Ｌ１の配線寄生容量とに蓄積される
電荷により決められる。同様に、ｎ型トランジスタ１６
２のゲート電圧は、そのゲート容量と、発振防止用のキ
ャパシタＣＣ２と、ゲート線Ｌ２の配線寄生容量とに蓄
積される電荷により決められる。したがって、電荷に蓄
積されるチャージ時間により、ゲート電圧の変化に対す
る応答が遅くなる。そのため、第１及び第２の電流制御
回路１４６、１６６により、上述したトランジスタのゲ
ート電圧の変化の応答性を向上させる。
【０１５１】すなわち、第２の差動増幅回路１５０のｐ
型トランジスタに流れる電流Ｉ156が減ることにより、
電圧が下がった第２の信号ＳＳ２が第１の差動増幅回路
１３０のｎ型トランジスタ１４４のゲート電極に印加さ
れる。その結果、ｎ型トランジスタ１４４に流れる電流
Ｉ144は減り、ｐ型トランジスタ１４２のゲート電圧で
ある第１の信号ＳＳ１は定電流源１４０に流れる電流に
よって定まる。
【０１５２】一方、第１の差動増幅回路１３０で第１の
信号ＳＳ１が下がることによって、第２の差動増幅回路
１５０のｐ型トランジスタ１６４に流れる電流Ｉ164が
増える。この結果、第２の差動増幅回路１５０の差動対
及びカレントミラー回路に流れる電流が多くなる。すな
わち、差動増幅回路を駆動するための定電流値が多くな
った場合に相当することとなり、結果としてｎ型トラン
ジスタ１６２の動作を早めることができる。
【０１５３】したがって、演算増幅回路７８の出力電位
レベルＶ２を上昇させて安定状態に遷移するための時間
を高速化することができる。
【０１５４】特に、定電流源１４０、１６０によって定
常電流は、消費電流の増大を招く。したがって、定電流
源１４０、１６０による定電流値はできるだけ小さい値
にしておいて、上述したように必要な安定出力時にのみ
最適な値の電流を供給することによって、演算増幅回路
の低消費電力化をも実現することができる。
【０１５５】さらにまた、第１の差動増幅回路１３０で
は、差動対を構成するｎ型トランジスタ１３６、１３８
に能力差を有する。以下では、例えばｎ型トランジスタ
１３８の能力がｎ型トランジスタ１３６の能力よりも高
いものとする。
【０１５６】この場合、同一電流が流れる安定状態にお
いて、ｎ型トランジスタ１３８のゲート−ソース間電圧
は、ｎ型トランジスタ１３６のゲート−ソース間電圧よ
りも低くて済む。ところが、第１及び第２の差動増幅回
路１３０、１５０の出力同士がショートされている場
合、ｎ型トランジスタ１３６、１３８のゲート−ソース
間電圧が共に等しくなる。したがって、ｎ型トランジス
タ１３８の方が電流を多く流す能力あるにも関わらず、
ｎ型トランジスタ１３６、１３８には同一電流が流れ
る。この場合、ｐ型トランジスタ１３２、１３４のゲー
ト電位は低くなり、その結果第１の信号ＳＳ１の電位が
上昇する。これは、ｐ型トランジスタ１４２のゲート−
ソース間電圧が低くなることを意味し、ｐ型トランジス
タ１４２に流れる電流を減少させることができる。
【０１５７】これに対して、第２の差動増幅回路１５０
でも、差動対を構成するｐ型トランジスタ１５６、１５
８に能力差を有し、ｐ型トランジスタ１５８の能力がｐ
型トランジスタ１５６の能力よりも高いものとすると、
同一電流が流れる安定状態においては、ｐ型トランジス
タ１５８のゲート−ソース間電圧は、ｐ型トランジスタ
１５６のゲート−ソース間電圧よりも低くて済む。とこ
ろが、第１及び第２の差動増幅回路１３０、１５０の出
力同士がショートされている場合、ｐ型トランジスタ１
５６、１５８のゲート−ソース間電圧が共に等しくな
る。したがって、ｐ型トランジスタ１５８の方が電流を
多く流す能力あるにも関わらず、ｐ型トランジスタ１５
６、１５８には同一電流が流れる。この場合、ｎ型トラ
ンジスタ１５２、１５４のゲート電位は低くなり、その
結果第２の信号ＳＳ２の電位が下降する。これは、ｎ型
トランジスタ１６２のゲート−ソース間電圧が低くなる
ことを意味し、ｎ型トランジスタ１６２に流れる電流を
減少させることができる。
【０１５８】このように、共通入力に基づき動作するｐ
型差動増幅回路としての第１の差動増幅回路１３０とｎ
型差動増幅回路としての第２の差動増幅回路１５０との
出力同士をショートして、互いに異なる能力を有するト
ランジスタで差動対を構成するようにしたので、電流消
費を低減させることが可能となる。
【０１５９】＜出力される電位レベルが安定状態より高
い場合＞出力される電位レベルが安定状態より高い場
合、ｎ型トランジスタ１３８及びｐ型トランジスタ１５
８のゲート電圧は、本来の安定状態の電圧より高くな
る。
【０１６０】第１の差動増幅回路１３０では、定電流源
１４０によって定電流源が流れる一方でｎ型トランジス
タ１３８のゲート電圧が上昇することから、ｎ型トラン
ジスタ１３８に流れる電流Ｉ138は増え、その分ｎ型ト
ランジスタ１３６に流れる電流Ｉ136が減る。
【０１６１】この結果、第１の差動増幅回路１３０で
は、第１の信号ＳＳ１の電圧が上がって、ｐ型トランジ
スタ１４２に流れる電流が少なくなる。
【０１６２】これに対して、第２の差動増幅回路１５０
では、上述したようにｐ型トランジスタ１５８のゲート
電圧の上昇により、ｐ型トランジスタ１５８に流れる電
流Ｉ 158が減り、その分ｐ型トランジスタ１５６に流れ
る電流Ｉ156は増える。
【０１６３】この結果、第２の差動増幅回路１５０で
は、第２の信号ＳＳ２の電圧が上がって、ｎ型トランジ
スタ１６２に流れる電流が多くなる。
【０１６４】こうして、演算増幅回路７８の出力電位レ
ベルＶ２は、安定状態に向けて低下することになる。
【０１６５】ここで、第２の差動増幅回路１５０のｐ型
トランジスタに流れる電流Ｉ156が増えることにより、
電圧が上がった第２の信号ＳＳ２が第１の差動増幅回路
１３０のｎ型トランジスタ１４４のゲート電極に印加さ
れる。その結果、ｎ型トランジスタ１４４に流れる電流
Ｉ144は増え、第１の差動増幅回路１３０の差動対及び
カレントミラー回路に流れる電流が多くなる。すなわ
ち、差動増幅回路を駆動するための定電流値が多くなっ
た場合に相当することとなり、結果としてｐ型トランジ
スタ１４２の動作を早めることができる。
【０１６６】一方、第１の差動増幅回路１３０で第１の
信号ＳＳ１が上がることによって、第２の差動増幅回路
１５０のｐ型トランジスタ１６４に流れる電流Ｉ164が
減る。このとき、ｎ型トランジスタ１６２のゲート電圧
である第２の信号ＳＳ２は定電流源１６０に流れる電流
によって定まる。
【０１６７】このように、演算増幅回路７８の出力電位
レベルＶ２を下降させて安定状態に遷移するための時間
を高速化する。
【０１６８】この場合も、上述したように共通入力に基
づき動作する第１及び第２の差動増幅回路１３０、１５
０との出力同士をショートして、互いに異なる能力を有
するトランジスタで差動対を構成するようにしたので、
電流消費を低減させることが可能となる。
【０１６９】図１１に、図１０に示した演算増幅回路７
８の動作の一例を示す。
【０１７０】上述したように、演算増幅回路７８の出力
電位レベルＶ２は、安定状態の電位レベルから正側に変
動すると、第１の差動増幅回路１３０のｎ型トランジス
タ１４４に流れる電流Ｉ144が増えて、出力電位レベル
Ｖ２が安定状態に戻される。また、出力電位レベルＶ２
が安定状態から負側に変動すると、第２の差動増幅回路
のｐ型トランジスタ１６４に流れる電流Ｉ164が増え
て、出力電位レベルＶ２が安定状態に戻される。
【０１７１】これは、演算増幅回路７８の消費電流とし
ては、定常状態では定電流源１４０、１６０による電流
Ｉ140とＩ160の和のみであるが、非安定状態から安定状
態に戻すときに、それぞれｎ型トランジスタ１４４によ
る電流Ｉ144、ｐ型トランジスタ１６４による電流Ｉ164
が付加され、安定状態への遷移が早められる。このと
き、定常状態におけるＩ140とＩ160が小さければ小さい
ほど、演算増幅回路７８の消費電流は全体として削減で
きる。
【０１７２】以上説明したように、本実施形態における
電源回路は、接地レベルＶＳＳを基準に、電源電位レベ
ルを昇圧した第１の昇圧電位レベルＶＯＵＴからレギュ
レートした電位をセンター電位ＶＣとして、複数レベル
の電位を生成するようにしたので、電位調整手段として
のレギュレータ回路に高耐圧性が必要とされず、安価な
プロセスを用いることができる。また、低コスト化が可
能なツインウェルのプロセスを使用した場合、接地レベ
ルＶＳＳより正側の電位レベルのみを生成することがで
きるので、従来必要とされた外付け部品が不要となっ
て、装置の低コスト化を実現すると共に、実装上の問題
を回避することができるようになる。
【０１７３】３． 第１の変形例 本実施形態における電源回路に適用される多値電位生成
回路としては、図８に示したものに限定されない。
【０１７４】図１２に、第１の変形例における多値電位
生成回路の構成の概要を示す。
【０１７５】ただし、図８に示す本実施形態における多
値電位生成回路１８と同一部分には同一符号を付し、適
宜説明を省略する。
【０１７６】第１の変形例における多値電位生成回路２
００では、（７）式を満たすように設定された抵抗素子
７４、７６の抵抗分割点に、図１０で示したボルテージ
フォロワ型の演算増幅回路２０２、２０４が接続され
る。
【０１７７】演算増幅回路２０２の出力端子は、そのま
ま電位レベルＶ２を供給する第２の液晶駆動用電位供給
線３２に接続される。演算増幅回路２０４の出力端子
は、そのまま電位レベルＭＶ２を供給する第５の液晶駆
動用電位供給線３８に接続される。
【０１７８】また、第１の変形例における多値電位生成
回路２００では、センター電位供給線３０と第２の液晶
駆動用電位供給線３２との間、センター電位供給線３０
と第５の液晶駆動用電位供給線３８との間に、それぞれ
降圧回路２１０、２１２が設けられている。
【０１７９】すなわち、降圧回路２１０は、第２の液晶
駆動用電位供給線３２と、センター電位供給線３０との
間に直列接続されている第９〜第１２のスイッチ回路４
２9〜４２12と、第９〜第１２のスイッチ回路４２9〜４
２12をオン・オフ駆動するスイッチ駆動回路（図示せ
ず）とを含む。
【０１８０】第９〜第１２のスイッチ回路４２9〜４２
12の接続点をそれぞれＮＤ7〜ＮＤ9とすると、降圧回路
２１０は、ＮＤ7とＮＤ9との間に接続されたキャパシタ
２１４と、第２の液晶駆動用電位供給線３２とＮＤ8と
の間に接続されたキャパシタ２１６1と、ＮＤ8とセンタ
ー電位供給線３０との間に接続されたキャパシタ２１６
2とを含む。
【０１８１】なお、ＮＤ8は、電位レベルＶ１が供給さ
れる第３の液晶駆動用電位供給線３４に接続される。
【０１８２】図示しないスイッチ駆動回路は、第９及び
第１１のスイッチ回路４２9、４２1 1をオンさせる期間
と、第１０及び第１２のスイッチ回路４２10、４２12を
オンさせる期間とが交互に繰り返されるように、第９〜
第１２のスイッチ回路４２9〜４２12を駆動する。
【０１８３】このような第９〜第１２のスイッチ回路４
２9〜４２12は、ｐ型（第１の導電型）のＭＯＳトラン
ジスタにより構成することができるが、ｎ型ＭＯＳトラ
ンジスタでも構成することができ、要はスイッチ機能を
有する任意の回路を適用することができる。
【０１８４】降圧回路２１０の各スイッチ駆動信号は、
図６に示す第１のスイッチ駆動回路４４によって生成さ
れる各スイッチ駆動信号と同様のため、説明を省略す
る。
【０１８５】このような降圧回路２１０では、第１のタ
イミングと第２のタイミングとを交互に繰り返すことに
よって、キャパシタ２１４、２１６1、２１６2のそれぞ
れの両端に印加される電圧が等しくなるように、キャパ
シタ２１４、２１６1、２１６2に蓄積される電荷が安定
する。その結果、キャパシタ２１６1、２１６2の中間点
の電位、すなわち電位レベルＶ１は、第１の液晶駆動用
電位供給線３２の電位レベルＶ２とセンター電位ＶＣと
の中間電位に収束される。
【０１８６】同様に、降圧回路２１２は、センター電位
供給線３０と第５の液晶駆動用電位供給線３８との間に
直列接続されている第１３〜第１６のスイッチ回路４２
13〜４２16と、第１３〜第１６のスイッチ回路４２13〜
４２16をオン・オフ駆動するスイッチ駆動回路（図示せ
ず）とを含む。
【０１８７】第１３〜第１６のスイッチ回路４２13〜４
２16の接続点をそれぞれＮＤ10〜ＮＤ12とすると、降圧
回路２１２は、ＮＤ10とＮＤ12との間に接続されたキャ
パシタ２１８と、センター電位供給線３０とＮＤ11との
間に接続されたキャパシタ２２０1と、ＮＤ11と第２の
液晶駆動用電位供給線３２との間に接続されたキャパシ
タ２２０2とを含む。
【０１８８】なお、ＮＤ11は、電位レベルＭＶ１が供給
される第４の液晶駆動用電位供給線３６に接続される。
【０１８９】図示しないスイッチ駆動回路は、第１３及
び第１５のスイッチ回路４２13、４２15をオンさせる期
間と、第１２及び第１６のスイッチ回路４２12、４２16
をオンさせる期間とが交互に繰り返されるように、第１
３〜第１６のスイッチ回路４２13〜４２16を駆動する。
【０１９０】このような第１３〜第１６のスイッチ回路
４２13〜４２16は、ｐ型（第１の導電型）のＭＯＳトラ
ンジスタにより構成することができるが、ｎ型ＭＯＳト
ランジスタでも構成することができ、要はスイッチ機能
を有する任意の回路を適用することができる。
【０１９１】降圧回路２１２の各スイッチ駆動信号は、
図６に示す第１のスイッチ駆動回路４４によって生成さ
れる各スイッチ駆動信号と同様のため、説明を省略す
る。
【０１９２】このような降圧回路２１２では、第１のタ
イミングと第２のタイミングとを交互に繰り返すことに
よって、キャパシタ２１８、２２０1、２２０2のそれぞ
れの両端に印加される電圧が等しくなるように、キャパ
シタ２１８、２２０1、２２０2に蓄積される電荷が安定
する。その結果、キャパシタ２２０1、２２０2の中間点
の電位、すなわち電位レベルＭＶ１は、センター電位Ｖ
Ｃと第５の液晶駆動用電位供給線３８の電位レベルＭＶ
２との中間電位に収束される。
【０１９３】このような降圧回路により、キャパシタに
流れる電流は無くなり、スイッチング動作に用いる電流
のみとなって、消費電流を削減することができる。ま
た、キャパシタの容量値にばらつきが生じた場合であっ
ても、精度良く中間電位を生成することができる。ま
た、演算増幅回路の数を削減することができる。
【０１９４】４． 第２の変形例 図１３に、第２の変形例における多値電位生成回路の構
成の概要を示す。
【０１９５】ただし、図８に示す本実施形態における多
値電位生成回路１８、図１２に示す第１の変形例におけ
る多値電位生成回路２００と同一部分には同一符号を付
し、適宜説明を省略する。
【０１９６】第２の変形例における多値電位生成回路３
００では、（７）式を満たすように設定された抵抗素子
７６の抵抗分割点に、図１０で示したボルテージフォロ
ワ型の演算増幅回路３０２が接続される。なお、電位レ
ベルＶ２とセンター電位ＶＣとの電位差と、電位レベル
ＭＶ２とセンター電位ＶＣとの電位差は等価である。
【０１９７】演算増幅回路３０２の出力端子は、そのま
ま電位レベルＭＶ２を供給する第５の液晶駆動用電位供
給線３８に接続される。
【０１９８】また、第２の変形例における多値電位生成
回路３００は、第５の液晶駆動用電位供給線３８に供給
される電位レベルＭＶ２を基準に、図５に示した２倍昇
圧を行って電位レベルＶ２を生成する昇圧回路３０４、
降圧回路２１０、２１２を含む。
【０１９９】昇圧回路３０４は、センター電位ＶＣと電
位レベルＭＶ２との電位差を２倍昇圧して、電位レベル
Ｖ２を生成する。降圧回路２１０は、電位レベルＶ２と
センター電位ＶＣとの電位差の中間電位を電位レベルＶ
１として生成する。降圧回路２１２は、電位レベルＭＶ
２とセンター電位ＶＣとの電位差の中間電位を電位レベ
ルＭＶ１として生成する。
【０２００】より具体的には、昇圧回路３０４は、第２
の液晶駆動用電位供給線３２と、第５の液晶駆動用電位
供給線３８との間に直列接続されている第１７〜第２０
のスイッチ回路４２17〜４２20と、第１７〜第２０のス
イッチ回路４２17〜４２20をオン・オフ駆動するスイッ
チ駆動回路（図示せず）とを含む。
【０２０１】第１７〜第２０のスイッチ回路４２17〜４
２20の接続点をそれぞれＮＤ13〜ＮＤ15とすると、昇圧
回路３０４は、ＮＤ13とＮＤ15との間に接続されたキャ
パシタ３０６と、第２の液晶駆動用電位供給線３２とＮ
Ｄ14との間に接続されたキャパシタ３０８1と、ＮＤ14
と第２の液晶駆動用電位供給線３２との間に接続された
キャパシタ３０８2とを含む。
【０２０２】なお、ＮＤ14は、センター電位ＶＣが供給
されるセンター電位供給線３０に接続される。
【０２０３】図示しないスイッチ駆動回路は、第１７及
び第１９のスイッチ回路４２17、４２19をオンさせる期
間と、第１８及び第２０のスイッチ回路４２18、４２20
をオンさせる期間とが交互に繰り返されるように、第１
７〜第２０のスイッチ回路４２17〜４２20を駆動する。
【０２０４】このような第１７〜第２０のスイッチ回路
４２17〜４２20は、ｐ型（第１の導電型）のＭＯＳトラ
ンジスタにより構成することができるが、ｎ型ＭＯＳト
ランジスタでも構成することができ、要はスイッチ機能
を有する任意の回路を適用することができる。
【０２０５】昇圧回路３０４の各スイッチ駆動信号は、
図６に示す第１のスイッチ駆動回路４４によって生成さ
れる各スイッチ駆動信号と同様のため、説明を省略す
る。
【０２０６】このような昇圧回路３０４では、第１のタ
イミングと第２のタイミングとを交互に繰り返すことに
よって、キャパシタ３０６、３０８1、３０８2のそれぞ
れの両端に印加される電圧が等しくなるように、キャパ
シタ３０６、３０８1、３０８2に蓄積される電荷が安定
する。その結果、キャパシタ３０８1の両端の電圧によ
り決められる電位レベルＶ２は、キャパシタ３０８2の
両端の電圧となって、電位レベルＶ２の電位が収束され
る。
【０２０７】このような昇圧回路によっても、同様に７
レベルの電源レベルを生成することができる。この場
合、第１の変形例における効果に加えて、よりボルテー
ジフォロワ型の演算増幅回路の数を減らすことが可能と
なる。
【０２０８】なお、第２の変形例において、センター電
位供給線３０と接地電位供給線２２との間に抵抗素子７
６を設けて抵抗分割した電位をＭＶ２としてボルテージ
フォロワ型演算増幅回路３０２で出力するようにしてい
るが、これに限定されるものではない。例えば、センタ
ー電位供給線３０と第１の液晶駆動用電位供給線２８と
の間に抵抗素子を設けて抵抗分割した電位をＶ２として
ボルテージフォロワ型演算増幅回路で出力し、同様に昇
圧回路で電位レベルＭＶ２を生成して、降圧回路２１
０、２１２で電位レベルＶ１、ＭＶ１を生成することも
可能である。
【０２０９】なお、本発明は上記実施形態、第１及び第
２の変形例に限定されるものではなく、本発明の要旨の
範囲内で種々の変形実施が可能である。
【０２１０】また、本実施形態、第１及び第２の変形例
では、７レベルの電源レベルを生成するものとして説明
したが、この電源レベル数に限定されるものではない。
例えば、電源レベルＶＤＤと接地レベルＶＳＳからセン
ター電位ＶＣに相当する１レベルだけを生成するように
しても良いし、電源レベルＶＤＤ、接地レベルＶＳＳ又
はセンター電位ＶＣに基づいてさらに１以上のレベルの
電源レベルを生成するようにしても良い。あるいは、８
レベル以上の電源レベルを生成するようにしても良い。
【０２１１】また、上述した構成の電源回路は、液晶装
置を含む電子機器例えば、携帯電話、ゲーム装置、パー
ソナルコンピュータなどの各種電子機器に適用すること
ができる。
【図面の簡単な説明】
【図１】本実施形態における電源回路が適用された液晶
装置の構成要部を示す概略説明図である。
【図２】図１に示す液晶パネルにおける駆動波形の一例
を示す波形図である。
【図３】本実施形態における電源回路の構成の概要を示
す構成図である。
【図４】本実施形態における電源回路の動作を模式的に
示す説明図である。
【図５】本実施形態における第１の昇圧回路の構成の一
例を示す構成図である。
【図６】本実施形態における第１のスイッチ駆動回路に
よって生成される各スイッチ駆動信号の一例を示す波形
図である。
【図７】本実施形態におけるレギュレータ回路の構成の
一例を示す回路図である。
【図８】本実施形態における第２の昇圧回路と多値電位
生成回路の構成の一例を示す構成図である。
【図９】基板上に形成された本実施形態におけるチャー
ジポンプ回路の断面構造の一例を示す断面図である。
【図１０】本実施形態におけるボルテージフォロワ接続
された演算増幅回路の構成例を示す回路図である。
【図１１】図１０に示す演算増幅回路の動作の一例を示
す説明図である。
【図１２】第１の変形例における多値電位生成回路の構
成の概要を示す回路図である。
【図１３】第２の変形例における多値電位生成回路の構
成の概要を示す回路図である。
【符号の説明】 ２ 液晶装置 ４ 液晶パネル ６ 走査電極駆動回路（コモンドライバ） ８ 信号電極駆動回路（セグメントドライバ） ９ 駆動制御回路 １０ 電源回路 １２ 第１の昇圧回路 １４ レギュレータ回路 １６ 第２の昇圧回路 １８、２００、３００ 多値電位生成回路 ２０ 電源電位供給線 ２２ 接地電位供給線 ２４ 第１の電位供給線 ２６ 第２の電位供給線 ２８ 第１の液晶駆動用電位供給線 ３０ センター電位供給線 ３２ 第２の液晶駆動用電位供給線 ３４ 第３の液晶駆動用電位供給線 ３６ 第４の液晶駆動用電位供給線 ３８ 第５の液晶駆動用電位供給線 ４２1〜４２20 第１〜第２０のスイッチ回路 ４４ 第１のスイッチ駆動回路 ４６、４８1、４８2、６２、７２、２１４、２１６1、
２１６2、２１８、２２０1、２２０2、３０６、３０
８1、３０８2 キャパシタ ５０、５２、６０、１３２、１３４、１４２、１４４、
１５６、１５８、１６４ ｐ型（第１の導電型）ＭＯＳ
トランジスタ ５４、５６、５８、６４、１３６、１３８、１５２、１
５４、１６２ ｎ型（第２の導電型）ＭＯＳトランジス
タ ６６、７４、７６ 抵抗素子 ７０ 第２のスイッチ駆動回路 ７８、８０、８２、８４、２０２、２０４、３０２
（ボルテージフォロワ型）演算増幅回路 ９０ ｐ型基板 ９２、１０６、１０８、１１４、１１６、１２２、１２
４ 高濃度ｐ+拡散領域 ９４、９６、１１０、１１８、１２６ 高濃度ｎ+拡散
領域 ９８、１１２、１２０、１２８ ゲート電極 １００、１０２、１０４ ｎウェル領域 １３０ 第１の差動増幅回路 １４０、１６０ 定電流源 １４６ 第１の電流制御回路 １５０ 第２の差動増幅回路 １６６ 第２の電流制御回路 ２１０、２１２ 降圧回路 ３０４ 昇圧回路 Ｃ０〜Ｃｍ 走査電極 ＮＤ1〜ＮＤ15 接続点 Ｓ０〜Ｓｎ 信号電極 Ｖ１、Ｖ２、Ｖ３、ＭＶ１、ＭＶ２、ＭＶ３ 電位レベ
ル ＶＣ センター電位 ＶＤＤ 電源レベル ＶＯＵＴ 第１の昇圧電位レベル Ｖｒｅｆ 参照電位レベル ＶＳＳ 接地レベル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｇ 21/822 Ｆターム(参考） 2H093 NA16 NA47 NC03 NC16 NC34 ND34 ND39 ND54 5C006 AA01 AA11 AC21 AC22 BB12 BB15 BC03 BC16 BF25 BF43 BF46 FA47 5C080 AA10 BB05 DD26 FF03 FF09 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 5F038 AC00 AR00 AV06 BB05 BB07 BG03 BG05 BG06 CD02 CD13 DF01 DF08 DF17 EZ04 EZ20

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の電位を生成する電源回路であっ
    て、 第１及び第２の電位を供給する第１及び第２の電源線に
    接続され、前記第１及び第２の電位の差に基づいて昇圧
    した第３の電位を第３の電源線に供給する第１の昇圧回
    路と、 前記第１及び第３の電源線に接続され、前記第１及び第
    ３の電位の差に基づいて生成した定電位である第４の電
    位を第４の電源線に供給する電位調整回路と、 前記第１及び第４の電源線に接続され、前記第１及び第
    ４の電位の差に基づいて昇圧した第５の電位を第５の電
    源線に供給する第２の昇圧回路と、 前記第１、第４及び第５の電源線に接続され、前記第
    １、第４及び第５の電位の差により複数の電位を生成す
    る多値電位生成回路と、を含むことを特徴とする電源回
    路。
  2. 【請求項２】 請求項１において、 前記多値電位生成回路は、液晶装置に対して供給される
    複数の電位のセンター電位として、前記第４の電位を供
    給することを特徴とする電源回路。
  3. 【請求項３】 請求項１又は２において、 前記第１及び第２の昇圧回路の少なくとも一方は、 昇圧された電位が供給される昇圧電源線と、接続された
    ２つの電源線のうち低電位側の電源線との間に直列接続
    された第１〜第４のスイッチ回路と、 前記昇圧電源線に接続された第１のスイッチ回路に前記
    第２のスイッチ回路が接続され、前記第２のスイッチ回
    路に前記第３のスイッチ回路が接続され、前記第３のス
    イッチ回路と前記低電位を供給する電源線との間に前記
    第４のスイッチ回路が接続されている場合に、前記第２
    及び第３のスイッチ回路と並列に接続されたキャパシタ
    と、 前記第１及び第３のスイッチ回路と、前記第２及び第４
    のスイッチ回路とが交互にオンとなるように前記第１〜
    第４のスイッチ回路の駆動信号を生成するタイミング信
    号生成回路とを含むチャージポンプ回路であることを特
    徴とする電源回路。
  4. 【請求項４】 請求項３において、 前記第１〜第４のスイッチ回路は、前記第１の電源線に
    接続された第１の導電型ウェルと、前記５の電源線に接
    続された第２の導電型のウェルとからなるツインウェル
    構造で構成されていることを特徴とする電源回路。
  5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記多値電位生成回路は、 前記第１及び第４の電位の差を抵抗分割する第１の分圧
    回路と、 前記第４及び第５の電位の差を抵抗分割する第２の分圧
    回路と、 前記第１の分圧回路によって抵抗分割された電位に接続
    された、ボルテージフォロワ接続された第１の演算増幅
    回路と、 前記第２の分圧回路によって抵抗分割された電位に接続
    された、ボルテージフォロワ接続された第２の演算増幅
    回路と、 を含むことを特徴とする電源回路。
  6. 【請求項６】 請求項１乃至４のいずれかにおいて、 前記多値電位生成回路は、 前記第１及び第４の電位の差が抵抗分割された電位に接
    続され、第６の電位を供給するボルテージフォロワ接続
    された第１の演算増幅回路と、 前記第４及び第５の電位の差が抵抗分割された電位に接
    続され、第７の電位を供給するボルテージフォロワ接続
    された第２の演算増幅回路と、 前記第４及び第６の電位の差に基づいて降圧した第８の
    電位を生成する第１の降圧回路と、 前記第４及び第７の電位の差に基づいて降圧した第９の
    電位を生成する第２の降圧回路とを含むことを特徴とす
    る電源回路。
  7. 【請求項７】 請求項１乃至４のいずれかにおいて、 前記多値電位生成回路は、 前記第１及び第４の電位の差、または第４及び第５の電
    位の差が抵抗分割された電位に接続され、第６の電位を
    供給するボルテージフォロワ接続された第１の演算増幅
    回路と、 前記第４及び第６の電位の差に基づいて前記第４の電位
    方向に昇圧した第７の電位を生成する第３の昇圧回路
    と、 前記第４及び第６の電位の差に基づいて降圧した第８の
    電位を生成する第１の降圧回路と、 前記第４及び第７の電位の差に基づいて降圧した第９の
    電位を生成する第２の降圧回路とを含むことを特徴とす
    る電源回路。
  8. 【請求項８】 請求項５乃至７のいずれかにおいて、 前記第１又は第２の演算増幅回路は、 ゲートに第１の差動出力、ソースに前記第２の電位が供
    給される第１導電型トランジスタと、 ゲートに第２の差動出力、ソースに前記第１の電位が供
    給され、ドレインに前記第１導電型トランジスタのドレ
    インが接続された第２導電型トランジスタと、 前記抵抗分割された電位と、前記第１又は第２導電型ト
    ランジスタのドレインの電位との電位差に基づいて、前
    記第１の差動出力を生成する第１導電型の差動増幅回路
    と、 前記抵抗分割された電位と、前記第１又は第２導電型ト
    ランジスタのドレインの電位との電位差に基づいて、前
    記第２の差動出力を生成する第２導電型の差動増幅回路
    と、 前記第２の差動出力に基づいて、前記第１導電型の差動
    増幅回路の定電流値を制御する第１の電流制御回路と、 前記第１の差動出力に基づいて、前記第２導電型の差動
    増幅回路の定電流値を制御する第２の電流制御回路と、 を含むことを特徴とする電源回路。
  9. 【請求項９】 請求項８において、 前記第１及び第２導電型の差動増幅回路は、互いに異な
    る能力のトランジスタのゲートに前記抵抗分割された電
    位と前記第１又は第２導電型トランジスタのドレインの
    電位が供給されることを特徴とする電源回路。
  10. 【請求項１０】 ゲートに第１の差動出力、ソースに前
    記第２の電位が供給される第１導電型トランジスタと、 ゲートに第２の差動出力、ソースに前記第１の電位が供
    給され、ドレインに前記第１導電型トランジスタのドレ
    インが接続された第２導電型トランジスタと、 所与の差動入力電位と、前記第１又は第２導電型トラン
    ジスタのドレインの電位との電位差に基づいて、前記第
    １の差動出力を生成する第１導電型の差動増幅回路と、 所与の差動入力電位と、前記第１又は第２導電型トラン
    ジスタのドレインの電位との電位差に基づいて、前記第
    ２の差動出力を生成する第２導電型の差動増幅回路と、 前記第２の差動出力に基づいて、前記第１導電型の差動
    増幅回路の定電流値を制御する第１の電流制御回路と、 前記第１の差動出力に基づいて、前記第２導電型の差動
    増幅回路の定電流値を制御する第２の電流制御回路と、 を含むことを特徴とする演算増幅回路。
  11. 【請求項１１】 請求項１０において、 前記第１及び第２導電型の差動増幅回路は、互いに異な
    る能力のトランジスタのゲートに前記所与の差動入力電
    位と前記第１又は第２導電型トランジスタのドレインの
    電位が供給されることを特徴とする演算増幅回路。
  12. 【請求項１２】 所与の電位を分圧する分圧回路と、 前記分圧回路によって分圧された電位を前記所与の差動
    入力電位として供給される請求項１０又は１１記載の演
    算増幅回路と、 を含むことを特徴とする電源回路。
  13. 【請求項１３】 請求項１乃至９及び１２のいずれか記
    載の電源回路と、 複数の走査電極と複数の信号電極が交差配置された液晶
    パネルと、 前記電源回路から電源供給を受けて前記走査電極を駆動
    する走査電極駆動回路と、 前記電源回路から電源供給を受けて前記信号電極を駆動
    する信号電極駆動回路と、 を含むことを特徴とする液晶装置。
  14. 【請求項１４】 請求項１３に記載の液晶装置を含むこ
    とを特徴とする電子機器。
JP2000386670A 2000-12-20 2000-12-20 電源回路、液晶装置及び電子機器 Pending JP2002189454A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000386670A JP2002189454A (ja) 2000-12-20 2000-12-20 電源回路、液晶装置及び電子機器
US09/990,297 US7061481B2 (en) 2000-12-20 2001-11-23 Power supply circuit, operational amplifier circuit, liquid crystal device and electronic instrument
US10/930,748 US7019730B2 (en) 2000-12-20 2004-09-01 Power supply circuit, operational amplifier circuit, liquid crystal device and electronic instrument

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000386670A JP2002189454A (ja) 2000-12-20 2000-12-20 電源回路、液晶装置及び電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004063762A Division JP2004248497A (ja) 2004-03-08 2004-03-08 電源回路、液晶装置及び電子機器

Publications (1)

Publication Number Publication Date
JP2002189454A true JP2002189454A (ja) 2002-07-05

Family

ID=18853733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000386670A Pending JP2002189454A (ja) 2000-12-20 2000-12-20 電源回路、液晶装置及び電子機器

Country Status (2)

Country Link
US (2) US7061481B2 (ja)
JP (1) JP2002189454A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006064965A (ja) * 2004-08-26 2006-03-09 Seiko Epson Corp 電源回路、駆動装置、電気光学装置、電子機器及び駆動電圧供給方法
US7271503B2 (en) 2003-05-13 2007-09-18 Nec Corporation Power supply circuit including stably operating voltage regulators
JP2007249216A (ja) * 2007-03-23 2007-09-27 Seiko Epson Corp 電圧発生回路
JP2014232151A (ja) * 2013-05-28 2014-12-11 スタンレー電気株式会社 液晶表示装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7780967B2 (en) * 2000-02-08 2010-08-24 Allergan, Inc. Reduced toxicity Clostridial toxin pharmaceutical compositions
JP3874247B2 (ja) * 2001-12-25 2007-01-31 株式会社ルネサステクノロジ 半導体集積回路装置
JP3661651B2 (ja) * 2002-02-08 2005-06-15 セイコーエプソン株式会社 基準電圧発生回路、表示駆動回路及び表示装置
CN1708777B (zh) * 2002-10-31 2010-09-01 Nxp股份有限公司 显示器中的线扫描的方法和设备
TW200416438A (en) * 2003-02-13 2004-09-01 Rohm Co Ltd Power source device for driving a display device, and the display device
JP3675455B2 (ja) * 2003-06-19 2005-07-27 セイコーエプソン株式会社 昇圧回路、半導体装置及び表示装置
JP3675456B2 (ja) * 2003-06-19 2005-07-27 セイコーエプソン株式会社 半導体装置及び表示装置
JP3900147B2 (ja) * 2003-12-10 2007-04-04 セイコーエプソン株式会社 演算増幅回路、駆動回路及び位相余裕の調整方法
US20050195149A1 (en) * 2004-03-04 2005-09-08 Satoru Ito Common voltage generation circuit, power supply circuit, display driver, and common voltage generation method
JP4075830B2 (ja) * 2004-03-12 2008-04-16 セイコーエプソン株式会社 電源回路並びにそれを用いたドライバｉｃ、液晶表示装置及び電子機器
KR100535249B1 (ko) * 2004-06-15 2005-12-08 삼성전자주식회사 레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식입력 버퍼
US7230806B2 (en) * 2004-09-30 2007-06-12 Intel Corporation Multi-stack power supply clamp circuitry for electrostatic discharge protection
KR100669205B1 (ko) * 2005-06-17 2007-01-16 엘지전자 주식회사 듀얼 평판 표시장치의 구동장치
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4661400B2 (ja) 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100784861B1 (ko) * 2005-10-10 2007-12-14 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
KR100648295B1 (ko) * 2005-10-12 2006-11-23 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
JP2007171225A (ja) * 2005-12-19 2007-07-05 Sony Corp 増幅回路、液晶表示装置用駆動回路及び液晶表示装置
JP4586739B2 (ja) 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
TWI398157B (zh) * 2006-08-11 2013-06-01 Hon Hai Prec Ind Co Ltd 影像邊界掃描系統及方法
JP5535447B2 (ja) * 2008-05-15 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 電源電圧降圧回路、半導体装置および電源電圧回路
US8884940B2 (en) * 2010-01-06 2014-11-11 Qualcomm Mems Technologies, Inc. Charge pump for producing display driver output
TWI451393B (zh) * 2011-10-14 2014-09-01 Sitronix Technology Corp A driving method of a liquid crystal display device and a driving circuit thereof
CN102682727B (zh) * 2012-03-09 2014-09-03 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
US9135843B2 (en) 2012-05-31 2015-09-15 Qualcomm Mems Technologies, Inc. Charge pump for producing display driver output
US10755622B2 (en) * 2016-08-19 2020-08-25 Samsung Electronics Co., Ltd. Display driver integrated circuit for supporting low power mode of display panel
CN110021259B (zh) * 2018-03-23 2020-12-22 京东方科技集团股份有限公司 电源电压提供电路、方法、显示基板和显示装置
CN110246468B (zh) * 2019-06-21 2022-12-02 昆山龙腾光电股份有限公司 一种摆幅调整驱动装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3407447B2 (ja) 1993-12-22 2003-05-19 セイコーエプソン株式会社 液晶表示システム及び電源供給方法
JPH08271856A (ja) 1995-03-31 1996-10-18 Sharp Corp 液晶表示装置の駆動電圧発生装置
JPH09138390A (ja) 1995-09-14 1997-05-27 Canon Inc 液晶表示装置
US5668710A (en) * 1996-07-03 1997-09-16 Telcom Semiconductor, Inc. Charge pump circuit having independent inverted and non-inverted terminals
JP3435292B2 (ja) * 1996-08-29 2003-08-11 富士通株式会社 オペアンプ回路
JP3769337B2 (ja) 1996-12-05 2006-04-26 旭硝子株式会社 画像表示装置
JP2000235173A (ja) 1998-02-23 2000-08-29 Seiko Epson Corp 電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置及び電子機器
EP0990940A4 (en) * 1998-02-23 2002-10-23 Seiko Epson Corp METHOD FOR DRIVING AN ELECTRO-OPTICAL DEVICE, CIRCUIT FOR DRIVING THE SAME, ELECTRO-OPTICAL DEVICE AND ELECTRONIC DEVICE
JP2000111867A (ja) 1998-10-05 2000-04-21 Seiko Epson Corp 液晶駆動電源回路
JP2000330085A (ja) 1999-05-21 2000-11-30 Seiko Epson Corp チャージポンプ回路、半導体装置、液晶表示装置及びそれを含む電子機器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271503B2 (en) 2003-05-13 2007-09-18 Nec Corporation Power supply circuit including stably operating voltage regulators
JP2006064965A (ja) * 2004-08-26 2006-03-09 Seiko Epson Corp 電源回路、駆動装置、電気光学装置、電子機器及び駆動電圧供給方法
US7479954B2 (en) 2004-08-26 2009-01-20 Seiko Epson Corporation Power supply circuit, driving device, electro-optic device, electronic apparatus, and method of supplying driving-voltages
JP4506355B2 (ja) * 2004-08-26 2010-07-21 セイコーエプソン株式会社 電源回路、駆動装置、電気光学装置、電子機器及び駆動電圧供給方法
JP2007249216A (ja) * 2007-03-23 2007-09-27 Seiko Epson Corp 電圧発生回路
JP2014232151A (ja) * 2013-05-28 2014-12-11 スタンレー電気株式会社 液晶表示装置

Also Published As

Publication number Publication date
US7061481B2 (en) 2006-06-13
US20050024358A1 (en) 2005-02-03
US20020105510A1 (en) 2002-08-08
US7019730B2 (en) 2006-03-28

Similar Documents

Publication Publication Date Title
JP2002189454A (ja) 電源回路、液晶装置及び電子機器
JP3569922B2 (ja) 電源回路、表示装置及び電子機器
CN101174397B (zh) 数据驱动器及显示装置
KR100293962B1 (ko) 액정표시패널을구동하는액정구동회로
KR100432652B1 (ko) 레벨 시프터 및 평판 표시 장치
JP4103468B2 (ja) 差動回路と増幅回路及び該増幅回路を用いた表示装置
US7564297B2 (en) Power supply circuit and electronic device equipped with same
JP3368819B2 (ja) 液晶駆動回路
US7142055B2 (en) Buffer circuit and driver IC
TW581945B (en) Power supply and display apparatus including thereof
US6411162B2 (en) Amplifier device and LCD device
CN109658888B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
KR100385028B1 (ko) 액정 구동용 전원 장치 및 이를 사용한 액정 장치 및전자기기
JP4462844B2 (ja) 電源回路
JP3228411B2 (ja) 液晶表示装置の駆動回路
JP2000010533A (ja) 液晶表示装置
JP3770377B2 (ja) ボルテージフォロア回路および表示装置用駆動装置
JP2004248497A (ja) 電源回路、液晶装置及び電子機器
US6812781B2 (en) Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same
JP3846478B2 (ja) 昇圧回路、電源回路及び液晶駆動装置
JP3440917B2 (ja) 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器
JP2008289352A (ja) 昇圧電源回路及び液晶表示装置
JP3981526B2 (ja) 液晶駆動用電源回路並びにそれを用いた液晶装置及び電子機器
US20060097776A1 (en) Voltage applying circuit
JP4269457B2 (ja) 電源装置、表示装置及び表示装置の駆動方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050125