JP3228411B2

JP3228411B2 - 液晶表示装置の駆動回路

Info

Publication number: JP3228411B2
Application number: JP06579198A
Authority: JP
Inventors: 弘土
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 2001-11-12
Anticipated expiration: 2018-03-16
Also published as: JPH11259052A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス駆動方式の液晶表示装置の駆動回路に関し、特に、
低消費電力を実現する液晶表示装置の駆動回路に関する
ものである。

【０００２】

【従来の技術】アクティブマトリクス駆動方式の液晶表
示装置は、一般に、透明な画素電極及び薄膜トランジス
タ（ＴＦＴ）が夫々配置された半導体基板と、面全体に
透明な電極が１つ形成された対向基板と、これら２枚の
基板が対向し双方の間に液晶が封入された構造を有す
る。この液晶表示装置は、スイッチング機能を有するＴ
ＦＴを制御することにより各画素電極に所定の電圧を印
加し、各画素電極と対向基板電極との間の電位差によっ
て液晶の透過率を変化させて画像を表示する。

【０００３】半導体基板上には、各画素電極へ印加する
階調電圧（データ信号）を送るデータ線と、ＴＦＴのス
イッチング制御信号（走査信号）を送る走査線とが配線
されている。各走査線にはパルス状の走査信号がゲート
ドライバから供給され、走査線に印加された走査信号が
ハイレベルのとき、その走査線に繋がるＴＦＴが全てオ
ンとなり、そのときにデータ線に送られた階調電圧が、
オンとなったＴＦＴを介して画素電極に印加される。そ
して、走査信号がローレベルとなり、ＴＦＴがオフ状態
に変化すると、画素電極に印加された階調電圧は、次の
データが印加されるまでの間保持される。更に、各走査
線に順次に走査信号が供給されて、全画素電極に所定の
階調電圧が印加され、フレーム周期で階調電圧の書き替
えが行われることによって画像が表示される。

【０００４】上記のように液晶表示装置では、データ線
を介して画素電極に階調電圧を印加することによって液
晶を駆動する。特に、データ線を駆動するデータドライ
バは、１画素分の液晶容量だけでなく、配線抵抗や配線
容量を含む大きな容量性負荷をも駆動しなければなら
ず、高い電流供給能力が要求される。また、１画面の書
き替えの間（１フレーム期間）に、ゲートドライバは各
走査線に走査信号を１回供給するのに対し、データドラ
イバは、各データ線にデータ信号を走査線数分だけ供給
する。このため、データドライバには、高速駆動も要求
され、更に多階調表示を行うために、高い出力電圧精度
も要求される。

【０００５】上記要求に応えるために種々のデータドラ
イバが開発されており、例えば、出力段にオペアンプを
用いたデータドライバを有する液晶表示装置が知られて
いる。図１５は、この従来の液晶表示装置におけるデー
タドライバの構成を示す回路図である。この液晶表示装
置は、抵抗ストリング１００の各接続端子で階調電圧を
生成し、デコーダ１０１で任意の階調電圧を選択し、選
択した階調電圧をオペアンプ１０２で電流増幅して出力
する構成を有している。図中、１０３はバイアス電圧の
入力端子であり、１０４は各オペアンプ１０２に対応す
る出力端子群である。

【０００６】オペアンプは、一般に高い電流供給能力を
もつため、データ線のような大きな容量性負荷を高速に
駆動するのに適している。オペアンプ１０２に適用可能
なオペアンプには種々のものがあるが、図１５に用いる
ことができる最も単純な構造のＣＭＯＳオペアンプにつ
いて説明する。

【０００７】図１６は、上記ＣＭＯＳオペアンプの一例
を示す構成図であり、(ａ)は帰還をかけるオペアンプの
構成、(ｂ)は、(ａ)に示されるオペアンプの内部構成を
詳細に示す回路図である。同図(ａ)において、オペアン
プは、出力電圧ＶoutをＶin−に入力して帰還をかける
ことにより、Ｖin＋に入力した階調電圧を電流増幅して
出力することができる。

【０００８】図１６(ｂ)に示すように、オペアンプは、
増幅段１１０と差動段１２０とから構成される。差動段
１２０はカレントミラー回路を含んでおり、このカレン
トミラー回路に流れる電流はbias２によって制御され
る。また、端子１２６の電圧を差動段１２０の出力と
し、増幅段１１０のｐチャネル型ＭＯＳトランジスタ
（以下、pMOSトランジスタと呼ぶ）１１１のゲートにバ
イアスしている。

【０００９】一方、増幅段１１０は、pMOSトランジスタ
１１１及びｎチャネル型ＭＯＳトランジスタ（以下、nM
OSトランジスタと呼ぶ）１１２を含み、nMOSトランジス
タ１１２のドレイン電流はbias１によって制御される。
出力電圧Ｖoutは、端子１２６の電圧変化に対応して流
れるpMOSトランジスタ１１１のドレイン電流の大きさに
よって変化し、pMOSトランジスタ１１１のドレイン電流
の大きさがnMOSトランジスタ１１２のドレイン電流の大
きさを上回ると出力電圧Ｖoutは上昇し、下回ると出力
電圧Ｖoutは低下する。

【００１０】帰還をかけたオペアンプは、Ｖin＋とＶou
t（＝Ｖin−）の電圧のずれに対してＶoutがＶin＋に等
しくなるように作用する。Ｖout＜Ｖin＋のときには端
子１２６の電圧は下がり、pMOSトランジスタ１１１がオ
ンとなって出力電圧Ｖoutが上昇する。一方、Ｖout＞Ｖ
in＋のときには端子１２６の電圧は上がり、pMOSトラン
ジスタ１１１がオフするため、出力電圧Ｖoutは低下す
る。なお、端子１２６の電圧変動は速いため、出力電圧
Ｖoutは減衰振動しながらＶin＋に収束していく。ま
た、発振を防ぐために、位相補償用の容量素子１１３を
付加している。このような作用により、図１６のオペア
ンプは、広い出力電圧範囲を有し、高い電流供給能力で
データ線を駆動することができる。

【００１１】しかし、図１６のオペアンプでは、出力電
圧Ｖoutを引き上げる駆動能力は高くできるが、出力電
圧Ｖoutを引き下げる駆動能力はbias１によって制限を
受ける。そのため、高い駆動能力のプリチャージ回路を
配設し、所望の階調電圧よりも低い電圧にデータ線をプ
リチャージした後にオペアンプで駆動するという方法を
採る場合もある。

【００１２】また、出力電圧Ｖoutの引上げ及び引下げ
の双方に対して高い駆動能力をもつオペアンプとして、
特開昭62-51305号公報に記載のＣＭＯＳオペアンプがあ
る。図１７は、図１５のデータドライバに適用可能な、
上記公報に記載されたＣＭＯＳオペアンプを示す回路図
であり、図１６のオペアンプよりも高性能且つ低消費電
力型のＣＭＯＳオペアンプの構成例を示す。図１７(ａ)
は、帰還をかけるオペアンプの構成を示す回路図、(ｂ)
は、(ａ)に示すオペアンプの内部構成を示す回路図であ
る。

【００１３】図１７(ａ)のオペアンプも図１６(ａ)と同
様に、出力電圧ＶoutをＶin−に入力して帰還をかける
ことにより、Ｖin＋に入力した階調電圧を電流増幅して
出力する。図１７(ｂ)に示すオペアンプは、図１６のオ
ペアンプが差動段１２０を１個のみ備えるのに対し、２
個の差動段１２０、１３０を備える。この構成により、
オペアンプは、差動段１２０で増幅段１１０のpMOSトラ
ンジスタ１１１を制御し、差動段１３０で増幅段１１０
のnMOSトランジスタ１１２を制御する。これにより、出
力電圧Ｖoutの引上げ及び引下げの双方に対して高い駆
動能力をもつことができる。

【００１４】また、図１６のオペアンプでは、差動段１
２０のカレントミラー回路に供給する電流を比較的抑え
ることはできるが、nMOSトランジスタ１１２のドレイン
電流は駆動能力に直接影響するため、それほど抑えるこ
とはできない。従って、図１６のオペアンプは、定常的
に流れる電流が比較的大きく、静消費電力が大きい。こ
れに対し、図１７に示すオペアンプでは、差動段１２
０、１３０双方のカレントミラー回路に流す電流を比較
的抑えることができ、また、増幅段１１０にはデータ線
の充放電に要する電流以外は殆ど流れないため、静消費
電力が小さく、低消費電力化が実現できる。

【００１５】特願平9-201833号公報には、静消費電力が
生じない低消費電力の駆動回路が記載されている。図１
８(ａ)、(ｂ)及び図１９(ｂ)は、この公報に記載の駆動
回路の構成例を示す回路図であり、図１９(ａ)は、各ス
イッチを制御するスイッチ制御信号の各タイミングを示
すタイミングチャートである。この駆動回路は、データ
線をプリチャージした後にＭＯＳトランジスタをソース
フォロワ動作させることにより、入力した階調電圧と等
しい電圧を出力することができる。

【００１６】以下、図１８(ａ)の駆動回路について、図
１９(ａ)のタイミングチャートを参照して説明する。ま
ず、スイッチ２００をオン、スイッチ２０３をオフとし
てデータ線を階調電圧Ｖinより高い電圧Ｅ１にプリチャ
ージする。その間、スイッチ２０１、２０２の制御によ
り、pMOSトランジスタ１４１、１４２双方のゲート電圧
を、階調電圧ＶinからpMOSトランジスタ１４１のしきい
値電圧の絶対値だけ低い電圧に制御する。そして、スイ
ッチ２００をオフとしてプリチャージを終了し、スイッ
チ２０３をオンとすると、pMOSトランジスタ１４２がソ
ースフォロワ動作してデータ線が電圧Ｅ１から引き下げ
られる。ここで、pMOSトランジスタ１４１、１４２が同
じしきい値電圧であれば、データ線への出力電圧Ｖout
は階調電圧Ｖinと等しくなる。なお、出力電圧範囲は、
電源電圧範囲よりもpMOSトランジスタ１４２のしきい値
電圧分だけ狭くなる。この駆動回路の特徴は、オペアン
プのように定常的に流さなければならない電流がなく、
静消費電力が生じないことである。

【００１７】図１８(ａ)に示す駆動回路がpMOSトランジ
スタ１４１、１４２と複数のスイッチとから構成される
のに対し、図１８(ｂ)に示す駆動回路はnMOSトランジス
タと複数のスイッチとから構成される。図１９(ｂ)は、
図１８(ａ)と図１８(ｂ)とを組み合わせて構成した駆動
回路である。

【００１８】図１９(ｂ)に示す駆動回路は、階調電圧Ｖ
inに対応してプリチャージ電圧を選択する機能を有して
おり、高電圧側の階調電圧を出力するときに、高電圧電
源Ｅ１でデータ線をプリチャージした後にpMOSトランジ
スタ１４２によって階調電圧Ｖinまで引き下げる。低電
圧側の階調電圧を出力するときには、低電圧電源Ｅ２で
データ線をプリチャージした後にnMOSトランジスタ１４
４によって階調電圧Ｖinまで引き上げる。この駆動回路
では、図１８(ａ)や図１８(ｂ)に示した駆動回路に比し
て素子数が増加しているが、出力電圧範囲を電源電圧範
囲まで広げることができる利点がある。

【００１９】以上のように、図１８及び図１９における
駆動回路では、データ線をプリチャージする必要がある
ものの、定常的に流れる電流がないため静消費電力が生
じない。これにより、低消費電力化が実現できる。特
に、容量性負荷が小さい中型・小型の液晶表示装置を駆
動する際には、プリチャージによる余分な消費電力が小
さいので、低消費電力化には効果的な駆動回路である。

【００２０】

【発明が解決しようとする課題】近年、携帯機器の発展
に伴い、液晶表示装置の駆動回路には低消費電力が要請
されるようになった。ここで、オペアンプを液晶表示装
置のデータドライバに用いる場合に、図１７に示したよ
うな低消費電力型オペアンプを使用するとしても、この
オペアンプは、差動段１２０や１３０で定常的に電流を
流す必要があるため静消費電力を消費する。オペアンプ
１個における静消費電力は小さくても、データドライバ
の全出力数分のオペアンプの静消費電力はかなり大きく
なるため、液晶表示装置の駆動に要する消費電力が大き
いという問題（第１の課題）が生じる。

【００２１】また、図１８(ａ)や(ｂ)に示した駆動回路
を液晶表示装置のデータドライバに用いた場合には、出
力電圧範囲が電源電圧範囲より狭くなるという問題（第
２の課題）が生じる。図１９(ｂ)に示した駆動回路を液
晶表示装置のデータドライバに用いた場合には、階調電
圧Ｖinに対応して出力回路毎にプリチャージ電圧を選択
するため、出力回路毎にスイッチ２００、３００を制御
するスイッチ制御回路が必要になり、回路構成が複雑に
なるという問題（第３の課題）が生じる。

【００２２】本発明は、上記に鑑み、定常的な電力消費
を伴わない回路構成を有し、出力電圧範囲が広く且つ低
消費電力な液晶表示装置の駆動回路を提供することを目
的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の液晶表示装置の駆動回路は、走査信号で選
択された画素電極に印加する階調電圧を供給するための
データ線を駆動し、フレーム周期で階調電圧を書き換え
ることによって画像を表示する液晶表示装置の駆動回路
において、任意の階調電圧でデータ線を駆動する１デー
タ駆動期間が少なくとも第１駆動期間と第２駆動期間と
を含み、前記第１駆動期間に出力端子を第１電圧にプリ
チャージするプリチャージ手段と、ソースが第２電圧の
電圧源に接続されゲートバイアスに対応してドレイン電
流を前記出力端子に供給する第１の絶縁ゲート型トラン
ジスタ、及び、前記第１駆動期間に前記ドレイン電流の
前記出力端子への供給を遮断し前記第２駆動期間に前記
ドレイン電流を前記出力端子へ供給するように制御する
第１のスイッチ手段を有する第１回路と、前記第１駆動
期間終了時までに前記第１の絶縁ゲート型トランジスタ
のゲート・ソース間電圧をしきい値電圧に変化させるゲ
ート電圧制御手段、一端が前記第１の絶縁ゲート型トラ
ンジスタのゲートに接続された容量素子、並びに、該容
量素子の他端と入力端子との接続・遮断及び前記容量素
子の他端と前記出力端子との接続・遮断を制御する第２
のスイッチ手段とを有する第２回路とを備えることを特
徴とする。

【００２４】本発明の液晶表示装置の駆動回路は、入力
階調電圧と等しい電圧を出力端子に出力することがで
き、また、電流増幅を行う第１回路と、入力した階調電
圧と出力電圧との差に対応して動作する第２回路という
オペアンプと類似した構成を備え、出力端子を所定の電
圧にプリチャージする必要があるものの、第１及び第２
回路双方が定常的な電力消費を伴わない回路構成を有す
るので、出力電圧範囲を広く且つ低消費電力を実現する
ことができる。

【００２５】ここで、前記ゲート電圧制御手段は、ドレ
イン及びゲートが相互に接続され前記第１の絶縁ゲート
型トランジスタと同じ導電型の第２の絶縁ゲート型トラ
ンジスタと、該第２のトランジスタのソースと前記第２
電圧の電圧源との間に配設される第３のスイッチ手段
と、前記第２の絶縁ゲート型トランジスタのドレイン・
ゲート共通端子と第３電圧の電圧源との間に配設される
第４のスイッチ手段と、前記ドレイン・ゲート共通端子
と前記第１の絶縁ゲート型トランジスタのゲートとの間
に配設される第５のスイッチ手段とを備え、前記第３及
び第４のスイッチ手段、並びに前記第５のスイッチ手段
の制御によって、前記第１駆動期間終了時までに前記第
１の絶縁ゲート型トランジスタのゲート・ソース間電圧
をしきい値電圧に変化させることが好ましい。

【００２６】この場合、簡素な回路構成によって、第１
の絶縁ゲート型トランジスタのドレイン・ソース間電圧
を所定の期間しきい値電圧に維持する制御が可能にな
る。

【００２７】また、前記ゲート電圧制御手段は、前記第
１の絶縁ゲート型トランジスタのドレインとゲートとの
間に配設される第３のスイッチ手段と、前記ゲートと第
３電圧の電圧源との間に配設される第４のスイッチ手段
とを備え、前記第３及び第４のスイッチ手段の制御によ
って、前記第１駆動期間終了時までに前記第１の絶縁ゲ
ート型トランジスタのゲート・ソース間電圧をしきい値
電圧に変化させることも好ましい。

【００２８】この場合も、簡素な回路構成によって、第
１の絶縁ゲート型トランジスタのドレイン・ソース間電
圧を所定の期間しきい値電圧に維持する制御が可能にな
る。

【００２９】本発明の液晶表示装置の駆動回路は、走査
信号で選択された画素電極に印加する階調電圧を供給す
るためのデータ線を駆動し、フレーム周期で階調電圧を
書き換えることによって画像を表示する液晶表示装置の
駆動回路において、任意の階調電圧でデータ線を駆動す
る１データ駆動期間が少なくとも第１駆動期間と第２駆
動期間とを含み、ソースが第１の電圧源に接続されゲー
トバイアスに対応してドレイン電流を前記出力端子に供
給する第１のｐチャネル絶縁ゲート型トランジスタ、ソ
ースが第２の電圧源に接続されゲートバイアスに対応し
てドレイン電流を前記出力端子に供給する第１のｎチャ
ネル絶縁ゲート型トランジスタ、前記第１駆動期間に前
記第１のｐチャネル絶縁ゲート型トランジスタのドレイ
ン電流の前記出力端子への供給を遮断し前記第２駆動期
間に前記第１のｐチャネル絶縁ゲート型トランジスタの
ドレイン電流を前記出力端子へ供給するように制御する
第１のスイッチ手段、及び、前記第１駆動期間に前記第
１のｎチャネル絶縁ゲート型トランジスタのドレイン電
流の前記出力端子への供給を遮断し前記第２駆動期間に
前記第１のｐチャネル絶縁ゲート型トランジスタのドレ
イン電流を前記出力端子へ供給するように制御する第２
のスイッチ手段を有する第１回路と、前記第１駆動期間
終了時までに前記第１のｐチャネル絶縁ゲート型トラン
ジスタのゲート・ソース間電圧をしきい値電圧に変化さ
せる第１のゲート電圧制御手段、前記第１駆動期間終了
時までに前記第１のnチャネル絶縁ゲート型トランジス
タのゲート・ソース間電圧をしきい値電圧に変化させる
第２のゲート電圧制御手段、一端が前記第１のｐチャネ
ル絶縁ゲート型トランジスタのゲートに接続された第１
の容量素子、一端が前記第１のｎチャネル絶縁ゲート型
トランジスタのゲートに接続された第２の容量素子、前
記第１の容量素子の他端と入力端子との接続・遮断及び
前記第１の容量素子の他端と前記出力端子との接続・遮
断を制御する第３のスイッチ手段、及び、前記第２の容
量素子の他端と入力端子との接続・遮断及び前記第２の
容量素子の他端と前記出力端子との接続・遮断を制御す
る第４のスイッチ手段を有する第２回路とを備えること
を特徴とする。

【００３０】上記構成の液晶表示装置の駆動回路は、入
力階調電圧と等しい電圧を出力端子に出力することがで
き、また、プリチャージが不要な回路構成で、電流増幅
を行う第１回路と、入力した階調電圧と出力電圧との差
に対応して動作する第２回路というオペアンプと類似し
た構成を備え、第１及び第２回路双方が定常的な電力消
費を伴わない回路構成を有するので、出力電圧範囲を広
く且つ低消費電力を実現することができる。

【００３１】ここで、第３のスイッチ手段と第４のスイ
ッチ手段とを同一のスイッチ手段で構成すれば、簡素な
回路構成で、出力電圧を引き上げる動作と引き下げる動
作とを同じタイミングで行うこともできる。

【００３２】またここで、前記第１のゲート電圧制御手
段は、ドレインとゲートとが相互に接続された第２のｐ
チャネル絶縁ゲート型トランジスタと、該第２のｐチャ
ネル絶縁ゲート型トランジスタのソースと前記第１の電
圧源との間に配設される第５のスイッチ手段と、前記第
２のｐチャネル絶縁ゲート型トランジスタのドレイン・
ゲート共通端子と第３の電圧源との間に配設される第６
のスイッチ手段と、前記ドレイン・ゲート共通端子と前
記第１のｐチャネル絶縁ゲート型トランジスタのゲート
との間に配設される第７のスイッチ手段とを備え、前記
第５及び第６のスイッチ手段、並びに前記第７のスイッ
チ手段の制御によって、前記第１駆動期間終了時までに
前記第１のｐチャネル絶縁ゲート型トランジスタのゲー
ト・ソース間電圧をしきい値電圧に変化させることも好
ましい。

【００３３】同様に、前記第２のゲート電圧制御手段
も、ドレインとゲートとが相互に接続された第２のｎチ
ャネル絶縁ゲート型トランジスタと、該第２のｎチャネ
ル絶縁ゲート型トランジスタのソースと前記第２の電圧
源との間に配設される第８のスイッチ手段と、前記第２
のｎチャネル絶縁ゲート型トランジスタのドレイン・ゲ
ート共通端子と第４の電圧源との間に配設される第９の
スイッチ手段と、前記ドレイン・ゲート共通端子と前記
第１のｎチャネル絶縁ゲート型トランジスタのゲートと
の間に配設される第１０のスイッチ手段とを備え、前記
第８及び第９のスイッチ手段、並びに前記第１０のスイ
ッチ手段の制御によって、前記第１駆動期間終了時まで
に前記第１のｎチャネル絶縁ゲート型トランジスタのゲ
ート・ソース間電圧をしきい値電圧に変化させることが
好ましい。

【００３４】また上記と異なる第１のゲート電圧制御手
段として、前記第１のゲート電圧制御手段が、前記第１
のｐチャネル絶縁ゲート型トランジスタのドレインとゲ
ートとの間に配設される第５のスイッチ手段と、前記ト
ランジスタのゲートと第３の電圧源との間に配設される
第６のスイッチ手段とを備え、前記第５及び第６のスイ
ッチ手段の制御によって、前記第１駆動期間終了時まで
に前記第１のｐチャネル絶縁ゲート型トランジスタのゲ
ート・ソース間電圧をしきい値電圧に変化させることも
好ましい態様である。

【００３５】或いは、上記と異なる第２のゲート電圧制
御手段として、前記第２の電圧制御手段が、前記第１の
ｎチャネル絶縁ゲート型トランジスタのドレインとゲー
トとの間に配設される第７のスイッチ手段と、前記トラ
ンジスタのゲートと第４の電圧源との間に配設される第
８のスイッチ手段とを備え、前記第７及び第８のスイッ
チ手段の制御によって、前記第１駆動期間終了時までに
前記第１のｎチャネル絶縁ゲート型トランジスタのゲー
ト・ソース間電圧をしきい値電圧に変化させることも好
ましい態様である。

【００３６】以上のように、本発明の液晶表示装置の駆
動回路によれば、前述した第１の課題に対しては、第１
回路及び第２回路において定常的に流れる電流がないた
め、静消費電力を消費せずに駆動回路全体の消費電力を
小さくすることができる。また、前述した第２の課題に
対して本駆動回路は、電源電圧の範囲と等しい出力電圧
範囲をもつことができる。前述の第３の課題に対して本
駆動回路は、各出力回路に共通なスイッチ制御信号を必
要とするだけで、出力回路毎に異なるスイッチ制御が不
要なので、回路構成が複雑にはならない。更に、本駆動
回路は、オペアンプのような位相補償を行う必要もな
く、設計も容易である。

【００３７】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
液晶表示装置の駆動回路を示す回路図であり、(ａ)は駆
動回路の構成、(ｂ)は(ａ)の各スイッチを制御するスイ
ッチ制御信号のタイミングチャート、(ｃ)は出力電圧の
様子を示す波形図である。ここでは、説明を簡単にする
ため、絶縁ゲート型トランジスタとしてＭＯＳトランジ
スタを用いた場合について説明する。他の絶縁ゲート型
トランジスタについては、ＭＯＳトランジスタの場合と
同様となるので説明は省略する。

【００３８】図１(ａ)に示すように、駆動回路は、電流
増幅を行う第１回路１０と、入力した階調電圧Ｖinと出
力電圧Ｖoutの差に対応して動作する第２回路２０と、
プリチャージ手段とを備えている。第２回路２０は、電
圧制御手段３０及び電圧切替え手段５０を備える。入力
端子６１には階調電圧Ｖinが入力され、出力端子６３に
は液晶表示装置のデータ線が接続される。

【００３９】第１回路１０におけるpMOSトランジスタ１
１は、ソースが電圧源Ｅ１に、ドレインがスイッチ１３
を介して出力端子６２に接続される。第２回路２０で
は、電源制御手段３０が端子６４を介してpMOSトランジ
スタ１１のゲートに接続され、容量素子２１は端子６４
と端子６３との間に接続される。そして電圧切替え手段
５０は、入力端子６１と端子６３との間に接続したスイ
ッチ５１と、出力端子６２と端子６３との間に接続した
スイッチ５２から構成され、端子６３に階調電圧Ｖin及
び出力電圧Ｖoutを交互に入力する。なお、電圧制御手
段３０は、端子６４との接続を遮断するスイッチ３１を
含むものとし、スイッチ３１を介して端子６４に接続す
る。また、容量素子２１の容量はpMOSトランジスタ１１
のゲート容量より十分大きいとする。また、プリチャー
ジ手段として、スイッチ１５を介して電圧源Ｅ２（Ｅ２
＜Ｅ１）を出力端子６２に接続する。

【００４０】図１(ｂ)では、各スイッチ制御信号は、任
意の階調電圧を出力する１データ出力期間に第１駆動期
間と第２駆動期間との２段階の駆動期間を有する。そし
て、ｔ０〜ｔ２を第１駆動期間とし、ｔ２〜ｔ３を第２
駆動期間とする。なお、本実施の形態を含む全ての実施
形態例の説明において、各スイッチの制御信号は各スイ
ッチの素子番号の前に符号Ｓを付加した記号で表すもの
とし、各スイッチの状態はそのスイッチ制御信号がハイ
レベルのときにオンになり、ローレベルのときにオフに
なるものとする。

【００４１】以下に、図１(ａ)、(ｂ)、(ｃ)を参照し
て、本実施形態例における作用と効果を説明する。ま
ず、第1駆動期間（ｔ０〜ｔ２）では、スイッチ１３を
オフ、スイッチ１５をオンとして出力電圧Ｖoutを電源
電圧Ｅ２にプリチャージする。更に、スイッチ５１をオ
ン、スイッチ５２をオフとして、端子６３に階調電圧Ｖ
inを入力する。また、電圧制御手段３０のスイッチ３１
をオンとし、pMOSトランジスタ１１のゲート・ソース間
電圧がしきい値電圧を維持するように端子６４の電圧を
制御する。これにより、容量素子２１に電荷を蓄え、容
量素子２１の両端を所定の電圧差に保つ。

【００４２】次に、第２駆動期間（ｔ２〜ｔ３）では、
スイッチ１５をオフ、スイッチ１３をオンとする。更
に、電圧制御手段３０のスイッチ３１をオフとし、その
後にスイッチ５１をオフ、スイッチ５２をオンとして、
端子６３に出力電圧Ｖoutを入力する。このとき、端子
６４を介して接続される容量素子２１とpMOSトランジス
タ１１のゲート容量とに夫々蓄えられた電荷は閉じ込め
られ、これらの容量間では電荷の総和が保存される。ま
た、端子６３の電圧が階調電圧Ｖinから出力電圧Ｖout
に切り替わると、容量素子２１を介して端子６４の電圧
が変化し、pMOSトランジスタ１１のゲートバイアス電圧
が変化する。ここで、容量素子２１の容量が、pMOSトラ
ンジスタ１１のゲート容量に比べて十分大きければ、端
子６３の電圧が変化しても容量素子２１とpMOSトランジ
スタ２１のゲート容量の間に生じる電荷の移動量は容量
素子２１に蓄えられた電荷量に比べて十分小さく、容量
素子２１の両端の電圧差は殆ど変化しない。

【００４３】従って、pMOSトランジスタ１１のゲートバ
イアス電圧の変化量は、階調電圧Ｖinから出力電圧Ｖou
tの変化量と同じになる。第１駆動期間で、出力端子６
２は、十分低い電源電圧Ｅ２にプリチャージされている
ので、第２駆動期間で端子６３の電圧が階調電圧Ｖinか
ら出力電圧Ｖout（＝Ｅ２）に変化すると、pMOSトラン
ジスタ１１のゲートバイアス電圧がＶinとＶoutの電圧
差だけ引き下げられ、pMOSトランジスタ１１はオンとな
り、ドレイン電流が流れて出力電圧Ｖoutが電源電圧Ｅ
２から上昇する。このとき、pMOSトランジスタ１１の電
流供給能力は、ＶinとＶoutの電圧差に依存し、出力電
圧Ｖoutが階調電圧Ｖinに近づくにつれて電流供給能力
は低くなる。従って、出力電圧Ｖoutの変化は、階調電
圧Ｖinとの電圧差が大きい間は急激に変化し、階調電圧
Ｖinに近づくにつれて変化が緩やかになり、最終的に階
調電圧Ｖinとほぼ等しい電圧になる。

【００４４】このような作用により、本実施の形態は階
調電圧Ｖinと等しい電圧を出力することができる。ま
た、このときの出力電圧範囲は、上限の電圧Ｅ１から下
限の電圧Ｅ２までの電源電圧範囲を出力することができ
る。また出力精度は、端子６４の電圧が最適に制御され
ているならば、容量素子２１とpMOSトランジスタ１１の
ゲート容量との容量比で決まる。

【００４５】従って、pMOSトランジスタ１１のゲート容
量に対して容量素子２１の容量比が大きいほど１回の駆
動による出力精度は高くなる。また１データ出力期間
に、第１駆動期間と第２駆動期間の２段階駆動を複数回
繰り返すことによって出力精度を高めることもできる。
これは、２回目以降の駆動では、階調電圧Ｖinと出力電
圧Ｖoutの電圧差が十分小さくなっており、容量間に閉
じ込められた電荷の移動量も小さいからである。但しこ
の場合、１データ出力期間に行うプリチャージを１回だ
けにするため、スイッチ１５を１回目の第１駆動期間の
間だけオンとし、１データ出力期間内の２回目以降の第
１駆動期間ではオフしたままとなるように制御する。

【００４６】本実施形態例における駆動回路で消費され
る電力は、プリチャージを含むデータ線の充放電電力と
容量素子２１の充放電電力だけであり、本実施形態例に
よって低消費電力の駆動回路を実現することができる。
プリチャージ電源Ｅ２は、階調電圧Ｖin以下の電圧であ
れば可変電圧でもよく、階調に対応して最適なガンマ補
正用電源電圧を入力してもよい。この場合に、プリチャ
ージによる充放電が少ないので、消費電力を更に抑える
ことができ、また、短い時間でプリチャージが完了する
ので駆動速度を高めることもできる。但しこの場合に
は、出力回路毎にプリチャージ電圧を制御する回路を付
加する必要がある。

【００４７】本実施形態例における駆動回路は、図１６
及び図１７で説明した従来のオペアンプに比して、第１
及び第２回路１０、２０双方が定常的な電力を消費しな
い点や、位相補償が不要で設計が簡単であるという点で
優れている。

【００４８】図１８(ａ)、(ｂ)と比較すると、本実施形
態例では、出力端子に電流を供給するＭＯＳトランジス
タのソースを電圧源に接続しているので、電源電圧範囲
内の任意の電圧を出力することができる。また、電源電
圧範囲内の任意の電圧を出力可能な図１９(ｂ)と比較す
ると、本実施形態例では、複数のデータ線を駆動する場
合でも各データ線の出力回路毎にプリチャージ電圧を制
御する回路を付加する必要はなく、回路構成が簡単であ
る。

【００４９】本実施形態例では、特に低消費電力化を必
要とし、ある程度の電流供給能力があれば十分駆動可能
な中・小型の液晶表示装置の駆動回路として用いると効
果的である。また、液晶表示装置以外でも容量性負荷を
駆動する駆動回路として用いることが可能である。

【００５０】第２実施形態例図２は、本発明の第２実施形態例における駆動回路を示
す図であり、(ａ)は駆動回路の構成、(ｂ)は(ａ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
トである。

【００５１】本実施形態例の駆動回路は、図１の場合と
同様に、電流増幅を行う第１回路１０と、入力した階調
電圧Ｖinと出力電圧Ｖoutとの差に対応して動作する第
２回路２０と、プリチャージ手段とを備えている。ま
た、第２回路２０は、電圧制御手段４０及び電圧切替え
手段５０を備える。なお、図２(ａ)では、図１(ａ)と同
じ動作をする素子又は端子については、図１と同じ素子
番号又は端子番号を用いている。

【００５２】第１回路１０におけるnMOSトランジスタ１
２は、ソースを電圧源Ｅ２に、ドレインがスイッチ１４
を介して出力端子６２に接続される。第２回路２０で
は、電圧制御手段４０が端子６５を介してnMOSトランジ
スタ１２のゲートに接続され、容量素子２２は端子６５
と端子６３との間に接続される。電圧切替え手段５０
は、図１と同様に、入力端子６１と端子６３との間に接
続したスイッチ５１と、出力端子６２と端子６３との間
に接続したスイッチ５２から構成され、端子６３に階調
電圧Ｖin及び出力電圧Ｖoutを交互に入力する。なお、
電圧制御手段４０は、端子６５との接続を遮断するスイ
ッチ４１を含むものとし、スイッチ４１を介して端子６
５に接続する。また、容量素子２２の容量はnMOSトラン
ジスタ１２のゲート容量より十分大きいとする。また、
プリチャージ手段として、スイッチ１６を介して電圧源
Ｅ１（Ｅ１＞Ｅ２）を出力端子６２に接続する。図２
(ｂ)では、各スイッチ制御信号は、図１と同様に第１駆
動期間と第２駆動期間の２段階の駆動期間をもつ。

【００５３】本実施形態例における駆動回路による作用
及び効果は、第１実施形態例の場合と同様であるので、
詳細な説明は省略する。第１実施形態例における駆動回
路（図１）がデータ線を低い電圧電源Ｅ２にプリチャー
ジした後に階調電圧Ｖinまで引き上げる駆動回路である
のに対し、本実施形態例における駆動回路（図２）は、
データ線を高い電圧電源Ｅ１にプリチャージした後に階
調電圧Ｖinまで引き下げる駆動回路である。

【００５４】従って、本実施形態例における駆動回路も
階調電圧Ｖinと等しい電圧を出力することができ、その
出力電圧は、電源電圧範囲と等しい電圧を出力すること
ができる。また、１データ出力期間に、第１駆動期間と
第２駆動期間との２段階駆動を複数回繰り返して駆動す
れば、より精度の高い電圧を出力することができる。ま
た、本実施形態例で消費される電力は、プリチャージを
含むデータ線の充放電電力と容量素子２２の充放電電力
だけであり、本実施形態例により低消費電力の駆動回路
を実現することができる。また、プリチャージ電源Ｅ１
として、階調電圧Ｖin以上の最適なガンマ補正用電源電
圧を入力することにより、消費電力を更に抑えることも
できる。

【００５５】第３実施形態例図３は、本発明の第３実施形態例における駆動回路を示
す図であり、(ａ)は駆動回路の構成、(ｂ)は(ａ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
トである。

【００５６】図３(ａ)に、図１(ａ)の駆動回路における
電圧制御手段３０の構成を具体的に示す。図３(ａ)で
は、電圧制御手段３０を除く駆動回路の構成は図１(ａ)
と同様であり、各素子番号は図１(ａ)を参照することと
する。また、図１(ａ)と同じ素子番号をもつ各スイッチ
素子のオン・オフのタイミングも図１(ｂ)の場合と同様
である。図３(ｂ)では、各スイッチ制御信号は、図１
(ｂ)と同様に任意の階調電圧を出力する１データ出力期
間に第１駆動期間（ｔ0〜ｔ２）と第２駆動期間（ｔ２
〜ｔ３）との２段階の駆動期間を有するが、更に第１駆
動期間（ｔ0〜ｔ２）の間に時間ｔ１を設けた。また、
電圧制御手段３０に含まれないスイッチ素子のスイッチ
制御信号については括弧を付けて示した。

【００５７】以下に本実施形態例における駆動回路の作
用と効果を説明する。なお、駆動回路全体の作用と効果
は第１実施形態例で説明しているので省略し、ここで
は、図３(ａ)の電圧制御手段３０の作用について説明す
る。

【００５８】電圧制御手段３０におけるpMOSトランジス
タ３２は、ゲートとドレインとが相互に接続され、その
ゲート・ドレイン共通端子がスイッチ３１を介して端子
６４に、スイッチ３４を介して電圧源Ｅ３（Ｅ３＜Ｅ
１）に接続されている。また、ソースがスイッチ３３を
介して電圧源Ｅ１に接続される。なお、pMOSトランジス
タ３２のしきい値電圧はpMOSトランジスタ１１と等しい
とし、また、電圧Ｅ１と電圧Ｅ３との電圧差はpMOSトラ
ンジスタ３２のしきい値電圧より大きいとする。

【００５９】次に、電圧制御手段３０の各スイッチの制
御について説明する。第1駆動期間前半（ｔ０〜ｔ１）
では、スイッチ３３をオフ、スイッチ３１及びスイッチ
３４をオンとし、端子６４を電圧Ｅ３に保持する。第1
駆動期間後半（ｔ１〜ｔ２）では、スイッチ３１はオン
のままで、スイッチ３４をオフした後にスイッチ３３を
オンとする。このとき、pMOSトランジスタ３２がオンと
なり、端子６４の電圧は、電圧Ｅ３からpMOSトランジス
タ３２のゲート・ソース間電圧がしきい値電圧となるレ
ベルまで引き上げられる。pMOSトランジスタ３２がpMOS
トランジスタ１１と等しいしきい値電圧をもてば、この
ときの端子６４の電圧によって、pMOSトランジスタ１１
のゲート・ソース間電圧もしきい値電圧に維持される。
そして第２駆動期間（ｔ２〜ｔ３）では、スイッチ３１
をオフとする。なお、第１駆動期間においてpMOSトラン
ジスタ１１のゲートバイアスは変化するが、スイッチ１
３がオフしているため、電圧制御手段３０により出力電
圧Ｖoutが影響を受けることはない。また、第２駆動期
間（ｔ２〜ｔ３）のスイッチ３３及びスイッチ３４のオ
ン・オフの状態は、少なくともいずれか一方がオフして
いればよい。

【００６０】以上のように、図３の電圧制御手段３０
は、第１駆動期間終了時までにpMOSトランジスタ１１の
ゲート・ソース間電圧がしきい値電圧となるように端子
６４の電圧を制御することができる。従って、本実施形
態例によると、第１実施形態例で説明したような作用と
効果を奏することができる。

【００６１】また、本実施形態例を応用すれば、図２の
電圧制御手段４０も、pMOSトランジスタ１２としきい値
電圧が等しいpMOSトランジスタと、３個のスイッチを用
いて容易に構成することができる。

【００６２】第４実施形態例図４は、本発明の第４実施形態例における駆動回路を示
す図であり、(ａ)は駆動回路の構成、(ｂ)は(ａ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
トである。

【００６３】図４(ａ)は、図１(ａ)の駆動回路における
電圧制御手段３０を第３実施形態例とは異なる構成で具
体的に示す図である。本実施形態例の駆動回路では、電
圧制御手段３０を除く構成は図１(ａ)の場合と同様であ
り、各素子番号は図１(ａ)を参照する。図１(ａ)と同じ
素子番号をもつ各スイッチ素子のオン・オフのタイミン
グも図１(ｂ)と同様である。図４(ｂ)では、各スイッチ
制御信号は、図１(ｂ)と同様に任意の階調電圧を出力す
る１データ出力期間に第１駆動期間（ｔ０〜ｔ２）と第
２駆動期間（ｔ２〜ｔ３）との２段階の駆動期間を有す
るが、更に第１駆動期間（ｔ０〜ｔ２）の間に時間ｔ１
を設けた。また、電圧制御手段３０に含まれないスイッ
チ素子のスイッチ制御信号については括弧を付けて示し
た。

【００６４】以下に本実施形態例における作用及び効果
を説明する。なお、駆動回路全体の作用と効果は第1の
実施の形態で説明しているので省略し、ここでは、図４
(ａ)の電圧制御手段３０の作用について説明する。

【００６５】図４の電圧制御手段３０は、図３の電圧制
御手段３０を更に良好にした回路である。まず、図３の
電圧制御手段３０の課題について説明してから、図４の
電圧制御手段３０の作用を説明する。

【００６６】第３実施形態例（図３）では、電圧制御手
段３０にpMOSトランジスタ１１としきい値電圧が等しい
pMOSトランジスタ３２を用いている。しかし、実際の半
導体プロセスにおいては、隣り合う同サイズのトランジ
スタでもしきい値電圧が異なる場合がある。pMOSトラン
ジスタ１１及びpMOSトランジスタ３２双方のしきい値電
圧にずれが生じた際に、出力電圧Ｖoutはしきい値電圧
のずれの大きさだけ入力電圧Ｖinからずれる場合があ
る。この課題を解決するために、pMOSトランジスタ３２
の機能をpMOSトランジスタ１１にもたせた回路が図４に
示す回路である。

【００６７】図４(ａ)の電圧制御手段３０において、ス
イッチ３６は、pMOSトランジスタ１１のドレイン・ゲー
ト間に接続し、スイッチ３５は電圧源Ｅ３（Ｅ３＜Ｅ
１）と端子６４の間に接続する。このとき、電圧Ｅ１と
電圧Ｅ３との間の電圧差はpMOSトランジスタ１１のしき
い値電圧より大きいとする。

【００６８】次に、電圧制御手段３０の各スイッチの制
御について説明する。第１駆動期間前半（ｔ０〜ｔ１）
では、スイッチ３５をオン、スイッチ３６をオフとし、
端子６４を電圧Ｅ３に保持する。第１駆動期間後半（ｔ
１〜ｔ２）では、スイッチ３５をオフとした後にスイッ
チ３６をオンとする。このときpMOSトランジスタ１１が
オンとなり、端子６４の電圧は、電圧Ｅ３からpMOSトラ
ンジスタ１１のゲート・ソース間電圧がしきい値電圧と
なるレベルまで引き上げられ、維持される。そして第２
駆動期間（ｔ２〜ｔ３）では、スイッチ１３をオフとす
る。なお、第１駆動期間においてpMOSトランジスタ１１
のゲートバイアスは変化するが、スイッチ１３をオフし
ているため、電圧制御手段３０により出力電圧Ｖoutが
影響を受けることはない。

【００６９】また、図４(ａ)では、第２駆動期間におい
て端子６４と電圧制御手段３０との接続を切断するスイ
ッチ３１をもたないが、スイッチ３５及びスイッチ３６
がスイッチ３１の役割を果たすことができ、スイッチ３
５及びスイッチ３６の双方を第２駆動期間でオフとする
ことにより、端子６４と電圧制御手段３０との接続を切
断した状態にすることができる。このように図４におけ
る駆動回路は、pMOSトランジスタ１１を第１駆動期間で
は第２回路２０として、第２駆動期間では第１回路１０
として利用することにより、第３実施形態例（図３）で
生じる可能性があるＭＯＳトランジスタのしきい値電圧
のずれによる出力電圧精度の低下は生じず、また素子数
を削減することもできる。

【００７０】以上のように、図４の電圧制御手段３０
は、第１駆動期間終了時までにpMOSトランジスタ１１の
ドレイン・ソース間電圧がしきい値電圧となるように端
子６４の電圧を制御することができる。従って、本実施
形態例では、第１実施形態例で説明したような作用と効
果とを奏することができる。また、本実施形態例を応用
すれば、図２における電圧制御手段４０も、nMOSトラン
ジスタ１１と２個のスイッチとを用いて容易に構成する
ことができる。

【００７１】第５実施形態例図５は、本発明の第５実施形態例における駆動回路を示
す図であり、(ａ)は駆動回路の構成、(ｂ)は(ａ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
トである。

【００７２】図５(ａ)は、図１(ａ)と図２(ａ)とを組み
合わせた駆動回路であり、双方のプリチャージ手段を除
去し、各入力端子６１を相互に接続し、且つ各出力端子
６２を相互に接続している。図１(ａ)の構成要素である
第１回路１０と第２回路２０を夫々１０Ａ、２０Ａと
し、図２(ａ)の構成要素である第１回路１０、第２回路
２０を夫々１０Ｂ、２０Ｂとした。

【００７３】第１回路１０Ａ及び第２回路２０Ａは、階
調電圧Ｖinまで電圧を引き上げることができ、第１回路
１０Ｂ及び第２回路２０Ｂは、階調電圧Ｖinまで電圧を
引き下げることができるので、プリチャージ手段が不要
な駆動回路となっている。また、電圧制御手段３０及び
電圧制御手段４０として、第３実施形態例又は第４実施
形態例における電圧制御手段３０を用いることができ
る。

【００７４】次に、図５(ｂ)を参照して各スイッチの制
御について説明する。任意の階調電圧を出力する１デー
タ出力期間では、前半（ｔ０〜ｔ３）は第１回路１０Ａ
及び第２回路２０Ａを図１(ｂ)と同様に２段階で駆動
し、後半（ｔ３〜ｔ６）は第１回路１０Ｂ及び第２回路
２０Ｂを図２(ｂ)と同様に２段階で駆動するように各ス
イッチ制御信号が制御される。このとき、電圧制御手段
３０は、少なくともｔ０〜ｔ２の間動作させればよく、
電圧制御手段４０は、少なくともｔ３〜ｔ５の間動作さ
せればよい。これにより、ｔ０〜ｔ３では、出力電圧Ｖ
outが階調電圧Ｖinよりも低い場合に出力電圧Ｖoutを階
調電圧Ｖinまで引き上げ、ｔ３〜ｔ６では、出力電圧Ｖ
outが階調電圧Ｖinよりも高い場合に出力電圧Ｖoutを階
調電圧Ｖinまで引き下げる。また、１データ出力期間
に、ｔ０〜ｔ６の一連のスイッチ制御を複数回繰り返し
て駆動すれば、より精度の高い電圧を出力することがで
きる。なお、詳しい作用については、上記各実施形態例
と同様であるので説明を省略する。

【００７５】以上のように、本実施形態例によると、階
調電圧Ｖinと等しい電圧を出力することができ、また、
電源電圧範囲と等しい出力電圧範囲をもつことができ
る。更に、本実施形態例によると、プリチャージによる
充放電電力も生じないので、更に低消費電力の駆動回路
を実現することができる。

【００７６】第６実施形態例図６は、本発明の第６実施形態例における駆動回路を示
す図であり、(ａ)は駆動回路の構成、(ｂ)は(ａ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
トである。

【００７７】図６(ａ)は、図５(ａ)の電圧切替え手段５
０Ａ及び電圧切替え手段５０Ｂを１つの電圧切替え手段
５０に共有させた駆動回路である。各素子番号は、図１
(ａ)、図２(ａ)又は図５(ａ)を参照する。また、電圧制
御手段３０及び電圧制御手段４０として、第３実施形態
例又は第４実施形態例における電圧制御手段３０を用い
ることができる。

【００７８】図６(ｂ)によるスイッチ制御方法は、図５
(ｂ)の場合とほぼ同様である。電圧制御手段３０は、少
なくともｔ０〜ｔ２の間動作させればよく、電圧制御手
段４０は、少なくともｔ３〜ｔ５の間動作させればよ
い。但し、電圧切替え手段５０は、図５(ａ)の電圧切替
え手段５０Ａ及び電圧切替え手段５０Ｂ双方の役割を果
たすので、ｔ０〜ｔ３及びｔ３〜ｔ５において同じ動作
を繰り返す。これにより、ｔ０〜ｔ３では、出力電圧Ｖ
outが階調電圧Ｖinよりも低い場合に出力電圧Ｖoutを階
調電圧Ｖinまで引き上げ、ｔ３〜ｔ６では、出力電圧Ｖ
outが階調電圧Ｖinよりも高い場合に出力電圧Ｖoutを階
調電圧Ｖinまで引き下げる。

【００７９】以上のように、本実施形態例によると、第
５実施形態例の場合と同様の作用と効果を奏することが
できる。なお、本実施形態例の駆動回路では、第５実施
形態例の場合よりもスイッチ素子数を減らすことができ
るが、容量素子２１及び容量素子２２を階調電圧Ｖinで
同時に充電するので、容量素子２１及び容量素子２２を
交互に充電する第５実施形態例よりも、入力容量はやや
大きくなる。

【００８０】第７実施形態例図７は、本発明の第７実施形態例における駆動回路を示
す図であり、同図(ａ)は、図６(ａ)の駆動回路を図６
(ｂ)と異なるスイッチ制御方法で駆動するときのスイッ
チ制御信号のタイミングチャート、図７(ｂ)は、図７
(ａ)のスイッチ制御信号によって図６(ａ)を駆動したと
きの出力電圧の様子を示す波形図である。

【００８１】図６(ｂ)による駆動方法は、１データ出力
期間の前半と後半で出力電圧Ｖoutを引き上げる動作と
引き下げる動作を分離して、最終的に出力電圧Ｖoutを
階調電圧Ｖinへ到達させる駆動方法である。それに対し
て本実施形態例は、同じタイミングで出力電圧Ｖoutを
引き上げる動作又は引き下げる動作を行うことができる
駆動方法である。なお、１データ出力期間は、第１駆動
期間（ｔ０〜ｔ２）と第２駆動期間（ｔ２〜ｔ３）との
２段階で駆動するものとする。

【００８２】以下に、図６(ａ)及び図７を参照して、本
実施形態例の作用と効果について説明する。まず、第１
駆動期間では、電圧制御手段３０及び電圧制御手段４０
により出力電圧Ｖoutが影響を受けないように、スイッ
チ１３及びスイッチ１４をオフとする。また、スイッチ
５１をオン、スイッチ５２をオフとして端子６３に階調
電圧Ｖinを入力する。更に、電圧制御手段３０のスイッ
チ３１及び電圧制御手段４０のスイッチ４１を夫々オン
とし、pMOSトランジスタ１１及びnMOSトランジスタ１２
のゲート・ソース間電圧がほぼしきい値電圧となるよう
に端子６４及び端子６５の電圧を夫々制御する。これに
より、容量素子２１及び容量素子２２に電荷を蓄え、双
方の容量素子の両端を所定の電圧差に保つ。また、第１
駆動期間では、出力電圧Ｖoutは前出力期間の電圧がそ
のまま保持される。なお、電圧制御手段３０及び電圧制
御手段４０として、第３実施形態例又は第４実施形態例
における電圧制御手段３０を用いることができる。

【００８３】次に、第２駆動期間では、スイッチ１３及
びスイッチ１４をオンとする。更に、電圧制御手段３０
のスイッチ３１及び電圧制御手段４０のスイッチ４１を
夫々オフとし、その後にスイッチ５１をオフ、スイッチ
５２をオンとして、端子６３に出力電圧Ｖoutを入力す
る。このとき、端子６４を介して接続されている容量素
子２１とpMOSトランジスタ１１のゲート容量とに夫々蓄
えられた電荷は閉じ込められ、同様に端子６５を介して
接続されている容量素子２２とnMOSトランジスタ１２の
ゲート容量とに夫々蓄えられた電荷は閉じ込められ、こ
れらの容量間では電荷の総和が保存される。

【００８４】また、端子６３の電圧が階調電圧Ｖinから
出力電圧Ｖoutに切り替わると、容量素子２１、２２を
介して端子６４、６５の電圧が夫々変化し、pMOSトラン
ジスタ１１及びnMOSトランジスタ１２のゲートバイアス
電圧が変化する。ここで、容量素子２１、２２の各容量
が夫々、pMOSトランジスタ１１及びnMOSトランジスタ１
２のゲート容量に比べて十分大きければ、端子６３の電
圧が変化しても、容量素子とＭＯＳトランジスタのゲー
ト容量との間に生じる電荷の移動量は容量素子に蓄えら
れる電荷量に比べて十分小さく、容量素子２１、２２の
各両端の電圧差は殆ど変化しない。従って、pMOSトラン
ジスタ１１及びnMOSトランジスタ１２のゲートバイアス
電圧の変化量は、階調電圧Ｖinから出力電圧Ｖoutの変
化量と同じとなる。

【００８５】第２駆動期間開始時（ｔ２）では、Ｖin＞
Ｖoutのときに、pMOSトランジスタ１１及びnMOSトラン
ジスタ１２の各ゲートバイアス電圧がＶinとＶoutの電
圧差だけ引き下げられ、pMOSトランジスタ１１がオン、
nMOSトランジスタ１２がオフとなり、出力電圧Ｖoutが
上昇する。一方、Ｖin＜Ｖoutのときには、双方のゲー
トバイアス電圧がＶinとＶoutの電圧差だけ引き上げら
れ、pMOSトランジスタ１１がオフ、nMOSトランジスタ１
２がオンとなり、出力電圧Ｖoutが低下する。このと
き、pMOSトランジスタ１１及びnMOSトランジスタ１２双
方の電流供給能力は、ＶinとＶoutの電圧差に依存し、
出力電圧Ｖoutが階調電圧Ｖinに近づくにつれて低くな
る。従って、出力電圧Ｖoutの変化は、階調電圧Ｖinと
の電圧差が大きい間は急激に変化し、階調電圧Ｖinに近
づくにつれて変化が緩やかになり、最終的に階調電圧Ｖ
inとほぼ等しい電圧になる。

【００８６】図７(ｂ)では、初期状態（ｔ０）の出力電
圧をＶｏとし、階調電圧がＶin１（Ｖin１＞Ｖｏ）のと
きの出力波形を実線で示し、階調電圧がＶin２（Ｖin２
＜Ｖｏ）のときの出力波形を点線で示している。第１駆
動期間（ｔ０〜ｔ２）では、出力電圧は保持され、第２
駆動期間（ｔ２〜ｔ３）で階調電圧と等しい電圧とな
る。

【００８７】第６実施形態例と比較した場合に、本実施
形態例は、出力電圧Ｖoutを引き上げる動作と引き下げ
る動作とを同じタイミングで行い、階調電圧Ｖinと等し
い電圧を出力することができるので、駆動速度を速くす
ることができ、また少ないスイッチ制御信号で駆動する
ことができる。但し、本実施形態例では、電圧制御手段
３０と端子６４との接続、又は電圧制御手段４０と端子
６５との接続を切断するスイッチの動作に注意する必要
がある。以下に、図６(ａ)のスイッチ３１及びスイッチ
４１双方の動作について図７(ａ)及び図８を参照して説
明する。

【００８８】図８は、第７実施形態例における作用を説
明するための回路図である。同図では、スイッチ３１及
びスイッチ４１双方をＣＭＯＳスイッチから夫々構成
し、第２駆動期間で夫々オフとした場合の状態を示して
いる。スイッチ制御用の電圧として電源電圧Ｅ１及びＥ
２（Ｅ２＜Ｅ１）を用いた場合に、スイッチ３１のnMOS
トランジスタ３１Ｎのゲートに電圧Ｅ２を、pMOSトラン
ジスタ３１Ｐのゲートに電圧Ｅ１を夫々印加する。同様
に、スイッチ４１のnMOSトランジスタ４１Ｎのゲートに
電圧Ｅ２を、pMOSトランジスタ４１Ｐのゲートに電圧Ｅ
１を夫々印加して、スイッチ３１及びスイッチ４１を夫
々オフとする。

【００８９】第２駆動期間で、端子６３の電圧を階調電
圧Ｖinから出力電圧Ｖoutに切り替えると、端子６４及
び端子６５も端子６３と同じ電圧変化を生じる。そのた
め、電圧変化が大きい場合には、端子６４が瞬間的に電
源電圧Ｅ１より高い電圧となる場合や、又は端子６５が
瞬間的に電源電圧Ｅ２より低い電圧となる場合がある。
そこで、まず端子６４が電源電圧Ｅ１より高い電圧とな
る場合について説明する。これは、第２駆動期間開始時
においてＶin＜Ｖoutの状態のときである。端子６３が
ＶinからＶoutに瞬間的に変化し、端子６４の電圧が電
圧Ｅ１から更にpMOSトランジスタ３１Ｐのしきい値電圧
分も上回ると、pMOSトランジスタ３１Ｐがオンとなり、
端子６４から端子３７へ電荷が流れる。これにより、端
子６４の電圧のそれ以上の上昇は抑えられ、容量素子２
１の両端の電圧差は第１駆動期間終了時に保持された電
圧差よりも小さくなる。

【００９０】一方、第１回路１０では、pMOSトランジス
タ１１はオフ、nMOSトランジスタ１２がオンとなり、出
力電圧Ｖoutは低下して階調電圧Ｖinへ近づいていく。
端子６３には出力電圧Ｖoutが入力されているので、出
力電圧Ｖoutの電圧変化に伴って端子６４の電圧も低下
し、pMOSトランジスタ３１Ｐは再びオフとなる。そし
て、出力電圧Ｖoutが階調電圧Ｖin付近に到達すると、
容量素子２１の両端の電圧差が小さくなったことによ
り、pMOSトランジスタ１１のゲートバイアスが第１駆動
期間終了時の電圧よりも下がり、pMOSトランジスタ１１
がオンとなってしまう。このとき、pMOSトランジスタ１
１とnMOSトランジスタ１２が同時にオンとなる状態が生
じ、このような状態では出力電圧Ｖoutの精度は低下
し、また、電源電圧Ｅ１からＥ２へ貫通電流が流れるた
め、消費電力が増加するという問題が生じる。

【００９１】次に、端子６５が電源電圧Ｅ２よりも低い
電圧となる場合について説明する。これは、第２駆動期
間開始時においてＶin＞Ｖoutの状態のときである。端
子６３がＶinからＶoutに瞬間的に変化し、端子６５の
電圧が電圧Ｅ２から更にnMOSトランジスタ４１Ｎのしき
い値電圧分も下回ると、nMOSトランジスタ４１Ｎがオン
となり、端子４７から端子６５へ電荷が流れる。これに
より、端子６５の電圧のそれ以上の低下は抑えられ、容
量素子２２の両端の電圧差は第１駆動期間終了時に保持
された電圧差よりも小さくなる。端子６４の電圧変化と
同様の作用で、出力電圧Ｖoutが階調電圧Ｖin付近に近
づくと、容量素子２２の両端の電圧差が小さくなったこ
とにより、nMOSトランジスタ１２のゲートバイアスが第
１駆動期間終了時の電圧よりも上がり、nMOSトランジス
タ１２がオンとなってしまう。このとき、pMOSトランジ
スタ１１とnMOSトランジスタ１２とが同時にオンとなる
状態が生じ、このような状態では、出力電圧Ｖoutの精
度は低下し、また電源電圧Ｅ１からＥ２へ貫通電流が流
れるため、消費電力が増加するという問題が生じる。

【００９２】以上のように、図８においては第２駆動期
間で、スイッチ３１やスイッチ４１が一時的にオンとな
る場合があり、その場合には、第１回路１０に貫通電流
が流れて消費電力が増加するという現象が起きる。電圧
制御手段３０及び４０双方に第４実施形態例を用いる場
合には、図８におけるスイッチ３１と同様の作用をする
ＣＭＯＳ構成の図４のスイッチ３５、３６や、図８にお
けるスイッチ４１と同様の作用をするＣＭＯＳ構成の２
つのスイッチが、第２駆動期間で一時的にオンとなる場
合があり、同様に、第１回路１０に貫通電流が流れて消
費電力が増加する現象が起きる。このような消費電力の
増加を最小限に抑えるためには、１データ出力期間にお
いて、図７(ａ)の第１駆動期間と第２駆動期間との２段
階の駆動を少なくとも２回以上繰り返す必要がある。１
回目の第２駆動期間の間隔を短くすれば、貫通電流によ
る消費電力の増加を最小限に抑えることができる。

【００９３】また、１回目の第１駆動期間と第２駆動期
間との駆動により、出力電圧Ｖoutは階調電圧Ｖinにあ
る程度近づいているため、２回目以降の駆動によって容
易に階調電圧Ｖinと等しい電圧を出力することができ
る。階調電圧Ｖinと出力電圧Ｖoutとの電圧差がある程
度小さい場合には、第２駆動期間で端子６４や端子６５
の電圧が電源電圧Ｅ１を大きく上回ったり、電源電圧Ｅ
２を大きく下回ったりすることはないので、貫通電流は
生じない。従って、２回目以降の駆動では、第２駆動期
間に貫通電流を生じることはない。

【００９４】以上のように、本実施形態例では、プリチ
ャージを必要とせず、また、出力電圧Ｖoutを引き上げ
る動作と引き下げる動作を同じタイミングで行い、階調
電圧Ｖinと等しい電圧を出力することができる。更に、
図７(ａ)の第１駆動期間と第２駆動期間の２段階の駆動
を少なくとも２回以上繰り返すことにより、比較的消費
電力の小さい駆動回路を実現することができる。

【００９５】第８実施形態例図９は、本発明の第８実施形態例における駆動回路を示
す図である。同図では、図６(ａ)の出力端子６２にスイ
ッチ１７を介して電圧源Ｅ５を接続している。また、各
スイッチの制御方法は図７（ａ）と同様とする。

【００９６】以下に、図７(ａ)及び図９を参照して、本
実施形態例の作用と効果について説明する。まず、第１
駆動期間では、スイッチ１７をオンとして電圧源Ｅ５で
データ線をプリチャージする。電圧源Ｅ５は階調電圧Ｖ
inに近い任意の電圧供給源であればよく、例えば電圧源
Ｅ５が階調電圧Ｖinに近いガンマ補正用電源電圧でもよ
い。その場合、ＶinとＶoutとの電圧差はいつも小さい
ので、第７実施形態例で述べたような第２駆動期間にお
ける貫通電流の発生を防ぐことができる。

【００９７】第９実施形態例図１０は、本発明の第９実施形態例における液晶表示装
置のデータドライバの構成を示す回路図であり、図１５
に示した従来技術におけるオペアンプ１０２を出力回路
６０に置き換えた構成例である。

【００９８】図１０では、抵抗ストリング１００の各接
続端子で階調電圧を生成し、デコーダ１０１で任意の階
調電圧を選択し、出力回路６０で階調電圧を電流増幅し
て出力する。この出力回路６０には、上記第１〜第８実
施形態例を適宜用いることができる。上記各実施形態例
における入力端子６１は、図１０のデコーダ１０１の出
力端子と接続し、上記各実施形態例における出力端子６
２は、図１０の出力端子群１０４となる。また、出力回
路６０に含まれる各スイッチは、各出力回路に共通なス
イッチ制御信号７１によって制御される。

【００９９】出力回路６０に含まれる各スイッチは、各
出力回路に共通な端子６３から供給されるスイッチ制御
信号によって制御される。このように本実施形態例は、
従来のデータドライバのオペアンプを第１〜第８の実施
形態例に置き換えるだけで、新しいデータドライバを簡
単に構成することができる。第１〜第８実施形態例にお
いては、静消費電力を生じないので、新しいデータドラ
イバは従来のデータドライバよりも消費電力を大幅に削
減することができる。なお、第１、第２及び第９の各実
施形態例では、出力する階調電圧に対応してプリチャー
ジ電圧を変える場合には、各出力回路毎にプリチャージ
制御回路を付加する必要がある。

【０１００】本実施形態例では、出力回路６０に含まれ
る容量素子を第１駆動期間毎に充電しなければならない
ため、デコーダ１０１の出力インピーダンスが比較的小
さくなるように、抵抗ストリング１００及びデコーダ１
０１を構成することが好ましい。

【０１０１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。前記各実施形態例で説明した本発明の液晶
表示装置の駆動回路及び駆動方法について、シミュレー
ションにより具体的に実施し、出力電圧及び消費電力の
解析から本発明の効果を実証する。

【０１０２】シミュレーションは、上記各実施形態例に
おける出力端子６２に、対角１０インチのＳＶＧＡパネ
ルに相当する１データ線負荷７０を接続し、１データ線
負荷７０への出力電圧及び駆動回路の消費電力を調べ
る。なお、１データ線負荷７０は、２０ｐＦの容量素子
２個と１０ｋΩの抵抗とから構成するパイ型の等価回路
とし、また、１データ出力期間は約３０μｓとした。

【０１０３】また、本発明の各実施形態例における駆動
回路の消費電力と比較するため、図１７に示した従来技
術のオペアンプの消費電力を単純に見積もる。図１７の
オペアンプにおいて、電源電圧ＶＤＤを５Ｖ、ＶＳＳを
０Ｖとし、bias２及びbias３の制御によって差動段１２
０、１３０双方に５μＡの電流を定常的に流すとする
と、オペアンプ１個の消費する静消費電力は約５０μＷ
となる。この計算値を各実施形態例の消費電力と比較す
る。

【０１０４】実施例１まず、プリチャージが必要な第１〜第４実施形態例に対
応する実施例１について説明する。図１１は、本実施例
における駆動回路を説明するための図であり、(ａ)はシ
ミュレーション回路、(ｂ)はスイッチ制御信号のタイミ
ングチャートを夫々示す。図１２は、図１１(ａ)におけ
る階調電圧Ｖin及びデータ線負荷７０に夫々出力される
出力波形のシミュレーション結果を示すグラフである。

【０１０５】本実施例では、第１実施形態例における電
圧制御手段３０として第４実施形態例における電圧制御
手段３０を用いている。また、第２及び第３実施形態例
における効果は、本実施例から容易に推測できるのでそ
の説明は省略する。

【０１０６】図１１(ａ)では、各電圧源はＥ１＝５Ｖ、
Ｅ２＝Ｅ３＝０Ｖとし、各スイッチは、スイッチ１５を
nMOSトランジスタから構成し、他は全てＣＭＯＳスイッ
チから構成した。各ＭＯＳトランジスタの素子サイズ
は、nMOSトランジスタ及びpMOSトランジスタのチャネル
長（Ｌｎ、Ｌｐ）を共に約１μｍとし、チャネル幅はpM
OSトランジスタをＷｐ、nMOSトランジスタをＷｎとして
図中に記した。また、ＭＯＳトランジスタのしきい値電
圧は、基板電圧がソース電圧と等しい状態で、pMOSトラ
ンジスタは−１Ｖ、nMOSトランジスタは１Ｖとした。容
量素子２１は、pMOSトランジスタ１１のゲート容量に比
べて十分大きい２ｐＦの素子を用いた。図１１(ｂ)で
は、第１駆動期間（ｔ０〜ｔ２）を約２μｓ、第２駆動
期間（ｔ２〜ｔ３）を約２８μｓとし、第１駆動期間の
前半（ｔ０〜ｔ１）及び後半（ｔ１〜ｔ２）は夫々約１
μｓとした。

【０１０７】図１２は、１データ出力期間（約３０μ
ｓ）に同期させて０Ｖ又は５Ｖを、図１１(ａ)に示す回
路の階調電圧Ｖinとして入力したときの出力波形であ
る。図１２では、階調電圧Ｖinを破線で示し、データ線
負荷７０に出力される出力波形を実線で示している。ま
た、スイッチ制御信号のタイミングと出力波形の変化と
の対応を示すため、図中の０〜３０μｓではｔ２、ｔ３
を示し、同様に３０〜６０μｓではｔ０、ｔ２、ｔ３を
括弧付きで示す。このような表示は、以下の実施例でも
同様に行う。

【０１０８】図１２におけるシミュレーション結果よ
り、出力波形の変化は、ｔ０〜ｔ２では電圧Ｅ２（０
Ｖ）にプリチャージされ、ｔ２〜ｔ３で階調電圧Ｖinと
ほぼ等しい電圧が出力されている。このことから、図１
１(ａ)の駆動回路が、階調電圧Ｖinとほぼ等しい電圧を
出力することができ、また、電源電圧範囲と等しい出力
電圧範囲をもつことが可能であることが示された。この
とき電源電圧５Ｖで消費される電力は、１データ線負荷
７０の充放電電力を含めて約１７μＷであった。なお、
これには、スイッチ制御に要する消費電力は十分小さい
ため含めていない。

【０１０９】図１７のオペアンプで図１１（ａ）のデー
タ線負荷７０を０Ｖと５Ｖに交互に駆動する場合の消費
電力と比較すると、このときのオペアンプの全消費電力
は、静消費電力５０μＷと１データ線負荷７０の充放電
電力約９μＷを合わせ、約５９μＷである。従って、０
Ｖと５Ｖを交互に駆動する場合、本実施例の消費電力は
オペアンプの僅か約２９％である。しかし、これはオペ
アンプの最大消費電力であるが、本実施例の最大消費電
力ではない。

【０１１０】本実施例の消費電力が最大になるのは、５
Ｖ一定で駆動するときであり、そのときの消費電力は約
３３μＷである。これは駆動電圧が一定の場合でも、本
実施例は１データ出力期間毎１データ線負荷７０を０Ｖ
にプリチャージしなければならないからである。一方、
このときのオペアンプの消費電力は、１データ線負荷７
０の充放電を行なわないので、静消費電力の約５０μＷ
だけである。従って、５Ｖ一定で駆動する場合は、本実
施例の消費電力はオペアンプの約６６％である。このこ
とから、駆動する電圧により消費電力の比率は多少異な
るが、本実施例は図１７のオペアンプより低消費電力で
あることが示された。

【０１１１】また、図１１(ａ)で、電源電圧Ｅ３として
４Ｖ付近の電源電圧を用いれば、容量素子２１の充放電
電力が小さくなり、更に消費電力を削減することも可能
である。本実施例は、第１及び第４実施形態例の実例と
して説明したものであるが、駆動回路の作用及び効果
は、第２及び第３実施形態例についても容易に推測する
ことができる。

【０１１２】実施例２次に、プリチャージを必要としない第５〜第７実施形態
例の実施例２について説明する。図１３は、本実施例に
おける駆動回路を説明するための図であり、(ａ)はシミ
ュレーション回路、(ｂ)はスイッチ制御信号のタイミン
グチャートを夫々示す。図１４は、図１３(ａ)における
階調電圧Ｖin及びデータ線負荷７０に夫々出力される出
力波形のシミュレーション結果を示すグラフ図である。

【０１１３】本実施例は、第７実施形態例における電圧
制御手段３０及び電圧制御手段４０に、第４実施形態例
の電圧制御手段の構成原理を適用した例である。本実施
例では、作用が複雑である第７実施形態例の効果につい
て説明し、他の実施形態例の効果は、本実施例及び実施
例１から容易に推測できるので、詳しい説明は省略す
る。

【０１１４】図１３(ａ)では、各電圧源はＥ１＝Ｅ４＝
５Ｖ、Ｅ２＝Ｅ３＝０Ｖとし、各スイッチは全てＣＭＯ
Ｓスイッチから構成した。各ＭＯＳトランジスタのしき
い値電圧及び素子サイズの表示は、実施例１の場合と同
様である。容量素子２１、２２には夫々、pMOSトランジ
スタ１１及びnMOSトランジスタ１２のゲート容量に比べ
て十分大きい２ｐＦの素子を用いた。

【０１１５】図１３(ｂ)では、１データ出力期間に第１
駆動期間と第２駆動期間との２段階の駆動を２回繰り返
し、１回目の第１駆動期間（ｔ０〜ｔ２）及び第２駆動
期間（ｔ２〜ｔ３）を夫々約１μｓ及び約５００ｎｓと
し、２回目の第１駆動期間（ｔ３〜ｔ５）及び第２駆動
期間（ｔ５〜ｔ６）を約１μｓ及び約２７．５μｓと
し、双方の第１駆動期間の前半と後半とは約５００ｎｓ
とした。

【０１１６】図１４は、１データ出力期間（約３０μ
ｓ）に同期させて０Ｖ又は５Ｖを、図１３(ａ)に示す回
路の階調電圧Ｖinとして入力したときの出力波形であ
る。図１４では、階調電圧Ｖinを破線で示し、データ線
負荷７０に出力される出力波形を実線で示している。同
図のシミュレーション結果より、出力波形の変化は、ｔ
０〜ｔ２では前出力期間の電圧が保持され、ｔ２〜ｔ３
で階調電圧Ｖinに近づいていくことが分かる。しかし、
１回目の第２駆動期間（ｔ２〜ｔ３）では、ＶinとＶou
tとの電圧差が大きいため貫通電流が生じ、５Ｖを出力
する０〜３０μｓの出力期間では約３．８Ｖまでしか到
達しておらず、また０Ｖを出力する３０〜６０μｓの出
力期間では約１．２Ｖまでしか到達していない。しか
し、２回目の第２駆動期間（ｔ５〜ｔ６）では、Ｖinと
Ｖoutとの電圧差が小さくなっているため貫通電流は生
じず、階調電圧Ｖinと等しい電圧が出力されている。こ
のことから、本実施例が階調電圧Ｖinとほぼ等しい電圧
を出力することができ、また、電源電圧範囲と等しい出
力電圧範囲をもつことが可能であることが示された。こ
のとき、電源電圧５Ｖで消費される電力は、１データ線
負荷７０の充放電電力を含めて約３９μＷであった。な
お、これにはスイッチ制御に要する消費電力は十分小さ
いため含めていない。

【０１１７】実施例１と同様に、図１７のオペアンプで
図１１（ａ）のデータ線負荷７０を０Ｖと５Ｖに交互に
駆動する場合の消費電力約５９μＷと比較すると、本実
施例の消費電力はオペアンプの約６６％となる。このこ
とから本実施例は、オペアンプよりも消費電力を削減す
ることができることが分かる。また、５Ｖ一定で駆動す
るときの消費電力を比較すると、オペアンプが約５０μ
Ｗに対し本実施例は約６μＷであり、本実施例の消費電
力はオペアンプの約１２％となり、本実施例はオペアン
プよりも大幅に消費電力を削減することができることが
分かる。

【０１１８】このように、０Ｖ及び５Ｖを交互に駆動す
る場合と５Ｖ一定で駆動する場合とで消費電力の比に大
きく差が出る理由は、つまり、０Ｖと５Ｖとを交互に駆
動する場合の本実施例では貫通電流による電力消費を生
じるが、駆動電圧が一定の場合の本実施例では貫通電流
は生じず、容量素子２１、２２双方の充放電電力の消費
のみが生じるからである。このことから、本実施例は図
１７のオペアンプよりも低消費電力であることが示され
た。

【０１１９】また、図１３(ａ)において、電源電圧Ｅ３
として４Ｖ付近、電源電圧Ｅ４として１Ｖ付近の電源電
圧を夫々用いれば、容量素子２１の充放電電力が小さく
なり、更に消費電力を削減することも可能である。な
お、本実施例は、第７実施形態例の実例として説明した
ものであるが、貫通電流が生じない第５実施形態例や第
６実施形態例や第９実施形態例では、本実施例よりも更
に消費電力が小さいことは明らかである。

【０１２０】以上のように、本発明を適用した液晶表示
装置の駆動回路は、ソースを電圧源に接続し、ゲートバ
イアスに対応してドレイン電流を出力端子に供給するＭ
ＯＳトランジスタ及び出力端子への電流の供給を制御す
るスイッチを含む第１回路と、ゲート・ソース間電圧を
しきい値電圧に制御された上記ＭＯＳトランジスタのゲ
ートに、容量素子を介して階調電圧と出力端子の電圧を
切り替えてバイアスする第２回路とを備える。本駆動回
路では、第１回路及び第２回路の各スイッチを夫々制御
することにより、階調電圧と出力端子の電圧との電圧差
が十分小さくなるようにＭＯＳトランジスタを動作させ
ることができる。これにより、階調電圧と等しい電圧を
出力することができ、また、電源電圧範囲内の任意の電
圧を出力することができるので、高精度で広範囲な電圧
出力が可能になる。また、第１回路及び第２回路におい
ては、定常的に流れる電流がないため、静消費電力を消
費することなく駆動回路全体の消費電力を低減すること
ができる。

【０１２１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の液晶表示装置の駆動回路
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した液晶表示
装置の駆動回路も、本発明の範囲に含まれる。

【０１２２】

【発明の効果】以上説明したように、本発明の液晶表示
装置の駆動回路は、定常的な電力消費を伴わない回路構
成を備えており、出力電圧範囲を広くすると共に、低消
費電力を実現することができるという顕著な効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャート、
同図(ｃ)は出力電圧の様子を示す波形図である。

【図２】本発明の２実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャートで
ある。

【図３】本発明の第３実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャートで
ある。

【図４】本発明の第４実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャートで
ある。

【図５】本発明の第５実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャートで
ある。

【図６】本発明の第６実施形態例を示す図であり、同図
(ａ)は駆動回路の構成、同図(ｂ)は同図(ａ)の各スイッ
チを制御するスイッチ制御信号のタイミングチャートで
ある。

【図７】本発明の第７実施形態例を示す図であり、同図
(ａ)は図６(ａ)の駆動回路を図６(ｂ)と異なるスイッチ
制御方法で駆動するときのスイッチ制御信号のタイミン
グチャート、同図(ｂ)は出力電圧の様子を示す波形図で
ある。

【図８】第７実施形態例の作用を説明するための回路図
である。

【図９】本発明の第８実施形態例を示す回路図である。

【図１０】本発明の第９実施形態例を示す図であり、液
晶表示装置のデータドライバの構成を示す図である。

【図１１】本発明の第１実施例を示す図であり、同図
(ａ)はシミュレーション回路、同図(ｂ)は同図(ａ)の各
スイッチを制御するスイッチ制御信号のタイミングチャ
ートである。

【図１２】第１実施例における入力階調電圧と出力電圧
の様子を示す波形図である。

【図１３】本発明の第２実施例を示す図であり、同図
(ａ)はシミュレーション回路、同図(ｂ)は同図(ａ)の各
スイッチを制御するスイッチ制御信号のタイミングチャ
ートである。

【図１４】第２実施例における入力階調電圧と出力電圧
の様子を示す波形図である。

【図１５】従来のオペアンプを用いた液晶表示装置のデ
ータドライバの構成を示す図である。

【図１６】図１５に適用可能な最も単純なＣＭＯＳオペ
アンプの例であり、(ａ)は帰還をかけるオペアンプの構
成を、(ｂ)はオペアンプの内部構成を夫々示す回路図で
ある。

【図１７】図１５に適用可能で、図１６のオペアンプよ
り高性能・低消費電力型のＣＭＯＳオペアンプの例で、
図１７(ａ)は帰還をかけるオペアンプの構成、図１７
(ｂ)はオペアンプの内部構成を詳細に示す図である。

【図１８】静消費電力を生じない低消費電力の駆動回路
の従来例であり、同図(ａ)及び(ｂ)は夫々駆動回路の構
成を示している。

【図１９】静消費電力を生じない低消費電力の駆動回路
の従来例であり、同図(ａ)は図１８(ａ)及び(ｂ)の各ス
イッチを制御するスイッチ制御信号のタイミングチャー
ト、図１９(ｂ)は駆動回路の構成を夫々示す。

【符号の説明】

１０第１回路１１、３２、１１１、１２４、１２５ pMOSトランジス
タ１２、４２、１１２、１２１〜１２３ nMOSトランジス
タ１３〜１７、３１、３３〜３６、４１スイッチ２１、２２、１１３、１１５容量素子２０第２回路３０、４０電圧制御手段５０電圧切替え手段５１〜５４、２００〜２０３、３００〜３０３スイッ
チ６０出力回路６１入力端子６２出力端子６３Ａ、６３Ｂ、６４、６５、３７、４７、１０３、１
２６端子７０１データ線負荷７１スイッチ制御信号１００抵抗ストリング１０１デコーダ１０２オペアンプ１０３バイアス電圧１０４出力端子群１１０増幅段１１４、１１６抵抗素子１２０、１３０差動段１３１〜１３３、１４１、１４２ pMOSトランジスタ１３４、１３５、１４３、１４４ nMOSトランジスタＥ１〜Ｅ５、ＶＤＤ、ＶＳＳ電圧源Ｖin、Ｖin1、Ｖin2 階調電圧Ｖout 出力電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｚ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 520 G02F 1/133 550 G02F 1/133 575 G09G 3/20 621 H03K 17/687

Claims

(57)【特許請求の範囲】

【請求項１】走査信号で選択された画素電極に印加す
る階調電圧を供給するためのデータ線を駆動し、フレー
ム周期で階調電圧を書き換えることによって画像を表示
する液晶表示装置の駆動回路において、任意の階調電圧でデータ線を駆動する１データ駆動期間
が少なくとも第１駆動期間と第２駆動期間とを含み、前記第１駆動期間に出力端子を第１電圧にプリチャージ
するプリチャージ手段と、ソースが第２電圧の電圧源に接続されゲートバイアスに
対応してドレイン電流を前記出力端子に供給する第１の
絶縁ゲート型トランジスタ、及び、前記第１駆動期間に
前記ドレイン電流の前記出力端子への供給を遮断し前記
第２駆動期間に前記ドレイン電流を前記出力端子へ供給
するように制御する第１のスイッチ手段を有する第１回
路と、前記第１駆動期間終了時までに前記第１の絶縁ゲート型
トランジスタのゲート・ソース間電圧をしきい値電圧に
変化させるゲート電圧制御手段、一端が前記第１の絶縁
ゲート型トランジスタのゲートに接続された容量素子、
並びに、該容量素子の他端と入力端子との接続・遮断及
び前記容量素子の他端と前記出力端子との接続・遮断を
制御する第２のスイッチ手段とを有する第２回路とを備
えることを特徴とする液晶表示装置の駆動回路。
【請求項２】前記ゲート電圧制御手段は、ドレイン及
びゲートが相互に接続され前記第１の絶縁ゲート型トラ
ンジスタと同じ導電型の第２の絶縁ゲート型トランジス
タと、該第２のトランジスタのソースと前記第２電圧の
電圧源との間に配設される第３のスイッチ手段と、前記
第２の絶縁ゲート型トランジスタのドレイン・ゲート共
通端子と第３電圧の電圧源との間に配設される第４のス
イッチ手段と、前記ドレイン・ゲート共通端子と前記第
１の絶縁ゲート型トランジスタのゲートとの間に配設さ
れる第５のスイッチ手段とを備え、前記第３及び第４のスイッチ手段、並びに前記第５のス
イッチ手段の制御によって、前記第１駆動期間終了時ま
でに前記第１の絶縁ゲート型トランジスタのゲート・ソ
ース間電圧をしきい値電圧に変化させることを特徴とす
る請求項１に記載の液晶表示装置の駆動回路。
【請求項３】前記ゲート電圧制御手段は、前記第１の
絶縁ゲート型トランジスタのドレインとゲートとの間に
配設される第３のスイッチ手段と、前記ゲートと第３電
圧の電圧源との間に配設される第４のスイッチ手段とを
備え、前記第３及び第４のスイッチ手段の制御によって、前記
第１駆動期間終了時までに前記第１の絶縁ゲート型トラ
ンジスタのゲート・ソース間電圧をしきい値電圧に変化
させることを特徴とする請求項１に記載の液晶表示装置
の駆動回路。
【請求項４】走査信号で選択された画素電極に印加す
る階調電圧を供給するためのデータ線を駆動し、フレー
ム周期で階調電圧を書き換えることによって画像を表示
する液晶表示装置の駆動回路において、任意の階調電圧でデータ線を駆動する１データ駆動期間
が少なくとも第１駆動期間と第２駆動期間とを含み、ソースが第１の電圧源に接続されゲートバイアスに対応
してドレイン電流を前記出力端子に供給する第１のｐチ
ャネル絶縁ゲート型トランジスタ、ソースが第２の電圧
源に接続されゲートバイアスに対応してドレイン電流を
前記出力端子に供給する第１のｎチャネル絶縁ゲート型
トランジスタ、前記第１駆動期間に前記第１のｐチャネ
ル絶縁ゲート型トランジスタのドレイン電流の前記出力
端子への供給を遮断し前記第２駆動期間に前記第１のｐ
チャネル絶縁ゲート型トランジスタのドレイン電流を前
記出力端子へ供給するように制御する第１のスイッチ手
段、及び、前記第１駆動期間に前記第１のｎチャネル絶
縁ゲート型トランジスタのドレイン電流の前記出力端子
への供給を遮断し前記第２駆動期間に前記第１のｐチャ
ネル絶縁ゲート型トランジスタのドレイン電流を前記出
力端子へ供給するように制御する第２のスイッチ手段を
有する第１回路と、前記第１駆動期間終了時までに前記第１のｐチャネル絶
縁ゲート型トランジスタのゲート・ソース間電圧をしき
い値電圧に変化させる第１のゲート電圧制御手段、前記
第１駆動期間終了時までに前記第１のnチャネル絶縁ゲ
ート型トランジスタのゲート・ソース間電圧をしきい値
電圧に変化させる第２のゲート電圧制御手段、一端が前
記第１のｐチャネル絶縁ゲート型トランジスタのゲート
に接続された第１の容量素子、一端が前記第１のｎチャ
ネル絶縁ゲート型トランジスタのゲートに接続された第
２の容量素子、前記第１の容量素子の他端と入力端子と
の接続・遮断及び前記第１の容量素子の他端と前記出力
端子との接続・遮断を制御する第３のスイッチ手段、及
び、前記第２の容量素子の他端と入力端子との接続・遮
断及び前記第２の容量素子の他端と前記出力端子との接
続・遮断を制御する第４のスイッチ手段を有する第２回
路とを備えることを特徴とする液晶表示装置の駆動回
路。
【請求項５】前記第３のスイッチ手段と前記第４のス
イッチ手段とが同一のスイッチ手段から成ることを特徴
とする請求項４に記載の液晶表示装置の駆動回路。
【請求項６】前記第１のゲート電圧制御手段は、ドレ
インとゲートとが相互に接続された第２のｐチャネル絶
縁ゲート型トランジスタと、該第２のｐチャネル絶縁ゲ
ート型トランジスタのソースと前記第１の電圧源との間
に配設される第５のスイッチ手段と、前記第２のｐチャ
ネル絶縁ゲート型トランジスタのドレイン・ゲート共通
端子と第３の電圧源との間に配設される第６のスイッチ
手段と、前記ドレイン・ゲート共通端子と前記第１のｐ
チャネル絶縁ゲート型トランジスタのゲートとの間に配
設される第７のスイッチ手段とを備え、前記第５及び第６のスイッチ手段、並びに前記第７のス
イッチ手段の制御によって、前記第１駆動期間終了時ま
でに前記第１のｐチャネル絶縁ゲート型トランジスタの
ゲート・ソース間電圧をしきい値電圧に変化させること
を特徴とする請求項４に記載の液晶表示装置の駆動回
路。
【請求項７】前記第２のゲート電圧制御手段は、ドレ
インとゲートとが相互に接続された第２のｎチャネル絶
縁ゲート型トランジスタと、該第２のｎチャネル絶縁ゲ
ート型トランジスタのソースと前記第２の電圧源との間
に配設される第８のスイッチ手段と、前記第２のｎチャ
ネル絶縁ゲート型トランジスタのドレイン・ゲート共通
端子と第４の電圧源との間に配設される第９のスイッチ
手段と、前記ドレイン・ゲート共通端子と前記第１のｎ
チャネル絶縁ゲート型トランジスタのゲートとの間に配
設される第１０のスイッチ手段とを備え、前記第８及び第９のスイッチ手段、並びに前記第１０の
スイッチ手段の制御によって、前記第１駆動期間終了時
までに前記第１のｎチャネル絶縁ゲート型トランジスタ
のゲート・ソース間電圧をしきい値電圧に変化させるこ
とを特徴とする請求項４に記載の液晶表示装置の駆動回
路。
【請求項８】前記第１のゲート電圧制御手段が、前記
第１のｐチャネル絶縁ゲート型トランジスタのドレイン
とゲートとの間に配設される第５のスイッチ手段と、前
記トランジスタのゲートと第３の電圧源との間に配設さ
れる第６のスイッチ手段とを備え、前記第５及び第６のスイッチ手段の制御によって、前記
第１駆動期間終了時までに前記第１のｐチャネル絶縁ゲ
ート型トランジスタのゲート・ソース間電圧をしきい値
電圧に変化させることを特徴とする請求項４に記載の液
晶表示装置の駆動回路。
【請求項９】前記第２の電圧制御手段が、前記第１の
ｎチャネル絶縁ゲート型トランジスタのドレインとゲー
トとの間に配設される第７のスイッチ手段と、前記トラ
ンジスタのゲートと第４の電圧源との間に配設される第
８のスイッチ手段とを備え、前記第７及び第８のスイッチ手段の制御によって、前記
第１駆動期間終了時までに前記第１のｎチャネル絶縁ゲ
ート型トランジスタのゲート・ソース間電圧をしきい値
電圧に変化させることを特徴とする請求項４に記載の液
晶表示装置の駆動回路。