JP4964877B2 - アナログ出力回路およびデータ信号線駆動回路ならびに表示装置、電位書き込み方法 - Google Patents

Description

本発明は、容量性負荷を充放電するアナログ出力回路に関するものである。

液晶表示装置のデータ信号線および画素は、充放電対象となる容量性負荷である。データ信号線駆動回路は、これらの容量性負荷を、データ信号に対応したアナログ電圧によって充放電する。当該アナログ電圧は、例えばデータ信号線駆動回路がデジタルドライバである場合には、データ信号線駆動回路の内部において、デジタルのデータ信号が外部から入力される電源電圧を用いてアナログ信号に変換されることにより生成される。生成されたアナログ電圧は、容量性負荷を充放電するに十分な駆動能力を有するアナログ出力回路から出力される。

このようなアナログ出力回路の第１の従来技術として、オペアンプを用いたアナログアンプを基本構成とする回路がある。図３０に、このようなアナログアンプをボルテージフォロワにて構成した場合の回路図を示す。

同図において、オペアンプ３５１の非反転入力端子には入力電圧Ｖｉｎが入力される。オペアンプ３５１の出力電圧Ｖｏｕｔの出力端子はスイッチＳＷ３０２を介してオペアンプ３５１の反転入力端子に接続されている。反転入力端子とＧＮＤとの間には、配線容量とこのオペアンプ３５１の入力容量との和の容量Ｃｉｎが存在するとしている。反転入力端子と入力電圧Ｖｉｎの入力端子との間には、オペアンプ３５１のオフセットを補償するための容量Ｃｏｃが設けられ、この容量Ｃｏｃと上記入力端子との間にはスイッチＳＷ３０１が設けられている。また、上記出力端子と、容量ＣｏｃとスイッチＳｗ３０１との接続点との間には、スイッチＳＷ３０３が設けられている。なお、Ｃｏｃ＞＞Ｃｉｎである。

次に、図３１（ａ）に、このアナログ出力回路のスイッチＳＷ３０１〜ＳＷ３０３の動作タイミング図を示す。

オペアンプ３５１のオフセット補償を行うオフセットキャンセル期間には、スイッチＳＷ３０１・ＳＷ３０２がＯＮ状態、スイッチＳＷ３０３がＯＦＦ状態とされる。これにより、図３１（ｂ）のような接続関係となり、反転入力端子が出力端子と同じ電圧のＶｉｎ＋Ｖｏｆとなる。Ｖｏｆは出力電圧Ｖｏｕｔのオフセット電圧である。このとき、容量Ｃｏｃには電圧Ｖｏｆが印加される。

次に、オペアンプ３５１の通常動作期間には、スイッチＳＷ３０１・ＳＷ３０２がＯＦＦ状態、スイッチＳＷ３０３がＯＮ状態とされる。このとき、Ｃｏｃ＞＞Ｃｉｎであることから、反転入力端子の電圧がＶｉｎ＋Ｖｏｆに保たれたまま、容量Ｃｏｃの電圧が電圧Ｖｏｆに維持される。従って、出力電圧Ｖｏｕｔはオフセットが補償されて入力電圧Ｖｉｎに等しくなる。

また、前記アナログ出力回路の第２の従来技術として、ソースフォロワを基本構成とする回路がある。図３２に、このようなソースフォロワを用いたアナログ出力回路の構成を示す。

同図において、ｐチャネル型のＭＯＳトランジスタ４５１のゲートには、スイッチＳＷ４０１を介して入力電圧Ｖｉｎが入力される。当該ゲートとＧＮＤとの間には、配線容量とこのＭＯＳトランジスタ４５１の入力容量との和の容量Ｃｉｎが存在するとしている。ＭＯＳトランジスタ４５１のドレインはＧＮＤに接続されており、ソースは当該アナログ出力回路の出力電圧Ｖｏｕｔの出力端子となっている。上記出力端子と、入力電圧Ｖｉｎの入力端子との間には、スイッチＳＷ４０２とスイッチ４０３とが、スイッチＳＷ４０２が上記入力端子側となるように直列に接続されている。スイッチＳＷ４０２とスイッチＳＷ４０３との接続点と、ＭＯＳトランジスタ４５１のゲートとの間には、当該ソースフォロワのオフセットを補償するための容量Ｃｏｃが設けられている。また、ＭＯＳトランジスタ４５１のソースすなわち前記出力端子に向けて定電流を流す定電流源４５２が設けられている。

次に、図３３（ａ）に、このアナログ出力回路のスイッチＳＷ４０１〜ＳＷ４０３の動作タイミング図を示す。

ソースフォロワのオフセット補償を行うオフセットキャンセル期間には、スイッチＳＷ４０１・ＳＷ４０３がＯＮ状態、スイッチＳＷ４０２がＯＦＦ状態とされる。これにより、図３３（ｂ）のような接続関係となる。出力電圧Ｖｏｕｔの出力端子には容量性負荷が接続されており、初期状態では出力電圧Ｖｏｕｔが低いためにＭＯＳトランジスタ４５１はＯＦＦ状態にある。従って、定電流源４５２からの電流により容量性負荷が充電されて出力電圧Ｖｏｕｔが次第に上昇し、ＭＯＳトランジスタ４５１の閾値電圧を越えると、ＭＯＳトランジスタ４５１がＯＮ状態となる。その後、ＭＯＳトランジスタ４５１のゲート−ソース間電圧が、定電流源４５２からの電流値に対応した値に達すると、負荷への充電が止まり、定常状態となる。

このとき、ソースフォロワのオフセット電圧Ｖｏｆは、ＭＯＳトランジスタ４５１のゲート−ソース間電圧である。出力電圧Ｖｏｕｔは入力電圧Ｖｉｎ＋オフセット電圧Ｖｏｆであるから、図３３（ｂ）では、容量Ｃｏｃにこのオフセット電圧Ｖｏｆが印加される。

次に、ソースフォロワの通常動作期間には、スイッチＳＷ４０１・ＳＷ４０３がＯＦＦ状態、スイッチＳＷ４０２がＯＮ状態とされる。このとき、Ｃｏｃ＞＞Ｃｉｎであることから、容量Ｃｏｃの電圧が電圧Ｖｏｆに維持され、ＭＯＳトランジスタ４５１のゲート電圧が、Ｖｉｎ−Ｖｏｆとなる。従って、ＭＯＳトランジスタ４５１のソース電圧すなわち出力電圧ＶｏｕｔはＶｉｎとなり、オフセットが補償される。負荷容量が電圧Ｖｉｎに充電し直されると、ソースフォロワは定常状態に達する。

また、特許文献１には、容量性負荷を駆動するための、予備充放電回路を備えた駆動回路が開示されている。この駆動回路は、予備充電期間にアナログアンプで容量性負荷の充電を行ってから、残りの期間に、電流供給能力が抑えられた回路で容量性負荷を所望の電圧にまで充電するものである。

図３４に、特許文献１の上記駆動回路の構成を示す。

図３４において、予備充放電回路１２０は、入力端子１０１に電圧Ｖｉｎが与えられたとき、出力電圧Ｖｏｕｔを電圧Ｖｉｎに十分近い電圧レベルまで高速に予備充放電する回路である。また出力回路１００は、出力端子１０２を高い電圧精度で電圧Ｖｉｎに駆動できる回路である。予備充放電回路１２０は、第１差動回路１２１と第１出力段１３０と、第２差動回路１２２と第２出力段１４０とを備えている。

第１出力段１３０は、充電手段３１１と第１定電流回路３２１とを含み、第２出力段１４０は放電手段４１１と第２定電流回路４２１とを含む。

第１差動回路１２１は、ＰＭＯＳトランジスタ２１１、２１２よりなるカレントミラー回路を負荷に備えた差動対ＮＭＯＳトランジスタ２１３、２１４から構成されている。より詳細には、ソースが共通接続され、定電流源２１５の一端に接続され、ゲートが、入力端子１０１（Ｖｉｎ）、出力端子１０２（Ｖｏｕｔ）にそれぞれ接続されたＮＭＯＳトランジスタ２１３、２１４と、ソースがＶＤＤに接続され、ゲートがＰＭＯＳトランジスタ２１２のゲートに接続され、ドレインがＮＭＯＳトランジスタ２１３のドレインに接続されたＰＭＯＳトランジスタ２１１（カレントミラー回路の電流出力側トランジスタ）と、ソースが高位側電源ＶＤＤに接続され、ドレインとゲートとが接続されてＮＭＯＳトランジスタ２１４のドレインに接続されたＰＭＯＳトランジスタ２１２（カレントミラー回路の電流入力側トランジスタ）と、定電流源２１５の他端と低位側電源ＶＳＳとの間に接続されるスイッチ５２１と、を備えている。差動ＮＭＯＳトランジスタ２１３、２１４は、サイズが等しい。ＮＭＯＳトランジスタ２１３のドレイン電圧を第１差動回路１２１の出力とする。

また第１出力段１３０では、充電手段として、ドレインが出力端子１０２に接続され、第１差動回路１２１の出力電圧がゲートに入力され、ソースがスイッチ５３１を介して、高位側電源ＶＤＤに接続されるＰＭＯＳトランジスタ３１１を備え、第１定電流回路として、一端が出力端子１０２に接続され、他端がスイッチ５３２を介して低位側電源ＶＳＳに接続された定電流回路３２１を設け、出力端子１０２と電源ＶＳＳとの間に流れる電流を制御する。

スイッチ５２１、５３１、５３２は、制御端子が動作制御信号に接続されてオン、オフ制御され、スイッチがオフのときに電流が遮断され動作が停止される。各スイッチは電流を遮断する配置であれば図３４と異なる配置でも構わない。第１差動回路１２１と第１出力段１３０とは帰還型の構成であるが位相補償容量は持たない。

第２差動回路１２２は、第１差動回路１２１とは極性を逆とし、ＮＭＯＳトランジスタ２２１、２２２よりなるカレントミラー回路と、互いにサイズが等しいＰＭＯＳトランジスタよりなる差動対２２３、２２４と、定電流回路２２５とを備えて構成されている。

カレントミラー回路において、ＮＭＯＳトランジスタ２２２のゲートとドレインとが共通接続される。ＰＭＯＳトランジスタ２２３、２２４のゲートにはそれぞれ入力端子１０１の電圧Ｖｉｎおよび出力端子１０２の電圧Ｖｏｕｔが入力される。そして差動ＰＭＯＳトランジスタ２２３のドレイン電圧を第２差動回路１２２の出力とする。

第２出力段１４０では、放電手段として、ＮＭＯＳトランジスタ４１１を設け、ＮＭＯＳトランジスタ４１１のドレインは出力端子１０２に接続され、ゲートには第２差動回路１２２の出力電圧が入力され、ソースが低位側電源ＶＳＳに接続されている。また第２定電流回路４２１を設け、出力端子１０２と高位側電源ＶＤＤとの間に流れる電流を制御する。

さらに第２差動回路１２２および第２出力段１４０は、動作制御信号により制御されるスイッチ５２２、５４１、５４２を含み、スイッチがオフのときに電流が遮断され動作が停止される。各スイッチは電流を遮断する配置であれば図３４と異なる配置でも構わない。なお第２差動回路１２２と第２出力段１４０とは帰還型の構成であるが位相補償容量は持たない。

また、ＰＭＯＳトランジスタ３１１、ＮＭＯＳトランジスタ４１１の閾値電圧は、それぞれカレントミラー回路（２１１、２１２）、（２２１、２２２）を構成するトランジスタの閾値電圧と十分近い大きさであることが好ましい。

また、図３５（ａ）・（ｂ）に、図３４の駆動回路の動作を示す。

この駆動回路では、奇数番目の出力期間において、任意の中間電圧Ｖｍ以上電圧ＶＤＤ以下の電圧を駆動し、偶数番目の出力期間において、電圧Ｖｍ未満電圧ＶＳＳ以上の電圧を駆動する。図３５（ａ）は、図３４における予備充放電回路１２０の各スイッチと出力回路１００の制御方法を示す。図３５（ｂ）は、入力端子１０１に与えられる電圧が任意の奇数番目の出力期間のとき電圧Ｖｉｎ１、次の偶数番目の出力期間のとき電圧Ｖｉｎ２であるときの、図３５（ａ）の制御による２出力期間の出力電圧Ｖｏｕｔの電圧波形を示す。

図３５の駆動方法では、奇数番目および偶数番目出力期間（時間ｔ０−ｔ２および時間ｔ２−ｔ４）のそれぞれの前半に予備充放電期間（時間ｔ０−ｔ１および時間ｔ２−ｔ３）を設ける。奇数番目出力期間の予備充電期間（時間ｔ０−ｔ１）では、電圧Ｖｏｕｔを引き上げるので、スイッチ５２１、５３１、５３２をオンとして、第１差動回路１２１および第１出力段１３０を動作させ、スイッチ５２２、５４１、５４２をオフとして第２差動回路１２２および第２出力段１４０は停止させる。これにより電圧Ｖｏｕｔは電圧Ｖｉｎ１付近まで高速に引き上げられる。予備充電期間終了後は、スイッチ５２１、５３１、５３２をオフとして、第１差動回路１２１および第１出力段１３０も停止させる。そして、電圧Ｖｉｎ１付近まで予備充電された電圧Ｖｏｕｔを、出力回路１００により、高い電圧精度で電圧Ｖｉｎ１に駆動する。

一方、偶数番目出力期間の予備放電期間（時間ｔ２−ｔ３）では、出力電圧Ｖｏｕｔを引き下げるので、スイッチ５２２、５４１、５４２をオンとして、第２差動回路１２２および第２出力段１４０を動作させ、スイッチ５２１、５３１、５３２をオフとして、第１差動回路１２１および第１出力段１３０は停止させる。これにより、出力電圧Ｖｏｕｔは、電圧Ｖｉｎ２付近まで高速に引き下げられる。予備放電期間終了後は、スイッチ５２２、５４１、５４２をオフとして、第２差動回路１２２および第２出力段１４０も停止させる。そして、電圧Ｖｉｎ２付近まで予備放電された電圧Ｖｏｕｔを、出力回路１００により、高い電圧精度で電圧Ｖｉｎ２に駆動する。

なお、それぞれの予備充放電期間における出力回路１００の制御は、回路特性に応じて動作または非動作とする。または非動作とする代わりに出力回路１００を入力端子１０１および出力端子１０２から遮断してもよい。

特許文献１では、以上のような駆動方法により、それぞれの出力期間において電圧Ｖｏｕｔを電圧Ｖｉｎ１または電圧Ｖｉｎ２に高い電圧精度で高速に駆動することができるとしている。また、それぞれの予備充放電期間において予備充放電回路１２０は高速に動作するので、予備充放電期間を短くすることができるとしている。また予備充放電回路１２０の消費電力は十分小さく、しかも予備充放電期間だけしか電力を消費しないとしている。

一方、出力回路１００は、予備充放電期間に電圧Ｖｉｎ（Ｖｉｎ１、Ｖｉｎ２）付近まで駆動された電圧を、予備充放電期間終了後に高い電圧精度で、電圧Ｖｉｎ（Ｖｉｎ１、Ｖｉｎ２）に駆動するだけでよいことから、高い電流供給能力は必要ない。そのため、出力回路１００には、低消費電力の駆動回路を用いることができるとしている。

また、特許文献２には、比較器を用いたアナログ出力回路が開示されている。

図３６に、特許文献２のアナログ出力回路としてのアナログバッファの構成を示す。

同図のアナログバッファは、比較器４００及び負荷（Ｌｏａｄ）駆動のための駆動ＴＦＴ４１０で構成される。ここで、比較器４００は、負入力端（−）に入力電圧（Ｖｉｎ）が印加され、正入力端（＋）に駆動ＴＦＴ４１０のドレイン端子が連結され、出力端に駆動ＴＦＴ４１０のゲート端子が連結される。ここで、駆動ＴＦＴ４１０は、ＰＭＯＳトランジスタであり、ドレイン端子に負荷が連結される。

まず、負荷（Ｌｏａｄ）に印加された負荷電圧が０Ｖであると仮定すると、比較器４００の負入力端（−）に入力電圧（Ｖｉｎ）が印加されると、比較器４００は、ローレベル電圧を出力する。ここで、駆動ＴＦＴ４１０はローレベル電圧がゲート端子に印加され、ターンオンされる。したがって、駆動ＴＦＴ４１０のドレイン端子に連結された負荷（Ｌｏａｄ）に電流が供給され、負荷電圧（Ｖｌｏａｄ）が上昇する。

比較器４００の正入力端（＋）は、駆動ＴＦＴ４１０のドレイン端子に入力されているので、負荷電圧が上昇して負入力端（−）に印加される入力電圧（Ｖｉｎ）と同一になると、比較器４００はハイレベルの電圧を出力する。ここで、駆動ＴＦＴ４１０は、ハイレベル電圧がゲート端子に印加され、ターンオフされる。したがって、負荷（Ｌｏａｄ）に電流の供給が遮断され、負荷電圧（Ｖｌｏａｄ）はこれ以上上昇せず、比較器４００の負入力端（−）に印加される入力電圧（Ｖｉｎ）の電圧レベルを維持する。

図３６ではアナログバッファが負荷に電圧を充電させる充電機能を有する場合を例としているが、一方、同図において、アナログバッファが負荷を放電させる放電機能を有する場合には駆動ＴＦＴをＮＭＯＳトランジスタとして構成する。ここで、ＮＭＯＳトランジスタとして構成された駆動ＴＦＴのソース端子がグラウンド端に連結され、ドレイン端子が比較器の正入力端に連結される。これによってドレイン端子に連結される負荷を放電させる。
特許第３７００５５８号（特開２００２−５５６５９号：平成１４年２月２０日公開） 特開２００５−３３３６３５号公報（平成１７年１２月２日公開）

第１および第２の従来技術のアナログ出力回路を用いて液晶表示装置の表示パネルを駆動する場合には、大きな負荷を大振幅にて駆動する必要があり、そのためアナログ出力回路内に流れる電流を比較的大きく設定しなければならない。したがって、消費電力の低減が難しい。また、それぞれのアナログ出力回路を構成するスイッチ素子であるＭＯＳトランジスタの閾値やそのバラつきの影響により、入出力電圧間にはオフセット電圧が存在する（ここで、一般に、ＭＯＳトランジスタは表示パネルと一体に製造される場合を想定しているので、ＴＦＴである）。そのため、入力電圧に対し出力電圧が該オフセット電圧分だけずれる結果となり、ボルテージフォロワ回路やソースフォロワ回路等のインピーダンス変換回路における誤差要因として問題となる。本誤差要因の影響を緩和するために、図３０〜図３３で示したようにスイッチドキャパシタ等を用いたオフセット補償機能を付加することが一般的に行われているが、この場合においても、Ｃｏｃ＞＞Ｃｉｎの設定を行ってはいるものの、これら配線における寄生容量や回路の入力容量等の影響により完全に該オフセット電圧を取り除くことは難しい。

特許文献１の技術では、アナログアンプである予備充放電回路１２０により予備充放電期間に書込みを行って所望の基準電位付近までノード電位を持ち上げた後、電流供給能力を抑えた出力回路１００により前記基準電位を直接書き込むことにより前記アナログアンプにおけるオフセット電圧等の誤差要因を取り除くことは可能だが、上記制御を、予め定めた時間間隔ｔ１−ｔ０、ｔ２−ｔ１などで時分割により行っているため、プロセス変動への適応性や汎用性に欠けるという欠点がある。例えば、液晶表示装置のデータ信号線駆動回路に特許文献１の構成を用いた場合には、駆動するべきデータ信号線の負荷は、パネルサイズや接続される画素の構造、用いられる液晶材料等によって任意に決定されるものであり、また、駆動するＴＦＴの特性も所定のばらつきを有する、といったように、構成条件やプロセス条件によって様々に異なる。特許文献１の構成の場合には、全て（あるいは一部）の条件を包括するような回路およびタイミング駆動、もしくは、個々の条件に対して個々に最適化した回路およびタイミング駆動を設定することが必要となり、前者の場合は過剰な駆動能力を保有することによる消費電力の増大、後者の場合は回路設計および試作期間の増大を招く。

特許文献２のアナログ出力回路は、定電流源を持たない構成であるために、前述したいずれのアナログ出力回路よりも低消費電力化が可能であるというメリットがある反面、スイッチ素子のＴＦＴを通した負荷への充電時間（Ｔｃｈ）と、負荷における電位をある所定の基準電位と比較した結果に基づいて前記スイッチＴＦＴを駆動する際に要する反応時間（Ｔｒｅｓ）との関係によって最終的な書込み電位が決定される。そのため、Ｔｃｈ≦Ｔｒｅｓであれば負荷は少なくともＴｒｅｓ−Ｔｃｈ分過剰に充電され、Ｔｃｈ＞＞Ｔｒｅｓであれば、負荷への充電に対する高速性が得られない。

また、負荷への充電動作は比較器のゲインに対しても非常に敏感であり、
ゲイン≒スイッチ駆動に必要な振幅（Ｖｓ）／要求される精度（Ｖａｃｃ）
と考えた場合に、ゲイン＝１００でＶｓ＝５ＶとするとＶａｃｃ＝５０ｍＶである。液晶表示装置では、一般に、データ信号の電圧差が２０〜３０ｍＶの程度で区別されるため、ゲインが小さいとＶａｃｃ＝５０ｍＶといったように高精度が望めず、このような点から十分な精度を得ることは難しい。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、容易な構成で低消費電力かつ高速・高精度で容量性負荷に所望の電位を書き込むことのできるアナログ出力回路、および、データ信号線駆動回路、ならびに表示装置、電位書き込み方法を実現することにある。

本発明のアナログ出力回路は、上記課題を解決するために、容量性負荷に所定の電位を書き込むアナログ出力回路であって、出力インピーダンスが互いに異なる複数の電圧ソースであって、最も出力インピーダンスの大きな前記電圧ソースが前記所定の電位を出力する電圧ソースと、前記電圧ソースのそれぞれに対して設けられ、前記電圧ソースと前記容量性負荷との間の導通および遮断を行うスイッチ素子と、前記容量性負荷の電位を検出し、検出した前記容量性負荷の電位に応じて、導通させる前記スイッチ素子を１つ決定して導通させるとともに、他の前記スイッチ素子を遮断させる導通遮断制御を行う電位モニター手段とを備えていることを特徴としている。

上記の発明によれば、電位モニター手段は、導通遮断制御によって、容量性負荷の電位を検出し、検出した電位に応じて、容量性負荷を、複数の電圧ソースのうちの１つにその電圧ソースに対応して設けられているスイッチ素子を導通させることにより接続するとともに、他の電圧ソースに対してはそれらの電圧ソースに対応して設けられているスイッチ素子を遮断させることにより切り離す。従って、電位モニター手段によって、容量性負荷を、出力インピーダンスの小さい順に複数の電圧ソースのそれぞれに導通させるようにすることによって、容量性負荷への所定の電位の書き込みを、初期には出力インピーダンスの小さい電圧ソースで高速で行い、それ以降には出力インピーダンスの大きい電圧ソースで行うことができる。

これにより、出力インピーダンスの小さい電圧ソースで、短い期間に容量性負荷にある程度の電位の書き込みをするので、この電圧ソースの内部で消費されるエネルギーを抑制することができる。また、出力インピーダンスの小さい電圧ソースによる電位の書き込みの後に、出力インピーダンスの大きい電圧ソースによる電位の書き込みを行うことにより、出力インピーダンスの小さい電圧ソースの出力にオフセットが発生する場合でも、オフセットが発生しにくい出力インピーダンスの大きい電圧ソースで容量性負荷を所定の電位にまで書き込めば、精度の高い書き込みを行うことができる。また、出力インピーダンスの小さい電圧ソースである程度の書き込みが行われるので、出力インピーダンスの大きい電圧ソースによる書き込み時間は長くならずに済む。また、この電位の書き込みでは、スイッチ素子を切り替えて、書き込みに使用する電圧ソースを順次切り替えていくので、書き込みが容易であるとともに、書き込み速度が書き込みの時定数以外にはスイッチ素子のスイッチング速度に依存するのみであるので、全体として高速の書き込みを行うことができる。

以上により、容易な構成で低消費電力かつ高速・高精度で容量性負荷に所望の電位を書き込むことのできるアナログ出力回路を実現することができるという効果を奏する。

本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。

本発明の実施形態を示すものであり、アナログ出力回路の構成を示す回路ブロック図である。 （ａ）および（ｂ）は、図１のアナログ出力回路の特性を説明するグラフである。 図１のアナログ出力回路の第１の具体的構成を示す回路ブロック図である。 図３のアナログ出力回路の比較例の構成を示す回路ブロック図である。 図３および図４のアナログ出力回路の特性を説明するグラフである。 図１のアナログ出力回路の第２の具体的構成を示す回路ブロック図である。 図６のアナログ出力回路の比較例の構成を示す回路ブロック図である。 図６および図７のアナログ出力回路の特性を説明するグラフである。 図１のアナログ出力回路の第３の具体的構成を示す回路ブロック図である。 図９のアナログ出力回路の比較例の構成を示す回路ブロック図である。 図９および図１０のアナログ出力回路の特性を説明するグラフである。 図１のアナログ出力回路の第４の具体的構成を示す回路ブロック図である。 図１２のアナログ出力回路の比較例の構成を示す回路ブロック図である。 図１２および図１３のアナログ出力回路の特性を説明するグラフである。 図１のアナログ出力回路の第５の具体的構成を示す回路ブロック図である。 図１５のアナログ出力回路の比較例の構成を示す回路ブロック図である。 図１５および図１６のアナログ出力回路の特性を説明するグラフである。 （ａ）および（ｂ）は、比較器の構成例を示す回路図である。 （ａ）および（ｂ）は、図１のアナログ出力回路の変形例を示す回路ブロック図である。 （ａ）および（ｂ）は、図１のアナログ出力回路の変形例を示す回路ブロック図である。 （ａ）および（ｂ）は、図１９および図２０に使用可能な電圧ソースの構成を示す回路図である。 図１のアナログ出力回路の第１の駆動方法を説明する構成の回路ブロック図である。 図２２の構成の動作を説明する電位波形図である。 図１のアナログ出力回路の第２の駆動方法を説明する構成の回路ブロック図である。 図２４の構成の動作を説明する電位波形図である。 （ａ）ないし（ｃ）は、液晶表示装置の映像信号の極性およびコモン電圧の関係を示す図である。 本発明の実施形態を示すものであり、液晶表示装置の構成を示すブロック図である。 図２７の液晶表示装置の画素構成を示す回路図である。 図２７の液晶表示装置のデータ信号線駆動回路が備えるデータ処理回路の構成を示すブロック図である。 従来技術を示すものであり、アナログ出力回路の第１の構成を示す回路図である。 （ａ）ないし（ｃ）は、図３０のアナログ出力回路の動作を示す図である。 従来技術を示すものであり、アナログ出力回路の第２の構成を示す回路図である。 （ａ）ないし（ｃ）は、図３２のアナログ出力回路の動作を示す図である。 従来技術を示すものであり、アナログ出力回路の第３の構成を示す回路図である。 （ａ）および（ｂ）は、図３４のアナログ出力回路の動作を示す図である。 従来技術を示すものであり、アナログ出力回路の第４の構成を示す回路図である。

符号の説明

１ アナログ出力回路
２ 比較器（電位モニター手段）
Ｖ１、Ｖ２ 電圧ソース
Ｃ 容量性負荷
ＳＷ１、ＳＷ２
スイッチ素子

本発明の実施形態について図１ないし図２９に基づいて説明すると以下の通りである。

図１に、本実施形態に係るアナログ出力回路１の構成を示す。アナログ出力回路１は、電圧ソースＶ１・Ｖ２、スイッチ素子ＳＷ１・ＳＷ２、比較器２、および、インバータ３を備えている。

アナログ出力回路１の出力端子Ｎには容量性負荷Ｃが接続される。電圧ソースＶ１・Ｖ２はそれぞれ、この容量性負荷Ｃを充電あるいは放電することにより、容量性負荷に所定の電位を書き込む。電圧ソースＶ２の出力インピーダンスは電圧ソースＶ１の出力インピーダンスよりも大きい。

スイッチ素子ＳＷ１は、電圧ソースＶ１に対応して、電圧ソースＶ１と出力端子Ｎとの間に設けられたスイッチ回路である。スイッチ素子ＳＷ１が導通することにより、電圧ソースＶ１と容量性負荷Ｃとの間が導通し、スイッチ素子ＳＷ１が遮断することにより、電圧ソースＶ１と容量性負荷Ｃとの間が遮断する。また、スイッチ素子ＳＷ２は、電圧ソースＶ２に対応して、電圧ソースＶ２と出力端子Ｎとの間に設けられたスイッチ回路である。スイッチ素子ＳＷ２が導通することにより、電圧ソースＶ２と容量性負荷Ｃとの間が導通し、スイッチ素子ＳＷ２が遮断することにより、電圧ソースＶ２と容量性負荷Ｃとの間が遮断する。

比較器２の非反転入力端子には基準電位Ｖｒｅｆが入力され、反転入力端子には出力端子Ｎの電位、すなわち容量性負荷Ｃの電位が入力される。比較器２は出力端子Ｎの電位と基準電位Ｖｒｅｆとを比較し、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも低いときにはＨｉｇｈの電位を出力し、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも高いときにはＬｏｗの電位を出力する。このＨｉｇｈとＬｏｗとは後続の回路に対して決められた論理の一例であって、その逆でもよい。比較器２の出力はスイッチ素子ＳＷ１のＯＮ／ＯＦＦ制御端子に入力されるとともに、インバータ３によって論理が反転されてスイッチ素子ＳＷ２のＯＮ／ＯＦＦ制御端子に入力される。

ここではスイッチ素子ＳＷ１・ＳＷ２は、ＯＮ／ＯＦＦ制御端子にＨｉｇｈの電位が入力されると導通し、ＯＮ／ＯＦＦ制御端子にＬｏｗの電位が入力されると遮断するようになっている。従って、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも低いときにはスイッチ素子ＳＷ１が導通するとともにスイッチ素子ＳＷ２が遮断され、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも高いときにはスイッチ素子ＳＷ１が遮断されるとともにスイッチ素子ＳＷ２が導通する。これにより、図１のアナログ出力回路１では、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも低いときには電圧ソースＶ１によって容量性負荷Ｃの書き込みを行い、出力端子Ｎの電位が基準電位Ｖｒｅｆよりも高いときには電圧ソースＶ２によって容量性負荷Ｃの書き込みを行う。

このように、比較器２は、容量性負荷Ｃの電位を検出し、検出した容量性負荷Ｃの電位に応じて、導通させるスイッチ素子を１つ決定して導通させるとともに、他のスイッチ素子を遮断させる導通遮断制御を行う電位モニター手段として機能する。

ここで、容量性負荷Ｃの初期電位に対して、容量性負荷Ｃに当該初期電位よりも高い電位を書き込むか、当該初期電位よりも低い電位を書き込むかの２通りがある。

図２（ａ）に、容量性負荷Ｃに初期電位よりも高い電位を書き込む場合の、出力端子Ｎの電位の時間変化の様子を示す。この場合には、電圧ソースＶ１・Ｖ２の出力電位をＶ１・Ｖ２で代用したとして、Ｖ１＞Ｖｒｅｆ、Ｖ２＞Ｖｒｅｆの関係に設定する。容量性負荷Ｃに最終的に書き込む電位は電位Ｖ２である。Ｖ１とＶ２との高低関係は任意でよいが、ここではＶ２≧Ｖ１として、容量性負荷Ｃが低電位側から高電位側に向かって一方向に上昇する場合を考える。出力端子Ｎの電位が初期電位から基準電位Ｖｒｅｆに達するまではスイッチ素子ＳＷ１が導通（ＯＮ）するとともにスイッチＳＷ２が遮断（ＯＦＦ）されて、出力端子Ｎの電位は曲線ｇ１１のように上昇する。曲線ｇ１１は電圧ソースＶ１と容量性負荷Ｃとそれらの回路抵抗とで決まる時定数を有している。出力端子Ｎの電位が基準電位Ｖｒｅｆから電位Ｖ２に達するまではスイッチ素子ＳＷ１が遮断（ＯＦＦ）されるとともにスイッチＳＷ２が導通（ＯＮ）して、出力端子Ｎの電位は曲線ｇ１２のように上昇する。曲線ｇ１２は電圧ソースＶ２と容量性負荷Ｃとそれらの回路抵抗とで決まる時定数を有している。

図２（ｂ）に、容量性負荷Ｃに初期電位よりも低い電位を書き込む場合の、出力端子Ｎの電位の時間変化の様子を示す。この場合には、Ｖ１＜Ｖｒｅｆ、Ｖ２＜Ｖｒｅｆの関係に設定する。容量性負荷Ｃに最終的に書き込む電位は電位Ｖ２である。Ｖ１とＶ２との高低関係は任意でよいが、ここではＶ１≧Ｖ２として、容量性負荷Ｃが高電位側から低電位側に向かって一方向に低下する場合を考える。出力端子Ｎの電位が初期電位から基準電位Ｖｒｅｆに達するまではスイッチ素子ＳＷ１が導通（ＯＮ）するとともにスイッチＳＷ２が遮断（ＯＦＦ）されて、出力端子Ｎの電位は曲線ｇ２１のように低下する。曲線ｇ２１は電圧ソースＶ１と容量性負荷Ｃとそれらの回路抵抗とで決まる時定数を有している。出力端子Ｎの電位が基準電位Ｖｒｅｆから電位Ｖ２に達するまではスイッチ素子ＳＷ１が遮断（ＯＦＦ）されるとともにスイッチＳＷ２が導通（ＯＮ）して、出力端子Ｎの電位は曲線ｇ２２のように低下する。曲線ｇ２２は電圧ソースＶ２と容量性負荷Ｃとそれらの回路抵抗とで決まる時定数を有している。

図２（ａ）の場合にも、図２（ｂ）の場合にも、容量性負荷Ｃへの電位Ｖ２の書き込みを、初期には出力インピーダンスの小さい電圧ソースＶ１で高速で行い、それ以降には出力インピーダンスの大きい電圧ソースＶ２で行う。

出力インピーダンスの小さい電圧ソースＶ１で、短い期間に容量性負荷Ｃに基準電位Ｖｒｅｆというある程度の電位の書き込みをするので、この電圧ソースＶ１の内部で消費されるエネルギーを抑制することができる。また、出力インピーダンスの小さい電圧ソースＶ１による電位の書き込みの後に、出力インピーダンスの大きい電圧ソースＶ２による電位の書き込みを行うことにより、出力インピーダンスの小さい電圧ソースＶ１の出力にオフセットが発生する場合でも、オフセットが発生しにくい出力インピーダンスの大きい電圧ソースＶ２で容量性負荷Ｃを電位Ｖ２にまで書き込めば、精度の高い書き込みを行うことができる。また、出力インピーダンスの小さい電圧ソースＶ１である程度の書き込みが行われるので、出力インピーダンスの大きい電圧ソースＶ２による書き込み時間は長くならずに済む。また、この電位の書き込みでは、スイッチ素子ＳＷ１・ＳＷ２を切り替えて、書き込みに使用する電圧ソースを順次切り替えていくので、書き込みが容易であるとともに、書き込み速度が書き込みの時定数以外にはスイッチ素子ＳＷ１・ＳＷ２のスイッチング速度に依存するのみであるので、全体として高速の書き込みを行うことができる。

以上により、容易な構成で低消費電力かつ高速・高精度で容量性負荷に所望の電位を書き込むことのできるアナログ出力回路を実現することができる。

以下に、電圧ソースＶ１・Ｖ２の組み合わせの具体例をいくつか挙げる。

図３に、電圧ソースＶ１・Ｖ２の組み合わせの第１の具体例を示す。同図の電圧ソースＶ１は直流安定化電源からの電源線により構成されており、電圧ソースＶ２は、直流安定化電源からの電源線から得た電圧を分圧する分圧回路から構成されている。このような電圧ソースＶ２としては、例えば、液晶表示装置のデータ信号に対応した基準電位を生成する基準電位生成回路が挙げられる。ここでは、電圧ソースＶ２の出力電位を電位Ｖｒｅｆ１とする。

併せて、図４に、上記分圧回路のみで容量性負荷Ｃに電位を書き込む従来のアナログ出力回路の構成を示す。

図５に、図３のアナログ出力回路１および図４のアナログ出力回路５０１のそれぞれの出力端子Ｎの電位の時間変化の様子を示す。同図は、容量性負荷Ｃに初期電位よりも高い電位を書き込む場合の時間変化を示しているが、容量性負荷Ｃに初期電位よりも低い電位を書き込む場合の時間変化は図５のグラフを上下反転させれば得られ、これは以降のグラフについても同様である。

図４のアナログ出力回路５０１では曲線ｇ１７のように電位が変化しており、出力端子Ｎの電位が基準電位Ｖｒｅｆ１に達するまでに長い時間が掛かっていたが、図３のアナログ出力回路１では、曲線ｇ１５で表される初期電位から基準電位Ｖｒｅｆまでの期間を電圧ソースＶ１で書き込み、曲線ｇ１６で表される基準電位Ｖｒｅｆから基準電位Ｖｒｅｆ１までの期間を電圧ソースＶ２で書き込むようにしているので、出力端子Ｎの電位が基準電位Ｖｒｅｆ１に達するまでの時間を、図中時間Ｔで示したように短くすることができる。また、曲線ｇ１６による書き込みは、基準電位Ｖｒｅｆからの書き込みであるために時間は短く、分圧回路に流れる電流により消費されるエネルギーを小さくすることができる。さらに、分圧回路の出力電圧は電流の大きさの適切な調整により正確な値を設定することができるので、ボルテージフォロワ回路やソースフォロワ回路の出力電圧に発生するオフセットはなく、容量性負荷Ｃに最終的に高精度に基準電圧Ｖｒｅｆ１を書き込むことができる。

図６に、電圧ソースＶ１・Ｖ２の組み合わせの第２の具体例を示す。同図の電圧ソースＶ１はオペアンプ５を用いたボルテージフォロワ回路により構成されており、電圧ソースＶ２は、図３で説明した分圧回路から構成されている。電圧ソースＶ１において、オペアンプ５の非反転入力端子には基準電位Ｖｒｅｆ１が入力される。また、このオペアンプ５の出力電位に発生するオフセット電圧をＶｏｆとする。

併せて、図７に、上記ボルテージフォロワ回路のみで容量性負荷Ｃに電位を書き込む従来のアナログ出力回路５０２の構成を示す。

図８に、図６のアナログ出力回路１および図７のアナログ出力回路５０２のそれぞれの出力端子Ｎの電位の時間変化の様子を示す。

図７のアナログ出力回路５０２では、オペアンプ５のオフセット電圧Ｖｏｆがあるために、曲線ｇ２３で表されるように、出力端子Ｎの電位が最終的に、基準電位Ｖｒｅｆ１からオフセット電圧Ｖｏｆだけずれてしまう。図８ではオフセットが負の向きに発生している場合を示しているので、最終的に基準電位Ｖｒｅｆ１よりもＶｏｆの大きさだけ低い電位が書き込まれるが、オフセットが正の向きに発生している場合には、最終的に基準電位Ｖｒｅｆ１よりもＶｏｆの大きさだけ高い電位が書き込まれる。これに対して、図６のアナログ出力回路１では、曲線ｇ２１で表される初期電位から基準電位Ｖｒｅｆまでの期間を電圧ソースＶ１で書き込み、曲線ｇ２２で表される基準電位Ｖｒｅｆから基準電位Ｖｒｅｆ１までの期間を電圧ソースＶ２で書き込むようにしているので、最終的に容量性負荷Ｃが電圧ソースＶ２で書き込まれ、基準電位Ｖｒｅｆ１にオフセットがないことにより、高精度に基準電位Ｖｒｅｆ１となる。

図９に、電圧ソースＶ１・Ｖ２の組み合わせの第３の具体例を示す。同図の電圧ソースＶ１はＭＯＳトランジスタ６を用いたソースフォロワ回路により構成されており、電圧ソースＶ２は、図３で説明した分圧回路から構成されている。ＭＯＳトランジスタ６はｐチャネル型であり、そのソースに向けて定電流を流す定電流源７が設けられている。また、当該ソースはスイッチ素子ＳＷ１に接続されている。ＭＯＳトランジスタ６のドレインはＧＮＤに接続されている。ＭＯＳトランジスタ６のゲートには基準電位Ｖｒｅｆ１が入力される。また、このゲート電位に対するソース電位のオフセット電圧をＶｏｆとする。

併せて、図１０に、上記ソースフォロワ回路のみで容量性負荷Ｃに電位を書き込む従来のアナログ出力回路５０３の構成を示す。

図１１に、図９のアナログ出力回路１および図１０のアナログ出力回路５０３のそれぞれの出力端子Ｎの電位の時間変化の様子を示す。

図１０のアナログ出力回路５０３では、ソースフォロワ回路のオフセット電圧Ｖｏｆがあるために、曲線ｇ２７で表されるように、出力端子Ｎの電位が最終的に、基準電位Ｖｒｅｆ１からオフセット電圧Ｖｏｆだけずれてしまう。図１１ではオフセットが正の向きに発生している場合を示しているので、最終的に基準電位Ｖｒｅｆ１よりもＶｏｆの大きさだけ高い電位が書き込まれるが、同様の回路をｎチャネル型のＭＯＳトランジスタで構成した場合等、オフセットが負の向きに発生している場合には、最終的に基準電位Ｖｒｅｆ１よりもＶｏｆの大きさだけ低い電位が書き込まれる。これに対して、図９のアナログ出力回路１では、曲線ｇ２５で表される初期電位から基準電位Ｖｒｅｆまでの期間を電圧ソースＶ１で書き込み、曲線ｇ２６で表される基準電位Ｖｒｅｆから基準電位Ｖｒｅｆ１までの期間を電圧ソースＶ２で書き込むようにしているので、最終的に容量性負荷Ｃが電圧ソースＶ２で書き込まれ、基準電位Ｖｒｅｆ１にオフセットがないことにより、高精度に基準電位Ｖｒｅｆ１となる。

図１２に、電圧ソースＶ１・Ｖ２の組み合わせの第４の具体例を示す。同図の電圧ソースＶ１は直流安定化電源からの電源線により構成されており、電圧ソースＶ２は、オペアンプ８を用いたボルテージフォロワ回路から構成されている。ここで、オペアンプ８の出力電圧にはオフセットがないものとする。オペアンプ８の非反転入力端子には基準電位Ｖｒｅｆ１が入力され、電圧ソースＶ２の出力電位は基準電位Ｖｒｅｆ１となる。

併せて、図１３に、上記ボルテージフォロワ回路のみで容量性負荷Ｃに電位を書き込む従来のアナログ出力回路５０４の構成を示す。

図１４に、図１２のアナログ出力回路１および図１３のアナログ出力回路５０４のそれぞれの出力端子Ｎの電位の時間変化の様子を示す。

図１３のアナログ出力回路５０４では、曲線ｇ３３で表されるように、書き込み開始時に必要なスルーレートＳＲｃ（＝ボルテージフォロワ回路の出力電流（Ｉｓｓｃ）／負荷容量）が得られるように書き込みの時定数を設定していたが、図１２のアナログ出力回路１では、曲線ｇ３１で表される出力端子Ｎの電位が初期電位から基準電位Ｖｒｅｆに達するまでの期間に、それよりも出力インピーダンスの小さい電圧ソースＶ１を用いているため、書き込み開始時にはより大きなスルーレートで出力端子Ｎの電位が立ち上がる。そして、図１２のアナログ出力回路１では、曲線ｇ３２で表される出力端子Ｎの電位が基準電位Ｖｒｅｆから基準電位Ｖｒｅｆ１に達するまでの期間に、電圧ソースＶ２を用いて書き込みを行うが、その書き込み開始時に、必要なスルーレートＳＲｎ（＝ボルテージフォロワ回路（Ｖ２）の出力電流（Ｉｓｓｃ）／負荷容量）が得られるように書き込みの時定数を設定している。図１２のアナログ出力回路１は、図１３のアナログ出力回路５０４よりも大きなスルーレートで書き込みを開始できる分、より低い出力電流により出力端子Ｎの電位が最終的に基準電位Ｖｒｅｆ１に達するまでの時間を、図１３のアナログ出力回路５０４と同等、もしくは、より短くできる。

図１５に、電圧ソースＶ１・Ｖ２の組み合わせの第５の具体例を示す。同図の電圧ソースＶ１は直流安定化電源からの電源線により構成されており、電圧ソースＶ２は、図９における電圧ソースＶ１と同様に、ＭＯＳトランジスタ６を用いたソースフォロワ回路から構成されている。定電流源７が出力する電流はＩｓｓｎとする。ここで、ソースフォロワ回路の定常状態におけるＭＯＳトランジスタ６のゲート−ソース間電圧すなわちオフセット電圧Ｖｏｆには、製造などの条件によるばらつきがないものとする。ＭＯＳトランジスタ６のゲートには基準電位Ｖｒｅｆ１−オフセット電圧Ｖｏｆが入力され、そのソースからは基準電位Ｖｒｅｆ１が出力される。

併せて、図１６に、上記ソースフォロワ回路のみで容量性負荷Ｃに電位を書き込む従来のアナログ出力回路５０５の構成を示す。ただし、定電流源を定電流源９とし、それが出力する電流をＩｓｓｃとする。

図１７に、図１５のアナログ出力回路１および図１６のアナログ出力回路５０５のそれぞれの出力端子Ｎの電位の時間変化の様子を示す。

図１６のアナログ出力回路５０５では、曲線ｇ３７で表されるように、書き込み開始時に必要なスルーレートＳＲｃ（＝ボルテージフォロワ回路の出力電流（Ｉｓｓｃ）／負荷容量）が得られるように書き込みの時定数を設定していたが、図１５のアナログ出力回路１では、曲線ｇ３５で表される出力端子Ｎの電位が初期電位から基準電位Ｖｒｅｆに達するまでの期間に、それよりも出力インピーダンスの小さい電圧ソースＶ１を用いているため、書き込み開始時にはより大きなスルーレートで出力端子Ｎの電位が立ち上がる。そして、図１５のアナログ出力回路１では、曲線ｇ３６で表される出力端子Ｎの電位が基準電位Ｖｒｅｆから基準電位Ｖｒｅｆ１に達するまでの期間に、電圧ソースＶ２を用いて書き込みを行うが、その書き込み開始時に、必要なスルーレートＳＲｎ（＝ソースフォロワ回路（Ｖ２）の出力電流（Ｉｓｓｃ）／負荷容量）が得られるように書き込みの時定数を設定している。図１５のアナログ出力回路１は、図１６のアナログ出力回路５０５よりも大きなスルーレートで書き込みを開始できる分、より低い出力電流により出力端子Ｎの電位が最終的に基準電位Ｖｒｅｆ１に達するまでの時間を、図１６のアナログ出力回路５０５と同等、もしくは、より短くできる。

以上が電圧ソースＶ１・Ｖ２の組み合わせの具体例である。次に、比較器２の構成例について説明する。

図１８（ａ）は比較器２の第１の構成例である。この比較器２は差動増幅器を用いて構成されており、ｎチャネル型のＭＯＳトランジスタ１１・１２、ｐチャネル型のＭＯＳトランジスタ１３・１４、および、定電流源１５を備えている。

ＭＯＳトランジスタ１１のゲートは比較器２の非反転入力端子であり、電位Ｖｉｎ＋が入力される。電位Ｖｉｎ＋は、図１では基準電位Ｖｒｅｆに相当する。ＭＯＳトランジスタ１２のゲートは比較器２の反転入力端子であり、電位Ｖｉｎ−が入力される。電位Ｖｉｎ−は、図１では出力端子Ｎの電位に相当する。ＭＯＳトランジスタ１１のソースとＭＯＳトランジスタ１２のソースとは互いに接続されており、その接続点に定電流源１５が接続されている。

ＭＯＳトランジスタ１３とＭＯＳトランジスタ１４とはカレントミラー回路を構成している。ＭＯＳトランジスタ１３のゲートとＭＯＳトランジスタ１４のゲートとは互いに接続されている。また、ＭＯＳトランジスタ１３のゲートはＭＯＳトランジスタ１３のドレインに接続されている。ＭＯＳトランジスタ１３のドレインはＭＯＳトランジスタ１１のドレインに接続されている。ＭＯＳトランジスタ１４のドレインはＭＯＳトランジスタ１２のドレインに接続されており、その接続点Ｐは比較器２の出力端子ＯＵＴ側に接続されている。ＭＯＳトランジスタ１３・１４のソースは電源に接続されている。

上記構成の比較器２では、電位Ｖｉｎ＋が電位Ｖｉｎ−よりも低いときには出力端子ＯＵＴの外側から接続点Ｐに向かって電流が流れ込み、これに対応して出力端子ＯＵＴがＬｏｗとなり、電位Ｖｉｎ＋が電位Ｖｉｎ−よりも高いときには接続点Ｐから出力端子ＯＵＴ側に向かって電流が流れ出し、これに対応して出力端子ＯＵＴがＨｉｇｈとなる。

図１８（ｂ）は比較器２の第２の構成例である。この比較器２は、容量２１、インバータ２２・２２’、および、アナログスイッチ２３〜２５を備えている。

アナログスイッチ２３の一端は比較器２の非反転入力端子であり、電位Ｖｉｎ＋が入力される。アナログスイッチ２４の一端は比較器２の反転入力端子であり、電位Ｖｉｎ−が入力される。アナログスイッチ２３・２４の他端はともに容量２１の一端に接続されている。容量２１の他端はインバータ２２の入力端子に接続されている。インバータ２２の出力端子はインバータ２２’の入力端子に接続され、インバータ２２’の出力端子は比較器２の出力端子ＯＵＴとなっている。アナログスイッチ２５はインバータ２２に並列に接続されている。

上記構成の比較器２では、まずアナログスイッチ２３を遮断状態とし、アナログスイッチ２４・２５を導通状態として、容量２１に電位Ｖｉｎ−と出力端子ＯＵＴの電位との差で決まる、インバータ２２の入出力において論理の確定しない電圧を印加する。次に、アナログスイッチ２４・２５を遮断状態とし、アナログスイッチ２３を導通状態として、容量２１の一端の電位を電位Ｖｉｎ＋とする。このとき、電位Ｖｉｎ＋が電位Ｖｉｎ−よりも低ければ、容量２１の他端の電位は低下してＬｏｗとなるので、インバータ２２、ならびに、インバータ２２’がこの論理を反転して、出力端子ＯＵＴにＬｏｗを出力する。一方、電位Ｖｉｎ＋が電位Ｖｉｎ−よりも高ければ、容量２１の他端の電位を上昇してＨｉｇｈとなるので、インバータ２２、ならびに、インバータ２２’がこの論理を反転して、出力端子ＯＵＴにＨｉｇｈを出力する。

次に、アナログ出力回路１においてさらに消費電力を削減する構成について説明する。

図１９（ａ）は、図６の構成において、電圧ソースＶ１の動作と非動作との切り替えを行うことができるようにした構成である。この制御信号には、比較器２の出力信号をインバータ３で論理反転した信号を用い、スイッチ素子ＳＷ１を導通させるときにのみ、オペアンプ５従って電圧ソースＶ１を動作させ、それ以外のときにはオペアンプ５従って電圧ソースＶ１の動作を停止させる。オペアンプ５従って電圧ソースＶ１の動作が停止した分、消費電力が削減される。

図１９（ｂ）は、図９の構成において、電圧ソースＶ１の動作と非動作との切り替えを行うことができるようにした構成である。この制御信号には、比較器２の出力信号を用い、スイッチ素子ＳＷ１を導通させるときにのみ、電圧ソースＶ１を動作させ、それ以外のときには電圧ソースＶ１の動作を停止させる。電圧ソースＶ１の動作が停止した分、消費電力が削減される。

図２０（ａ）は、図１２の構成において、電圧ソースＶ２の動作と非動作との切り替えを行うことができるようにした構成である。この制御信号には、比較器２の出力信号を用い、スイッチ素子ＳＷ２を導通させるときにのみ、オペアンプ８従って電圧ソースＶ２を動作させ、それ以外のときにはオペアンプ８従って電圧ソースＶ２の動作を停止させる。オペアンプ８従って電圧ソースＶ２の動作が停止した分、消費電力が削減される。

図２０（ｂ）は、図１５の構成において、電圧ソースＶ２の動作と非動作との切り替えを行うことができるようにした構成である。この制御信号には、比較器２の出力信号をインバータ３で論理反転した信号を用い、スイッチ素子ＳＷ２を導通させるときにのみ、電圧ソースＶ２を動作させ、それ以外のときには電圧ソースＶ２の動作を停止させる。電圧ソースＶ２の動作が停止した分、消費電力が削減される。

次に、図２１（ａ）に、上記図１９（ａ）および図２０（ａ）に示した動作と非動作との切り替えが可能なオペアンプ５・８の差動増幅段の構成例を示す。このオペアンプ５・８の差動増幅段は、ｎチャネル型のＭＯＳトランジスタ４１・４２、ｐチャネル型のＭＯＳトランジスタ４３・４４・４６、および、定電流源４５を備えている。

ＭＯＳトランジスタ４１のゲートはオペアンプ５・８の非反転入力端子であり、電位Ｖｉｎ＋が入力される。電位Ｖｉｎ＋は、図６および図１２では基準電位Ｖｒｅｆ１に相当する。ＭＯＳトランジスタ４２のゲートはオペアンプ５・８の反転入力端子であり、電位Ｖｉｎ−が入力される。電位Ｖｉｎ−は、図６および図１２ではオペアンプ５・８の出力電位に相当する。ＭＯＳトランジスタ４１のソースとＭＯＳトランジスタ４２のソースとは互いに接続されており、その接続点に定電流源４５が接続されている。

ＭＯＳトランジスタ４３とＭＯＳトランジスタ４４とはカレントミラー回路を構成している。ＭＯＳトランジスタ４３のゲートとＭＯＳトランジスタ４４のゲートとは互いに接続されている。また、ＭＯＳトランジスタ４３のゲートはＭＯＳトランジスタ４３のドレインに接続されている。ＭＯＳトランジスタ４３のドレインはＭＯＳトランジスタ４１のドレインに接続されている。ＭＯＳトランジスタ４４のドレインはＭＯＳトランジスタ４２のドレインに接続されており、その接続点はオペアンプ５・８の出力端子ＯＵＴ側に接続されている。ＭＯＳトランジスタ４６のソースは電源に接続されており、ドレインはＭＯＳトランジスタ４３・４４のソースに接続されている。

ＭＯＳトランジスタ４６のゲートにはオペアンプ５・８の動作および非動作を制御する制御信号ＣＴＬが入力される。制御信号ＣＴＬは、図１９（ａ）ではインバータ３の出力信号に相当し、図２０（ａ）では比較器２の出力信号に相当する。制御信号ＣＴＬがＬｏｗのときにはＭＯＳトランジスタ４６が導通してオペアンプ５・８が動作し、制御信号ＣＴＬがＨｉｇｈのときにはＭＯＳトランジスタ４６が遮断されてオペアンプ５・８の動作が停止する。

また、図２１（ｂ）に、上記図１９（ｂ）および図２０（ｂ）に示した動作と非動作との切り替えが可能なソースフォロワ回路の構成例を示す。このソースフォロワ回路は、ＭＯＳトランジスタ６および定電流源７の他に、ｎチャネル型のＭＯＳトランジスタ５１を備えている。ＭＯＳトランジスタ５１のソースはＧＮＤに接続されており、ドレインはＭＯＳトランジスタ６のドレインに接続されている。ＭＯＳトランジスタ５１のゲートには、ソースフォロワ回路の動作および非動作を制御する制御信号ＣＴＬが入力される。制御信号ＣＴＬは、図１９（ｂ）では比較器２の出力信号に相当し、図２０（ｂ）ではインバータ３の出力信号に相当する。制御信号ＣＴＬがＨｉｇｈのときにはＭＯＳトランジスタ５１が導通してソースフォロワ回路が動作可能になり、制御信号ＣＴＬがＬｏｗのときにはＭＯＳトランジスタ５１が遮断されてソースフォロワ回路の動作が停止する。

次に、本実施形態のアナログ出力回路１の駆動方法について説明する。

図２２は、アナログ出力回路１を用いて容量性負荷Ｃへ所定の電位を書き込む第１の駆動方法を実現する構成である。この構成では、電圧ソースＶ０が備えられており、この電圧ソースＶ０によって、容量性負荷Ｃの電位を予め電位Ｖｐｒｅに初期化し、その後、容量性負荷Ｃに電位Ｖｐｒｅよりも高い電位を書き込む、あるいは、容量性負荷Ｃに電位Ｖｐｒｅよりも低い電位を書き込む。図中スイッチ素子ＳＷは図１のスイッチ素子ＳＷ１・ＳＷ２をまとめて簡略記載したものである。電圧ソースＶ０はスイッチ素子ＳＷ０を介して容量性負荷Ｃに接続されている。

アナログ出力回路１およびスイッチ素子ＳＷには、これらの動作の可否を制御する制御信号ＡＣＴＬが入力されるようになっている。スイッチ素子ＳＷ０には、これの導通および遮断を制御する制御信号ＰＣＴＬが入力されるようになっている。図２３に、制御信号ＡＣＴＬ・ＰＣＴＬの波形を示す。アナログ出力回路１およびスイッチ素子ＳＷは、制御信号ＡＣＴＬがＨｉｇｈのときに動作可能になり、制御信号ＡＣＴＬがＬｏｗのときに動作不能となる。スイッチ素子ＳＷ０は、制御信号ＰＣＴＬがＨｉｇｈのときに導通し、制御信号ＰＣＴＬがＬｏｗのときに遮断される。

図２３から分かるように、容量性負荷Ｃへ所定の電位を書き込む前に、制御信号ＰＣＴＬをＨｉｇｈとしてスイッチ素子ＳＷ０を導通させ、初期化期間を設ける。少なくともこの初期化期間の間は、制御信号ＡＣＴＬはＬｏｗとなって、アナログ出力回路１による書き込み動作はできないようになっている。そして、この初期化期間の後に、制御信号ＡＣＴＬがＨｉｇｈとなり、アナログ出力回路１によって容量性負荷Ｃへ所定の電位を書き込む本書込み期間となる。

ここで、アナログ出力回路１の電圧ソースが、容量性負荷Ｃの初期電位よりも高い電位を書き込むものである場合には、電圧ソースＶ０の電位Ｖｐｒｅをこの書き込み電位よりも低い初期電位として設定する。この場合には容量性負荷Ｃの初期化過程は、以前に容量性負荷Ｃに書き込まれた電荷をディスチャージするものとなる。本書込み期間では、図中＋書込みと記載したように、電位Ｖｐｒｅよりも高電位側の方向への一方向に書き込みが行われる。所定の電位としては、図示したようにＶｒｅｆ１、Ｖｒｅｆ２、…のように任意数の電位が可能である。

また、アナログ出力回路１の電圧ソースが、容量性負荷Ｃの初期電位よりも低い電位を書き込むものである場合には、電圧ソースＶ０の電位Ｖｐｒｅをこの書き込み電位よりも高い初期電位として設定する。この場合には容量性負荷Ｃの初期化過程は、以前に容量性負荷Ｃに書き込まれた電荷の不足分を補うプリチャージを行うものとなる。本書込み期間では、図中−書込みと記載したように、電位Ｖｐｒｅよりも低電位側の方向への一方向に書き込みが行われる。所定の電位としては、図示したようにＶｒｅｆ３、Ｖｒｅｆ４、…のように任意数の電位が可能である。

図２４は、アナログ出力回路１を用いて容量性負荷Ｃへ所定の電位を書き込む第２の駆動方法を実現する構成である。この構成では、アナログ出力回路１がアナログ出力回路１Ａとアナログ出力回路１Ｂとの２種類設けられている。アナログ出力回路１Ａおよびこれに対応するスイッチ素子ＳＷには、これらの動作の可否を制御する制御信号ＡＣＴＬＰが入力され、アナログ出力回路１Ｂおよびこれに対応するスイッチ素子ＳＷには、これらの動作の可否を制御する制御信号ＡＣＴＬＭが入力されるようになっている。アナログ出力回路１Ａは、容量性負荷Ｃに低電位側から高電位側へ向かう方向に所定の電位を書き込む＋書込みを行い、アナログ出力回路１Ｂは、容量性負荷Ｃに高電位側から低電位側へ向かう方向に所定の電位を書き込む−書込みを行う。

図２５に示すように、制御信号ＡＣＴＬＰ・ＡＣＴＬＭ・ＰＣＴＬの各Ｈｉｇｈ期間同士は互いに重ならないようになっている。図２４の構成では、アナログ出力回路１Ａによる＋書込みと、アナログ出力回路１Ｂによる−書込みとを交互に行うために、それぞれの初期化期間における初期電位が互いに異なっている。＋書込みを行う本書込み期間の前の初期化期間においては電位Ｖｐｒｅを書き込む所定の電位よりも低く設定し、−書込みを行う本書込み期間の前の初期化期間においては電位Ｖｐｒｅを書き込む所定の電位よりも高く設定する。従って、図２４の電圧ソースＶ０の電位Ｖｐｒｅは可変となっている。所定の電位としては、図示したようにＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、…のように任意数の電位が可能である。

図２４および図２５で説明した構成は、様々な駆動に応用可能であり、その一例を図２６に示す。図２６（ａ）〜（ｃ）は、液晶表示装置の液晶パネルを交流駆動するときの映像信号の＋極性の電圧、映像信号の−極性の電圧、および、コモン電圧の関係を示す図である。

同図（ａ）はコモン電圧が大きな振幅で振動する場合を示す。＋極性の電圧は低いコモン電圧Ｖｃｏｍ＿Ｌをコモン電圧とし、−極性の電圧は高いコモン電圧Ｖｃｏｍ＿Ｈをコモン電圧とする。＋極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベル（Ｖｃｏｍ＿Ｌ）＋Ｖｗｈｉｔｅと、黒レベル（Ｖｃｏｍ＿Ｌ）＋Ｖｂｌａｃｋとの間の範囲として示されており、−極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベル（Ｖｃｏｍ＿Ｈ）−Ｖｗｈｉｔｅと、黒レベル（Ｖｃｏｍ＿Ｈ）−Ｖｂｌａｃｋとの間の範囲として示されている。Ｖｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ＝Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅであり、Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ＝Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋである。このような場合には、高いコモン電圧Ｖｃｏｍ＿Ｈおよび低いコモン電圧Ｖｃｏｍ＿Ｌを電位Ｖｐｒｅとして、図２４および図２５の構成を使用することができる。

同図（ｂ）はコモン電圧が小さな振幅で振動する場合を示す。＋極性の電圧は低いコモン電圧Ｖｃｏｍ＿Ｌをコモン電圧とし、−極性の電圧は高いコモン電圧Ｖｃｏｍ＿Ｈをコモン電圧とする。＋極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベル（Ｖｃｏｍ＿Ｌ）＋Ｖｗｈｉｔｅと、黒レベル（Ｖｃｏｍ＿Ｌ）＋Ｖｂｌａｃｋとの間の範囲として示されており、−極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベル（Ｖｃｏｍ＿Ｈ）−Ｖｗｈｉｔｅと、黒レベル（Ｖｃｏｍ＿Ｈ）−Ｖｂｌａｃｋとの間の範囲として示されている。Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ＞Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅである。このような場合にも、高いコモン電圧Ｖｃｏｍ＿Ｈおよび低いコモン電圧Ｖｃｏｍ＿Ｌを電位Ｖｐｒｅとして、図２４および図２５の構成を使用することができる。

同図（ｃ）はコモン電圧が一定値を取る場合を示す。＋極性の電圧はコモン電圧Ｖｃｏｍよりも高い電位を取り、−極性の電圧はコモン電圧Ｖｃｏｍよりも低い電位を取る。＋極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベルＶｃｏｍ＋Ｖｗｈｉｔｅと、黒レベルＶｃｏｍ＋Ｖｂｌａｃｋとの間の範囲として示されており、−極性における映像信号の電位範囲Ｖｖｉｄｅｏは、白レベルＶｃｏｍ−Ｖｗｈｉｔｅと、黒レベルＶｃｏｍ−Ｖｂｌａｃｋとの間の範囲として示されている。このような場合には、図２４および図２５において電位Ｖｐｒｅを一定とすればよい。

なお、同図（ｂ）・（ｃ）のように、＋極性と−極性とで電位範囲Ｖｖｉｄｅｏが重ならない場合には、必ずしも電位Ｖｐｒｅによる初期化を行わなくてもよい。

次に、本実施形態のアナログ出力回路１を備える液晶表示装置およびそのデータ信号線駆動回路の一構成例について説明する。

図２７は、本実施形態に係る液晶表示装置３１のブロック図である。この液晶表示装置３１は、大略的に、表示パネル３２、制御回路３７、タイミング信号生成回路３８、および、電源回路３９が搭載されて構成される。前記表示パネル３２は、マトリクス状に配列された画素ＰＩＸを有する表示部３４と、前記各画素ＰＩＸを駆動する走査信号線駆動回路３５およびデータ信号線駆動回路３６とを備えて構成される。前記走査信号線駆動回路３５はシフトレジスタ３５ａを備えており、前記データ信号線駆動回路３６はシフトレジスタ３６ａおよびデータ処理回路３６ｂを備えている。

前記表示部３４と、走査信号線駆動回路３５およびデータ信号線駆動回路３６とは、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、前記表示部３４および走査信号線駆動回路３５およびデータ信号線駆動回路３６は、ガラス基板上に形成された多結晶シリコンやＣＧシリコンの薄膜トランジスタなどから構成されている。そして、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記薄膜トランジスタは、６００℃以下のプロセス温度で製造される。

前記表示部３４は、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｋ本のデータ信号線ＳＤ１〜ＳＤｋによって区画されて形成される前記各画素ＰＩＸの領域に、前記走査信号線駆動回路３５およびデータ信号線駆動回路３６が、前記走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＳＤ１〜ＳＤｋを介して前記制御回路３７から供給される映像信号（データ信号）ＤＡＴを順次書込んでゆくことで画像表示を行う。各画素ＰＩＸは、たとえば図２８で示すように構成される。図２８において、前記走査信号線ＧＬおよびデータ信号線ＳＤとともに、画素ＰＩＸには、アドレスを表す前記ｋ以下の任意の整数ｉおよび前記ｍ以下の任意の整数ｊが付加されている。

各画素ＰＩＸは、ゲートが走査信号線ＧＬへ、ソースがデータ信号線ＳＤに接続される電界効果トランジスタ（スイッチング素子）ＳＷと、この電界効果トランジスタＳＷのドレインに一方の電極が接続される画素容量Ｃｐとを備えて構成される。前記画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。

したがって、走査信号線ＧＬが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＤに印加された電圧が画素容量Ｃｐに印加される。一方、前記走査信号線ＧＬの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＤへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。

ここで、前記制御回路３７からデータ信号線駆動回路３６へは、各画素ＰＩＸへの映像信号ＤＡＴは時分割で伝送されており、データ信号線駆動回路３６は、タイミング信号生成回路３８から入力される、タイミング信号となる所定の周期でデューティー比が５０％の（５０％以下でも良い）ソースクロック信号ＳＣＫおよびその反転信号ＳＣＫＢとソーススタートパルスＳＳＰおよびその反転信号ＳＳＰＢとに基づいたタイミングで、前記映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、前記シフトレジスタ３６ａが、入力されるソースクロック信号ＳＣＫ・ＳＣＫＢのオンタイミングに同期してソーススタートパルスＳＳＰ・ＳＳＰＢを順次シフトすることによって、前記ソースクロック信号ＳＣＫ・ＳＣＫＢの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｋを生成し、データ処理回路３６ｂが、その各出力信号Ｓ１〜Ｓｋが示すタイミングで前記映像信号ＤＡＴをサンプリングして、各データ信号線ＳＤ１〜ＳＤｋへ出力する。データ信号線ＳＤ１〜ＳＤｋに出力するアナログ電圧には、電源回路３９からデータ信号線駆動回路３６に供給される電源電圧を用いる。

同様に、走査信号線駆動回路３５では、前記シフトレジスタ３５ａが、タイミング信号生成回路３８から入力されるゲートクロック信号ＧＣＫ・ＧＣＫＢに同期してゲートスタートパルスＧＳＰ・ＧＳＰＢを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ出力する。

タイミング信号生成回路３８は、上記のソースクロック信号ＳＣＫ・ＳＣＫＢ、ソーススタートパルスＳＳＰ・ＳＳＰＢ、ゲートクロック信号ＧＣＫ・ＧＣＫＢ、ゲートスタートパルスＧＳＰ・ＧＳＰＢなどのタイミング信号を生成する。これらのタイミング信号のうち、表示駆動制御信号の１つとしてのゲートスタートパルスＧＳＰ・ＧＳＰＢは、特に、制御回路３７から入力される垂直同期の信号である信号ＶＳＹＮＣに同期するように生成される。また、タイミング信号生成回路３８は、同様に、制御回路３７から入力される垂直同期の信号である信号ＶＳＹＮＣに同期させて、電源回路３９を制御するための、ディスチャージ信号ＤＩＳや、チャージ信号ＣＨＡ、イネーブル信号ＥＮなどの電源制御信号を生成して電源回路３９に入力する。ここで、ディスチャージ信号ＤＩＳは、電源回路３９の起動時に電源内部の放電を行わせるための制御信号である。チャージ信号ＣＨＡは、電源回路３９をディスチャージ信号ＤＩＳによって放電させた後に、起動準備を行うために電源回路３９を充電するための制御信号である。イネーブル信号ＥＮは、チャージ信号ＣＨＡによって電源回路３９を充電した後、電源回路３９を稼働させるためのクロック信号を有効にする制御信号である。なお、タイミング信号生成回路３８は、ソーススタートパルスＳＳＰ・ＳＳＰＢを、水平同期信号ＨＳＹＮＣとドットクロック信号とに同期させて生成することもできる。

制御回路３７は、映像信号ＤＡＴや信号ＶＳＹＮＣ・ＨＳＹＮＣなどを、外部から供給される制御信号および映像信号を基に生成する。また、制御回路３７や電源回路３９への電源供給は、液晶表示装置３１の電源部から供給される。電源回路３９は、前述の、データ信号線ＳＤ１〜ＳＤｋに出力するための電源の他に、走査信号線駆動回路３５の電源や、表示部３４のコモン電圧電源なども供給する。

次に、図２９に、図２７のデータ処理回路３６ｂの構成を示す。

データ処理回路３６ｂは、多結晶シリコンやＣＧシリコンを用いて液晶パネルと一体的に製造されるものであり、アナログ出力回路１およびデコーダー６２を備えている。なお、基準電位生成回路６１は図２７の電源回路として構成されたものであるが、基準電位生成回路６１がデータ処理回路３６ｂに含まれていてもよい。

デコーダー６２にはＲＧＢのデジタル映像信号ＤＡＴが入力される。デコーダー６２は基準電位生成回路６１から入力される基準電位を用いて映像信号ＤＡＴをＤ／Ａ変換する。アナログ出力回路１は、このＤ／Ａ変換されて得たアナログ電圧を、図３、図６、および図９等の電圧ソースＶ２の基準電位Ｖｒｅｆ１として用いて、データ信号線ＳＤ１〜ＳＤｋにＲＧＢのアナログ映像信号を出力する。これにより、アナログ出力回路１は、データ信号線ＳＤ１〜ＳＤｋにアナログ映像信号の電位を書き込む。なお、基準電位生成回路６１は、外部電源から得た電圧（Ｌｏｗ）と電圧（Ｈｉｇｈ）との間の電位範囲Ｖｖｉｄｅｏで、抵抗ストリング６１ａによって分圧により各基準電位Ｖｒｅｆ１〜ｎを生成する。

以上、本実施形態について説明した。上述の説明では、電圧ソースは２種類としたが、これに限るものではなく、任意の複数個とすることができる。そして、その際に、出力インピーダンスの小さい順に、書き込みに使用する電圧ソースを切り替えていくことにより、前述した効果が同様に得られる。また、容量性負荷としてはデータ信号線に限ることはなく、画素容量や、図２６（ａ）・（ｂ）で示した電位が振動するコモン電極なども可能である。

また、本発明のアナログ出力回路は、前記容量性負荷を前記複数の電圧ソースの電位よりも低い電位または高い電位に初期化する初期化手段を備えていてもよい。

上記の発明によれば、初期化手段により容量性負荷の電位を初期化することができる。従って、初期化電位が容量性負荷に書き込む所定の電位よりも低い場合には、複数の電圧ソースの全てを初期化電位よりも高くして、書き込みの方向を低電位側から高電位側へ向かう方向の一方向とすることができ、初期化電位が容量性負荷に書き込む所定の電位よりも高い場合には、複数の電圧ソースの全てを初期化電位よりも低くして、書き込みの方向を高電位側から低電位側へ向かう方向の一方向とすることができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、前記容量性負荷に電位を上昇させる方向へ向かって前記所定の電位としての第１の電位を書き込むための第１の電圧ソースと、前記容量性負荷に電位を低下させる方向へ向かって前記所定の電位としての第２の電位を書き込むための第２の電圧ソースとを備え、前記電位モニター手段は、前記第１の電圧ソースに対応した第１の電位モニター手段と、前記第２の電圧ソースに対応した第２の電位モニター手段とを備えており、前記容量性負荷に前記第１の電位を書き込むか前記第２の電位を書き込むかについての制御信号が外部から入力されてもよい。

上記の発明によれば、容量性負荷に電位を上昇させる方向へ向かって第１の電位を書き込むための第１の電圧ソースおよびそれに対応した第１の電位モニター手段と、容量性負荷に電位を低下させる方向へ向かって第２の電位を書き込むための第２の電圧ソースおよびそれに対応した第２の電位モニター手段とを備えており、容量性負荷に第１の電位を書き込むか第２の電位を書き込むかについての制御信号が外部から入力される。従って、容量性負荷を電位の上昇する方向へ書き込む場合と、電位の低下する方向へ書き込む場合との両方を行うことができるという効果を奏する。

また、本発明のアナログ出力回路は、前記容量性負荷はアクティブマトリクス型の表示装置のデータ信号線であり、データ信号線駆動回路の出力回路として設けられていてもよい。

上記の発明によれば、アクティブマトリクス型の表示装置において、容易な構成で低消費電力かつ高速・高精度でデータ信号線に所望の電位を書き込むことができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースのうちの１つは、前記所定の電位としてのデータ信号の基準電位を生成する基準電位生成回路であってもよい。

上記の発明によれば、データ信号の基準電位を生成する基準電位生成回路を、データ信号線に所定の電位を書き込む電圧ソースとすることにより、アナログ出力回路は、出力インピーダンスの大きい電圧ソースである基準電位生成回路を備えている表示装置において好適に性能を発揮することができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、出力インピーダンスの小さい方の電圧ソースとしての、直流安定化電源からの電源線と、出力インピーダンスの大きい方の電圧ソースとしての、直流安定化電源からの電源線から得た電圧を分圧する分圧回路との、２つの電圧ソースを含んでいてもよい。

上記の発明によれば、出力インピーダンスの小さな電圧ソースと、出力インピーダンスの大きな電圧ソースとによる容量性負荷への電位の書き込みを、容易に実現することができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、出力インピーダンスの小さい方の電圧ソースとしての、ボルテージフォロワ回路と、出力インピーダンスの大きい方の電圧ソースとしての、直流安定化電源からの電源線から得た電圧を分圧する分圧回路との、２つの電圧ソースを含んでいてもよい。

上記の発明によれば、出力インピーダンスの小さな電圧ソースと、出力インピーダンスの大きな電圧ソースとによる容量性負荷への電位の書き込みを、容易に実現することができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、出力インピーダンスの小さい方の電圧ソースとしての、ソースフォロワ回路と、出力インピーダンスの大きい方の電圧ソースとしての、直流安定化電源からの電源線から得た電圧を分圧する分圧回路との、２つの電圧ソースを含んでいてもよい。

上記の発明によれば、出力インピーダンスの小さな電圧ソースと、出力インピーダンスの大きな電圧ソースとによる容量性負荷への電位の書き込みを、容易に実現することができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、出力インピーダンスの小さい方の電圧ソースとしての、直流安定化電源からの電源線と、出力インピーダンスの大きい方の電圧ソースとしての、ボルテージフォロワ回路との、２つの電圧ソースを含んでいてもよい。

上記の発明によれば、出力インピーダンスの小さな電圧ソースと、出力インピーダンスの大きな電圧ソースとによる容量性負荷への電位の書き込みを、容易に実現することができるという効果を奏する。

また、本発明のアナログ出力回路は、前記複数の電圧ソースは、出力インピーダンスの小さい方の電圧ソースとしての、直流安定化電源からの電源線と、出力インピーダンスの大きい方の電圧ソースとしての、ソースフォロワ回路との、２つの電圧ソースを含んでいてもよい。

上記の発明によれば、出力インピーダンスの小さな電圧ソースと、出力インピーダンスの大きな電圧ソースとによる容量性負荷への電位の書き込みを、容易に実現することができるという効果を奏する。

また、本発明のデータ信号線駆動回路は、前記アナログ出力回路を備えていてもよい。

上記の発明によれば、容易な構成で低消費電力かつ高速・高精度でデータ信号線に所望の電位を書き込むことができるデータ信号線駆動回路を実現することができるという効果を奏する。

また、本発明の表示装置は、前記データ信号線駆動回路を備えていてもよい。

上記の発明によれば、容易な構成で低消費電力かつ高速・高精度でデータ信号線に所望の電位を書き込むことができる表示装置を実現することができるという効果を奏する。

また、本発明の電位書き込み方法は、前記アナログ出力回路を用いて前記容量性負荷へ前記所定の電位を書き込む電位書き込み方法であって、前記電位モニター手段が、前記容量性負荷を出力インピーダンスの小さい順に前記電圧ソースに導通させるように前記導通遮断制御を行ってもよい。

上記の発明によれば、電位モニター手段が、容量性負荷を出力インピーダンスの小さい順に電圧ソースに導通させるように導通遮断制御を行うので、特に、低消費電力かつ高速・高精度で容量性負荷に所望の電位を書き込むことができるという効果を奏する。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

産業上の利用の可能性

本発明は、液晶表示装置に好適に使用することができる。

Claims (11)

1. 容量性負荷に所定の電位を書き込むアナログ出力回路であって、
   前記所定の電位を出力する第１電圧ソースと、前記第１電圧ソースより出力インピーダンスが小さい第２電圧ソースとを含む複数の電圧ソースと、
   前記電圧ソースのそれぞれに対して設けられ、前記電圧ソースと前記容量性負荷との間の導通および遮断を行うスイッチ素子と、
   前記容量性負荷の電位を検出し、検出した前記容量性負荷の電位に応じて、導通させる前記スイッチ素子を１つ決定して導通させるとともに、他の前記スイッチ素子を遮断させる導通遮断制御を行う電位モニター手段とを備えており、
   前記電位モニター手段は、比較器を備え、
   前記比較器は、第１入力として基準電位が入力され、第２入力として前記容量性負荷の電位が入力され、前記基準電位と前記容量性負荷の電位との比較結果に応じた電位を出力し、
   各スイッチ素子は、前記比較器が出力する電位に応じて導通および遮断を切り替えることを特徴とするアナログ出力回路。
2. 前記複数の電圧ソースは、前記第２電圧ソースとしてのソースフォロワ回路を含んでおり、
   前記電位モニター手段は、前記第２電圧ソースに対応する前記スイッチ素子を遮断している間、前記ソースフォロワ回路の動作を停止させる制御を行うことを特徴とする請求項１に記載のアナログ出力回路。
3. 前記複数の電圧ソースは、前記第２電圧ソースとしてのソースフォロワ回路を含んでおり、
   前記ソースフォロワ回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースに向けて定電流を流す定電流源とを備えているとともに、前記ＭＯＳトランジスタのゲートには、前記容量性負荷に電位を書き込むときに、前記所定の電位が入力されることを特徴とする請求項１に記載のアナログ出力回路。
4. 前記容量性負荷を前記複数の電圧ソースの電位よりも低い電位または高い電位に初期化する初期化手段を備えていることを特徴とする請求項１から３のいずれか一項に記載のアナログ出力回路。
5. 前記複数の電圧ソースは、前記容量性負荷に電位を上昇させる方向へ向かって前記所定の電位としての第１の電位を書き込むための前記第１電圧ソースと、前記容量性負荷に電位を低下させる方向へ向かって前記所定の電位としての第２の電位を書き込むための第３電圧ソースとを備え、
   前記電位モニター手段は、前記第１電圧ソースに対応した第１の電位モニター手段と、前記第３電圧ソースに対応した第２の電位モニター手段とを備えており、
   前記容量性負荷に前記第１の電位を書き込むか前記第２の電位を書き込むかについての制御信号が外部から入力されることを特徴とする請求項１に記載のアナログ出力回路。
6. 前記容量性負荷はアクティブマトリクス型の表示装置のデータ信号線であり、
   データ信号線駆動回路の出力回路として設けられていることを特徴とする請求項１から５のいずれか一項に記載のアナログ出力回路。
7. 前記複数の電圧ソースのうちの１つは、前記所定の電位としてのデータ信号の基準電位を生成する基準電位生成回路であることを特徴とする請求項６に記載のアナログ出力回路。
8. 前記第１電圧ソースは、直流安定化電源からの電源線から得た電圧を分圧する分圧回路であることを特徴とする請求項１から７のいずれか一項に記載のアナログ出力回路。
9. 請求項６または７に記載のアナログ出力回路を備えていることを特徴とするデータ信号線駆動回路。
10. 請求項９に記載のデータ信号線駆動回路を備えていることを特徴とする表示装置。
11. 請求項１から８のいずれか一項に記載のアナログ出力回路を用いて前記容量性負荷へ前記所定の電位を書き込む電位書き込み方法であって、前記電位モニター手段が、前記容量性負荷を出力インピーダンスの小さい順に前記電圧ソースに導通させるように前記導通遮断制御を行うことを特徴とする電位書き込み方法。

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