JP4748414B2 - アナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims description 82
- 238000007599 discharging Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 29
- 239000004973 liquid crystal related substance Substances 0.000 description 24
- 230000008859 change Effects 0.000 description 12
- 230000001808 coupling effect Effects 0.000 description 12
- 230000007423 decrease Effects 0.000 description 11
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 239000010409 thin film Substances 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
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Description
表示装置のうち、液晶表示装置は、CRT方式の表示装置に比べて、軽量、小型でありながら、高解像度、低電力及び新環境的な利点を有し、フルカラー化が可能であるので、次世代表示装置として脚光を浴びている。
即ち、薄膜トランジスタが非結晶型(a−Si)で形成された液晶表示装置は、非結晶型液晶表示装置であり、薄膜トランジスタが多結晶型(poly−Si)で形成された液晶表示装置は多結晶型液晶表示装置である。
上記システムを表示パネルに集積するSOG(System On Glass)を具現するためには、LTPS技術によるデジタル/アナログコンバータ(以下、D/Aコンバータと称する)とアナログバッファなどのアナログ回路を製作することが必要である。
図1は、一般的なソースフォロワーを示した回路図であり、図2は図1に示したスイッチを動作させるための制御波形である。ここで、ソースフォロワーの入力端はデータ駆動部のデジタル/アナログコンバータに連結され、出力端は負荷に連結される。ここで、負荷は複数のソースラインである。
ここで、ソースフォロワーは、駆動TFTとして充電時にN型TFTを用い、放電時にP型TFTを用いることで、出力電圧が目標電圧に近づくことによって駆動TFTの|Vgs|が減少して電流駆動力が弱くなる。即ち、図3のように、出力電圧が目標電圧であるVdに到達する時間が長くなるので、負荷が駆動される速度が遅くなるという問題点がある。
したがって、ソースフォロワーは、しきい電圧保存段階と負荷駆動段階において長い時間が所要されるので、短いライン時間を有する液晶表示装置にて適用することが難しいという問題点がある。
下記の数式1は、負荷駆動段階において駆動TFT100のゲート電圧(Vg)を示したものである。
Vg=Vcompensation・Vth/(Vcompensation+Vparastic)+Vd
ここで、Vcompensationは、補償キャパシタに充電された電圧であり、Vparasticは、寄生キャパシタに重電された電圧を示す。
数式1のように、駆動TFT100のゲート電圧(Vg)は補償キャパシタと寄生キャパシタの割合によって決定される。
下記の数式2は、寄生キャパシタによって発生する誤差電圧(Verror)を示したものである。
Verror=Vparasitic・Vth/(Vcompensation+Vparasitic)
ソースフォロワーの電流駆動力を増加させるためには、駆動TFT100のチャンネル幅を大きくする。しかし、駆動TFT100のチャンネル幅を増加させると、寄生キャパシタの大きさも同時に増加するので、寄生キャパシタによる誤差電圧(Verror)も更に大きくなる。
したがって、ソースライン一つ当たり、一つの単位ソース駆動回路部が必要であるが、大きいデザインルールを有する低温ポリシリコンでは一つの画素幅内に一つのソース駆動回路部を具現するのが困難であるという問題点があった。
本発明のまた他の目的は、工程変化に大きい補償能力を有し、付加駆動時間を短縮させることができるアナログバッファを駆動させる駆動方法を提供することにある。
つまり、本発明によるアナログバッファは、第1インバータ及び第2インバータで構成された比較器及び比較器の出力によって駆動される駆動TFTを含み、したがって、本発明では工程変化とは関係なく動作される比較器の出力によって駆動TFTが動作され、負荷の充電及び放電が遂行されるので、工程変化による負荷に出力される出力電圧の変化を最小化することができるという効果がある。
図4に示すように、本発明によるアナログバッファは、比較器400及び負荷(Load)駆動のための駆動TFT410で構成される。
ここで、比較器400は、負入力端(−)に入力電圧(Vin)が印加され、正入力端(+)に駆動TFT410のドレイン端子が連結され、出力端に駆動TFT410のゲート端子が連結される。ここで、駆動TFT410は、PMOSトランジスタであり、ドレイン端子に負荷が連結される。
まず、負荷(Load)に印加された負荷電圧が0Vであると仮定すると、比較器400の負入力端(−)に入力電圧(Vin)が印加されると、比較器400は、ローレベル電圧を出力する。ここで、駆動TFT410はローレベル電圧がゲート端子に印加され、ターンオンされる。したがって、駆動TFT410のドレイン端子に連結された負荷(Load)に電流が供給され、負荷電圧(Vload)が上昇する。
したがって、負荷(Load)に電流の供給が遮断され、負荷電圧(Vload)はこれ以上上昇せず、比較器400の負入力端(−)に印加される入力電圧(Vin)のような電圧レベルを維持する。
一方、図4において、アナログバッファが負荷を放電させる放電機能を有する場合には駆動TFTをNMOSトランジスタとして構成する。ここで、NMOSトランジスタとして構成された駆動TFTのソース端子がグラウンド端に連結され、ドレイン端子が比較器の正入力端に連結される。これによってドレイン端子に連結される負荷を放電させる。
図5に示すように、本発明の第1の実施例によるアナログバッファは、比較器500及び駆動TFT600で構成される。
第1インバータ510は、第1PMOSトランジスタ(PM1)及び第1NMOSトランジスタ(NM1)を含む。第1PMOSトランジスタ(PM1)と第1NMOSトランジスタ(NM1)はゲート端子が互いに連結され、ドレイン端子が互いに連結される。また、第1PMOSトランジスタ(PM1)のソース端子は電源電圧(VDD)端子に連結され、第1NMOSトランジスタ(NM1)のソース端子はグラウンド端子に連結される。
即ち、第1PMOSトランジスタ(PM1)及び第1NMOSトランジスタ(NM1)のゲート端子とドレイン端子が第1スイッチ(S1)のターンオン動作によって互いに連結される。また、第2PMOSトランジスタ(PM2)及び第2NMOSトランジスタ(NM2)のゲート端子とドレイン端子が第2スイッチ(S2)のターンオン動作によって互いに連結される。
また、第1インバータ510と第2インバータ520との間には第1カップリングキャパシタ(CC1)が形成され、第2インバータ520と駆動TFT600との間には第2カップリングキャパシタ(CC2)が形成される。
駆動TFT600は、ゲート端子が第2カップリングキャパシタ(CC2)を通じて第2インバータ520の出力端と連結され、ソース端子が電源電圧(VDD)印加端に連結され、ドレイン端子は第5スイッチ(S5)のターンオン動作によってゲート端子と連結される。また、駆動TFT600のドレイン端子は、第6スイッチ(S6)のターンオン動作によって負荷(Load)に連結される。一方、駆動TFT600のドレイン端子は第7スイッチ(S7)のターンオン動作によってグラウンドに連結される。ここで、負荷(Load)は第8スイッチ(S8)によってグラウンドに連結される。駆動TFT600は第3PMOSトランジスタ(PM3)で構成される。
まず、第1スイッチ制御信号(SC1)によって第1乃至第3スイッチ(S1、S2、S3)、第5スイッチ(S5)及び第8スイッチ(S8)がターンオンされる。また、第3スイッチ制御信号(SC3)によって第7スイッチ(S7)がターンオンされて駆動TFT600が初期化される。ここで、第1スイッチ制御信号(SC1)がハイ状態を維持する区間(T1)は入力電圧(Vin)保存区間である。
ここで、第4スイッチ(S4)がターンオンされることにより入力電圧(Vin)が充電された第1補償キャパシタ(CP1)のAノードがグラウンド電圧(Vgnd’)印加端に連結され、Aノード電圧(Va)はグラウンド電圧(Vgnd’)に減少する。
(数3)
Vb={[CP1・(CP2+Cload)]/[CP1・(CP2+Cload)+CP2・Cload]}・Va=α・Va
また、数式3を整理すると、αは数式4のようである。
(数4)
α={[CP1・(CP2+Cload)]/[CP1・(CP2+Cload)+CP2・Cload]}
第1インバータ510のロジックしきい電圧(Logic threshold voltage)をV1thとするとき、Bノード電圧(Vb)はV1th−α・Vaになる。
また、負荷(Load)に電流が供給されて負荷電圧(Vload)が上昇することによるBノード電圧(Vb)の変化は下記の数式5のように、β・Voutとして示すことができる。
(数5)
Vb=[CP2/(CP1+CP2)]・Vout=β・Vout
即ち、Bノード電圧(Vb)は、第1補償キャパシタ(CP1)のカップリング作用によってα・Vaだけ減少され、第2キャパシタ(CP2)のカップリング作用によって再びβ・Voutだけ増加して下記の数式6のように示される。
Vb=Vlth−α・Va+β・Vout
その後、Bノード電圧(Vb)の電圧増加量が初期の電圧減少量と同一になる瞬間Bノード電圧(Vb)は第1インバータ510及び第2インバータ520によって増幅されCノード電圧(Vc)を増加させる。したがって、Cノード電圧(Vc)が増加することにより駆動TFT600がターンオフされ、負荷(Load)はこれ以上の電流の供給を受けることができなく、負荷電圧(Vload)を維持する。
(数7)
Vlth+Voffset=Vlth−α・Va+β・Vout
したがって、駆動TFT600のオフ電圧(Vout)は下記の数式8のようになる。
(数8)
Vout=(Voffset+α・Va)/β
数式8において、Va=Vin−Vgnd’であるので、駆動TFT600のオフ電圧(Vout)は下記の数式9乃至数式11のようになる。
(数9)
Vout=[Voffset+α・(Vin−Vgnd’)]/β
(数10)
Vout=[α・Vin+(Voffset−α・Vgnd’)]/β
(数11)
Vout=(α・Vin)/β+VDC
ここで、VDCはアナログバッファ回路内で発生する誤差電圧を示し、VDCは(Voffset−α・Vgnd’)/βである。
数式11のように、グラウンド電圧(Vgnd’)を調整することにより誤差電圧(VDC)を小さくすると、オフ電圧(Vout)は下記の数式12のようになる。
(数12)
Vout≒(α・Vin)/β=γ・Vin
ここで、γはα/βである。
即ち、数式12のように、アナログバッファに入力される入力電圧(Vin)が印加されると、負荷には入力電圧(Vin)に比例するγ・Vinが充電される。ここで、γが1であるとき、入力電圧(Vin)が負荷にそのまま伝達される。
図7は、本発明の第2の実施例によるアナログバッファを示した回路図である。
図7に示すように、アナログバッファは比較器500、第1駆動TFT700及び第2駆動TFT710で構成される。ここで、第1駆動TFT700はPMOSトランジスタであり、第2駆動TFT710はNMOSトランジスタである。
比較器500は、第1インバータ510及び第2インバータ520で構成されるものの、第1インバータ510及び第2インバータ520は図5で示されたものと同じ構成を有するので、同じ番号を付与し、これに対する構成の詳細な説明は省略する。
第1補償キャパシタ(CP1)は、第1NMOSトランジスタ(NM1)のゲート端子にも連結される。また、第1補償キャパシタ(CP1)は第3スイッチ(S3)又は第9スイッチ(S9)のターンオン動作によって入力電圧(Vin)印加端に連結され、第4スイッチ(S4)又は第10スイッチ(S10)のターンオン動作によってグラウンド電圧(Vgnd’)印加端に連結される。
第1アンドゲート800は、外部から入力される充電制御信号(Ch)及び第1スイッチ制御信号(SC1)によって第1制御信号(CON1)を生成し、第2アンドゲート810は、充電制御信号(Ch)及び第2スイッチ(SC2)によって第2制御信号(CON2)を生成する。
第5アンドゲート840は、放電制御信号(DisCh)及び第2スイッチ制御信号(SC2)によって第5制御信号(CON5)を生成し、第6アンドゲート850は放電制御信号(DisCh)及び第3スイッチ制御信号(SC3)によって第6制御信号(CON6)を生成する。
まず、第1スイッチ(S1)、第2スイッチ(S2)及び第8スイッチ(S8)に図8、9に示した第1スイッチ制御信号(SC1)がハイ状態である区間でターンオンされる。
まず、負荷(Load)に電圧を充電する充電動作を説明する。
第1スイッチ制御信号(SC1)のハイ状態区間で第1スイッチ(S1)、第2スイッチ(S2)及び第8スイッチ(S8)がターンオンされる。また、第1制御信号(CON1)によって第3スイッチ(S3)及び第5スイッチ(S5)がターンオンされる。ここで、第3制御信号(CON3)によって第7スイッチ(S7)がターンオンされ、第1駆動TFT700を初期化する。
ここで、第1補償キャパシタ(CP1)のカップリング作用によってBノード電圧(Vb)は減少する。Bノード電圧(Vb)の変化は第1インバータ510及び第2インバータ520によってその電圧変化量が増幅されてCノード電圧(Vc)を0Vに減少させて第1駆動TFT700をターンオンさせる。第1駆動TFT700がターンオンされることによって負荷(Load)に電流が供給され、負荷電圧(Vload)が増加する。
その後、Bノード電圧(Vb)の電圧増加量が初期の電圧減少量と同一になる時点でBノード電圧(Vb)は第1インバータ510及び第2インバータ520によって増幅されCノード電圧(Vc)を増加させる。したがって、Cノード電圧(Vc)が増加することによって第1駆動TFT700がターンオフされ、負荷(Load)はこれ以上の電流の供給を受けず負荷電圧(Vload)を維持する。
まず、第1スイッチ信号(SC1)のハイ状態区間で第1スイッチ(S1)、第2スイッチ(S2)及び第8スイッチ(S8)がターンオンされる。
また、第4制御信号(CON4)によって第10スイッチ(S10)及び第11スイッチ(S11)がターンオンされる。ここで、第6制御信号(CON6)によって第13スイッチがターンオンされ、第2駆動TFT710が初期化される。
その後、第5制御信号(CON5)によって第9スイッチ(S9)及び第12スイッチ(S12)がターンオンされる。第9スイッチ(S9)がターンオンされることによってAノードが入力電圧(Vin)印加端に連結され、Aノード電圧(Va)はグラウンド電圧(Vgnd’)から入力電圧(Vin)に上昇する。ここで、Aノード電圧(Va)が上昇することによってBノード電圧(Vb)も下記の数式13によってα・Vin’だけ上昇する。
(数13)
Vb=Vlth+α・Vin’
ここで、Vlthは第2駆動TFT710のロジックしきい電圧であり、Vin’は入力電圧(Vin)からグラウンド電圧(Vgnd’)を減算した電圧である。
(数14)
Vb=Vlth+α・Vin’−β・Vfall
第2駆動TFT710は、Bノード電圧(Vb)がVlth−Voffsetであるとき、ターンオフされる。したがって、減少電圧(Vfall)は下記の数式15のようになる。
(数15)
Vlth+α・Vin’−β・Vfall=Vlth−Voffset
Vfall=(α・Vin’+Voffset)/β
したがって、出力電圧(Vout)は下記の数式16のように定義される。
(数16)
Vout=Vcom−(α・Vin’+Voffset)/β
=Vcom−(α/β)・Vin+VDC
数式16のように、グラウンド電圧(Vgnd’)を調整して誤差電圧(VDC)を小さくすると、出力電圧(Vout)は下記の数式17のようになる。
Vout≒Vcom−(α/β)・Vin=Vcom−γ・Vin
数式17のように、本発明の第2の実施例によるアナログバッファは共通電圧(Vcom)を中心として入力電圧(Vin)を加算又は減算する動作を遂行する。即ち、アナログバッファは入力電圧(Vin)が共通電圧(Vcom)より大きいと放電動作を遂行し、入力電圧(Vin)が共通電圧(Vcom)より小さいと充電動作を遂行する。
したがって、本発明の第2の実施例によるアナログバッファはグラウンド電圧を中心として入力電圧を加算或いは減算する動作を遂行することも可能である。
図10に示したように、本発明による液晶表示装置は画像をディスプレイする液晶表示パネル900、液晶表示パネル900にゲート駆動信号を出力するゲート駆動部910、画像に相応するデータ電圧を液晶表示パネル900に出力するソース駆動部920、外部から入力される原始画像信号及び原始制御信号によってゲート駆動部910とソース駆動部920を制御するためのタイミングコントローラ930を含む。
ここで、Rソースライン(SL−R)は、第14スイッチ(S14)のターンオン動作によってアナログバッファ926の出力端に連結され、Gソースライン(SL−G)は第15スイッチ(S15)のターンオン動作によって出力端に連結され、Bソースライン(SL−B)は第16スイッチ(S16)のターンオン動作によって出力端に連結される。
また、第9アンドゲート880は、第1スイッチ制御信号(SC1)及びB制御信号(B)によって第9制御信号(CON9)を生成する。
第1乃至第13スイッチ(S1、S2、・・・、S13)は、第1乃至第6制御信号(CON1、CON2、・・・、CON6)によってターンオン動作されるものの、これは図7を参照して説明したことと同じであるので、これに対する詳細な説明は省略する。
また、第17スイッチはR制御信号(R)及び第1スイッチ制御信号(SC1)が同時にハイ状態である区間で生成された第7制御信号(CON7)によってターンオンされ、第18スイッチ(S18)はG制御信号(G)及び第1スイッチ制御信号(SC1)が同時にハイ状態である区間で生成された第8制御信号(CON8)によってターンオンされる。
ここで、第1インバータ510及び第2インバータ520、第1駆動TFT700及び第2駆動TFT710、第1補償キャパシタ(CP1)及び第2補償キャパシタ(CP2)、第1カップリングキャパシタ(CC1)及び第2カップリングキャパシタ(CC2)は図7と同じ構成を有するので、同じ番号を付与し、これに対する詳細な説明は省略する。
まず、液晶表示装置のドット(dot)反転駆動動作を図12及び図13を参照して説明する。
図12及び図13のように、第1区間(T1−1)では、R制御信号(R)及び充電制御信号(Ch)がハイ状態であるので、第1制御信号(CON1)によって第1駆動TFT700がターンオンされ、図10のD/Aコンバータ924から入力されるアナログデータ電圧(Vin)がRソースライン(SL−R)に充電される。
第2区間(T1−2)では、G制御信号(G)と放電制御信号(DisCh)がハイ状態であるので、第4制御信号(CON4)によって第2駆動TFT710がターンオンされ、Gソースライン(SL−G)に充電された電圧が放電される。
また、N+1番目ライン時間の第1区間(T2−1)では、R制御信号(R)と放電制御信号(DisCh)がハイ状態であるので、第2TFT710がターンオンされ、Rソースライン(SL−R)に充電された電圧が放電される。
また、第3区間(T2−3)では、上記の原理によってBソースライン(SL−B)に充電された電圧が放電される。
したがって、上記の動作によってドットごとに互いに異なる極性のアナログデータ電圧(Vin)がソースラインに出力されるドット反転がなされる。
図14に示すように、N番目ゲートラインが駆動されるN番目ライン時間の第1区間(T1−1)では、R制御信号(R)と充電制御信号(Ch)がハイ状態であるので、第1駆動TFT700がターンオンされ、図9のD/Aコンバータ924から入力されるアナログデータ電圧(Vin)がRソースライン(SL−R)に充電される。
その後、第3区間(T1−3)では、B制御信号(B)と充電制御信号(Ch)がハイ状態であるので、第1駆動TFT700がターンオンされ、アナログデータ電圧(Vin)がBソースライン(SL−B)に充電される。
その後、第2区間(T2−1)では、G制御信号(G)と放電制御信号(DisCh)がハイ状態であるので、第2駆動TFT710がターンオンされ、Gソースライン(SL−G)に充電された電圧を放電させる。
図15を参照すると、N番目ゲートラインが駆動されるN番目ライン時間(T1)での共通電圧はローレベル(Vcom−L)であり、N+1番目ゲートラインが駆動されるN+1番目ライン時間(T2)での共通電圧はハイレベル(Vcom−H)である。
また、N番目ライン時間(T1)の第1区間(T1−1)ではR制御信号(R)及び充電制御信号(Ch)がハイ状態であるので、第1スイッチ信号(SC1)のハイ状態区間で第17スイッチ(S17)がターンオンされ、ローレベルの共通電圧(Vcom−L)にRソースライン(SL−R)が放電される。
ここで、上記の原理によって第2区間(T1−2)では、Gソースライン(SL−G)がローレベルの共通電圧(Vcom−L)に放電された後、第1駆動TFT700がターンオンされ、アナログデータ電圧(Vin)がGソースライン(SL−G)に充電される。
その後、N+1番目ライン時間(T2)の第1区間(T2−1)でのR制御信号(R)及び放電制御信号(DisCh)がハイ状態であるので、第1スイッチ制御信号(SC1)のハイ区間でRデータライン(DL−R)が高いレベルの共通電圧(Vcom−H)に充電された後、第2スイッチ制御信号(SC2)のハイ区間で第2駆動TFT710がターンオンされ、Rソースライン(SL−R)に充電された高いレベルの共通電圧(Vcom−H)が目標電圧であるアナログデータ電圧(Vin)に放電される。
したがって、上記の原理によってアナログバッファ926の充電及び放電動作が遂行され、ソースラインごとに互いに異なる極性を有するアナログデータ電圧が充電されるライン反転が遂行される。
図16を参照すると、N番目フレームでは共通電圧がローレベル(Vcom−L)であり、N+1番目フレームでは共通電圧がハイレベル(Vcom−H)である。また、N番目フレームでは充電制御信号(Ch)がハイ状態であり、N+1番目フレームでは放電制御信号(DisCh)がハイ状態である。
その後、N+1番目フレームでは、第2駆動TFT710がターンオンされ、Rソースライン(SL−R)、Gソースライン(SL−G)及びBソースライン(SL−B)が放電される。
一般的に、図10のソース駆動部920がVcom変調を遂行せず、デマルチプレックス(demultiplexing)構造を用いない場合にはハイレベル電圧とローレベル電圧を生成するためにソースライン一本当たり二つの抵抗列と二つのデコーダが必要である。
しかし、本発明によるアナログバッファを用いる場合、負荷を共通電圧(Vcom)に予め充電した後、第1補償キャパシタ(CP1)にアナログ入力電圧(Vin)を充電し、第1補償キャパシタ(CP1)を0Vに放電する。
その後、アナログバッファは第1補償キャパシタ(CP1)の放電された電圧が補償されるまで、負荷(Load)の負荷電圧(Vload)の負荷電圧(Vload)が共通電圧(Vcom)+アナログ入力電圧(Vin)になるまで充電動作を遂行する。したがって、アナログバッファは共通電圧より高い電圧レベルを有するハイレベル電圧を出力することができる。
その後、アナログバッファは、第1補償キャパシタ(CP1)の放電された電圧が補償されるまで、負荷(Load)の負荷電圧(Vload)が共通電圧(Vcom)−アナログ入力電圧(Vin)になるように放電動作を遂行する。したがって、アナログバッファは、共通電圧より低い電圧レベルを有するローレベル電圧を出力することができる。
図17に示すように、下記の表1の条件において、アナログバッファがドット反転を遂行する場合、出力電圧が目標電圧である9V又は1Vに近くなっても、出力電圧の変化速度が減少しない。したがって、既存のものに比べて負荷の駆動速度が増加する。これによって、R、G、Bソースラインをゲートライン時間である51μs内に駆動可能である。
図18及び図19は、表2及び表3の条件によるアナログバッファのドット反転又はカラム反転時、充電動作によって発生する誤差電圧を示したグラフであり、図20及び図21は、表2及び表3の条件によるアナログバッファのライン反転又はフレーム反転時、放電動作による誤差電圧を示したグラフである。
図18及び図19のように、表2及び表3の条件によるアナログバッファのドット反転又はカラム反転動作による出力電圧は最大約22mVの誤差範囲を有する。
即ち、図18乃至図21のように、しきい電圧を1000mVの誤差を有するように調節して実験した結果、本発明によるアナログバッファによってその出力電圧はしきい電圧の誤差より小さい約22mV又は約28mVの出力電圧の誤差範囲を有するので、ディスプレイ品質が優秀な表示装置を具現することができる。
図22に示すように、ローレベルを有する共通電圧(Vcom)が印加される一番目ラインでは、Rデータライン、Gデータライン、及びBデータラインが全てローレベルの共通電圧(Vcom)に予め放電された後、設定された目標電圧である負荷電圧(Vload)に充電される。
410、600 駆動TFT
510 第1インバータ
520 第2インバータ
900 液晶表示パネル
910 ゲート駆動部
920 ソース駆動部
922 ラッチ部
924 D/Aコンバータ
926 アナログバッファ
928 スイッチ制御部
930 タイミングコントローラ
Claims (22)
- 負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷に充電される出力電圧を(アナログ電圧)フィードバックさせる第1キャパシタを含み、外部から入力される入力電圧と前記出力電圧(アナログ電圧)を比較する比較器と、
前記比較器の比較結果によって前記出力電圧(アナログ電圧)が前記入力電圧より小さい場合にターンオンされ、前記出力電圧(アナログ電圧)と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、
前記トランジスタがターンオンされることによって前記負荷の充電が行われ、前記トランジスタがターンオフされることによって前記負荷の充電が中止することを特徴とするアナログバッファ。 - 前記トランジスタは、第1電極が電源電圧の印加端に連結され、第2電極が前記負荷に連結されたPMOSトランジスタであることを特徴とする請求項1に記載のアナログバッファ。
- 前記比較器は、前記入力電圧に充電され、その後、前記充電された入力電圧が放電される第2キャパシタと、
前記第2キャパシタの放電動作に応答して前記PMOSトランジスタをターンオンさせ、フィードバックされた前記出力電圧(アナログ電圧)と前記入力電圧が同一になる時点で前記PMOSトランジスタをターンオフさせるインバータ部と、を含み、
前記第1キャパシタは前記PMOSトランジスタのターンオン動作に応答することを特徴とする請求項1又は2に記載のアナログバッファ。 - 前記インバータ部は、前記入力電圧印加端に入力端が連結された第1インバータと、
前記第1インバータの出力端に入力端が連結され、前記PMOSトランジスタに出力端に連結された第2インバータとを有することを特徴とする請求項3に記載のアナログバッファ。 - 負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷に放電される出力電圧を(アナログ電圧)フィードバックさせる第1キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される出力電圧(アナログ電圧)を比較する比較器と、
前記比較器の比較結果によって前記出力電圧(アナログ電圧)が前記入力電圧より大きい場合にターンオンされ、前記出力電圧(アナログ電圧)と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、
前記トランジスタがターンオンされることにより前記負荷の放電が行われ、前記トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とするアナログバッファ。 - 前記トランジスタは、第1電極がグラウンドに連結され、第2電極が前記負荷に連結されたNMOSトランジスタであることを特徴とする請求項5に記載のアナログバッファ。
- 前記比較器は、初期にグラウンド電圧に放電され、その後に前記入力電圧に充電される第2キャパシタと、
前記第2キャパシタの充電動作によって前記NMOSトランジスタをターンオンさせ、フィードバックされた前記出力電圧(アナログ電圧)と前記入力電圧が同一になる時点で前記NMOSトランジスタをターンオフさせるインバータ部と、
前記第1キャパシタは前記NMOSトランジスタのターンオン動作に応答することを特徴とする請求項5又は6に記載のアナログバッファ。 - 負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷の充電による出力電圧を(アナログ電圧)をフィードバックさせるか、または、前記負荷の放電による出力電圧を(アナログ電圧)をフィードバックさせる第1キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される出力電圧を(アナログ電圧)を比較する比較器と、
前記比較器の比較結果によって前記出力電圧を(アナログ電圧)が前記入力電圧より小さい場合にターンオンされ、前記出力電圧を(アナログ電圧)と前記入力電圧が同一になる時点でターンオフされる第1トランジスタと、
前記比較器の比較結果によって前記出力電圧を(アナログ電圧)が前記入力電圧より大きい場合にターンオンされ、前記出力電圧を(アナログ電圧)と前記入力電圧が同一になる時点でターンオフされる第2トランジスタとを有し、
前記第1トランジスタがターンオンされることによって前記負荷の充電が行われ、前記第1トランジスタがターンオフされることによって前記負荷の充電が中止され、
前記第2トランジスタがターンオンされることによって前記負荷の放電が行われ、前記第2トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とするアナログバッファ。 - 前記第1トランジスタは、電源電圧印加端に第1電極が連結されたPMOSトランジスタであり、
前記第2トランジスタは、グラウンドに第1電極が連結されたNMOSトランジスタであることを特徴とする請求項8に記載のアナログバッファ。 - 前記比較器は、外部から入力される第1制御信号によって初期に前記入力電圧に充電され、その後に前記充電された電圧がグラウンド電圧に放電され、
外部から入力される第2制御信号によって初期に前記グラウンド電圧に放電され、その後、前記入力電圧に充電される第2キャパシタと、
前記第1制御信号による前記第1キャパシタの放電動作によって前記PMOSトランジスタをターンオンさせ、フィードバックされた前記負荷の充電による出力電圧(アナログ電圧)と前記入力電圧が同一になる時点で前記PMOSトランジスタをターンオフさせるか、或いは前記第2制御信号による前記第1キャパシタの充電動作によって前記NMOSトランジスタをターンオンさせ、フィードバックされた前記負荷の放電による前記出力電圧(アナログ電圧)と前記入力電圧が同一になる時点で前記NMOSトランジスタをターンオフさせるインバータと、を含み、
前記第1キャパシタは前記PMOSトランジスタのターンオン動作に応答することを特徴とする請求項8又は9に記載のアナログバッファ。 - 所定の基準電圧が予め充電された負荷にアナログ電圧を出力するアナログバッファにおいて、
前記基準電圧をフィードバックさせるキャパシタンスを含み、外部から入力される入力電圧と前記基準電圧を比較する比較器と、
前記比較器の比較結果によって前記入力電圧が前記基準電圧より小さい場合にターンオンされる第1トランジスタと、
前記比較器の比較結果によって前記入力電圧が前記基準電圧より大きい場合ターンオンされる第2トランジスタとを有し、
前記第1トランジスタがターンオンされることによって前記入力電圧だけ更に負荷の充電が行われ、第2トランジスタがターンオンされることによって前記入力電圧だけ前記負荷の放電が行われることを特徴とするアナログバッファ。 - 前記第1トランジスタは、電源電圧印加端に第1電極が連結されたPMOSトランジスタであり、
前記第2トランジスタは、グラウンドに第1電極が連結されたNMOSトランジスタであることを特徴とする請求項11に記載のアナログバッファ。 - 前記基準電圧は、共通電圧(Vcom)であることを特徴とする請求項11に記載のアナログバッファ。
- 前記基準電圧は、グラウンド電圧であることを特徴とする請求項11に記載のアナログバッファ。
- 複数のゲートラインと、前記ゲートラインに直交する複数のソースライン(データライン)が形成され、画像を表示する表示パネルと、
前記画像を表示するための原始画像信号及び前記表示パネルを制御するための制御信号を出力する制御部と、
前記制御部の制御信号の入力を受け、前記原始画像信号に応答して前記画像に相応するアナログ電圧を前記表示パネルに出力するアナログバッファとを有し、
前記アナログバッファは、
前記アナログ電圧をフィードバックさせるキャパシタンスを含み、前記タイミングコントローラから入力される入力電圧と、前記ソースラインに出力される前記アナログ電圧を比較する比較器と、
前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より小さい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第1トランジスタと、
前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より大きい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第2トランジスタとを有し、
前記第1トランジスタがターンオンされることによって前記ソースラインの充電が行われ、前記第1トランジスタがターンオフされることによって前記ソースラインの充電が中止され、
前記第2トランジスタがターンオンされることによって前記ソースラインの放電が行われ、前記第2トランジスタがターンオフされることによって前記ソースラインの放電が中止することを特徴とする表示装置。 - 前記第1トランジスタは、電源電圧印加端に第1電極が連結されたPMOSトランジスタであり、
前記第2トランジスタは、グラウンドに第1電極が連結されたNMOSトランジスタであることを特徴とする請求項15に記載の表示装置。 - 前記複数のソースラインは、一つの前記ゲートラインの駆動期間に所定の基準電圧に予め充電され、
前記第1トランジスタ及び第2トランジスタは、前記ゲートラインの駆動期間に交互に動作させ、前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項15に記載の表示装置。 - 前記複数のソースラインは、一つの前記ゲートラインの駆動期間に所定の基準電圧に予め充電され、
前記第1トランジスタ及び第2トランジスタは、前記複数のゲートラインのうち、第n番目ゲートラインの駆動期間に交互に動作させ、
前記複数のゲートラインのうち、第n+1番目ゲートラインの駆動期間に前記第n番目ゲートラインの駆動期間で動作させた前記第1トランジスタ又は第2トランジスタを交互に反転動作させて、前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項15に記載の表示装置。 - 前記複数のソースラインは、前記複数のゲートラインのうち、n番目ゲートラインの駆動期間には第1電圧レベルを有する基準電圧に予め充電され、前記複数のゲートラインのうち、n+1番目ゲートラインの駆動期間には前記第1電圧レベルより高い第2電圧レベルを有する基準電圧に予め充電され、
前記第1トランジスタは、前記n番目ゲートラインの駆動期間動作し、前記第2トランジスタは、前記n+1番目ゲートラインの駆動期間に動作して前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項15に記載の表示装置。 - 前記複数のソースラインは、n番目フレームの期間には第1電圧レベルを有する基準電圧に予め充電され、n+1番目フレームの期間には前記第1電圧レベルより高い第2電圧レベルを有する基準電圧に予め充電され、
前記第1トランジスタは、前記n番目フレームの期間に動作し、前記第2トランジスタは、前記n+1番目フレームの期間に動作されて前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項15に記載の表示装置。 - 負荷にアナログ電圧を出力するアナログバッファの駆動方法において、
外部から入力される入力電圧と前記負荷に出力され、キャパシタンスによってフィードバックされた前記アナログ電圧を比較する段階と、
前記アナログ電圧が前記入力電圧より小さい場合、第1電圧によって前記負荷を充電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の充電を中止させる段階と、
前記アナログ電圧が前記入力電圧より大きい場合、第2電圧によって前記負荷を放電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の放電を中止させる段階とを有することを特徴とするアナログバッファの駆動方法。 - 前記第1電圧は電源電圧であり、前記第2電圧はグラウンド電圧であることを特徴とする請求項21記載のアナログバッファの駆動方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040033083A KR101097914B1 (ko) | 2004-05-11 | 2004-05-11 | 아날로그 버퍼 및 이를 갖는 표시 장치, 아날로그 버퍼의구동방법 |
KR10-2004-0033083 | 2004-05-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005333635A JP2005333635A (ja) | 2005-12-02 |
JP4748414B2 true JP4748414B2 (ja) | 2011-08-17 |
Family
ID=35374687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005137846A Active JP4748414B2 (ja) | 2004-05-11 | 2005-05-10 | アナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7535467B2 (ja) |
JP (1) | JP4748414B2 (ja) |
KR (1) | KR101097914B1 (ja) |
CN (1) | CN100474387C (ja) |
TW (1) | TWI386890B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100604067B1 (ko) | 2004-12-24 | 2006-07-24 | 삼성에스디아이 주식회사 | 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치 |
JP4509004B2 (ja) * | 2005-03-31 | 2010-07-21 | 三星モバイルディスプレイ株式會社 | バッファー及びこれを利用したデータ駆動回路と発光表示装置 |
JP2007147959A (ja) | 2005-11-28 | 2007-06-14 | Nec Lcd Technologies Ltd | Lcdパネルの駆動回路 |
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US7482864B1 (en) * | 2007-01-31 | 2009-01-27 | The Board Of Trustees Of The Leland Stanford Junior University | Method and system for FET-based amplifier circuits |
TWI341092B (en) * | 2007-09-13 | 2011-04-21 | Chimei Innolux Corp | System for displaying image |
JP5169333B2 (ja) * | 2008-03-07 | 2013-03-27 | 株式会社リコー | 電流モード制御型スイッチングレギュレータ |
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KR100985759B1 (ko) * | 2008-08-13 | 2010-10-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 버퍼 회로 |
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KR102024828B1 (ko) * | 2013-11-13 | 2019-09-24 | 엘지디스플레이 주식회사 | 유기발광표시장치 |
TWI579821B (zh) * | 2015-09-15 | 2017-04-21 | 瑞鼎科技股份有限公司 | 應用於液晶顯示裝置之驅動電路 |
KR102594624B1 (ko) * | 2018-07-20 | 2023-10-25 | 엘지디스플레이 주식회사 | 표시 장치 |
KR102112328B1 (ko) * | 2019-05-21 | 2020-05-19 | 주식회사 에이코닉 | 디스플레이 장치의 출력 드라이버 |
JP7378270B2 (ja) * | 2019-10-31 | 2023-11-13 | 旭化成エレクトロニクス株式会社 | デバイスおよびシステム |
TWI741759B (zh) * | 2020-06-16 | 2021-10-01 | 聯詠科技股份有限公司 | 源極驅動器及其驅動電路 |
TWI792877B (zh) * | 2022-01-20 | 2023-02-11 | 大陸商集璞(上海)科技有限公司 | 地電位差異補償電路、顯示器驅動晶片、顯示器及資訊處理裝置 |
TWI792878B (zh) * | 2022-01-20 | 2023-02-11 | 大陸商集璞(上海)科技有限公司 | 地電位差異補償電路、顯示器驅動晶片、顯示器及資訊處理裝置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3858199A (en) * | 1973-01-03 | 1974-12-31 | Westinghouse Electric Corp | Tracking level detector |
JP2594909B2 (ja) * | 1985-11-27 | 1997-03-26 | 株式会社日立製作所 | コンパレータ |
JP3506561B2 (ja) * | 1996-06-27 | 2004-03-15 | 沖電気工業株式会社 | 出力回路 |
JP4145988B2 (ja) * | 1998-04-07 | 2008-09-03 | 東芝松下ディスプレイテクノロジー株式会社 | アナログバッファおよび表示装置 |
JP4542633B2 (ja) * | 1998-05-11 | 2010-09-15 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
TW476854B (en) * | 1998-05-11 | 2002-02-21 | Toshiba Corp | Circuit for increasing signal amplitude, circuit for driving load and liquid crystal display apparatus |
JP4535537B2 (ja) * | 1999-10-27 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
JP3564347B2 (ja) * | 1999-02-19 | 2004-09-08 | 株式会社東芝 | 表示装置の駆動回路及び液晶表示装置 |
KR100344186B1 (ko) * | 1999-08-05 | 2002-07-19 | 주식회사 네오텍리서치 | 액정표시장치의 소오스 구동회로 및 그 구동방법 |
JP3777913B2 (ja) * | 1999-10-28 | 2006-05-24 | 株式会社日立製作所 | 液晶駆動回路及び液晶表示装置 |
KR100546710B1 (ko) * | 2003-07-02 | 2006-01-26 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 아날로그 버퍼회로 |
-
2004
- 2004-05-11 KR KR1020040033083A patent/KR101097914B1/ko active IP Right Grant
-
2005
- 2005-05-05 US US11/122,769 patent/US7535467B2/en active Active
- 2005-05-10 JP JP2005137846A patent/JP4748414B2/ja active Active
- 2005-05-11 TW TW094115279A patent/TWI386890B/zh active
- 2005-05-11 CN CNB2005100788951A patent/CN100474387C/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20050258997A1 (en) | 2005-11-24 |
KR101097914B1 (ko) | 2011-12-23 |
KR20050108046A (ko) | 2005-11-16 |
CN100474387C (zh) | 2009-04-01 |
TW200617865A (en) | 2006-06-01 |
TWI386890B (zh) | 2013-02-21 |
CN1722212A (zh) | 2006-01-18 |
JP2005333635A (ja) | 2005-12-02 |
US7535467B2 (en) | 2009-05-19 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4748414 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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