KR100604067B1 - 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치 - Google Patents

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Abstract

본 발명은 문턱전압을 보상하여 정확한 출력전압을 공급할 수 있도록 한 버퍼에 관한 것이다.
본 발명의 버퍼는 일측단자로 외부로부터의 계조전압을 공급받는 제 1커패시터와, 상기 제 1커패시터의 다른측단자와 자신의 입력단자가 접속되는 제 1인버터와, 상기 제 1인버터의 출력단자와 접속되는 제 2인버터와, 상기 제 1인버터의 출력단자와 상기 제 2인버터의 입력단자 사이에 설치되는 제 2커패시터와, 상기 제 2인버터의 출력단자에 일측단자가 접속되는 제 3커패시터와, 상기 제 3커패시터의 다른측단자와 접속되며 상기 제 3커패시터로부터 공급되는 전압에 대응되어 데이터선으로 상기 계조전압이 공급되도록 전압원으로부터 상기 데이터선으로 흐르는 전류를 제어하기 위한 제 1트랜지스터를 구비한다.
이러한 구성에 의하여, 본 발명의 버퍼는 트랜지스터들의 문턱전압과 무관하게 정확한 계조전압을 공급할 수 있다.

Description

버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치{Buffer and Light Emitting Display with Data integrated Circuit Using the same}
도 1은 본 발명의 실시예에 의한 발광 표시장치를 나타내는 도면이다.
도 2는 도 1에 도시된 데이터 집적회로의 제 1실시예를 나타내는 블록도이다.
도 3은 도 1에 도시된 데이터 집적회로의 제 2실시예를 나타내는 블록도이다.
도 4는 도 2 및 도 3에 도시된 버퍼의 제 1실시예를 나타내는 회로도이다.
도 5는 도 4에 도시된 버퍼로 공급되는 구동파형을 나타내는 파형도이다.
도 6은 도 4에 도시된 노드들로 공급되는 구동전압을 나타내는 도면이다.
도 7은 도 2 및 도 3에 도시된 버퍼의 제 2실시예를 나타내는 회로도이다.
도 8은 도 7에 도시된 버퍼로 공급되는 구동파형을 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 주사 구동부 120 : 데이터 구동부
121 : 쉬프트 레지스터부 122 : 샘플링 래치부
123 : 홀딩 래치부 124 : 레벨 쉬프터부
125 : DAC부 126 : 버퍼부
127 : 버퍼 127a,127b : 인버터
129 : 데이터 집적회로 130 : 화상 표시부
140 : 화소 150 : 타이밍 제어부
본 발명은 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치에 관한 것으로, 특히 문턱전압을 보상하여 정확한 출력전압을 공급할 수 있도록 한 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.
평판표시장치 중 발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 자발광소자이다. 이러한, 발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다. 일반적인 발광 표시장치는 화소마다 형성되는 구동박막 트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 데이터신호에 대응하는 전류를 발광소자로 공급함으로써 발광소자에서 빛이 발광되게 한다.
이와 같은 발광 표시장치는 외부로부터 공급되는 데이터를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 데이터선들을 이용하여 화소들로 공급함으로써 원하는 휘도의 영상을 표시한다. 여기서, 외부로부터 공급되는 데이터를 데이터신호로 변환하기 위하여 적어도 하나 이상의 데이터 집적회로(Integrated Circuit)가 이용된다.
데이터 집적회로는 외부로부터 공급되는 데이터를 계조값에 대응하는 전압으로 변환하고, 변환된 전압을 데이터신호로써 버퍼를 경유하여 데이터선들로 공급한다. 그리고, 화소들은 데이터선들로 공급되는 데이터신호의 전압값에 대응되는 전류를 발광소자로 공급함으로써 소정의 화상을 표시한다.
이와 같은 데이터 집적회로에서 버퍼는 자신에게 공급된 데이터신호를 전압강하 없이 데이터선들로 공급해야 한다. 하지만, 복수의 트랜지스터로 구성된 종래의 버퍼는 트랜지스터의 문턱전압에 대응되는 전압만큼 전압강하된 데이터신호를 데이터선으로 공급한다. 즉, 종래의 버퍼에서는 데이터신호의 전압이 트랜지스터의 문턱전압만큼 하강되고, 이에 따라 화소들에서 원하는 휘도의 화상을 표시하지 못하는 문제점이 발생된다.
따라서, 본 발명의 목적은 문턱전압을 보상하여 정확한 출력전압을 공급할 수 있도록 한 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제 1측면은 일측단자로 외부로부터의 계조전압을 공급받는 제 1커패시터와, 상기 제 1커패시터의 다른측단자와 자신의 입력단자가 접속되는 제 1인버터와, 상기 제 1인버터의 출력단자와 접속되는 제 2인버터와, 상기 제 1인버터의 출력단자와 상기 제 2인버터의 입력단자 사이에 설치되는 제 2커패시터와, 상기 제 2인버터의 출력단자에 일측단자가 접속되는 제 3커패시터와, 상기 제 3커패시터의 다른측단자와 접속되며 상기 제 3커패시터로부터 공급되는 전압에 대응되어 데이터선으로 상기 계조전압이 공급되도록 전압원으로부터 상기 데이터선으로 흐르는 전류를 제어하기 위한 제 1트랜지스터를 구비하는 버퍼를 제공한다.
바람직하게, 상기 제 3커패시터로부터 상기 제 1트랜지스터로 공급되는 전압의 절대치는 상기 계조전압보다 높게 설정된다. 상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와, 상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와, 상기 제 3커패시터의 다른측단자와 상기 전압원 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와, 상기 데이터선과 기저전위 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 5트랜지스터를 구비한다. 상기 제 5트랜지스터와 상기 데이터선이 공통으로 접속되는 공통단자와 상기 제 1인버터의 입력단자 사이에 설치되어 상기 공통단자의 전압을 상기 제 1인버터로 공급하기 위한 제 4커패시터를 더 구비한다.
본 발명의 제 2측면은 쉬프트 레지스터부와, 상기 쉬프트 레지스터부로부터 순차적으로 공급되는 신호에 대응하여 데이터들을 저장하기 위한 래치부와, 상기 데이터들의 계조값에 대응하여 계조전압을 생성하기 위한 디지털-아날로그 변환부와, 상기 계조전압을 데이터선으로 공급하기 위한 복수의 버퍼를 구비하며, 상기 버퍼들 각각은 일측단자로 외부로부터의 계조전압을 공급받는 제 1커패시터와, 상기 제 1커패시터의 다른측단자와 자신의 입력단자가 접속되는 제 1인버터와, 상기 제 1인버터의 출력단자와 접속되는 제 2인버터와, 상기 제 1인버터의 출력단자와 상기 제 2인버터의 입력단자 사이에 설치되는 제 2커패시터와, 상기 제 2인버터의 출력단자에 일측단자가 접속되는 제 3커패시터와, 상기 제 3커패시터의 다른측단자와 접속되며 상기 제 3커패시터로부터 공급되는 전압에 대응되어 데이터선으로 상기 계조전압이 공급되도록 전압원으로부터 상기 데이터선으로 흐르는 전류를 제어하기 위한 제 1트랜지스터를 구비하는 데이터 집적회로를 제공한다.
바람직하게, 상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와, 상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와, 상기 제 3커패시터의 다른측단자와 상기 전압원 사이 에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와, 상기 데이터선과 기저전위 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 5트랜지스터를 구비한다. 상기 제 5트랜지스터와 데이터선의 공통단자와 상기 제 1인버터의 입력단자 사이에 설치되어 상기 데이터선에 인가되는 전압에 대응되는 전압을 상기 제 1인버터의 입력단자로 피드백시키기 위한 제 4커패시터를 더 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 1 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차영역에 형성된 화소들(140)을 포함하는 화상 표시부(130)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(110)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(120)와, 주사 구동부(110) 및 데이터 구동부(120)를 제어하기 위한 타이밍 제어부(150)를 구비한다.
주사 구동부(110)는 타이밍 제어부(150)로부터의 주사 구동제어신호(SCS)에 응답하여 주사신호를 생성하고, 생성된 주사신호를 주사선들(S1 내지 Sn)로 순차적으로 공급한다. 또한 주사 구동부(110)는 주사 구동제어신호(SCS)에 응답하여 발 광 제어신호를 생성하고, 생성된 발광 제어신호를 발광 제어선들(E1 내지 En)로 순차적으로 공급한다.
데이터 구동부(120)는 타이밍 제어부(150)로부터의 데이터 구동제어신호(DCS)에 응답하여 데이터신호들을 생성하고, 생성된 데이터신호들을 데이터선들(D1 내지 Dm)로 공급한다. 이를 위하여, 데이터 구동부(120)는 적어도 하나 이상의 데이터 집적회로(129)를 구비한다. 데이터 집적회로(129)는 외부로부터 공급되는 데이터(Data)를 데이터신호로 변환하여 데이터선들(D1 내지 Dm)로 공급한다. 여기서, 데이터 집적회로(129)는 데이터신호로써 전류를 데이터선들(D1 내지 Dm)로 공급한다. 데이터 집적회로(129)의 상세한 구성은 후술하기로 한다.
타이밍 제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(150)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동부(120)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동부(110)로 공급된다. 그리고, 타이밍 제어부(150)는 외부로부터 공급되는 데이터(Data)를 재정렬하여 데이터 구동부(120)로 공급한다.
화상 표시부(130)는 외부로부터 제 1전원(VDD) 및 제 2전원(VSS)을 공급받는다. 화상 표시부(130)로 공급된 제 1전원(VDD) 및 제 2전원(VSS)은 각각의 화소들(140)로 공급된다. 제 1전원(VDD) 및 제 2전원(VSS)을 공급받은 화소들(140)은 데이터 집적회로(129)로부터 공급되는 데이터신호에 대응되는 화상을 표시한다.
도 2는 도 1에 도시된 데이터 집적회로를 개략적으로 나타내는 블록도이다. 여기서, 데이터 집적회로는 i(i는 자연수)개의 데이터선들과 접속될 수 있도록 i개의 채널로 구성된다고 가정하기로 한다.
도 2를 참조하면, 본 발명의 실시예에 의한 데이터 집적회로(129)는 샘플링 신호를 순차적으로 생성하기 위한 쉬프트 레지스터부(121)와, 샘플링 신호에 응답하여 데이터(Data)를 순차적으로 저장하기 위한 샘플링 래치부(122)와, 샘플링 래치부(122)의 데이터(Data)들을 일시 저장함과 아울러 저장된 데이터(Data)들을 디지털-아날로그 변환부(이하, "DAC부"라 함)(125)로 공급하기 위한 홀딩 래치부(123)와, 데이터(Data)의 계조값에 대응하는 계조전압을 생성하기 위한 DAC부(125)와, 계조전압에 대응되는 전류를 데이터선들(D)로 공급하기 위한 버퍼부(126)를 구비한다.
쉬프트 레지스터부(121)는 타이밍 제어부(150)로부터 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받는다. 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받은 쉬프트 레지스터부(121)는 소스 쉬프트 클럭(SSC)의 1주기 마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 순차적으로 i개의 샘플링신호를 생성한다. 이를 위해, 쉬프트 레지스터부(121)는 i개의 쉬프트 레지스터를 구비한다.
샘플링 래치부(122)는 쉬프트 레지스터(121)로부터 순차적으로 공급되는 샘플링신호에 대응하여 데이터(Data)를 순차적으로 저장한다. 여기서, 샘플링 래치부(122)는 i개의 데이터(Data)를 저장하기 위하여 i개의 샘플링 래치들을 구비한다. 그리고, 각각의 샘플링 래치들은 데이터(Data)의 비트수에 대응하는 크기를 갖는다. 예를 들어, 데이터(Data)들이 k비트로 구성되는 경우 샘플링 래치들 각각은 k비트의 크기로 설정된다.
홀딩 래치부(123)는 타이밍 제어부(150)로부터 소스 출력 인에이블(SOE) 신호가 입력될 때 샘플링 래치부(122)로부터 데이터(Data)를 입력받아 저장한다. 그리고, 홀딩 래치부(123)는 타이밍 제어부(150)로부터 소스 출력 인에이블(SOE) 신호가 입력될 때 자신에게 저장된 데이터(Data)를 DAC부(125)로 공급한다. 이를 위해, 홀딩 래치부(123)는 샘플링 래치부(122)와 동일한 i개의 홀딩 래치를 구비한다. 그리고, 홀딩 래치의 크기(저장할 수 있는 비트수)는 샘플링 래치부와 동일하게 k비트로 설정된다.
DAC부(125)는 데이터(Data)의 비트값(즉, 계조값)에 대응하여 계조전압을 생성하고, 생성된 계조전압을 버퍼부(126)로 공급한다.
버퍼부(126)는 DAC부(125)로부터 공급되는 데이터신호들을 i개의 데이터선들(D1 내지 Di)로 공급한다. 이를 위해, 버퍼부(126)는 i개의 버퍼(127)를 구비한다. i개의 버퍼들(127) 각각은 자신에게 공급되는 데이터신호를 데이터선들(D1 내재 Di)로 공급한다. 여기서, 버퍼들(127)은 자신의 내부에 포함되는 트랜지스터의 문턱전압과 무관하게 전압강하 없는 데이터신호를 데이터선들(D1 내지 Di)로 공급한다.
한편, 본 발명에서는 도 3과 같이 홀딩 래치부(123)와 DAC부(125) 사이에 레벨 쉬프터부(124)를 더 포함할 수 있다. 레벨 쉬프터부(124)는 홀딩 래치부(123)로부터 공급되는 데이터(Data)의 전압레벨을 상승시켜 DAC부(125)로 공급한다. 외 부 시스템으로부터 데이터 집적회로(129)로 높은 전압레벨을 가지는 데이터(Data)를 공급하게 되면 전압레벨에 대응하는 회로 부품들이 설치되어야 하기 때문에 제조비용이 증가된다. 따라서, 집적회로(129)의 외부에서는 낮은 전압레벨을 가지는 데이터(Data)를 공급하고, 이 낮은 전압레벨을 가지는 데이터(Data)를 레벨 쉬트터부(124)에서 높은 전압레벨로 승압시킨다.
도 4는 본 발명의 제 1실시예에 의한 버퍼를 나타내는 도면이다. 그리고, 도 5는 도 4에 도시된 버퍼로 공급되는 구동파형을 나타내는 파형도이다.
도 4 및 도 5를 참조하면, 본 발명의 버퍼(127)는 제 1인버터(127a) 및 제 2인버터(127b)와, 데이터선(D)과 전압원(Vcc) 사이에 접속되는 제 1트랜지스터(M1)와, DAC부(125)와 제 1인버터(127a) 사이에 접속되는 제 2트랜지스터(M2) 및 제 1커패시터(C1)와, 제 1인버터(127a)와 제 2인버터(127b) 사이에 접속되는 제 2커패시터(C2)와, 제 2인버터(127b)와 제 1트랜지스터(M1) 사이에 접속되는 제 3커패시터(C3)를 구비한다.
그리고, 본 발명의 버퍼(127)는 제 2트랜지스터(M2)와 제 1커패시터(C1)의 공통단자인 제 1노드(N1)와 기저전위(GND) 사이에 접속되는 제 3트랜지스터(M3)와, 제 3커패시터(C3)와 제 1트랜지스터(M1)의 공통단자인 제 6노드(N6)와 전압원(Vcc) 사이에 접속되는 제 4트랜지스터(M4)와, 제 1트랜지스터(M1)와 데이터선(D)의 공통단자인 제 7노드(N7)와 기저전위(GND) 사이에 접속되는 제 5트랜지스터(M5)와, 제 1인버터(127a)와 제 1커패시터(C1) 사이에 접속되는 제 6트랜지스터(M6)와, 제 2인 버터(127b)와 제 2커패시터(C2) 사이에 접속되는 제 7트랜지스터(M7)와, 제 1커패시터(C1)와 제 6트랜지스터(M6)의 공통단자인 제 2노드(N2)와 제 7노드(N7) 사이에 접속되는 제 4커패시터(C4)를 추가로 구비한다.
제 1트랜지스터(M1)는 제 6노드(N6)에 인가되는 전압값에 대응하여 전압원(Vcc)으로부터 제 7노드(N7)로 흐르는 전류를 제어한다. 이때, 제 1트랜지스터(M1)는 제 7노드(N7)에 계조전압이 인가될 때 까지 전류를 공급한다. 여기서, 제 7노드(N7)에 인가된 계조전압은 데이터신호로써 화소(140)들로 공급된다.
제 2트랜지스터(M2)는 제 1제어신호(S1)가 공급될 때 DAC부(125)로부터 공급되는 계조전압(Vga)을 제 1노드(N1)로 공급한다.
제 3트랜지스터(M3)는 제 2제어신호(S2)가 공급될 때 기저전위(GND)를 제 1노드(N1)로 공급한다. 여기서, 도 5에 도시된 바와 같이 제 1제어신호(S1) 및 제 2제어신호(S2)는 순차적으로 공급된다. 그리고, DAC부(125)는 제 1제어신호(S1)가 공급될 때 계조전압(Vga)을 공급한다.
제 4트랜지스터(M4)는 제 1제어신호(S1)가 공급될 때 전압원(Vcc)의 전압을 제 6노드(N6)로 공급한다. 제 6노드(N6)로 전압원(Vcc)의 전압이 공급되면 제 1트랜지스터(M1)의 게이트단자와 소오스단자로 공급되는 전압이 동일하게 설정되어 제 1트랜지스터(M1)가 턴-오프된다.
제 5트랜지스터(M5)는 제 1제어신호(S1)가 공급될 때 기저전위(GND)의 전압을 제 7노드(N7)(즉, 데이터선(D))로 공급한다. 그러면, 제 7노드(N7)의 전위가 기저전위(GND)의 전압으로 초기화된다.
제 1인버터(127a)는 서로 다른 타입으로 설정되어 전압원(Vcc)과 기저전위(GND) 사이에 접속되는 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)를 구비한다. 여기서, 제 8트랜지스터(M8)는 P타입으로 설정되고, 제 9트랜지스터(M9)는 N타입으로 설정된다. 이와 같은 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)의 게이트단자는 제 1커패시터(C1)(즉, 제 2노드)에 접속되어 제 1커패시터(C1)로부터 공급되는 전압에 대응되어 구동된다.
제 6트랜지스터(M6)는 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)의 출력단자인 제 3노드(N3)와 제 1커패시터(C1)와 접속된 제 2노드(N2) 사이에 설치되어 제 1제어신호(S1)가 공급될 때 턴-온된다. 여기서, 제 6트랜지스터(M6)가 턴-온되면 제 1인버터(127a)의 출력단자(즉, 제 3노드(N3))와 입력단자(즉, 제 2노드(N2))의 전압값이 동일해진다.
제 2인버터(127b)는 서로 다른 타입으로 설정되어 전압원(Vcc)과 기저전위(GND) 사이에 접속되는 제 10트랜지스터(M10) 및 제 11트랜지스터(M11)를 구비한다. 여기서, 제 10트랜지스터(M10)는 P타입으로 설정되고, 제 11트랜지스터(M11)는 N타입으로 설정된다. 이와 같은 제 10트랜지스터(M10) 및 제 11트랜지스터(M11)의 게이트단자는 제 2커패시터(C2)(즉, 제 4노드(N4))에 접속되어 제 2커패시터(C2)로부터 공급되는 전압에 대응되어 구동된다.
제 7트랜지스터(M7)는 제 10트랜지스터(M10) 및 제 11트랜지스터(M11)의 출력단자인 제 5노드(N5)와 제 2커패시터(C2)와 접속된 제 4노드(N4) 사이에 설치되어 제 1제어신호(S1)가 공급될 때 턴-온된다. 여기서, 제 7트랜지스터(M7)가 턴- 온되면 제 2인버터(127b)의 출력단자(즉, 제 5노드(N5))와 입력단자(즉, 제 4노드(N4))의 전압값이 동일해진다.
제 4커패시터(C4)는 데이터선(D)(즉, 제 7노드(N7))과 제 2노드(N2) 사이에 접속된다. 이와 같은 제 4커패시터(C4)는 버퍼(127)의 출력전압, 즉 제 7노드(N7)에 인가되는 전압을 입력단자인 제 2노드(N2)로 피드백시키는 역활을 하게 된다. 다시 말하여, 제 1트랜지스터(M1)로부터 공급되는 전류에 대응하여 제 7노드(N7)에 인가되는 전압값은 제 4커패시터(C4)를 경유하여 제 2노드(N2)로 공급된다. 여기서, 제 7노드(N7)에 인가된 전압값이 계조전압(Vga)과 동일한 경우 제 1트랜지스터(M1)가 턴-오프된다.
이와 같은 본 발명의 제 1실시예에 의한 버퍼의 동작과정을 도 5와 결부하여 상세히 설명하기로 한다. 먼저, 외부로부터 제 1제어신호(S1)가 공급된다. 제 1제어신호(S1)가 공급되면 제 2트랜지스터(M2), 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 4트랜지스터(M4) 및 제 5트랜지스터(M5)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 2노드(N2)와 제 3노드(N3)가 전기적으로 접속된다. 그러면, 제 2노드(N2) 및 제 3노드(N3)에 전압원(Vcc)의 대략 절반에 대응되는 전압이 인가된다. 마찬가지로, 제 7트랜지스터(M7)가 턴-온되면 제 4노드(N4)와 제 5노드(N5)가 전기적으로 접속된다. 그러면, 제 4노드(N4) 및 제 5노드(N5)에 전압원(Vcc)의 대략 절반에 대응되는 전압이 인가된다.
제 2트랜지스터(M2)가 턴-온되면 DAC부(125)로부터 공급되는 계조전압(Vga)이 제 1노드(N1)로 인가된다. 그러면, 제 1커패시터(C1)에는 계조전압(Vga)과 제 2노드(N2)에 인가된 전압(대략 1/2Vcc)의 차에 대응되는 전압이 충전된다. 여기서, 제 2노드(N2)에 인가되는 전압은 항상 일정하게 설정되기 때문에 제 1커패시터(C1)에 충전되는 전압값은 계조전압(Vga)에 의하여 결정된다.
제 4트랜지스터(M4)가 턴-온되면 전압원(Vcc)의 전압이 제 6노드(N6)로 공급된다. 제 6노드(N6)로 전압원(Vcc)의 전압이 공급되면 제 1트랜지스터(M1)가 턴-오프된다. 그리고, 제 3커패시터(C3)에는 제 5노드(N5)에 인가된 제 6노드(N6)에 인가된 전압의 차에 대응되는 전압이 충전된다. 예컨데, 제 3커패시터(C3)에는 대략 1/2Vcc의 전압이 충전된다.
제 5트랜지스터(M5)가 턴-온되면 제 7노드(N7)로 기저전위(GND)가 공급된다. 제 7노드(N7)로 기저전위(GND)가 공급되면 제 4커패시터(C4)는 제 2노드(N2)에 인가된 전압(대략 1/2Vcc)의 전압이 충전된다.
이후, 제 1제어신호(S1)의 공급이 중단되고, 제 2제어신호(S2)가 공급된다. 제 2제어신호(S2)가 공급되면 제 3트랜지스터(M3)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 1노드(N1)로 기저전위(GND)가 공급된다. 따라서, 제 1노드(N1)의 전위는 계조전압(Vga)으로부터 기저전위(GND)의 전위만큼 하강하게 된다. 제 1노드(N1)의 전위가 하강하면 제 1커패시터(C1)에 의하여 제 1노드(N1)와 접속된 제 2노드(N2)의 전위도 하강된다. 예를 들어, 제 2노드(N2)의 전압은 도 6에 도시된 바와 같이 절대치 제 1전압(V1)만큼 하강된다.
여기서, 제 2노드(N2)의 전압 하강폭은 계조전압(Vga)에 의하여 결정된다. 다시 말하여, 계조전압(Vga)이 전압이 높게 설정되었다면 제 2노드(N2)의 전압 하 강폭이 크게 설정되고, 계조전압(Vga)의 전압이 낮게 설정되었다면 제 2노드(N2)의 전압 하강폭도 낮게 설정된다.
제 2노드(N2)의 전압은 제 1인버터(127a)로 공급된다. 이때, 제 2노드(N2)의 전압이 하강되었기 때문에 제 1인버터(127a)에 포함된 제 8트랜지스터(M8)가 턴-온된다. 그러면, 제 1인버터(127a)의 출력단자인 제 3노드(N3)로 소정의 전압이 인가되어 제 3노드(N3)의 전압이 상승된다. 제 3노드(N3)의 전압이 상승되면 제 2커패시터(C2)에 의하여 제 3노드(N3)와 접속된 제 4노드(N4)의 전위도 상승된다. 예를 들어, 제 4노드(N4)의 전압은 도 6에 도시된 바와 같이 절대치 제 2전압(V2)만큼 상승된다. 여기서, 절대치 제 2전압(V2)의 전압값은 절대치 제 1전압(V1)의 전압값보다 높은 전압으로 설정된다.
제 4노드(N4)의 전압은 제 2인버터(127b)로 공급된다. 이때, 제 4노드(N4)의 전압이 상승되었기 때문에 제 2인버터(127b)에 포함된 제 11트랜지스터(M11)가 턴-온된다. 그러면, 제 2인버터(127b)의 출력단자인 제 5노드(N5)로 소정의 전압이 인가되어 제 5노드(N5)의 전압이 하강된다. 제 5노드(N5)의 전압이 하강되면 제 3커패시터(C3)를 경유하여 제 5노드(N5)에 접속된 제 6노드(N6)의 전압도 하강된다. 예를 들어, 제 6노드(N6)의 전압은 도 6에 도시된 바와 같이 절대치 제 3전압(V3)만큼 하강된다. 여기서, 절대치 제 3전압(V3)의 전압값은 절대치 제 2전압(V2)의 전압값보다 높은 전압으로 설정된다.
제 6노드(N6)의 전압이 하강되면 P타입으로 형성된 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 소정의 전류가 전압원(Vcc)으로부터 데 이터선(D)으로 공급된다. 여기서, 제 6노드(N6)에는 계조전압(Vga)보다 높은 절대치 제 3전압(V3)이 인가된다. 따라서, 제 1트랜지스터(M1)를 경유하여 제 7노드(N7)로 많은 양의 전류가 공급되고, 이에 따라 제 7노드(N7)의 전위가 빠른 시간안에 계조전압(Vga)으로 상승된다. 여기서, 제 7노드(N7)의 전위가 계조전압(Vga)으로 상승되면 제 1트랜지스터(M1)가 턴-오프된다.
이를 상세히 설명하면, 제 7노드(N7)에 계조전압(Vga)과 동일한 전압이 인가되면 제 4커패시터(C4)를 경유하여 제 7노드(N7)와 접속된 제 2노드(N2)의 전압도 계조전압(Vga)에 대응하여 상승된다. 제 2노드(N2)의 전압이 상승되면 제 1인버터(127a)에 의하여 제 4노드(N4)의 전압이 하강된다. 제 4노드의 전압이 하강되면 제 2인버터(127b)에 의하여 제 6노드(N6)의 전압이 상승된다. 제 6노드(N6)이 전압이 상승되면 P타입으로 형성된 제 1트랜지스터(M1)가 턴-오프된다. 즉, 본 발명에서는 제 7노드(N7), 즉 데이터선(D)에 계조전압(Vga)이 인가될 때 제 1트랜지스터(M1)가 턴-오프된다. 따라서, 본 발명에서는 트랜지스터들의 문턱전압과 무관하게 데이터선(D)으로 정확한 계조전압(Vga)을 공급할 수 있다.
상술한 바와 같이 본 발명의 제 1실시예에 의한 버퍼는 트랜지스터들의 문턱전압과 무관하게 정확한 계조전압(Vga)을 공급할 수 있다. 실제로, 본 발명의 버퍼는 문턱전압과 무관하게 계조전압(Vga)을 공급할 수 있기 때문에 대면적, 고해상도 패널을 구동할 수 있다. 그리고, 본 발명에서는 계조전압(Vga)보다 높은 절대치 전압을 제 1트랜지스터(M1)의 게이트단자로 공급하기 때문에 구동속도를 향상시킬 수 있다.
도 7은 본 발명의 제 2실시예에 의한 버퍼를 나타내는 도면이다. 도 7을 설명할 때 도 4와 동일한 구성에 대하여 상세한 설명은 생략하기로 한다. 그리고, 도 8은 도 7에 도시된 버퍼로 공급되는 구동파형을 나타내는 도면이다.
도 7 및 도 8을 참조하면, 본 발명의 제 2실시예에 의한 버퍼(127)에서 제 4트랜지스터(M4)는 제 1트랜지스터(M1)의 게이트단자와 드레인단자 사이에 접속된다. 따라서, 제 4트랜지스터(M4)가 턴-온되는 경우 제 6트랜지스터(M6)는 다이오드 형태로 접속된다. 실제로, 본 발명의 제 2실시에에 의한 버퍼의 구성은 도 4와 비교하여 제 4트랜지스터(M4)의 구성만 변경될 뿐 그 외에는 동일하다.
동작과정을 상세히 설명하면, 먼저 외부로부터 제 1제어신호(S1) 및 제 3제어신호(S3)가 공급된다. 여기서, 제 3제어신호(S3)는 제 1제어신호(S1)보다 좁은 폭으로 설정된다. 따라서, 제 3제어신호(S3)는 제 1제어신호(S1)보다 먼저 하강된다.
제 1 및 제 3제어신호(S1,S3)가 공급되면 제 2트랜지스터(M2), 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 4트랜지스터(M4) 및 제 5트랜지스터(M5)가 턴-온된다.
제 6트랜지스터(M6), 제 7트랜지스터(M7)가 턴-온되면 제 2노드(N2), 제 3노드(N3), 제 4노드(N4) 및 제 5노드(N5)에 전압원(Vcc)의 대략 절반에 대응되는 전압이 인가된다. 그리고, 제 2트랜지스터(M2)가 턴-온되면 DAC부(125)로부터 공급되는 계조전압(Vga)이 제 1노드(N1)로 인가된다. 그러면, 제 1커패시터(C1)에는 계조전압(Vga)과 제 2노드(N2)에 인가된 전압(대략 1/2Vcc)의 차에 대응되는 전압이 충전된다.
제 5트랜지스터(M5)가 턴-온되면 제 7노드(N7)의 전압이 기저전위(GND)로 하강된다. 이후, 제 3제어신호(S3)의 공급이 중단되어 제 5트랜지스터(M5)가 턴-오프된다. 제 5트랜지스터(M5)가 턴-오프되면 제 6노드(N6)에 전압원(Vcc)에서 제 1트랜지스터(M1)의 문턱전압을 감한 전압이 인가되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다.
이후, 제 1제어신호(S1)의 공급이 중단되고, 제 2제어신호(S2)가 공급된다. 제 2제어신호(S2)가 공급되면 제 3트랜지스터(M3)가 턴-온되어 제 1노드(N1)로 기저전위(GND)가 공급된다. 제 1노드(N1)로 기저전위(GND)가 공급되면 제 2노드(N2)의 전압도 하강된다. 그러면, 제 1인버터(127a)에 의하여 제 3노드(N3) 및 제 4노드(N4)의 전압이 상승된다. 제 4노드(N4)의 상승전압의 절대치는 제 2노드(N2)의 하강전압 절대치보다 높게 설정된다.
제 4노드(N4)의 전압이 상승되면 제 2인버터(127b)에 의하여 제 5노드(N5) 및 제 6노드(N6)의 전압이 하강된다. 이때, 제 6노드(N6)의 하강전압 절대치는 제 4노드(N4)의 상승전압 절대치보다 높게 설정된다. 제 6노드(N6)의 전압이 하강되면 P타입으로 형성된 제 1트랜지스터(M1)가 턴-온되고, 이에 따라 소정의 전류가 전압원(Vcc)으로부터 제 7노드(N7)(즉, 데이터선(D))로 공급되어 제 7노드(N7)에 계조전압(Vga)이 인가된다. 여기서, 계조전압(Vga)은 데이터신호로써 데이터선(D)으로 공급된다.
한편, 제 7노드(N7)에 계조전압(Vga)이 인가되면 제 4커패시터(C4)에 의하여 제 7노드(N7)와 접속되어 있는 제 2노드(N2)의 전압이 상승된다. 그러면, 제 4노드(N4)의 전압이 하강되고, 이에 따라 제 6노드(N6)의 전압이 상승된다. 제 6노드(N6)의 전압이 상승되면 P타입으로 형성된 제 1트랜지스터(M1)가 턴-오프된다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치에 의하면 트랜지스터들의 문턱전압과 무관하게 정확한 계조전압을 공급할 수 있다. 실제로, 본 발명의 버퍼는 문턱전압과 무관하게 계조전압을 공급할 수 있기 때문에 대면적, 고해상도 패널을 용이하게 구동할 수 있다.

Claims (20)

  1. 일측단자로 외부로부터의 계조전압을 공급받는 제 1커패시터와,
    상기 제 1커패시터의 다른측단자와 자신의 입력단자가 접속되는 제 1인버터와,
    상기 제 1인버터의 출력단자와 접속되는 제 2인버터와,
    상기 제 1인버터의 출력단자와 상기 제 2인버터의 입력단자 사이에 설치되는 제 2커패시터와,
    상기 제 2인버터의 출력단자에 일측단자가 접속되는 제 3커패시터와,
    상기 제 3커패시터의 다른측단자와 접속되며 상기 제 3커패시터로부터 공급되는 전압에 대응되어 데이터선으로 상기 계조전압이 공급되도록 전압원으로부터 상기 데이터선으로 흐르는 전류를 제어하기 위한 제 1트랜지스터를 구비하는 버퍼.
  2. 제 1항에 있어서,
    상기 제 3커패시터로부터 상기 제 1트랜지스터로 공급되는 전압의 절대치는 상기 계조전압보다 높게 설정되는 버퍼.
  3. 제 1항에 있어서,
    상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와,
    상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와,
    상기 제 3커패시터의 다른측단자와 상기 전압원 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와,
    상기 데이터선과 기저전위 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 5트랜지스터를 구비하는 버퍼.
  4. 제 1항에 있어서,
    상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와,
    상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와,
    상기 제 1트랜지스터의 게이트단자와 드레인단자 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와,
    상기 데이터선과 기저전위 사이에 접속되어 제 3제어신호에 의하여 제어되는 제 5트랜지스터를 구비하는 버퍼.
  5. 제 3항 또는 제 4항에 있어서,
    상기 제 5트랜지스터와 상기 데이터선이 공통으로 접속되는 공통단자와 상기 제 1인버터의 입력단자 사이에 설치되어 상기 공통단자의 전압을 상기 제 1인버터 로 공급하기 위한 제 4커패시터를 더 구비하는 버퍼.
  6. 제 5항에 있어서,
    상기 공통단자의 전압이 상기 계조전압과 동일할 때 상기 제 1트랜지스터가 턴-오프되는 버퍼.
  7. 제 5항에 있어서,
    상기 제 1인버터의 입력단자와 출력단자 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 6트랜지스터와,
    상기 제 2인버터의 입력단자와 출력단자 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 7트랜지스터를 더 구비하는 버퍼.
  8. 제 7항에 있어서,
    상기 제 1인버터는
    상기 전압원과 기저전위 사이에 서로 다른 타입으로 설치되는 제 8트랜지스터 및 제 9트랜지스터를 구비하는 버퍼.
  9. 제 8항에 있어서,
    상기 제 2인버터는
    상기 전압원과 기저전위 사이에 서로 다른 타입으로 설치되는 제 10트랜지스 터 및 제 11트랜지스터를 구비하는 버퍼.
  10. 제 3항에 있어서,
    상기 제 1제어신호 및 제 2제어신호는 순차적으로 공급되는 버퍼.
  11. 제 10항에 있어서,
    상기 제 1제어신호가 공급될 때 상기 제 2트랜지스터로 상기 계조전압이 공급되는 버퍼.
  12. 제 4항에 있어서,
    상기 제 1제어신호 및 제 2제어신호는 순차적으로 공급되며, 상기 제 3제어신호는 상기 제 1제어신호보다 좁은 폭을 가지며 상기 제 1제어신호와 동시에 공급되는 버퍼.
  13. 제 12항에 있어서,
    상기 제 1제어신호가 공급될 때 상기 제 2트랜지스터로 상기 계조전압이 공급되는 버퍼.
  14. 쉬프트 레지스터부와,
    상기 쉬프트 레지스터부로부터 순차적으로 공급되는 신호에 대응하여 데이터 들을 저장하기 위한 래치부와,
    상기 데이터들의 계조값에 대응하여 계조전압을 생성하기 위한 디지털-아날로그 변환부와,
    상기 계조전압을 데이터선으로 공급하기 위한 복수의 버퍼를 구비하며,
    상기 버퍼들 각각은
    일측단자로 외부로부터의 계조전압을 공급받는 제 1커패시터와,
    상기 제 1커패시터의 다른측단자와 자신의 입력단자가 접속되는 제 1인버터와,
    상기 제 1인버터의 출력단자와 접속되는 제 2인버터와,
    상기 제 1인버터의 출력단자와 상기 제 2인버터의 입력단자 사이에 설치되는 제 2커패시터와,
    상기 제 2인버터의 출력단자에 일측단자가 접속되는 제 3커패시터와,
    상기 제 3커패시터의 다른측단자와 접속되며 상기 제 3커패시터로부터 공급되는 전압에 대응되어 데이터선으로 상기 계조전압이 공급되도록 전압원으로부터 상기 데이터선으로 흐르는 전류를 제어하기 위한 제 1트랜지스터를 구비하는 데이터 집적회로.
  15. 제 14항에 있어서,
    상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와,
    상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와,
    상기 제 3커패시터의 다른측단자와 상기 전압원 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와,
    상기 데이터선과 기저전위 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 5트랜지스터를 구비하는 데이터 집적회로.
  16. 제 14항에 있어서,
    상기 제 1커패시터의 일측단자와 접속되어 제 1제어신호가 공급될 때 상기 계조전압을 상기 제 1커패시터로 공급하기 위한 제 2트랜지스터와,
    상기 제 1커패시터의 일측단자와 기저전위 사이에 접속되어 제 2제어신호에 의하여 제어되는 제 3트랜지스터와,
    상기 제 1트랜지스터의 게이트단자와 드레인단자 사이에 접속되어 상기 제 1제어신호에 의하여 제어되는 제 4트랜지스터와,
    상기 데이터선과 기저전위 사이에 접속되어 제 3제어신호에 의하여 제어되는 제 5트랜지스터를 구비하는 데이터 집적회로.
  17. 제 15항에 있어서,
    상기 제 1제어신호 및 제 2제어신호는 순차적으로 공급되는 데이터 집적회로.
  18. 제 16항에 있어서,
    상기 제 1제어신호 및 제 2제어신호는 순차적으로 공급되며, 상기 제 3제어신호는 상기 제 1제어신호보다 좁은 폭을 가지며 상기 제 1제어신호와 동시에 공급되는 데이터 집적회로.
  19. 제 15항 또는 제 16항에 있어서,
    상기 제 5트랜지스터와 데이터선의 공통단자와 상기 제 1인버터의 입력단자 사이에 설치되어 상기 데이터선에 인가되는 전압에 대응되는 전압을 상기 제 1인버터의 입력단자로 피드백시키기 위한 제 4커패시터를 더 구비하는 데이터 집적회로.
  20. 제 14항 내지 제 18항 중 어느 한 항에 기재된 상기 데이터 집적회로를 구비하는 발광 표시장치.
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