JP2006184868A - バッファ，データ集積回路及び発光表示装置 - Google Patents

Abstract

【課題】閾値電圧を補償して正確な出力電圧を供給することが可能なバッファを提供すること。
【解決手段】外部から階調電圧が供給される第１キャパシタＣ１と，第１キャパシタＣ１に連結される第１インバータ１２７ａと，第１インバータ１２７ａに連結される第２インバータ１２７ｂと，第１インバータ１２７ａと第２インバータ１２７ｂとの間に設置される第２キャパシタＣ２と，第２インバータに連結される第３キャパシタＣ３と，第３キャパシタＣ３に接続され，第３キャパシタＣ３から供給される電圧に対応してデータ線に上記階調電圧が供給されるように，第１電源ＶＶＤＤからデータ線に流れる電流を制御する第１トランジスタＭ１と，を備えるバッファが提供される。
【選択図】図４

Description

本発明は，バッファ，データ集積回路及び発光表示装置に関し，特に，閾値電圧を補償して正確な出力電圧を供給できるようにしたバッファ，データ集積回路及び発光表示装置に関する。

最近，陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。平板表示装置としては，液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ），電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ），プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）及び発光表示装置（ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）などがある。

平板表示装置の中で発光表示装置は，電子と正孔の再結合により光を発生する自発光素子である。このような発光表示装置は，速い応答速度を有すると同時に低い消費電力により駆動される長所がある。一般的な発光表示装置は，画素ごとに形成されるトランジスタを用いてデータ信号に対応する電流を発光素子に供給することにより発光素子から光を発光させる。

このような発光表示装置は，外部から供給されるデータを用いてデータ信号を生成し，生成されたデータ信号を，データ線を用いて画素に供給することにより，希望する輝度の映像を表示する。ここで，外部から供給されるデータをデータ信号に変換するために少なくとも一つ以上のデータ集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が利用される。

データ集積回路は，外部から供給されるデータを階調値に対応する電圧に変換し，変換された電圧をデータ信号としてバッファを経由してデータ線に供給する。そして，画素は，データ線に供給されるデータ信号の電圧値に対応する電流を発光素子に供給することにより所定の画像を表示する。

特許文献１には，入力バッファおよびこれを有する半導体装置が開示されている。また，特許文献２には，アナログバッファ回路，表示装置および携帯端末が開示されている。

大韓民国特許公開第２００５−００１２１３５号 大韓民国特許公開第２００５−０００９９７７号

このように，従来のデータ集積回路では，バッファはバッファ自身に供給されたデータ信号を電圧降下なしにデータ線に供給しなければならない。しかし，複数のトランジスタにより構成された従来のバッファは，トランジスタの閾値電圧に対応する電圧の分，電圧降下したデータ信号を，データ線に供給する。即ち，従来のバッファでは，データ信号の電圧がトランジスタの閾値電圧分降下するので，画素が希望する輝度の画像を表示することができないという問題がある。

そこで，本発明は，このような問題に鑑みてなされたもので，その目的は，閾値電圧を補償して正確な出力電圧を供給することが可能な，新規かつ改良されたバッファ，データ集積回路及び発光表示装置を提供することにある。

上記課題を解決するために，本発明のある観点によれば，外部から階調電圧が一側端子に供給される第１キャパシタと；上記第１キャパシタの他側端子に入力端子が接続される第１インバータと；上記第１インバータの出力端子に接続される第２インバータと；上記第１インバータの出力端子と上記第２インバータの入力端子との間に設置される第２キャパシタと；上記第２インバータの出力端子に一側端子が接続される第３キャパシタと；上記第３キャパシタの他側端子に接続され，上記第３キャパシタから供給される電圧に対応してデータ線に上記階調電圧が供給されるように，第１電源から上記データ線に流れる電流を制御する第１トランジスタと；を備えることを特徴とする，バッファが提供される。

また，上記第３キャパシタから上記第１トランジスタに供給される電圧の絶対値は，上記階調電圧より高く設定されてもよい。

また，上記第１キャパシタの一側端子と接続され，第１制御信号が供給される際に上記階調電圧を上記第１キャパシタに供給する第２トランジスタと；上記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと；上記第３キャパシタの他側端子と上記第１電源との間に接続され，上記第１制御信号により制御される第４トランジスタと；上記データ線と上記第２電源との間に接続され，上記第１制御信号により制御される第５トランジスタと；を備えてもよい。

また，上記第１電源は，上記第２電源の電圧より高い電圧値に設定されてもよい。

また，上記第５トランジスタ及び上記データ線が共通に接続される共通端子と上記第１インバータの入力端子との間に設置され，上記共通端子に印加される電圧に対応して上記第１インバータに供給される電圧値を制御する第４キャパシタと；をさらに備えてもよい。

また，上記共通端子の電圧が上記階調電圧と同一である際に，上記第１トランジスタがターンオフされてもよい。

また，上記第１インバータの入力端子と出力端子との間に接続され，上記第１制御信号により制御される第６トランジスタと；上記第２インバータの入力端子と出力端子との間に接続され，上記第１制御信号により制御される第７トランジスタと；をさらに備えてもよい。

また，上記第１インバータは，上記第１電源と上記第２電源との間に設置され，互いに異なるチャネルである第８トランジスタ及び第９トランジスタと，を備えてもよい。

また，上記第２インバータは，上記第１電源と上記第２電源との間に設置され，互いに異なるチャネルである第１０トランジスタ及び第１１トランジスタと，を備えてもよい。

また，上記第１制御信号及び上記第２制御信号は，順次供給されてもよい。

また，上記第１制御信号が供給される際に，上記第２トランジスタに上記階調電圧が供給されてもよい。

また，上記第１キャパシタの一側端子に接続され，第１制御信号が供給される際に，上記階調電圧を上記第１キャパシタに供給する第２トランジスタと；上記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと；上記第１トランジスタのゲート端子とドレイン端子との間に接続され，上記第１制御信号により制御される第４トランジスタと；上記データ線と上記第２電源との間に接続され，第３制御信号により制御される第５トランジスタと；を備えてもよい。

また，上記第１電源は，上記第２電源の電圧より高い電圧値に設定されてもよい。

また，上記第５トランジスタと上記データ線とが共通に接続される共通端子と上記第１インバータの入力端子との間に設置され，上記共通端子に印加される電圧に対応して上記第１インバータに供給される電圧値を制御する第４キャパシタをさらに備えてもよい。

また，上記第１制御信号及び上記第２制御信号は順次供給され，上記第３制御信号は上記第１制御信号より狭い幅を有し，上記第１制御信号と同時に供給されてもよい。

上記課題を解決するために，本発明の別の観点によれば，シフトレジスタ部と；上記シフトレジスタ部から順次供給される信号に対応してデータを保存するラッチ部と；上記データの階調値に対応して階調電圧を生成するＤＡ変換部と；上記階調電圧をデータ線に供給する複数のバッファと；を備え，上記各々のバッファは，外部から階調電圧が一側端子に供給される第１キャパシタと，上記第１キャパシタの他側端子に入力端子が接続される第１インバータと，上記第１インバータの出力端子に接続される第２インバータと，上記第１インバータの出力端子と上記第２インバータの入力端子との間に設置される第２キャパシタと，上記第２インバータの出力端子に一側端子が接続される第３キャパシタと，上記第３キャパシタの他側端子と接続され，上記第３キャパシタから供給される電圧に対応してデータ線に上記階調電圧が供給されるように，第１電源から上記データ線に流れる電流を制御する第１トランジスタと，を有することを特徴とする，データ集積回路が提供される。

また，上記第３キャパシタから上記第１トランジスタに供給される電圧の絶対値は，上記階調電圧より高く設定されてもよい。

また，上記第１キャパシタの一側端子と接続され，第１制御信号が供給される際に，上記階調電圧を上記第１キャパシタに供給するための第２トランジスタと，上記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと，上記第３キャパシタの他側端子と上記第１電源との間に接続され，上記第１制御信号により制御される第４トランジスタと，上記データ線と上記第２電源との間に接続され，上記第１制御信号により制御される第５トランジスタと，を有してもよい。

また，上記第１電源は，上記第２電源の電圧より高い電圧値に設定されてもよい。

また，上記第５トランジスタと上記データ線とが共通に接続される共通端子と上記第１インバータの入力端子との間に設置され，上記共通端子に印加される電圧に対応して上記第１インバータに供給される電圧値を制御する第４キャパシタと，をさらに有してもよい。

また，上記共通端子の電圧が上記階調電圧と同一である際に，上記第１トランジスタがターンオフされてもよい。

また，上記第１キャパシタの一側端子に接続され，第１制御信号が供給される際に，上記階調電圧を上記第１キャパシタに供給する第２トランジスタと，上記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと，上記第１トランジスタのゲート端子とドレイン端子との間に接続され，上記第１制御信号により制御される第４トランジスタと，上記データ線と上記第２電源との間に接続され，第３制御信号により制御される第５トランジスタと，を有してもよい。

上記課題を解決するために，本発明の別の観点によれば，複数の走査線及びデータ線と；上記走査線に走査信号を供給するための走査駆動部と；上記データ線にデータ信号を供給し，上記データ線の各々と接続される複数のバッファを備えるデータ駆動部と；を備え，上記各々のバッファは，外部から階調電圧が一側端子に供給される第１キャパシタと，上記第１キャパシタの他側端子に入力端子が接続される第１インバータと，上記第１インバータの出力端子と接続される第２インバータと，上記第１インバータの出力端子と上記第２インバータの入力端子との間に設置される第２キャパシタと，上記第２インバータの出力端子に一側端子が接続される第３キャパシタと，上記第３キャパシタの他側端子に接続され，上記第３キャパシタから供給される電圧に対応してデータ線に上記階調電圧が供給されるように，第１電源から上記データ線に流れる電流を制御する第１トランジスタと，を有することを特徴とする，発光表示装置が提供される。

以上説明したように，本発明によれば，トランジスタの閾値電圧に関係なく正確な階調電圧を供給することができる。また，閾値電圧と関係なく階調電圧を供給することができるので，大面積，高解像度パネルを容易に駆動することができる。

以下に，添付した図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する発明特定事項については，同一の符号を付することにより重複説明を省略する。

図１は，本発明の第１実施形態に係る発光表示装置を示す図である。

図１に示したように，本発明の実施の形態に係る発光表示装置は，走査線Ｓ１〜Ｓｎ及びデータ線Ｄ１〜Ｄｍの交差領域に形成された画素１４０を含む画像表示部１３０と，走査線Ｓ１〜Ｓｎを駆動するための走査駆動部１１０と，データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動部１２０と，走査駆動部１１０及びデータ駆動部１２０を制御するためのタイミング制御部１５０と，を備える。

走査駆動部１１０は，タイミング制御部１５０からの走査駆動制御信号（ＳＣＳ）に応答して走査信号を生成し，生成された走査信号を走査線Ｓ１〜Ｓｎに順次供給する。また，走査駆動部１１０は，走査駆動制御信号（ＳＣＳ）に応答して発光制御信号を生成し，生成された発光制御信号を発光制御線Ｅ１〜Ｅｎに順次供給する。

データ駆動部１２０は，タイミング制御部１５０からのデータ駆動制御信号（ＤＣＳ）に応答してデータ信号を生成し，生成されたデータ信号をデータ線Ｄ１〜Ｄｍに供給する。そのために，データ駆動部１２０は，少なくとも一つ以上のデータ集積回路１２９を備える。データ集積回路１２９は，外部から供給されるデータをデータ信号に変換してデータ線Ｄ１〜Ｄｍに供給する。データ集積回路１２９の詳細な構成については後述する。

タイミング制御部１５０は，外部から供給される同期信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号（ＳＣＳ）を生成する。タイミング制御部１５０から生成されたデータ駆動制御信号（ＤＣＳ）はデータ駆動部１２０に供給され，走査駆動制御信号（ＳＣＳ）は走査駆動部１１０に供給される。そして，タイミング制御部１５０は，外部から供給されるデータを再整列してデータ駆動部１２０に供給する。

画像表示部１３０は，外部から画像表示第１電源（ＥＬＶＤＤ）及び画像表示第２電源（ＥＬＶＳＳ）を供給される。画像表示部１３０に供給された画像表示第１電源（ＥＬＶＤＤ）及び画像表示第２電源（ＥＬＶＳＳ）は各々の画素１４０に供給される。画像表示第１電源（ＥＬＶＤＤ）及び画像表示第２電源（ＥＬＶＳＳ）を供給された画素１４０は，データ集積回路１２９から供給されるデータ信号に対応する画像を表示する。

図２は，図１に示されたデータ集積回路の第１実施形態を示すブロック図である。ここで，データ集積回路は，ｊ（ｊは自然数）個のデータ線と接続できるようにｊ個のチャンネルからなると仮定する。

図２に示したように，本発明の第１実施形態に係るデータ集積回路１２９は，サンプリング信号を順次生成するためのシフトレジスタ部１２１と，サンプリング信号に応答してデータを順次保存するためのサンプリングラッチ部１２２と，サンプリングラッチ部１２２のデータを一時保存すると同時に保存されたデータをＤＡ変換部（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下，“ＤＡＣ部”と称する）１２５に供給するためのホールディングラッチ部１２３と，データの階調値に対応する階調電圧を生成するためのＤＡＣ部１２５と，階調電圧をデータ線（Ｄ）に供給するためのバッファ部１２６と，を備える。

シフトレジスタ部１２１は，タイミング制御部１５０からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受ける。ソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受けたシフトレジスタ部１２１は，ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら順次ｊ個のサンプリング信号を生成する。そのために，シフトレジスタ部１２１は，ｊ個のシフトレジスタを備える。

サンプリングラッチ部１２２は，シフトレジスタ部１２１から順次供給されるサンプリング信号に対応してデータを順次保存する。ここで，サンプリングラッチ部１２２は，ｊ個のデータを保存するためにｊ個のサンプリングラッチを備える。そして，各々のサンプリングラッチは，データのビット数に対応するサイズを有する。例えば，データがＫビットに構成されると，サンプリングラッチは，各々Ｋビットのサイズに設定される。

ホールディングラッチ部１２３は，タイミング制御部１５０からソース出力イネーブル（ＳＯＥ）信号が入力される際，サンプリングラッチ部１２２からデータの入力を受けて保存する。そして，ホールディングラッチ部１２３は，タイミング制御部１５０からソース出力イネーブル（ＳＯＥ）信号が入力される際，自分に保存されたデータをＤＡＣ部１２５に供給する。そのために，ホールディングラッチ部１２３は，サンプリングラッチ部１２２と同一のｊ個のホールディングラッチを備える。そして，この各ホールディングラッチのサイズ（保存可能なビット数）は，サンプリングラッチ部１２２と同じくＫビットに設定される。つまり，ｊ個のホールディングラッチ各々は，Ｋビットに設定されたｊ個のデータを格納する。ホールディングラッチ部１２３は，この各ホールディングラッチに格納されたｊ個のデータをＤＡＣ部１２５に供給する。

ＤＡＣ部１２５は，データのビット値（即ち，階調値）に対応して階調電圧を生成し，生成された階調電圧をバッファ部１２６に供給する。例えば，ＤＡＣ部はｊ個のデータの各ビット値に対応したｊ個の階調電圧を生成する。

バッファ部１２６は，ＤＡＣ部１２５から供給されるデータ信号をｊ個のデータ線Ｄ１〜Ｄｊに供給する。そのために，バッファ部１２６は，ｊ個のバッファ１２７を備える。ｊ個のバッファ１２７は，各々自分に供給されるデータ信号をデータ線Ｄ１〜Ｄｊに供給する。ここで，バッファ１２７は，自分の内部に含まれるトランジスタの閾値電圧に関係なく電圧降下のないデータ信号をデータ線Ｄ１〜Ｄｊに供給する。

図３は，図１に示されたデータ集積回路の第２実施形態を示すブロック図である。

図３に示したように，図１に示されたデータ集積回路の第２実施形態によれば，ホールディングラッチ部１２３とＤＡＣ部１２５との間にレベルシフタ部１２４をさらに含む。レベルシフタ部１２４は，ホールディングラッチ部１２３から供給されるデータの電圧レベルを上昇させてＤＡＣ部１２５に供給する。外部システムからデータ集積回路１２９に高い電圧レベルを有するデータを供給する場合には，電圧レベルに対応する回路部品が設置されなければならないので，製造費用が増加する。したがって，データ集積回路１２９の外部では低い電圧レベルを有するデータを供給し，この低い電圧レベルを有するデータをレベルシフタ部１２４で高い電圧レベルに昇圧させる。

図４は，図２及び図３に示されたバッファの第１実施形態を示す回路図であり，図５は，図４に示されたバッファに供給される駆動波形を示すタイミングチャートであり，図６は，図４に示されたノードに供給される駆動電圧を示す図である。

図４及び図５に示したように，本実施形態のバッファ１２７は，第１インバータ１２７ａ及び第２インバータ１２７ｂと，データ線（Ｄ）と第１電源（ＶＶＤＤ）との間に接続される第１トランジスタ（Ｍ１）と，ＤＡＣ部１２５と第１インバータ１２７ａとの間に接続される第２トランジスタ（Ｍ２）及び第１キャパシタ（Ｃ１）と，第１インバータ１２７ａと第２インバータ１２７ｂとの間に接続される第２キャパシタ（Ｃ２）と，第２インバータ１２７ｂと第１トランジスタ（Ｍ１）との間に接続される第３キャパシタ（Ｃ３）と，を備える。

そして，本実施形態のバッファ１２７は，第２トランジスタ（Ｍ２）と第１キャパシタ（Ｃ１）の共通端子である第１ノード（Ｎ１）と第２電源（ＶＶＳＳ）との間に接続される第３トランジスタ（Ｍ３）と，第３キャパシタ（Ｃ３）と第１トランジスタ（Ｍ１）の共通端子である第６ノード（Ｎ６）と第１電源（ＶＶＤＤ）との間に接続される第４トランジスタ（Ｍ４）と，第１トランジスタ（Ｍ１）とデータ線（Ｄ）の共通端子である第７ノード（Ｎ７）と第２電源（ＶＶＳＳ）との間に接続される第５トランジスタ（Ｍ５）と，第１インバータ１２７ａの入力端子（即ち，第２ノード（Ｎ２））と出力端子（即ち，第３ノード（Ｎ３））との間に接続される第６トランジスタ（Ｍ６）と，第２インバータ１２７ｂの入力端子（即ち，第４ノード（Ｎ４））と出力端子（即ち，第５ノード（Ｎ５））との間に接続される第７トランジスタ（Ｍ７）と，第２ノード（Ｎ２）と第７ノード（Ｎ７）との間に接続される第４キャパシタ（Ｃ４）と，を備えてもよい。

第１トランジスタ（Ｍ１）は，第６ノード（Ｎ６）に印加される電圧値に対応して第１電源（ＶＶＤＤ）から第７ノード（Ｎ７）に流れる電流を制御する。この時，第１トランジスタ（Ｍ１）は，第７ノード（Ｎ７）に階調電圧が印加されるまで電流を供給する。ここで，第７ノード（Ｎ７）に印加された階調電圧は，データ信号として画素１４０に供給される。

第２トランジスタ（Ｍ２）は，第１制御信号（Ｓ１）が供給される際に，ＤＡＣ部１２５から供給される階調電圧（Ｖｇａ）を第１ノード（Ｎ１）に供給する。

第３トランジスタ（Ｍ３）は，第２制御信号（Ｓ２）が供給される際，第２電源（ＶＶＳＳ）と第１ノード（Ｎ１）を電気的に接続させる。ここで，第２電源（ＶＶＳＳ）の電圧値は，第１電源（ＶＶＤＤ）より低い電圧，例えば，基底電圧（ＧＮＤ）に設定できる。以後，説明の便宜のために第２電源（ＶＶＳＳ）の電圧を基底電圧（ＧＮＤ）と仮定する。第１制御信号（Ｓ１）及び第２制御信号（Ｓ２）は，図５に示されるように，順次供給される。そして，ＤＡＣ部１２５は，第１制御信号（Ｓ１）が供給される際に階調電圧（Ｖｇａ）を供給する。

第４トランジスタ（Ｍ４）は，第１制御信号（Ｓ１）が供給される際，第１電源（ＶＶＤＤ）の電圧を第６ノード（Ｎ６）に供給する。第６ノード（Ｎ６）に第１電源（ＶＶＤＤ）の電圧が供給されると，第１トランジスタ（Ｍ１）のゲート端子とソース端子に供給される電圧が同一に設定されて第１トランジスタ（Ｍ１）がターンオフされる。

第５トランジスタ（Ｍ５）は，第１制御信号（Ｓ１）が供給される際，第２電源（ＶＶＳＳ）の電圧を第７ノード（Ｎ７）（即ち，データ線（Ｄ））に供給する。そうすると，第７ノード（Ｎ７）の電位が第２電源（ＶＶＳＳ）の電圧に初期化される。

第１インバータ１２７ａは，互いに異なる導電型に設定され，第１電源（ＶＶＤＤ）と第２電源（ＶＶＳＳ）との間に接続される第８トランジスタ（Ｍ８）及び第９トランジスタ（Ｍ９）を備える。ここで，第８トランジスタ（Ｍ８）はＰ型に設定され，第９トランジスタ（Ｍ９）はＮ型に設定される。この第８トランジスタ（Ｍ８）及び第９トランジスタ（Ｍ９）のゲート端子は，第１キャパシタ（Ｃ１）（即ち，第２ノード）に接続され，第１キャパシタ（Ｃ１）から供給される電圧により駆動される。

第６トランジスタ（Ｍ６）は，第１インバータ１２７ａの入力端子（Ｎ２）と出力端子（Ｎ３）との間に接続され，第１制御信号（Ｓ１）が供給される際にターンオンされる。第６トランジスタ（Ｍ６）がターンオンされると，第１インバータ１２７ａの入力端子（Ｎ２）と出力端子（Ｎ３）の電圧値が同じになるように設定される。

第２インバータ１２７ｂは，互いに異なる導電型に設定され，第１電源（ＶＶＤＤ）と第２電源（ＶＶＳＳ）との間に接続される第１０トランジスタ（Ｍ１０）及び第１１トランジスタ（Ｍ１１）を備える。ここで，第１０トランジスタ（Ｍ１０）はＰ型に設定され，第１１トランジスタ（Ｍ１１）はＮ型に設定される。この第１０トランジスタ（Ｍ１０）及び第１１トランジスタ（Ｍ１１）のゲート端子は，第２キャパシタ（Ｃ２）（即ち，第４ノード（Ｎ４））に接続されて第２キャパシタ（Ｃ２）から供給される電圧により駆動される。

第７トランジスタ（Ｍ７）は，第２インバータ１２７ｂの入力端子（Ｎ４）と出力端子（Ｎ５）との間に接続され，第１制御信号（Ｓ１）が供給される際にターンオンされる。第７トランジスタ（Ｍ７）がターンオンされると，第２インバータ１２７ｂの入力端子（Ｎ４）と出力端子（Ｎ５）の電圧値が同じになるように設定される。

第４キャパシタ（Ｃ４）は，第７ノード（Ｎ７）と第２ノード（Ｎ２）との間に接続される。すなわち，第５トランジスタ（Ｍ５）とデータ線（Ｄ）が共通に接続される共通端子と第１インバータ１２４ａとの間に設置されている。この第４キャパシタ（Ｃ４）は，バッファ１２７の出力電圧，即ち，第７ノード（Ｎ７）に印加される電圧を入力端子である第２ノード（Ｎ２）にフィードバックさせる。即ち，第２ノード（Ｎ２）の電圧値は，第７ノード（Ｎ７）に印加された電圧値によって変化される。ここで，第７ノード（Ｎ７）に印加された電圧値が階調電圧（Ｖｇａ）と同一になる場合，第１トランジスタ（Ｍ１）がターンオフされる。

以下，本発明の第１実施形態に係るバッファの動作過程について，図５を参照して詳しく説明する。

まず，外部から第１制御信号（Ｓ１）が供給される。第１制御信号（Ｓ１）が供給されると，第２トランジスタ（Ｍ２），第６トランジスタ（Ｍ６），第７トランジスタ（Ｍ７），第４トランジスタ（Ｍ４）及び第５トランジスタ（Ｍ５）がターンオンされる。

第６トランジスタ（Ｍ６）がターンオンされると，第２ノード（Ｎ２）と第３ノード（Ｎ３）が電気的に接続される。第２ノード（Ｎ２）と第３ノード（Ｎ３）が電気的に接続されると，第２ノード（Ｎ２）及び第３ノード（Ｎ３）に第１電源（ＶＶＤＤ）のおよそ半分に対応する電圧が印加される。同様に，第７トランジスタ（Ｍ７）がターンオンされると，第４ノード（Ｎ４）及び第５ノード（Ｎ５）に第１電源（ＶＶＤＤ）のおよそ半分に対応する電圧が印加される。

第２トランジスタ（Ｍ２）がターンオンされると，ＤＡＣ部１２５から供給される階調電圧（Ｖｇａ）が第１ノード（Ｎ１）に印加される。そうすると，第１キャパシタ（Ｃ１）には階調電圧（Ｖｇａ）と第２ノード（Ｎ２）に印加された電圧（およそ１／２ＶＶＤＤ）の差に対応する電圧が充電される。ここで，第２ノード（Ｎ２）に印加される電圧は常に一定に設定されるので，第１キャパシタ（Ｃ１）に充電される電圧値は階調電圧（Ｖｇａ）により決定される。

第４トランジスタ（Ｍ４）がターンオンされると，第１電源（ＶＶＤＤ）の電圧が第６ノード（Ｎ６）に供給される。第６ノード（Ｎ６）に第１電源（ＶＶＤＤ）の電圧が供給されると，第１トランジスタ（Ｍ１）がターンオフされる。そして，第３キャパシタ（Ｃ３）には第５ノード（Ｎ５）に印加された第６ノード（Ｎ６）に印加された電圧の差に対応する電圧が充電される。例えば，第３キャパシタ（Ｃ３）にはおよそ１／２ＶＶＤＤの電圧が充電される。

第５トランジスタ（Ｍ５）がターンオンされると，第７ノード（Ｎ７）に第２電源（ＶＶＳＳ）の電圧が供給される。第７ノード（Ｎ７）に第２電源（ＶＶＳＳ）の電圧が供給されると，第４キャパシタ（Ｃ４）には第２ノード（Ｎ２）と第２電源（ＶＶＳＳ）の差に対応する電圧が充電される。

以後，第１制御信号（Ｓ１）の供給が中断されて第２制御信号（Ｓ２）が供給される。第２制御信号（Ｓ２）が供給されると，第３トランジスタ（Ｍ３）がターンオンされる。第３トランジスタ（Ｍ３）がターンオンされると，第１ノード（Ｎ１）に第２電源（ＶＶＳＳ）の電圧が供給される。したがって，第１ノード（Ｎ１）の電位は階調電圧（Ｖｇａ）から第２電源（ＶＶＳＳ）の電圧に下降される。

第１ノード（Ｎ１）の電位が下降する場合，第１キャパシタ（Ｃ１）により第１ノード（Ｎ１）と接続された第２ノード（Ｎ２）の電位も下降される。例えば，第２ノード（Ｎ２）の電圧は，図６に示されたように，絶対値が第１電圧（Ｖ１）ほど下降される。

第２ノード（Ｎ２）の電圧下降幅は階調電圧（Ｖｇａ）により決定される。即ち，階調電圧（Ｖｇａ）の電圧が高く設定された場合には，第２ノード（Ｎ２）の電圧下降幅が大きく設定され，階調電圧（Ｖｇａ）の電圧が低く設定された場合には，第２ノード（Ｎ２）の電圧下降幅も低く設定される。

第２ノード（Ｎ２）の電圧は第１インバータ１２７ａに供給される。この時，第２ノード（Ｎ２）の電圧が下降されたため，第１インバータ１２７ａに含まれた第８トランジスタ（Ｍ８）がターンオンされる。その後，第１インバータ１２７ａの出力端子である第３ノード（Ｎ３）に所定の電圧が印加されて第３ノード（Ｎ３）の電圧が上昇する。第３ノード（Ｎ３）の電圧が上昇すると，第２キャパシタ（Ｃ２）により第３ノード（Ｎ３）と接続された第４ノード（Ｎ４）の電位も上昇する。ここで，第４ノード（Ｎ４）の電圧は，図６に示されたように，絶対値の第１電圧（Ｖ１）より高い絶対値の第２電圧（Ｖ２）ほど上昇する。

第４ノード（Ｎ４）の電圧は第２インバータ１２７ｂに供給される。この時，第４ノード（Ｎ４）の電圧が上昇したため，第２インバータ１２７ｂに含まれた第１１トランジスタ（Ｍ１１）がターンオンされる。その後，第２インバータ１２７ｂの出力端子である第５ノード（Ｎ５）に所定の電圧が印加されて第５ノード（Ｎ５）の電圧が下降される。第５ノード（Ｎ５）の電圧が下降する場合，第３キャパシタ（Ｃ３）を経由して第５ノード（Ｎ５）に接続された第６ノード（Ｎ６）の電圧も下降する。ここで，第６ノード（Ｎ６）の電圧は，図６に示されたように，絶対値の第２電圧（Ｖ２）より高い絶対値の第３電圧（Ｖ３）ほど下降する。

第６ノード（Ｎ６）の電圧が下降する場合，第１トランジスタ（Ｍ１）がターンオンされる。第１トランジスタ（Ｍ１）がターンオンされると，所定の電流が第１電源（ＶＶＤＤ）から第７ノード（Ｎ７）に供給される。ここで，第６ノード（Ｎ６）には階調電圧（Ｖｇａ）より高い絶対値の第３電圧（Ｖ３）が印加されるため，第１トランジスタ（Ｍ１）を経由して第７ノード（Ｎ７）に多量の電流が供給され，それによって，第７ノード（Ｎ７）の電位が短時間内に階調電圧（Ｖｇａ）に上昇する。そして，第７ノード（Ｎ７）の電位が階調電圧（Ｖｇａ）に上昇する場合，第１トランジスタ（Ｍ１）がターンオフされる。

より詳細に説明すれば，第７ノード（Ｎ７）に階調電圧（Ｖｇａ）の電圧値が印加されると，第４キャパシタ（Ｃ４）により第２ノード（Ｎ２）の電圧も階調電圧（Ｖｇａ）に対応して上昇する。第２ノード（Ｎ２）の電圧が上昇すると，第１インバータ１２７ａにより第４ノード（Ｎ４）の電圧が下降する。第４ノード（Ｎ４）の電圧が下降すると，第２インバータ１２７ｂにより第６ノード（Ｎ６）の電圧が上昇する。第６ノード（Ｎ６）の電圧が上昇すると，第１トランジスタ（Ｍ１）がターンオフされる。即ち，本実施形態では，第７ノード（Ｎ７），即ち，データ線（Ｄ）に階調電圧（Ｖｇａ）が印加される際に第１トランジスタ（Ｍ１）がターンオフされる。したがって，本実施形態では，トランジスタの閾値電圧に関係なくデータ線（Ｄ）に正確な階調電圧（Ｖｇａ）を供給することができる。

上述のように，本発明の第１実施の形態に係るバッファは，トランジスタの閾値電圧に関係なく正確な階調電圧（Ｖｇａ）を供給することができる。本実施形態のバッファは，閾値電圧に関係なく階調電圧（Ｖｇａ）を供給することができるので，大面積，高解像度パネルを駆動することができる。そして，本実施形態では，階調電圧（Ｖｇａ）より高い絶対値電圧を第１トランジスタ（Ｍ１）のゲート端子に供給するため，駆動速度を向上させることができる。

図７は，図２及び図３に示されたバッファの第２実施形態を示す回路図である。図７に説明において，図４と同じ構成についての詳細な説明は省略する。そして，図８は，図７に示されたバッファに供給される駆動波形を示す図である。

図７及び図８に示したように，本発明の第２実施形態に係るバッファ１２７において，第４トランジスタ（Ｍ４）は，第１トランジスタ（Ｍ１）のゲート端子とドレイン端子との間に接続される。したがって，第４トランジスタ（Ｍ４）がターンオンされると，第１トランジスタ（Ｍ１）はダイオード形態に接続される。実際に，本発明の第２実施の形態に係るバッファの構成は，図４に比べて第４トランジスタ（Ｍ４）の構成と第５トランジスタの制御信号（第１実施形態ではＳ１，第２実施形態ではＳ３）のみ変更され，それ以外には同一である。

動作過程について詳細に説明すれば，まず，外部から第１制御信号（Ｓ１）及び第３制御信号（Ｓ３）が同時に供給される。ここで，第３制御信号（Ｓ３）は，第１制御信号（Ｓ１）より狭い幅に設定される。したがって，第３制御信号（Ｓ３）は，第１制御信号（Ｓ１）より先に下降する。第１及び第３制御信号（Ｓ１，Ｓ３）が供給されると，第２トランジスタ（Ｍ２），第６トランジスタ（Ｍ６），第７トランジスタ（Ｍ７），第４トランジスタ（Ｍ４）及び第５トランジスタ（Ｍ５）がターンオンする。

第６トランジスタ（Ｍ６），第７トランジスタ（Ｍ７）がターンオンすると，第２ノード（Ｎ２），第３ノード（Ｎ３），第４ノード（Ｎ４）及び第５ノード（Ｎ５）に第１電源（ＶＶＤＤ）のおよそ半分に対応する電圧が印加される。第２トランジスタ（Ｍ２）がターンオンされると，ＤＡＣ部１２５から供給される階調電圧（Ｖｇａ）が第１ノード（Ｎ１）に印加される。その後，第１キャパシタ（Ｃ１）には階調電圧（Ｖｇａ）と第２ノード（Ｎ２）に印加された電圧（およそ１／２ＶＶＤＤ）の差に対応する電圧が充電される。

第５トランジスタ（Ｍ５）がターンオンされると，第７ノード（Ｎ７）の電圧が第２電源（ＶＶＳＳ）の電圧値に下降される。以後，第３制御信号（Ｓ３）の供給が中断されて第５トランジスタ（Ｍ５）がターンオフされる。第５トランジスタ（Ｍ５）がターンオフされると，第６ノード（Ｎ６）に電源（Ｖｃｃ）に第１トランジスタ（Ｍ１）の閾値電圧を減らした電圧が印加され，それによって，第１トランジスタ（Ｍ１）がターンオフされる。

以後，第１制御信号（Ｓ１）の供給が中断されて第２制御信号（Ｓ２）が供給される。第２制御信号（Ｓ２）が供給されると，第３トランジスタ（Ｍ３）がターンオンされて第１ノード（Ｎ１）に第２電源（ＶＶＳＳ）の電圧値が供給される。そうすると，第１ノード（Ｎ１）の電圧値が階調電圧（Ｖｇａ）から第２電源（ＶＶＳＳ）の電圧値に下降し，それによって，第２ノード（Ｎ２）の電圧が下降する。第２ノード（Ｎ２）の電圧が下降すると，第１インバータ１２７ａにより第３ノード（Ｎ３）及び第４ノード（Ｎ４）の電圧が上昇する。この場合，第４ノード（Ｎ４）の上昇電圧の絶対値は第２ノード（Ｎ２）の下降電圧絶対値より高く設定される。

第４ノード（Ｎ４）の電圧が上昇すると，第２インバータ１２７ｂにより第５ノード（Ｎ５）及び第６ノード（Ｎ６）の電圧が下降する。この時，第６ノード（Ｎ６）の下降電圧絶対値は，第４ノード（Ｎ４）の上昇電圧絶対値より高く設定される。 第６ノード（Ｎ６）の電圧が下降すると，Ｐ型に形成された第１トランジスタ（Ｍ１）がターンオンされ，それによって，所定の電流が第１電源（ＶＶＤＤ）から第７ノード（Ｎ７）に供給される。そして，第７ノード（Ｎ７）に階調電圧（Ｖｇａ）が印加される際，第１トランジスタ（Ｍ１）がターンオフされる。ここで，第７ノード（Ｎ７）に印加された階調電圧（Ｖｇａ）はデータ信号としてデータ線（Ｄ）に供給される。

一方，第７ノード（Ｎ７）に階調電圧（Ｖｇａ）が印加されると，第４キャパシタ（Ｃ４）により第７ノード（Ｎ７）と接続されている第２ノード（Ｎ２）の電圧が上昇する。そうすると，第４ノード（Ｎ４）の電圧が下降し，それによって，第６ノード（Ｎ６）の電圧が上昇する。第６ノード（Ｎ６）の電圧が上昇すると，Ｐ型に形成された第１トランジスタ（Ｍ１）がターンオフされる。

以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は，バッファ，データ集積回路及び発光表示装置に適用可能である。

本発明の第１実施形態にかかる発光表示装置を示す図である。 図１に示されたデータ集積回路の第１実施形態を示すブロック図である。 図１に示されたデータ集積回路の第２実施形態を示すブロック図である。 図２及び図３に示されたバッファの第１実施形態を示す回路図である。 図４に示されたバッファに供給される駆動波形を示すタイミングチャートである。 図４に示されたノードに供給される駆動電圧を示す図である。 図２及び図３に示されたバッファの第２実施形態を示す回路図である。 図７に示されたバッファに供給される駆動波形を示すタイミングチャートである。

符号の説明

１１０ 走査駆動部
１２０ データ駆動部
１２１ シフトレジスタ部
１２２ サンプリングラッチ部
１２３ ホールディングラッチ部
１２４ レベルシフタ部
１２５ ＤＡＣ部
１２６ バッファ部
１２７ バッファ
１２７ａ 第１インバータ
１２７ｂ 第２インバータ
１２９ データ集積回路
１３０ 画像表示部
１４０ 画素
１５０ タイミング制御部

Claims (23)

1. 外部から階調電圧が一側端子に供給される第１キャパシタと；
   前記第１キャパシタの他側端子に入力端子が接続される第１インバータと；
   前記第１インバータの出力端子に接続される第２インバータと；
   前記第１インバータの出力端子と前記第２インバータの入力端子との間に設置される第２キャパシタと；
   前記第２インバータの出力端子に一側端子が接続される第３キャパシタと；
   前記第３キャパシタの他側端子に接続され，前記第３キャパシタから供給される電圧に対応してデータ線に前記階調電圧が供給されるように，第１電源から前記データ線に流れる電流を制御する第１トランジスタと；
   を備えることを特徴とする，バッファ。
2. 前記第３キャパシタから前記第１トランジスタに供給される電圧の絶対値は，前記階調電圧より高く設定されることを特徴とする，請求項１に記載のバッファ。
3. 前記第１キャパシタの一側端子と接続され，第１制御信号が供給される際に前記階調電圧を前記第１キャパシタに供給する第２トランジスタと；
   前記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと；
   前記第３キャパシタの他側端子と前記第１電源との間に接続され，前記第１制御信号により制御される第４トランジスタと；
   前記データ線と前記第２電源との間に接続され，前記第１制御信号により制御される第５トランジスタと；
   を備えることを特徴とする，請求項１または２に記載のバッファ。
4. 前記第１電源は，前記第２電源の電圧より高い電圧値に設定されることを特徴とする，請求項３に記載のバッファ。
5. 前記第５トランジスタ及び前記データ線が共通に接続される共通端子と前記第１インバータの入力端子との間に設置され，前記共通端子に印加される電圧に対応して前記第１インバータに供給される電圧値を制御する第４キャパシタと；
   をさらに備えることを特徴とする，請求項３または４に記載のバッファ。
6. 前記共通端子の電圧が前記階調電圧と同一である際に，前記第１トランジスタがターンオフされることを特徴とする，請求項５に記載のバッファ。
7. 前記第１インバータの入力端子と出力端子との間に接続され，前記第１制御信号により制御される第６トランジスタと；
   前記第２インバータの入力端子と出力端子との間に接続され，前記第１制御信号により制御される第７トランジスタと；
   をさらに備えることを特徴とする，請求項３〜６のいずれかに記載のバッファ。
8. 前記第１インバータは，
   前記第１電源と前記第２電源との間に設置され，互いに異なるチャネルである第８トランジスタ及び第９トランジスタと，
   を備えることを特徴とする，請求項１〜７のいずれかに記載のバッファ。
9. 前記第２インバータは，
   前記第１電源と前記第２電源との間に設置され，互いに異なるチャネルである第１０トランジスタ及び第１１トランジスタと，
   を備えることを特徴とする，請求項１〜８のいずれかに記載のバッファ。
10. 前記第１制御信号及び前記第２制御信号は，順次供給されることを特徴とする，請求項３〜９のいずれかに記載のバッファ。
11. 前記第１制御信号が供給される際に，前記第２トランジスタに前記階調電圧が供給されることを特徴とする，請求項３〜１０のいずれかに記載のバッファ。
12. 前記第１キャパシタの一側端子に接続され，第１制御信号が供給される際に，前記階調電圧を前記第１キャパシタに供給する第２トランジスタと；
    前記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと；
    前記第１トランジスタのゲート端子とドレイン端子との間に接続され，前記第１制御信号により制御される第４トランジスタと；
    前記データ線と前記第２電源との間に接続され，第３制御信号により制御される第５トランジスタと；
    を備えることを特徴とする，請求項１または２に記載のバッファ。
13. 前記第１電源は，前記第２電源の電圧より高い電圧値に設定されることを特徴とする，請求項１２に記載のバッファ。
14. 前記第５トランジスタ及び前記データ線が共通に接続される共通端子と前記第１インバータの入力端子との間に設置され，前記共通端子に印加される電圧に対応して前記第１インバータに供給される電圧値を制御する第４キャパシタをさらに備えることを特徴とする，請求項１２または１３に記載のバッファ。
15. 前記第１制御信号及び前記第２制御信号は順次供給され，前記第３制御信号は前記第１制御信号より狭い幅を有し，前記第１制御信号と同時に供給されることを特徴とする，請求項１２〜１４のいずれかに記載のバッファ。
16. シフトレジスタ部と；
    前記シフトレジスタ部から順次供給される信号に対応してデータを保存するラッチ部と；
    前記データの階調値に対応して階調電圧を生成するＤＡ変換部と；
    前記階調電圧をデータ線に供給する複数のバッファと；
    を備え，
    前記各々のバッファは，
    外部から階調電圧が一側端子に供給される第１キャパシタと，
    前記第１キャパシタの他側端子に入力端子が接続される第１インバータと，
    前記第１インバータの出力端子に接続される第２インバータと，
    前記第１インバータの出力端子と前記第２インバータの入力端子との間に設置される第２キャパシタと，
    前記第２インバータの出力端子に一側端子が接続される第３キャパシタと，
    前記第３キャパシタの他側端子と接続され，前記第３キャパシタから供給される電圧に対応してデータ線に前記階調電圧が供給されるように，第１電源から前記データ線に流れる電流を制御する第１トランジスタと，
    を有することを特徴とする，データ集積回路。
17. 前記第３キャパシタから前記第１トランジスタに供給される電圧の絶対値は，前記階調電圧より高く設定されることを特徴とする，請求項１６に記載のデータ集積回路。
18. 前記第１キャパシタの一側端子と接続され，第１制御信号が供給される際に，前記階調電圧を前記第１キャパシタに供給するための第２トランジスタと，
    前記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと，
    前記第３キャパシタの他側端子と前記第１電源との間に接続され，前記第１制御信号により制御される第４トランジスタと，
    前記データ線と前記第２電源との間に接続され，前記第１制御信号により制御される第５トランジスタと，
    を有することを特徴とする，請求項１６または１７に記載のデータ集積回路。
19. 前記第１電源は，前記第２電源の電圧より高い電圧値に設定されることを特徴とする，請求項１８に記載のデータ集積回路。
20. 前記第５トランジスタ及び前記データ線が共通に接続される共通端子と前記第１インバータの入力端子との間に設置され，前記共通端子に印加される電圧に対応して前記第１インバータに供給される電圧値を制御する第４キャパシタと，
    をさらに有することを特徴とする，請求項１８または１９に記載のデータ集積回路。
21. 前記共通端子の電圧が前記階調電圧と同一である際に，前記第１トランジスタがターンオフされることを特徴とする，請求項２０に記載のデータ集積回路。
22. 前記第１キャパシタの一側端子に接続され，第１制御信号が供給される際に，前記階調電圧を前記第１キャパシタに供給する第２トランジスタと，
    前記第１キャパシタの一側端子と第２電源との間に接続され，第２制御信号により制御される第３トランジスタと，
    前記第１トランジスタのゲート端子とドレイン端子との間に接続され，前記第１制御信号により制御される第４トランジスタと，
    前記データ線と前記第２電源との間に接続され，第３制御信号により制御される第５トランジスタと，
    を有することを特徴とする，請求項１６に記載のデータ集積回路。
23. 複数の走査線及びデータ線と；
    前記走査線に走査信号を供給するための走査駆動部と；
    前記データ線にデータ信号を供給し，前記データ線の各々と接続される複数のバッファを備えるデータ駆動部と；
    を備え，
    前記各々のバッファは，
    外部から階調電圧が一側端子に供給される第１キャパシタと，
    前記第１キャパシタの他側端子に入力端子が接続される第１インバータと，
    前記第１インバータの出力端子と接続される第２インバータと，
    前記第１インバータの出力端子と前記第２インバータの入力端子との間に設置される第２キャパシタと，
    前記第２インバータの出力端子に一側端子が接続される第３キャパシタと，
    前記第３キャパシタの他側端子に接続され，前記第３キャパシタから供給される電圧に対応してデータ線に前記階調電圧が供給されるように，第１電源から前記データ線に流れる電流を制御する第１トランジスタと，
    を有することを特徴とする，発光表示装置。
    

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