JPH08160387A - 液晶電気光学装置の周辺駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 液晶電気光学装置の周辺駆動回路の消費電力
を削減する。 【構成】 液晶電気光学装置において、液晶表示部（１
０１）と信号線駆動回路と周辺駆動回路が同一基板状に
設けられている。信号線駆動回路のシフトレジスタ（１
０２）の第Ｎ段目のレジスタ（１０３）に信号が入力さ
れる際には、信号の伝達を終了している第（Ｎ−１）段
以前のレジスタ（１０６）、及び信号の入力を待機して
いる第（Ｎ＋１）段目以降のレジスタ（１０７）への電
力供給が停止される。他方、走査線駆動回路のシフトレ
ジスタ（１０８）の第Ｎ段のレジスタ（１１０）に信号
が入力される際には、第（Ｎ−１）段目以前のレジスタ
（１１１）と、第（Ｎ＋１）段目以降のレジスタ（１１
２）への電力供給が停止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本明細書で開示する発明は、液晶
電気光学装置の画素部を駆動するための周辺駆動装置に
関するものである。特に、低い消費電力で動作すべき液
晶電気光学装置の周辺駆動回路に関するものである。

【０００２】

【従来例】図２９は一般的に知られている液晶電気光学
装置の概略構成図であり、液晶電気光学装置は、画像を
表示する画素マトリックス部（２９０１）と、画素マト
リックス部（２９０１）を駆動するための信号線駆動回
路（２９０２）と走査線駆動回路（２９０３）により構
成されている。画素マトリックス（２９０１）は走査線
（２９０４）、信号線（２９０５）により、それぞれ走
査線駆動回路（２９０３）、信号線駆動回路（２９０
２）に接続されている。

【０００３】画素マトリックス部（２９０１）におい
て、走査線（２９０４）と信号線（２９０５）とはマト
リックス状に配置されている。特に、アクティブマトリ
ックス型の液晶表示装置において、その交差部分に、画
素薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴ
と略す）（２９０６）が配置されている。画素ＴＦＴ
（２９０６）のゲート電極は走査線（２９０４）に接続
され、ソース電極は信号線（２９０５）に接続され、ド
レイン電極は液晶容量（２９０７）の画素電極に接続さ
れている。液晶容量（２９０７）には保持容量（２９０
８）が並列に接続されている。液晶容量（２９０７）は
大きな電気容量値をとりえないため、保持容量（２９０
８）において、電荷を保持する。

【０００４】信号線駆動回路（２９０２）は、シフトレ
ジスタ回路（２９０９）、バッファ回路（２９１０）、
サンプリング回路（２９１１）で構成されている。他
方、走査線駆動回路（２９０３）は、シフトレジスタ
（２９１６）とＮＡＮＤ回路インバータ型バッファ（２
９１７）により構成されている。

【０００５】図３０（ａ）、図３０（ｂ）はシフトレジ
スタ回路（２９０９）、（２９１６）の回路図であり、
図３０（ａ）はクロックトインバータ（３００１）によ
り構成したシフトレジスタ回路の回路図であり、図３０
（ｂ）はトランスミッションゲート（３００２）により
構成したシフトレジスタ回路の回路図である。

【０００６】画素マトリックス部（２９０１）に画像を
表示する際には、信号線駆動回路（２９０２）におい
て、ビデオ信号に同期した信号が入力端子（２９１２）
からシフトレジスタ（２９０９）に入力される。シフト
レジスタ（２９０９）のレジスタにより、この入力信号
はクロックパルスに従って順次にシフトされて、インバ
ータ形式のバッファ回路（２９１０）に入力されて、記
憶される。バッファ回路（２９１０）により、サンプリ
ング回路（２９１１）のアナログスイッチ（２９１３）
はオン、オフが制御される。

【０００７】アナログスイッチ（２９１３）がオン状態
になると、ビデオ信号線（２９１５）と保持容量（２９
１４）が短絡されて、保持容量（２９１４）に電荷が充
電されて、オフ状態になると、保持容量（２９１４）に
サンプリングされたビデオ信号として電荷が保持され
る。再び、アナログスイッチ（２９１３）がオン状態に
なると、保持容量（２９１４）の電荷が放電して、信号
線（２９０５）を介して、画素ＴＦＴ（２９０６）にサ
ンプリングされたビデオ信号が伝達される。

【０００８】また、走査線駆動回路（２９０３）におい
て、垂直同期信号に同期した入力信号と、水平同期信号
に同期したクロックに従って、シフトレジスタ（２９１
６）とＮＡＮＤ回路インバータ型バッファ（２９１７）
により、走査線（２９０４）を順次に駆動して、画素Ｔ
ＦＴ（２９０６）のオン・オフを制御する。

【０００９】走査線（２９０４）により、画素ＴＦＴ
（２９０６）のゲイト電極にスレッショルド電圧を越え
る電圧が印加されると、画素ＴＦＴ（２９０６）がオン
状態となり、画素ＴＦＴ（２９０６）のドレイン電極と
ソース電極は短絡状態となる。この状態で、保持容量
（２９１４）から信号線（２９０５）を介して、画素Ｔ
ＦＴ（２９０６）にサンプリングされたビデオ信号が伝
達されて、液晶容量（２９０７）と保持容量（２９０
８）が充電される。画素ＴＦＴ（２９０６）がオフ状態
となると、画素ＴＦＴ（２９０６）のドレイン電極は開
放状態となり、液晶容量（２９０７）と保持容量（２９
０８）に蓄積された電荷は次に画素ＴＦＴ（２９０６）
がオン状態になるまで保持される。

【００１０】なお、信号線駆動回路（２９０３）、走査
線駆動回路（２９０２）において、シフトレジスタ回路
（２９０９）、（２９１６）の代わりに、デコーダ回路
を用いることもできる。

【００１１】図３１はデコーダ回路を用いて構成した信
号線駆動回路の回路図である。この場合には、画素とア
ドレスを１対１に対応させる。ビデオ信号を画素に書き
込む場合には、アドレス信号がをアドレス信号入力線
（３１０１）を介して信号線駆動回路に入力される。ア
ドレス信号に従って、ＮＡＮＤゲート（３１０２）は信
号線を選択して、信号をアナログスイッチ（３１０３）
に出力する。アナログスイッチ（３１０３）において、
保持容量（３１０４）のオン・オフがせいぎょされて、
ビデオ信号がサンプリングされて、保持容量（３１０
４）に電荷として保持される。

【００１２】或いは、信号線駆動回路（２９０３）、走
査線駆動回路（２９０２）において、シフトレジスタ回
路（２９０９）、（２９１６）の代わりに、デコーダ回
路とカウンタ回路を用いることもできる。

【００１３】図３２はデコーダ回路とカウンタ回路によ
り構成した信号線駆動回路の回路図である。カウンタ回
路（３２０２）はクロックパルス入力（３２０１）を計
数して、この計数結果ををアドレス信号として、ＮＡＮ
Ｄゲート（３２０３）に入力する。アドレス信号に従っ
て、ＮＡＮＤゲート（３２０３）は信号線を選択して、
対応するアナログスイッチ（３２０４）に信号を入力す
る。アナログスイッチ（３２０４）において、ＮＡＮＤ
ゲート（３２０３）からの信号が入力されると、ビデオ
信号をサンプリングして、保持容量（３２０５）に電荷
として保持する。

【００１４】従来、画素マトリクスが形成された透明基
板上に、液晶電気光学装置の周辺駆動回路を、ＣＭＯＳ
回路で作製している。図３３はＣＭＯＳ回路により構成
されたシフトレジスタの回路構成図であり、図３０
（ａ）に示すシフトレジスタに対応する。

【００１５】ＣＭＯＳ回路により周辺回路を構成した場
合には、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴを同
一基板に製造するために、工程が増加するという問題点
が生ずる。更に、Ｐチャネル型ＴＦＴとＮチャネル型Ｔ
ＦＴで特性が揃い難いという特性上の欠点がある。

【００１６】従来では、上記の問題を解消するために、
周辺駆動回路を一導電型のＴＦＴと抵抗等の素子により
構成して、工程の簡略化、素子の特性の均一化を図って
いる。

【００１７】図３４はＰチャネル型ＴＦＴと抵抗とによ
り構成されたシフトレジスタ回路の構成図である。ま
た、図３５はＰチャネル型ＴＦＴと抵抗を用いた基本ゲ
ート回路の構成図であり、ＮＡＮＤ回路、ＮＯＲ回路、
インバータ回路の構成図を示す。これらの基本回路によ
り、ＪＫ−フリップフロップやカウンタ回路等を構成す
ることができる。図３６はＪＫ−フリップフロップの構
成図であり、図３７は４ビットカウンタ回路の構成図で
ある。

【００１８】図３７に示す４ビットカウンタ回路は、電
源、クリア、クロック、イネーブルそれぞれの入力信号
に従って、リップルキャリの出力信号、カウンタのビッ
ト出力Ｑ₁ 〜Ｑ₄ 、その反転出力信号をそれぞれ作成す
る。

【００１９】

【発明が解決しようとする課題】しかしながら、Ｐチャ
ネル型ＴＦＴと抵抗を用いた周辺駆動回路は消費電力が
大きいという問題点がある。例えば、図３４に示したシ
フトレジスタ回路は、Ｐチャネル型ＴＦＴ（３４０１）
がオンになると、電源（３４０２）とグランド（３４０
３）が抵抗（３４０４）で短絡され貫通電流が流れるこ
とになり、消費電力が大きくなる。

【００２０】抵抗（３４０４）の抵抗値を大きくして、
電流を流さないようにすると、放電しにくくなり、電源
電位からグランド電位に変化するのが遅くなり、周波数
特性が悪くなる。従来では、周波数特性を優先させてい
るために、抵抗（３４０４）を大きな値にすることが困
難である。

【００２１】消費電力が大きいということは、携帯情報
機器等の電子機器に利用する際に大きな障害になる。

【００２２】本発明の目的は、消費電力の大きな周辺駆
動回路を利用しても、液晶電気光学装置全体を駆動する
際に必要とされる消費電力を低減することが可能な液晶
電気光学装置の周辺駆動回路を提供することにある。

【００２３】

【課題を解決するための手段及び作用】上述の問題点を
解決するために、本発明に係る液晶電気光学装置の周辺
駆動回路の構成は、レジスタを複数段接続して構成され
たシフトレジスタ回路と、前記レジスタに電力を供給す
る電力供給回路と、を有する液晶電気光学装置の周辺駆
動回路において、前記レジスタの１つに信号が入力され
た場合に、前記電力供給回路は当該レジスタ以外の少な
くとも１つのレジスタへの電力供給を停止することを特
徴とする。

【００２４】液晶電気光学装置の周辺駆動回路のシフト
レジスタは、クロック信号に同期して、１個の信号をレ
ジスタで遅延して、順次に伝達している。従って、シフ
トレジスタとして機能しているのは全体の一部である。
そのため、本発明は、機能しているレジスタのみに電力
を供給して、周辺駆動回路全体の消費電力を削減するよ
うにしている。

【００２５】上記の構成を有する周辺駆動回路の作用を
図１に基づいて説明する。図１は液晶表示装置の構成図
であり、液晶表示部（１０１）と信号線駆動回路と周辺
駆動回路が同一基板状に設けられている。信号線駆動回
路において、複数段のレジスタから成るシフトレジスタ
（１０２）、バッファ（１０４）、サンプラ（１０５）
が順次に接続され、サンプラ（１０５）の出力は信号線
を介して、液晶表示部（１０１）に接続されている。他
方、走査線駆動回路において、シフトレジスタ（１０
８）、バッファ（１０９）が順次に接続されて、バッフ
ァ（１０９）の出力は走査線を介して、液晶表示部（１
０１）に接続されている。

【００２６】信号線駆動回路において、シフトレジスタ
（１０２）の第Ｎ段目のレジスタ（１０３）に信号が入
力される際には、バッファ（１０４）の最終段と、サン
プラ（１０５）に影響がないように、電力を保ちなが
ら、信号の伝達を終了した後の第（Ｎ−１）段以前のレ
ジスタ（１０６）への電力供給を停止することが可能で
ある。

【００２７】さらに、信号の入力を待機している第（Ｎ
＋１）段目以降のレジスタ（１０７）への電力供給を停
止することも可能である。

【００２８】走査線駆動回路のシフトレジスタ（１０
８）についても同様に、バッファ（１０９）に影響がな
いように電力を保ちながら、第Ｎ段のレジスタ（１１
０）に入力信号があるときは、第（Ｎ−１）段目以前の
レジスタ（１１１）と、第（Ｎ＋１）段目以降のレジス
タ（１１２）への電力供給を停止することが可能であ
る。

【００２９】なお、周辺駆動回路のシフトレジスタにお
いて、隣り合う２段のレジスタの出力が同時にアクティ
ブになるように構成した場合には、第Ｎ段目のレジスタ
に入力信号が到達した時点で、第（Ｎ−１）段のレジス
タの出力もアクティブであるため、第（Ｎ−２）段以前
のレジスタへの電力供給を停止することができる。

【００３０】更に、パルス幅を確実にクロックの１周期
分する場合には、第Ｎ段目のレジスタに信号が入力した
時点で、アクティブ信号を出力していない第（Ｎ＋１）
段目のレジスタに電源を供給し始めて、次のクロック変
化に基づいて、第（Ｎ＋１）段目のレジスタに信号を確
実に伝達するようする。従って、第Ｎ段目のレジスタに
信号が入力された時点で、第（Ｎ＋２）段以降のレジス
タへの電力供給を停止することが可能である。なお、素
子遅延により、入力信号のパルス幅を変化することが許
される場合には、第（Ｎ＋１）段目以降のレジスタへの
電力供給を停止ことが可能になる。

【００３１】消費電力を削減するよりも素子数を減少す
ることを優先させる場合など、必ずしも、第Ｎ段目のレ
ジスタに入力信号が到達した場合に、電力供給を停止す
るレジスタは第（Ｎ−２）段目以前と第（Ｎ＋２）段目
以降のレジスタに限らなくてよい。

【００３２】例えば、第（Ｎ−２）段目のレジスタには
電力供給を継続して、第（Ｎ−３）段目、第（Ｎ−４）
段目等のレジスタには電力供給をしないことも可能であ
る。従って、第（Ｎ−ｘ）段〔ｘ≧２〕のシフトレジス
タへの電力供給を停止するとも可能である。

【００３３】また、第Ｎ段目のレジスタに入力信号が到
達した場合に、第（Ｎ＋２）段目のレジスタに電源を供
給して、第（Ｎ＋３）段、第（Ｎ＋４）段等のレジスタ
には電力を供給しないことも可能である。従って、第
（Ｎ＋ｙ）段目〔ｙ≧２〕のレジスタへの電力供給を停
止するとも可能である。

【００３４】例えば、シフトレジスタ回路や電力供給回
路をＰチャネル型薄膜トランジスタと抵抗により構成し
た場合には、それぞれの回路は消費電力が大きいが、機
能すべき部分のみを作動しているため、全体として消費
電力を抑えることができる。特に、常時作動している電
力供給回路の消費電力はシフトレジスタ回路の消費電力
よりも小さくすることが好ましい。

【００３５】また、本発明に係る液晶電気光学装置の周
辺駆動回路の他の構成は、レジスタが複数段接続されて
構成されたブロックと、該ブロックを複数段接続されて
構成されたシフトレジスタ回路と、前記ブロック毎に接
続され、前記レジスタに電力を供給する電力供給回路
と、を有する液晶電気光学装置の周辺駆動回路におい
て、前記ブロックの１つを構成するレジスタに信号が入
力された場合に、前記電源供給回路は、当該ブロック以
外への電力供給を停止することを特徴とする。

【００３６】上記の構成を有する周辺駆動回路は、シフ
トレジスタにおいて、を任意の数のレジスタをまとめて
ブロック化して、ブロック毎に電力供給を制御する。こ
の構成を採用することにより、レジスタを１段ずつ制御
するよりも、制御回路を簡素にすることができる。

【００３７】上記の構成を有する周辺駆動回路の作用を
図２に基づいて説明する。シフトレジスタ（２０１）の
レジスタを何段かまとめて、レジスタブロック（２０
２）〜（２０４）を形成する。制御回路（２０５）はレ
ジスタブロック毎に制御信号（２０６）〜（２０８）を
供給する。

【００３８】シフトさせるべき入力信号（２０９）が入
力されるレジスタが存在するシフトレジスタブロック
（２０４）には、電力を供給する制御信号（２０８）が
入力されて、電力が供給される。また、シフトさせるべ
き入力信号を伝達した後のレジスタブロック（２０２）
と、信号の入力を待機しているレジスタブロック（２０
３）には、電力供給を停止する信号（２０６）、（２０
７）が入力されて、電力供給が停止される。

【００３９】上記の構成は、２つのブロック間での入力
信号の受け渡している期間は、これらのブロックに電力
を供給しなければならないが、入力信号があるブロック
１つに対して電力を供給し、入力信号がないブロックに
対する電力供給は停止してよい。

【００４０】更に、本発明に係る液晶電気光学装置の周
辺駆動回路の他の構成は、画素部の画素を特定する液晶
電気光学装置の周辺駆動回路において、該周辺駆動回路
に電力を供給する電力供給駆動回路を有し、前記電力供
給回路は、前記画素を特定している周辺駆動回路以外の
少なくとも一部分への電力供給を停止すること、或いは
供給電力を下げることを特徴とする。

【００４１】上記の構成を有する液晶電気光学装置の周
辺駆動回路は、周辺駆動回路の機能していない部分、即
ち画素を特定していない部分は、電力供給を停止する、
或いは供給電力を下げるようにしている。

【００４２】本明細書においては、画素を特定すると
は、信号線駆動回路において、ビデオ信号をサンプリン
グして、保持容量を充電することをいう。或いは、走査
線駆動回路において、走査線に接続された画素ＴＦＴを
オン状態にすることをいう。

【００４３】最初に画素を特定する回路を第１番目の回
路として、順次に符号を付す。第Ｎ番目の回路に入力信
号が到達すると、第Ｎ番目の回路の出力がアクティブと
なると同時に、第（Ｎ−１）番目の回路もアクティブ出
力となっている。従って、これら以外の回路では、アク
ティブ出力となっていないので、供給電力を下げること
ができる。即ち、第（Ｎ−２）番目以前の回路部分への
電力供給を停止する、或いは供給電力を下げることがで
きる。更に、第（Ｎ＋１）番目以降の回路部分への電力
供給を停止する、或いは供給電力を下げることができ
る。

【００４４】なお、第（Ｎ＋１）番目の回路への電力供
給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）番目
等の回路部分への電力供給を停止する、或いは供給電力
を下げることができる。従って、第（Ｎ＋ｘ）段〔ｘ≧
１〕の回路への電力供給を停止する、或いは供給電力を
下げることも可能である。

【００４５】また、第（Ｎ−２）段目の回路に電源を供
給して、第（Ｎ−２）段、第（Ｎ−３）段等の回路には
電力を供給しない、或いは供給電力を下げることも可能
である。従って、第（Ｎ−ｙ）段目〔ｙ≧２〕の回路へ
の電力供給を停止する、或いは供給電力を下げることも
可能である。

【００４６】液晶を駆動するには、液晶の透過率−電圧
特性から電位差で５Ｖ程度必要となる。ところが、液晶
に直流電圧を印加したままであると劣化するため、交流
駆動にする必要がある。電位差は１０数Ｖ必要となり、
周辺駆動回路の電源電圧は、２０Ｖ前後必要となる。

【００４７】従って、周辺駆動回路のうち、画素を特定
していない部分では、供給電力を２０Ｖ以下にすること
で、消費電力を削減できる。或いは、画素を特定してい
ない部分に電力供給を停止することで、最小限必要な消
費電力とすることができる。なお、周辺駆動回路を２０
Ｖ以下で動作させて、画素を特定する場合にのみ、２０
Ｖの電源電圧とすることで、消費電力を削減できると言
える。

【００４８】例えば、周辺駆動回路のカウンタ回路、デ
コーダー回路等を薄膜トランジスタと抵抗により構成し
た場合には、それぞれの回路は消費電力が大きいが、機
能すべき部分のみを作動することで、全体として消費電
力を抑えることができる。

【００４９】更に、上述の問題点を解消するために、本
発明に係る液晶電気光学装置の構成の１つは、複数の画
素がマトリクス上に配置され、前記画素を少なくとも１
つ含むように複数のブロックに分割された画素部を駆動
するための液晶電気光学装置の周辺駆動回路において、
該周辺駆動回路に電力を供給する電力供給回路を有し、
前記ブロック中に、電圧を印加する、又はサンプリング
されたビオ信号を書き込まれる画素が存在しない場合
に、あるいはサンプリングされたビデオ信号が書き込ま
れる画素が存在しない場合に、前記電力供給回路は、前
記周辺駆動回路のうち、前記ブロック中の画素に対応す
る少なくとも一部に対して、電力供給を停止する。又
は、電力供給を削減することを特徴とする。

【００５０】上記の構成を有する周辺駆動回路は、画素
を任意の数をまとめてブロックとし、そのブロックの画
素に対応する回路ごとに電力の供給を制御している。従
って、画素をブロック化すると共に、周辺駆動回路もブ
ロック化して、ブロック毎に電力供給を制御している。
即ち、画素を特定していないブロックに対して、電力供
給を停止する、或いは供給電力を下げるようにしてい
る。

【００５１】最初に画素を特定する回路を第１番目のブ
ロックとして、順次に符号を付す。第Ｎ番目のブロック
に入力信号が到達した場合には、第（Ｎ−１）番目以前
のブロックへの電力供給を停止する、或いは供給電力を
下げることができる。更に、第（Ｎ＋１）番目以降のブ
ロックへの電力供給を停止する、或いは供給電力を下げ
ることができる。

【００５２】なお、第（Ｎ＋１）番目のブロックへの電
力供給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）
番目等のブロックへの電力供給を停止する、或いは供給
電力を下げることができる。従って、第（Ｎ＋ｘ）段
〔ｘ≧１〕のブロックへの電力供給を停止する、或いは
供給電力を下げることも可能である。

【００５３】また、第（Ｎ−１）段目のブロックに電源
を供給して、第（Ｎ−２）段、第（Ｎ−３）段等のブロ
ックには電力を供給しない、或いは供給電力を下げるこ
とも可能である。従って、第（Ｎ−ｙ）段目〔ｙ≧１〕
のブロックへの電力供給を停止する、或いは供給電力を
下げることができる。回路部分の電源電圧を下げること
も可能である。

【００５４】

【実施例】図３はシフトレジスタの部分的な回路図であ
り、３段分のレジスタのみを図示している。図４は３段
のレジスタの入出力信号のチャート図である。

【００５５】以下の実施例１〜４では、図３に示すよう
な構成で、レジスタのの入出力が図４に示すものとなる
シフトレジスタを取り上げる。

【００５６】〔実施例１〕実施例１では、シフトレジス
タをブロック化し、ブロックごとに電力供給する場合を
示す。なお、電力供給を制御する制御回路は画素マトリ
ックスを形成した透明基板外にＣＭＯＳ回路により構成
するものとする。

【００５７】シフトレジスタ８段を１ブロックとした場
合を図５に示す。入力信号を検出して、制御信号を作り
出すことも可能であるが、ここでは、制御回路（５０
１）とシフトレジスタ（５０２）が同期していることを
利用する。

【００５８】クロックオシレータ（５０３）からの信号
は、シフトレジスタ（５０２）と制御回路（５０１）の
カウンタ（５０４）に入力される。カウンタ（５０４）
の出力は、デコーダ（５０５）により制御信号（５０
６）となる。制御信号（５０６）は、シフトレジスタ
（５０２）に入力される。

【００５９】図６に、シフトレジスタ（５０２）の第Ｎ
目のブロックに対する制御信号（５０６）のタイミング
チャートを示す。クロックオシレータ（５０３）のクロ
ック信号（６０１）に基づいて、デコーダ（５０２）は
制御信号（５０６）を作成する。電力供給信号（６０
２）、第Ｎシフトレジスタブロック起動時に初期化する
クリア信号（６０３）、クロック供給信号（６０４）の
３系統の信号を作成する。

【００６０】レジスタ８段を１ブロックとした場合、出
力を作り出すのに必要なの期間（６０５）以外に、（６
０６）の時点で、ブロックに電力を供給し始めて、（６
０７）の時点でクロック信号を入力し始める。電力供給
とクロック信号の入力を同時にせずに、時間差（６０
８）を設けることで、起動時の出力を確実にする。

【００６１】なお、第Ｎブロックから第（Ｎ＋１）ブロ
ックに信号が入力された後は、何れの時点でも第Ｎブロ
ックに対する電力供給を停止してもよいがここでは、
（６０９）の時点で電力供給とクロック供給を停止す
る。

【００６２】図７に、レジスタ８段を１ブロックとした
場合に、第４ブロックに供給する制御信号（５０６）を
作り出す回路を示す。

【００６３】図５のクロックオシレータ（５０３）と同
一のクロックオシレータ（７０１）の出力をバイナリカ
ウンタ（７０２）に入力する。バイナリカウンタ（７０
２）の出力を、ＡＮＤ回路（７０３）、（７０４）、
（７０５）で検出し、ＯＲ回路（７０６）、（７０７）
で合成して、制御信号とする。

【００６４】ＡＮＤ回路（７０３）はシフトレジスタブ
ロックが入力信号をブロック内部で伝えるために必要な
期間を、ＡＮＤ回路（７０４）はクリア期間を、ＡＮＤ
回路（７０５）はクリア期間と入力信号を伝える期間の
間をそれぞれ選び出す。

【００６５】従って、ＡＮＤ回路（７０３）、（７０
４）、（７０５）の出力をＯＲ回路（７０６）によって
論理和をとると電力供給信号（６０２）となる。また、
ＡＮＤ回路（７０４）の出力をインバータ（７０８）で
反転したものはクリア信号（６０３）となり、ＡＮＤ回
路（７０３）、（７０５）の出力はＯＲ回路（７０８）
によってクロック供給信号（６０４）となる。

【００６６】図８に、Ｐチャネル型ＴＦＴによってシフ
トレジスタブロックへ電源を供給する回路を示す。

【００６７】プラス側電源線（８０１）を、Ｐチャネル
型ＴＦＴ（８０２）を通してシフトレジスタブロック
（８０３）に接続する。

【００６８】Ｐチャネル型ＴＦＴ（８０２）のゲート電
極には電力供給信号（６０２）を印加する。

【００６９】図９にクリア回路を示す。起動時にシフト
レジスタの１段（９０１）の記憶ループの値を確定する
Ｐチャネル型ＴＦＴ（９０２）を接続する。

【００７０】Ｐチャネル型ＴＦＴ（９０２）のゲート電
極には、クリア信号（６０３）を印加する。

【００７１】ここで、バッファ（９０３）の出力がシフ
トレジスタの起動前後で変化しないようにループの値を
確定するために、バッファ（９０３）の出力が通常電源
電位の場合には接点（９０４）に、通常グランド電位の
場合には接点（９０５）にＰチャネル型ＴＦＴ（９０
２）のドレイン電極を接続する。

【００７２】図１０にクロック供給回路を示す。クロッ
ク線（１００１）、（１００２）をＰチャネル型ＴＦＴ
（１００３）、（１００４）を通して、シフトレジスタ
ブロック（１００５）に接続する。

【００７３】Ｐチャネル型ＴＦＴ（１００３）、（１０
０４）のゲート電極には、クロック供給信号（６０４）
を印加する。

【００７４】本実施例のシフトレジスタについて、液晶
電気光学装置の周辺駆動回路として用いた場合の消費電
力を比較する。抵抗１ヶにつき電源電圧の２乗を抵抗値
で割ったものが、１ヶの抵抗における消費電力となる。
図３２に示した従来例の場合、シフトレジスタ１段中抵
抗は３ヶあり、全段に対し常時電源が供給される。従っ
て従来型の場合、シフトレジスタの段数に比例して消費
電力が増大する。

【００７５】しかしながら、実施例１の場合、シフトレ
ジスタ１段中の抵抗は３ヶであるが、信号伝達にシフト
レジスタ８段、隣接ブロックとの制御信号の重なりによ
ってシフトレジスタ４段相当の回路に対し常時電源が供
給され、他のシフトレジスタには電源が供給されない。
したがって、周辺駆動回路としての消費電力を極めて小
さくでき、またシフトレジスタの段数が増加しても消費
電力は変わらない。

【００７６】具体的には、電源電圧２０Ｖ、抵抗３００
ｋΩとして、６４０段のシフトレジスタを動作させるも
のとし、電源電位出力になるか、グランド電位出力にな
るかが確率１／２でおきるものとすると、消費電力は従
来型で１２８０ｍＷであるのに対し、実施例１の構成に
おいては２４ｍＷとすることができた。

【００７７】〔実施例２〕実施例２では、シフトレジス
タのレジスタ毎に制御回路を設け、外部から特別の信号
を用いる場合を示す。

【００７８】図１１に示すようにシフトレジスタ（１１
０１）のレジスタ毎に制御回路（１１０２）を設けて、
入力信号（１１０３）を検出し、制御信号（１１０４）
を作成する。

【００７９】入力信号が到達してから電力供給していた
のでは、パルス幅が保証されないので、入力信号が到達
する以前に電力を供給する。具体的には、基本クロック
の半周期前に電力を供給して、レジスタを起動させて、
基本クロックが１周期後に、即ち、レジスタが出力をア
クティブにした直後に、電力の供給を停止する。

【００８０】図１２にシフトレジスタの動作を説明する
模式図を示す。図１２（ａ）は第Ｎ番目のレジスタがア
クティブである状態を示し、図１２（ｂ）は図１２
（ａ）の状態から、クロック１周期後の状態を示す。図
１２ａに示すように、シフトレジスタ（１２０１）の第
Ｎ段目のレジスタ（１２０２）の出力信号（１２０３）
は制御回路（１２０４）の第（Ｎ＋１）番目の回路（１
２０５）と第（Ｎ−２）番目の回路（１２０６）に入力
される。

【００８１】第（Ｎ＋１）番目の制御回路（１２０５）
では、第Ｎ段目のレジスタ（１２０２）の出力信号（１
２０３）がアクティブになると、第（Ｎ＋１）段目のレ
ジスタ（１２０７）に電力を供給する制御信号（１２０
８）を作成して、第（Ｎ＋１）段目のレジスタを起動す
る。

【００８２】第（Ｎ−２）番目の制御回路（１２０６）
では、第Ｎ段のレジスタ（１２０２）の出力（１２０
３）がアクティブになると、第（Ｎ−２）段目のシフト
レジスタ（１２０９）に電力供給の停止をする制御信号
（１２１０）を作成して、第（Ｎ−２）段目のレジスタ
を停止する。

【００８３】次のクロックパルスがシフトレジスタ（１
２０１）に入力されると、図１２（ｂ）に示すように、
第（Ｎ＋２）番目の制御回路（１２１１）では、第（Ｎ
＋１）段目のレジスタ（１２０７）の出力信号（１２１
２）がアクティブになると、第（Ｎ＋２）段目のレジス
タ（１２１３）に電力を供給する制御信号（１２１４）
を作成して、第（Ｎ＋２）段目のレジスタを起動する。

【００８４】第（Ｎ−１）番目の制御回路（１２１５）
では、第（Ｎ＋１）段目レジスタ（１２０７）の出力
（１２１２）がアクティブになると、第（Ｎ−１）段目
のシフトレジスタ（１２１６）に電力供給の停止をする
制御信号（１２１７）を作成して、第（Ｎ−１）段目の
レジスタを停止する。

【００８５】シフトレジスタに、クロック信号が新たに
入力される度に、以上の動作を繰り返して、レジスタを
順次に起動・停止する。

【００８６】シフトレジスタに電力を供給しはじめて
も、停止しても、図１のサンプラ（１０５）が誤動作し
ないように、図１のバッファ（１０４）の出力は変化し
てはならない。これから、図１のバッファ（１０４）の
出力は確実であり、図１１のシフトレジスタ（１１０
１）に電源を供給しない期間は、シフトレジスタ（１１
０１）内の信号は不確実なことを考慮して、実施例２で
はバッファの出力を次段のレジスタの入力とする。

【００８７】このことをもとにして、図１３にレジスタ
１段分のタイミングチャートを示す。基本クロック（１
３０１）と第（Ｎ−１）段目のレジスタのバッファ出力
（１３０２）から第Ｎ段調整入力Ａ（１３０３）電源電
位（１３０４）を作る。ここで、レジスタの１段は基本
クロックの１．５周期分だけ動作しているが、制御信号
はクロックの立ち上がり、立ち下がりから遅れるので、
第Ｎ段目のレジスタへの入力信号として、基本クロック
の２周期分を作り出し、パルス幅を確実に基本クロック
１周期分とする。

【００８８】つまり、基本クロックの反転信号（１３０
５）と第（Ｎ＋１）段目のレジスタのバッファ出力（１
３０６）から第Ｎ段調整入力Ｂ（１３０７）の電源電位
（１３０８）を作る。そして、入力調整信号Ａ（１３０
３）とＢ（１３０７）をアクティブハイとして論理和を
とり、（１３０９）のような調整信号を作る。

【００８９】このままでは、第（Ｎ−１）段目のレジス
タのバッファ出力信号（１３０２）は、基本クロック
（１３０１）から遅れて変化するので、調整信号（１３
０９）の（１３１０）において誤動作信号を生じる。

【００９０】この場合、基本クロックの１．５倍周期の
クロック（１３１１）でマスクすることで、動作を確実
なものとする。これらの信号によって第Ｎ段目のレジス
タのバッファ出力（１３１２）が形成できる。

【００９１】ここで、第Ｎ段における電力供給信号は、
（１３１３）に示すようなものであり、素子遅延による
入力信号幅の変化をさけるため、入力信号が到達する、
基本クロックの半周期前に電力供給を始める。

【００９２】制御回路としては、記憶（状態の保持）が
できて、低消費電力化が求められるため論理回路を使用
しないものが望ましい。実施例２では、周波数特性は悪
くなるものの構成が容易なコンデンサーを中心とした回
路を考える。

【００９３】図１４に制御回路を示す。コンデンサー
（１４０１）が充電状態で、シフトレジスタの電力供給
を停止し、放電状態でシフトレジスタに電源を供給する
制御信号出力（１４０２）を作る。

【００９４】Ｐチャネル型ＴＦＴ（１４０３）は回路全
体の電源投入後、制御回路の初期状態を設定する。つま
り、入力信号をシフトレジスタに入力する前に、Ｐチャ
ネル型ＴＦＴ（１４０３）のゲート電極にグランド電位
信号を印加し、コンデンサー（１４０１）を充電する。

【００９５】第Ｎ番目の制御回路において、入力信号を
取りこぼさないために、第（Ｎ−１）段目のレジスタに
入力信号が到達した時点で、第Ｎ段目のレジスタを起動
して、次のクロック変化で入力信号を取り込む。

【００９６】従って、Ｐチャネル型ＴＦＴ（１４０４）
は第（Ｎ−１）段目のレジスタのバッファ出力をゲート
電極の入力とする。これによって、第（Ｎ−１）段目の
レジスタのバッファ出力がグランド電位になると、コン
デンサー（１４０１）を放電して、第Ｎ段目のレジスタ
に電源を供給する信号を作り出す。

【００９７】同じように、第Ｎ番目の制御回路におい
て、入力信号が第（Ｎ＋２）段目のレジスタに到達する
と、第Ｎ段目のレジスタはアクティブ信号を出していな
い状態になり、電力供給を停止してよい。

【００９８】従って、Ｐチャネル型ＴＦＴ（１４０５）
は第（Ｎ＋２）段シフトレジスタのバッファ出力をゲー
ト電極の入力とする。これによって、第（Ｎ＋２）段シ
フトレジスタのバッファ出力がグランド電位になると、
コンデンサー（１４０１）を充電して、第Ｎ段目のシフ
トレジスタの電力供給を停止する。ここで、（１４０
６）は、電源保護のための抵抗である。

【００９９】第Ｎ段目のレジスタとバッファを図１５に
示す。信号調整部（１５０１）について、Ｐチャネル型
ＴＦＴ（１５０２）のゲート電極に基本クロック、Ｐチ
ャネル型ＴＦＴ（１５０３）のゲート電極にマスク用の
１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５０
４）のゲート電極に第（Ｎ−１）段目のレジスタのバッ
ファ出力を印加し、第Ｎ段目のトレジスタのバッファ出
力の立ち下がり、つまり図１３における信号（１３０
３）を作る。

【０１００】Ｐチャネル型ＴＦＴ（１５０５）のゲート
電極に基本クロックの反転、Ｐチャネル型ＴＦＴ（１５
０６）のゲート電極にマスク用の１．５倍周期のクロッ
ク、Ｐチャネル型ＴＦＴ（１５０７）のゲート電極に第
（Ｎ＋１）段シフトレジスタのバッファ出力を印加し、
第Ｎ段目のレジスタのバッファ出力の立ち上がり、つま
り、図１３における信号（１３０７）を作る。

【０１０１】従って、信号調整部の出力としては、図１
３における信号（１３０９）となる。基本的にＰチャネ
ル型ＴＦＴ（１５０４）、（１５０７）はオフ状態にあ
るので、通常抵抗（１５０８）には電流が流れないた
め、信号調整部には制御信号を入力しない。

【０１０２】従来、シフトレジスタとして全段を動作さ
せていたが、Ｐチャネル型ＴＦＴ（１５９０）、（１５
１０）、（１５１１）のゲート電極に制御信号を印加
し、不必要な期間、電力供給を停止することで、シフト
レジスタ全体で低消費電力を図る。

【０１０３】Ｐチャネル型ＴＦＴ（１５１２）のゲート
電極に１．５倍周期のクロック、Ｐチャネル型ＴＦＴ
（１５１３）のゲート電極に信号調整部（１５０１）の
出力を印加し、記憶ループを構成しない期間のバッファ
入力を作る。

【０１０４】Ｐチャネル型ＴＦＴ（１５１４）のゲート
電極に、１．５倍周期のクロックの反転信号、Ｐチャネ
ル型ＴＦＴ（１５１５）のゲート電極に記憶ループを構
成するインバータ（１５１６）の出力を印加する。

【０１０５】基本的に、Ｐチャネル型ＴＦＴ（１５１
５）と抵抗（１５１７）がインバータを構成している。
このインバータと、Ｐチネャル型ＴＦＴ（１５１８）と
抵抗（１５１９）で構成するインバータで記憶ループを
なす。

【０１０６】Ｐチャネル型ＴＦＴ（１５２０）と抵抗
（１５２１）は、バッファを構成する。ここでＰチャネ
ル型ＴＦＴ（１５２２）は、クリアをする時に、シフト
レジスタの各出力を確定し、制御回路のコンデンサーの
充電状態が確保できなくなるのを防ぐためのものであ
る。

【０１０７】また、Ｐチャネル型ＴＦＴの電流容量が大
きければ、電源を供給するＰチャネル型ＴＦＴ（１５０
９）、（１５１０）、（１５１１）を１つにまとめるこ
とも可能である。

【０１０８】入力信号のパルス幅を保証しなくても良い
場合、実施例２の回路構成で、制御信号を基本クロック
に同期させ、シフトレジスタ１段に１周期分だけ電源を
供給することも可能である。

【０１０９】本実施例のシフトレジスタについて、液晶
電気光学装置の周辺駆動回路として用いた場合の消費電
力を比較する。抵抗１ヶにつき電源電圧の２乗を抵抗値
で割ったものが、１ヶの抵抗における消費電力となる。
図３２に示した従来例の場合、レジスタ１段には抵抗が
３個あり、全段に対し常時電源が供給される。従って従
来型の場合、シフトレジスタの段数に比例して消費電力
が増大する。

【０１１０】しかしながら、実施例２で示した周辺駆動
回路の場合、レジスタ１段には抵抗が３個あるが、レジ
スタ３段に対して常時電源が供給され、他のレジスタに
は電力が供給されない。したがって、周辺駆動回路とし
ての消費電力を極めて小さくでき、またシフトレジスタ
の段数が増加しても消費電力は変わらない。

【０１１１】具体的には、電源電圧２０Ｖ、抵抗３００
ｋΩとして、６４０段のシフトレジスタを動作させるも
のとし、電源電位出力になるか、グランド電位出力にな
るかが確率１／２でおきるものとすると、消費電力は従
来型で１２８０ｍＷであるのに対し、実施例２の構成に
おいては６ｍＷとすることができた。

【０１１２】〔実施例３〕実施例３では、シフトレジス
タにおいて、レジスタ毎に制御回路を設ける場合を示
す。実施例２で、１．５倍周期のクロックによって誤動
作を防いでいた部分を、クロックをマスクする回路を設
けて対応する。従って、信号の主な引き回し、制御回路
は実施例２と同様である。

【０１１３】図１６にシフトレジスタ１段部のタイミン
グチャートを示す。信号調整部において基本クロックの
反転（１６０１）と第（Ｎ−１）段目のレジスタのバッ
ファ出力（１６０２）から第Ｎ段入力（１６０３）の電
源電位（１６０４）を作る。

【０１１４】また、記憶ループを作る信号として、クロ
ック（１６０５）がタイミング的に望ましいが、第Ｎ段
の制御信号は（１６０６）のようになるので、起動直後
（１６０７）において、記憶ループが形成され第Ｎ段入
力（１６０３）を受け付けない。

【０１１５】そこで、クロック（１６０５）を制御信号
（１６０６）、（１６０８）でマスクして、（１６０
９）のようなループ形成信号を作る。これらで、第Ｎ段
のバッファ出力（１６１０）を作成する。

【０１１６】第Ｎ段目のレジスタの構成を図１７に示
す。信号調整部（１７０１）について、Ｐチャネル型Ｔ
ＦＴ（１７０２）のゲート電極に基本クロック、Ｐチャ
ネル型ＴＦＴ（１７０３）のゲート電極に第（Ｎ−１）
段目のレジスタのバッファ出力を印加し、第Ｎ段目のレ
ジスタ起動時の信号設定をする。

【０１１７】クロックを選び出す回路（１７０４）は、
Ｐチャネル型ＴＦＴ（１７０５）のゲート電極に第Ｎ番
目の制御信号、Ｐチャネル型ＴＦＴのゲート電極（１７
０６）に第（Ｎ＋１）番目の制御信号、Ｐチャネル型Ｔ
ＦＴのゲート電極（１７０７）に基本クロックの反転を
印加して、出力（１７０８）を得る。信号（１７０８）
の反転をとることで記憶ループを形成する信号を作る。

【０１１８】記憶ループを構成する回路（１７０９）、
バッファ回路（１７１０）は、実施例２と同じである。
ここで、Ｐチャネル型ＴＦＴ（１７１１）、（１７１
２）、（１７１３）、（１７１４）、（１７１５）は電
力供給、Ｐチャネル型ＴＦＴ（１７１６）はクリア実行
のためのものである。

【０１１９】本実施例のシフトレジスタについて、液晶
電気光学装置の周辺駆動回路として用いた場合の消費電
力を比較する。抵抗１個につき電源電圧の２乗を抵抗値
で割ったものが、１この抵抗の消費電力となる。図３４
に示した従来例の場合、レジスタ１段には抵抗は３個あ
り、全段に対し常時電源が供給される。従って、従来型
の場合、レジスタの段数に比例して消費電力が増大す
る。

【０１２０】しかしながら、実施例３で示した周辺駆動
回路の場合、レジスタ１段には抵抗は５個あるが、レジ
スタ３段のみに対して常時電源が供給され、他のシフト
レジスタには電源が供給されない。したがって、周辺駆
動回路としての消費電力を極めて小さくでき、またレジ
スタの段数が増加しても消費電力は変わらない。

【０１２１】具体的には、電源電圧２０Ｖ、抵抗３００
ｋΩとして、６４０段のシフトレジスタを動作させるも
のとし、電源電位出力になるか、グランド電位出力にな
るかが確率１／２でおきるものとすると、消費電力は従
来型で１２８０ｍＷであるのに対し、実施例３の構成に
おいては１０ｍＷとすることができた。

【０１２２】〔実施例４〕実施例４では、電力供給を基
本クロックの２周期分とする場合を示す。実施例２、実
施例３では、電源を基本クロックの１．５周期の期間供
給していたが、実施例４では２周期分とすることで、回
路を簡素化する。

【０１２３】信号の流れを、図１８ａに示す。シフトレ
ジスタ（１８０１）、バッファ（１８０２）、制御回路
（１８０３）の構成は変わらない。第（Ｎ−１）段目の
トレジスタからのアクティブ出力（１８０４）によっ
て、クロック同期して第Ｎ段目のレジスタの出力がアク
ティブとなると、第Ｎ段目のレジスタに対応するバッフ
ァ（１８０５）の出力（１８０６）を変化させる。

【０１２４】バッファ出力（１８０６）を、第（Ｎ＋
２）番目の制御回路（１８０７）と第（Ｎ−２）番目の
制御回路（１８０８）に入力し、第Ｎ段バッファ出力
が、アクティブになると、第（Ｎ＋２）番目の制御回路
（１８０７）では、電力供給信号（１８０９）を、第
（Ｎ−２）番目の制御回路（１８０８）では電力供給停
止信号（１８１０）を作る。

【０１２５】図１８ａから基本クロック半周期後の信号
の流れを図１８ｂに示す。実施例４では、第（Ｎ＋１）
段目のレジスタの入力として、第Ｎ番目のバッファ出力
ではなく、第Ｎ段目のレジスタの出力を用いる。

【０１２６】タイムチャートを図１９に示す。クロック
（１９０１）で、入力信号を取り込み、クロック反転
（１９０２）で記憶ループを構成する。

【０１２７】制御信号は、（１９０３）のようになり、
基本クロックの２周期分だけ電源を供給する。

【０１２８】第Ｎ段目のレジスタの出力は（１９０４）
の実線のようになる。第（Ｎ＋１）段目のレジスタで
は、期間（１９０５）、（１９０６）で信号の取り込み
を行うので、（１９０４）の点線のようになっている必
要はない。また、第Ｎ段目のレジスタに対するバッファ
に入力する信号として、（１９０７）を用いるとバッフ
ァ出力（１９０８）で誤動作がおきない。

【０１２９】図２０に回路図を示す。第Ｎ段目のレジス
タ（２００１）の出力は、第Ｎ段目のバッファ（２００
２）と第（Ｎ＋１）段目のレジスタの入力となる。

【０１３０】バッファ（２００２）出力は第（Ｎ＋
２）、（Ｎ−２）番目の制御回路（２００３）の入力と
なり、制御信号を作る。

【０１３１】シフトレジスタは、図３２のシフトレジス
タの各インバータに、電力供給をするＰチャネル型ＴＦ
Ｔ（２００４）、（２００５）、（２００６）を直列に
接続したものである。

【０１３２】インバータをなすＰチャネル型ＴＦＴ（２
００７）、（２００８）、（２００９）のソース電極を
１点にまとめ、電力供給を制御する１つのＰチャネル型
ＴＦＴを介して電源に接続することも可能である。

【０１３３】また、バッファ回路（２００２）、制御回
路（２００３）は、実施例２と同じ構成である。つま
り、第Ｎ番目の制御回路コンデンサー（２０１０）を放
電するＰチャネル型ＴＦＴ（２０１１）のゲート電極へ
の入力が、第（Ｎ−２）番目のバッファ出力であり、充
電するＰチャネル型ＴＦＴ（２０１２）のゲート電極へ
の入力が、第（Ｎ＋２）番目のバッファ出力である。

【０１３４】ここで、Ｐチャネル型ＴＦＴ（２０１
３）、（２０１４）はクロック同期アナログスイッチで
あり、Ｐチャネル型ＴＦＴ（２０１５）、（２０１６）
はクリア実行のためのものである。

【０１３５】本実施例のシフトレジスタについて、液晶
電気光学装置の周辺駆動回路として用いた場合の消費電
力を比較する。抵抗１個につき電源電圧の２乗を抵抗値
で割ったものが、１個の抵抗の消費電力となる。図３４
に示した従来例の場合、シフトレジスタ１段には抵抗が
３個あり、全段に対し常時電源が供給される。従って、
従来型の場合、シフトレジスタの段数に比例して消費電
力が増大する。

【０１３６】しかしながら、実施例４で示した周辺駆動
回路の場合、シフトレジスタ１段には抵抗は３個ある
が、シフトレジスタ４段のみに対して常時電源が供給さ
れ、他のシフトレジスタには電源が供給されない。従っ
て、周辺駆動回路としての消費電力を極めて小さくで
き、またシフトレジスタの段数が増加しても消費電力は
変わらない。

【０１３７】具体的には、電源電圧２０Ｖ、抵抗３００
ｋΩとして、６４０段のシフトレジスタを動作させるも
のとし、電源電位出力になるか、グランド電位出力にな
るかが確率１／２でおきるものとすると、消費電力は従
来型で１２８０ｍＷであるのに対し、実施例４の構成に
おいては８ｍＷとすることができた。

【０１３８】以下の実施例５〜７では、画素を特定する
場合に、電源電圧を必要とされる値にする回路構成を示
す。これはまた、機能していない部分の、電源電圧を下
げる回路構成でもある。

【０１３９】［実施例５］シフトレジスタ回路を用いて
周辺駆動回路を構成し、一導電型ＴＦＴここではＰチャ
ネル型ＴＦＴと抵抗で回路を実現する場合を想定する。
図２１にシフトレジスタ回路を示す。図２１に示すよう
に本実施例で、１段（２１０１）とは、インバータ３個
（２１０２）、（２１０３）、（２１０４）とアナログ
スイッチ２個（２１０５）、（２１０６）で構成される
回路を指す。ここで、（２１０７）は、アナログスイッ
チをオン、オフするバッファである。

【０１４０】図２２で、実線が液晶を駆動できる電源電
圧を、点線が低消費電力を実現する電源電圧を示す。液
晶を駆動させることになるビデオ信号の電圧変化範囲を
考えると、アナログスイッチを動作させるバッファに
は、２０Ｖ程度の電源電圧が必要である。これから、Ｐ
チャネル型ＴＦＴで構成するアナログスイッチをオン、
オフするバッファ出力は（２２０１）のように、通常は
２０Ｖ程度の電源電位、サンプリング時にはグランド電
位となる。従って、バッファ入力として、通常はグラン
ド電位で、サンプリング時に２０Ｖ程度の電位となる波
形（２２０２）が必要となる。

【０１４１】ここで、バッファ入力を作り出すシフトレ
ジスタ回路について考える。シフトレジスタ回路は、サ
ンプリングするタイミングを、入力信号としてシフトさ
せていると考えられる。よって、シフトレジスタにおい
て、サンプリングするタイミングを作る場合、つまり、
第Ｎ段目のレジスタに入力信号が存在する場合に、第Ｎ
段目のレジスタに対する電源電圧を２０Ｖ程度とすれ
ば、バッファ・アナログスイッチ・ビデオ信号を通して
液晶を駆動させることが可能である。逆に、入力信号が
存在しない場合には、シフトレジスタ回路が誤動作しな
い範囲でシフトレジスタ回路の電源電圧を下げることが
できる。この回路構成では、液晶を駆動させる電源電位
を恒常的に使用せず、論理が反転しない範囲で電源電圧
を下げることが可能であるので、消費電力を削減するこ
とになる。

【０１４２】図２３に液晶を駆動できる電源電圧と、低
消費電力を実現する電源電圧をシフトレジスタ回路１段
（２３０１）に供給する回路構成を示す。Ｐチャネル型
ＴＦＴ（２３０２）をオン状態にすることで、液晶を駆
動できる電源電圧（高電圧電源）を、Ｐチャネル型ＴＦ
Ｔ（２３０３）をオン状態にすることで、低消費電力と
する電源電圧（低電圧電源）を供給する。

【０１４３】図２４に電力供給回路を制御する回路を示
す。図２４には、シフトレジスタ回路第Ｎ段（２４０
１）に対応する制御回路と、制御回路を動作させる信号
の引き出し方法を示す。

【０１４４】シフトレジスタ回路第Ｎ段に対応する制御
回路のコンデンサ（２４０２）は以下のような動作をす
る。液晶を駆動できる電圧に充電されている時には、シ
フトレジスタ回路第Ｎ段に低消費電力とする電源電圧を
供給する。逆に、コンデンサがグランド電位近くに放電
している時には、シフトレジスタ回路第Ｎ段に液晶を駆
動できる電源電圧を供給する。

【０１４５】制御回路の動作は、以下のようになる。ま
ず、Ｐチャネル型ＴＦＴ（２４０３）をあらかじめオン
にして、コンデンサ（２４０２）を液晶を駆動できる電
位に充電する。充電後、Ｐチャネル型ＴＦＴ（２４０
３）はオフにしておく。つまり、初期状態では、低消費
電力とする電源電位が供給されることになる。 第（Ｎ
−１）段目のレジスタ（２４０４）の出力をバッファを
通して、Ｐチャネル型ＴＦＴ（２４０５）のゲート電極
に接続する。

【０１４６】これによって、第（Ｎ−１）段目のレジス
タ回路に入力信号が到達すると、コンデンサをグランド
電位近くに放電する。コンデンサの電位は、Ｐチャネル
形ＴＦＴ（２４０６）によって、クロック同期して液晶
を駆動できる電源電圧制御信号となる。さらに、インバ
ータ（２４０７）を介して、低消費電力とする電源電圧
制御信号となる。

【０１４７】従って、第Ｎ段目のレジスタに対応する制
御回路のコンデンサが放電した場合、第Ｎ段目のレジス
タ回路に液晶を駆動できる電源電圧を供給し、低消費電
力とする電源の供給を停止する。ここで、シフトレジス
タの電源電位が低くなった場合、シフトレジスタの出力
では、電源電位の高い制御回路を誤動作させる。これを
避けるため、液晶を駆動できる電源電位で恒常的に使用
されるバッファ出力を用いた。

【０１４８】また、インバータの時間遅れによって、電
源制御信号がＰチャネル型ＴＦＴ（２３０２）、（２３
０３）を同時にオン状態とし、電源を短絡する可能性が
あるので、抵抗（２４０８）によって、液晶を駆動でき
る電源電圧制御信号をひずませ、Ｐチャネル型ＴＦＴ
（２３０２）がオン状態となるのを遅らせ、電源短絡を
回避する。

【０１４９】さらに、第（Ｎ＋１）段目のレジスタ（２
４０９）の出力をバッファを通して、Ｐチャネル型ＴＦ
Ｔ（２４１０）のゲート電極に接続する。第（Ｎ＋１）
段目のレジスタに入力信号が到達すると、コンデンサを
液晶を駆動できる電源電位に充電する。これによって、
第Ｎ段目のレジスタ回路に低消費電力とする電源電圧を
供給し、液晶を駆動できる電源の供給を停止する。

【０１５０】この回路構成で、サンプリングするために
アナログスイッチをオンさせる場合にのみ、電源電圧を
必要な値に設定できる。前記以外の場合には、低消費電
力となる電源電圧とすることで、回路全体での消費電力
削減が、実現できる。

【０１５１】本実施例の周辺駆動回路について、消費電
力を比較する。抵抗１個につき電源電圧の２乗を抵抗値
で割ったものが、１個の抵抗における消費電力となる。
図３７に示した回路に常時、液晶を駆動できる電圧２０
Ｖを印加するとする。レジスタ１段につき抵抗は３個、
抵抗値は３００ｋΩ、グランド電位出力になるか、電源
電位出力になるかが、１／２の確率でおきるものとす
る。シフトレジスタ回路を６４０段構成とし、バッファ
を除くと、消費電力は１２８０ｍＷとなる。これに対し
て、本実施例の場合は次のようになる。液晶を駆動する
電圧を２０Ｖ、低消費電力とする電圧を５Ｖ、シフトレ
ジスタ１段あたり抵抗４個、抵抗値は３００ｋΩとす
る。シフトレジスタ回路６４０段中、２段に液晶を駆動
できる電源電圧を供給し、６３８段には低消費電力とな
る電源電圧を供給することになる。これらの仮定から、
消費電力は１１１ｍＷと計算できる。

【０１５２】このように、本実施例による回路構成で、
消費電力が削減できることができる。

【０１５３】［実施例６］以下の実施例では、画素を特
定している部分にのみ電源を供給し、画素を特定してい
ない部分には、電力供給を停止する回路構成を示す。本
実施例では、デコーダ回路とカウンタ回路を用いて画素
を特定する周辺駆動回路を想定する。

【０１５４】カウンタ回路の出力（反転出力も含む）
を、図３５で示した基本ゲート回路で構成するデコーダ
回路を通すことで、画素を特定する信号を作り出す。デ
コーダ回路をバッファと兼用させるとすると、消費電力
を削減する為には、カウンタ回路の電力を削減すること
になる。カウンタ回路を画素を特定する部分と、特定し
ない部分に分離することは、図３７で示した回路構成で
は不可能であるので、カウンタ回路を分割する。

【０１５５】信号線あるいは走査線に対応するアドレス
を、１つのカウンタで生成するのではなく、図２５のよ
うに、ビット数の少ないカウンタ回路を用いる。前記カ
ウンタ回路を必要な分用意し、それらを順次動作させ局
所的なアドレスを生成することで、画素を特定する。こ
れによって、動作させる必要のないカウンタ回路に対す
る電力供給を停止できる。ここで、（２５０１）は画素
マトリックス、（２５０２）は分割したカウンタ回路、
（２５０３）はデコーダ回路、（２５０４）は制御回路
である。

【０１５６】図２６に分割したカウンタ回路、デコーダ
回路と制御回路を示す。第（Ｎ−１）番目のカウンタ回
路（２６０１）で、リップルキャリが生じると第Ｎ番目
のカウンタ回路（２６０２）に電源を供給し始め、第
（Ｎ＋１）番目のカウンタ回路（２６０３）がカウント
し始めると、第Ｎ番目のカウンタ回路の電源の供給を停
止する。

【０１５７】制御回路は、実施例５と同じであり、初期
設定用の一導電型ＴＦＴここではＰチャネル型ＴＦＴ
（２６０４）、電力供給を始めるためコンデンサを放電
するＰチャネル型ＴＦＴ（２６０５）、電力供給を停止
するためコンデンサを充電するＰチャネル型ＴＦＴ（２
６０６）、記憶保持のためのコンデンサ（２６０７）で
構成される。 第Ｎ番目のカウンタ回路は、電源を供給
し始めた時点で、その出力値は不定となっている。従っ
て、第（Ｎ−１）番目のカウンタ回路のリップルキャリ
が生じ、電源を供給し始める時点で、クリアを実行す
る。クリア信号を生成する回路がＰチャネル型ＴＦＴ
（２６０８）で構成される。

【０１５８】電源を供給する回路は、図２２のＰチャネ
ル型ＴＦＴのソース電極と電源との間に、Ｐチャネル型
ＴＦＴを直列に接続し、このＰチャネル型ＴＦＴで電力
供給を制御することで実現できる。図２６では、直列に
追加接続するＰチャネル型ＴＦＴをひとまとめにして、
Ｐチャネル型ＴＦＴ（２６０９）で示す。また、第Ｎ番
目のカウンタ回路（２６０２）に対するイネーブル信号
は、Ｐチャネル形ＴＦＴ（２６０９）によって供給され
る。

【０１５９】第Ｎ番目のカウンタ回路の電力供給停止
は、第（Ｎ＋１）番目のカウンタ回路の最小値出力を検
出するデコーダ回路（２６１０）の出力を用いる。

【０１６０】図２７に、第Ｎ番目のカウンタ回路のタイ
ミングチャートを示す。電源（２７０１）投入直後、第
（Ｎ−１）番目のカウンタ回路のリップルキャリ（２７
０２）によって、第Ｎ番目のカウンタ回路のクリア信号
（２７０３）を形成する。第Ｎ番目のカウンタ回路の出
力（２７０４）をデコーダ回路に入力し、デコード信号
（２７０５）を作り出す。リップルキャリを出力した次
のクロックパルスで、第Ｎ番目のカウンタ回路に対する
電力供給を停止する。

【０１６１】本実施例の周辺駆動回路について、消費電
力を比較する。抵抗１個につき電源電圧の２乗を抵抗値
で割ったものが、１個の抵抗における消費電力となる。
６４０個の画素に対してアドレス信号を生成するとする
と、１０ビットのカウンタが必要となる。カウンタ１ビ
ットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−
フリップフロップ１個に１０ゲート必要であるので、電
源とグランドを接続することになる抵抗はＪＫフリップ
フロップだけで１００個ある。他に１６個のゲートを必
要とし、ゲート１個に対して、電源とグランドを接続す
ることになる抵抗は１個ある。従って、電源とグランド
を接続することになる抵抗は合計１１６個となる。抵抗
値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電
位出力になるか、電源電位出力になるかが、１／２の確
率でおきるものとする。バッファ兼用のデコーダ回路を
除くと、消費電力は７７ｍＷとなる。

【０１６２】これに対して、本実施例の場合は次のよう
になる。画素数に関係なく、４ビットカウンタを順次使
用するので、通常４ビットカウンタが動作しているとみ
なせる。つまり、ＪＫ−フリップフロップは４個、ＪＫ
−フリップフロップ１個あたり抵抗は１０個である。ま
た、ＪＫ−フリップフロップ間に必要なゲートは８個で
あるから、電源とグランドを接続することになる抵抗は
合計４８個となる。抵抗値を３００ｋΩ、電源電圧を２
０Ｖとする。グランド電位出力になるか、電源電位出力
になるかが、１／２の確率でおきるものとする。この仮
定から、消費電力はバッファ兼用のデコーダ回路を除く
と３２ｍＷとなる。

【０１６３】また、走査線あるいは信号線の増加に伴っ
て、デコーダ回路とカウンタ回路のみの周辺駆動回路構
成の場合、消費電力は対数的に増加するが、本実施例の
場合、消費電力の増加は回路的には、発生しない。この
ように、本実施例による回路構成で、消費電力が削減で
きることがわかる。

【０１６４】［実施例７］以下の実施例では、画素を特
定する場合に、電源電圧を必要とされる値にする回路構
成を示す。これはまた、機能していない部分の、電源電
圧を下げる回路構成でもある。

【０１６５】本実施例は、実施例６と同様に、デコーダ
回路とカウンタ回路を用いて画素を特定する周辺駆動回
路を想定する。ただし、カウンタ回路は６ビット出力と
する。

【０１６６】図２８に回路構成を示す。制御回路（２８
０１）は実施例５と同様の構成である。第Ｎ番目のカウ
ンタ回路（２８０２）に電力供給を開始する信号は、第
（Ｎ−１）番目のカウンタ回路（２８０３）のリップル
キャリを用いる。また、第Ｎ番目のカウンタ回路に電力
供給を停止する信号は、第（Ｎ＋１）番目のカウンタ回
路（２８０４）の最小値出力を検出するデコーダ回路
（２８０５）の出力を用いる。 第Ｎ番目のカウンタ回
路のイネーブル信号として、低消費電力とする電源電圧
を制御する信号を用いる。これから、第Ｎ番目のカウン
タ回路はクリア状態で次にイネーブル信号がアクティブ
になるのを待つ。従って、電源電圧が変化してもクリア
を実行する必要はない。

【０１６７】本実施例の周辺駆動回路について、消費電
力を比較する。抵抗１個につき電源電圧の２乗を抵抗値
で割ったものが、１個の抵抗における消費電力となる。
６４０個の画素に対してアドレス信号を生成するとする
と、１０ビットのカウンタが必要となる。カウンタ１ビ
ットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−
フリップフロップ１個に１０ゲート必要であるので、電
源とグランドが接続される抵抗はＪＫフリップフロップ
だけで１００個ある。他に１６個のゲートを必要とし、
ゲート１個に対して、電源とグランドを接続することに
なる抵抗は１個ある。従って、電源とグランドが接され
る抵抗は合計１１６個となる。抵抗値を３００ｋΩ、電
源電圧を２０Ｖとする。グランド電位出力になるか、電
源電位出力になるかが、１／２の確率でおきるものとす
る。バッファ兼用のデコーダ回路を除くと、消費電力は
７７ｍＷとなる。

【０１６８】これに対して、本実施例の場合は次のよう
になる。６４０画素に対して、６ビットカウンタは１１
個必要である。このうち、１個に対して液晶を駆動でき
る電圧２０Ｖを、残り１０個に対して低消費電力とする
電圧５Ｖを供給する。６ビットカウンタ回路では、ＪＫ
−フリップフロップは６個、ＪＫ−フリップフロップ１
個あたり抵抗は１０個である。また、ＪＫ−フリップフ
ロップ間に必要なゲートは１２個であるから、電源とグ
ランドを接続することになる抵抗は合計７２個となる。
抵抗値を３００ｋΩとして、グランド電位出力になる
か、電源電位出力になるかが、１／２の確率でおきるも
のとする。この仮定から、消費電力はバッファ兼用のデ
コーダ回路を除くと６２ｍＷとなる。本実施例による回
路構成で、消費電力が削減できる。

【０１６９】

【発明の効果】本発明は、周辺駆動回路において、作動
すべき回路に電力を供給して、それ以外の回路に電力供
給を停止する、或いは供給電力を下げるようにしたた
め、回路全体の消費電力を削減することができる。ま
た、作動すべきでない回路の誤動作を防止することがで
きる。

【０１７０】特に、薄膜トランジスタと抵抗とにより構
成される消費電力の大きな周辺駆動回路を用いた場合で
も、周辺駆動回路全体として極めて低い消費電力とする
ことができた。例えば、シフトレジスタの段数の増加し
ても、動作電力が供給されるのは、信号が入力されてい
るレジスタのみであるため、消費電力が増大することが
ない。

【０１７１】

【図面の簡単な説明】

【図１】 本発明の作用を説明するための液晶電気光学
装置の概略構成図である。

【図２】 本発明の作用を説明するためのシフトレジス
タのブロック回路図である。

【図３】 実施例１〜４のシフトレジスタの構成図であ
る。

【図４】 実施例１〜４のシフトレジスタの入出力信号
のタイミングチャート図である。

【図５】 実施例１のシフトレジスタのブロック回路図
である。

【図６】 シフトレジスタのタイミングチャートを示
す。

【図７】 デコーダ回路の構成図である。

【図８】 電力供給回路の構成図である。

【図９】 クリア回路の構成図である。

【図１０】 クロック供給回路の構成図である。

【図１１】 実施例２のシフトレジスタのブロック回路
図である。

【図１２】 シフトレジスタの動作を示す模式図であ
る。

【図１３】 レジスタ１段のタイミングチャート図であ
る。

【図１４】 制御回路の構成図である。

【図１５】 シフトレジスタ１段、バッファ１段の構成
図である。

【図１６】 実施例３のレジスタ１段のタイミングチャ
ート図である。

【図１７】 レジスタ、クロック選択回路、バッファ１
段の構成図である。

【図１８】 実施例４のシフトレジスタの動作を示すブ
ロックの構成図である。

【図１９】 レジスタ１段ののタイミングチャート図で
ある。

【図２０】 シフトレジスタ１段、制御回路、バッファ
１段の構成図である。

【図２１】 実施例５の一導電型ＴＦＴによるシフトレ
ジスタの構成図である。

【図２２】 シフトレジスタのタイミングチャート図で
ある。

【図２３】 一導電型ＴＦＴによる電源電圧切り替え回
路の構成図である。

【図２４】 他の電源電圧切り替え制御回路の構成図で
ある。

【図２５】 実施例６の分割したカウンタとデコーダの
構成図である。

【図２６】 実施例６の電力供給停止型カウンタと制御
回路の構成図である。

【図２７】 実施例６のカウンタ回路のタイミングチャ
ートの構成図である。

【図２８】 実施例７の電源電圧低下型カウンタと制御
回路の構成図である。

【図２９】 従来例１の液晶電気光学装置の周辺駆動回
路の構成図である。

【図３０】 クロックトインバータにより構成したシフ
トレジスタと、トランスミッションゲートにより構成さ
れたシフトレジスタの構成図である。

【図３１】 アドレスデコーダを用いた信号線駆動回路
の構成図である。

【図３２】 カウンタとアドレスデコーダを用いた信号
線駆動回路の構成図である。

【図３３】 ＣＭＯＳ回路のクロックトインバータ構成
のシフトレジスタの構成図である。

【図３４】 Ｐチャネル型ＴＦＴと抵抗で構成したシフ
トレジスタの構成図である。

【図３５】 一導電型ＴＦＴによる基本ゲート回路の構
成図である。

【図３６】 ＪＫ−フリップフロップの構成図である。

【図３７】 ４ビットカウンタの構成図である。

【符号の説明】

１０１・・・表示マトリックス部 １０２、１０８・・・シフトレジスタ １０３、１０６、１０７、１１０〜１１２・・・シフト
レジスタブロック １０４、１０９・・・バッファ １０５・・・サンプリング回路 ４０１ シフトレジスタ ４０２〜４０４・・・シフトレジスタブロック ４０５・・・制御回路 ４０６、４０７・・・電力供給停止信号 ４０８・・・電力供給信号 ４０９・・・伝達すべき入力信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336

Claims (53)

【特許請求の範囲】
1. 【請求項１】レジスタを複数段接続して構成されたシフ
   トレジスタ回路と、 前記レジスタに電力を供給する電力供給回路と、 を有する液晶電気光学装置の周辺駆動回路において、 前記レジスタの１つに信号が入力された場合に、前記電
   力供給回路は当該レジスタ以外の少なくとも１つのレジ
   スタへの電力供給を停止することを特徴とする液晶電気
   光学装置の周辺駆動回路。
2. 【請求項２】請求項１において、前記シフトレジスタ回
   路は、Ｐチャネル型薄膜トランジスタと抵抗により構成
   されることを特徴とする液晶電気光学装置の周辺駆動回
   路。
3. 【請求項３】請求項１において、前記電力供給回路は、
   前記シフトレジスタ回路の出力に従って、前記レジスタ
   への電力供給を制御することを特徴とする液晶電気光学
   装置の周辺駆動回路。
4. 【請求項４】請求項１において、前記電力供給回路は、
   Ｐチャネル型薄膜トランジスタと、抵抗と、コンデンサ
   ーとにより構成されることを特徴とする液晶電気光学装
   置の周辺駆動回路。
5. 【請求項５】請求項１において、前記電力供給回路の消
   費電力は、前記シフトレジスタ回路路の消費電力以下で
   あることを特徴とする液晶電気光学装置の周辺駆動回
   路。
6. 【請求項６】レジスタを複数段接続して構成されたシフ
   トレジスタ回路と、 前記レジスタに電力を供給する電力供給回路と、 を有する液晶電気光学装置の周辺駆動回路において、 第Ｎ段目〔Ｎは自然数〕のレジスタに信号が入力された
   場合に、前記電力供給回路は、第Ｎ段以外のレジスタの
   少なくとも１つのレジスタへの電力供給を停止すること
   を特徴とする液晶電気光学装置の周辺駆動回路。
7. 【請求項７】請求項６において、前記シフトレジスタ回
   路は、Ｐチャネル型薄膜トランジスタと抵抗により構成
   されることを特徴とする液晶電気光学装置の周辺駆動回
   路。
8. 【請求項８】請求項６において、前記電力供給回路は、
   前記シフトレジスタ回路の出力に従って、前記レジスタ
   への電力供給を制御することを特徴とする液晶電気光学
   装置の周辺駆動回路。
9. 【請求項９】請求項６において、前記電力供給回路は、
   Ｐチャネル型薄膜トランジスタと、抵抗と、コンデンサ
   ーとにより構成されることを特徴とする液晶電気光学装
   置の周辺駆動回路。
10. 【請求項１０】請求項６において、前記電力供給回路の
    消費電力は、前記シフトレジスタ回路路の消費電力以下
    であることを特徴とする液晶電気光学装置の周辺駆動回
    路。
11. 【請求項１１】レジスタを複数段接続して構成されたシ
    フトレジスタ回路と、 前記レジスタに電力を供給する電力供給回路と、 を有する液晶電気光学装置の周辺駆動回路において、 第Ｎ段目〔Ｎは自然数〕のレジスタに信号が入力された
    場合に、前記電力供給回路は、第（Ｎ−２）段以前のレ
    ジスタと、第（Ｎ＋２）段以降のレジスタへの電力供給
    を停止することを特徴とする液晶電気光学装置の周辺駆
    動回路。
12. 【請求項１２】請求項１１において、前記シフトレジス
    タ回路は、Ｐチャネル型薄膜トランジスタと抵抗で構成
    されることを特徴とする液晶電気光学装置の周辺駆動回
    路。
13. 【請求項１３】請求項１１において、前記電力供給回路
    は、前記シフトレジスタ回路の出力に従って、前記レジ
    スタへの電力供給を制御することを特徴とする液晶電気
    光学装置の周辺駆動回路。
14. 【請求項１４】請求項１１において、前記電力供給回路
    は、Ｐチャネル型薄膜トランジスタと、抵抗と、コンデ
    ンサーとにより構成されることを特徴とする液晶電気光
    学装置の周辺駆動回路。
15. 【請求項１５】請求項１１において、前記電力供給回路
    の消費電力は、前記シフトレジスタ回路路の消費電力以
    下であることを特徴とする液晶電気光学装置の周辺駆動
    回路。
16. 【請求項１６】レジスタを複数段接続して構成されたシ
    フトレジスタ回路と、 前記レジスタに電力を供給する電力供給回路と、 を有する液晶電気光学装置の周辺駆動回路において、 第Ｎ段目〔Ｎは自然数〕のレジスタに信号が入力された
    場合に、前記電力供給回路は、第（Ｎ−ｘ）段〔ｘ≧
    ２〕以前のレジスタと、第（Ｎ＋ｙ）段〔ｙ≧２〕以降
    のレジスタへの電力供給を停止することを特徴とする液
    晶電気光学装置の周辺駆動回路。
17. 【請求項１７】請求項１６において、前記シフトレジス
    タ回路は、Ｐチャネル型薄膜トランジスタと抵抗により
    構成されることを特徴とする液晶電気光学装置の周辺駆
    動回路。
18. 【請求項１８】請求項１６において、前記電力供給回路
    は、前記シフトレジスタ回路の出力に従って、前記レジ
    スタへの電力供給を制御することを特徴とする液晶電気
    光学装置の周辺駆動回路。
19. 【請求項１９】請求項１６において、前記電力供給回路
    は、Ｐチャネル型薄膜トランジスタと、抵抗と、コンデ
    ンサーとにより構成されることを特徴とする液晶電気光
    学装置の周辺駆動回路。
20. 【請求項２０】請求項１６において、前記電力供給回路
    の消費電力は、前記シフトレジスタ回路の消費電力以下
    であることを特徴とする液晶電気光学装置の周辺駆動回
    路。
21. 【請求項２１】レジスタが複数段接続されて構成された
    ブロックと、 該ブロックを複数段接続されて構成されたシフトレジス
    タ回路と、 前記ブロック毎に接続され、前記レジスタに電力を供給
    する電力供給回路と、 を有する液晶電気光学装置の周辺駆動回路において、 前記ブロックの１つを構成するレジスタに信号が入力さ
    れた場合に、前記電源供給回路は、当該ブロック以外へ
    の電力供給を停止することを特徴とする液晶電気光学装
    置の周辺駆動回路。
22. 【請求項２２】請求項２１において、前記シフトレジス
    タ回路は、Ｐチャネル型薄膜トランジスタと抵抗とによ
    り構成されることを特徴とする液晶電気光学装置の周辺
    駆動回路。
23. 【請求項２３】請求項２１において、前記電力供給回路
    の消費電力は、前記シフトレジスタ回路の消費電力以下
    であることを特徴とする液晶電気光学装置の周辺駆動回
    路。
24. 【請求項２４】画素部の画素を特定する液晶電気光学装
    置の周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給駆動回路を有
    し、 前記電力供給回路は、前記画素を特定している周辺駆動
    回路以外の少なくとも一部分への電力供給を停止するこ
    とを特徴とする液晶電気光学装置の周辺駆動回路。
25. 【請求項２５】請求項２４において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
26. 【請求項２６】請求項２４において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
27. 【請求項２７】画素部の画素を特定する液晶電気光学装
    置の周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給駆動回路を有
    し、 該電力供給回路は、前記画素を特定している周辺駆動回
    路以外の少なくとも一部分への供給電圧を下げることを
    特徴とする液晶電気光学装置の周辺駆動回路。
28. 【請求項２８】請求項２７において、周辺駆動回路は、
    一導電型の薄膜トランジスタと抵抗で構成されたシフト
    レジスタを有することを特徴とする液晶電気光学装置の
    周辺駆動回路。
29. 【請求項２９】請求項２７において、前記電力供給回路
    は、一導電型の薄膜トランジスタと抵抗とコンデンサに
    より構成されることを特徴とする液晶電気光学装置の周
    辺駆動回路。
30. 【請求項３０】液晶光学装置の画素部を駆動する周辺駆
    動回路において、 走査線駆動回路又は信号線駆動回路の少なくとも何れか
    １つと、 前記周辺駆動回路に電力を供給する電力供給駆動回路と
    を有し、 前記走査線駆動回路が電圧を前記画素部の第Ｎ番目〔Ｎ
    は自然数〕の画素に印加する場合に、又は、前記信号線
    駆動回路により、ビデオ信号をサンプリングして前記画
    素部の第Ｎ番目の画素に出力する場合に、 前記電力供給回路は、前記周辺駆動回路に対して、第
    （Ｎ＋１）番目以降の画素に対応する部分と、第（Ｎ−
    ２）番目以前の画素に対応する部分へ供給する電力を低
    下することを特徴とする液晶電気光学装置の周辺駆動回
    路。
31. 【請求項３１】請求項３０において、周辺駆動回路は、
    一導電型の薄膜トランジスタと抵抗で構成されたシフト
    レジスタを有することを特徴とする液晶電気光学装置の
    周辺駆動回路。
32. 【請求項３２】請求項３０において、前記電力供給回路
    は、一導電型の薄膜トランジスタと抵抗とコンデンサに
    より構成されることを特徴とする液晶電気光学装置の周
    辺駆動回路。
33. 【請求項３３】液晶光学装置の画素部を駆動する周辺駆
    動回路において、 前記周辺駆動回路に電力を供給する電力供給駆動回路を
    有し、 前記画素部の第Ｎ番目〔Ｎは自然数〕の画素に電圧が印
    加される場合に、又は、前記画素部の第Ｎ番目の画素に
    サンプリングされたビデオ信号が書き込まれる場合に、 前記電力供給回路は、前記周辺駆動回路に対して、の第
    （Ｎ＋ｘ）番目［ｘ≧１］の画素に対応する部分と、第
    （Ｎ−ｙ）番目［ｙ≧２］の画素に対応する部分へ供給
    する電力を低下することを特徴とする液晶電気光学装置
    の周辺駆動回路。
34. 【請求項３４】請求項３３において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されることを特徴とする液晶電気光学装置の周辺駆動回
    路。
35. 【請求項３５】請求項３３において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
36. 【請求項３６】複数の画素がマトリクス上に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給回路を有し、 前記ブロック中に、電圧を印加する、又はサンプリング
    されたビオ信号を書き込まれる画素が存在しない場合
    に、あるいはサンプリングされたビデオ信号が書き込ま
    れる画素が存在しない場合に、 前記電力供給回路は、前記周辺駆動回路のうち、前記ブ
    ロック中の画素に対応する少なくとも一部に対して電力
    供給が停止されることを特徴とする液晶電気光学装置の
    周辺駆動回路。
37. 【請求項３７】請求項３６において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されるカウンタとデコーダとを有することを特徴とする
    液晶電気光学装置の周辺駆動回路。
38. 【請求項３８】請求項３６において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
39. 【請求項３９】複数の画素がマトリクス状に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給回路を有し、 第Ｎ番目〔Ｎは自然数〕のブロック中に、電圧が印加さ
    れる画素が存在する場合に、又はサンプリングされたビ
    デオ信号が書き込まれる画素が存在する場合に、 前記電力供給回路は、第（Ｎ＋１）番目以降のブロック
    及び（Ｎ−１）番目以前の前記ブロックの、少なくとも
    一つのブロックに含まれる画素に対応する周辺駆動回路
    への電力供給を停止することを特徴とする液晶電気光学
    装置の周辺駆動回路。
40. 【請求項４０】請求項３９において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されたカウンタとデコーダとを有することを特徴とする
    液晶電気光学装置の周辺駆動回路。
41. 【請求項４１】請求項３９において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
42. 【請求項４２】複数の画素がマトリクス状に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給回路を有し、 第Ｎ番目〔Ｎは自然数〕のブロック中に、前記周辺駆動
    回路により、電圧が印加される画素が存在する場合に、
    又は前記周辺駆動回路により、サンプリングされたビデ
    オ信号が書き込まれる画素が存在する場合に、 前記電力供給回路は、第（Ｎ＋ｘ）番目［ｘ≧１］以降
    のブロックと第（Ｎ−ｙ）番目［ｙ≧１］以前のブロッ
    クの少なくとも一つのブロックに含まれる画素に対応す
    る周辺駆動回路への電力供給を停止することを特徴とす
    る液晶電気光学装置の周辺駆動回路。
43. 【請求項４３】請求項４２において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されたカウンタとデコーダとを有することを特徴とする
    液晶電気光学装置の周辺駆動回路。
44. 【請求項４４】請求項４２において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
45. 【請求項４５】複数の画素がマトリクス上に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給回路を有し、 前記ブロック中に、電圧を印加する、或いはサンプリン
    グされたビデオ信号が書き込まれる画素が存在しない場
    合に、あるいはサンプリングされたビデオ信号が書き込
    まれる画素が存在しない場合に、 前記電力供給回路は、前記周辺駆動回路のうち、前記ブ
    ロック中の画素に対応する少なくとも一部に対して供給
    する電力を下げることを特徴とする液晶電気光学装置の
    周辺駆動回路。
46. 【請求項４６】請求項４５において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されるカウンタとデコーダを有することを特徴とする液
    晶電気光学装置の周辺駆動回路。
47. 【請求項４７】請求項４５において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
48. 【請求項４８】複数の画素がマトリクス状に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 該周辺駆動回路に電力を供給する電力供給回路を有し、 第Ｎ番目〔Ｎは自然数〕のブロック中に、前記周辺駆動
    回路により、電圧が印加される画素が存在する場合に、
    或いは前記周辺駆動回路により、サンプリングされたビ
    デオ信号が書き込まれる画素が存在する場合に、 前記電力供給回路は、第（Ｎ＋１）番目以降のブロック
    及び（Ｎ−１）番目以前の前記ブロックの、少なくとも
    一つのブロックに含まれる画素に対応する周辺駆動回路
    への供給電力を下げることを特徴とする液晶電気光学装
    置の周辺駆動回路。
49. 【請求項４９】請求項４８において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されたカウンタとデコーダとを有することを特徴とする
    液晶電気光学装置の周辺駆動回路。
50. 【請求項５０】請求項４８において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。
51. 【請求項５１】複数の画素がマトリクス状に配置され、
    前記画素を少なくとも１つ含むように複数のブロックに
    分割された画素部を駆動するための液晶電気光学装置の
    周辺駆動回路において、 前記周辺駆動回路に電力を供給する電力供給回路を有
    し、 第Ｎ番目〔Ｎは自然数〕のブロック中に、前記周辺駆動
    回路により、電圧が印加される画素が存在する場合に、
    又は前記周辺駆動回路により、サンプリングされたビデ
    オ信号が書き込まれる画素が存在する場合に、 前記電力供給回路は、第（Ｎ＋ｘ）番目［ｘ≧１］以降
    のブロックと第（Ｎ−ｙ）番目［ｙ≧１］以前のブロッ
    クの少なくとも一つのブロックに含まれる画素に対応す
    る周辺駆動回路への供給電力ををさげること、 を特徴とする液晶電気光学装置の周辺駆動回路。
52. 【請求項５２】請求項５１において、前記周辺駆動回路
    は、一導電型の薄膜トランジスタと、抵抗とにより構成
    されたカウンタとデコーダとを有することを特徴とする
    液晶電気光学装置の周辺駆動回路。
53. 【請求項５３】請求項５１において、前記電力供給回路
    は、一導電型の薄膜トランジスタと、抵抗と、コンデン
    サとにより構成されることを特徴とする液晶電気光学装
    置の周辺駆動回路。