JPH11296140A - プラズマディスプレイパネルの駆動装置及び駆動方法 - Google Patents
プラズマディスプレイパネルの駆動装置及び駆動方法Info
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- JPH11296140A JPH11296140A JP10104736A JP10473698A JPH11296140A JP H11296140 A JPH11296140 A JP H11296140A JP 10104736 A JP10104736 A JP 10104736A JP 10473698 A JP10473698 A JP 10473698A JP H11296140 A JPH11296140 A JP H11296140A
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Abstract
(57)【要約】
【課題】 書き込み期間中に誤走査パルスが発生するこ
とを防止し、誤放電のない正常な表示画像を得る技術を
提供する。 【解決手段】 プライミングパルス８１を発生させるこ
とによりノイズが生じ、クロック信号ＣＬＫ、走査信号
ＳＩmにおいてそれぞれ誤動作パルス１１，１２が発生
したとしても、消去期間においてはクリア信号ＣＬＲが
Ｈｉにあるので、シフトレジスタの内容はクリアされた
ままである。従って、書き込み期間においてシフトレジ
スタが走査信号ＳＩmをシフトさせても、誤動作パルス
１２に基づくパルスは発生せず、誤走査パルスも発生し
ない。
とを防止し、誤放電のない正常な表示画像を得る技術を
提供する。 【解決手段】 プライミングパルス８１を発生させるこ
とによりノイズが生じ、クロック信号ＣＬＫ、走査信号
ＳＩmにおいてそれぞれ誤動作パルス１１，１２が発生
したとしても、消去期間においてはクリア信号ＣＬＲが
Ｈｉにあるので、シフトレジスタの内容はクリアされた
ままである。従って、書き込み期間においてシフトレジ
スタが走査信号ＳＩmをシフトさせても、誤動作パルス
１２に基づくパルスは発生せず、誤走査パルスも発生し
ない。
Description
【０００１】
【発明の属する技術分野】この発明は、プラズマディス
プレイパネルを駆動する技術に関し、特に走査パルスに
関するノイズを排除して誤放電のない安定した表示画像
を得る技術に関する。
プレイパネルを駆動する技術に関し、特に走査パルスに
関するノイズを排除して誤放電のない安定した表示画像
を得る技術に関する。
【０００２】
【従来の技術】図８は、プラズマディスプレイパネル及
びその駆動装置の構成を示す概要図である。６４０列×
４８０行の画素を有するディスプレイパネル７１は、図
示されない互いに対向する第１及び第２のガラス基板を
備えており、第１のガラス基板上には走査電極Ｙ1〜Ｙ
480及び４８０本に分岐した維持電極Ｘが互いに平行に
配置される。また第２のガラス基板上には維持電極Ｘと
走査電極Ｙ1〜Ｙ480とに対して離隔されて（換言すれば
「ねじれ」の位置にあって）直交するアドレス電極Ａ1
〜Ａ640が配置されている。図８においては簡単の為に
維持電極Ｘ及び走査電極Ｙ1〜Ｙ480と、アドレス電極Ａ
1〜Ａ640とは単純に交差して描かれている。そして任意
の走査電極Ｙi（ｉ＝１〜４８０）とアドレス電極Ａ
j（ｊ＝１〜６４０）との交差部に画素に対応する放電
セルを有している。
びその駆動装置の構成を示す概要図である。６４０列×
４８０行の画素を有するディスプレイパネル７１は、図
示されない互いに対向する第１及び第２のガラス基板を
備えており、第１のガラス基板上には走査電極Ｙ1〜Ｙ
480及び４８０本に分岐した維持電極Ｘが互いに平行に
配置される。また第２のガラス基板上には維持電極Ｘと
走査電極Ｙ1〜Ｙ480とに対して離隔されて（換言すれば
「ねじれ」の位置にあって）直交するアドレス電極Ａ1
〜Ａ640が配置されている。図８においては簡単の為に
維持電極Ｘ及び走査電極Ｙ1〜Ｙ480と、アドレス電極Ａ
1〜Ａ640とは単純に交差して描かれている。そして任意
の走査電極Ｙi（ｉ＝１〜４８０）とアドレス電極Ａ
j（ｊ＝１〜６４０）との交差部に画素に対応する放電
セルを有している。
【０００３】放電セルの一つ一つについて、点灯あるい
は消灯の選択を行わせ得るように、走査電極Ｙ1〜Ｙ480
間、アドレス電極Ａ1〜Ａ640間は、それぞれ独立に駆動
される。維持電極Ｘは走査電極Ｙ1〜Ｙ480の各々と対と
なるように分岐している。
は消灯の選択を行わせ得るように、走査電極Ｙ1〜Ｙ480
間、アドレス電極Ａ1〜Ａ640間は、それぞれ独立に駆動
される。維持電極Ｘは走査電極Ｙ1〜Ｙ480の各々と対と
なるように分岐している。
【０００４】これらに印加される各電圧は電源回路７２
にて生成され、走査電極Ｙi用の維持ドライバ７３及び
走査ドライバ７４、維持電極Ｘ用の維持ドライバ７５、
アドレス電極Ａj用のアドレスドライバ７６、制御回路
７７に供給されている。
にて生成され、走査電極Ｙi用の維持ドライバ７３及び
走査ドライバ７４、維持電極Ｘ用の維持ドライバ７５、
アドレス電極Ａj用のアドレスドライバ７６、制御回路
７７に供給されている。
【０００５】制御回路７７はクロックＣＬＫ、画像デー
タＶＤ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹ
ＮＣに基づいて、入力データＤＡＴＡ、制御信号ＣＮＴ
０〜ＣＮＴ３を生成する。制御回路７７は、アドレスド
ライバ７６、維持ドライバ７５、維持ドライバ７３に対
してそれぞれ制御信号群ＣＮＴ１，ＣＮＴ２，ＣＮＴ３
を供給し、これらのドライバの動作を制御する。アドレ
スドライバ７６には点灯あるいは消灯の選択を示す入力
信号ＤＡＴＡも与えられる。またクロック信号ＣＬ、走
査信号ＳＩ0及び制御信号ＣＮＴ０を供給して走査ドラ
イバ７４の動作を制御する。
タＶＤ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹ
ＮＣに基づいて、入力データＤＡＴＡ、制御信号ＣＮＴ
０〜ＣＮＴ３を生成する。制御回路７７は、アドレスド
ライバ７６、維持ドライバ７５、維持ドライバ７３に対
してそれぞれ制御信号群ＣＮＴ１，ＣＮＴ２，ＣＮＴ３
を供給し、これらのドライバの動作を制御する。アドレ
スドライバ７６には点灯あるいは消灯の選択を示す入力
信号ＤＡＴＡも与えられる。またクロック信号ＣＬ、走
査信号ＳＩ0及び制御信号ＣＮＴ０を供給して走査ドラ
イバ７４の動作を制御する。
【０００６】図９は走査ドライバ７４の構成を例示する
ブロック図であり、走査ドライバ７４は走査信号発生回
路２1〜２8を備えている。図１０は走査信号発生回路２
1の構成を示すブロック図である。走査信号発生回路２2
〜２8の構成も走査信号発生回路２1と同様である。
ブロック図であり、走査ドライバ７４は走査信号発生回
路２1〜２8を備えている。図１０は走査信号発生回路２
1の構成を示すブロック図である。走査信号発生回路２2
〜２8の構成も走査信号発生回路２1と同様である。
【０００７】走査信号発生回路２k（ｋ＝１〜８）は、
その各々がシフト入力端ＳＩ及びシフト出力端ＳＯを備
えており、シフト入力端ＳＩ及びシフト出力端ＳＯに関
して直列に接続されて走査ドライバ７４を構成してい
る。
その各々がシフト入力端ＳＩ及びシフト出力端ＳＯを備
えており、シフト入力端ＳＩ及びシフト出力端ＳＯに関
して直列に接続されて走査ドライバ７４を構成してい
る。
【０００８】走査信号発生回路２kはそのクロック入力
端ＣＬにおいてクロック信号ＣＬＫを共通して受け、こ
れに同期して動作する。走査信号発生回路２1のシフト
入力端ＳＩにはパルス状の走査信号ＳＩ0が与えられ、
シフトレジスタ９４によって順次シフトされてパルス状
の走査信号ＳＩ1，ＳＩ2，…，ＳＩ64が生成される。走
査信号ＳＩ64は走査信号発生回路２1のシフト出力端Ｓ
Ｏから走査信号発生回路２2のシフト入力端ＳＩに与え
られ、走査信号発生回路２2のシフトレジスタ９４によ
ってシフトされてパルス状の走査信号ＳＩ65，…，ＳＩ
128が生成される。このように走査信号発生回路２kはそ
のシフト入力端ＳＩにおいて走査信号ＳＩ64(k-1)を受
ける。
端ＣＬにおいてクロック信号ＣＬＫを共通して受け、こ
れに同期して動作する。走査信号発生回路２1のシフト
入力端ＳＩにはパルス状の走査信号ＳＩ0が与えられ、
シフトレジスタ９４によって順次シフトされてパルス状
の走査信号ＳＩ1，ＳＩ2，…，ＳＩ64が生成される。走
査信号ＳＩ64は走査信号発生回路２1のシフト出力端Ｓ
Ｏから走査信号発生回路２2のシフト入力端ＳＩに与え
られ、走査信号発生回路２2のシフトレジスタ９４によ
ってシフトされてパルス状の走査信号ＳＩ65，…，ＳＩ
128が生成される。このように走査信号発生回路２kはそ
のシフト入力端ＳＩにおいて走査信号ＳＩ64(k-1)を受
ける。
【０００９】走査信号発生回路２1において走査信号Ｓ
Ｉ1，ＳＩ2，…，ＳＩ64はラッチ回路９５によってラッ
チされ、これに基づいて、書き込み期間において走査電
極Ｙ1〜Ｙ64に与えられるパルス（後述する走査パルス
８２）が、レベルシフタ９６及び高耐圧出力回路９７に
よって生成され、出力端ＯＵＴから出力される。他の走
査信号発生回路２s（ｓ＝２〜７）についても同様に走
査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信号
発生回路２8は、走査電極Ｙ449〜Ｙ480までを担当する
ので厳密には他の走査信号発生回路２1〜２7の半分のビ
ット数だけ処理できる構成で足りるが、同じ構成を採用
できることは当然である。
Ｉ1，ＳＩ2，…，ＳＩ64はラッチ回路９５によってラッ
チされ、これに基づいて、書き込み期間において走査電
極Ｙ1〜Ｙ64に与えられるパルス（後述する走査パルス
８２）が、レベルシフタ９６及び高耐圧出力回路９７に
よって生成され、出力端ＯＵＴから出力される。他の走
査信号発生回路２s（ｓ＝２〜７）についても同様に走
査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信号
発生回路２8は、走査電極Ｙ449〜Ｙ480までを担当する
ので厳密には他の走査信号発生回路２1〜２7の半分のビ
ット数だけ処理できる構成で足りるが、同じ構成を採用
できることは当然である。
【００１０】図１１はプラズマディスプレイパネル７１
の駆動方法を示す印加電圧波形のグラフである。一般に
消去期間、書き込み期間、維持放電期間がこの順に設定
される。
の駆動方法を示す印加電圧波形のグラフである。一般に
消去期間、書き込み期間、維持放電期間がこの順に設定
される。
【００１１】まず消去期間において維持電極Ｘと走査電
極Ｙiとの間でプライミングパルス８１が印加される。
プライミングパルス８１の立ち上がりによって維持電極
Ｘおよび走査電極Ｙiの両電極間に電圧ＶPが生じて放電
が発生する。そしてプライミングパルス８１の立ち下が
りで自己消去放電が発生し、全ての放電セルが消去状態
となる。
極Ｙiとの間でプライミングパルス８１が印加される。
プライミングパルス８１の立ち上がりによって維持電極
Ｘおよび走査電極Ｙiの両電極間に電圧ＶPが生じて放電
が発生する。そしてプライミングパルス８１の立ち下が
りで自己消去放電が発生し、全ての放電セルが消去状態
となる。
【００１２】書き込み期間では、クロック信号ＣＬＫが
複数のクロックパルス８５を呈し、また走査信号ＳＩ0
もパルス状に走査信号発生回路２１のシフト入力端ＳＩ
に与えられる。走査信号ＳＩ1，ＳＩ2，…ＳＩ128が走
査信号ＳＩ0を順次シフトして得られたものであるの
で、走査電極Ｙ1〜Ｙ480には順次に走査パルス８２が発
生する。例えばパルス８６で示される走査信号ＳＩ
m（１≦ｍ≦４８０）の発生にしたがって、走査電極Ｙm
には走査パルス８２が発生する。
複数のクロックパルス８５を呈し、また走査信号ＳＩ0
もパルス状に走査信号発生回路２１のシフト入力端ＳＩ
に与えられる。走査信号ＳＩ1，ＳＩ2，…ＳＩ128が走
査信号ＳＩ0を順次シフトして得られたものであるの
で、走査電極Ｙ1〜Ｙ480には順次に走査パルス８２が発
生する。例えばパルス８６で示される走査信号ＳＩ
m（１≦ｍ≦４８０）の発生にしたがって、走査電極Ｙm
には走査パルス８２が発生する。
【００１３】書き込み期間では走査電極Ｙ1〜Ｙ480には
通常−Ｖyの電位が印加されており、更に低い電位−Ｖ
SPがパルス状に発生して走査パルス８２が生じる。電位
−Ｖyは電源回路７２から高電圧出力回路９７へと供給
されるので走査信号発生回路２１〜２８によってこのよ
うな波形を走査電極Ｙ1〜Ｙ480に与えることができる。
通常−Ｖyの電位が印加されており、更に低い電位−Ｖ
SPがパルス状に発生して走査パルス８２が生じる。電位
−Ｖyは電源回路７２から高電圧出力回路９７へと供給
されるので走査信号発生回路２１〜２８によってこのよ
うな波形を走査電極Ｙ1〜Ｙ480に与えることができる。
【００１４】一方、書き込み期間では入力データＤＡＴ
Ａに基づいてアドレス電極Ａ1〜Ａ640にアドレスパルス
８４を印加する。かかる制御は制御信号ＣＮＴ１によっ
て行わせることができる。点灯しない放電セルに関する
アドレス電極Ａjでは電位は０のままであるが、点灯す
る放電セルに関するアドレス電極Ａjには電位Ｖaが印加
される。そして走査パルス８２とアドレスパルス８４と
の組み合わせによって、アドレス電極Ａ1〜Ａ640と走査
電極Ｙ1〜Ｙ480との間で、電位差（Ｖa＋ＶSP）に基づ
く書き込み放電が発生する。
Ａに基づいてアドレス電極Ａ1〜Ａ640にアドレスパルス
８４を印加する。かかる制御は制御信号ＣＮＴ１によっ
て行わせることができる。点灯しない放電セルに関する
アドレス電極Ａjでは電位は０のままであるが、点灯す
る放電セルに関するアドレス電極Ａjには電位Ｖaが印加
される。そして走査パルス８２とアドレスパルス８４と
の組み合わせによって、アドレス電極Ａ1〜Ａ640と走査
電極Ｙ1〜Ｙ480との間で、電位差（Ｖa＋ＶSP）に基づ
く書き込み放電が発生する。
【００１５】その後、維持放電期間において、維持電極
Ｘと走査電極Ｙiとの間において、電位Ｖsの維持パルス
８３を交互に印加して放電を維持させる。
Ｘと走査電極Ｙiとの間において、電位Ｖsの維持パルス
８３を交互に印加して放電を維持させる。
【００１６】図１２は、クロック信号ＣＬＫのクロック
パルス８５及び走査信号ＳＩmのパルス８６と、走査電
極Ｙmに与えられる走査パルス８２との関係を示すタイ
ミングチャートである。走査信号ＳＩmのパルス８６が
レベルＨｉにある状態でクロックパルス８５が立ち上が
ることにより、走査パルス８２が出力される。
パルス８５及び走査信号ＳＩmのパルス８６と、走査電
極Ｙmに与えられる走査パルス８２との関係を示すタイ
ミングチャートである。走査信号ＳＩmのパルス８６が
レベルＨｉにある状態でクロックパルス８５が立ち上が
ることにより、走査パルス８２が出力される。
【００１７】
【発明が解決しようとする課題】以上のようにして走査
パルス８２を発生させるべく、クロック信号ＣＬＫは書
き込み期間においてのみクロックパルス８５を呈し、ま
た走査信号ＳＩ0も書き込み期間の当初に一回のみ与え
られて、これが順次シフトされて走査信号ＳＩ1，Ｓ
Ｉ2，…，ＳＩ480を得ていた。
パルス８２を発生させるべく、クロック信号ＣＬＫは書
き込み期間においてのみクロックパルス８５を呈し、ま
た走査信号ＳＩ0も書き込み期間の当初に一回のみ与え
られて、これが順次シフトされて走査信号ＳＩ1，Ｓ
Ｉ2，…，ＳＩ480を得ていた。
【００１８】しかし、維持ドライバ７３，７５はそれぞ
れ走査電極Ｙiや維持電極Ｘにかなりの電流を流す高圧
回路であり、走査ドライバ７４自身も高耐圧出力回路９
７で駆動されている。この故に、本来クロック信号ＣＬ
Ｋや走査信号ＳＩmが供給されない消去期間や維持放電
期間において、これら高圧で駆動される部分からのノイ
ズの影響で、あたかもクロック信号ＣＬＫおよび走査信
号ＳＩmが存在するようなレベルのパルスが発生する場
合がある。
れ走査電極Ｙiや維持電極Ｘにかなりの電流を流す高圧
回路であり、走査ドライバ７４自身も高耐圧出力回路９
７で駆動されている。この故に、本来クロック信号ＣＬ
Ｋや走査信号ＳＩmが供給されない消去期間や維持放電
期間において、これら高圧で駆動される部分からのノイ
ズの影響で、あたかもクロック信号ＣＬＫおよび走査信
号ＳＩmが存在するようなレベルのパルスが発生する場
合がある。
【００１９】図１３は、プライミングパルス８１を発生
させた時のノイズの影響で、クロック信号ＣＬＫ及び走
査信号ＳＩmにおいてそれぞれ誤動作パルス１１，１２
が発生した場合を示している。この場合、誤動作パルス
１２がＨｉの時に誤動作パルス１１が立ち上がれば、シ
フトレジスタ９４において走査信号ＳＩmがパルスを有
しているとして格納される。
させた時のノイズの影響で、クロック信号ＣＬＫ及び走
査信号ＳＩmにおいてそれぞれ誤動作パルス１１，１２
が発生した場合を示している。この場合、誤動作パルス
１２がＨｉの時に誤動作パルス１１が立ち上がれば、シ
フトレジスタ９４において走査信号ＳＩmがパルスを有
しているとして格納される。
【００２０】この後、書き込み期間に移行すれば、正常
動作において走査信号ＳＩm-1におけるパルス８６がシ
フトして走査信号ＳＩmにパルス８６が得られる他、消
去期間において発生していた誤動作パルス１２に基づく
パルス８７も走査信号ＳＩmに生じる。この結果、走査
電極Ｙmには正常な走査パルス８２の他、誤走査パルス
１１１も発生してしまう。パルス８７もパルス８６と同
様にしてシフトされるので、かかる誤走査パルス１１１
は走査電極Ｙm+1以降にも発生してしまうことになる。
このような誤走査パルス１１１の存在により誤放電が生
じ、正常な映像を提供できない問題が発生していた。
動作において走査信号ＳＩm-1におけるパルス８６がシ
フトして走査信号ＳＩmにパルス８６が得られる他、消
去期間において発生していた誤動作パルス１２に基づく
パルス８７も走査信号ＳＩmに生じる。この結果、走査
電極Ｙmには正常な走査パルス８２の他、誤走査パルス
１１１も発生してしまう。パルス８７もパルス８６と同
様にしてシフトされるので、かかる誤走査パルス１１１
は走査電極Ｙm+1以降にも発生してしまうことになる。
このような誤走査パルス１１１の存在により誤放電が生
じ、正常な映像を提供できない問題が発生していた。
【００２１】この発明は上記のような問題点を解消する
ためになされたもので、書き込み期間中に誤走査パルス
が発生することを防止し、誤放電のない正常な表示画像
を得る技術を提供することを目的とする。
ためになされたもので、書き込み期間中に誤走査パルス
が発生することを防止し、誤放電のない正常な表示画像
を得る技術を提供することを目的とする。
【００２２】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、複数の走査電極を備えたプラズマディ
スプレイパネルに対し、書き込み期間において前記複数
の走査電極に走査パルスを順次に発生させるプラズマデ
ィスプレイパネルの駆動装置であって、第１のクリア信
号及びパルス状の第１のシフト入力を受け、前記第１の
クリア信号が非活性の場合には前記第１のシフト入力を
シフトさせて順次第１乃至第Ｎ（Ｎ＞１）の走査信号を
出力し、前記第１のクリア信号が活性の場合にはシフト
されるべき内容がクリアされる第１のシフトレジスタ
と、前記第１乃至第Ｎの走査信号に基づいて、第１乃至
第Ｎの前記複数の走査電極に与えられる前記走査パルス
を生成する出力部とを備える。
にかかるものは、複数の走査電極を備えたプラズマディ
スプレイパネルに対し、書き込み期間において前記複数
の走査電極に走査パルスを順次に発生させるプラズマデ
ィスプレイパネルの駆動装置であって、第１のクリア信
号及びパルス状の第１のシフト入力を受け、前記第１の
クリア信号が非活性の場合には前記第１のシフト入力を
シフトさせて順次第１乃至第Ｎ（Ｎ＞１）の走査信号を
出力し、前記第１のクリア信号が活性の場合にはシフト
されるべき内容がクリアされる第１のシフトレジスタ
と、前記第１乃至第Ｎの走査信号に基づいて、第１乃至
第Ｎの前記複数の走査電極に与えられる前記走査パルス
を生成する出力部とを備える。
【００２３】この発明のうち請求項２にかかるものは、
請求項１記載のプラズマディスプレイパネルの駆動装置
であって、前記第１乃至第Ｎの走査信号が生成される期
間において活性である第２のクリア信号と、第２のシフ
ト入力として前記第Ｎの走査信号とを受け、前記第２の
クリア信号が非活性の場合には前記第２のシフト入力を
シフトさせて順次第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）の走
査信号を出力し、前記第２のクリア信号が活性の場合に
はシフトされるべき内容がクリアされる第２のシフトレ
ジスタを更に備える。そして前記出力部は前記第Ｎ＋１
乃至第Ｍの走査信号に基づいて、第Ｎ＋１乃至第Ｍの前
記複数の走査電極に与えられる前記走査パルスをも生成
する。
請求項１記載のプラズマディスプレイパネルの駆動装置
であって、前記第１乃至第Ｎの走査信号が生成される期
間において活性である第２のクリア信号と、第２のシフ
ト入力として前記第Ｎの走査信号とを受け、前記第２の
クリア信号が非活性の場合には前記第２のシフト入力を
シフトさせて順次第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）の走
査信号を出力し、前記第２のクリア信号が活性の場合に
はシフトされるべき内容がクリアされる第２のシフトレ
ジスタを更に備える。そして前記出力部は前記第Ｎ＋１
乃至第Ｍの走査信号に基づいて、第Ｎ＋１乃至第Ｍの前
記複数の走査電極に与えられる前記走査パルスをも生成
する。
【００２４】この発明のうち請求項３にかかるものは、
請求項２記載のプラズマディスプレイパネルの駆動装置
であって、前記第１のクリア信号を遅延して前記第２の
クリア信号を得る遅延回路を更に備える。
請求項２記載のプラズマディスプレイパネルの駆動装置
であって、前記第１のクリア信号を遅延して前記第２の
クリア信号を得る遅延回路を更に備える。
【００２５】この発明のうち請求項４にかかるものは、
複数の走査電極を備えるプラズマディスプレイパネルの
書き込み期間において、第１のシフトレジスタにパルス
状の第１の入力を与え、前記第１の入力をシフトさせて
第１乃至第Ｎ（Ｎ＞１）の走査信号を順次に出力する行
程と、前記第１乃至第Ｎの走査信号に基づいて、第１乃
至第Ｎの前記複数の走査電極に与えられる走査パルスを
生成する行程と、少なくとも前記書き込み期間以前に前
記第１のシフトレジスタに与えられた内容をクリアする
行程とを備えるプラズマディスプレイパネルの駆動方法
である。
複数の走査電極を備えるプラズマディスプレイパネルの
書き込み期間において、第１のシフトレジスタにパルス
状の第１の入力を与え、前記第１の入力をシフトさせて
第１乃至第Ｎ（Ｎ＞１）の走査信号を順次に出力する行
程と、前記第１乃至第Ｎの走査信号に基づいて、第１乃
至第Ｎの前記複数の走査電極に与えられる走査パルスを
生成する行程と、少なくとも前記書き込み期間以前に前
記第１のシフトレジスタに与えられた内容をクリアする
行程とを備えるプラズマディスプレイパネルの駆動方法
である。
【００２６】この発明のうち請求項５にかかるものは、
請求項４記載のプラズマディスプレイパネルの駆動方法
であって、第２のシフトレジスタに前記第Ｎの走査信号
をシフトさせて第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）の走査
信号を順次に出力する行程と、前記第Ｎ＋１乃至第Ｍの
走査信号に基づいて、第Ｎ＋１乃至第Ｍの前記複数の走
査電極に与えられる走査パルスを生成する行程と、少な
くとも前記第１乃至第Ｎの走査信号が生成される期間に
おいて、前記第２のシフトレジスタに与えられた内容を
クリアする行程とを更に備える。
請求項４記載のプラズマディスプレイパネルの駆動方法
であって、第２のシフトレジスタに前記第Ｎの走査信号
をシフトさせて第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）の走査
信号を順次に出力する行程と、前記第Ｎ＋１乃至第Ｍの
走査信号に基づいて、第Ｎ＋１乃至第Ｍの前記複数の走
査電極に与えられる走査パルスを生成する行程と、少な
くとも前記第１乃至第Ｎの走査信号が生成される期間に
おいて、前記第２のシフトレジスタに与えられた内容を
クリアする行程とを更に備える。
【００２７】
【発明の実施の形態】実施の形態１．図１は本発明にか
かるディスプレイパネルの駆動技術に供される走査ドラ
イバ７４の構成を示すブロック図である。走査ドライバ
７４は走査信号発生回路３k（ｋ＝１〜８）で構成され
ており、図９で示された従来の構成と比較すると、走査
信号発生回路２kを走査信号発生回路３kで置換した構成
となっている。
かるディスプレイパネルの駆動技術に供される走査ドラ
イバ７４の構成を示すブロック図である。走査ドライバ
７４は走査信号発生回路３k（ｋ＝１〜８）で構成され
ており、図９で示された従来の構成と比較すると、走査
信号発生回路２kを走査信号発生回路３kで置換した構成
となっている。
【００２８】図２は走査信号発生回路３1の構成を示す
ブロック図である。走査信号発生回路３1はシフト入力
端ＳＩ、シフト出力端ＳＯ、クロック入力端ＣＬ、出力
端ＯＵＴ、及びクリア入力端ＣＬＲＩを備えている。更
に、シフトレジスタ９４、ラッチ回路９５、セレクタと
して機能するレベルシフタ９６、高耐圧出力回路９７を
も備えている。
ブロック図である。走査信号発生回路３1はシフト入力
端ＳＩ、シフト出力端ＳＯ、クロック入力端ＣＬ、出力
端ＯＵＴ、及びクリア入力端ＣＬＲＩを備えている。更
に、シフトレジスタ９４、ラッチ回路９５、セレクタと
して機能するレベルシフタ９６、高耐圧出力回路９７を
も備えている。
【００２９】シフトレジスタ９４はシフト入力端ＳＩに
与えられた走査信号ＳＩ0を順次６４段階にシフトして
走査信号ＳＩ1〜ＳＩ64を生成し、これらはラッチ回路
９５へ伝達される。ラッチ回路９５においてラッチされ
た走査信号ＳＩ1〜ＳＩ64はレベルシフタ９６を介して
高耐圧出力回路９７に伝達され、高耐圧出力回路９７は
図１２で示されたタイミングで走査電極Ｙ1〜Ｙ64へと
走査パルス８２を出力する。シフト出力端ＳＯには走査
信号ＳＩ64が与えられる。
与えられた走査信号ＳＩ0を順次６４段階にシフトして
走査信号ＳＩ1〜ＳＩ64を生成し、これらはラッチ回路
９５へ伝達される。ラッチ回路９５においてラッチされ
た走査信号ＳＩ1〜ＳＩ64はレベルシフタ９６を介して
高耐圧出力回路９７に伝達され、高耐圧出力回路９７は
図１２で示されたタイミングで走査電極Ｙ1〜Ｙ64へと
走査パルス８２を出力する。シフト出力端ＳＯには走査
信号ＳＩ64が与えられる。
【００３０】制御信号ＣＮＴ０はラッチ回路９５が書き
込み期間においてのみラッチ機能を果たすように、また
レベルシフタ９６が書き込み期間においてのみ走査信号
ＳＩmに基づいて高耐圧出力回路９７に走査パルス８２
を発生させる機能を果たすように、それぞれ制御する。
書き込み期間以外、例えば維持放電期間では、レベルシ
フタ９６は他の機能が選択され、周期的な維持パルス８
３を高耐圧出力回路９７に発生させる。このように、消
去期間、書き込み期間、維持放電期間の種類に応じて、
異なるパターンの波形を走査電極Ｙiに与える技術は周
知である。
込み期間においてのみラッチ機能を果たすように、また
レベルシフタ９６が書き込み期間においてのみ走査信号
ＳＩmに基づいて高耐圧出力回路９７に走査パルス８２
を発生させる機能を果たすように、それぞれ制御する。
書き込み期間以外、例えば維持放電期間では、レベルシ
フタ９６は他の機能が選択され、周期的な維持パルス８
３を高耐圧出力回路９７に発生させる。このように、消
去期間、書き込み期間、維持放電期間の種類に応じて、
異なるパターンの波形を走査電極Ｙiに与える技術は周
知である。
【００３１】クリア入力端ＣＬＲＩには、書き込み期間
のみレベルＬｏ（非活性）を採るクリア信号ＣＬＲが与
えられる。クリア入力端ＣＬＲＩはシフトレジスタ９４
に接続されており、クリア信号ＣＬＲがレベルＨｉ（活
性）を採っている間はシフトレジスタ９４がシフトすべ
き内容はクリアされ続ける。
のみレベルＬｏ（非活性）を採るクリア信号ＣＬＲが与
えられる。クリア入力端ＣＬＲＩはシフトレジスタ９４
に接続されており、クリア信号ＣＬＲがレベルＨｉ（活
性）を採っている間はシフトレジスタ９４がシフトすべ
き内容はクリアされ続ける。
【００３２】他の走査信号発生回路３2〜３8も同様の構
成を有している。但し走査信号発生回路３t（ｔ＝２〜
８）のシフト入力端ＳＩは走査信号発生回路３(t-1)の
シフト出力端ＳＯに接続されて、走査信号ＳＩ64(t-1)
が与えられる。つまり走査信号発生回路３1〜３8はシフ
ト入力端ＳＩ及びシフト出力端ＳＯに関して直列に接続
されている。
成を有している。但し走査信号発生回路３t（ｔ＝２〜
８）のシフト入力端ＳＩは走査信号発生回路３(t-1)の
シフト出力端ＳＯに接続されて、走査信号ＳＩ64(t-1)
が与えられる。つまり走査信号発生回路３1〜３8はシフ
ト入力端ＳＩ及びシフト出力端ＳＯに関して直列に接続
されている。
【００３３】走査信号発生回路３sはそれぞれ６４本の
走査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信
号発生回路３8は、３２本の走査電極Ｙ449〜Ｙ480まで
を担当するので、厳密には他の走査信号発生回路３1〜
３7の半分のビット数だけ処理できる構成で足りるが、
同じ構成を採用できることは当然である。このようにデ
ィスプレイパネルの有する走査電極の数が、一つの走査
信号発生回路が担当できる走査電極の数よりも多い場合
には、走査信号発生回路のシフト入力端に、他の走査信
号発生回路のシフト出力端を接続することで対応でき
る。
走査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信
号発生回路３8は、３２本の走査電極Ｙ449〜Ｙ480まで
を担当するので、厳密には他の走査信号発生回路３1〜
３7の半分のビット数だけ処理できる構成で足りるが、
同じ構成を採用できることは当然である。このようにデ
ィスプレイパネルの有する走査電極の数が、一つの走査
信号発生回路が担当できる走査電極の数よりも多い場合
には、走査信号発生回路のシフト入力端に、他の走査信
号発生回路のシフト出力端を接続することで対応でき
る。
【００３４】図３は本実施の形態の動作を示すタイミン
グチャートである。プライミングパルス８１（あるいは
更にアドレス電極Ａjにもパルス８９が印加される）を
発生させることによりノイズが生じ、クロック信号ＣＬ
Ｋ、走査信号ＳＩmにおいてそれぞれ誤動作パルス１
１，１２が発生したとしても、消去期間においてはクリ
ア信号ＣＬＲがＨｉにあるので、シフトレジスタ９４の
内容はクリアされたままである。従って、書き込み期間
においてシフトレジスタ９４が走査信号ＳＩmをシフト
させても、誤動作パルス１２に基づくパルス８７は発生
しない。従って誤走査パルス１１１も発生しない。維持
放電期間に誤動作パルス１１，１２が発生したとしても
同様である。
グチャートである。プライミングパルス８１（あるいは
更にアドレス電極Ａjにもパルス８９が印加される）を
発生させることによりノイズが生じ、クロック信号ＣＬ
Ｋ、走査信号ＳＩmにおいてそれぞれ誤動作パルス１
１，１２が発生したとしても、消去期間においてはクリ
ア信号ＣＬＲがＨｉにあるので、シフトレジスタ９４の
内容はクリアされたままである。従って、書き込み期間
においてシフトレジスタ９４が走査信号ＳＩmをシフト
させても、誤動作パルス１２に基づくパルス８７は発生
しない。従って誤走査パルス１１１も発生しない。維持
放電期間に誤動作パルス１１，１２が発生したとしても
同様である。
【００３５】以上のように、本実施の形態によれば、走
査電極Ｙ1〜Ｙ480に与える走査パルス８２を生成する走
査ドライバ７４において、走査パルス８２の基礎となる
走査信号ＳＩmを生成するためのシフトレジスタ９４の
内容が、書き込み期間以外ではクリアされるので、たと
え書き込み期間以外に誤動作パルス１１，１２が発生し
ても誤走査パルス１１１を発生させることがなく、誤放
電を防止することができる。
査電極Ｙ1〜Ｙ480に与える走査パルス８２を生成する走
査ドライバ７４において、走査パルス８２の基礎となる
走査信号ＳＩmを生成するためのシフトレジスタ９４の
内容が、書き込み期間以外ではクリアされるので、たと
え書き込み期間以外に誤動作パルス１１，１２が発生し
ても誤走査パルス１１１を発生させることがなく、誤放
電を防止することができる。
【００３６】本実施の形態ではクリア信号ＣＬＲがいず
れの走査信号発生回路３kに対しても同様に与えられる
ので、シフトレジスタ９４は全ての走査信号発生回路３
kにわたって全体として一つのシフトレジスタを構成し
ていると見ることができる。
れの走査信号発生回路３kに対しても同様に与えられる
ので、シフトレジスタ９４は全ての走査信号発生回路３
kにわたって全体として一つのシフトレジスタを構成し
ていると見ることができる。
【００３７】実施の形態２．実施の形態１においては、
クリア信号ＣＬＲはいずれの走査信号発生回路３１〜３
８のシフトレジスタ９４についても共通して与えられ、
書き込み期間全体にわたってレベルＬｏを採っていた。
しかし、走査信号発生回路３kの各々についてシフトレ
ジスタ９４の内容をクリアしてもよい。
クリア信号ＣＬＲはいずれの走査信号発生回路３１〜３
８のシフトレジスタ９４についても共通して与えられ、
書き込み期間全体にわたってレベルＬｏを採っていた。
しかし、走査信号発生回路３kの各々についてシフトレ
ジスタ９４の内容をクリアしてもよい。
【００３８】走査信号発生回路３kのシフトレジスタ９
４は、自身が担当する走査電極Ｙiにおいて走査パルス
８２を与えるべき期間のみ機能すればよく、それ以外の
期間においては内容がクリアされていてもよい。つまり
走査信号発生回路３1〜３8のそれぞれに与えられるクリ
ア信号ＣＬＲ１〜ＣＬＲ８は、この順に排他的にレベル
Ｌｏを採るように設定できる。
４は、自身が担当する走査電極Ｙiにおいて走査パルス
８２を与えるべき期間のみ機能すればよく、それ以外の
期間においては内容がクリアされていてもよい。つまり
走査信号発生回路３1〜３8のそれぞれに与えられるクリ
ア信号ＣＬＲ１〜ＣＬＲ８は、この順に排他的にレベル
Ｌｏを採るように設定できる。
【００３９】図４は本実施の形態における走査ドライバ
７４の構成を示すブロック図である。図１に示された実
施の形態１の構成と異なるのは、走査信号発生回路３k
の各々のクリア入力端ＣＬＲＩに対してクリア信号ＣＬ
Ｒｋが個別に入力されている点においてのみ異なる。
７４の構成を示すブロック図である。図１に示された実
施の形態１の構成と異なるのは、走査信号発生回路３k
の各々のクリア入力端ＣＬＲＩに対してクリア信号ＣＬ
Ｒｋが個別に入力されている点においてのみ異なる。
【００４０】図５は本実施の形態の動作を示すタイミン
グチャートである。走査電極Ｙ1〜Ｙ64において走査パ
ルス８２は、書き込み期間の所定の期間（時刻ｔ１〜時
刻ｔ２）においてのみ存在する。従って、この期間にお
いてのみクリア信号ＣＬＲ１をレベルＬｏにしても、走
査信号発生回路３1が走査電極Ｙ1〜Ｙ64において走査パ
ルス８２を発生させるのに不都合はない。同様にして、
走査電極Ｙ65〜Ｙ128において走査パルス８２が存在す
る期間（時刻ｔ３〜時刻ｔ４）においてのみクリア信号
ＣＬＲ２をレベルＬｏに設定する。
グチャートである。走査電極Ｙ1〜Ｙ64において走査パ
ルス８２は、書き込み期間の所定の期間（時刻ｔ１〜時
刻ｔ２）においてのみ存在する。従って、この期間にお
いてのみクリア信号ＣＬＲ１をレベルＬｏにしても、走
査信号発生回路３1が走査電極Ｙ1〜Ｙ64において走査パ
ルス８２を発生させるのに不都合はない。同様にして、
走査電極Ｙ65〜Ｙ128において走査パルス８２が存在す
る期間（時刻ｔ３〜時刻ｔ４）においてのみクリア信号
ＣＬＲ２をレベルＬｏに設定する。
【００４１】このようにして、走査信号発生回路３kに
対して、それぞれ順次排他的にレベルＬｏを採るクリア
信号ＣＬＲｋを設定しても、正常動作を確保することが
できる。勿論、走査信号発生回路３8が担当する走査電
極Ｙ449〜Ｙ480は計３２本であるので、クリア信号ＣＬ
Ｒ８がレベルＬｏを採る期間を、他のクリア信号ＣＬＲ
１〜ＣＬＲ７がレベルＬｏを採る期間の半分としてもよ
い。
対して、それぞれ順次排他的にレベルＬｏを採るクリア
信号ＣＬＲｋを設定しても、正常動作を確保することが
できる。勿論、走査信号発生回路３8が担当する走査電
極Ｙ449〜Ｙ480は計３２本であるので、クリア信号ＣＬ
Ｒ８がレベルＬｏを採る期間を、他のクリア信号ＣＬＲ
１〜ＣＬＲ７がレベルＬｏを採る期間の半分としてもよ
い。
【００４２】しかも、例えば走査信号発生回路３2に対
するクリア信号ＣＬＲ２は、時刻ｔ３〜時刻ｔ４以外に
はレベルＨｉを採るので、これ以外の期間であれば消去
期間や維持放電期間でなく、例えば時刻ｔ１〜ｔ２にお
いて走査信号発生回路３1に誤動作パルス１２あるいは
これに基づくパルス８７が生じても、走査電極Ｙ65〜Ｙ
128に対して誤走査パルス１１１を発生させることはな
い。
するクリア信号ＣＬＲ２は、時刻ｔ３〜時刻ｔ４以外に
はレベルＨｉを採るので、これ以外の期間であれば消去
期間や維持放電期間でなく、例えば時刻ｔ１〜ｔ２にお
いて走査信号発生回路３1に誤動作パルス１２あるいは
これに基づくパルス８７が生じても、走査電極Ｙ65〜Ｙ
128に対して誤走査パルス１１１を発生させることはな
い。
【００４３】なお、時刻ｔ３〜ｔ４において走査信号発
生回路３2に誤動作パルス１２あるいはこれに基づくパ
ルス８７が生じても、走査信号ＳＩ65〜ＳＩ128より以
前に生成される走査信号ＳＩ1〜ＳＩ64について誤動作
パルス１２に基づくパルス８７が発生することもないの
で、走査電極Ｙ1〜Ｙ64に対して誤走査パルス１１１が
発生することはない。従って、クリア信号ＣＬＲｋがレ
ベルＬｏに立ち下がる時点は、走査電極Ｙ64(k-1)+1へ
走査パルス８２を与えるべきタイミングに整合させる必
要はあるが、クリア信号ＣＬＲｋがレベルＨｉへと立ち
上がる時点は、書き込み期間の終期、即ち走査電極Ｙ
480についての走査パルス８２の発生が終了する時刻ｔ
５まで遅らせても良い。
生回路３2に誤動作パルス１２あるいはこれに基づくパ
ルス８７が生じても、走査信号ＳＩ65〜ＳＩ128より以
前に生成される走査信号ＳＩ1〜ＳＩ64について誤動作
パルス１２に基づくパルス８７が発生することもないの
で、走査電極Ｙ1〜Ｙ64に対して誤走査パルス１１１が
発生することはない。従って、クリア信号ＣＬＲｋがレ
ベルＬｏに立ち下がる時点は、走査電極Ｙ64(k-1)+1へ
走査パルス８２を与えるべきタイミングに整合させる必
要はあるが、クリア信号ＣＬＲｋがレベルＨｉへと立ち
上がる時点は、書き込み期間の終期、即ち走査電極Ｙ
480についての走査パルス８２の発生が終了する時刻ｔ
５まで遅らせても良い。
【００４４】本実施の形態では実施の形態１とは異な
り、異なるクリア信号ＣＬＲ１〜ＣＬＲ８がそれぞれ走
査信号発生回路３1〜３8に対して与えられるので、各々
の走査信号発生回路３kがそれぞれ個別にクリア入力端
を有している必要がある。実施の形態１のように、８個
のシフトレジスタ９４が単一のクリア信号によってクリ
アされる、全体として１つのシフトレジスタを構成して
いるとは把握できず、むしろ各々がクリア信号によって
クリアされる８個のシフトレジスタに区分されていると
把握することになる。
り、異なるクリア信号ＣＬＲ１〜ＣＬＲ８がそれぞれ走
査信号発生回路３1〜３8に対して与えられるので、各々
の走査信号発生回路３kがそれぞれ個別にクリア入力端
を有している必要がある。実施の形態１のように、８個
のシフトレジスタ９４が単一のクリア信号によってクリ
アされる、全体として１つのシフトレジスタを構成して
いるとは把握できず、むしろ各々がクリア信号によって
クリアされる８個のシフトレジスタに区分されていると
把握することになる。
【００４５】実施の形態３．実施の形態２では、複数の
クリア信号ＣＬＲ１〜ＣＬＲ８を別途生成して、走査信
号発生回路３1〜３8にそれぞれ与える必要があった。し
かし、走査ドライバ７４において走査信号発生回路３k
がシフト入力端ＳＩ及びシフト出力端ＳＯに関して直列
に接続されて走査信号ＳＩmが順次シフトされて生成さ
れることと、クリア信号ＣＬＲｋが順次排他的にレベル
Ｌｏを採ることとに鑑みれば、クリア信号ＣＬＲ２〜Ｃ
ＬＲ８も順次にシフトさせて生成させることができる。
クリア信号ＣＬＲ１〜ＣＬＲ８を別途生成して、走査信
号発生回路３1〜３8にそれぞれ与える必要があった。し
かし、走査ドライバ７４において走査信号発生回路３k
がシフト入力端ＳＩ及びシフト出力端ＳＯに関して直列
に接続されて走査信号ＳＩmが順次シフトされて生成さ
れることと、クリア信号ＣＬＲｋが順次排他的にレベル
Ｌｏを採ることとに鑑みれば、クリア信号ＣＬＲ２〜Ｃ
ＬＲ８も順次にシフトさせて生成させることができる。
【００４６】図６は本実施の形態にかかる走査信号発生
回路４1の構成を示すブロック図である。走査信号発生
回路４1は実施の形態２で示された走査信号発生回路３1
に対して、クリア出力端ＣＬＲＯ及び遅延回路５１を追
加した構成を有している。他の走査信号発生回路４2〜
４8も同様の構成を有している。但し走査信号発生回路
４tのシフト入力端ＳＩは走査信号発生回路３(t-1)のシ
フト出力端ＳＯに接続されて、走査信号ＳＩ64(t-1)が
与えられる。つまり走査信号発生回路４1〜４8はシフト
入力端ＳＩ及びシフト出力端ＳＯに関して直列に接続さ
れる。
回路４1の構成を示すブロック図である。走査信号発生
回路４1は実施の形態２で示された走査信号発生回路３1
に対して、クリア出力端ＣＬＲＯ及び遅延回路５１を追
加した構成を有している。他の走査信号発生回路４2〜
４8も同様の構成を有している。但し走査信号発生回路
４tのシフト入力端ＳＩは走査信号発生回路３(t-1)のシ
フト出力端ＳＯに接続されて、走査信号ＳＩ64(t-1)が
与えられる。つまり走査信号発生回路４1〜４8はシフト
入力端ＳＩ及びシフト出力端ＳＯに関して直列に接続さ
れる。
【００４７】走査信号発生回路４sはそれぞれ６４本の
走査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信
号発生回路４8は、３２本の走査電極Ｙ449〜Ｙ480まで
を担当するので、厳密には他の走査信号発生回路４1〜
４7の半分のビット数だけ処理できる構成で足りるが、
同じ構成を採用できることは当然である。
走査電極Ｙ64(s-1)+1〜Ｙ64sを担当する。但し、走査信
号発生回路４8は、３２本の走査電極Ｙ449〜Ｙ480まで
を担当するので、厳密には他の走査信号発生回路４1〜
４7の半分のビット数だけ処理できる構成で足りるが、
同じ構成を採用できることは当然である。
【００４８】遅延回路５１は、例えば走査信号発生回路
４1では、クリア入力端ＣＬＲＩに与えられたクリア信
号ＣＬＲ１を、シフトレジスタ９４によって走査信号Ｓ
Ｉ0から走査信号ＳＩ64を得るのに必要な時間だけ遅延
させてクリア信号ＣＬＲ２を生成する。これはクリア出
力端ＣＬＲＯに与えられる。
４1では、クリア入力端ＣＬＲＩに与えられたクリア信
号ＣＬＲ１を、シフトレジスタ９４によって走査信号Ｓ
Ｉ0から走査信号ＳＩ64を得るのに必要な時間だけ遅延
させてクリア信号ＣＬＲ２を生成する。これはクリア出
力端ＣＬＲＯに与えられる。
【００４９】図７は本実施の形態にかかる走査ドライバ
７４の構成を示すブロック図である。図４に示された構
成に対して、クリア信号ＣＬＲ１が走査信号発生回路４
1のクリア入力端ＣＬＲＩに入力しており、走査信号発
生回路４tのクリア入力端ＣＬＲＩはそれぞれ走査信号
発生回路４t-1のクリア出力端ＣＬＲＯに接続されてい
る点で異なる。
７４の構成を示すブロック図である。図４に示された構
成に対して、クリア信号ＣＬＲ１が走査信号発生回路４
1のクリア入力端ＣＬＲＩに入力しており、走査信号発
生回路４tのクリア入力端ＣＬＲＩはそれぞれ走査信号
発生回路４t-1のクリア出力端ＣＬＲＯに接続されてい
る点で異なる。
【００５０】以上のように構成されていることから、ク
リア信号ＣＬＲ２〜ＣＬＲ８は、クリア信号ＣＬＲ１を
走査信号発生回路４1〜４7の遅延回路５１で順次遅延さ
せることによって容易に得ることができ、実施の形態２
と同様の効果を得る事ができる。
リア信号ＣＬＲ２〜ＣＬＲ８は、クリア信号ＣＬＲ１を
走査信号発生回路４1〜４7の遅延回路５１で順次遅延さ
せることによって容易に得ることができ、実施の形態２
と同様の効果を得る事ができる。
【００５１】以上の実施の形態の説明では、走査電極が
４８０本であって、走査信号発生回路が最大６４本の走
査電極を分担する場合を例にとって説明したが、走査電
極の数、走査信号発生回路の数はディスプレイパネルの
条件により、自由に選択できる。またクリア信号につい
ての遅延時間については、走査に必要な時間と整合を採
ってさえいれば自由に設定できる。
４８０本であって、走査信号発生回路が最大６４本の走
査電極を分担する場合を例にとって説明したが、走査電
極の数、走査信号発生回路の数はディスプレイパネルの
条件により、自由に選択できる。またクリア信号につい
ての遅延時間については、走査に必要な時間と整合を採
ってさえいれば自由に設定できる。
【００５２】
【発明の効果】この発明のうち請求項１にかかるプラズ
マディスプレイパネルの駆動装置によれば、例えば消去
期間や維持放電期間において第１のクリア信号を活性化
させることにより、これらの期間においてノイズに基づ
いて不要なパルスが発生しても、この不要なパルスに基
づいて第１のシフトレジスタから第１の走査信号として
出力されることがない。従って書き込み期間において不
要な走査パルスが発生せず、誤放電が生じず、正常な表
示画像を得ることができる。
マディスプレイパネルの駆動装置によれば、例えば消去
期間や維持放電期間において第１のクリア信号を活性化
させることにより、これらの期間においてノイズに基づ
いて不要なパルスが発生しても、この不要なパルスに基
づいて第１のシフトレジスタから第１の走査信号として
出力されることがない。従って書き込み期間において不
要な走査パルスが発生せず、誤放電が生じず、正常な表
示画像を得ることができる。
【００５３】この発明のうち請求項２にかかるディスプ
レイパネルの駆動装置によれば、第１のシフトレジスタ
において走査信号が生成されるべき期間に不要なパルス
が生じても、第２のシフトレジスタの内容がクリアされ
るので、第２のシフトレジスタにおいて走査信号が生成
されるべき期間にまで不要なパルスは影響しない。勿
論、第２のシフトレジスタにおいて走査信号が生成され
るべき期間において第２のクリア信号を非活性として
も、時間的前後関係から、ここで生じた不要なパルスは
第１のシフトレジスタにおいて走査信号が生成されるべ
き期間に誤放電を起こすことはない。
レイパネルの駆動装置によれば、第１のシフトレジスタ
において走査信号が生成されるべき期間に不要なパルス
が生じても、第２のシフトレジスタの内容がクリアされ
るので、第２のシフトレジスタにおいて走査信号が生成
されるべき期間にまで不要なパルスは影響しない。勿
論、第２のシフトレジスタにおいて走査信号が生成され
るべき期間において第２のクリア信号を非活性として
も、時間的前後関係から、ここで生じた不要なパルスは
第１のシフトレジスタにおいて走査信号が生成されるべ
き期間に誤放電を起こすことはない。
【００５４】この発明のうち請求項３にかかるディスプ
レイパネルの駆動装置によれば、第２のクリア信号を容
易に生成することができる。
レイパネルの駆動装置によれば、第２のクリア信号を容
易に生成することができる。
【００５５】この発明のうち請求項４にかかるプラズマ
ディスプレイパネルの駆動方法によれば、消去期間にお
いてノイズに基づいて不要なパルスが発生しても、この
不要なパルスに基づいて第１のシフトレジスタから第１
の走査信号として出力されることがない。従って書き込
み期間において不要な走査パルスが発生せず、誤放電が
生じず、正常な表示画像を得ることができる。
ディスプレイパネルの駆動方法によれば、消去期間にお
いてノイズに基づいて不要なパルスが発生しても、この
不要なパルスに基づいて第１のシフトレジスタから第１
の走査信号として出力されることがない。従って書き込
み期間において不要な走査パルスが発生せず、誤放電が
生じず、正常な表示画像を得ることができる。
【００５６】この発明のうち請求項５にかかるプラズマ
ディスプレイパネルの駆動方法によれば、第１のシフト
レジスタにおいて走査信号が生成されるべき期間に不要
なパルスが生じても、第２のシフトレジスタの内容がク
リアされるので、第２のシフトレジスタにおいて走査信
号が生成されるべき期間にまで不要なパルスは影響しな
い。勿論、第２のシフトレジスタにおいて走査信号が生
成されるべき期間において第２のクリア信号を非活性と
しても、時間的前後関係から、ここで生じた不要なパル
スは第１のシフトレジスタにおいて走査信号が生成され
るべき期間に誤放電を起こすことはない。
ディスプレイパネルの駆動方法によれば、第１のシフト
レジスタにおいて走査信号が生成されるべき期間に不要
なパルスが生じても、第２のシフトレジスタの内容がク
リアされるので、第２のシフトレジスタにおいて走査信
号が生成されるべき期間にまで不要なパルスは影響しな
い。勿論、第２のシフトレジスタにおいて走査信号が生
成されるべき期間において第２のクリア信号を非活性と
しても、時間的前後関係から、ここで生じた不要なパル
スは第１のシフトレジスタにおいて走査信号が生成され
るべき期間に誤放電を起こすことはない。
【図１】 本発明の実施の形態１にかかる走査ドライバ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 本発明の実施の形態１にかかる走査信号発生
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】 本発明の実施の形態１の動作を示すタイミン
グチャートである。
グチャートである。
【図４】 本発明の実施の形態２における走査ドライバ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 本発明の実施の形態２の動作を示すタイミン
グチャートである。
グチャートである。
【図６】 本発明の実施の形態３にかかる走査信号発生
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図７】 本発明の実施の形態３にかかる走査ドライバ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図８】 従来の技術の構成を示す概要図である。
【図９】 従来の走査ドライバの構成を例示するブロッ
ク図である。
ク図である。
【図１０】 従来の走査信号発生回路の構成を示すブロ
ック図である。
ック図である。
【図１１】 従来の技術の動作を示すタイミングチャー
トである。
トである。
【図１２】 従来の技術の動作を示すタイミングチャー
トである。
トである。
【図１３】 従来の技術の問題点を示すタイミングチャ
ートである。
ートである。
８２ 走査パルス、９４ シフトレジスタ、ＣＬＲ，Ｃ
ＬＲ１〜ＣＬＲ８ クリア信号、ＳＩm 走査信号、Ｙm
走査電極。
ＬＲ１〜ＣＬＲ８ クリア信号、ＳＩm 走査信号、Ｙm
走査電極。
Claims (5)
- 【請求項１】 複数の走査電極を備えたプラズマディス
プレイパネルに対し、書き込み期間において前記複数の
走査電極に走査パルスを順次に発生させる装置であっ
て、 第１のクリア信号及びパルス状の第１のシフト入力を受
け、前記第１のクリア信号が非活性の場合には前記第１
のシフト入力をシフトさせて順次第１乃至第Ｎ（Ｎ＞
１）の走査信号を出力し、前記第１のクリア信号が活性
の場合にはシフトされるべき内容がクリアされる第１の
シフトレジスタと、 前記第１乃至第Ｎの走査信号に基づいて、第１乃至第Ｎ
の前記複数の走査電極に与えられる前記走査パルスを生
成する出力部とを備えるプラズマディスプレイパネルの
駆動装置。 - 【請求項２】 前記第１乃至第Ｎの走査信号が生成され
る期間において活性である第２のクリア信号と、第２の
シフト入力として前記第Ｎの走査信号とを受け、前記第
２のクリア信号が非活性の場合には前記第２のシフト入
力をシフトさせて順次第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）
の走査信号を出力し、前記第２のクリア信号が活性の場
合にはシフトされるべき内容がクリアされる第２のシフ
トレジスタを更に備え、 前記出力部は前記第Ｎ＋１乃至第Ｍの走査信号に基づい
て、第Ｎ＋１乃至第Ｍの前記複数の走査電極に与えられ
る前記走査パルスをも生成する、請求項１記載のプラズ
マディスプレイパネルの駆動装置。 - 【請求項３】 前記第１のクリア信号を遅延して前記第
２のクリア信号を得る遅延回路を更に備える、請求項２
記載のプラズマディスプレイパネルの駆動装置。 - 【請求項４】 複数の走査電極を備えるプラズマディス
プレイパネルの書き込み期間において、第１のシフトレ
ジスタにパルス状の第１の入力を与え、前記第１の入力
をシフトさせて第１乃至第Ｎ（Ｎ＞１）の走査信号を順
次に出力する行程と、 前記第１乃至第Ｎの走査信号に基づいて、第１乃至第Ｎ
の前記複数の走査電極に与えられる走査パルスを生成す
る行程と少なくとも前記書き込み期間以前に前記第１の
シフトレジスタに与えられた内容をクリアする行程とを
備えるプラズマディスプレイパネルの駆動方法。 - 【請求項５】 第２のシフトレジスタに前記第Ｎの走査
信号をシフトさせて第Ｎ＋１乃至第Ｍ（Ｍ＞Ｎ＋１）の
走査信号を順次に出力する行程と、 前記第Ｎ＋１乃至第Ｍの走査信号に基づいて、第Ｎ＋１
乃至第Ｍの前記複数の走査電極に与えられる走査パルス
を生成する行程と、 少なくとも前記第１乃至第Ｎの走査信号が生成される期
間において、前記第２のシフトレジスタに与えられた内
容をクリアする行程とを更に備える、請求項４記載のプ
ラズマディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104736A JPH11296140A (ja) | 1998-04-15 | 1998-04-15 | プラズマディスプレイパネルの駆動装置及び駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104736A JPH11296140A (ja) | 1998-04-15 | 1998-04-15 | プラズマディスプレイパネルの駆動装置及び駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11296140A true JPH11296140A (ja) | 1999-10-29 |
Family
ID=14388792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10104736A Pending JPH11296140A (ja) | 1998-04-15 | 1998-04-15 | プラズマディスプレイパネルの駆動装置及び駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11296140A (ja) |
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-
1998
- 1998-04-15 JP JP10104736A patent/JPH11296140A/ja active Pending
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