JP2002140031A - ディスプレイ装置用駆動装置及びディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスドライバ及び走査・維持ドライバを
含むディスプレイ装置において、アドレスドライバの全
出力信号のレベルを同一タイミングで切り替える場合に
は、インパルス状の過渡電流が一時に集中することとな
り、過渡電流に起因する不要輻射の強度が増加する。 【解決手段】 アドレスドライバが出力するｍ個の駆動
電圧を２個のブロックＷ１、Ｗ２に分割し、各維持期間
に於ける第２ブロックＷ２に属する駆動電圧の出力タイ
ミングＡ２を、第１ブロックＷ１に属する駆動電圧の出
力タイミングＡ１よりも遅延時間Δｔｄだけ遅延させ
る。その際、遅延量を調整することにより、過渡電流の
発生タイミングを制御することが可能となり、不要輻射
対策も可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アドレスドライ
バ及びスキャンドライバを含む駆動装置と当該駆動装置
によって駆動されるディスプレイパネルとを備えるディ
スプレイ装置に関するものであり、特に制御信号の駆動
波形の出力タイミングの遅延を変化させることにより、
駆動波形の印加時に流れるインパルス状の過渡電流の低
減を図り、以て過渡電流のピーク値に起因する不要輻射
の強度の低減化を可能とするためのディスプレイ装置の
駆動技術に関している。

【０００２】

【従来の技術】図９は、従来のプラズマディスプレイ装
置を示すブロック図である。図９に於いて、１はプラズ
マディスプレイ装置に表示させようとする画像信号、２
は画像信号１をプラズマディスプレイパネル９に表示可
能な信号に変換するためのコントローラ、３はプラズマ
ディスプレイパネル９のセル１０の点灯・非点灯を制御
するアドレスドライバ、４はアドレスドライバ３が出力
する第１駆動電圧ＶＷをプラズマディスプレイパネル９
に供給するアドレス電極、５はアドレスドライバ３から
の信号を特定ライン上へ走査させ（セル１０への書き込
み）、また点灯・非点灯状態の維持を行うための走査・
維持ドライバ、６は走査・維持ドライバ５が出力する第
２駆動電圧ＶＸをプラズマディスプレイパネル９に供給
するＸ電極、７は走査・維持ドライバ５と共に点灯・非
点灯の状態の維持を行うための維持ドライバ、８は維持
ドライバ７が出力する第２駆動電圧ＶＹをプラズマディ
スプレイパネル９に供給するＹ電極ないしは共通電極、
９は画像信号１の表示を行うプラズマディスプレイパネ
ル（ＰＤＰ）、ＰＥはＸ電極６とＹ電極８とから成る１
対の電極対、１０は第１方向Ｄ１に延在したアドレス電
極４と第２方向Ｄ２に延在した電極対ＰＥとの立体交差
点に相当する、ＰＤＰ９上の任意のセルである。又、Ｃ
ＶＷ、ＣＶＸ、ＣＶＹはそれぞれ第１、第２及び第３制
御信号である。

【０００３】図１０は、８ｂｉｔで構成されたデジタル
の表示信号を２５６階調で表示する場合の駆動シーケン
スの１例である。１フレームは８個のサブフィールドよ
り構成され、各サブフィールドはアドレス期間（ＡＤ１
〜ＡＤ８）及び維持期間（ＳＦ１〜ＳＦ８）に分けられ
る。

【０００４】図１１は、図９のコントローラ２とアドレ
スドライバ３との構成を示すブロック図である。今、６
４×４８の解像度の画像信号を表示する場合には、（３
×６４）個（＝２×９６）のアドレス電極４を駆動する
必要があるので、アドレスドライバ３は、図１１に示す
様に、９６個の出力を有するアドレスドライバＩＣを２
個接続することにより構成される。ここで、出力１から
出力９６までの第１駆動電圧ＶＷ１が属するブロックを
第１ブロックＷ１と定義し、出力９７から出力１９２ま
での第１駆動電圧ＶＷ２が属するブロックを第２ブロッ
クＷ２と定める。

【０００５】各アドレスドライバ回路ＩＣ１、ＩＣ２
は、ＤＡＴＡ信号、ＣＬＫ信号、ＢＬＫＨ信号、ＢＬＫ
Ｌ信号等より成る第１制御信号ＣＶＷにより制御されて
第１駆動電圧ＶＷ１、ＶＷ２を生成し、ＰＤＰ９のアド
レス電極４に印加される。ここで、ＤＡＴＡ信号は、表
示を行おうとするアドレスデータである。又、ＣＬＫ信
号は各アドレスドライバ回路ＩＣ１、ＩＣ２のシフトク
ロックであり、ＢＬＫＨ信号は各アドレスドライバ回路
ＩＣ１、ＩＣ２（データＩＣ）の出力を強制的にＨレベ
ルへと切換える信号であり、ＢＬＫＬ信号はデータＩＣ
の出力を強制的にＬレベルへと切換える信号を示してい
る。

【０００６】図１２は、図１０の任意のサブフィールド
内の駆動波形の一例を示すタイミングチャートである。
アドレス期間では、アドレスドライバ３からアドレス電
極４へＶＷ１、ＶＷ２波形の様にデータが印加される。
又、走査・維持ドライバ５からのスキャンパルスがＶＸ
波形の様にＸ電極６へ印加されることにより、表示画像
データが特定のセル１０へと書込まれる。又、維持期間
においては、サブフィールド毎に決められた回数だけ維
持パルスを印加して、先のアドレス期間中に書込まれた
データ信号を維持することにより、階調表現が可能とな
る。そして、８サブフィールド分繰り返すことにより、
１フィールドの画像表示が可能となる。

【０００７】ところで、図１２のＡ点では、アドレスド
ライバ３の全てのブロックに、同一タイミングで、Ｌか
らＨへの同一論理の変化した信号が供給されている。こ
のため、図１３に示す様に、第１ブロックＷ１の過渡電
流ＩＷ１と第２ブロックＷ２の過渡電流ＩＷ２とは同一
タイミングで供給されることになる。従って、プラズマ
ディスプレイパネル９全体には、両過渡電流ＩＷ１、Ｉ
Ｗ２の重畳和に該当する過渡電流（ＩＷ１＋ＩＷ２）が
流れることになり、過渡電流（ＩＷ１＋ＩＷ２）のピー
ク値及びそれに伴い生ずる不要輻射の強度も増すことに
なる。

【０００８】この様な過渡電流及び不要輻射の強度の増
大化はアドレスドライバ３側についてのみ問題となるわ
けではなく、走査・維持ドライバ５側についても同様に
問題となるところである。この点、走査・維持ドライバ
５側においては、上記問題点を解決するための一提案が
成されている。以下では、その様な従来技術を記載す
る。

【０００９】図１４は、特開平７−２４８７４４号公報
に記載されているプラズマディスプレイ装置を示すブロ
ック図である。図１４において、１１はディジタル変換
された映像信号である。１２はフレームメモリであり、
ディジタル化された映像信号１１を１フレーム分ずつ記
録する。１３はアドレス発生回路であり、サブフレーム
別に、映像信号１１の表示データに基づいて対応する各
セルにアドレス電圧を印加するためのアドレスを発生す
る。１４はディジタル変換された同期信号であり、映像
信号１１から分離されたものである。１５は維持パルス
発生回路であり、同期信号１４を基準としてセルの維持
放電のための維持パルスを発生する。１６は偽似ランダ
ムノイズ発生回路であり、例えば、多段の高速２値シフ
トレジスタと線形演算回路等とで構成した回路により偽
似ランダムノイズを発生する。１７は位相変調回路であ
り、維持パルス発生回路１５からの維持パルスを偽似ラ
ンダムノイズ発生回路１６からの信号で位相変調する。
１８はドライブ回路であり、アドレス発生回路１３から
のアドレスおよび位相変調回路１７からの維持パルスに
基づいてＰＤＰ１９を駆動する。２０は制御部であり、
各部１２、１３、１５、１６を制御する。

【００１０】例えば、図１５に示す様に、位相変調回路
１７で位相変調された維持電圧ＶＸを矢印で示す範囲の
位相で変動させながらＸ電極に印加し、壁電荷が形成さ
れているセルに於いて、Ｘ電極とＹ１〜Ｙｎ電極との間
で維持放電を行わさせる。そして、所要時間の経過後に
発生される次の維持パルスにより、維持電圧ＶＹ１〜Ｖ
Ｙｎを矢印で示す範囲を変動する位相でＹ１〜Ｙｎ電極
に印加し、上記各セルに於いて、Ｙ１〜Ｙｎ電極とＸ電
極との間で維持放電を行わさせる。

【００１１】この維持放電のため、各セルには極めて短
い時間に大きな電流が流れるが、維持パルスの位相がラ
ンダムに変動するので、維持放電の位相のスペクトラム
分布が分散され、インパルス電流が小さくなり、インパ
ルス電流に起因する不要輻射が減少する。

【００１２】

【発明が解決しようとする課題】以上説明した様に、駆
動信号を同一タイミングにて同一論理変化の信号で駆動
する場合には、同一タイミングでのインパルス状の過渡
電流のピーク値が増すことにより、不要輻射が増してし
まうという問題点がある。

【００１３】他方、図１４に示した特開平７−２４８７
４４号公報に記載の従来技術においても、次の様な問題
点がある。

【００１４】即ち、維持パルスの周期は、維持放電を安
定に行うために必要な最小の周期に設定されており、維
持パルスの位相を変動させる場合には、最初の維持パル
スの変動範囲の最終端と次の維持パルスの変動範囲の最
前端との間隔は、上記最小の周期、若しくはそれ以上で
なければならない。このため、同一維持期間において維
持パルスの位相を変動させる場合には、維持パルスの位
相を変動させない場合と比べて、維持パルスの周期を長
く設定しなければならないという問題点が生じる。例え
ば、位相変調を行うことにより、図１４の維持パルス発
生回路１５で発生する維持パルスの周期を位相変調を行
わないときの周期の２倍に設定する場合には、セルの維
持電流の回数が減少して画像の輝度が低下することにな
る結果、画質の品位を低下させてしまうという問題点が
発生する。

【００１５】この発明は上記のような問題点を解消する
ためになされたものであり、インパルス状の過渡電流を
低減して不要輻射を弱めることで、ＥＭＩ対策を容易に
行い得ることを目的としている。

【００１６】又、この発明は、不要輻射対策を施して
も、輝度劣化、階調劣化等の画質の低下を伴わない様に
することをも目的としている。

【００１７】

【課題を解決するための手段】請求項１に係る発明は、
第１方向に延在する複数のアドレス電極と、前記第１方
向に交差する第２方向に延在する複数の電極対とを有
し、前記複数の電極対の各々は互いに対を成す第１及び
第２主電極を有し、前記第２主電極は各対に共通の電極
であり、各アドレス電極と各電極対との立体交差点が各
セルを構成するディスプレイパネルを駆動するためのデ
ィスプレイ装置用駆動装置であって、前記複数のアドレ
ス電極に印加される複数の第１駆動電圧又は前記複数の
第１主電極に印加される複数の第２駆動電圧の内の少な
くとも一方の複数の駆動電圧に関して、前記複数の駆動
電圧をｋ（ｋは２以上で且つ前記複数の駆動電圧の総数
以下の整数）個のブロックに分割した上で、前記ｋ個の
ブロックの内で第ｉ（２≦ｉ≦ｋ）番目のブロックに属
する各駆動電圧の出力タイミングを、第（ｉ−１）番目
のブロックに属する各駆動電圧の出力タイミングよりも
遅延させることを特徴とする。

【００１８】請求項２に係る発明は、請求項１記載のデ
ィスプレイ装置用駆動装置であって、前記第１番目のブ
ロックに属する各駆動電圧の出力タイミングの内で過渡
電流の増加が問題となる駆動タイミングを記憶してお
き、前記駆動タイミングの到来に応じて前記第ｉ番目の
ブロックに属する各駆動電圧の出力タイミングの遅延を
実行することを特徴とする。

【００１９】請求項３に係る発明は、請求項１記載のデ
ィスプレイ装置用駆動装置であって、前記ディスプレイ
パネルの駆動期間中、前記第ｉ番目のブロックに属する
各駆動電圧の出力タイミングを、前記第（ｉ−１）番目
のブロックに属する各駆動電圧の出力タイミングに対し
て常に遅延させ得ることを特徴とする。

【００２０】請求項４に係る発明は、請求項１記載のデ
ィスプレイ装置用駆動装置であって、入力する画像信号
の状態を検出し、前記画像信号の状態の検出データに応
じて前記第ｉ番目のブロックに属する各駆動電圧の出力
タイミングの遅延量を設定することを特徴とする。

【００２１】請求項５に係る発明は、ディスプレイ装置
であって、請求項１乃至４の何れかに記載の前記ディス
プレイ装置用駆動装置と、前記ディスプレイ装置用駆動
装置に接続されており、前記ディスプレイ装置用駆動装
置が出力する前記複数の第１駆動電圧を受信する複数の
アドレス電極と、前記ディスプレイ装置用駆動装置が出
力する前記複数の第２駆動電圧を受信する複数の第１主
電極と、前記ディスプレイ装置用駆動装置が出力する第
３駆動電圧を受信する複数の第２主電極とを有すると共
に、第１主電極及び当該第１主電極と対を成す第２主電
極から成る各電極対と各アドレス電極との立体交差点が
各セルを構成するディスプレイパネルとを備えることを
特徴とする。

【００２２】

【発明の実施の形態】以下では、本発明に係るディスプ
レイ装置（表示装置）の代表例として、プラズマディス
プレイ装置を用いた場合について詳述する。尚、各実施
の形態の説明に当たっては、既述した図１０に示す駆動
シーケンスを援用する。

【００２３】（実施の形態１）図１は、本実施の形態に
係るプラズマディスプレイ装置の構成を模式的に示すブ
ロック図であり、既述した図９に対応する図面である。

【００２４】図１に示す通り、本プラズマディスプレイ
装置は、プラズマディスプレイパネル（以下ではＰＤＰ
とも称す）９と、ＰＤＰ９を駆動するための駆動装置と
に、大別される。これらの内で、駆動装置は、（１）画
像信号１を受けて第１制御信号ＣＶＷ、ＣＶＷＤ、第２
制御信号ＣＶＸ及び第３制御信号ＣＶＹを生成・出力す
るコントローラ２と、（２）第１制御信号ＣＶＷと遅延
した第１制御信号ＣＶＷＤとに基づいて複数（ここでは
ｍ個）の第１駆動電圧ＶＷ１、ＶＷ２を出力するアドレ
スドライバ３と、（３）第２制御信号ＣＶＸに基づいて
複数（ここではｎ個）の第２駆動電圧ＶＸを出力する走
査・維持（スキャン・サステイン）ドライバ５と、
（４）第３制御信号ＣＶＹに基づいて１個の第３駆動電
圧ＶＹを出力する維持（サステイン）ドライバ７とを備
えている。

【００２５】本プラズマディスプレイ装置が図９のプラ
ズマディスプレイ装置と相違する点は、コントローラ２
及びアドレスドライバ３の構成にあり（後述の図４参
照）、その他の構成要素は図９の対応する構成要素（同
一符号のもの）と同一である。従って、ＰＤＰ９は、
（ｉ）第１方向Ｄ１に延在するｍ（ｍは１以上の整数）
個のアドレス電極４（４１〜４ｍ）と、（ｉｉ）第１方
向Ｄ１に直交する第２方向Ｄ２に延在するｎ個の電極対
ＰＥ（ＰＥ１〜ＰＥｎ）とを有している。そして、各電
極対ＰＥは、互いに平行に対向し合って１対を成す第１
主電極ないしはＸ電極６及び第２主電極ないしはＹ電極
８を有し、ｎ個のＹ電極８（８１〜８ｎ）は各対に共通
の電極である。又、各セル１０は、各アドレス電極４と
各電極対ＰＥとの立体交差点に位置する。

【００２６】図２は、図１０に示した各サブフィールド
に於ける、第１乃至第３駆動電圧（第１乃至第３駆動信
号）の波形を示すタイミングチャートである。図２中、
ＶＹはＹ電極８に印加される第３駆動電圧の維持波形
を、ＶＸｊは第ｊ（１≦ｊ≦ｎ）番目のＸ電極６ｊに印
加される第２駆動電圧の走査・維持波形を、各々示して
いる。又、ＶＷ１は第１ブロックＷ１に属する各第１駆
動電圧のアドレス波形を、ＶＷ２は第２ブロックＷ２に
属する各第１駆動電圧のアドレス波形を、各々示してい
る。

【００２７】本駆動装置においては、図２に示す様に、
第２ブロックＷ２に属する各第１駆動電圧ＶＷ２のＡ２
点（維持期間に於ける当該第１駆動電圧ＶＷ２の印加タ
イミングないしは出力タイミング）を、第１ブロックＷ
１に属する各第１駆動電圧ＶＷ１のＡ１点（維持期間に
於ける当該第１駆動電圧ＶＷ１の印加タイミングないし
は出力タイミング）に対して、所定の遅延時間Δｔｄだ
け遅延させている。この印加タイミングの制御（遅延時
間の最適設定）により、図３に示す様な作用・効果が得
られる。

【００２８】ここで、図３は、維持期間に於ける第１駆
動電圧ＶＷ１、ＶＷ２の波形とその際に流れる過渡電流
ＩＷ１、ＩＷ２の波形とを示すタイミングチャートであ
る。図３に示す例においてはΔｔｄ＞Δｔ１の関係が設
定されているので、第１ブロックＷ１に属する第１駆動
電圧ＶＷ１のＡ１点から時間Δｔ１だけ経過した時点ま
での期間中には、当該第１駆動電圧ＶＷ１が印加される
アドレス電極４に第１過渡電流ＩＷ１が流れるだけであ
る。そして、第１過渡電流ＩＷ１が流れ終わった時点か
ら時間（Δｔｄ−Δｔ１）だけ経過した時点Ａ２におい
て、第２ブロックＷ２に属する第１駆動電圧ＶＷ２が印
加されるアドレス電極４に、第２過渡電流ＩＷ２が流れ
始め、その後、時間Δｔ２の経過時点で流れ終わる。こ
の様に、インパルス状の過渡電流ＩＷ１、ＩＷ２のそれ
ぞれが時間的に分散してＰＤＰ９内を流れることになる
ので、ＰＤＰ９に流れる全過渡電流のピーク電流値は第
１過渡電流ＩＷ１のピーク電流値に等しいか、又は、第
２過渡電流ＩＷ２のピーク電流値に等しくなり、全過渡
電流のピーク電流値を従来の場合と比較して格段に低減
することができる。これにより、過渡電流に起因して生
じる不要輻射の強度を十分に低減することができる。

【００２９】ところで、遅延時間Δｔｄは第１過渡電流
ＩＷ１の波形の幅Δｔ１よりも若干長い程度の値に設定
されているのが、最適な場合であると言える。勿論、Δ
ｔｄ＝Δｔ１の場合でも、Δｔｄ＞Δｔ１の場合と同様
の作用・効果が得られる。しかし、Δｔｄ≧Δｔ１の場
合よりも作用・効果は減少するけれども、遅延時間Δｔ
ｄを（Δｔ１／２）≦Δｔｄ＜Δｔ１の条件を満足する
様に設定することも可能である。この場合でも、従来の
場合と比較して、全過渡電流のピーク電流値及び不要輻
射の強度を低減化することは可能である。

【００３０】しかも、本駆動方法を用いる場合には、特
開平７−２４８７４４号公報に記載の従来技術に対して
指摘した問題点を生じさせることは無い。即ち、サブフ
ィールド数並びに維持パルス数を少なくする必要性は生
じ無い。

【００３１】以上より、本駆動方法によれば、画質の品
位を落とすこと無く、過渡電流のピーク電流値の削減化
及び不要輻射対策を施すことが可能となる。

【００３２】次に、図２に示した駆動方法を実現するた
めの本駆動装置の構成について記載する。即ち、本駆動
装置の特徴部分であるコントローラ２及びアドレスドラ
イバ３の構成を説明する。

【００３３】図４は、図１のコントローラ２とアドレス
ドライバ３との構成を示すブロック図である。この例で
は、図１１と同様に、アドレスドライバ３は２個のＩＣ
により、即ち、第１アドレスドライバ回路ＩＣ１と第２
アドレスドライバ回路ＩＣ２とで構成されている。そし
て、第１アドレスドライバ回路ＩＣ１はコントローラ２
から第１制御信号ＣＶＷを受信して当該信号ＣＶＷに基
づき第１駆動電圧ＶＷ１を生成・出力し、第２アドレス
ドライバ回路ＩＣ２は、コントローラ２から第１制御信
号ＣＶＷに対して遅延時間Δｔｄ（図２）だけ遅延した
第１制御信号ＣＶＷＤを受信するときには、当該遅延信
号ＣＶＷＤに基づき第１駆動電圧ＶＷ２を生成・出力す
る。従って、第１駆動電圧ＶＷ２の出力タイミングもま
た、第１駆動電圧ＶＷ１のそれに対して遅延時間Δｔｄ
だけ遅延する。この２分割構成により、第１アドレスド
ライバ回路ＩＣ１の９６個の出力端子からそれぞれに対
応するアドレス電極４１〜４９６に印加される９６個の
第１駆動電圧ＶＷ１は、第１ブロックＷ１に振りあてら
れる。他方、第２アドレスドライバ回路ＩＣ２の９６個
の出力端子からそれぞれに対応するアドレス電極４９７
〜４１９２（４ｍ）に印加される９６個の第１駆動電圧
ＶＷ２は、第２ブロックＷ２に振りあてられる。

【００３４】これに対して、コントローラ２は各部２
Ａ、２Ｂ、２Ｃ、２ＳＷを備える。即ち、制御信号生成
部２Ａは、画像信号１（図１）に基づき、第１制御信号
ＣＶＷを生成・出力する。この第１制御信号ＣＶＷは、
既述した、ＤＡＴＡ信号、ＣＬＫ信号、ＢＬＫＨ信号及
びＢＬＫＬ信号等の信号を含んでいる。又、遅延判別部
２Ｂは、第１制御信号ＣＶＷに対して遅延処理を行う必
要性の有無を判断する部分である。即ち、同部２Ｂは、
各サブフィールド内で過渡電流の増加が問題となる駆動
タイミングを記憶している。本例では、この駆動タイミ
ングの情報は、第１番目のブロックＷ１に属する各第１
駆動電圧ＶＷ１が対応するアドレス電極４に印加された
ときに当該アドレス電極４に過渡電流ＩＷ１（図３）が
流れ始めるタイミングＡ１点に該当する。そして、遅延
判別部２Ｂは、制御信号生成部２Ａが出力する第１制御
信号ＣＶＷを受信して、第１制御信号ＣＶＷと記憶して
いる駆動タイミング情報とに基づいて第１制御信号ＣＶ
Ｗを遅延させるべきタイミングＡ１点の到来の有無を判
別し、タイミングＡ１点の到来を検出した時点で切換え
信号ＶＳＷ（Ｈレベル）をスイッチ２ＳＷに出力する。
又、遅延部２Ｃは、第１制御信号ＣＶＷを常に遅延時間
Δｔｄだけ遅延する素子であり、例えばバッファ素子か
ら成る。この場合、バッファ素子の遅延量を適切に調整
することで、所定の遅延時間Δｔｄを実現できる。従っ
て、遅延部２Ｃの出力信号は、常に遅延時間Δｔｄだけ
遅延した第１制御信号ＣＶＷＤとなる。又、スイッチ２
ＳＷは、（１）制御信号生成部２Ａの出力端に接続され
た第１端子Ｔ１と、（２）遅延部２Ｃの出力端に接続さ
れた第２端子Ｔ２と、（３）第２アドレスドライバ回路
ＩＣ２の入力端に接続された第３端子Ｔ３とを有してお
り、その動作は切換え信号ＶＳＷによって制御される。
即ち、スイッチ２ＳＷは、切換え信号ＶＳＷを受信して
いない場合には（同信号ＶＳＷはＬレベル）、第１端子
Ｔ１と第３端子Ｔ３とを接続して第１制御信号ＣＶＷを
第２アドレスドライバ回路ＩＣ２の入力端に供給してい
る。この場合には、第２番目のブロックＷ２に属する各
第１駆動電圧ＶＷ２の出力タイミングは、第１番目のブ
ロックＷ１に属する各第１駆動電圧ＶＷ１のそれと同一
である。これに対して、Ｈレベルの切換え信号ＶＳＷを
受信した場合（タイミングＡ１点の到来時）には、スイ
ッチ２ＳＷは、第２端子Ｔ２と第３端子Ｔ３とを接続し
て遅延した第１制御信号ＣＶＷＤを第２アドレスドライ
バ回路ＩＣ２の入力端に供給する。この場合には、第２
番目のブロックＷ２に属する各第１駆動電圧ＶＷ２の出
力タイミングは、第１番目のブロックＷ１に属する各第
１駆動電圧ＶＷ１のそれに対して、遅延時間Δｔｄだけ
遅延する。その後、図２の維持期間の終了時点で、即
ち、ＢＬＫＬ信号の立ち上がりタイミングで、遅延判別
部２Ｂは切換え信号ＶＳＷの出力を停止し、それに応じ
てスイッチ２ＳＷは第１端子Ｔ１と第３端子Ｔ３との接
続に切換えると共に、全ての第１駆動電圧ＶＷ１、ＶＷ
２のレベルはＬレベルとなる。

【００３５】以上の通り、図４では、コントローラ２内
に第１制御信号ＣＶＷの遅延の有無を判断する遅延判別
部２Ｂを配設し、遅延判別部２Ｂの切換え信号ＶＳＷに
基づいてコントローラ２内でデジタル信号処理により遅
延量を制御するタイミング制御機能を実現している。

【００３６】なお、図４では遅延部２Ｃをコントローラ
２内に設ける構成を示しているが、遅延部２Ｃをコント
ローラ２外の外付け部品とし且つ遅延判別部２Ｂの切換
え信号ＶＳＷにより制御可能な構成としても良い。この
場合には、遅延部２Ｃとして、インダクタやキャパシタ
成分等の受動素子を用いることも可能となる。

【００３７】（実施の形態１の各変形例） （１） 実施の形態１で記載した駆動方式は、走査・維
持ドライバ５（図１）における駆動波形に対しても同様
に適用可能である。その様な一例を図５のタイミングチ
ャートに示す。

【００３８】図５では、図１の走査・維持ドライバ５内
のＩＣ（図示せず）を２分割して、図１のｎ個のＸ電極
６１〜６ｎに印加されるｎ個の第２駆動電圧ＶＸを、第
１ブロックに属する第２駆動電圧ＶＸｉと、第２ブロッ
クに属する第２駆動電圧ＶＸｊとに分割している。そし
て、各サブフィールドの維持期間内において、第２ブロ
ックに属する第２駆動電圧ＶＸｊの印加タイミングＡ２
を、第１ブロックに属する第２駆動電圧ＶＸｉの印加タ
イミングＡ１に対して、遅延時間Δｔｄだけ遅延させて
いる。この場合の遅延時間Δｔｄの設定も、図４で示し
た通り、コントローラ２内のデジタル信号処理による制
御により達成される。

【００３９】これにより、第２駆動電圧ＶＸが対応する
Ｘ電極６に印加されたときにＸ電極６に発生するインパ
ルス状の過渡電流のピーク値を低減して、当該過渡電流
に起因して生ずる不要輻射の強度についても、その低減
化を図ることが出来る。

【００４０】（２） 実施の形態１及び変形例（１）で
は、アドレスドライバ３又は走査・維持ドライバ５内の
各ＩＣの出力総数９６を１ブロックの基準とする構成を
考慮して、ブロック総数を２としていた。

【００４１】しかし、この発明はその様なブロックの構
成に限定されるものではない。例えば、アドレスドライ
バ３又は走査・維持ドライバ５に関して、ドライバ内の
複数個のＩＣを組み合わせて成る複数の駆動電圧を１個
のブロックの基準としても良い。又は、ドライバ内のＩ
Ｃの出力ピンの内で任意数個の出力を、例えば２出力を
１ブロックの基準としても良いし、１出力を１ブロック
の基準としても良い。要は、任意の基準ブロックの設定
が可能であると言うことである。

【００４２】この点をより一般化して述べれば、次の通
りである。即ち、複数の第１駆動電圧又は複数の第２駆
動電圧の内の一方の複数の駆動電圧に関して、当該複数
の駆動電圧をｋ（ｋは２以上で且つ当該複数の駆動電圧
の総数以下の整数）個のブロックに分割した上で、ｋ個
のブロックの内で第ｉ（２≦ｉ≦ｋ）番目のブロックに
属する各駆動電圧の出力タイミングを、第（ｉ−１）番
目のブロックに属する各駆動電圧の出力タイミングより
も遅延させる点に、本発明の特徴がある。この場合、図
４のコントローラ２は、第１番目のブロックに属する各
駆動電圧の出力タイミングの内で過渡電流の増加が問題
となる駆動タイミング（例えばＡ１点）を記憶してお
き、当該駆動タイミングの到来に応じて第ｉ番目のブロ
ックに属する各駆動電圧の出力タイミングの遅延を順次
に実行することとなる。

【００４３】（３） 実施の形態１及び変形例（１）の
両方を共に適用することとしても良い。即ち、複数の第
１駆動電圧及び複数の第２駆動電圧の各々に対して、既
述した遅延処理を行うのである。

【００４４】（実施の形態２）実施の形態１及び各変形
例では、第２番目以降のブロックに属する第１駆動電圧
の遅延をコントローラ２内に於ける第１制御信号ＣＶＷ
の遅延処理で以て実現していたが、これに代えて、アド
レスドライバ３内で第１駆動電圧ＶＷ１の遅延を実現し
ても良い。この場合には、プラズマディスプレイ装置の
構成は、基本的には図９に示すものと同一となるが、ア
ドレスドライバ３の構成が唯一相違することとなる。

【００４５】図６は、アドレスドライバ３の構成を示す
ブロック図である。図６に示す様に、アドレスドライバ
３は、２個のアドレスＩＣと１個の遅延素子３Ａとより
構成されている。即ち、同ドライバ３は、第１アドレス
ドライバ回路ＩＣ１（その出力ＶＷ１は第１ブロックＷ
１に属する）と、第２アドレスドライバ回路ＩＣ２（そ
の出力ＶＷ２は第２ブロックＷ２に属する）とを有して
おり、第２アドレスドライバ回路ＩＣ２の前段ないしは
入力端側に遅延素子３Ａが配設されている。この遅延素
子３Ａは、コントローラ２が出力する第１制御信号ＣＶ
Ｗの波形を予め設定された遅延時間Δｔｄだけ常に遅延
させて、第１制御信号ＣＶＷに対して常に遅延された第
１制御信号ＣＶＷＤを第２アドレスドライバ回路ＩＣ２
に入力する。

【００４６】この構成により、図７に示す様に、第２ブ
ロックＷ２に属する第１駆動電圧ＶＷ２の波形の出力タ
イミングＡ２点を、第１ブロックＷ１に属する第１駆動
電圧ＶＷ１の波形の出力タイミングＡ１点よりも、常に
遅延時間Δｔｄだけ遅延させ得る。このため、維持期間
に於いて、図３に示す様に過渡電流のピーク値の低減化
を実現することが出来る。

【００４７】尚、遅延素子３Ａを、インダクタやキャパ
シタ成分等の受動素子により構成しても良いし、又は、
バッファ素子の遅延量を利用して遅延素子３Ａを構成し
ても良い。

【００４８】又、遅延素子３Ａを第２アドレスドライバ
回路ＩＣ２の後段ないしは出力端側に配設しても良い。

【００４９】（実施の形態３）本実施の形態は実施の形
態１のコントローラ２の構成を変形したものであり、そ
の特徴点は、コントローラ２が入力する画像信号の状態
を検出し、当該画像信号の状態の検出データに応じて第
ｉ番目のブロックに属する各駆動電圧の出力タイミング
の遅延量を設定する点にある。

【００５０】図８は、実施の形態３に係るコントローラ
２とアドレスドライバ３との構成を示すブロック図であ
る。図８に示す通り、コントローラ２は、図４の遅延判
別部２Ｂに代えて、画像信号１の状態を検出する状態検
出部２Ｂ１を有している点を除いては、図４のコントロ
ーラ２と同一構成を有している。この状態検出部２Ｂ１
を設けることにより、画像表示の状態に応じた適切な遅
延制御を実現出来る。

【００５１】例えば、画像信号１が与える画像状態が全
白表示の場合を考える。画像信号１の入力に応じて、状
態検出部２Ｂ１が、画像信号１が全白表示の画像状態を
与えることを検出した場合には、同部２Ｂ１は当該検出
データに応じて既述した切り換え信号ＶＳＷ１を生成・
出力する。その結果、図７に示す様に（但し、アドレス
期間内の両電圧ＶＷ１、ＶＷ２の論理レベルは常にＨと
なる）、第２ブロックＷ２に属する第１駆動電圧ＶＷ２
の駆動波形の出力タイミングＡ２点は、第１ブロックＷ
１に属する第１駆動電圧ＶＷ２の駆動波形の出力タイミ
ングＡ１点よりも、常に遅延時間Δｔｄだけ遅延される
ことになる。これにより、次の様な問題点を未然に有効
に防止することができる。即ち、画像状態が全白表示の
場合には、維持期間中のみならず、アドレス期間中にお
いても、全ての第１駆動電圧の出力が同一タイミングで
ＬからＨへの論理変化を起こして図１３のＡ点に示す信
号変化と同様な変化が発生してしまい、過渡電流の発生
回数が全白表示でない場合と比較して急増し、不要輻射
の強度がより一層増大してしまうという事態が発生する
のを、状態検出部２Ｂ１を設けることによって容易に防
止することが可能となる。

【００５２】又、本実施の形態に係るコントローラ２を
設けることは、任意の走査ライン上に位置する全セルが
白表示を与える画像状態の場合にも有効である。

【００５３】以上の通り、本実施の形態によれば、様々
な画像状態に応じて当該画像状態にとって最適な態様で
以て過渡電流のピーク値の低減化を図ることができ、不
要輻射の強度の最適な低減化を実現することができる。

【００５４】尚、この様な作用・効果は、第１駆動電圧
ＶＷ２の出力タイミングを第１駆動電圧ＶＷ１の出力タ
イミングよりも常に遅延時間Δｔｄだけ遅延させると言
う構成を採用する実施の形態２においても達成可能であ
る。

【００５５】（各実施の形態に共通の変形例）実施の形
態１乃至実施の形態３に於いては、プラズマディスプレ
イ装置におけるタイミング制御による不要輻射低減につ
いて述べた。しかし、本発明はこれらの例に限定される
ものではない。即ち、実施の形態１乃至実施の形態３の
各々に於いて開示された考え方は、プラズマディスプレ
イ装置と同様に、アドレスドライバと第１主電極用ドラ
イバと第２主電極（共通電極）用ドライバとを有するデ
ィスプレイ装置（例えば液晶）にも適用可能である。

【００５６】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示す効果を奏する。

【００５７】請求項１及び５に記載の発明によれば、少
なくとも一方の複数の駆動電圧の出力タイミングのブロ
ック毎の制御を行っているので、過渡電流のピーク値の
低減化が可能となり、これにより不要輻射の強度の低減
化を図ることができる。

【００５８】請求項２及び５に記載の発明によれば、過
渡電流のピーク値の増大化が問題となるタイミングにお
いて、確実に過渡電流のピーク値の低減化及び不要輻射
の強度の低減化を図ることができる。

【００５９】請求項３、４及び５に記載の発明によれ
ば、画像信号の表示状態に適したタイミング制御を実現
することができるので、画像信号の表示状態に応じて過
渡電流等の低減化が必要となる時に確実に過渡電流のピ
ーク値の低減化及び不要輻射の強度の低減化を図ること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係るプラズマディス
プレイ装置を示すブロック図である。

【図２】 各サブフィールドに於ける各駆動電圧の波形
を示すタイミングチャートである。

【図３】 各維持期間に於ける第１駆動電圧の波形とそ
の際に流れる過渡電流の波形とを示すタイミングチャー
トである。

【図４】 本発明の実施の形態１に係るコントローラと
アドレスドライバとの構成を示すブロック図である。

【図５】 本発明の実施の形態１の変形例に於ける各駆
動電圧の波形を示すタイミングチャートである。

【図６】 本発明の実施の形態２に係るコントローラと
アドレスドライバとの構成を示すブロック図である。

【図７】 本発明の実施の形態２に於ける各駆動電圧の
波形を示すタイミングチャートである。

【図８】 本発明の実施の形態３に係るコントローラと
アドレスドライバとの構成を示すブロック図である。

【図９】 従来のプラズマディスプレイ装置を示すブロ
ック図である。

【図１０】 プラズマディスプレイ装置の駆動シーケン
スを示す概念図である。

【図１１】 従来のプラズマディスプレイ装置に係るコ
ントローラとアドレスドライバとの構成を示すブロック
図である。

【図１２】 従来のプラズマディスプレイ装置に於ける
各駆動電圧の波形を示すタイミングチャートである。

【図１３】 従来のプラズマディスプレイ装置に於ける
第１駆動電圧の波形とその際に流れる過渡電流の波形と
を示すタイミングチャートである。

【図１４】 位相制御方式の場合のプラズマディスプレ
イ装置の構成を示すブロック図である。

【図１５】 位相制御方式の駆動方法を説明するための
維持パルスの位相図である。

【符号の説明】

１ 画像信号、２ コントローラ、３ アドレスドライ
バ、４ アドレス電極、５ 走査・維持ドライバ、６
Ｘ電極、７ 維持ドライバ、８ Ｙ電極（共通電極）、
９ プラズマディスプレイパネル、ＰＥ 電極対、ＶＷ
１，ＶＷ２ 第１駆動電圧、ＶＸ 第２駆動電圧、ＶＹ
第３駆動電圧、１０ 任意のセル、Ｗ１ 第１ブロッ
ク、Ｗ２ 第２ブロック、Δｔｄ 遅延時間、２Ｂ 遅
延判別部、２Ｃ 遅延部、３Ａ 遅延素子、２Ｂ１ 状
態検出部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１方向に延在する複数のアドレス電極
   と、前記第１方向に交差する第２方向に延在する複数の
   電極対とを有し、前記複数の電極対の各々は互いに対を
   成す第１及び第２主電極を有し、前記第２主電極は各対
   に共通の電極であり、各アドレス電極と各電極対との立
   体交差点が各セルを構成するディスプレイパネルを駆動
   するためのディスプレイ装置用駆動装置であって、 前記複数のアドレス電極に印加される複数の第１駆動電
   圧又は前記複数の第１主電極に印加される複数の第２駆
   動電圧の内の少なくとも一方の複数の駆動電圧に関し
   て、前記複数の駆動電圧をｋ（ｋは２以上で且つ前記複
   数の駆動電圧の総数以下の整数）個のブロックに分割し
   た上で、前記ｋ個のブロックの内で第ｉ（２≦ｉ≦ｋ）
   番目のブロックに属する各駆動電圧の出力タイミング
   を、第（ｉ−１）番目のブロックに属する各駆動電圧の
   出力タイミングよりも遅延させることを特徴とする、デ
   ィスプレイ装置用駆動装置。
2. 【請求項２】 請求項１記載のディスプレイ装置用駆動
   装置であって、 前記第１番目のブロックに属する各駆動電圧の出力タイ
   ミングの内で過渡電流の増加が問題となる駆動タイミン
   グを記憶しておき、前記駆動タイミングの到来に応じて
   前記第ｉ番目のブロックに属する各駆動電圧の出力タイ
   ミングの遅延を実行することを特徴とする、ディスプレ
   イ装置用駆動装置。
3. 【請求項３】 請求項１記載のディスプレイ装置用駆動
   装置であって、 前記ディスプレイパネルの駆動期間中、前記第ｉ番目の
   ブロックに属する各駆動電圧の出力タイミングを、前記
   第（ｉ−１）番目のブロックに属する各駆動電圧の出力
   タイミングに対して常に遅延させ得ることを特徴とす
   る、ディスプレイ装置用駆動装置。
4. 【請求項４】 請求項１記載のディスプレイ装置用駆動
   装置であって、 入力する画像信号の状態を検出し、前記画像信号の状態
   の検出データに応じて前記第ｉ番目のブロックに属する
   各駆動電圧の出力タイミングの遅延量を設定することを
   特徴とする、ディスプレイ装置用駆動装置。
5. 【請求項５】 請求項１乃至４の何れかに記載の前記デ
   ィスプレイ装置用駆動装置と、 前記ディスプレイ装置用駆動装置に接続されており、前
   記ディスプレイ装置用駆動装置が出力する前記複数の第
   １駆動電圧を受信する複数のアドレス電極と、前記ディ
   スプレイ装置用駆動装置が出力する前記複数の第２駆動
   電圧を受信する複数の第１主電極と、前記ディスプレイ
   装置用駆動装置が出力する第３駆動電圧を受信する複数
   の第２主電極とを有すると共に、第１主電極及び当該第
   １主電極と対を成す第２主電極から成る各電極対と各ア
   ドレス電極との立体交差点が各セルを構成するディスプ
   レイパネルとを備えることを特徴とする、ディスプレイ
   装置。