KR100857677B1 - Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치 - Google Patents

Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치 Download PDF

Info

Publication number
KR100857677B1
KR100857677B1 KR1020070039340A KR20070039340A KR100857677B1 KR 100857677 B1 KR100857677 B1 KR 100857677B1 KR 1020070039340 A KR1020070039340 A KR 1020070039340A KR 20070039340 A KR20070039340 A KR 20070039340A KR 100857677 B1 KR100857677 B1 KR 100857677B1
Authority
KR
South Korea
Prior art keywords
scan
buffer
signal
scan driver
pdp
Prior art date
Application number
KR1020070039340A
Other languages
English (en)
Inventor
이상구
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020070039340A priority Critical patent/KR100857677B1/ko
Priority to US12/005,779 priority patent/US8410997B2/en
Application granted granted Critical
Publication of KR100857677B1 publication Critical patent/KR100857677B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명의 PDP 구동 회로는, 적어도 2개 이상의 그룹으로 구분되며, 스캔 구동 신호를 생성하는 스캔 드라이버; 상기 스캔 드라이버의 스캔 구동 신호 생성의 기준이 되는 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러; 및 상기 스캔 드라이버 제어 기준 신호에 서로 다른 지연시간을 부여하여 상기 스캔 드라이버 그룹에 각각 인가하는 버퍼 블록을 포함하는 것을 특징으로 한다.
본 발명의 PDP 구동 제어 회로를 실시함에 의해, PDP 구동에 사용되는 스캔 구동 신호의 리셋 구간에서의 대전류 발생을 완화시킬 수 있는 효과가 있다.
PDP, 구동 회로, 지연 회로, 리셋구간, 램프 파형

Description

ＰＤＰ 구동 회로, ＰＤＰ 구동 방법 및 플라즈마 디스플레이 장치{PDP Driving Circuit, PDP Driving Method and Plasma Display Device}
도 1은 종래의 3전극 교류 면방전형 PDP의 전극배치를 개략적으로 도시한 평면도.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 개념도.
도 3은 일반적인 플라즈마 디스플레이 장치의 PCB 구조를 도시한 구성도.
도 4는 일반적인 PDP의 X전극 및 Y전극에 대한 구동 신호를 도시한 파형도.
도 5는 PDP의 Y전극들을 2개의 그룹으로 구분하여 구동하는 일례를 도시한 파형도.
도 6은 PDP의 Y전극들을 2개의 그룹으로 구분하여 구동하는 다른 예를 도시한 파형도.
도 7은 본 발명의 사상에 따라 PDP의 Y전극들을 다수개의 그룹으로 구분하고, 지연시간을 이용하여 구동하는 일례를 도시한 파형도.
도 8은 본 발명의 사상에 따른 PDP 구동 회로의 일실시예를 도시한 블록도.
도 9a 내지 9c는 도 8의 버퍼 블록의 구현예들을 도시한 블록도.
도 10은 본 발명의 구현에 사용될 수 있는 아날로그 버퍼 구조를 도시한 회로도.
도 11 및 도 12는 본 발명의 구현에 사용될 수 있는 버퍼용 IC 및 그 내부 구조를 도시한 구성도.
도 13은 본 발명의 사상에 따른 PDP 구동 회로를 구현한 PCB 구조를 도시한 구성도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 로직 컨트롤러
40 : 버퍼 블록
42, 42', 42" : 제1 버퍼
44, 44', 44" : 레벨 시프터
42, 42', 42" : 제1 버퍼
60-1 ~ n : 스캔 드라이버
본 발명은 플라즈마 디스플레이 패널(PDP) 구동 회로 및 구동 방법에 관한 것으로, 특히 스캔 구동 신호의 리셋 구간에서의 대전류 발생을 완화시킬 수 있는 PDP 구동 회로 및 구동 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(X)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(A1 내지 Am)을 구비한다.
스캔전극(Y1 내지 Yn), 서스테인전극(X) 및 어드레스전극(A1 내지 Am)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(X)은 도시하지 않은 상부기판 상에 형성된다.
상부기판에는 도시하지 않은 유전체층과 MgO 보호층이 적층된다. 어드레스전극(A1 내지 Am)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부
기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 스캔 라인을 선택하고 선택된 스캔 라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
상기 각 서브필드에 공급되는 PDP의 구동 파형은, PDP는 전화면을 초기화시키기 위한 리셋 구간, 셀을 선택하기 위한 어드레스 구간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 구간으로 나누어 구동된다. 그런데, 일반적으로 리셋 구간에서는 큰 피크값을 가지는 플러스 방향의 라이징 램프 파형을 발생시키는데, 상기 라이징 램프 파형에 따른 급격한 대전류 흐름이 존재한다. 상기 급격한 대전류 흐름은 PDP의 방전 효율을 떨어뜨리고, 구동 품질을 악화시킨다.
상기 리셋 구간에서의 순간적인 대전류 흐름을 방지하기 위해, Y 전극을 2 그룹으로 구분하여, 리셋 구간에서 각 그룹에 인가되는 스캔 구동 신호의 라이징 시점 및폴링 시점에 차이를 두어 구동함으로써, 순간적인 대전류 발생을 절반으로 완화시킬 수 있다.
그러나, 상기 Y 전극의 그룹마다 다른 스캔 구동 신호를 생성하는 것은, 그 구현이 용이하지 않고 하드웨어적으로 부담이 크기 때문에, 상기 Y 전극을 2개 보 다 크게 그룹핑하는 적용이 널리 사용되지 못하였다.
또한, 상기 Y 전극의 그룹마다 다른 스캔 구동 신호를 생성하는 것은 패널의 크기가 커짐에 따라 그 구동 회로부분에 큰 변경을 가해야 하는데, 이는 제조 비용을 증대시키는 요인이 될 수 있다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, PDP 구동에 있어서 리셋 구간에서의 순간적인 대전류 발생을 효과적으로 방지할 수 있는 PDP 구동 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 패널의 크기가 증가되어도 저렴한 비용으로 리셋 구간에서의 순간적인 대전류 발생을 효과적으로 방지할 수 있는 PDP 구동 회로를 제공하는데 그 심화된 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 PDP 구동 회로는, 적어도 2개 이상의 그룹으로 구분되며, 스캔 구동 신호를 생성하는 스캔 드라이버; 상기 스캔 드라이버의 스캔 구동 신호 생성의 기준이 되는 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러; 및 상기 스캔 드라이버 제어 기준 신호에 서로 다른 지연시간을 부여하여 상기 스캔 드라이버 그룹에 각각 인가하는 버퍼 블록을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일측면에 따른 플라즈마 디스플레이 장치는, 다수개의 방전 전극을 구비하는 PDP; 상기 방전 전극들을 2개 이상의 그룹으로 구분하여, 각 그룹별로 리셋 파형, 어드레싱 파형 및 서스테인 파형을 포함하는 구동 신호를 인가하는 구동 회로 모듈을 포함하되, 상기 리셋 파형, 어드레스 파형 및 서스테인 파형 중 적어도 하나 이상이 해당되는 그룹에 따라 서로 다른 타이밍에 인가되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 플라즈마 디스플레이 장치는, PDP; 상기 PDP를 부착 지지하는 샤시 베이스; 상기 샤시 베이스에 설치되어 상기 PDP의 전극에 대한 구동 신호를 생성하는 다수개의 스캔 드라이버를 구비하는 드라이버 보드; 상기 샤시 베이스에 설치되며 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러를 구비하는 컨트롤러 보드; 및 상기 다수개의 스캔 드라이버를 2개 이상의 그룹으로 구분하여, 상기 스캔 드라이버 제어 기준 신호에 각 그룹별로 서로 다른 지연 시간을 부여하여, 상기 다수개의 스캔 드라이버로 전달하는 버퍼 블록을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 3은 일반적인 PDP 패널을 구성하는 샤시 베이스의 부분 평면 구성도이다.
이 도면을 참조하여 상기 샤시 베이스(1005)의 후면에 장착되는 보드를 설명하면, 이 보드들 중 Y 보드는 PDP의 Y전극 즉, 스캔 전극에 인가되는 스캔 구동 신호를 생성하는 스캔 드라이버 IC(1160-1, 1160-2, …, 1160-n) 및 상기 스캔 드라이버 IC에 대한 지원 회로를 구비하는 드라이버 보드(1016)와, 상기 스캔 드라이버 IC가 스캔 구동 신호를 생성하는 동작을 제어하는 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러 및 상기 로직 컨트롤러에 대한 지원 회로를 구비하는 컨트롤러 보드(1012)를 포함한다. 드라이버 보드(1016)와 컨트롤로 보드(1012)는 FPC(1015)에 의해 서로 연결된다.
비록, 상기 드라이버 보드(1016)가 상기 스캔 드라이버 IC를 포함한다고 기술하였으나, 구현에 따라 상기 스캔 드라이버 IC의 장착 위치는 PDP와 샤시 베이스가 접합된 Y축 모서리가 될 수도 있다. 또한, 비록 상기 컨트롤러 보드(1012)가 상기 로직 컨트롤러를 구비한다고 기술하였으나, 구현에 따라 상기 로직 컨트롤러의 장착 위치는 상기 드라이버 보드(1016) 보다 샤시 중심부 위치가 될 수 있다. 전술한 PDP 패널은 도 4에 도시한 바와 같이 각 프레임을 리셋 구간, 어드레스 구간, 서스테인 구간으로 나누어 구동될 수 있다.
본 실시예에서는 스캔 드라이버 IC에 인가되는 제어 신호를 제어하여, 리셋 구간에서의 대전류 발생을 완화시키는 구성을 제안하겠다. 이하에서는, 스캔 드라이버 IC를 간략히 스캔 드라이버라 칭하겠다.
하기 표 1은 스캔 드라이버 IC에 인가되는 두 제어 신호(OC1, OC2)에 따른 드라이버 IC의 동작을 기재하고 있다. 본 발명은 리셋 구간에서의 동작 개선에 관한 것이므로, 하기 표 1에서는 리셋 구간에서의 스캔 드라이버의 동작에 대하여만 기재하였다.
OC1 OC2 HVO state reset 구간 동작
L L All HVOs Hi-Z Vs로 유지
L H Inverse of Data -
H L All HVOs GNDInverse of Data Falling Ramp
H H All HVOs VH Rising Ramp
디스플레이하려는 각 화면에 대한 최초 리셋 구간에서 하나의 스캔 드라이버가 출력하는 스캔 구동 신호 및 상기 표 1의 제어 신호와의 관계를 도 4를 참조하여 설명하면 다음과 같다. 스캔 드라이버는 두 제어신호(OC1, OC2)의 조합으로서, 우선 (H, L)을 입력받아 음전위 방향으로 폴링 램프 파형을 생성하여 패널의 Y 전극으로 인가하고, 다음 (H, H)를 입력받으면 패널에 대한 리셋을 개시하는 양전위 방향으로 라이징 램프 파형을 생성하여 Y 전극으로 인가한다. 이후, 다시 한번 (H, L)을 입력받아 음전위 방향으로 폴링 램프 파형을 생성하여 패널의 Y 전극으로 인가하여 리셋 구간 동작을 완료하고, 어드레스 구간 동작을 시작하게 된다.
우선, 이해의 편의를 위해, 상기 스캔 드라이버에 대한 제어 신호를 조절하여, 2개의 그룹으로 구분된 Y 전극에, 각 그룹별로 다른 파형의 스캔 구동 신호를 인가하는 구조에 대하여 살펴보겠다.
도 5는 even 드라이버 및 odd 드라이버에 서로 다른 제어 신호를 인가하여 리셋 구간에서 대전류 발생을 완화시키는 스캔 구동 신호의 일례를 도시하고 있다.
이 경우, Y 전극들은 even 전극과 odd 전극으로 그룹핑되고, 이에 따라 스캔 드라이버도 even 드라이버와 odd 드라이버로 그룹핑된다. 각 even 및 odd 드라이버에는 2개의 제어 신호로서, even 드라이버에는 (OC1_even, OC2_even) 신호가 인가되고, odd 드라이버에는 (OC1_odd, OC2_odd) 신호가 인가된다. 그런데, 도 5의 경우에는 OC2_even 신호와 OC2_odd 신호를 공통으로 사용하므로, 결국 even 드라이버에는 (OC1_even, OC2) 신호가 인가되고, odd 드라이버에는 (OC1_odd, OC2) 신호가 인가된다.
리셋 구간에 있어, 상기 even 드라이버 및 odd 드라이버에 도 5와 같은 제어 신호를 인가함으로써, 상기 even 드라이버에서 대전류가 발생하는 시점과 odd 드라이버에서 대전류가 발생하는 시점에 차이가 나게 되고, 그 결과 리셋 구간에서 대전류가 발생하는 것을 그 절반으로 완화시킬 수 있다.
도 5에서 period 1에서는 even 드라이버 및 odd 드라이버에서 폴링 램프 파형을 생성하고, period 2에서는 리셋용 라이징 램프 파형을 생성하고, period 3에서는 even 드라이버가 접지전위 출력을 유지하고 odd 드라이버는 Vs 전위 출력을 유지한다. period 6은 어드레스 구간을 위한 것이다.
도 6은 even 드라이버 및 odd 드라이버에 서로 다른 제어 신호를 인가하여 리셋 구간에서 대전류 발생을 완화시키는 스캔 구동 신호의 다른 일례를 도시하고 있다.
도 6의 스캔 구동 신호의 경우에는 각 even 및 odd 드라이버에는 2개의 제어 신호로서, even 드라이버에는 (OC1_even, OC2_A) 신호가 인가되고, odd 드라이버에는 (OC1_odd, OC2_B) 신호가 인가된다. 즉, 4개의 독립된 제어 신호들(OC1_even, OC2_A, OC1_odd, OC2_B)이 인가된다.
도 6의 경우에도 상기 even 드라이버에서 대전류가 발생하는 시점과 odd 드라이버에서 대전류가 발생하는 시점에 차이가 나게 하여 리셋 구간에서 대전류가 발생하는 것을 그 절반으로 완화시킬 수 있다. 도 6에서 period 1에서는 even 드라이버 및 odd 드라이버에서 폴링 램프 파형을 생성하고, period 2에서는 리셋용 라이징 램프 파형을 생성하고, period 3에서는 even 드라이버가 접지전위 출력을 유지하고 odd 드라이버는 라이징 램프의 최고 전위를 그대로 유지한다.
도 5 및 도 6의 표에 표시된 state는 두 제어 신호로 지정되는 스캔 드라이버의 상태이며, state들과 두 제어 신호와의 관계는 스캔 드라이버의 종류에 따라 달라질 수 있다.
그러나, 상기 도 5 및 도 6의 방법들은 로직 컨트롤러에서 2개의 그룹에 대한 제어 신호를 따로따로 생성하여야 한다. 비록, 2개의 그룹으로 나눈 경우에는 다소 복잡하더라도 로직 컨트롤러를 변경하여 적용할 수 있지만, 그룹의 개수가 많아지게 되는 경우 로직 컨트롤러에서 제어 신호의 종류를 증가시키는 것은 바람직한 방안이 되지 못한다. 그러나, 패널의 크기가 커지면 2개의 그룹으로 나누어 리셋을 수행하는 것만으로는 대전류의 발생을 충분히 방지하지 못하게 되어, 리셋을 위한 그룹의 증가는 더욱 요망될 수 밖에 없다.
도 7은 본 발명의 사상에 따라 다수개의 스캔 드라이버 그룹들에 서로 다른 제어 신호를 인가하여 구현한 스캔 구동 신호의 생성 원리를 도시하고 있다.
모든 스캔 드라이버 그룹들에는 동일한 제어 신호(OC1, OC2)가 인가되지만, 라이징 램프의 발생을 표시하는 제어 신호의 특정 트랜지션(도면에서는 리셋 파형의 라이징 램프를 위한 예비 레벨 업을 유발하는 period 1에서 period 2로의 트랜지션 및 리셋 파형의 폴링 램프를 유발하는 period 3에서 period 4로의 트랜지션) 시점에, 각 스캔 드라이버 그룹별로 서로 다른 지연시간을 적용한다. 도 7의 표에 표시된 state는 두 제어 신호로 지정되는 스캔 드라이버의 상태이며, state들과 두 제어 신호와의 관계는 스캔 드라이버의 종류에 따라 달라질 수 있다.
도 7에서는 리셋 파형의 폴링 시점 뿐만아니라 리셋 파형의 라이징 시점도 각 스캔 드라이버 그룹별로 서로 다른 시점에 발생함을 알 수 있다. 도 7에서는 제어 신호(OC1, OC2)가 (H, H)로 트랜지션된 후 바로 라이징 램프 파형이 발생하지 않고, (H, H)로 트랜지션에 따라 먼저 구동 파형이 Vsch 전위를 획득하는 예비 레벨 업을 수행한 후, 소정 시간 경과후 라이징 램프 파형은 모든 스캔 드라이버에 거의 동시에 발생하는데, 이는 스캔 드라이버 외에 라이징 램프를 발생시키기 위한 다른 부가 회로와의 관계에 기인한 것이다. 따라서, 상기 다른 부가 회로의 구현에 따라서는 제어 신호(OC1, OC2)가 (H, H)로 트랜지션된 후 바로 라이징 램프가 발생하여, 각 스캔 드라이버 그룹별로 서로 다른 시점에 라이징 램프가 발생하도록 구현할 수도 있다.
도 8은 스캔 드라이버 제어 신호로부터 스캔 구동 신호를 발생시키는 구동 회로 모듈을 도시한다.
도시한 구동회로 모듈은 신호의 흐름 순서대로 기술하면, 규정된 리셋 정책에 따라 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러(20); 상기 스캔 드라이버 제어 기준 신호를 입력받아 소정 시간 지연시켜 출력하기 위한 버퍼 블록(40); 및 상기 버퍼 블록(40)으로부터 지연된 스캔 드라이버 제어 신호를 입력받아 스캔 구동 신호를 생성하는 스캔 드라이버(60-1, 60-2, …,60-n)로 이루어진다. 또한, 상기 버퍼 블록(40)의 지연 동작을 제어하기 위한 지연 제어부(미도시)를 더 포함할 수 있다.
또한, 도 9a 내지 9c에 도시한 바와 같이, 상기 버퍼 블록(40)은, 상기 로직 컨트롤러(20)로부터 입력받는 스캔 드라이버 제어 기준 신호를 버퍼링하기 위한 제1 버퍼(42); 상기 제1 버퍼의 신호를 상기 스캔 드라이버에 인가할 신호 레벨로 변환하기 위한 레벨 시프터(44); 상기 레벨 시프터(44)의 출력 신호를 버퍼링하여 상기 스캔 드라이버에 대한 스캔 드라이버 제어 신호로 출력하기 위한 제2 버퍼(46)를 구비할 수 있다.
상기 제1 버퍼(42; 42′; 42″), 레벨 시프터(44; 44′; 44″), 제2 버퍼(46; 46′; 46″)로 이루어진 버퍼 블록(40)의 경우, 본 발명에 따른 지연 시간 부여는 제1 버퍼(42; 42′; 42″) 또는 제2 버퍼(46; 46′; 46″)에 대하여 수행할 수 있다. 또는 제1 버퍼(42″) 및 제2 버퍼(46″)에 모두 지연 시간 부여 기능을 수행토록 구현할 수도 있는데, 각 트랜지션에 대한 지연 기간 부여를 2개의 버퍼에서 이중으로 수행되도록 구현하거나, 서로 다른 2시점(예컨대, 입력버퍼에서는 라이징 트랜지션, 출력버퍼에서는 폴링 트랜지션)에 대하여 각 버퍼에서 한 시점씩 지연시간을 부여하도록 구현할 수 있다.
도 9a는 제2 버퍼(46)에 본 발명의 사상에 따른 지연 구조를 적용한 경우이고, 도 9b는 제1 버퍼(42′)에 본 발명의 사상에 따른 지연 구조를 적용한 경우이고, 도 9c는 제1 버퍼(42″) 및 제2 버퍼(46″)에 본 발명의 사상에 따른 지연 구조를 적용한 경우이다.
상기 지연 시간을 부여하는 버퍼 구조는 아날로그 회로 또는 디지털 회로를 사용하여 구현할 수 있다.
도 10은 아날로그 회로를 사용하여 구현한 다단 지연 버퍼 구조이다. 도시한 바와 같이 직렬 연결된 다단 아날로그 증폭기(예 : 연산증폭기) 및 출력용 저항과 커패시터의 직렬회로로 서로 다른 지연 시간을 가지는 다단 버퍼 구조를 구현하였다. 도시한 구조에서 출력용 저항 및 커패시터의 연결단에서 인출되는 각 지연된 출력 신호(OC2_1 ~ OC2_8)는 연산 증폭기의 동작에 소요되는 시간의 정수배의 지연 시간을 가지게 된다.
본 발명의 PDP 제어 회로에 적용하는 경우, 도 10의 다단 버퍼 구조의 입력 신호(OC2_org)는 로직 컨트롤러가 출력하는 스캔 드라이버 제어 기준 신호가 되고, 출력 신호(OC2_1 ~ OC2_8)는 8개로 구분된 스캔 드라이버 그룹에 각각 스캔 드라이버 제어 신호로서 인가된다.
도 11은 버퍼용 IC를 이용하여 구현한 다단 지연 버퍼 구조를 도시하고, 도 12는 clocked 버퍼로 구성된 D 플립플롭용 IC를 이용하여 구현한 다단 지연 버퍼 구조를 도시한다. 도시한 구조의 비반전 버퍼용 IC 칩 또는 clocked 버퍼로 구성된 D 플립플롭용 IC를 이용하여, 본 발명의 다단 지연 버퍼 구조를 용이하게 구현할 수 있다. 그러나, 사용하는 IC의 출력이 스캔 드라이버 용으로 부족한 경우에는 레벨 시프터 이전의 제1 버퍼에만 적용하는 것이 바람직하다.
또한, 도시하지는 않았지만, 스캔 드라이버 제어 신호에 대한 트랜지션들 중 시간지연이 필요한 것들에 대해서는 상기 지연 버퍼를 경유하도록 하고, 시간 지연이 필요없는 트랜지션들에 대해서는 상기 지연 버퍼를 경유하지 않고 스캔 드라이버 제어 신호를 바로 패스하는 구조로서 지연 제어 구조가 필요하다.
이를 위해 상기 로직 컨트롤러에서 별도의 지연 제어 신호를 생성하고, 본 발명의 사상에 따른 시간 지연을 수행하는 버퍼(제1 버퍼 및/또는 제2 버퍼)에서 상기 지연 제어 신호에 따라 버퍼링된 신호를 지연하여 출력하거나 바로 출력하도록 하는 구조로 구현할 수 있다.
도 13은 본 실시예에 따른 PDP 제어 회로를 장착한 플라즈마 디스플레이 장치의 배면의 PCB 구조를 도시하고 있다.
도시한 플라즈마 디스플레이 장치는, PDP(미도시); 상기 PDP를 부착 지지하는 샤시 베이스(5); 상기 샤시 베이스(5)에 설치되어 상기 PDP의 전극에 대한 구동 신호를 생성하는 다수개의 스캔 드라이버(160-1~n)를 구비하는 드라이버 보드(16); 상기 샤시 베이스(5)에 설치되며 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러(120)를 구비하는 컨트롤러 보드(12); 및 상기 다수개의 스캔 드라이버(160-1~n)를 2개 이상의 그룹으로 구분하여, 상기 스캔 드라이버 제어 기준 신호에 각 그룹별로 서로 다른 지연 시간을 부여하여, 상기 다수개의 스캔 드라이버(160-1~n)로 전달하는 버퍼 블록을 포함한다.
여기서, 상기 버퍼 블록은, 상기 스캔 드라이버 제어 기준 신호를 버퍼링하는 제1 버퍼(130-1~n); 상기 제1 버퍼(130-1~n)의 신호를 상기 스캔 드라이버(160-1~n)에 인가할 신호 레벨로 변환하기 위한 레벨 시프터(140-1~n); 및 상기 레벨 시프터(140-1~n)의 출력 신호를 버퍼링하여 상기 스캔 드라이버(160-1~n)로 출력하기 위한 제2 버퍼(150-1~n)로 이루어질 수 있다.
상기 컨트롤러 보드(12)에서 드라이버 보드(16)로의 데이터 전송은, 이 둘을 전기적으로 연결시키는 FPC(15, Flexible Printed Circuit)에 의해 이루어지는데(FPC외에도 다른 버스 라인을 형성하는 수단으로 구현가능함은 물론이다), 도면에서는 상기 제1 버퍼(130-1~n)에서 레벨 시프터(140-1~n)로의 데이터 전송 경로를 상기 FPC로 구현하였다. 도면에서, 상기 제1 버퍼(130-1~n)는 상기 컨트롤러 보드(12) 상에 위치하며, 상기 레벨 시프터(140-1~n) 및 제2 버퍼(150-1~n)는 상기 드라이버 보드(16) 상에 위치함을 알 수 있다.
그러나, 경우에 따라서는 레벨 시프터에서 제2 버퍼로의 데이터 전송 경로를 FPC로 구현할 수도 있는데, 이 경우에는 제1 버퍼 및 레벨 시프터가 상기 컨트롤러 보드 상에 위치하고, 제2 버퍼가 상기 드라이버 보드 상에 위치하게 된다.
이제, 도 8의 구조에 의해 수행되는 PDP 구동 방법을 살펴보겠다. 상기 PDP 구동 방법은, 로직 컨트롤러(20)에서 디지털 신호인 스캔 드라이버 제어 기준 신호를 생성하는 단계; 상기 스캔 드라이버 제어 기준 신호를, 적어도 하나 이상의 트랜지션 시점에 지연 시간을 인가하여, 상기 스캔 드라이버(40-1~n)로 전달하는 단계; 상기 스캔 드라이버(40-1~n)에서 지연된 상기 스캔 드라이버 제어 기준 신호에 따라, 아날로그 신호인 스캔 구동 신호를 생성하는 단계; 및 상기 스캔 구동 신호를 PDP의 Y전극에 인가하여 구동시키는 단계를 포함한다.
상기 스캔 드라이버 제어 기준 신호에 지연 시간을 인가하는 동작은, 버퍼 블록(40)에서 수행하는데, 버퍼 블록(40)을 도 9a 내지 9c의 구조로 구현한 경우에는, 상기 로직 컨트롤러에서 출력되는 스캔 드라이버 제어 기준 신호를 제1 버퍼링하여 제1 버퍼링된 신호를 생성하는 단계; 상기 제1 버퍼링된 신호를 레벨 시프트하는 단계; 상기 레벨 시프트된 신호를 제2 버퍼링하여 제2 버퍼링된 신호를 생성하는 단계; 및 상기 제2 버퍼링된 신호를 상기 스캔 드라이버로 전송하는 단계로 이루어진다.
또한, 도 9a 내지 9c의 구조에서 제1 버퍼와 레벨 시프터 간의 데이터 전송 라인이 FPC(Flexible Printed Circuit) 등 비교적 장거리 데이터 전송을 위한 버스 라인인 경우에는, 상기 제1 버퍼링 이후 상기 제1 버퍼링된 신호를 상기 로직 컨트롤러가 장착된 보드에서 상기 스캔 드라이버가 장착된 보드로 전송하고, 레벨 시프트를 수행한다.
반면, 레벨 시프터와 제2 버퍼 간의 데이터 전송 라인이 FPC(Flexible Printed Circuit) 등 비교적 장거리 데이터 전송을 위한 버스 라인인 경우에는, 상기 레벨 시프트 이후 상기 레벨 시프트된 신호를 상기 로직 컨트롤러가 장착된 보드에서 상기 스캔 드라이버가 장착된 보드로 전송하고, 제2 버퍼링을 수행한다.
상기 스캔 드라이버 제어 기준 신호 중 지연 시간이 인가되는 트랜지션 시점은, 도 7의 경우 state 1에서 state 2로의 트랜지션 시점과, state 3에서 state 4로의 트랜지션 시점이다. 또한, 지연 시간의 인가는 제1 버퍼링 단계 및/또는 제2 버퍼링 단계에서 수행될 수 있다.
상기 구성에 따른 본 발명의 PDP 구동 제어 회로 및 구동 방법을 실시함에 의해, PDP 구동에 사용되는 스캔 구동 신호의 리셋 구간에서의 대전류 발생을 완화시킬 수 있는 효과가 있다.
또한, 본 발명은 PDP의 크기가 증가되어도 버퍼의 추가만으로 구동 품질을 유지할 수 있으며, 이에 따라 대형 패널의 개발 및/또는 양산 비용을 절감할 수 있는 효과도 있다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 적어도 2개 이상의 그룹으로 구분되며, 스캔 구동 신호를 생성하는 다수개의 스캔 드라이버;
    상기 스캔 구동 신호 생성의 기준이 되는 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러; 및
    상기 로직 컨트롤러와 상기 다수개의 스캔 드라이버 사이에 배치되며, 상기 스캔 드라이버 제어 기준 신호에 서로 다른 지연시간을 부여하여 상기 스캔 드라이버 제어 기준 신호를 서로 다른 시간에 상기 적어도 두 그룹의 스캔 드라이버들에 각각 인가하는 버퍼 블록을 포함하고,
    상기 버퍼 블록은,
    상기 스캔 드라이버 제어 기준 신호를 버퍼링 하는 제1 버퍼;
    상기 제1 버퍼의 출력 신호를 상기 스캔 드라이버에 인가할 신호 레벨로 변환하는 레벨 시프터; 및
    상기 레벨 시프터의 출력 신호를 버퍼링하여 상기 스캔 드라이버로 출력하는 제2 버퍼를 구비하는 것을 특징으로 하는 PDP 구동 회로.
  4. 제3항에 있어서, 상기 제1 버퍼 또는 제2 버퍼는,
    직렬로 연결된 다단의 D플립플롭을 포함하는 것을 특징으로 하는 PDP 구동 회로.
  5. 제3항에 있어서, 상기 제1 버퍼 또는 제2 버퍼는,
    직렬로 연결된 다단의 연산증폭기를 포함하는 것을 특징으로 하는 PDP 구동 회로.
  6. 삭제
  7. 로직 컨트롤러 및 적어도 두 그룹으로 구분되는 다수개의 스캔 드라이버를 사용하여 PDP를 구동시키는 방법에 있어서,
    (a) 상기 로직 컨트롤러에서 디지털 신호인 스캔 드라이버 제어 기준 신호를 생성하는 단계;
    (b) 상기 로직 컨트롤러와 상기 두 그룹의 스캔 드라이버들 사이에 각각 배치되는 버퍼 블록에서 상기 스캔 드라이버 제어 기준 신호에 지연 시간을 부여하여 상기 스캔 드라이버 제어 기준 신호를 서로 다른 시간에 상기 두 그룹의 스캔 드라이버들로 각각 전달하는 단계;
    (c) 상기 스캔 드라이버 제어 기준 신호에 따라, 상기 스캔 드라이버에서 아날로그 신호인 스캔 구동 신호를 생성하는 단계; 및
    (d) 상기 스캔 구동 신호에 따라 상기 PDP를 구동시키는 단계를 포함하고,
    상기 (b) 단계는,
    (b1) 상기 로직 컨트롤러에서 받은 스캔 드라이버 제어 기준 신호를 제1 버퍼링하여 제1 버퍼링된 신호를 출력하는 단계;
    (b2) 상기 제1 버퍼링된 신호를 레벨 시프트하여 레벨 시프트된 신호를 출력하는 단계;
    (b3) 상기 레벨 시프트된 신호를 제2 버퍼링하여 제2 버퍼링된 신호를 출력하는 단계; 및
    (b4) 상기 제2 버퍼링된 신호를 상기 스캔 드라이버로 전송하는 단계
    를 포함하는 것을 특징으로 하는 PDP 구동 방법.
  8. 제7항에 있어서, 상기 (b1) 단계 또는 (b3) 단계에서,
    상기 스캔 드라이버 제어 기준 신호에 대해 적어도 하나 이상의 트랜지션 시점에 지연 시간이 인가되는 것을 특징으로 하는 PDP 구동 방법.
  9. 제7항에 있어서,
    상기 (b2) 단계 이후, (b3) 단계 이전에,
    전송 라인을 통해 상기 레벨 시프트된 신호를 상기 로직 컨트롤러가 장착된 보드에서 상기 스캔 드라이버가 장착된 보드로 전송하는 단계
    를 더 포함하는 것을 특징으로 하는 PDP 구동 방법.
  10. 제7항에 있어서,
    상기 (b1) 단계 이후, (b2) 단계 이전에,
    전송 라인을 통해 상기 제1 버퍼링된 신호를 상기 로직 컨트롤러가 장착된 보드에서 상기 스캔 드라이버가 장착된 보드로 전송하는 단계
    를 더 포함하는 것을 특징으로 하는 PDP 구동 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 다수개의 방전셀을 구비하며, 상기 각 방전셀에 방전을 일으키는 다수개의 스캔 전극들, 서스테인 전극들 및 어드레스 전극들을 구비하는 PDP;
    상기 PDP에 구동 신호를 인가하는 구동 회로 모듈을 포함하되,
    상기 구동 회로 모듈은,
    상기 스캔 전극들을 2개 이상의 그룹으로 구분하여, 각 그룹별로 리셋 파형, 어드레싱 파형 및 서스테인 파형을 포함하는 스캔 구동 신호를 인가하는 다수개의 스캔 드라이버;
    상기 스캔 구동 신호 생성의 기준이 되는 스캔 드라이버 제어 기준 신호를 생성하는 로직 컨트롤러; 및
    상기 로직 컨트롤로와 상기 다수개의 스캔 드라이버 사이에 배치되며, 상기 스캔 드라이버 제어 기준 신호에 서로 다른 지연시간을 부여하여 상기 스캔 드라이버 제어 기준 신호를 서로 다른 시간에 상기 적어도 두 그룹의 스캔 드라이버들에 각각 인가하는 버퍼 블록을 포함하고,
    상기 구동 회로 모듈은, 상기 다수개의 스캔 드라이버를 구비하는 드라이버 보드; 및 상기 로직 컨트롤러를 구비하는 컨트롤러 보드를 포함하며,
    상기 버퍼 블록은,
    상기 스캔 드라이버 제어 기준 신호를 버퍼링하는 제1 버퍼;
    상기 제1 버퍼의 출력 신호를 상기 스캔 드라이버에 인가할 신호 레벨로 변환하는 레벨 시프터; 및
    상기 레벨 시프터의 출력 신호를 버퍼링하여 상기 스캔 드라이버로 출력하는 제2 버퍼
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 버퍼는 상기 컨트롤러 보드 상에 위치하며,
    상기 레벨 시프터 및 제2 버퍼는 상기 드라이버 보드 상에 위치하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  16. 제14항에 있어서,
    상기 제1 버퍼 및 레벨 시프터는 상기 컨트롤러 보드 상에 위치하며,
    상기 제2 버퍼는 상기 드라이버 보드 상에 위치하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  17. 삭제
  18. 제14항에 있어서, 상기 제1 버퍼 또는 제2 버퍼는,
    직렬로 연결된 다단의 D플립플롭을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  19. 제14항에 있어서, 상기 제1 버퍼 또는 제2 버퍼는,
    직렬로 연결된 다단의 연산증폭기를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  20. 제14항에 있어서,
    상기 컨트롤러 보드와 상기 드라이버 보드가 FPC(Flexible Printed Circuit)에 의해 전기적으로 연결되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  21. 삭제
KR1020070039340A 2007-04-23 2007-04-23 Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치 KR100857677B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070039340A KR100857677B1 (ko) 2007-04-23 2007-04-23 Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치
US12/005,779 US8410997B2 (en) 2007-04-23 2007-12-27 Driving circuit, driving method and plasma display panel having scan line groups receiving reset signals at different times

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070039340A KR100857677B1 (ko) 2007-04-23 2007-04-23 Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치

Publications (1)

Publication Number Publication Date
KR100857677B1 true KR100857677B1 (ko) 2008-09-08

Family

ID=39871729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070039340A KR100857677B1 (ko) 2007-04-23 2007-04-23 Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치

Country Status (2)

Country Link
US (1) US8410997B2 (ko)
KR (1) KR100857677B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201209786A (en) * 2010-08-27 2012-03-01 Chimei Innolux Corp Buffer and display system utilizing the same
GB2583897A (en) * 2019-04-05 2020-11-18 Servomex Group Ltd Glow plasma stabilisation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002140031A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp ディスプレイ装置用駆動装置及びディスプレイ装置
JP2002333860A (ja) * 2001-05-08 2002-11-22 Pioneer Electronic Corp ディスプレイパネルの駆動装置
KR20030014883A (ko) * 2001-08-13 2003-02-20 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR20050102845A (ko) * 2004-04-23 2005-10-27 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치
JP2006058799A (ja) 2004-08-24 2006-03-02 Fuji Electric Device Technology Co Ltd 表示装置駆動用集積回路
KR20070034774A (ko) * 2005-09-26 2007-03-29 엘지전자 주식회사 플라즈마 디스플레이 패널 장치
KR20070059331A (ko) * 2005-12-06 2007-06-12 엘지전자 주식회사 플라즈마 디스플레이 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373726B1 (ko) * 1999-02-27 2003-02-25 삼성에스디아이 주식회사 플라즈마 표시 패널의 구동장치
KR100467452B1 (ko) * 2002-07-16 2005-01-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 그 방법
KR100499099B1 (ko) * 2003-08-27 2005-07-01 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법 및 장치
KR100536224B1 (ko) * 2004-03-04 2005-12-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그의 구동 방법
KR100669409B1 (ko) * 2004-05-20 2007-01-15 삼성에스디아이 주식회사 드라이버 ｉｃ 방열 구조를 갖는 플라즈마 디스플레이 장치
KR100727300B1 (ko) * 2005-09-09 2007-06-12 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR20070062360A (ko) * 2005-12-12 2007-06-15 엘지전자 주식회사 플라즈마 표시장치
KR100659128B1 (ko) * 2005-12-21 2006-12-19 삼성에스디아이 주식회사 디스플레이 패널의 구동장치 및 그 방법
KR100784567B1 (ko) * 2006-03-21 2007-12-11 엘지전자 주식회사 플라즈마 디스플레이 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002140031A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp ディスプレイ装置用駆動装置及びディスプレイ装置
JP2002333860A (ja) * 2001-05-08 2002-11-22 Pioneer Electronic Corp ディスプレイパネルの駆動装置
KR20030014883A (ko) * 2001-08-13 2003-02-20 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR20050102845A (ko) * 2004-04-23 2005-10-27 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치
JP2006058799A (ja) 2004-08-24 2006-03-02 Fuji Electric Device Technology Co Ltd 表示装置駆動用集積回路
KR20070034774A (ko) * 2005-09-26 2007-03-29 엘지전자 주식회사 플라즈마 디스플레이 패널 장치
KR20070059331A (ko) * 2005-12-06 2007-06-12 엘지전자 주식회사 플라즈마 디스플레이 장치

Also Published As

Publication number Publication date
US20080259062A1 (en) 2008-10-23
US8410997B2 (en) 2013-04-02

Similar Documents

Publication Publication Date Title
US6703792B2 (en) Module for mounting driver IC
US7952538B2 (en) Plasma display apparatus and method of driving the same
US7710372B2 (en) PDP data driver, PDP driving method, plasma display device, and control method for the same
KR100857677B1 (ko) Ｐｄｐ 구동 회로, ｐｄｐ 구동 방법 및 플라즈마디스플레이 장치
JP2006317943A (ja) プラズマディスプレイ装置
US8120602B2 (en) Flat panel display with clock being generated insider the data driver using XOR logic with the data signal and a second signal generated from the data signal using a encoding scheme as the two inputs that are transmitted to a clock generator inside the data driver
KR100348966B1 (ko) 플라즈마 디스플레이 패널의 구동장치
JP5023791B2 (ja) プラズマディスプレイ装置
KR100237202B1 (ko) 플라즈마 디스플레이장치
US20080024395A1 (en) Plasma display apparatus
JP2008268794A (ja) プラズマディスプレイ装置の駆動方法
JPWO2008132841A1 (ja) プラズマディスプレイ装置
US20090066679A1 (en) Plasma display device
JP4590220B2 (ja) プラズマディスプレイ装置
KR100237420B1 (ko) 플라즈마 디스플레이장치 및 패널구조
JP2009192779A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
KR100501980B1 (ko) 플라즈마 디스플레이 패널 세트
KR20080018057A (ko) 플라즈마 디스플레이 장치
JP2005084364A (ja) プラズマディスプレイ装置
KR100493620B1 (ko) 플라즈마 디스플레이 패널의 서스테인전류 분산방법 및 장치
EP1699038A1 (en) Column drivers for a plasma display apparatus
KR100509605B1 (ko) 플라즈마 디스플레이 패널의 구동방법과 그 장치
KR100741122B1 (ko) 디스플레이 패널의 구동장치
JP5026682B2 (ja) Ｐｄｐデータドライバ及びこれを用いたプラズマ表示装置
JPWO2007091325A1 (ja) 表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130827

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee