JP2000261739A - プラズマディスプレイの駆動装置 - Google Patents
プラズマディスプレイの駆動装置Info
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- JP2000261739A JP2000261739A JP5820499A JP5820499A JP2000261739A JP 2000261739 A JP2000261739 A JP 2000261739A JP 5820499 A JP5820499 A JP 5820499A JP 5820499 A JP5820499 A JP 5820499A JP 2000261739 A JP2000261739 A JP 2000261739A
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Abstract
(57)【要約】
【課題】 各ＳＦ毎の発光をオン制御またはオフ制御し
て階調表示を行う画像表示装置において、所定の階調を
表示したときにオンになるＳＦのうち、同時にオンにな
る他のＳＦの数が少ないＳＦで書き込み動作が不安定に
なるという問題を解決し、全ての階調での発光状態を安
定にする。 【解決手段】 少数ＳＦアドレスタイミング回路３１
と、ＳＦ切り換え回路３２を設け、同時にオンになる他
のＳＦの数が少ないＳＦのみに限定して、アドレス期間
における書き込みパルスとデータパルスのパルス幅を長
くすることで、同時にオンになる他のＳＦの数が少ない
ＳＦでの書き込み動作を確実に行い、維持放電期間での
放電を安定とし、ＰＤＰ表示装置の発光状態を安定にす
る。
て階調表示を行う画像表示装置において、所定の階調を
表示したときにオンになるＳＦのうち、同時にオンにな
る他のＳＦの数が少ないＳＦで書き込み動作が不安定に
なるという問題を解決し、全ての階調での発光状態を安
定にする。 【解決手段】 少数ＳＦアドレスタイミング回路３１
と、ＳＦ切り換え回路３２を設け、同時にオンになる他
のＳＦの数が少ないＳＦのみに限定して、アドレス期間
における書き込みパルスとデータパルスのパルス幅を長
くすることで、同時にオンになる他のＳＦの数が少ない
ＳＦでの書き込み動作を確実に行い、維持放電期間での
放電を安定とし、ＰＤＰ表示装置の発光状態を安定にす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に用いら
れるプラズマディスプレイの駆動装置に関する。
れるプラズマディスプレイの駆動装置に関する。
【０００２】
【従来の技術】近年、画像表示システムにおいては大型
化、薄型化が進む傾向にある。それ故に画面サイズが大
きくなっても様々な映像ソースに対して安定な表示動作
が求められるため、プラズマディスプレイパネル（以下
ＰＤＰという）表示システムに関しても各種映像ソース
に対応する安定した表示動作が要求される。
化、薄型化が進む傾向にある。それ故に画面サイズが大
きくなっても様々な映像ソースに対して安定な表示動作
が求められるため、プラズマディスプレイパネル（以下
ＰＤＰという）表示システムに関しても各種映像ソース
に対応する安定した表示動作が要求される。
【０００３】従来、ＰＤＰ表示システムの安定した表示
動作は特開平１０−８３１５９号公報に記載されたもの
が知られている。以下に、従来のＰＤＰ表示システムに
ついて説明する。
動作は特開平１０−８３１５９号公報に記載されたもの
が知られている。以下に、従来のＰＤＰ表示システムに
ついて説明する。
【０００４】図１１は従来のＰＤＰ表示システムの構造
を示す機能ブロック図である。図１１において、１１は
行電極１３及び列電極１４からなる交流放電型プラズマ
ディスプレイパネル（以下ＡＣ方式ＰＤＰという）で、
１は入力されるビデオ信号１６から映像表示の水平及び
垂直の位相やパルス幅を制御する同期信号１７を出力す
る同期分離回路で、２は同期信号１７からＡＣ方式ＰＤ
Ｐ１１の駆動動作の基準となるクロック信号１８とタイ
ミングパルス信号１９を出力するタイミングパルス発生
回路で、３はアナログのビデオ信号１６をクロック信号
１８をもとにデジタルのデジタルビデオ信号２０に変換
するＡ／Ｄ変換回路である。
を示す機能ブロック図である。図１１において、１１は
行電極１３及び列電極１４からなる交流放電型プラズマ
ディスプレイパネル（以下ＡＣ方式ＰＤＰという）で、
１は入力されるビデオ信号１６から映像表示の水平及び
垂直の位相やパルス幅を制御する同期信号１７を出力す
る同期分離回路で、２は同期信号１７からＡＣ方式ＰＤ
Ｐ１１の駆動動作の基準となるクロック信号１８とタイ
ミングパルス信号１９を出力するタイミングパルス発生
回路で、３はアナログのビデオ信号１６をクロック信号
１８をもとにデジタルのデジタルビデオ信号２０に変換
するＡ／Ｄ変換回路である。
【０００５】４はデジタルビデオ信号２０の画像データ
を一定期間保持し、画像処理を行う書き込みパルス２２
とＡＣ方式ＰＤＰ１１の駆動タイミングにあわせて画像
処理後のデータを読み出すメモリ出力信号２３を出力す
るフレームメモリで、５はタイミングパルス信号１９と
書き込み信号２２をもとにフレームメモリ４に一定期間
保持された画像データを読み出す読み出し信号２１を出
力するメモリ制御回路である。
を一定期間保持し、画像処理を行う書き込みパルス２２
とＡＣ方式ＰＤＰ１１の駆動タイミングにあわせて画像
処理後のデータを読み出すメモリ出力信号２３を出力す
るフレームメモリで、５はタイミングパルス信号１９と
書き込み信号２２をもとにフレームメモリ４に一定期間
保持された画像データを読み出す読み出し信号２１を出
力するメモリ制御回路である。
【０００６】６はメモリ出力信号２３をもとにＡＣ方式
ＰＤＰ１１の列電極１４に印加する画素データパルスの
出力タイミングを制御する列電極制御信号２５を出力す
る出力処理回路で、７はタイミングパルス信号１９をも
とにＡＣ方式ＰＤＰ１１の行電極１３に印加する駆動パ
ルスの出力タイミングを制御する行電極制御信号２６と
行電極１３に印加する駆動パルスと列電極１４に印加す
る画素データパルスの書き込みタイミングを制御するタ
イミング信号２４を出力する読み出しタイミング回路で
ある。
ＰＤＰ１１の列電極１４に印加する画素データパルスの
出力タイミングを制御する列電極制御信号２５を出力す
る出力処理回路で、７はタイミングパルス信号１９をも
とにＡＣ方式ＰＤＰ１１の行電極１３に印加する駆動パ
ルスの出力タイミングを制御する行電極制御信号２６と
行電極１３に印加する駆動パルスと列電極１４に印加す
る画素データパルスの書き込みタイミングを制御するタ
イミング信号２４を出力する読み出しタイミング回路で
ある。
【０００７】１０は行電極制御信号２６をもとにＡＣ方
式ＰＤＰ１１の行電極１３に駆動パルスを印加する行電
極駆動パルス発生回路で、１２は列電極制御信号２５を
もとにＡＣ方式ＰＤＰ１１の列電極１４に画素データパ
ルスを印加する画素データパルス発生回路である。
式ＰＤＰ１１の行電極１３に駆動パルスを印加する行電
極駆動パルス発生回路で、１２は列電極制御信号２５を
もとにＡＣ方式ＰＤＰ１１の列電極１４に画素データパ
ルスを印加する画素データパルス発生回路である。
【０００８】図１２は従来のＰＤＰ表示システムの動作
説明のための各種パルスのタイミング図である。図１２
に示すアドレス期間において、図１１に示す列電極Ｄ１
に印加する走査第１ライン用のデータパルスをＤＰ１と
し、同様に走査第２ライン用のデータパルスをＤＰ２、
走査第ｎライン用のデータパルスをＤＰｎとし、図１１
に示す行電極Ｙ１からＹｎに印加する書き込みパルスを
ＳＰとする。
説明のための各種パルスのタイミング図である。図１２
に示すアドレス期間において、図１１に示す列電極Ｄ１
に印加する走査第１ライン用のデータパルスをＤＰ１と
し、同様に走査第２ライン用のデータパルスをＤＰ２、
走査第ｎライン用のデータパルスをＤＰｎとし、図１１
に示す行電極Ｙ１からＹｎに印加する書き込みパルスを
ＳＰとする。
【０００９】また、図１２に示す維持放電期間におい
て、図１１に示す列電極Ｄ１に印加するアドレスパルス
をＡＰとし、図１１に示す行電極Ｘ１に印加する最初の
維持放電パルスをＩＰｘ１、第２の維持放電パルスをＩ
Ｐｘ２、最後の維持放電パルスをＩＰｘｊとし、図１１
に示す行電極Ｙ１に印加する最初の維持放電パルスをＩ
Ｐｙ１、第２の維持放電パルスをＩＰｙ２、最後の維持
放電パルスをＩＰｘｊとする。前記ＩＰｘｊは１つ前の
放電維持パルスＩＰｙｊ−１に比べパルス幅が短い。
て、図１１に示す列電極Ｄ１に印加するアドレスパルス
をＡＰとし、図１１に示す行電極Ｘ１に印加する最初の
維持放電パルスをＩＰｘ１、第２の維持放電パルスをＩ
Ｐｘ２、最後の維持放電パルスをＩＰｘｊとし、図１１
に示す行電極Ｙ１に印加する最初の維持放電パルスをＩ
Ｐｙ１、第２の維持放電パルスをＩＰｙ２、最後の維持
放電パルスをＩＰｘｊとする。前記ＩＰｘｊは１つ前の
放電維持パルスＩＰｙｊ−１に比べパルス幅が短い。
【００１０】また、図１２に示すアドレス期間におい
て、ＡＣ方式ＰＤＰ１１に壁電荷を形成するために、図
１１に示す行電極Ｙ１に印加する壁電荷形成パルスをＰ
Ｐとする。また、図１２に示す一斉リセット期間におい
て不要な壁電荷を消去するために、図１１に示す行電極
Ｘ１に印加する壁電荷消去パルスをＲＰｘ１、ＲＰｘ２
とし、図１１に示す行電極Ｙ１に印加する壁電荷消去パ
ルスをＲＰｙとする。
て、ＡＣ方式ＰＤＰ１１に壁電荷を形成するために、図
１１に示す行電極Ｙ１に印加する壁電荷形成パルスをＰ
Ｐとする。また、図１２に示す一斉リセット期間におい
て不要な壁電荷を消去するために、図１１に示す行電極
Ｘ１に印加する壁電荷消去パルスをＲＰｘ１、ＲＰｘ２
とし、図１１に示す行電極Ｙ１に印加する壁電荷消去パ
ルスをＲＰｙとする。
【００１１】以上のように構成された従来のＰＤＰ表示
システムについて、図１１から図１２を用いてその動作
について説明する。
システムについて、図１１から図１２を用いてその動作
について説明する。
【００１２】入力された前記ビデオ信号１６をもとに同
期分離回路１から映像表示の水平及び垂直の位相やパル
ス幅を制御する同期信号１７が出力される。同期信号１
７をもとにタイミングパルス発生回路２から各種駆動パ
ルスの位相及びパルス幅を制御するクロック信号１８と
タイミングパルス１９が出力される。
期分離回路１から映像表示の水平及び垂直の位相やパル
ス幅を制御する同期信号１７が出力される。同期信号１
７をもとにタイミングパルス発生回路２から各種駆動パ
ルスの位相及びパルス幅を制御するクロック信号１８と
タイミングパルス１９が出力される。
【００１３】アナログのビデオ信号１６はクロック信号
１８をもとにＡ／Ｄ変換回路４でデジタルのデジタルビ
デオ信号２０に変換され、変換されたデジタルビデオ信
号２０はメモリ制御回路５、フレームメモリ４で一定期
間保持し画像処理を行いフレームメモリ４からメモリ出
力信号２３として出力される。
１８をもとにＡ／Ｄ変換回路４でデジタルのデジタルビ
デオ信号２０に変換され、変換されたデジタルビデオ信
号２０はメモリ制御回路５、フレームメモリ４で一定期
間保持し画像処理を行いフレームメモリ４からメモリ出
力信号２３として出力される。
【００１４】ＡＣ方式ＰＤＰ１１の行電極側では、タイ
ミングパルス信号１９をもとに読み出しタイミング回路
７から、行電極１３に印加する駆動パルスと列電極１４
に印加する画素データパルスの書き込みタイミングを制
御する読み出しタイミング信号２４と、行電極１３に印
加する駆動パルスの駆動タイミングを制御する行電極制
御信号２６が出力され、行電極制御信号２６をもとに行
電極駆動パルス発生回路１０からＡＣ方式ＰＤＰ１１の
行電極１３に駆動パルスが出力される。
ミングパルス信号１９をもとに読み出しタイミング回路
７から、行電極１３に印加する駆動パルスと列電極１４
に印加する画素データパルスの書き込みタイミングを制
御する読み出しタイミング信号２４と、行電極１３に印
加する駆動パルスの駆動タイミングを制御する行電極制
御信号２６が出力され、行電極制御信号２６をもとに行
電極駆動パルス発生回路１０からＡＣ方式ＰＤＰ１１の
行電極１３に駆動パルスが出力される。
【００１５】また、ＡＣ方式ＰＤＰ１１の列電極側で
は、メモリ出力信号２３と読み出しタイミング信号２４
をもとに出力処理回路６から列電極１４に印加する画素
データパルスのタイミングを制御する列電極制御信号２
５が出力され、列電極制御信号２５をもとに画素データ
パルス発生回路１２からＡＣ方式ＰＤＰ１１の列電極１
４に画素データパルスが出力される。
は、メモリ出力信号２３と読み出しタイミング信号２４
をもとに出力処理回路６から列電極１４に印加する画素
データパルスのタイミングを制御する列電極制御信号２
５が出力され、列電極制御信号２５をもとに画素データ
パルス発生回路１２からＡＣ方式ＰＤＰ１１の列電極１
４に画素データパルスが出力される。
【００１６】図１２において、図１１に示す行電極Ｙ１
の維持放電期間において最後に印加される放電維持パル
スＩＰｙｊのパルス幅をその前に印加される放電維持パ
ルスＩＰｙｊ−１のパルスに比べて短くすると共に、最
後に印加される維持放電パルスＩＰｙｊと同時に図１１
に示す列電極ＤｎにアドレスパルスＡＰを印加して行電
極対及び列電極間に放電を生じさせることで、点灯画素
セルと消灯画素セルの壁電荷の状態を均一にする。
の維持放電期間において最後に印加される放電維持パル
スＩＰｙｊのパルス幅をその前に印加される放電維持パ
ルスＩＰｙｊ−１のパルスに比べて短くすると共に、最
後に印加される維持放電パルスＩＰｙｊと同時に図１１
に示す列電極ＤｎにアドレスパルスＡＰを印加して行電
極対及び列電極間に放電を生じさせることで、点灯画素
セルと消灯画素セルの壁電荷の状態を均一にする。
【００１７】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、入力信号の１フィールドを複数個のＳＦに
分割し、前記各ＳＦ毎の発光をオン制御またはオフ制御
して階調表示を行う画像表示装置において、図１３に示
すように所定の階調を表示したときにオンになるＳＦの
うち、ＳＦ１、ＳＦ２、ＳＦ３という単独でオンになる
ＳＦが発生する。
の構成では、入力信号の１フィールドを複数個のＳＦに
分割し、前記各ＳＦ毎の発光をオン制御またはオフ制御
して階調表示を行う画像表示装置において、図１３に示
すように所定の階調を表示したときにオンになるＳＦの
うち、ＳＦ１、ＳＦ２、ＳＦ３という単独でオンになる
ＳＦが発生する。
【００１８】何かの理由により単独でオンになるべきＳ
Ｆがオフになると、所定の輝度比が大きくなり視覚上大
きく目立つ。従って、所定の階調を表示したときにオン
になるＳＦのうち、特に同時にオンになる他のＳＦの数
が少ないＳＦでの書き込み動作が不安定になると、ＰＤ
Ｐ表示装置の発光状態が大きく乱れるという問題点を有
している。
Ｆがオフになると、所定の輝度比が大きくなり視覚上大
きく目立つ。従って、所定の階調を表示したときにオン
になるＳＦのうち、特に同時にオンになる他のＳＦの数
が少ないＳＦでの書き込み動作が不安定になると、ＰＤ
Ｐ表示装置の発光状態が大きく乱れるという問題点を有
している。
【００１９】また、上記の従来の構成では、アドレス放
電を確実に動作させるために全てのＳＦで書き込み時間
を一様に長くすると、走査線数の多い映像信号を入力し
たときデータ書き込みが全て終了するまでの時間が走査
線数に比例して長くなり、図１４に示すように１フィー
ルドの駆動時間内にデータの書き込みを終了させること
ができなくなるという問題点を有している。
電を確実に動作させるために全てのＳＦで書き込み時間
を一様に長くすると、走査線数の多い映像信号を入力し
たときデータ書き込みが全て終了するまでの時間が走査
線数に比例して長くなり、図１４に示すように１フィー
ルドの駆動時間内にデータの書き込みを終了させること
ができなくなるという問題点を有している。
【００２０】
【課題を解決するための手段】この課題を解決するため
に、本発明（請求項１）は、入力信号の１フィールドを
複数個のＳＦに分割し、前記各ＳＦ毎の発光をオン制御
またはオフ制御して階調表示を行う画像表示装置におい
て、少数ＳＦ駆動装置とＳＦ切り換え装置を用いて、所
定の階調を表示したときにオンになるＳＦのうち、同時
にオンになる他のＳＦの数が少ないＳＦのみに限定し
て、その他のＳＦと異なる駆動タイミングで前記ＰＤＰ
を駆動するよう構成したものである。
に、本発明（請求項１）は、入力信号の１フィールドを
複数個のＳＦに分割し、前記各ＳＦ毎の発光をオン制御
またはオフ制御して階調表示を行う画像表示装置におい
て、少数ＳＦ駆動装置とＳＦ切り換え装置を用いて、所
定の階調を表示したときにオンになるＳＦのうち、同時
にオンになる他のＳＦの数が少ないＳＦのみに限定し
て、その他のＳＦと異なる駆動タイミングで前記ＰＤＰ
を駆動するよう構成したものである。
【００２１】また、本発明（請求項２）は、入力信号の
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦアドレスタイミング回路と
ＳＦ切り換え回路を用いて、所定の階調を表示したとき
にオンになるＳＦのうち、同時にオンになる他のＳＦの
数が少ないＳＦのみに限定して、前記行電極に印加する
書き込みパルスと前記列電極に印加するデータパルスの
パルス幅を長くするよう構成したものである。
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦアドレスタイミング回路と
ＳＦ切り換え回路を用いて、所定の階調を表示したとき
にオンになるＳＦのうち、同時にオンになる他のＳＦの
数が少ないＳＦのみに限定して、前記行電極に印加する
書き込みパルスと前記列電極に印加するデータパルスの
パルス幅を長くするよう構成したものである。
【００２２】また、本発明（請求項３）は、入力信号の
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ維持放電タイミング回路と
ＳＦ切り換え回路を用いて、所定の階調を表示したとき
にオンになるＳＦのうち、同時にオンになる他のＳＦの
数が少ないＳＦのみに限定して、前記行電極に印加する
最初の維持放電パルスのパルス幅を長くするよう構成し
たものである。
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ維持放電タイミング回路と
ＳＦ切り換え回路を用いて、所定の階調を表示したとき
にオンになるＳＦのうち、同時にオンになる他のＳＦの
数が少ないＳＦのみに限定して、前記行電極に印加する
最初の維持放電パルスのパルス幅を長くするよう構成し
たものである。
【００２３】また、本発明（請求項４）は、入力信号の
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ壁電荷形成タイミング回路
とＳＦ切り換え回路を用いて、所定の階調を表示したと
きにオンになるＳＦのうち、同時にオンになる他のＳＦ
の数が少ないＳＦのみに限定して、前記行電極に印加す
る壁電荷形成パルスのパルス幅を長くするよう構成した
ものである。
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ壁電荷形成タイミング回路
とＳＦ切り換え回路を用いて、所定の階調を表示したと
きにオンになるＳＦのうち、同時にオンになる他のＳＦ
の数が少ないＳＦのみに限定して、前記行電極に印加す
る壁電荷形成パルスのパルス幅を長くするよう構成した
ものである。
【００２４】また、本発明（請求項５）は、入力信号の
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ壁電荷消去タイミング回路
とＳＦ切り換え回路を用いて、所定の階調を表示したと
きにオンになるＳＦのうち、同時にオンになる他のＳＦ
の数が少ないＳＦのみに限定して、前記行電極に印加す
る壁電荷消去パルスのパルス幅を長くするよう構成した
ものである。
１フィールドを複数個のＳＦに分割し、前記各ＳＦ毎の
発光をオン制御またはオフ制御して階調表示を行う画像
表示装置において、少数ＳＦ壁電荷消去タイミング回路
とＳＦ切り換え回路を用いて、所定の階調を表示したと
きにオンになるＳＦのうち、同時にオンになる他のＳＦ
の数が少ないＳＦのみに限定して、前記行電極に印加す
る壁電荷消去パルスのパルス幅を長くするよう構成した
ものである。
【００２５】本発明（請求項１）は、同時にオンになる
他のＳＦの数が少ないＳＦのみに限定して、その他のＳ
Ｆと異なる駆動タイミングで駆動することで、同時にオ
ンになる他のＳＦの数が少ないＳＦでの発光状態を安定
にすることができる。
他のＳＦの数が少ないＳＦのみに限定して、その他のＳ
Ｆと異なる駆動タイミングで駆動することで、同時にオ
ンになる他のＳＦの数が少ないＳＦでの発光状態を安定
にすることができる。
【００２６】本発明（請求項２）は、同時にオンになる
他のＳＦの数が少ないＳＦのみに限定して、前記アドレ
ス期間における書き込みパルスとデータパルスのパルス
幅を長くすることで、同時にオンになる他のＳＦの数が
少ないＳＦで単独でオンになるべきＳＦが確実にオンに
なり、所定の輝度比に差が生じないため、ＰＤＰ表示装
置の発光状態を安定にすることができる。
他のＳＦの数が少ないＳＦのみに限定して、前記アドレ
ス期間における書き込みパルスとデータパルスのパルス
幅を長くすることで、同時にオンになる他のＳＦの数が
少ないＳＦで単独でオンになるべきＳＦが確実にオンに
なり、所定の輝度比に差が生じないため、ＰＤＰ表示装
置の発光状態を安定にすることができる。
【００２７】本発明（請求項３）は、同時にオンになる
他のＳＦの数が少ないＳＦのみに限定し、さらに前記維
持放電期間における最初の維持放電パルスに限定してパ
ルス幅を長くすることで、走査ライン数に依存する前記
書き込みパルスに比べほとんど駆動時間の増加をともな
わないため、わずかなパルス幅の変更でＰＤＰ表示装置
の発光状態を安定にすることができる。
他のＳＦの数が少ないＳＦのみに限定し、さらに前記維
持放電期間における最初の維持放電パルスに限定してパ
ルス幅を長くすることで、走査ライン数に依存する前記
書き込みパルスに比べほとんど駆動時間の増加をともな
わないため、わずかなパルス幅の変更でＰＤＰ表示装置
の発光状態を安定にすることができる。
【００２８】本発明（請求項４）は、同時にオンになる
他のＳＦの数が少ないＳＦのみに限定し、さらに前記ア
ドレス期間における壁電荷形成パルスに限定してパルス
幅を長くすることで、走査ライン数に依存する前記書き
込みパルスに比べほとんど駆動時間の増加をともなわな
いため、わずかなパルス幅の変更でＰＤＰ表示装置の発
光状態を安定にすることができる。
他のＳＦの数が少ないＳＦのみに限定し、さらに前記ア
ドレス期間における壁電荷形成パルスに限定してパルス
幅を長くすることで、走査ライン数に依存する前記書き
込みパルスに比べほとんど駆動時間の増加をともなわな
いため、わずかなパルス幅の変更でＰＤＰ表示装置の発
光状態を安定にすることができる。
【００２９】本発明（請求項５）は、同時にオンになる
他のＳＦの数が少ないＳＦのみに限定し、さらに一斉リ
セット期間における壁電荷消去パルスに限定してパルス
幅を長くすることで、走査ライン数に依存する前記書き
込みパルスに比べほとんど駆動時間の増加をともなわな
いため、わずかなパルス幅の変更でＰＤＰ表示装置の発
光状態を安定にすることができる。
他のＳＦの数が少ないＳＦのみに限定し、さらに一斉リ
セット期間における壁電荷消去パルスに限定してパルス
幅を長くすることで、走査ライン数に依存する前記書き
込みパルスに比べほとんど駆動時間の増加をともなわな
いため、わずかなパルス幅の変更でＰＤＰ表示装置の発
光状態を安定にすることができる。
【００３０】
【発明の実施の形態】（実施例１）以下本発明の第１の
実施の形態について、図面を参照しながら説明する。
実施の形態について、図面を参照しながら説明する。
【００３１】図１は本発明の第１の実施の形態を示すＰ
ＤＰ表示システムの機能ブロック図であり、図２は第１
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図であり、図３は第１の実施の形態を示すＰ
ＤＰ表示システムの各ＳＦ単位のタイミング図であり、
図１３はＰＤＰ表示システムのデジタル映像信号の映像
レベルに対する発光パルス数を示す図である。
ＤＰ表示システムの機能ブロック図であり、図２は第１
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図であり、図３は第１の実施の形態を示すＰ
ＤＰ表示システムの各ＳＦ単位のタイミング図であり、
図１３はＰＤＰ表示システムのデジタル映像信号の映像
レベルに対する発光パルス数を示す図である。
【００３２】図１において、１〜２６は従来の技術にお
ける各種機能ブロック及び各種信号を示している。
ける各種機能ブロック及び各種信号を示している。
【００３３】図１に示す第１の実施の形態において、従
来の技術に付加した３１はＡＣ方式ＰＤＰ１１の駆動動
作の基準となるタイミングパルス信号１９をもとに、所
定の階調を表示したときにオンになるＳＦのうち、同時
にオンになる他のＳＦの数が少ないＳＦ（以下少数ＳＦ
という）の前記アドレス期間において、列電極１４に印
加される前記画素データパルスの書き込みタイミングを
制御する少数ＳＦタイミングパルス信号３７を出力する
少数ＳＦアドレスタイミング回路である。
来の技術に付加した３１はＡＣ方式ＰＤＰ１１の駆動動
作の基準となるタイミングパルス信号１９をもとに、所
定の階調を表示したときにオンになるＳＦのうち、同時
にオンになる他のＳＦの数が少ないＳＦ（以下少数ＳＦ
という）の前記アドレス期間において、列電極１４に印
加される前記画素データパルスの書き込みタイミングを
制御する少数ＳＦタイミングパルス信号３７を出力する
少数ＳＦアドレスタイミング回路である。
【００３４】３２は所定の階調を表示したときにオンに
なるＳＦのうち、同時にオンになる他のＳＦの数の大小
で前記少数ＳＦとその他のＳＦとを切り換える切り換え
信号３８をもとに、同時にオンになる他のＳＦの数が少
ないＳＦの時には書き込み時間を長くする少数ＳＦタイ
ミングパルス信号３７を、同時にオンになる他のＳＦの
数が多いＳＦの時には従来の書き込み時間にするタイミ
ングパルス１９をＡＣ方式ＰＤＰ１１の駆動タイミング
を制御するタイミング制御信号３７として出力し、書き
込みタイミングを切り換えるＳＦ切り換えスイッチであ
る。
なるＳＦのうち、同時にオンになる他のＳＦの数の大小
で前記少数ＳＦとその他のＳＦとを切り換える切り換え
信号３８をもとに、同時にオンになる他のＳＦの数が少
ないＳＦの時には書き込み時間を長くする少数ＳＦタイ
ミングパルス信号３７を、同時にオンになる他のＳＦの
数が多いＳＦの時には従来の書き込み時間にするタイミ
ングパルス１９をＡＣ方式ＰＤＰ１１の駆動タイミング
を制御するタイミング制御信号３７として出力し、書き
込みタイミングを切り換えるＳＦ切り換えスイッチであ
る。
【００３５】３３はタイミング制御信号３７をもとに、
行電極１３に印加する駆動パルスを制御する行電極制御
信号４０と、列電極１４に印加する画素データパルスと
行電極１３に印加する駆動パルスの書き込みタイミング
を制御する読み出しタイミング信号３８を出力する読み
出しタイミング回路で、３４は読み出しタイミング信号
３８をもとに、列電極１４に印加する画素データパルス
を制御する列電極制御信号３９を出力する出力処理回路
である。
行電極１３に印加する駆動パルスを制御する行電極制御
信号４０と、列電極１４に印加する画素データパルスと
行電極１３に印加する駆動パルスの書き込みタイミング
を制御する読み出しタイミング信号３８を出力する読み
出しタイミング回路で、３４は読み出しタイミング信号
３８をもとに、列電極１４に印加する画素データパルス
を制御する列電極制御信号３９を出力する出力処理回路
である。
【００３６】また、図２に示す少数ＳＦ時のアドレス期
間において、ＡＣ方式ＰＤＰ１１でのデータ書き込み動
作を確実にするために、従来のデータパルスＤＰよりパ
ルス幅を長くした図１に示す列電極Ｄ１に印加する走査
第１ライン用のデータパルスをＳＤＰ１とし、同様に走
査第２ライン用のデータパルスをＳＤＰ２、走査第ｎラ
イン用のデータパルスをＳＤＰｎとし、従来の書き込み
パルスＳＰよりパルス幅を長くした図１に示す行電極Ｙ
１からＹｎに印加する書き込みパルスをＳＳＰとする。
間において、ＡＣ方式ＰＤＰ１１でのデータ書き込み動
作を確実にするために、従来のデータパルスＤＰよりパ
ルス幅を長くした図１に示す列電極Ｄ１に印加する走査
第１ライン用のデータパルスをＳＤＰ１とし、同様に走
査第２ライン用のデータパルスをＳＤＰ２、走査第ｎラ
イン用のデータパルスをＳＤＰｎとし、従来の書き込み
パルスＳＰよりパルス幅を長くした図１に示す行電極Ｙ
１からＹｎに印加する書き込みパルスをＳＳＰとする。
【００３７】上記のように構成された第１の実施の形態
について、図１から図３と図１３を用いて以下その動作
を説明する。
について、図１から図３と図１３を用いて以下その動作
を説明する。
【００３８】図１３に示すように、入力信号の１フィー
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
アドレスタイミング回路３１は、前記ＳＦ１、ＳＦ２、
ＳＦ３のアドレス期間での書き込みパルスとデータパル
スのパルス幅を書き込み動作が確実に行える長さにする
少数ＳＦタイミング信号３５を出力する。
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
アドレスタイミング回路３１は、前記ＳＦ１、ＳＦ２、
ＳＦ３のアドレス期間での書き込みパルスとデータパル
スのパルス幅を書き込み動作が確実に行える長さにする
少数ＳＦタイミング信号３５を出力する。
【００３９】また、図１３に示すＳＦ４のように同時に
オンになる他のＳＦが存在するＳＦのアドレス期間での
書き込みパルスとデータパルスのパルス幅はタイミング
パルス１９をもとに従来のパルス幅のままになる。
オンになる他のＳＦが存在するＳＦのアドレス期間での
書き込みパルスとデータパルスのパルス幅はタイミング
パルス１９をもとに従来のパルス幅のままになる。
【００４０】ＳＦ切り換えスイッチ３２は、１フィール
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号３５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号３６で切り換え、タイミング制御信
号３７として出力する。
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号３５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号３６で切り換え、タイミング制御信
号３７として出力する。
【００４１】タイミング制御信号３７をもとに、ＡＣ方
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
３３から出力される行電極制御信号４０をもとに、図２
に示す駆動パルスが印加される。
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
３３から出力される行電極制御信号４０をもとに、図２
に示す駆動パルスが印加される。
【００４２】また、タイミング制御信号３７をもとに、
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路３４
から出力される列電極制御信号３９をもとに、図２に示
す画素データパルスが印加される。
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路３４
から出力される列電極制御信号３９をもとに、図２に示
す画素データパルスが印加される。
【００４３】図２において、前記少数ＳＦのアドレス期
間におけるデータパルスＳＤＰｎと書き込みパルスＳＳ
Ｐのパルス幅を、他のＳＦのアドレス期間におけるデー
タパルスＤＰｎと書き込みパルスＳＰのパルス幅に比べ
て長くすることで、同時にオンになる他のＳＦの数が少
ないＳＦで単独でオンになるべきＳＦが確実にオンにな
り、所定の輝度比に差が生じないため、ＰＤＰ表示装置
の発光状態を安定にすることができる。
間におけるデータパルスＳＤＰｎと書き込みパルスＳＳ
Ｐのパルス幅を、他のＳＦのアドレス期間におけるデー
タパルスＤＰｎと書き込みパルスＳＰのパルス幅に比べ
て長くすることで、同時にオンになる他のＳＦの数が少
ないＳＦで単独でオンになるべきＳＦが確実にオンにな
り、所定の輝度比に差が生じないため、ＰＤＰ表示装置
の発光状態を安定にすることができる。
【００４４】（実施の形態２）以下本発明の第２の実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００４５】図４は本発明の第２の実施の形態を示すＰ
ＤＰ表示システムの機能ブロック図であり、図５は第２
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図であり、図６は第２の実施の形態を示すＰ
ＤＰ表示システムの各ＳＦ単位のタイミング図である。
ＤＰ表示システムの機能ブロック図であり、図５は第２
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図であり、図６は第２の実施の形態を示すＰ
ＤＰ表示システムの各ＳＦ単位のタイミング図である。
【００４６】図４において、１〜２６は従来の技術にお
ける各種機能ブロック及び各種信号を示している。
ける各種機能ブロック及び各種信号を示している。
【００４７】また、図５に示す前記少数ＳＦ時の維持放
電期間において、ＡＣ方式ＰＤＰ１１でアドレス期間か
ら維持放電期間への壁電荷の移行を確実に行うために、
従来の最初の維持放電パルスＩＰｘ１よりパルス幅を長
くした図４に示す行電極Ｘ１に印加する最初の維持放電
パルスをＳＩＰｘ１とする。
電期間において、ＡＣ方式ＰＤＰ１１でアドレス期間か
ら維持放電期間への壁電荷の移行を確実に行うために、
従来の最初の維持放電パルスＩＰｘ１よりパルス幅を長
くした図４に示す行電極Ｘ１に印加する最初の維持放電
パルスをＳＩＰｘ１とする。
【００４８】上記のように構成された第２の実施の形態
について、図４から図６と図１３を用いて以下その動作
を説明する。
について、図４から図６と図１３を用いて以下その動作
を説明する。
【００４９】図１３に示すように、入力信号の１フィー
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
維持放電タイミング回路４１は、前記ＳＦ１、ＳＦ２、
ＳＦ３の維持放電期間での最初の維持放電パルスのパル
ス幅をデータ書き込みから発光動作に確実に移行できる
長さにする少数ＳＦタイミングパルス信号４５を出力す
る。
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
維持放電タイミング回路４１は、前記ＳＦ１、ＳＦ２、
ＳＦ３の維持放電期間での最初の維持放電パルスのパル
ス幅をデータ書き込みから発光動作に確実に移行できる
長さにする少数ＳＦタイミングパルス信号４５を出力す
る。
【００５０】また、図１３に示すＳＦ４のように同時に
オンになる他のＳＦが存在するＳＦの維持放電期間での
最初の維持放電パルスのパルス幅はタイミングパルス信
号１９をもとに従来のパルス幅のままになる。
オンになる他のＳＦが存在するＳＦの維持放電期間での
最初の維持放電パルスのパルス幅はタイミングパルス信
号１９をもとに従来のパルス幅のままになる。
【００５１】ＳＦ切り換えスイッチ４２は、１フィール
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号４５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号４６で切り換え、タイミング制御信
号４７として出力する。
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号４５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号４６で切り換え、タイミング制御信
号４７として出力する。
【００５２】タイミング制御信号４７をもとに、ＡＣ方
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
４３から出力される行電極制御信号５０をもとに、図５
に示す駆動パルスが印加される。
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
４３から出力される行電極制御信号５０をもとに、図５
に示す駆動パルスが印加される。
【００５３】また、タイミング制御信号４７をもとに、
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路４４
から出力される列電極制御信号４９をもとに、図５に示
す画素データパルスが印加される。
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路４４
から出力される列電極制御信号４９をもとに、図５に示
す画素データパルスが印加される。
【００５４】図５において、前記少数ＳＦの維持放電期
間における最初の維持放電パルスＳＩＰｘ１のパルス幅
を、他のＳＦの維持放電期間における最初の維持放電パ
ルスＩＰｘ１のパルス幅に比べて長くすることで、単独
でオンになるべきＳＦが確実にオンになり、ＰＤＰ表示
装置の発光状態を安定にすることができるとともに、走
査ライン数に依存する書き込みパルスのパルス幅変更に
比べ、ＰＤＰの駆動時間増加を比較的少なくすることが
できる。
間における最初の維持放電パルスＳＩＰｘ１のパルス幅
を、他のＳＦの維持放電期間における最初の維持放電パ
ルスＩＰｘ１のパルス幅に比べて長くすることで、単独
でオンになるべきＳＦが確実にオンになり、ＰＤＰ表示
装置の発光状態を安定にすることができるとともに、走
査ライン数に依存する書き込みパルスのパルス幅変更に
比べ、ＰＤＰの駆動時間増加を比較的少なくすることが
できる。
【００５５】（実施の形態３）以下本発明の第３の実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００５６】図７は本発明の第３の実施の形態を示すＰ
ＤＰ表示システムの機能ブロック図であり、図８は第３
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図である。
ＤＰ表示システムの機能ブロック図であり、図８は第３
の実施の形態を示すＰＤＰ表示システムの各種パルスの
タイミング図である。
【００５７】図７において、１〜２６は従来の技術にお
ける各種機能ブロック及び各種信号を示している。
ける各種機能ブロック及び各種信号を示している。
【００５８】また、図８に示す前記少数ＳＦ時のアドレ
ス期間において、ＡＣ方式ＰＤＰ１１に壁電荷を形成す
るために、従来の壁電荷形成パルスＰＰよりパルス幅を
長くした図７に示す行電極Ｙ１に印加する壁電荷形成パ
ルスをＳＰＰとする。
ス期間において、ＡＣ方式ＰＤＰ１１に壁電荷を形成す
るために、従来の壁電荷形成パルスＰＰよりパルス幅を
長くした図７に示す行電極Ｙ１に印加する壁電荷形成パ
ルスをＳＰＰとする。
【００５９】上記のように構成された第３の実施の形態
について、図７、図８と図１３を用いて以下その動作を
説明する。
について、図７、図８と図１３を用いて以下その動作を
説明する。
【００６０】図１３に示すように、入力信号の１フィー
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
壁電荷形成タイミング回路５１は、前記ＳＦ１、ＳＦ
２、ＳＦ３のアドレス期間での壁電荷形成パルスのパル
ス幅を書き込み動作を確実にできる長さにする少数ＳＦ
タイミング信号５５を出力する。
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
壁電荷形成タイミング回路５１は、前記ＳＦ１、ＳＦ
２、ＳＦ３のアドレス期間での壁電荷形成パルスのパル
ス幅を書き込み動作を確実にできる長さにする少数ＳＦ
タイミング信号５５を出力する。
【００６１】また、図１３に示すＳＦ４のように同時に
オンになる他のＳＦが存在するＳＦのアドレス期間での
壁電荷形成パルスのパルス幅はタイミングパルス１９を
もとに従来のパルス幅のままになる。
オンになる他のＳＦが存在するＳＦのアドレス期間での
壁電荷形成パルスのパルス幅はタイミングパルス１９を
もとに従来のパルス幅のままになる。
【００６２】ＳＦ切り換えスイッチ５２は、１フィール
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号５５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号５６で切り換え、タイミング制御信
号５７として出力する。
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号５５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号５６で切り換え、タイミング制御信
号５７として出力する。
【００６３】タイミング制御信号５７をもとに、ＡＣ方
式ＰＤＰ１１の行電極には読み出しタイミング回路５３
から出力される行電極制御信号６０をもとに、図８に示
す駆動パルスが印加される。
式ＰＤＰ１１の行電極には読み出しタイミング回路５３
から出力される行電極制御信号６０をもとに、図８に示
す駆動パルスが印加される。
【００６４】また、タイミング制御信号５７をもとに、
ＡＣ方式ＰＤＰ１１の列電極には出力処理回路５４から
出力される列電極制御信号５９をもとに、図８に示す画
素データパルスが印加される。
ＡＣ方式ＰＤＰ１１の列電極には出力処理回路５４から
出力される列電極制御信号５９をもとに、図８に示す画
素データパルスが印加される。
【００６５】図８において、前記少数ＳＦのアドレス期
間における壁電荷形成パルスＳＰＰのパルス幅を、他の
ＳＦのアドレス期間における壁電荷形成パルスＰＰのパ
ルス幅に比べて長くすることで、単独でオンになるべき
ＳＦが確実にオンになり、ＰＤＰ表示装置の発光状態を
安定にすることができるとともに、走査ライン数に依存
する書き込みパルスのパルス幅変更に比べ、ＰＤＰの駆
動時間増加を比較的少なくすることができる。
間における壁電荷形成パルスＳＰＰのパルス幅を、他の
ＳＦのアドレス期間における壁電荷形成パルスＰＰのパ
ルス幅に比べて長くすることで、単独でオンになるべき
ＳＦが確実にオンになり、ＰＤＰ表示装置の発光状態を
安定にすることができるとともに、走査ライン数に依存
する書き込みパルスのパルス幅変更に比べ、ＰＤＰの駆
動時間増加を比較的少なくすることができる。
【００６６】（実施の形態４）以下、本発明の第４の実
施の形態について、図面を参照しながら説明する。
施の形態について、図面を参照しながら説明する。
【００６７】図９は本発明の第４の実施の形態を示すＰ
ＤＰ表示システムの機能ブロック図、図１０は第４の実
施の形態を示すＰＤＰ表示システムの各種パルスのタイ
ミング図である。
ＤＰ表示システムの機能ブロック図、図１０は第４の実
施の形態を示すＰＤＰ表示システムの各種パルスのタイ
ミング図である。
【００６８】図９において、１〜２６は従来の技術にお
ける各種機能ブロック及び各種信号を示している。
ける各種機能ブロック及び各種信号を示している。
【００６９】また、図１０に示す前記少数ＳＦ時の一斉
リセット期間において、不要な壁電荷を消去するため
に、従来の壁電荷消去パルスＲＰｘ１，ＲＰｘ２、ＲＰ
ｙよりパルス幅を長くした図９に示す行電極Ｘ１に印加
する壁電荷消去パルスをＳＲＰｘ１、ＳＲＰｘ２とし、
行電極Ｙ１に印加する壁電荷消去パルスをＳＲＰｙとす
る。
リセット期間において、不要な壁電荷を消去するため
に、従来の壁電荷消去パルスＲＰｘ１，ＲＰｘ２、ＲＰ
ｙよりパルス幅を長くした図９に示す行電極Ｘ１に印加
する壁電荷消去パルスをＳＲＰｘ１、ＳＲＰｘ２とし、
行電極Ｙ１に印加する壁電荷消去パルスをＳＲＰｙとす
る。
【００７０】上記のように構成された第３の実施の形態
について、図９、図１０と図１３を用いて以下その動作
を説明する。
について、図９、図１０と図１３を用いて以下その動作
を説明する。
【００７１】図１３に示すように、入力信号の１フィー
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
壁電荷消去タイミング回路６１は、前記ＳＦ１、ＳＦ
２、ＳＦ３の一斉リセット期間での壁電荷消去パルスの
パルス幅を書き込み動作を確実にできる長さにする少数
ＳＦタイミング信号６５を出力する。
ルドを複数個のＳＦに分割し、前記各ＳＦ毎の発光をオ
ン制御またはオフ制御して階調表示を行う画像表示装置
において所定の階調を表示したとき、ＳＦ１での１、Ｓ
Ｆ２での２、ＳＦ３での４のように同時にオンになる他
のＳＦがない、すなわち単独でオンする場合、少数ＳＦ
壁電荷消去タイミング回路６１は、前記ＳＦ１、ＳＦ
２、ＳＦ３の一斉リセット期間での壁電荷消去パルスの
パルス幅を書き込み動作を確実にできる長さにする少数
ＳＦタイミング信号６５を出力する。
【００７２】また、図１３に示すＳＦ４のように同時に
オンになる他のＳＦが存在するＳＦの前記一斉リセット
期間での壁電荷消去パルスのパルス幅はタイミングパル
ス１９をもとに従来のパルス幅のままになる。
オンになる他のＳＦが存在するＳＦの前記一斉リセット
期間での壁電荷消去パルスのパルス幅はタイミングパル
ス１９をもとに従来のパルス幅のままになる。
【００７３】ＳＦ切り換えスイッチ６２は、１フィール
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号６５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号６６で切り換え、タイミング制御信
号６７として出力する。
ド期間中に図１３におけるＳＦ１、ＳＦ２、ＳＦ３のよ
うな少数ＳＦ時には少数ＳＦタイミング信号６５を、Ｓ
Ｆ４のようなその他のＳＦ時にはタイミングパルス１９
をＳＦ切り換え信号６６で切り換え、タイミング制御信
号６７として出力する。
【００７４】タイミング制御信号６７をもとに、ＡＣ方
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
６３から出力される行電極制御信号７０をもとに、図１
０に示す駆動パルスが印加される。
式ＰＤＰ１１の行電極１３には読み出しタイミング回路
６３から出力される行電極制御信号７０をもとに、図１
０に示す駆動パルスが印加される。
【００７５】また、タイミング制御信号６７をもとに、
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路６４
から出力される列電極制御信号６９をもとに、図１０に
示す画素データパルスが印加される。
ＡＣ方式ＰＤＰ１１の列電極１４には出力処理回路６４
から出力される列電極制御信号６９をもとに、図１０に
示す画素データパルスが印加される。
【００７６】図１０において、前記少数ＳＦの一斉リセ
ット期間における壁電荷消去パルスＳＲＰｘ１、ＳＲＰ
ｘ２、ＳＲＰｙのパルス幅を、他のＳＦのアドレス期間
における壁電荷消去パルスＲＰｘ１、ＲＰｘ２、ＲＰｙ
のパルス幅に比べて長くすることで、単独でオンになる
べきＳＦが確実にオンになり、ＰＤＰ表示装置の発光状
態を安定にすることができるとともに、走査ライン数に
依存する書き込みパルスのパルス幅変更に比べ、ＰＤＰ
の駆動時間増加を比較的少なくすることができる。
ット期間における壁電荷消去パルスＳＲＰｘ１、ＳＲＰ
ｘ２、ＳＲＰｙのパルス幅を、他のＳＦのアドレス期間
における壁電荷消去パルスＲＰｘ１、ＲＰｘ２、ＲＰｙ
のパルス幅に比べて長くすることで、単独でオンになる
べきＳＦが確実にオンになり、ＰＤＰ表示装置の発光状
態を安定にすることができるとともに、走査ライン数に
依存する書き込みパルスのパルス幅変更に比べ、ＰＤＰ
の駆動時間増加を比較的少なくすることができる。
【００７７】
【発明の効果】以上のように本発明は、少数ＳＦ駆動装
置と、ＳＦ切り換え装置を設けることにより、同時にオ
ンになる他のＳＦの数が少ないＳＦでの発光状態を安定
にすることができるという有利な効果が得られる。
置と、ＳＦ切り換え装置を設けることにより、同時にオ
ンになる他のＳＦの数が少ないＳＦでの発光状態を安定
にすることができるという有利な効果が得られる。
【００７８】また、本発明は、少数ＳＦアドレスタイミ
ング回路と、ＳＦ切り換え回路を設けることにより、同
時にオンになる他のＳＦの数が少ないＳＦのみに限定し
て、前記アドレス期間における書き込みパルスとデータ
パルスのパルス幅を長くすることで、同時にオンになる
他のＳＦの数が少ないＳＦで単独でオンになるべきＳＦ
が確実にオンになり、所定の輝度比に差が生じないた
め、ＰＤＰ表示装置の発光状態を安定にすることができ
るという有利な効果が得られる。
ング回路と、ＳＦ切り換え回路を設けることにより、同
時にオンになる他のＳＦの数が少ないＳＦのみに限定し
て、前記アドレス期間における書き込みパルスとデータ
パルスのパルス幅を長くすることで、同時にオンになる
他のＳＦの数が少ないＳＦで単独でオンになるべきＳＦ
が確実にオンになり、所定の輝度比に差が生じないた
め、ＰＤＰ表示装置の発光状態を安定にすることができ
るという有利な効果が得られる。
【００７９】また、本発明は、少数ＳＦ維持放電タイミ
ング回路と、ＳＦ切り換え回路を設けることにより、同
時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに前記維持放電期間における最初の維持放電パ
ルスに限定してパルス幅を長くすることで、走査ライン
数に依存する前記書き込みパルスに比べほとんど駆動時
間の増加をともなわないため、わずかなパルス幅の変更
でＰＤＰ表示装置の発光状態を安定にすることができる
いう有利な効果が得られる。
ング回路と、ＳＦ切り換え回路を設けることにより、同
時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに前記維持放電期間における最初の維持放電パ
ルスに限定してパルス幅を長くすることで、走査ライン
数に依存する前記書き込みパルスに比べほとんど駆動時
間の増加をともなわないため、わずかなパルス幅の変更
でＰＤＰ表示装置の発光状態を安定にすることができる
いう有利な効果が得られる。
【００８０】また、本発明は、少数ＳＦ壁電荷形成タイ
ミング回路と、ＳＦ切り換え回路を設けることにより、
同時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに前記アドレス期間における壁電荷形成パルス
に限定してパルス幅を長くすることで、走査ライン数に
依存する前記書き込みパルスに比べほとんど駆動時間の
増加をともなわないため、わずかなパルス幅の変更でＰ
ＤＰ表示装置の発光状態を安定にすることができるいう
有利な効果が得られる。
ミング回路と、ＳＦ切り換え回路を設けることにより、
同時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに前記アドレス期間における壁電荷形成パルス
に限定してパルス幅を長くすることで、走査ライン数に
依存する前記書き込みパルスに比べほとんど駆動時間の
増加をともなわないため、わずかなパルス幅の変更でＰ
ＤＰ表示装置の発光状態を安定にすることができるいう
有利な効果が得られる。
【００８１】また、本発明は、少数ＳＦ壁電荷消去タイ
ミング回路と、ＳＦ切り換え回路を設けることにより、
同時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに一斉リセット期間における壁電荷消去パルス
に限定してパルス幅を長くすることで、走査ライン数に
依存する前記書き込みパルスに比べほとんど駆動時間の
増加をともなわないため、わずかなパルス幅の変更でＰ
ＤＰ表示装置の発光状態を安定にすることができるいう
有利な効果が得られる。
ミング回路と、ＳＦ切り換え回路を設けることにより、
同時にオンになる他のＳＦの数が少ないＳＦのみに限定
し、さらに一斉リセット期間における壁電荷消去パルス
に限定してパルス幅を長くすることで、走査ライン数に
依存する前記書き込みパルスに比べほとんど駆動時間の
増加をともなわないため、わずかなパルス幅の変更でＰ
ＤＰ表示装置の発光状態を安定にすることができるいう
有利な効果が得られる。
【図１】本発明の第１の実施の形態によるＰＤＰ表示シ
ステムを示す機能ブロック図
ステムを示す機能ブロック図
【図２】第１の実施の形態におけるＰＤＰ表示システム
の各種パルスのタイミング図
の各種パルスのタイミング図
【図３】第１の実施の形態におけるＰＤＰ表示システム
の各ＳＦ単位のタイミング図
の各ＳＦ単位のタイミング図
【図４】本発明の第２の実施の形態によるＰＤＰ表示シ
ステムを示す機能ブロック図
ステムを示す機能ブロック図
【図５】第２の実施の形態におけるＰＤＰ表示システム
の各種パルスのタイミング図
の各種パルスのタイミング図
【図６】第２の実施の形態におけるＰＤＰ表示システム
の各ＳＦ単位のタイミング図
の各ＳＦ単位のタイミング図
【図７】本発明の第３の実施の形態によるＰＤＰ表示シ
ステムを示す機能ブロック図
ステムを示す機能ブロック図
【図８】第３の実施の形態におけるＰＤＰ表示システム
の各種パルスのタイミング図
の各種パルスのタイミング図
【図９】本発明の第４の実施の形態によるＰＤＰ表示シ
ステムを示す機能ブロック図
ステムを示す機能ブロック図
【図１０】第４の実施の形態におけるＰＤＰ表示システ
ムの各種パルスのタイミング図
ムの各種パルスのタイミング図
【図１１】従来のＰＤＰ表示システムを示す機能ブロッ
ク図
ク図
【図１２】従来のＰＤＰ表示システムの各種パルスのタ
イミング図
イミング図
【図１３】従来のＰＤＰ表示システムのデジタル映像信
号の映像レベルに対する発光パルス数を示す図
号の映像レベルに対する発光パルス数を示す図
【図１４】従来のＰＤＰ表示システムの各ＳＦ単位のタ
イミング図
イミング図
１ 同期分離回路 ２ タイミングパルス発生回路 ３ Ａ／Ｄ変換器 ４ フレームメモリ ５ メモリ制御回路 ６ 出力処理回路 ７ 読み出しタイミング回路 １０ 行電極駆動パルス発生回路 １１ 交流放電型プラズマディスプレイ １２ 画素データパルス発生回路 １３ 行電極 １４ 列電極 １６ ビデオ信号 １７ 同期信号 １８ クロック信号 １９ タイミングパルス信号 ２０ デジタルビデオ信号 ２１ 読み出し信号 ２２ 書き込み信号 ２３ メモリ出力信号 ２４ 読み出しタイミング信号 ２５ 列電極制御信号 ２６ 行電極制御信号 ３１ 少数ＳＦアドレスタイミング回路 ３２ ＳＦ切り換えスイッチ ３３ 読み出しタイミング回路 ３４ 出力処理回路 ３５ 少数ＳＦタイミングパルス信号 ３６ ＳＦ切り換え信号 ３７ タイミング制御信号 ３８ 読み出しタイミング信号 ３９ 列電極制御信号 ４０ 行電極制御信号 ４１ 少数ＳＦ維持放電タイミング回路 ４２ ＳＦ切り換えスイッチ ４３ 読み出しタイミング回路 ４４ 出力処理回路 ４５ 少数ＳＦタイミングパルス信号 ４６ ＳＦ切り換え信号 ４７ タイミング制御信号 ４８ 読み出しタイミング信号 ４９ 列電極制御信号 ５０ 行電極制御信号 ５１ 少数ＳＦ電荷形成タイミング回路 ５２ ＳＦ切り換えスイッチ ５３ 読み出しタイミング回路 ５４ 出力処理回路 ５５ 少数ＳＦタイミングパルス信号 ５６ ＳＦ切り換え信号 ５７ タイミング制御信号 ５８ 読み出しタイミング信号 ５９ 列電極制御信号 ６０ 行電極制御信号 ６１ 少数ＳＦ電荷消去タイミング回路 ６２ ＳＦ切り換えスイッチ ６３ 読み出しタイミング回路 ６４ 出力処理回路 ６５ 少数ＳＦタイミングパルス信号 ６６ ＳＦ切り換え信号 ６７ タイミング制御信号 ６８ 読み出しタイミング信号 ６９ 列電極制御信号 ７０ 行電極制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/28 Ｇ０９Ｇ 3/28 Ｈ Ｆターム(参考） 5C058 AA11 BA04 BA07 BA28 BB03 BB04 BB13 5C080 AA05 DD09 EE29 FF12 GG12 HH02 HH04 JJ02 JJ04
Claims (5)
- 【請求項１】複数の行電極対と、前記行電極対に交差し
て配列された複数の列電極を有し、前記行電極対の一方
に走査パルスを印加するとともに前記列電極に画素デー
タに応じて点灯及び消灯画素を選択するアドレス期間
と、前記行電極対に交互に放電維持パルスを印加して前
記点灯及び消灯画素を維持する維持放電期間を用いて表
示を行うプラズマディスプレイパネルの駆動方法であっ
て、 入力信号の１フィールドを複数個のサブフィールド（以
下ＳＦという）に分割し、前記各ＳＦ毎の発光をオン制
御またはオフ制御して階調表示を行う画像表示装置にお
いて、 所定の階調を表示したときにオンになるＳＦのうち、同
時にオンになる他のＳＦの数が少ないＳＦとその他のＳ
Ｆによって異なる駆動タイミングによって前記プラズマ
ディスプレイパネルを駆動することを特徴とするプラズ
マディスプレイの駆動装置。 - 【請求項２】前記ＳＦによって異なる駆動タイミングが
前記アドレス期間における表示情報の書き込みタイミン
グであることを特徴とする請求項１記載のプラズマディ
スプレイの駆動装置。 - 【請求項３】前記ＳＦによって異なる駆動タイミングが
前記維持放電期間における点灯及び消灯画素の維持放電
タイミングであることを特徴とする請求項１記載のプラ
ズマディスプレイの駆動装置。 - 【請求項４】前記ＳＦによって異なる駆動タイミングが
前記アドレス期間における壁電荷の形成タイミングであ
ることを特徴とする請求項１記載のプラズマディスプレ
イの駆動装置。 - 【請求項５】前記ＳＦによって異なる駆動タイミングが
一斉リセット期間における壁電荷の消去タイミングであ
ることを特徴とする請求項１記載のプラズマディスプレ
イの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5820499A JP2000261739A (ja) | 1999-03-05 | 1999-03-05 | プラズマディスプレイの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5820499A JP2000261739A (ja) | 1999-03-05 | 1999-03-05 | プラズマディスプレイの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261739A true JP2000261739A (ja) | 2000-09-22 |
Family
ID=13077517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5820499A Pending JP2000261739A (ja) | 1999-03-05 | 1999-03-05 | プラズマディスプレイの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000261739A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002101706A1 (en) * | 2001-06-12 | 2002-12-19 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel display and its driving method |
| KR100599648B1 (ko) | 2003-11-24 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 및 그의 구동 방법 |
| JP2006308626A (ja) * | 2005-04-26 | 2006-11-09 | Matsushita Electric Ind Co Ltd | プラズマディスプレイパネルの駆動方法 |
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| US7339553B2 (en) | 2001-06-12 | 2008-03-04 | Matsushita Electric Industrial Co., Ltd. | Plasma display |
| CN100426351C (zh) * | 2004-12-13 | 2008-10-15 | 三星Sdi株式会社 | 等离子显示设备及其驱动方法 |
| US7471265B2 (en) | 2004-05-28 | 2008-12-30 | Samsung Sdi Co., Ltd. | Plasma display panel and driving method thereof |
-
1999
- 1999-03-05 JP JP5820499A patent/JP2000261739A/ja active Pending
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| US7808452B2 (en) | 2005-07-14 | 2010-10-05 | Panasonic Corporation | Plasma display panel driving method and plasma display device |
| JP2007041251A (ja) * | 2005-08-03 | 2007-02-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイパネルの駆動方法 |
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