KR100298932B1 - 플라즈마디스플레이패널의구동방법 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인 펄스를 필드별로 분할하여 역극성을 갖는 유지구동을 수행한다
이에따라, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 유지구동 시간이 증가되어 표시패널의 휘도가 향상되어 진다.

Description

플라즈마 디스플레이 패널의 구동방법 및 구동장치 (Method of Driving for Plasma Display Panel and Apparatus Thereof)
본 발명은 평면 표시장치의 구동방법에 관한 것으로, 특히 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
최근, 액정표시장치(Liquid Crystal Display; 이하 "LCD"라 함), 전계방출 표시장치(Field Emission Display; 이하 "FED"라 함) 및 플라즈마 디스플레이 패널(Plasma Disp1ay Panel; 이하 "PDP"라 함)등의 평면 표시장치가 활발히 개발되고 있으며, 이들중 PDP는 단순구조에 의한 제작의 용이성, 고휘도 및 고발광 효율의 우수, 메모리 기능 및 160°이상의 광시야각을 갖는 점과 아울러 40 인치이상의 대화면을 구현할수 있는 장점을 가지고 있다. 상기 PDP는 화소를 구성하는 셀(Cell)의 수직 및 수평 전극 사이에 인가되는 전압조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전시간의 길이를 변화시켜서 조절한다. 즉, PDP는 각각의 셀의 수직 및 수평 전극에 디지털 영상 신호를 입력시키기 위한 라이트(Write) 펄스, 주사를 위한 스캔(Scan) 펄스, 방전을 유지시켜 주기 위한 서스테인(Sustain) 펄스 및 방전된 셀의 방전을 중지시키기 위한 소거(Erase) 펄스가 인가됨으로써, 매트릭스(Matrix) 형태로 구동되게 된다. 여기서, 영상표시를 위해 필요한 단계적인 밝기, 즉 계조(Gray Scale)는 한 프레임의 화면이 표시되는 시간(NTSC TV 신호인 경우 16.67ms) 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 구현시킴으로써 표현하고 있다. 명암의 차이를 나타내는 콘트라스트(Contrast)는 조명 등과 같은 배경의 밝기와 휘도에 의해 결정이 되는데, 이 콘트라스트 증가를 위해서는 배경을 어둡게 하여야 할 뿐만 아니라 휘도 또한 증가시킬 필요가 있다. 이러한 PDP는 통상 구동방식에 따라 크게 교류(AC) 방식과 직류(DC) 방식으로 대별되고 있다. 교류방식 PDP의 구동방법 중에서 ADS(Addressing Display Separated) 구동방법은 구현하고자 하는 계조에 따라 한 프레임(Frame)을 복수개의 서브필드(Sub Field)로 분할하여 구동하는 방식이다.
도 1을 참조하면, 종래기술에 따른 PDP는 유리기판에 수직방향으로 배치된 어드레스 전극(X)을 구동하는 제1 및 제2 어드레스전극 구동부(6,6')과, 유리기판에 수평방향으로 배치된 주사/유지전극(Y)을 구동하는 주사/유지전극 구동부(2)와, 주사/유지전극(Y)과 교번되도록 배치된 공통 유지전극(Z)을 구동하는 공통유지 구동부(4)를 구비한다. PDP는 상호 교번적으로 배치된 주사/유지전극(Y) 및 공통 유지전극(Z)과 상기 주사/유지전극(Y) 및 공통 유지전극(Z)과 직교하게 배치된 제1 및 제2 어드레스 전극(X)으로 이루어진 M×N 화소 매트릭스로 구성되어 있다. 제1 어드레스전극 구동부(6)는 기수 번째 어드레스전극(X1,X3,…,XN-3,XN-l)에 접속되며, 제2 어드레스전극 구동부(6')는 우수 번째 어드레스전극(X2,X4,…,XN-2,XN)에 접속되어 진다. 주사/유지전극 구동부(2)는 M개의 주사/유지전극(Y1,Y2 …,YM)에 접속되어 표시되는 라인에 선택적으로 전압을 공급하게 된다. 공통유지 구동부(4)는 M개의 공통 유지전극(Z1,Z2,…,ZM)에 공통으로 접속되어 모든 공통 유지전극들에 동일한 레벨을 갖는 전압을 공급하게 된다.
도 2를 참조하면, 종래의 구동방법에 따라 PDP에 공급되는 파형이 도시되어 있다. 통상 ADS방식은 한 프레임이 다수개의 서브필드로 구성되어 있으며, 256계조를 구현할 경우 8개의 서브필드로 구성된다. 각각의 서브필드는 리셋(Reset) 구간, 어드레스(Address) 구간 및 유지 (Sustain) 구간으로 구성되어 있다. 도 2의 (a)는 PDP의 하부기판에 수직방향으로 배치된 어드레스 전극(X)에 공급되는 전압파형을 나타내고, 도 2의 (b)는 PDP의 상부기판에 수평방향으로 배치된 주사/유지전극(Y)에 공급되는 전압 파형을 나타내고, 도 2의 (c)는 주사/유지전극(Y)에 나란하게 배치된 공통 유지전극(Z)에 공급되는 전압 파형을 나타낸다. 먼저, 각 서브필드에서 리셋 구간은 셀의 안정적인 동작을 위하여 전체의 셀 내부에 벽전하를 약간 잔류시키기 위한 구간이다. 이를 위하여, 주사/유지전극(Y) 및 공통 유지전극(Z) 사이에 상대적으로 높은 전면 라이팅(Writing)전압 펄스를 인가해 셀 내부의 유전체층에 벽전하를 형성한다. 이어서, 주사/유지전극(Y) 및 공통 유지전극(Z)간에 유지전압(Vs) 및 소거전압(Ve) 펄스 등을 인가하여 여러번의 방전을 일으킴으로써, 셀 내부에 균일한 벽전하가 잔류하도록 한다. 다음으로, 각 서브필드에서 어드레스 구간은 점등할 화소에 대해 다음의 서스테인 방전이 가능할 정도의 벽전하를 어드레스 방전에 따라 축적시키기 위한 구간이다. 이를 위하여, PDP의 어드레스 전극(X)에 인가되는 화상데이터 펄스와 주사/유지전극(Y)에 인가되는 스캔펄스에 의해 어드레스 방전을 일으킴으로써 점등할 셀의 내부에 벽전하가 형성되게 된다. 이때, 리셋 구간에서의 셀 내부에 잔류하는 벽전하로 인하여 어드레스 구동전압(Va)은 상대적으로 낮다. 마지막으로, 각 서브필드에서 유지구간은 상기 벽전하에 서스테인 펄스를 상승시켜 어드레스방전이 일어난 셀에 대해서만 서스테인 방전을 발생시키기 위한 구간이다. 이를 위하여, PDP의 주사/유지전극(Y) 및 공통 유지전극(Z) 간에 인가되는 서스테인전압(Vs) 펄스가 어드레스 구간에서 점등된 셀의 내부에 형성된 벽전하에 가산되어 서스테인 방전을 일으킴으로써 휘도의 상대치를 결정하게 된다. 이 때, 리셋구간에서 발생되는 여러번의 방전은 다음의 안정적인 동작을 위하여 전 셀의 내부에 균일한 벽전하를 잔류시키기 위한 것이므로 상당히 중요한 역할을 하게 된다. 이를 위하여, 매 서브필드마다 리셋구간에서는 전면 라이팅(Writing) 방전과 유지방전 및 소거방전과 같은 방전이 발생하게 된다. 한편, 1개의 서브필드를 구동하기 위해서는 리셋기간, 어드레스 기간 및 유지기간으로 분리되는데 1개의 서브필드를 리셋시키는 걸리는 시간이 300㎲라 하면 한프레임을 리셋시키는데 걸리는 시간을 계산하면, 8×300㎲는 2.4ms이다. 즉, 한 프레임 동안에 리셋기간이 2.4ms이고 나머지 시간(즉, 12.27ms)이 어드레스기간과 유지기간이 되므로 한프레임의 시간(즉, l6.67ms)을 리셋기간(즉, 2.4ms)으로 나누면 리셋기간의 시간이용율은 전체 한프레임의 시간의 l5%가 된다. 또한, 고해상도로 디스플레이 하거나 동화상의 화질을 개선하고자 콘터노이즈(Contour Noise)를 개선하기위해 서브필드의 수를 증가하게 될 경우에는 리셋기간의 시간이용율이 20%이상이 되게된다. 한편, 한 프레임의 시간동안에서 리셋기간이 크게될수록 밝기를 표현하는데 기여하는 유지기간이 상대적으로 짧아지게되므로 표시펄스수가 작아져 화면상에 표시되는 휘도의 최대치가 저하되는 문제점이 도출되고 있다.
따라서, 본 발명의 목적은 휘도가 향상되도록 하는 PDP의 구동방법을 제공하는데 있다.
도 1은 종래기술에 따른 플라즈마 디스플레이 패널의 구동장치를 도시한 도면.
도 2는 종래의 구동방법에 따라 플라즈마 디스플레이 패널에 공급되는 파형을 도시한 도면.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치를 도시한 도면.
도 4는 도 3에 공급되는 서스테인 펄스 파형을 도시한 도면.
도 5는 본 발명의 제1 실시예에 따른 서스테인 펄스 파형 및 벽전하 파형을 도시한 도면.
도 6은 본발명의 제2 실시예에 따른 서스테인 펄스 파형 및 벽전하 파형을 도시한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 주사/유지전극 구동부 4 : 공통유지 전극 구동부
6,6',16,16' : 제1 및 제2 어드레스 전극 구동부
12,12' : 제1 및 제2 주사/유지전극 구동부
14,14' : 제1 및 제2 공통유지 전극 구동부
18 : 메모리 컨트롤러 20 : 타이밍 컨트롤러
22 : 블록 메모리 맵부
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 구동방법은 유지방전은 서브필드들을 기수와 우수 번째로 나누어, 기수 서브필드와 우수 서브필드에 가해지는 유지방전펄스를 서로 전압레벨이 동일하되 극성이 반대인 펄스를 갖도록 하여 인가하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 3 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.
도 3을 참조하면, 본 발명에 따른 PDP는 입력된 영상정보를 필드별 비트 데이터로 정렬하는 메모리 컨트롤러(18)와, 필드별 비트 데이터를 PDP(24)의 상하로 나누어 재배열하는 블록 메모리 맵부(22)와, PDP(24) 구동에 필요한 타이밍 제어신호를 공급하는 타이밍 컨트롤러(20)를 구비한다. 블록 메모리 맵부(22)는 필드별 비트 데이터를 재배열하여 후술하는 제1 및 제2 어드레스 전극 구동부(16,16')에 공급하게 된다. 타이밍 컨트롤러(20)에는 수직 및 수평 동기신호(H,V)가 입력되어 주사/유지전극(Y) 및 공통 유지전극(Z)을 구동하기 위한 타이밍 제어신호를 후술하는 제1 및 제2 주사/유지전극 구동부(12, 12')와 제1 및 제2 공통 유지전극 구동부(14,14')에 공급하게 된다.
또한, 본 발명에 따른 PDD는 타이밍 컨트롤러(20)의 출력단에 접속되어 주사/유지전극들을 구동하는 제1 및 제2 주사/유지전극 구동부(12,12')와, 타이밍 컨트롤러(20)의 출력단에 접속되어 공통 유지전극을 구동하는 제1 및 제2 공통 유지전극 구동부(14,14')와, 블록 메모리 맵부(22)의 출력단에 접속되어 기수 번째 어드레스 전극쌍을 구동하는 제1 어드레스 전극 구동부(16)와, 블록 메모리 맵부(22)의 출력단에 접속되어 우수 번째 어드레스 전극쌍을 구동하는 제2 어드레스 전극 구동부(16')를 구비한다. 제1 주사/유지전극 구동부(12)는 기수 번째 서브필드(SF1,SF3,SF5,SF7)가 공급되면 소정레벨을 갖는 양의 서스테인 펄스를 출력하게 되며, 제2 주사/유지전극 구동부(12')는 우수 번째 서브필드(SF2,SF4,SF6,SF8)가 공급되면 소정레벨을 갖는 음의 서스테인 펄스를 출력하게 된다. 이때, 제1 및 제2 주사/유지전극 구동부(12,l2')에서 출력되는 양의 서스테인 펄스와 음의 서스테인펄스는 크기(예를들면, Vs/2)는 동일하나 180°의 위상차를 갖는 파형이 된다. 제1 공통전극 구동부(14)는 기수 번째 서브필드가 공급되면 소정레벨을 갖는 음의 서스테인 펄스를 출력하게 되며, 제2 공통 유지전극 구동부(14')는 우수 번째 서브필드가 공급되면 소정레벨을 갖는 양의 서스테인 펄스를 출력하게 된다. 이때, 제1 및 제2 공통 유지전극 구동부(14,14')에서 출력되는 양의 서스테인 펄스와 음의 서스테인 펄스는 크기(예를 들면, Vs/2)는 동일하나 위상이 l80°다른 파형을 갖게 된다. 또한, 주사/유지전극에 인가되는 서스테인 펄스와 공통 유지전극에 인가되는 서스테인 펄스는 동일한 크기(예를 들면, Vs/2)를 가지나 l80°의 위상차를 갖는 파형이 된다. 이때 주사/유지전극(Y)과 공통 유지전극(Z) 사이에는 서스테인 전압(Vs/2 + Vs/2 = Vs) 인가 된다. 상기 서스테인 펄스의 파형이 도 4에 도시되어 있다.
이하, 본 발명에 따른 PDP의 구동장치의 동작에 대해서 살펴보기로 한다. 영상정보가 입력되면 메모리 컨트롤러(18)는 상기 영상정보를 필드별 비트 데이터로 정렬하여 블록 메모리 맵부(22)에 입력시킨다. 블록 메모리 맵부(22)는 필드별 비트 데이터를 기수라인과 우수라인으로 분리하여 재배열하게 된다. 또한, 블록 메모리 맵부(22)는 각 필드의 데이터를 제1 어드레스전극 구동부(16)와 제2 어드레스전극 구동부(16')로 분할하여 공급한다. 이를 상세히 설명하면, 제1 어드레스전극 구동부(16)는 각 서브필드의 어드레스 기간에서 주사/유지전극(Y)에 인가되는 주사펄스에 동기되어 자신에게 접속된 기수 번째 어드레스전극(XOdd)에 해당 R,G,B 디지털 화소데이터를 공급하게 된다. 제2 어드레스전극 구동부(16')는 각 서브필드의 어드레스 기간에서 주사/유지전극(Y)에 인가되는 주사펄스에 동기되어 자신에게 접속된 우수 번째 어드레스전극(XEven)에 해당 R,G,B 디지털 화소데이터를 공급하게 된다. 타이밍 컨트롤러(20)는 입력되는 서브필드를 계수하여 기수 번째 서브필드와 우수 번째 서브필드에 대응하는 타이밍 제어신호를 출력하게 된다. 어드레스 기간에는 서브필드의 순서에 무관하게 주사/유지전극(Y)과 공통 유지전극(Z) 사이에서 어드레스 구동이 수행되고 유지기간에는 기수 번째 서브필드가 입력되면, 제1 주사/유지전극 구동부(12)는 소정의 크기를 갖는 양의 서스테인 펄스를 출력하고 제1 공통 유지전극구동부(14)는 소정의 크기를 갖는 음의 서스테인 펄스를 출력하게 된다. 또한 우수 번째 서브필드가 입력되면, 제2 주사/유지전극 구동부(14')는 소정의 크기를 갖는 음의 서스테인 펄스를 출력하고 제2 공통 유지전극 구동부(14')는 소정의 크기를 갖는 양의 서스테인 펄스를 출력하게 된다. 이를 상세히 설명하면, 기수 번째 서브필드가 입력될 경우, 제1 주사/유지전극 구동부(12)는 어드레스기간중에 자신에게 공급되는 서브필드에 무관하게 주사/유지전극(Y)에 캔펄스를 순차적으로 공급하여 어드레스 구동을 하게된다. 또한, 제1 주사/유지전극 구동부(12)는 유지기간에서 상기 타이밍 제어신호에 의해 소정의 크기(Vs/2)를 갖는 양의 서스테인 펄스를 출력하게 되며, 제1 공통 유지전극 구동부(14)는 유지기간에서 상기 타이밍 제어신호에 의해 소정의 크기(Vs/2)를 갖는 음의 서스테인 펄스를 출력하게 된다. 이때, 주사/유지전극(Y) 및 공통 유지전극(Z) 사이에는 서스테인 전압(Vs)이 인가되어 유지구동을 하게된다. 반면에, 우수 번째 서브필드가 입력될 경우, 제2 주사/유지전극 구동부(12')는 어드레스기간중에 자신에게 공급되는 서브필드에 무관하게 주사/유지전극(Y)에 스캔펄스를 순차적으로 공급하여 어드레스 구동을 하게된다. 또한, 제2 주사/유지전극 구동부(12')는 유지기간에서 상기 타이밍 제어신호에 의해 소정의 크기(Vs/2)를 갖는 음의 서스테인 펄스를 출력하게 되며, 제2 공통 유지전극 구동부(14')는 유지기간에서 상기 타이밍 제어신호에 의해 소정의 크기(Vs/2)를 갖는 양의 서스테인 펄스를 출력하게 된다. 이때, 주사/유지전극(Y) 및 공통 유지전극(Z) 사이에는 서스테인 전압(Vs)이 인가되어 유지구동을 하게 된다. 그 결과, 벽전하는 기수 번째 서브필드에서 우수 번째 서브필드로 바뀌는 순간 즉, 전이기간에 반대방향으로 작용해서 다음펄스와 배압되어지므로 이전의 유지구동에서 생긴 벽전하보다 2배의 크기를 갖는 벽전하가 형성되어 리셋방전을 일으키게 된다. 즉, 이전 서브필드에서 다음 서브필도로 전이되는 기간에, 이전 서브필드에서 생성된 벽전하에 의한 셀 내의 벽전압이 서스테인 펄스의 극성 반전에 의해 생성된 벽전하가 더해지면서 셀 내의 벽전압이 배압된다.
상기와 같은 과정을 반복함에 의해 별도의 리셋구동을 수행하지 않고 어드레스 구동과 유지구동만을 수행하여 종래의 리셋구동에 필요한 시간이 유지구동 시간으로 활용되므로 표시패널의 휘도를 향상하게 된다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 서스테인 펄스 파형 및 벽전하 파형이 도시되어 있다. 제1 실시예에 따른 서스테인 펄스파형 및 벽전하 파형은 제1 주사/유지전극 구동부(12)와 제1 공통 유지전극 구동부(14)에 의해 형성되어 진다. 도 5의 (a)는 주사/유지전극(Y)과 공통 유지전극(Z) 사이에 형성된 서스테인 펄스의 파형이 도시되어 있다. 기수 번째 서브필드가 입력되면, 제l 주사/유지전극 구동부(12)와 제1 공통 유지전극 구동부(14)에 의해 주사/유지전극(Y)과 공통 유지전극(Z) 사이에는 양의 서스테인 펄스가 인가되어 유지구동을 하게된다. 반면에 우수 번째 서브필드가 입력되면, 주사/유지전극(Y)과 공통 유지전극(Z) 사이에는 음의 서스테인 펄스가 인가되어 유지구동을 하게된다. 이를 도 5의 (b)와 결부하여 설명하면, 화소셀에는 서스테인 펄스에 의해 제1 벽전하가 형성되어 진다. 한편, 기수 번째 서브필드에서 우수 번째 서브필드로 바뀌는 지점에서 화소셀에는 제2 벽전하가 형성된다. 이때, 제2 벽전하는 이전의 유지구동에서 형성된 제1 벽전하가 배압되므로 제1 벽전하의 2배의 크기를 갖는 벽전하로 형성되어 진다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 서스테인 펄스 파형 및 벽전하 파형이 도시되어 있다. 제2 실시예에 따른 서스테인 펄스파형 및 벽전하 파형은 제2 주사/유지전극 구동부(12')와 제2 공통 유지전극 구동부(14')에 의해 형성되어 진다. 도 6의 (a)는 주사/유지전극(Y)과 공통 유지전극(Z) 사이에 형성된 서스테인 펄스의 파형이 도시되어 있다. 기수 번째 서브필드가 입력되면, 제2 주사/유지전극 구동부(12')와 제2 공통 유지전극 구동부(14')에 의해 주사/유지전극(Y)과 공통 유지전극(Z) 사이에는 음의 서스테인 펄스가 인가되어 유지구동을 하게된다. 반면에 우수 번째 서브필드가 입력되면, 주사/유지전극(Y)과 공통 유지전극(Z) 사이에는 음의 서스테인 펄스가 인가되어 유지구동을 하게된다. 이를 도 6의 (b)와 결부하여 설명하면, 화소셀에는 서스테인 펄스에 의해 제1 벽전하가 형성되어 진다. 한편, 기수 번째 서브필드에서 우수 번째 서브필드로 바뀌는 지점에서 화소셀에는 제2 벽전하가 형성된다. 이때, 제2 벽전하는 이전의 유지구동에서 형성된 제1 벽전하가 배압되므로 제1 벽전하의 2배의 크기를 갖는 벽전하로 형성되어진다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법은 기수 번째 서브필드와 우수 번째 서브필드에 따라 서로 반대극성을 갖는 서스테인 펄스를 인가하므로 유지구동 시간이 증가되어 표시패널의 휘도를 향상시킬 수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들면, 본 발명의 실시예에서는 기수 번째 서브필드가 인가될 경우에는 양의 서스테인 펄스를 인가하고 우수 번째 서브필드가 인가될 경우에는 음의 서스테인 펄스를 인가하였으나, 이와 반대로 서스테인 펄스를 인가할 수도 있음을 당업자는 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (1)

  1. 한 프레임을 각각 서로 다른 표시기간을 갖는 다수의 서브필드들로 분할하여 상기 서브필드마다 차례로 표시할 데이터를 선택하는 어드레싱방전과, 상기 어드레싱방전된 셀의 방전을 유지하는 유지방전을 행하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 유지방전은 상기 서브필드들을 기수와 우수 번째로 나누어,상기 기수 서브필드와 우수 서브필드에 가해지는 유지방전펄스를 서로 전압레벨이 동일하되 극성이 반대인 펄스를 갖도록 하여 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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