JP2003058102A

JP2003058102A - マトリクス表示装置及びその駆動方法

Info

Publication number: JP2003058102A
Application number: JP2001248442A
Authority: JP
Inventors: Kazuhisa Matsumoto; 和久松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2003-02-28
Anticipated expiration: 2021-08-20
Also published as: JP4626933B2

Abstract

(57)【要約】【課題】画面を高精細化及び大画面化してもシフトク
ロック信号とシリアル表示データ信号との間で位相のず
れが発生せず、誤った表示及び映像ノイズの発生を防止
することができるマトリクス表示装置及びその駆動方法
を提供する。【解決手段】ＡＣ型カラーＰＤＰ装置１１０におい
て、フォーマット変換回路１０４及び駆動信号発生回路
１０５の出力側とデータドライバ回路１１１の入力側と
の間に、多値信号出力回路１０７を設ける。多値信号出
力回路１０７は、フォーマット変換回路１０４から出力
されるシリアル表示データ信号及び駆動信号発生回路１
０５から出力されるシフトクロック信号を多重化して３
種類の論理値を持つ多値信号を生成し、各データドライ
バ回路１１１はこの多値信号からシフトクロック信号及
びシリアル表示データ信号を復元する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプラズマディスプレ
イ等のマトリクス表示装置及びその駆動方法に関し、特
に、高精細大画面マトリクス表示装置においてもシフト
クロック信号の位相とシリアル表示データ信号の位相と
の間にずれが発生しないマトリクス表示装置及びその駆
動方法に関する。

【０００２】

【従来の技術】面放電型のプラズマディスプレイパネル
においては、２枚のガラス基板が設けられ、この２枚の
ガラス基板上に夫々、行方向に延びる行電極及び列方向
に延びる列電極が設けられている。また、行電極が設け
られているガラス基板上においては行電極上に誘電体層
が設けられ、列電極が設けられているガラス基板上にお
いては列電極上に蛍光体層が設けられている。更に、前
記ガラス基板間には隔壁が設けられ、この２枚のガラス
基板は前記隔壁による微小な間隔を隔てて相互に対向す
るように配置されている。これにより、両ガラス基板間
には前記隔壁によって区画されマトリクス状に配列され
た複数のセルが形成される。各セルにはガスが封入され
る。これにより、マトリクス構造の平面形プラズマディ
スプレイパネルが形成される。

【０００３】このプラズマディスプレイパネルにおいて
は、行電極及び列電極を夫々独立に駆動することによっ
て、駆動された行電極と列電極との交点部分に位置する
セルにおいて封入されたガスにプラズマ放電を発生さ
せ、このプラズマ放電により列電極上に設けられた蛍光
体を励起して発光させるようになっている。なお、カラ
ー表示を行うプラズマディスプレイパネルの場合は、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に発光する
蛍光体層を具備する３種類のセルが設けられ、各色のセ
ルが列電極に沿って１列に配列され、各列電極を夫々独
立に駆動することによって複数の色を発光させ、カラー
表示を行うことができるようになっている。

【０００４】このような面放電型のプラズマディスプレ
イパネルにおける各電極の駆動方法としては、行電極と
して、例えば各行に共通に設けられたＸ電極と各行毎に
設けられたＹ電極とを交互に配置し、Ｘ電極とＹ電極と
の間に交互に電圧パルスを印加して、半周期毎に極性の
反転する放電を発生させるＡＣ（交流）駆動方式が一般
に使用されている。

【０００５】このようなＡＣ駆動方式のプラズマディス
プレイパネルにおいては、各セルの電極間で一旦放電が
生じると、放電空間において生成された電子及びイオン
が誘電体層上に蓄積して壁電荷が形成される。そして壁
電荷が形成されたセルにおいては、行電極に低い電圧を
印加するだけで壁電荷の電界の作用によって放電が可能
となり、この低い電圧を半周期毎に反転させて印加する
ことによって前記放電を維持できるようになる。この機
能はメモリ機能と呼ばれ、この機能に基づいて低い印加
電圧により維持される放電は維持放電と呼ばれている。

【０００６】ＡＣ駆動方式のプラズマディスプレイパネ
ルにおいて画像の階調表示を行うためには、１フィール
ド期間を複数のサブフィールドに分割して、サブフィー
ルド毎に維持放電を発生させる時間（回数）を異ならせ
る方法がある。これにより、維持放電回数が多いセルほ
ど明るく発光するので、維持放電回数を制御することに
より画像の階調表示が可能となる。具体的には、各サブ
フィールドに、例えば、２の階乗倍の割合で増加する維
持放電期間を割り当て、１フィールド毎にリセットしな
がら１フィールド内において適当なサブフィールドを選
択して発光させることによって、任意の明るさの発光を
実現する。

【０００７】以下、従来のマトリクス表示装置であるＡ
Ｃ型カラーＰＤＰ装置の構成及び動作について説明す
る。図１３は、この従来のＡＣ型カラーＰＤＰ装置の構
成を示すブロック図であり、図１４はこのＡＣ型カラー
ＰＤＰ装置に組み込まれたデータドライバ回路の構成を
示す図である。

【０００８】図１３に示すように、ＡＣ型カラーＰＤＰ
装置１００は、複数のデータドライバ回路１０１Ａ、１
０１Ｂ、１０１Ｃ、・・・、１０１Ｅと、ＡＣ型プラズ
マディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキ
ャンドライバ回路１０３Ａ、・・・、１０３Ｃと、フォ
ーマット変換回路１０４と、駆動信号発生回路１０５
と、高圧駆動回路１０６とから概略構成されている。

【０００９】ＡＣ−ＰＤＰ１０２はメモリ機能を利用し
たサブフィールドシーケンスにより駆動されるＡＣ駆動
方式のプラズマディスプレイパネルであって、（Ｍ行×
Ｎ列）に画素が配列されている。ＡＣ−ＰＤＰ１０２に
おいては、Ｍ行の行電極（走査・維持電極）と、Ｒ、
Ｇ、Ｂの各色に対応する電極をＮ列に配置した列電極
（データ電極）とが格子状に配列されている。

【００１０】フォーマット変換回路１０４はフレームメ
モリ１０８を有し、ＡＣ型カラーＰＤＰ装置１００の外
部からＲ、Ｇ、Ｂの３色に対応する３組のシリアルデー
タからなる画像データが入力され、この画像データをＡ
Ｃ−ＰＤＰ１０２の各列に対応するフレームメモリ１０
８によってフォーマット変換し、ＡＣ−ＰＤＰ１０２の
列毎にＲ、Ｇ、Ｂの３色が順次配列されるように変換さ
れたシリアル表示データ信号ＤＳを作成し、このシリア
ル表示データ信号ＤＳをデータドライバ回路１０１Ａ、
１０１Ｂ、１０１Ｃ、・・・、１０１Ｅ（以下、総称し
てデータドライバ回路１０１という）に対して出力する
ものである。なお、フォーマット変換回路１０４からデ
ータドライバ回路１０１に至るシリアル表示データ信号
ＤＳの信号線はデータドライバ回路１０１と同数だけ設
けられている。

【００１１】駆動信号発生回路１０５は、垂直同期信号
検出回路（図示せず）において検出された前記画像デー
タ中に含まれる垂直同期信号に応じて、１フィールド毎
に所定のシーケンスに従って行駆動信号と列駆動信号と
を生成して、行駆動信号をスキャンドライバ回路１０３
Ａ、・・・、１０３Ｃに供給し、列駆動信号をデータド
ライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１
０１Ｅ及び高圧駆動回路１０６に供給すると共に、シフ
トクロック信号ＳＣ、並列ラッチ制御信号Φ及び出力制
御信号ＯＳをデータドライバ回路１０１Ａ、１０１Ｂ、
１０１Ｃ、・・・、１０１Ｅに対して出力するものであ
る。なお、シフトクロック信号ＳＣは、全てのデータド
ライバ回路１０１について共通である。そのため、駆動
信号発生回路１０５からデータドライバ回路１０１に至
るシフトクロック信号ＳＣの信号線は、途中でバッファ
が設けられて多段に分岐されている。

【００１２】高圧駆動回路１０６は、駆動信号発生回路
１０５から入力された列駆動信号に基づいて、各データ
ドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、
１０１Ｅへ高圧電源Ｖｄを供給するものである。

【００１３】データドライバ回路１０１Ａ、１０１Ｂ、
１０１Ｃ、・・・、１０１Ｅは夫々集積回路からなり、
ＡＣ−ＰＤＰ１０２の列電極ｎ本当たり１個の割合で設
けられ、夫々ｎ本の列電極を駆動するものである。各デ
ータドライバ回路１０１は、フォーマット変換回路１０
４からｎ列の列電極に対応するシリアル表示データ信号
ＤＳを受け取って、駆動信号発生回路１０５から入力さ
れるシフトクロック信号ＳＣ、並列ラッチ制御信号Φ及
び出力制御信号ＯＳに基づいて、走査期間毎にＡＣ−Ｐ
ＤＰ１０２の各列電極に対して並列にデータ信号を出力
するものである。なお、データドライバ回路１０１は図
１３の図面上の横方向（行方向）に延びるＡＣ−ＰＤＰ
１０２の１辺に沿って配列されており、その数は任意で
ある。データドライバ回路１０１の詳細な説明は後述す
る。

【００１４】スキャンドライバ回路１０３Ａ、・・・、
１０３Ｃ（以下、総称してスキャンドライバ回路１０３
という）は夫々集積回路からなり、ＡＣ−ＰＤＰ１０２
の行電極ｍ本当たり１個の割合で設けられ、夫々ｍ本の
行電極を駆動するものである。各スキャンドライバ回路
１０３は、駆動信号発生回路１０５から入力された行駆
動信号に基づいて、走査信号をｍ行の行電極に対して順
次出力するものである。なお、スキャンドライバ回路１
０３は図１３の図面上の縦方向（列方向）に延びるＡＣ
−ＰＤＰ１０２の１辺に沿って配列されており、その数
は任意である。

【００１５】図１４に示すように、従来のデータドライ
バ回路１０１は、ｎ段のシフトレジスタ回路１１と、シ
フトレジスタ回路１１の出力側に接続されたｎ回路分の
並列ラッチ回路１２と、並列ラッチ回路１２の出力側に
並列に接続されたｎ個の出力制御用論理ゲート回路Ｇ
１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ（以下、総称して
出力制御用論理ゲート回路Ｇという）と、各出力制御用
論理ゲート回路Ｇの出力側に接続されたｎ個の高耐圧Ｃ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
ドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ（以
下、総称して高耐圧ＣＭＯＳドライバＢという）とから
概略構成されている。

【００１６】シフトレジスタ回路１１は、ｎ段のシフト
レジスタからなり、フレームメモリ１０８から入力され
たシリアル表示データ信号ＤＳが、駆動信号発生回路１
０５から入力されたシフトクロック信号ＳＣに同期して
１走査周期毎にシフトして入力されるものである。シフ
トレジスタ回路１１は、入力されたシリアル表示データ
信号ＤＳに基づいて、データＯ１、Ｏ２、Ｏ３、Ｏ４、
・・・、Ｏｎを並列ラッチ回路１２に対して出力する。

【００１７】並列ラッチ回路１２は、シフトレジスタ回
路１１のｎ段のシフトレジスタ回路１１から出力された
データＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、駆動
信号発生回路１０５からの並列ラッチ制御信号Φに基づ
いてラッチするものである。

【００１８】出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ
３、Ｇ４、・・・、Ｇｎは、駆動信号発生回路１０５か
ら入力される出力制御信号ＯＳに基づいて、並列ラッチ
回路１２から並列に入力されたデータＯ１、Ｏ２、Ｏ
３、Ｏ４、・・・、Ｏｎを１走査周期ごとに同時に出力
するものである。なお、出力制御用論理ゲート回路Ｇ
１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎにはロジック回路
電源が接続されている。

【００１９】高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ
３、Ｂ４、・・・、Ｂｎは、出力制御用論理ゲート回路
Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎから夫々入力さ
れたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、
高圧駆動回路１０６からの高圧電源Ｖｄを使用して高圧
の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ
４、・・・、Ｃｎに変換して、夫々ＡＣ−ＰＤＰ１０２
の列電極（データ電極）に対して出力するものである。
なお、並列ラッチ回路１２、出力制御用論理ゲート回路
Ｇ及び高耐圧ＣＭＯＳドライバＢにより電圧供給回路が
構成されている。

【００２０】以下、従来のＡＣ形カラーＰＤＰ装置１０
０の動作を説明する。先ず、図１３に示すＡＣ型カラー
ＰＤＰ装置１００のフォーマット変換回路１０４に対し
て、画像データがＢ、Ｇ、Ｐの各色毎にシリアルに入力
される。フォーマット変換回路１０４は、この画像デー
タをデータドライバ回路１０１のデータ出力数（Ｎ個）
に分割し、フォーマット変換してシリアル表示データ信
号ＤＳを作成する。次に、フォーマット変換回路１０４
は、このシリアル表示データ信号ＤＳを走査期間内に各
データドライバ回路１０１に対して、独立した信号線を
介して夫々シリアル形式で出力する。一方、駆動信号発
生回路１０５は各データドライバ回路１０１に対してシ
フトクロック信号ＳＣを出力する。

【００２１】図１４に示すように、各データドライバ回
路１０１においては、シフトレジスタ回路１１が、シリ
アル形式で伝送された各色のシリアル表示データ信号Ｄ
Ｓを、シフトクロック信号ＳＣに基づいてＲ、Ｇ、Ｂの
順に取り込む。即ち、シリアル表示データ信号ＤＳがシ
フトレジスタ回路１１にシフト入力される。シフトレジ
スタ回路１１は、シリアル表示データ信号ＤＳを取り込
んだ後、この信号を並列ラッチ回路１２に対して出力す
る。並列ラッチ回路１２は、駆動信号発生回路１０５か
ら出力された並列ラッチ制御信号Φに基づいて、シフト
レジスタ回路１１の出力信号を並列にラッチする。

【００２２】図１５（ａ）及び（ｂ）はデータドライバ
回路１０１における表示データの入力方法を示すタイミ
ングチャートである。図１５（ａ）及び（ｂ）に示すよ
うに、データドライバ回路１０１におけるシリアル表示
データ信号ＤＳの入力方法には、例えば２種類の方法が
ある。図１５（ａ）はシリアル表示データ信号ＤＳを１
ビットずつデータドライバ回路１０１に入力する方法を
示し、（ｂ）は３ビットずつ入力する方法を示す。図１
５（ａ）に示すように、データドライバ回路１０１にシ
リアル表示データ信号ＤＳを１ビットずつ入力する場合
は、シリアル表示データ信号ＤＳの入力データはＲ、
Ｇ、Ｂの順に繰り返し配列されており、シフトクロック
信号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１
１においてシフトされ、シリアル表示データ信号ＤＳが
最後までシフトされたとき、並列ラッチ制御信号Φの例
えば立ち下がりに同期して、並列ラッチ回路１２に並列
にラッチされ、その後、各出力制御用論理ゲート回路Ｇ
に対して、シリアル表示データ信号ＤＳをデータＯｎ、
Ｏｎ−１、Ｏｎ−２、Ｏｎ−３、Ｏｎ−４、Ｏｎ−５、
Ｏｎ−６、・・・、Ｏ３、Ｏ２、Ｏ１のように、夫々１
ビットずつ出力する。

【００２３】これに対して、図１５（ｂ）に示すよう
に、データドライバ回路１０１にシリアル表示データ信
号ＤＳを３ビットずつ入力する場合は、シリアル表示デ
ータ信号ＤＳの内容は図１５（ａ）に示す１ビットデー
タ入力の場合と同じであるが、シリアル表示データ信号
ＤＳはシフトクロック信号ＳＣの立ち上がり毎にＲ、
Ｇ、Ｂの順序で３ビットずつグループ化され、シリアル
表示データ信号ＤＳ１乃至ＤＳ３に分割される。シリア
ル表示データ信号ＤＳ１乃至ＤＳ３はシフトクロック信
号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１１
においてシフトされ、シリアル表示データ信号ＤＳ１乃
至ＤＳ３が最後までシフトされたとき、並列ラッチ制御
信号Φの例えば立ち下がりに同期して、並列ラッチ回路
１２に並列にラッチされ、その後、各出力制御用論理ゲ
ート回路Ｇに対して同時に出力される。

【００２４】図１６はシフトレジスタ回路１１がシリア
ル表示データ信号ＤＳを取り込む方法を示すタイミング
チャートである。図１６に示すように、シリアル表示デ
ータ信号ＤＳがフォーマット変換回路１０４から出力さ
れている間に、シフトクロック信号ＳＣが例えばＬレベ
ル（ロウレベル）からＨレベル（ハイレベル）に変化す
ると、シリアル表示データ信号ＤＳがシフトレジスタ回
路１１に取り込まれる。なお、図１６に示すセットアッ
プタイムとは、シフトクロック信号ＳＣの有効な側のエ
ッジ（この場合はＬレベルからＨレベルに変化するエッ
ジ）に対して、シリアル表示データ信号ＤＳの論理レベ
ルが前もって確定している時間をいい、ホールドタイム
とは、シフトクロック信号ＳＣの有効な側のエッジに対
して、シリアル表示データ信号ＤＳの論理レベルがその
後も確定している時間をいう。即ち、シリアル表示デー
タ信号ＤＳの論理レベルが確定している期間中におい
て、シフトクロック信号ＳＣがＬレベルからＨレベルに
変化する（立ち上がる）より前の期間がセットアップタ
イムであり、後の期間がホールドタイムである。シリア
ル表示データ信号ＤＳがシフトレジスタ回路１１に取り
込まれるためには、セットアップタイム及びホールドタ
イムの双方が正しく確保されている必要がある。

【００２５】このように、出力制御用論理ゲート回路Ｇ
１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎは、駆動信号発生
回路１０５から出力された出力制御信号ＯＳに基づい
て、並列ラッチ回路１２にラッチされたデータＯ１、Ｏ
２、Ｏ３、Ｏ４、・・・、Ｏｎを、高耐圧ＣＭＯＳドラ
イバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎに対して同
一タイミングで並列に出力する。その後、図１４に示す
ように、高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ
４、・・・、Ｂｎが高圧駆動回路１０６から供給される
高圧電源Ｖｄにより、データＯ１、Ｏ２、Ｏ３、Ｏ４、
・・・、Ｏｎ（以下、総称してデータＯという）を高電
圧の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ
４、・・・、Ｃｎ（以下、総称してデータ信号Ｃとい
う）に変換し、ＡＣ−ＰＤＰ１０２の各列電極（データ
電極）に対して出力する。

【００２６】図１４に示すように、各データドライバ回
路１０１においては、出力制御信号ＯＳの立ち上がりに
応じて、並列ラッチ回路１２から出力されたデータＯ
を、出力制御用論理ゲート回路Ｇを経て高耐圧ＣＭＯＳ
ドライバＢに入力することによって、データＯのＨレベ
ルをデータ信号Ｃの高圧電源電圧Ｖｄに変換すると共
に、データＯのＬレベルをデータ信号Ｃの０Ｖに変換し
て出力する。このため、データＯに基づいて高圧電源電
圧Ｖｄ又は接地電位（０Ｖ）がＡＣ−ＰＤＰ１０２（図
１３参照）のデータ電極に印加され、走査が行われた行
電極との交点に位置するセル内において放電が生じ、パ
ネルへの表示データの書込が行われる。表示に必要なラ
イン数分だけ前述のデータ伝送−出力−書込を繰り返し
た後、ＡＣ−ＰＤＰ１０２の各セルを維持期間に映像の
明るさに応じた回数だけ発光させ、画像の表示を行う。
例えば、画像信号として各色当たり８ビットの信号を入
力し、１フレーム期間を走査期間及び維持期間を有する
サブフレーム期間に時分割し、各フレーム期間において
発光させるサブフレーム期間を適宜選択することによ
り、全体として画像を表示する。

【００２７】

【発明が解決しようとする課題】しかしながら、前述の
従来の技術には以下に示すような問題点がある。図１３
に示すように、ＡＣ型カラーＰＤＰ装置１００におい
て、データドライバ回路１０１はＡＣ−ＰＤＰ１０２の
端縁に沿って配置されている。一方、シリアル表示デー
タＤＳを出力するフォーマット変換回路１０４及びシフ
トクロック信号ＳＣを出力する駆動信号発生回路１０５
は、夫々ＡＣ型カラーＰＤＰ装置１００内の１ヶ所に配
置されている。ＡＣ−ＰＤＰ１０２は大画面であるた
め、フォーマット変換回路１０４及び駆動信号発生回路
１０５から近い位置に配置されているデータドライバ回
路１０１と、フォーマット変換回路１０４及び駆動信号
発生回路１０５から遠い位置に配置されているデータド
ライバ回路１０１とでは、フォーマット変換回路１０４
及び駆動信号発生回路１０５からの信号線の長さが大き
く異なる。

【００２８】また、図１７は従来のＡＣ型カラーＰＤＰ
装置におけるシリアル表示データ信号及びシフトクロッ
ク信号の伝送経路を示す模式図である。フォーマット変
換回路１０４から出力されるシリアル表示データ信号Ｄ
Ｓは、データドライバ回路１０１毎に異なるため、各デ
ータドライバ回路１０１に対して独立に伝送される。こ
のため、フォーマット変換回路１０４からデータドライ
バ回路１０１に至るシリアル表示データ信号ＤＳの信号
線はデータドライバ回路１０１と同数だけ設けられてい
る。従って、図１７に示すように、シリアル表示データ
信号ＤＳの各信号線は途中に分岐がない。

【００２９】これに対して、駆動信号発生回路１０５か
ら出力されるシフトクロック信号ＳＣは、全てのデータ
ドライバ回路１０１について共通である。従って、駆動
信号発生回路１０５からデータドライバ回路１０１に至
るシフトクロック信号ＳＣの信号線は、駆動信号発生回
路１０５側の端部においては１本であり、途中で多段に
バッファが設けられて分岐され、データドライバ回路１
０１側の端部はデータドライバ回路１０１と同数になっ
ている。シフトクロック信号ＳＣはこの信号線を伝送さ
れることにより、共通のシフトクロック信号ＳＣが複数
のデータドライバ回路１０１に分配される。

【００３０】このように、シリアル表示データ信号ＤＳ
とシフトクロック信号ＳＣとの間における信号線の長さ
の違い並びにバッファ段数及びファンアウト数の差によ
り、データドライバ回路１０１において、シリアル表示
データ信号ＤＳとシフトクロック信号ＳＣとの間に遅延
時間の差が発生する。この結果、データドライバ回路１
０１のシフトレジスタ回路１１がシリアル表示データ信
号ＤＳを取り込む際にエラーが生じ、ＡＣ−ＰＤＰ１０
２において誤った表示又は映像ノイズが発生することが
ある。特に、シリアル表示データ信号ＤＳ及びシフトク
ロック信号ＳＣの高速シリアル伝送を行う場合において
は、両者の間に遅延時間差が生じやすく、全てのデータ
ドライバ回路１０１において、シリアル表示データ信号
ＤＳの位相とシフトクロック信号ＳＣの位相とを揃える
ことが困難である。

【００３１】図１８（ａ）及び（ｂ）並びに図１９
（ａ）及び（ｂ）はシフトレジスタ回路１１におけるシ
リアル表示データ信号ＤＳの位相及びシフトクロック信
号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動
との関係を示す図である。図１８（ａ）はシリアル表示
データ信号ＤＳの位相とシフトクロック信号ＳＣの位相
との関係が適切である場合のタイミングチャートであ
り、図１８（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表
示挙動を示す図であり、図１９（ａ）はシリアル表示デ
ータ信号ＤＳの位相とシフトクロック信号ＳＣの位相と
の関係が不適切である場合のタイミングチャートであ
り、図１９（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表
示挙動を示す図である。なお、図１５（ａ）に示すよう
に、シリアル表示データ信号ＤＳはデータＯ１、Ｏ２、
・・・、ＯｎがＲ、Ｇ、Ｂの順にシリアルに繰り返し配
列されており、データＯ１、Ｏ４、・・・、Ｏｎ−２は
赤色（Ｒ）の発光を行う信号である。図１８（ａ）、
（ｂ）及び図１９（ａ）、（ｂ）は、いずれもシリアル
表示データ信号ＤＳとして赤単色データが入力される場
合を示す。

【００３２】図１８（ａ）に示すように、シリアル表示
データ信号ＤＳの位相とシフトクロック信号ＳＣの位相
との関係が適切である場合には、前述のセットアップタ
イム及びホールドタイムの双方が適切に確保され、デー
タＯ１、Ｏ４、・・・、Ｏｎ−２がシフトレジスタ回路
１１に正しく取り込まれる。この結果、図１８（ｂ）に
示すように、データ信号Ｃ１、Ｃ４、・・・、Ｃｎ−２
がＡＣ−ＰＤＰ１０２におけるこれらの信号に相当する
データ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２
が赤単色画面となる。

【００３３】これに対して、図１９（ａ）に示すよう
に、シリアル表示データ信号ＤＳの位相とシフトクロッ
ク信号ＳＣの位相が相互にずれている場合には、セット
アップタイム又はホールドタイムが適切に確保できな
い。このため、信号の伝送エラーが生じ、例えば、デー
タＯ４がシフトクロック信号ＳＣの位相遅れによって、
シフトレジスタ回路１１にデータＯ４として取り込まれ
ずに、１つ前のデータＯ３に相当するデータとして取り
込まれる。同様に、データＯｎ−２はデータＯｎ−３に
相当するデータとして取り込まれる。この結果、図１９
（ｂ）に示すように、データＣ３、・・・、Ｃｎ−３
が、ＡＣ−ＰＤＰ１０２における１つ前のデータに相当
するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１
０２が例えば青単色画面となる。シリアル表示データ信
号ＤＳは本来、赤単色画面を実現するためのデータであ
るから、この場合は誤った表示がなされたことになる。
このように、信号の伝送エラーが生じてシリアル表示デ
ータ信号ＤＳの位相とシフトクロック信号ＳＣの位相が
相互にずれると、シフトレジスタ回路１１においてデー
タの取り込みエラーが生じ、誤った表示又は映像ノイズ
が発生する。

【００３４】このように、ＡＣ型カラーＰＤＰ装置等の
マトリクス表示装置において正しい表示を行うためには
確実にデータの受渡ができなければならないが、前述の
如く大画面のマトリクス表示装置においては、信号を高
速で伝送しようとすると信号の伝送エラーが生じやすく
なるという問題点がある。例えば、水平解像度が１０２
４のＡＣ−ＰＤＰ１０２に対して、出力数が９６のデー
タドライバ回路１０１を使用する場合、データドライバ
回路１０１の数は３×１０２４／９６＝３２個となる。
更に、高速性能を改善するためにＡＣ−ＰＤＰの上下両
側にデータドライバ回路を配置してＡＣ−ＰＤＰ１０２
を上下両側から駆動する場合には、３２個の２倍に相当
する６４個のデータドライバ回路が必要となる。このよ
うに空間的に広い領域にわたって配置された多数のデー
タドライバ回路へ、ＡＣ型カラーＰＤＰ装置内の１ヶ所
に配置されたフォーマット変換回路及び駆動信号派生回
路等の信号処理回路から、共通のタイミングで個々の表
示データを高速に且つ確実に伝送することは極めて困難
である。

【００３５】データを高速で伝送する必要性は、カラー
ＰＤＰの表示方式において現在主流の方式である走査・
維持分離方式で特に高まっており、最近のデータドライ
バ回路における出力数の増大傾向、及び信号伝送バス幅
の狭小化傾向の中で、益々その必要性が高まっている。
一方、プラズマディスプレイパネルの特徴である高精細
大画面表示を行おうとすると、画面周辺部に配置された
データドライバ集積回路への信号線の長さは極めて長く
なってしまい、シフトクロック信号とシリアル表示デー
タ信号とのタイミングスキュー（位相ずれ）が増大しや
すくなる。このように、高精細大画面のマトリクス表示
装置、特に高精細大画面のプラズマディスプレイパネル
においては、データを高速で伝送する必要性が高いにも
かかわらず、データの高速伝送を困難になっている。

【００３６】本発明はかかる問題点に鑑みてなされたも
のであって、画面を高精細化及び大画面化してもシフト
クロック信号とシリアル表示データ信号との間で位相の
ずれが発生せず、誤った表示及び映像ノイズの発生を防
止することができるマトリクス表示装置及びその駆動方
法を提供することを目的とする。

【００３７】

【課題を解決するための手段】本発明に係るマトリクス
表示装置は、画像を表示する表示部と、この表示部を駆
動する駆動回路部と、前記表示部と前記駆動回路部とを
相互に接続する複数の配線とを有し、前記駆動回路部
は、外部から画像データが入力されこの画像データに基
づいて２値信号であるシリアル表示データ信号を生成す
ると共に２値信号であるシフトクロック信号を生成する
制御回路と、前記シリアル表示データ信号及び前記シフ
トクロック信号を多重化して３種類以上の論理値を持つ
１の多値信号を生成して前記配線に対して出力する多値
信号出力回路と、を有し、前記表示部は、複数の画素が
第１の方向及びこれに直交する第２の方向にマトリクス
状に配列された表示パネルと、前記第２の方向に配列さ
れた１又は複数群の画素群を選択する複数のスキャンド
ライバ回路と、前記スキャンドライバ回路により選択さ
れた画素群の各画素にデータ信号を与える複数のデータ
ドライバ回路と、を有し、前記データドライバ回路は、
前記配線を介して入力された前記多値信号からシリアル
表示データ信号及びシフトクロック信号を復元するデコ
ード回路と、このデコード回路から出力された前記シフ
トクロック信号に同期して前記シリアル表示データ信号
が入力されるシフトレジスタ回路と、前記シフトレジス
タ回路から出力された前記シリアル表示データ信号に基
づいて前記画素に電圧を供給して発光させる電圧供給回
路とを有することを特徴とする。

【００３８】本発明においては、駆動回路部から表示部
の各データドライバ回路までシリアル表示データ信号及
びシフトクロック信号を伝送する際に、これらの信号の
送り側、即ち駆動回路部側においてシリアル表示データ
信号とシフトクロック信号とを多重化して１の多値信号
を生成し、この多値信号を配線を介して各データドライ
バ回路に伝送する。受け側であるデータドライバ回路に
入力された多値信号はデコード回路においてシリアル表
示データ信号及びシフトクロック信号に復元される。こ
のため、従来のシリアル表示データ信号及びシフトクロ
ック信号を独立に伝送する方法のように、両信号の配線
の長さの違い並びにバッファ段数及びファンアウト数の
違いに起因するタイミングスキュー（位相ズレ）が発生
することがない。この結果、表示部において誤った表示
及び映像ノイズが発生することを防止することができ
る。又は、各データドライバ回路において個別に位相調
整を行う必要がなくなる。

【００３９】また、シリアル表示データ信号及びシフト
クロック信号から多値信号を生成する多値信号出力回路
並びに多値信号からシリアル表示データ信号及びシフト
クロック信号を復元するデコード回路は簡略な構成の集
積回路により実現することができる。このため、本発明
のマトリクス表示装置は従来のマトリクス表示装置と比
較して、回路設計及び基板設計において位相のずれに関
して特別な配慮をする必要がなく、大型化及び高コスト
化することがない。

【００４０】本発明に係るマトリクス表示装置の駆動方
法は、複数の画素がマトリクス状に配列された表示パネ
ルを具備し画像を表示する表示部と、この表示部を駆動
する駆動回路部と、前記表示部と前記駆動回路部とを相
互に接続する複数の配線とを備えるマトリクス表示装置
の駆動方法において、前記駆動回路部において２値信号
であるシフトクロック信号を生成する工程と、外部から
入力された画像データに基づいて２値信号であるシリア
ル表示データ信号を生成する工程と、前記シリアル表示
データ信号及び前記シフトクロック信号を多重化して３
種類以上の論理値を持つ１の多値信号を生成する工程
と、前記多値信号を前記駆動回路部から前記表示部まで
伝送する工程と、前記表示部において前記多値信号から
シリアル表示データ信号及びシフトクロック信号を復元
する工程と、前記シリアル表示データ信号に基づいて前
記画素に電圧を供給して発光させる工程と、を有するこ
とを特徴とする。

【００４１】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。先ず、本発明の
第１の実施例について説明する。図１は本実施例に係る
マトリクス表示装置であるＡＣ型カラーＰＤＰ装置の構
成を示すブロック図である。なお、図１に示すＡＣ型カ
ラーＰＤＰ装置１１０の構成要素において、図１３に示
す従来のＡＣ型カラーＰＤＰ装置１００の構成要素と同
一の構成要素には同一の符号を付し、その詳細な説明を
省略する。図１に示すように、本実施例に係るＡＣ型カ
ラーＰＤＰ装置１１０においては、フォーマット変換回
路１０４及び駆動信号発生回路１０５の出力側に、多値
信号出力回路１０７が設けられている。また、従来のＡ
Ｃ型カラーＰＤＰ装置におけるデータドライバ回路１０
１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅの替わり
に、データドライバ回路１１１Ａ、１１１Ｂ、１１１
Ｃ、・・・、１１１Ｅ（以下、総称してデータドライバ
回路１１１という）が設けられている。多値信号出力回
路１０７の出力側はデータドライバ回路１１１Ａ、１１
１Ｂ、１１１Ｃ、・・・、１１１Ｅに夫々接続されてい
る。更に、多値信号出力回路１０７とデータドライバ回
路１１１Ａ、１１１Ｂ、・・・、１１１Ｅとは、夫々１
本の配線によって接続されている。即ち、この配線はデ
ータドライバ回路１１１の数と同数本設けられている。
本実施例に係るＡＣ型カラーＰＤＰ装置１１０における
上記以外の構成は、図１３に示す従来のＡＣ型カラーＰ
ＤＰ装置１００の構成と同一である。以下、多値信号出
力回路１０７及びデータドライバ回路１１１の構成につ
いて詳細に説明する。

【００４２】図２は多値信号出力回路１０７の構成を示
すブロック図である。本実施例においては、多値信号と
してＬ、Ｍ、Ｈの３種類の論理値からなる３値信号を使
用する。論理値Ｌ、Ｍ、Ｈの実際の電圧レベルは任意で
ある。例えば、Ｌには０Ｖ、Ｍには１．５Ｖ、Ｈには３
Ｖを使用する。図２に示すように、多値信号出力回路１
０７においては、３個のアナログマルチプレクサ２４乃
至２６が設けられ、アナログマルチプレクサ２４乃至２
６には、夫々Ｈレベル（３Ｖ）、Ｍレベル（１．５
Ｖ）、Ｌレベル（０Ｖ）の電圧が入力されている。ま
た、駆動信号発生回路１０５から出力されたシフトクロ
ック信号ＳＣが入力されるインバータ２１が設けられ、
シフトクロック信号ＳＣ及びフォーマット変換回路１０
４から出力されたシリアル表示データ信号ＤＳの双方が
入力されるＡＮＤゲート２２が設けられている。ＡＮＤ
ゲート２２の出力側は２つに分岐されており、そのうち
一方に接続されるようにインバータ２３が設けられてい
る。インバータ２３の出力側はアナログマルチプレクサ
２６の入力側に接続されている。ＡＮＤゲート２２の出
力側の他方はアナログマルチプレクサ２４の入力側に接
続されている。インバータ２１の出力側はアナログマル
チプレクサ２５の入力側に接続されている。更に、アナ
ログマルチプレクサ２４乃至２６の出力側にはバッファ
アンプ２７が設けられ、このバッファアンプ２７の出力
側には多値信号出力回路１０７の出力端子２８が設けら
れている。

【００４３】図３はデータドライバ回路１１１の構成を
示すブロック図である。図３に示すように、データドラ
イバ回路１１１は、ドライバ回路１１３及びデコード回
路１１２が設けられ、ドライバ回路１１３の入力側にデ
コード回路１１２が接続されている。ドライバ回路１１
３の構成は図１４に示す従来のデータドライバ回路１０
１の構成と同一である。

【００４４】図４は図３に示すデコード回路１１２の構
成を示すブロック図である。デコード回路１１２は多値
信号出力回路１０７から出力された多値信号が入力さ
れ、この多値信号をシフトクロック信号ＳＣ及びシリア
ル表示データ信号ＤＳに復元してドライバ回路１１３に
対して出力するものである。

【００４５】図４に示すように、デコード回路１１２に
おいては、入力端子３１が設けられ、バッファアンプ３
２が設けられ、入力端子３１はバッファアンプ３２の入
力側に接続されている。また、３個のウインドウコンバ
レータ３３乃至３５が設けられ、バッファアンプ３２の
出力側はウインドウコンバレータ３３乃至３５の入力側
に接続されている。ウインドウコンバレータ３３は入力
電圧が３ＶのときのみＨレベルを出力するものであり、
ウインドウコンバレータ３４は入力電圧が１．５Ｖのと
きのみＨレベルを出力するものであり、ウインドウコン
バレータ３５は入力電圧が０ＶのときのみＨレベルを出
力するものである。ウインドウコンバレータ３３及び３
５の出力側には、ＲＳ−フリップフロップ３６が設けら
れ、ウインドウコンバレータ３３及び３５の出力信号が
夫々ＲＳ−フリップフロップ３６のセット端子及びリセ
ット端子に入力されるようになっている。ＲＳ−フリッ
プフロップ３６のＱ出力からは２値化されたシリアル表
示データ信号ＤＳがシフトレジスタ回路１１に対して出
力される。ウインドウコンバレータ３４の出力信号は、
そのままシフトクロック信号ＳＣとしてシフトレジスタ
回路１１に対して出力される。

【００４６】次に、本実施例に係るＡＣ型カラーＰＤＰ
装置１１０の動作について説明する。本実施例に係るＡ
Ｃ型カラーＰＤＰ装置１１０の動作は、前述の従来のＡ
Ｃ型カラーＰＤＰ装置１００の動作と比較して、多値信
号出力回路１０７においてシリアル表示データ信号ＤＳ
及びシフトクロック信号ＳＣを多重化して多値信号を生
成し、この多値信号をデータドライバ回路１１１に伝送
し、データドライバ回路１１１のデコード回路１１２に
おいて前記多値信号からシリアル表示データ信号ＤＳ及
びシフトクロック信号ＳＣを復元する点が異なる。

【００４７】図１に示すように、フォーマット変換回路
１０４から多値信号出力回路１０７に２値のシリアル表
示データ信号ＤＳ（以下、単にデータ信号という）が入
力される。また、駆動信号発生回路１０５から多値信号
出力回路１０７に２値のシフトクロック信号ＳＣ（以
下、単にクロック信号という）が入力される。

【００４８】次に、図２に示すように、多値信号出力回
路１０７において、クロック信号がインバータ２１を介
してアナログマルチプレクサ２５に入力される。このた
め、クロック信号がＬである期間は、アナログマルチプ
レクサ２５から１．５Ｖの電圧が出力され、出力端子２
８からは電圧が１．５Ｖの信号、即ち、論理値Ｍが出力
される。クロック信号がＨである期間において、データ
信号がＨである期間は、ＡＮＤゲート２２から論理値Ｈ
が出力され、アナログマルチプレクサ２４から３Ｖの電
圧が出力される。従って、出力端子２８から電圧が３Ｖ
の信号、即ち、論理値Ｈが出力される。クロック信号が
Ｈである期間において、データ信号がＬである期間は、
ＡＮＤゲート２２から論理値Ｌが出力され、アナログマ
ルチプレクサ２６から０Ｖの電圧が出力される。従っ
て、出力端子２８から電圧が０Ｖの信号、即ち、論理値
Ｌが出力される。このように、多値信号出力回路１０７
においてクロック信号とデータ信号とが多重化され、出
力端子２８から３値の多値信号が出力される。

【００４９】図５は、多値信号出力回路１０７に入力さ
れるデータ信号及びクロック信号の波形と多値信号出力
回路１０７から出力される多値信号の波形との関係を示
すタイミングチャートである。図５に示すように、クロ
ック信号がＨである期間において、データ信号がＨであ
る場合は多値信号がＨ、データ信号がＬである場合は多
値信号がＬになる。また、クロック信号がＬである期間
は多値信号はＭを保持する。

【００５０】多値信号出力回路１０７（図１参照）から
出力された多値信号は、配線を経由して各データドライ
バ回路１１１のデコード回路１１２（図３参照）に入力
される。図４に示すように、デコード回路１１２の入力
端子３１に入力された多値信号は、バッファアンプ３２
を介してウインドウコンバレータ３３乃至３５に夫々入
力される。多値信号の論理値がＨであるとき、ウインド
ウコンバレータ３３から論理値Ｈが出力され、ＲＳ−フ
リップフロップ３６のＱ出力から２値信号の論理値Ｈが
出力される。多値信号の論理値がＭであるとき、ウイン
ドウコンバレータ３４から論理値Ｈが出力される。多値
信号の論理値がＬであるとき、ウインドウコンバレータ
３５から論理値Ｈが出力され、ＲＳ−フリップフロップ
３６のＱ出力から２値信号の論理値Ｌが出力される。こ
の結果、ＲＳ−フリップフロップ３６のＱ出力から出力
される信号はデータ信号となり、ウインドウコンバレー
タ３４から出力される信号はクロック信号となる。

【００５１】図６は、デコード回路１１２に入力される
多値信号の波形と、ウインドウコンバレータ３３及び３
５の出力信号の波形、即ち、Ｈレベル検出結果及びＬレ
ベル検出結果と、デコード回路１１２から出力されるデ
ータ信号及びクロック信号の波形との関係を示すタイミ
ングチャートである。図６に示すように、多値信号がＨ
レベルのとき、ウインドウコンバレータ３３の出力信号
はＨレベルになり、ＲＳ−フリップフロップ３６のＱ出
力信号、即ち、データ信号はＨレベルになる。また、多
値信号がＬレベルのとき、ウインドウコンバレータ３５
の出力信号はＨレベルになり、ＲＳ−フリップフロップ
３６のＱ出力信号、即ち、データ信号はＬレベルにな
る。一方、多値信号がＭレベルのとき、ウインドウコン
バレータ３４の出力信号はＨレベルになり、クロック信
号はＨレベルになる。

【００５２】このようにして、デコード回路１１２にお
いて、多値信号からデータ信号（シリアル表示データ信
号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）
が復元される。このデータ信号及びクロック信号が各デ
ータドライバ回路１１１のシフトレジスタ回路１１に対
して出力される。なお、本実施例に係るＡＣ型カラーＰ
ＤＰ装置１１０の動作における上記以外の動作は、前述
の従来のＡＣ型カラーＰＤＰ装置１００の動作と同じで
ある。

【００５３】本実施例によれば、フォーマット変換回路
１０４及び駆動信号発生回路１０５の出力側に多値信号
出力回路１０７を設け、データ信号とクロック信号とを
多重化して多値信号を生成し、この多値信号をデータド
ライバ回路１１１に伝送することにより、伝送に伴って
データ信号とクロック信号との間に位相のずれが発生す
ることを防止できる。このため、ＡＣ−ＰＤＰ１０２
（図１参照）において、前記位相のずれに起因する誤っ
た表示及び映像ノイズが発生することがない。

【００５４】また、本実施例においては、多値信号出力
回路１０７及びデコード回路１１２を簡略な構成の集積
回路により形成することができる。このため、データ信
号とクロック信号の多重化及び復元が容易に実現でき
る。従って、本実施例のＡＣ型カラーＰＤＰ装置は、例
えば、データドライバ回路側においてＰＬＬ又は独自の
クロック発生回路を設けて入力信号のパルス幅を検出し
て復元するようにしたＡＣ型カラーＰＤＰ装置と比較し
て、構成が簡単で、外部に追加部品を必要としない。特
に、本実施例におけるデコード回路は、前述のデータド
ライバ回路のような１台のＡＣ型カラーＰＤＰ装置中に
多数使用しなければならない部品に搭載する回路として
好適なものである。この結果、本実施例のＡＣ型カラー
ＰＤＰ装置は、伝送に伴うデータ信号とクロック信号と
の間に位相のずれを、低コストで且つ装置を大型化する
ことなく防止することができる。

【００５５】更に、本実施例においては、多値信号のＭ
レベルをセンターとしてデータ信号のＬ／Ｈに対応して
多値信号のＬ／Ｈが出力されるので、３値のＬからＨの
ジャンプ又はこの逆のジャンプは発生せず、変化量は常
にＨ／２に制限される。このため、本実施例において使
用する多値信号は、高速伝送に適している。

【００５６】なお、本実施例においては、多値信号出力
回路１０７を図２に示すように構成し、デコード回路１
１２を図４に示すように構成したが、多値信号出力回路
及びデコード回路の構成はこれに限定されず、任意の構
成とすることができる。

【００５７】次に、本発明の第２の実施例について説明
する。図７は本実施例に係るＡＣ型カラーＰＤＰ装置の
構成を示すブロック図である。なお、図１に示すＡＣ型
カラーＰＤＰ装置１２０の構成要素において、図１に示
す第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の
構成要素と同一の構成要素には同一の符号を付し、その
詳細な説明を省略する。図７に示すように、本実施例に
係るＡＣ型カラーＰＤＰ装置１２０は、前述の第１の実
施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）
と比較して、ＡＣ型カラーＰＤＰ装置１１０の多値信号
出力回路１０７の替わりに多値信号出力回路１１７が設
けられ、ＡＣ型カラーＰＤＰ装置１１０のデータドライ
バ回路１１１（１１１Ａ、１１１Ｂ、１１１Ｃ、・・
・、１１１Ｅ）の替わりにデータドライバ回路１２１
（１２１Ａ、１２１Ｂ、１２１Ｃ、・・・、１２１Ｅ）
が設けられている。本実施例に係るＡＣ型カラーＰＤＰ
装置１２０における上記以外の構成は、前述の第１の実
施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）
の構成と同一である。以下、多値信号出力回路１１７及
びデータドライバ回路１２１の構成について詳細に説明
する。

【００５８】図８は多値信号出力回路１１７の構成を示
すブロック図である。第１の実施例と同様に、本実施例
においても多値信号としてＬ、Ｍ、Ｈの３種類の論理値
からなる３値信号を使用する。論理値Ｌ、Ｍ、Ｈの実際
の電圧レベルは任意である。例えば、Ｌには０Ｖ、Ｍに
は１．５Ｖ、Ｈには３Ｖを使用する。図８に示すよう
に、多値信号出力回路１１７においては、３個のアナロ
グマルチプレクサ４５乃至４７が設けられ、アナログマ
ルチプレクサ４５乃至４７には、夫々Ｈレベル（３
Ｖ）、Ｍレベル（１．５Ｖ）、Ｌレベル（０Ｖ）の電圧
が入力されている。また、フォーマット変換回路１０４
から出力されたシフトクロック信号ＳＣが入力されるイ
ンバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３が
並列に設けられている。ＡＮＤゲート４３の入力側には
シリアル表示データ信号ＤＳが入力されるインバータ４
４が設けられている。シフトクロック信号ＳＣはインバ
ータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３に並列
に入力され、シリアル表示データ信号ＤＳはＡＮＤゲー
ト４２に入力されると共に、インバータ４４を介してＡ
ＮＤゲート４３に入力されるようになっている。

【００５９】インバータ４１の出力側はアナログマルチ
プレクサ４７の入力側に接続され、ＡＮＤゲート４２の
出力側はアナログマルチプレクサ４５の入力側に接続さ
れ、ＡＮＤゲート４３の出力側はアナログマルチプレク
サ４６の入力側に接続されている。また、アナログマル
チプレクサ４５乃至４７の出力側にはバッファアンプ４
８が設けられ、このバッファアンプ４８の出力側には多
値信号出力回路１１７の出力端子４９が設けられてい
る。

【００６０】図９はデータドライバ回路１２１の構成を
示すブロック図である。図９に示すように、データドラ
イバ回路１２１においては、ドライバ回路１１３及びデ
コード回路１２２が設けられ、ドライバ回路１１３の入
力側にデコード回路１２２が接続されている。ドライバ
回路１１３は図３に示す第１の実施例のドライバ回路１
１３と同一である。

【００６１】図１０は図９に示すデコード回路１２２の
構成を示すブロック図である。デコード回路１２２は多
値信号出力回路１０７から出力された多値信号が入力さ
れ、この多値信号をシフトクロック信号ＳＣ及びシリア
ル表示データ信号ＤＳに復元してドライバ回路１１３に
対して出力するものである。

【００６２】図１０に示すように、デコード回路１２２
においては、入力端子５１が設けられ、バッファアンプ
５２が設けられ、入力端子５１はバッファアンプ５２の
入力側に接続されている。また、３個のウインドウコン
バレータ５３乃至５５が設けられ、バッファアンプ５２
の出力側はウインドウコンバレータ５３乃至５５の入力
側に並列に接続されている。ウインドウコンバレータ５
３は入力電圧が３ＶのときのみＨレベルを出力するもの
であり、ウインドウコンバレータ５４は入力電圧が１．
５ＶのときのみＨレベルを出力するものであり、ウイン
ドウコンバレータ５５は入力電圧が０ＶのときのみＨレ
ベルを出力するものである。ウインドウコンバレータ５
３及び５４の出力側にはＲＳ−フリップフロップ５６が
設けられ、ウインドウコンバレータ５３及び５４の出力
信号が夫々ＲＳ−フリップフロップ５６のセット端子及
びリセット端子に入力されるようになっている。ＲＳ−
フリップフロップ５６のＱ出力からは２値化されたシリ
アル表示データ信号ＤＳがシフトレジスタ回路１１に対
して出力される。ウインドウコンバレータ５５の出力信
号は、そのままシフトクロック信号ＳＣとしてシフトレ
ジスタ回路１１に対して出力される。

【００６３】次に、本実施例に係るＡＣ型カラーＰＤＰ
装置１２０の動作について説明する。本実施例に係るＡ
Ｃ型カラーＰＤＰ装置１２０の動作は、前述の第１の実
施例に係るＡＣ型カラーＰＤＰ装置１００の動作と比較
して、シフトクロック信号ＳＣがレベルＨでありシリア
ル表示データ信号ＤＳがレベルＨであるとき多値信号を
レベルＨとし、シフトクロック信号ＳＣがレベルＨであ
りシリアル表示データ信号ＤＳがレベルＬであるとき多
値信号をレベルＭとし、シフトクロック信号ＳＣがレベ
ルＬである期間においては多値信号がレベルＬを保持す
る点が異なっている。

【００６４】図７に示すように、フォーマット変換回路
１０４から多値信号出力回路１１７に２値のシリアル表
示データ信号ＤＳ（データ信号）が入力される。また、
駆動信号発生回路１０５から多値信号出力回路１１７に
２値のシフトクロック信号ＳＣ（クロック信号）が入力
される。

【００６５】次に、図８に示すように、多値信号出力回
路１１７において、クロック信号がインバータ４１、Ａ
ＮＤゲート４２、ＡＮＤゲート４３に並列に入力され
る。このため、クロック信号がＬである期間は、アナロ
グマルチプレクサ４７から０の電圧が出力され、出力端
子４９からは電圧が０Ｖの信号、即ち、論理値Ｌが出力
される。クロック信号がＨである期間において、データ
信号がＨである期間は、ＡＮＤゲート４２から論理値Ｈ
が出力され、アナログマルチプレクサ４５から３Ｖの電
圧が出力される。従って、出力端子４９から電圧が３Ｖ
の信号、即ち、論理値Ｈが出力される。クロック信号が
Ｈである期間において、データ信号がＬである期間は、
ＡＮＤゲート４３から論理値Ｈが出力され、アナログマ
ルチプレクサ４６から１．５Ｖの電圧が出力される。従
って、出力端子４９から電圧が１．５Ｖの信号、即ち、
論理値Ｍが出力される。このように、多値信号出力回路
１１７においてクロック信号とデータ信号とが多重化さ
れ、出力端子４９から３値の多値信号が出力される。

【００６６】図１１は、多値信号出力回路１１７に入力
されるデータ信号及びクロック信号の波形と多値信号出
力回路１１７から出力される多値信号の波形との関係を
示すタイミングチャートである。図１１に示すように、
クロック信号がＨである期間において、データ信号がＨ
である場合は多値信号がＨ、データ信号がＬである場合
は多値信号はＭになる。また、クロック信号がＬである
期間は多値信号はＬを保持する。

【００６７】多値信号出力回路１１７（図７参照）から
出力された多値信号は、配線を経由して各データドライ
バ回路１２１のデコード回路１２２（図９参照）に入力
される。図１０に示すように、デコード回路１２２の入
力端子５１に入力された多値信号は、バッファアンプ５
２を介してウインドウコンバレータ５３乃至５５に夫々
入力される。多値信号の論理値がＨ（３Ｖ）であると
き、ウインドウコンバレータ５３から論理値Ｈが出力さ
れ、ＲＳ−フリップフロップ５６のＱ出力から２値信号
の論理値Ｈが出力される。多値信号の論理値がＭ（１．
５Ｖ）であるとき、ウインドウコンバレータ５４から論
理値Ｈが出力され、ＲＳ−フリップフロップ５６のＱ出
力から２値信号の論理値Ｌが出力される。多値信号の論
理値がＬ（０Ｖ）であるとき、ウインドウコンバレータ
５５から論理値Ｈが出力され、この結果、ＲＳ−フリッ
プフロップ５６のＱ出力から出力される信号はデータ信
号となり、ウインドウコンバレータ５５から出力される
信号はクロック信号となる。

【００６８】図１２は、デコード回路１２２に入力され
る多値信号の波形と、ウインドウコンバレータ５３及び
５４（図１０参照）の出力信号の波形、即ち、Ｈレベル
検出結果及びＭレベル検出結果と、デコード回路１２２
から出力されるデータ信号及びクロック信号の波形との
関係を示すタイミングチャートである。図１２に示すよ
うに、多値信号がＨレベルのとき、ウインドウコンバレ
ータ５３の出力信号はＨレベルになり、ＲＳ−フリップ
フロップ５６のＱ出力信号、即ち、データ信号はＨレベ
ルになる。また、多値信号がＭレベルのとき、ウインド
ウコンバレータ５４の出力信号はＨレベルになり、ＲＳ
−フリップフロップ５６のＱ出力信号、即ち、データ信
号はＬレベルになる。一方、多値信号がＬレベルのと
き、ウインドウコンバレータ５５の出力信号はＨレベル
になり、クロック信号はＨレベルになる。

【００６９】このようにして、デコード回路１２２にお
いて、多値信号からデータ信号（シリアル表示データ信
号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）
が復元される。このデータ信号及びクロック信号が各デ
ータドライバ回路１２１のシフトレジスタ回路１１に対
して出力される。なお、本実施例に係るＡＣ型カラーＰ
ＤＰ装置１２０の動作における上記以外の動作は、前述
の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の
動作と同じである。

【００７０】本実施例においても、前述の第１の実施例
と同様の効果を得ることができる。また、本実施例にお
いては、多値信号を４種類以上の論理値を持つ４値又は
５値以上の信号とすることも可能である。これにより、
配線本数の削減を図ることができる。

【００７１】なお、本実施例においては、多値信号出力
回路１１７を図８に示すように構成し、デコード回路１
２２を図１０に示すように構成したが、多値信号出力回
路及びデコード回路の構成はこれに限定されず、任意の
構成とすることができる。

【００７２】

【発明の効果】以上詳述したように、本発明によれば、
シリアル表示データ信号とシフトクロック信号とを多重
化してクロック情報を有する多値信号を生成し、この多
値信号をデータドライバ回路に対して伝送することによ
り、シリアル表示データ信号及びシフトクロック信号を
同一信号線上でシリアル伝送することができ、この結
果、画面を高精細化及び大画面化しても、両信号間にお
けるタイミングずれ（スキュー）の発生を防止し、受信
側でのラッチミスによる映像ノイズの発生を抑えること
ができる。また、これにより、全てのデータドライバ回
路に共通のシフトクロック信号を各データドライバ回路
にタイミングずれを発生しないように分配するために複
雑な回路を設ける必要がなくなる。更に、シリアル表示
データ信号とシフトクロック信号とを多重化する多値信
号出力回路、及び多値信号をシリアル表示データ信号と
シフトクロック信号とに復調するデコード回路は、夫々
従来の制御回路及びデータドライバ回路に簡単な回路を
付加することにより実現でき、加えて、従来必要であっ
たシフトクロック信号を複数のデータドライバ回路に分
配するバッファが不要になる。このため、マトリクス表
示装置のコスト及び実装面積を、従来と同等又はそれ以
下とすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＡＣ型カラーＰＤ
Ｐ装置の構成を示すブロック図である。

【図２】本実施例における多値信号出力回路の構成を示
すブロック図である。

【図３】本実施例におけるデータドライバ回路の構成を
示すブロック図である。

【図４】本実施例におけるデコード回路の構成を示すブ
ロック図である。

【図５】本実施例における多値信号出力回路に入力され
るデータ信号及びクロック信号の波形と多値信号出力回
路から出力される多値信号の波形との関係を示すタイミ
ングチャートである。

【図６】本実施例におけるデコード回路に入力される多
値信号の波形と、ウインドウコンバレータの出力信号の
波形と、デコード回路から出力されるデータ信号及びク
ロック信号の波形との関係を示すタイミングチャートで
ある。

【図７】本発明の第２の実施例に係るＡＣ型カラーＰＤ
Ｐ装置の構成を示すブロック図である。

【図８】本実施例における多値信号出力回路の構成を示
すブロック図である。

【図９】本実施例におけるデータドライバ回路の構成を
示すブロック図である。

【図１０】本実施例におけるデコード回路の構成を示す
ブロック図である。

【図１１】本実施例における多値信号出力回路に入力さ
れるデータ信号及びクロック信号の波形と多値信号出力
回路から出力される多値信号の波形との関係を示すタイ
ミングチャートである。

【図１２】本実施例におけるデコード回路に入力される
多値信号の波形と、ウインドウコンバレータの出力信号
の波形と、デコード回路から出力されるデータ信号及び
クロック信号の波形との関係を示すタイミングチャート
である。

【図１３】従来のＡＣ型カラーＰＤＰ装置の構成を示す
ブロック図である。

【図１４】この従来のＡＣ型カラーＰＤＰ装置に組み込
まれたデータドライバ回路の構成を示す図である。

【図１５】（ａ）及び（ｂ）はデータドライバ回路にお
ける表示データの入力方法を示すタイミングチャートで
あり、（ａ）はシリアル表示データ信号を１ビットずつ
データドライバ回路に入力する方法を示し、（ｂ）は３
ビットずつ入力する方法を示す。

【図１６】シフトレジスタ回路がシリアル表示データ信
号を取り込む方法を示すタイミングチャートである。

【図１７】従来のＡＣ型カラーＰＤＰ装置におけるシリ
アル表示データ信号及びシフトクロック信号の伝送経路
を示す模式図である。

【図１８】（ａ）及び（ｂ）はシフトレジスタ回路にお
けるシリアル表示データ信号ＤＳの位相及びシフトクロ
ック信号ＳＣの位相とシリアル表示データ信号ＤＳの入
力挙動との関係を示す図であり、（ａ）はシリアル表示
データ信号ＤＳの位相とシフトクロック信号ＳＣの位相
との関係が適切である場合のタイミングチャートであ
り、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す
図である。

【図１９】（ａ）及び（ｂ）はシフトレジスタ回路にお
けるシリアル表示データ信号ＤＳの位相及びシフトクロ
ック信号ＳＣの位相とシリアル表示データ信号ＤＳの入
力挙動との関係を示す図であり、（ａ）はシリアル表示
データ信号ＤＳの位相とシフトクロック信号ＳＣの位相
との関係が不適切である場合のタイミングチャートであ
り、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す
図である。

【符号の説明】

１１；シフトレジスタ回路１２；データを並列ラッチ回路２４〜２６、４５〜４７；アナログマルチプレクサ２１、２３、４１、４４；インバータ２２、４２、４３；ＡＮＤゲート２７；バッファアンプ２８；出力端子３１、５１；入力端子３２、５２；バッファアンプ３３〜３５、５３〜５５；ウインドウコンバレータ３６、５６；ＲＳ−フリップフロップ４８；バッファアンプ４９；出力端子１００、１１０、１２０；ＡＣ型カラーＰＤＰ装置１０１、１１１、１２１；データドライバ回路１０２；ＡＣ型プラズマディスプレイパネル（ＡＣ−Ｐ
ＤＰ）１０３、１０３Ａ、・・・、１０３Ｃ；スキャンドライ
バ回路１０４；フォーマット変換回路１０５；駆動信号発生回路１０６；高圧駆動回路１０７、１１７；多値信号出力回路１０８；フレームメモリ１１２、１２２；デコード回路１１３；ドライバ回路ＤＳ；シリアル表示データ信号ＳＣ；シフトクロック信号 Φ；並列ラッチ制御信号ＯＳ；出力制御信号Ｖｄ；高圧電源Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ；出力制御
用論理ゲート回路Ｂ、Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ；高耐圧Ｃ
ＭＯＳドライバＯ、Ｏ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎ；データＣ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎ；データ信
号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６８０Ｇ６８０ 3/36 3/36 Ｈ０４Ｎ 5/66 １０１ＢＨ０４Ｎ 5/66 １０１Ｇ０９Ｇ 3/28 ＨＦターム(参考） 5C006 AF50 AF72 BB11 BC16 BC20 BF03 BF49 BF50 FA16 FA37 5C058 AA11 BA01 BA23 BA33 BB01 BB10 5C080 AA05 BB05 CC06 DD09 EE29 HH02 HH04 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】画像を表示する表示部と、この表示部を
駆動する駆動回路部と、前記表示部と前記駆動回路部と
を相互に接続する複数の配線とを有し、前記駆動回路部
は、外部から画像データが入力されこの画像データに基
づいて２値信号であるシリアル表示データ信号を生成す
ると共に２値信号であるシフトクロック信号を生成する
制御回路と、前記シリアル表示データ信号及び前記シフ
トクロック信号を多重化して３種類以上の論理値を持つ
１の多値信号を生成して前記配線に対して出力する多値
信号出力回路と、を有し、前記表示部は、複数の画素が
第１の方向及びこれに直交する第２の方向にマトリクス
状に配列された表示パネルと、前記第２の方向に配列さ
れた１又は複数群の画素群を選択する複数のスキャンド
ライバ回路と、前記スキャンドライバ回路により選択さ
れた画素群の各画素にデータ信号を与える複数のデータ
ドライバ回路と、を有し、前記データドライバ回路は、
前記配線を介して入力された前記多値信号からシリアル
表示データ信号及びシフトクロック信号を復元するデコ
ード回路と、このデコード回路から出力された前記シフ
トクロック信号に同期して前記シリアル表示データ信号
が入力されるシフトレジスタ回路と、前記シフトレジス
タ回路から出力された前記シリアル表示データ信号に基
づいて前記画素に電圧を供給して発光させる電圧供給回
路とを有することを特徴とするマトリクス表示装置。
【請求項２】前記多値信号が３種類の論理値を持つ３
値信号であることを特徴とする請求項１に記載のマトリ
クス表示装置。
【請求項３】前記画素が放電ガスが封入されたセルで
あり、前記表示パネルが前記第１の方向に沿って１列に
配列されたセルからなる第１の群毎に設けられ前記第１
の方向に延びるデータ電極と前記第２の方向に沿って１
列に配列されたセルからなる第２の群毎に設けられ前記
第２の方向に延びる維持電極及び走査電極とを備えたプ
ラズマディスプレイパネルであり、前記スキャンドライ
バ回路が前記維持電極及び前記走査電極を介して１又は
複数の前記第２の群を選択して電圧を供給するものであ
り、前記データドライバ回路が前記データ電極を介して
１又は複数の前記第１の群を選択して電圧を供給し前記
選択された第１の群及び前記選択された第２の群の双方
に属するセルを発光させることにより前記プラズマディ
スプレイパネルに画像を表示させるものであることを特
徴とする請求項１又は２に記載のマトリクス表示装置。
【請求項４】複数の画素がマトリクス状に配列された
表示パネルを具備し画像を表示する表示部と、この表示
部を駆動する駆動回路部と、前記表示部と前記駆動回路
部とを相互に接続する複数の配線とを備えるマトリクス
表示装置の駆動方法において、前記駆動回路部において
２値信号であるシフトクロック信号を生成する工程と、
外部から入力された画像データに基づいて２値信号であ
るシリアル表示データ信号を生成する工程と、前記シリ
アル表示データ信号及び前記シフトクロック信号を多重
化して３種類以上の論理値を持つ１の多値信号を生成す
る工程と、前記多値信号を前記駆動回路部から前記表示
部まで伝送する工程と、前記表示部において前記多値信
号からシリアル表示データ信号及びシフトクロック信号
を復元する工程と、前記シリアル表示データ信号に基づ
いて前記画素に電圧を供給して発光させる工程と、を有
することを特徴とするマトリクス表示装置の駆動方法。
【請求項５】前記多値信号が３種類の論理値を持つ３
値信号であることを特徴とする請求項４に記載のマトリ
クス表示装置の駆動方法。
【請求項６】前記シフトクロック信号の論理値がＨで
あり前記シリアル表示データ信号の論理値がＨであると
き前記多値信号の論理値をＨとし、前記シフトクロック
信号の論理値がＨであり前記シリアル表示データ信号の
論理値がＬであるとき前記多値信号の論理値をＬとし、
前記シフトクロック信号の論理値がＬであるとき前記多
値信号の論理値をＭとすることを特徴とする請求項５に
記載のマトリクス表示装置の駆動方法。
【請求項７】前記シフトクロック信号の論理値がＨで
あり前記シリアル表示データ信号の論理値がＨであると
き前記多値信号の論理値をＨとし、前記シフトクロック
信号の論理値がＨであり前記シリアル表示データ信号の
論理値がＬであるとき前記多値信号の論理値をＭとし、
前記シフトクロック信号の論理値がＬであるとき前記多
値信号の論理値をＬとすることを特徴とする請求項５に
記載のマトリクス表示装置の駆動方法。