JP4626933B2 - マトリクス表示装置及びその駆動方法 - Google Patents
マトリクス表示装置及びその駆動方法 Download PDFInfo
- Publication number
- JP4626933B2 JP4626933B2 JP2001248442A JP2001248442A JP4626933B2 JP 4626933 B2 JP4626933 B2 JP 4626933B2 JP 2001248442 A JP2001248442 A JP 2001248442A JP 2001248442 A JP2001248442 A JP 2001248442A JP 4626933 B2 JP4626933 B2 JP 4626933B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- data
- output
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はプラズマディスプレイ等のマトリクス表示装置及びその駆動方法に関し、特に、高精細大画面マトリクス表示装置においてもシフトクロック信号の位相とシリアル表示データ信号の位相との間にずれが発生しないマトリクス表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
面放電型のプラズマディスプレイパネルにおいては、２枚のガラス基板が設けられ、この２枚のガラス基板上に夫々、行方向に延びる行電極及び列方向に延びる列電極が設けられている。また、行電極が設けられているガラス基板上においては行電極上に誘電体層が設けられ、列電極が設けられているガラス基板上においては列電極上に蛍光体層が設けられている。更に、前記ガラス基板間には隔壁が設けられ、この２枚のガラス基板は前記隔壁による微小な間隔を隔てて相互に対向するように配置されている。これにより、両ガラス基板間には前記隔壁によって区画されマトリクス状に配列された複数のセルが形成される。各セルにはガスが封入される。これにより、マトリクス構造の平面形プラズマディスプレイパネルが形成される。
【０００３】
このプラズマディスプレイパネルにおいては、行電極及び列電極を夫々独立に駆動することによって、駆動された行電極と列電極との交点部分に位置するセルにおいて封入されたガスにプラズマ放電を発生させ、このプラズマ放電により列電極上に設けられた蛍光体を励起して発光させるようになっている。なお、カラー表示を行うプラズマディスプレイパネルの場合は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に発光する蛍光体層を具備する３種類のセルが設けられ、各色のセルが列電極に沿って１列に配列され、各列電極を夫々独立に駆動することによって複数の色を発光させ、カラー表示を行うことができるようになっている。
【０００４】
このような面放電型のプラズマディスプレイパネルにおける各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と各行毎に設けられたＹ電極とを交互に配置し、Ｘ電極とＹ電極との間に交互に電圧パルスを印加して、半周期毎に極性の反転する放電を発生させるＡＣ（交流）駆動方式が一般に使用されている。
【０００５】
このようなＡＣ駆動方式のプラズマディスプレイパネルにおいては、各セルの電極間で一旦放電が生じると、放電空間において生成された電子及びイオンが誘電体層上に蓄積して壁電荷が形成される。そして壁電荷が形成されたセルにおいては、行電極に低い電圧を印加するだけで壁電荷の電界の作用によって放電が可能となり、この低い電圧を半周期毎に反転させて印加することによって前記放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能に基づいて低い印加電圧により維持される放電は維持放電と呼ばれている。
【０００６】
ＡＣ駆動方式のプラズマディスプレイパネルにおいて画像の階調表示を行うためには、１フィールド期間を複数のサブフィールドに分割して、サブフィールド毎に維持放電を発生させる時間（回数）を異ならせる方法がある。これにより、維持放電回数が多いセルほど明るく発光するので、維持放電回数を制御することにより画像の階調表示が可能となる。具体的には、各サブフィールドに、例えば、２の階乗倍の割合で増加する維持放電期間を割り当て、１フィールド毎にリセットしながら１フィールド内において適当なサブフィールドを選択して発光させることによって、任意の明るさの発光を実現する。
【０００７】
以下、従来のマトリクス表示装置であるＡＣ型カラーＰＤＰ装置の構成及び動作について説明する。図１３は、この従来のＡＣ型カラーＰＤＰ装置の構成を示すブロック図であり、図１４はこのＡＣ型カラーＰＤＰ装置に組み込まれたデータドライバ回路の構成を示す図である。
【０００８】
図１３に示すように、ＡＣ型カラーＰＤＰ装置１００は、複数のデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅと、ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキャンドライバ回路１０３Ａ、・・・、１０３Ｃと、フォーマット変換回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とから概略構成されている。
【０００９】
ＡＣ−ＰＤＰ１０２はメモリ機能を利用したサブフィールドシーケンスにより駆動されるＡＣ駆動方式のプラズマディスプレイパネルであって、（Ｍ行×Ｎ列）に画素が配列されている。ＡＣ−ＰＤＰ１０２においては、Ｍ行の行電極（走査・維持電極）と、Ｒ、Ｇ、Ｂの各色に対応する電極をＮ列に配置した列電極（データ電極）とが格子状に配列されている。
【００１０】
フォーマット変換回路１０４はフレームメモリ１０８を有し、ＡＣ型カラーＰＤＰ装置１００の外部からＲ、Ｇ、Ｂの３色に対応する３組のシリアルデータからなる画像データが入力され、この画像データをＡＣ−ＰＤＰ１０２の各列に対応するフレームメモリ１０８によってフォーマット変換し、ＡＣ−ＰＤＰ１０２の列毎にＲ、Ｇ、Ｂの３色が順次配列されるように変換されたシリアル表示データ信号ＤＳを作成し、このシリアル表示データ信号ＤＳをデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅ（以下、総称してデータドライバ回路１０１という）に対して出力するものである。なお、フォーマット変換回路１０４からデータドライバ回路１０１に至るシリアル表示データ信号ＤＳの信号線はデータドライバ回路１０１と同数だけ設けられている。
【００１１】
駆動信号発生回路１０５は、垂直同期信号検出回路（図示せず）において検出された前記画像データ中に含まれる垂直同期信号に応じて、１フィールド毎に所定のシーケンスに従って行駆動信号と列駆動信号とを生成して、行駆動信号をスキャンドライバ回路１０３Ａ、・・・、１０３Ｃに供給し、列駆動信号をデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅ及び高圧駆動回路１０６に供給すると共に、シフトクロック信号ＳＣ、並列ラッチ制御信号Φ及び出力制御信号ＯＳをデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅに対して出力するものである。なお、シフトクロック信号ＳＣは、全てのデータドライバ回路１０１について共通である。そのため、駆動信号発生回路１０５からデータドライバ回路１０１に至るシフトクロック信号ＳＣの信号線は、途中でバッファが設けられて多段に分岐されている。
【００１２】
高圧駆動回路１０６は、駆動信号発生回路１０５から入力された列駆動信号に基づいて、各データドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅへ高圧電源Ｖｄを供給するものである。
【００１３】
データドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅは夫々集積回路からなり、ＡＣ−ＰＤＰ１０２の列電極ｎ本当たり１個の割合で設けられ、夫々ｎ本の列電極を駆動するものである。各データドライバ回路１０１は、フォーマット変換回路１０４からｎ列の列電極に対応するシリアル表示データ信号ＤＳを受け取って、駆動信号発生回路１０５から入力されるシフトクロック信号ＳＣ、並列ラッチ制御信号Φ及び出力制御信号ＯＳに基づいて、走査期間毎にＡＣ−ＰＤＰ１０２の各列電極に対して並列にデータ信号を出力するものである。なお、データドライバ回路１０１は図１３の図面上の横方向（行方向）に延びるＡＣ−ＰＤＰ１０２の１辺に沿って配列されており、その数は任意である。データドライバ回路１０１の詳細な説明は後述する。
【００１４】
スキャンドライバ回路１０３Ａ、・・・、１０３Ｃ（以下、総称してスキャンドライバ回路１０３という）は夫々集積回路からなり、ＡＣ−ＰＤＰ１０２の行電極ｍ本当たり１個の割合で設けられ、夫々ｍ本の行電極を駆動するものである。各スキャンドライバ回路１０３は、駆動信号発生回路１０５から入力された行駆動信号に基づいて、走査信号をｍ行の行電極に対して順次出力するものである。なお、スキャンドライバ回路１０３は図１３の図面上の縦方向（列方向）に延びるＡＣ−ＰＤＰ１０２の１辺に沿って配列されており、その数は任意である。
【００１５】
図１４に示すように、従来のデータドライバ回路１０１は、ｎ段のシフトレジスタ回路１１と、シフトレジスタ回路１１の出力側に接続されたｎ回路分の並列ラッチ回路１２と、並列ラッチ回路１２の出力側に並列に接続されたｎ個の出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ（以下、総称して出力制御用論理ゲート回路Ｇという）と、各出力制御用論理ゲート回路Ｇの出力側に接続されたｎ個の高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ（以下、総称して高耐圧ＣＭＯＳドライバＢという）とから概略構成されている。
【００１６】
シフトレジスタ回路１１は、ｎ段のシフトレジスタからなり、フレームメモリ１０８から入力されたシリアル表示データ信号ＤＳが、駆動信号発生回路１０５から入力されたシフトクロック信号ＳＣに同期して１走査周期毎にシフトして入力されるものである。シフトレジスタ回路１１は、入力されたシリアル表示データ信号ＤＳに基づいて、データＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを並列ラッチ回路１２に対して出力する。
【００１７】
並列ラッチ回路１２は、シフトレジスタ回路１１のｎ段のシフトレジスタ回路１１から出力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、駆動信号発生回路１０５からの並列ラッチ制御信号Φに基づいてラッチするものである。
【００１８】
出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎは、駆動信号発生回路１０５から入力される出力制御信号ＯＳに基づいて、並列ラッチ回路１２から並列に入力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを１走査周期ごとに同時に出力するものである。なお、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎにはロジック回路電源が接続されている。
【００１９】
高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎは、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎから夫々入力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、高圧駆動回路１０６からの高圧電源Ｖｄを使用して高圧の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎに変換して、夫々ＡＣ−ＰＤＰ１０２の列電極（データ電極）に対して出力するものである。なお、並列ラッチ回路１２、出力制御用論理ゲート回路Ｇ及び高耐圧ＣＭＯＳドライバＢにより電圧供給回路が構成されている。
【００２０】
以下、従来のＡＣ形カラーＰＤＰ装置１００の動作を説明する。先ず、図１３に示すＡＣ型カラーＰＤＰ装置１００のフォーマット変換回路１０４に対して、画像データがＢ、Ｇ、Ｐの各色毎にシリアルに入力される。フォーマット変換回路１０４は、この画像データをデータドライバ回路１０１のデータ出力数（Ｎ個）に分割し、フォーマット変換してシリアル表示データ信号ＤＳを作成する。次に、フォーマット変換回路１０４は、このシリアル表示データ信号ＤＳを走査期間内に各データドライバ回路１０１に対して、独立した信号線を介して夫々シリアル形式で出力する。一方、駆動信号発生回路１０５は各データドライバ回路１０１に対してシフトクロック信号ＳＣを出力する。
【００２１】
図１４に示すように、各データドライバ回路１０１においては、シフトレジスタ回路１１が、シリアル形式で伝送された各色のシリアル表示データ信号ＤＳを、シフトクロック信号ＳＣに基づいてＲ、Ｇ、Ｂの順に取り込む。即ち、シリアル表示データ信号ＤＳがシフトレジスタ回路１１にシフト入力される。シフトレジスタ回路１１は、シリアル表示データ信号ＤＳを取り込んだ後、この信号を並列ラッチ回路１２に対して出力する。並列ラッチ回路１２は、駆動信号発生回路１０５から出力された並列ラッチ制御信号Φに基づいて、シフトレジスタ回路１１の出力信号を並列にラッチする。
【００２２】
図１５（ａ）及び（ｂ）はデータドライバ回路１０１における表示データの入力方法を示すタイミングチャートである。図１５（ａ）及び（ｂ）に示すように、データドライバ回路１０１におけるシリアル表示データ信号ＤＳの入力方法には、例えば２種類の方法がある。図１５（ａ）はシリアル表示データ信号ＤＳを１ビットずつデータドライバ回路１０１に入力する方法を示し、（ｂ）は３ビットずつ入力する方法を示す。図１５（ａ）に示すように、データドライバ回路１０１にシリアル表示データ信号ＤＳを１ビットずつ入力する場合は、シリアル表示データ信号ＤＳの入力データはＲ、Ｇ、Ｂの順に繰り返し配列されており、シフトクロック信号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１１においてシフトされ、シリアル表示データ信号ＤＳが最後までシフトされたとき、並列ラッチ制御信号Φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされ、その後、各出力制御用論理ゲート回路Ｇに対して、シリアル表示データ信号ＤＳをデータＯｎ、Ｏｎ−１、Ｏｎ−２、Ｏｎ−３、Ｏｎ−４、Ｏｎ−５、Ｏｎ−６、・・・、Ｏ３、Ｏ２、Ｏ１のように、夫々１ビットずつ出力する。
【００２３】
これに対して、図１５（ｂ）に示すように、データドライバ回路１０１にシリアル表示データ信号ＤＳを３ビットずつ入力する場合は、シリアル表示データ信号ＤＳの内容は図１５（ａ）に示す１ビットデータ入力の場合と同じであるが、シリアル表示データ信号ＤＳはシフトクロック信号ＳＣの立ち上がり毎にＲ、Ｇ、Ｂの順序で３ビットずつグループ化され、シリアル表示データ信号ＤＳ１乃至ＤＳ３に分割される。シリアル表示データ信号ＤＳ１乃至ＤＳ３はシフトクロック信号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１１においてシフトされ、シリアル表示データ信号ＤＳ１乃至ＤＳ３が最後までシフトされたとき、並列ラッチ制御信号Φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされ、その後、各出力制御用論理ゲート回路Ｇに対して同時に出力される。
【００２４】
図１６はシフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込む方法を示すタイミングチャートである。図１６に示すように、シリアル表示データ信号ＤＳがフォーマット変換回路１０４から出力されている間に、シフトクロック信号ＳＣが例えばＬレベル（ロウレベル）からＨレベル（ハイレベル）に変化すると、シリアル表示データ信号ＤＳがシフトレジスタ回路１１に取り込まれる。なお、図１６に示すセットアップタイムとは、シフトクロック信号ＳＣの有効な側のエッジ（この場合はＬレベルからＨレベルに変化するエッジ）に対して、シリアル表示データ信号ＤＳの論理レベルが前もって確定している時間をいい、ホールドタイムとは、シフトクロック信号ＳＣの有効な側のエッジに対して、シリアル表示データ信号ＤＳの論理レベルがその後も確定している時間をいう。即ち、シリアル表示データ信号ＤＳの論理レベルが確定している期間中において、シフトクロック信号ＳＣがＬレベルからＨレベルに変化する（立ち上がる）より前の期間がセットアップタイムであり、後の期間がホールドタイムである。シリアル表示データ信号ＤＳがシフトレジスタ回路１１に取り込まれるためには、セットアップタイム及びホールドタイムの双方が正しく確保されている必要がある。
【００２５】
このように、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎは、駆動信号発生回路１０５から出力された出力制御信号ＯＳに基づいて、並列ラッチ回路１２にラッチされたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎに対して同一タイミングで並列に出力する。その後、図１４に示すように、高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎが高圧駆動回路１０６から供給される高圧電源Ｖｄにより、データＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎ（以下、総称してデータＯという）を高電圧の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎ（以下、総称してデータ信号Ｃという）に変換し、ＡＣ−ＰＤＰ１０２の各列電極（データ電極）に対して出力する。
【００２６】
図１４に示すように、各データドライバ回路１０１においては、出力制御信号ＯＳの立ち上がりに応じて、並列ラッチ回路１２から出力されたデータＯを、出力制御用論理ゲート回路Ｇを経て高耐圧ＣＭＯＳドライバＢに入力することによって、データＯのＨレベルをデータ信号Ｃの高圧電源電圧Ｖｄに変換すると共に、データＯのＬレベルをデータ信号Ｃの０Ｖに変換して出力する。このため、データＯに基づいて高圧電源電圧Ｖｄ又は接地電位（０Ｖ）がＡＣ−ＰＤＰ１０２（図１３参照）のデータ電極に印加され、走査が行われた行電極との交点に位置するセル内において放電が生じ、パネルへの表示データの書込が行われる。表示に必要なライン数分だけ前述のデータ伝送−出力−書込を繰り返した後、ＡＣ−ＰＤＰ１０２の各セルを維持期間に映像の明るさに応じた回数だけ発光させ、画像の表示を行う。例えば、画像信号として各色当たり８ビットの信号を入力し、１フレーム期間を走査期間及び維持期間を有するサブフレーム期間に時分割し、各フレーム期間において発光させるサブフレーム期間を適宜選択することにより、全体として画像を表示する。
【００２７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。図１３に示すように、ＡＣ型カラーＰＤＰ装置１００において、データドライバ回路１０１はＡＣ−ＰＤＰ１０２の端縁に沿って配置されている。一方、シリアル表示データＤＳを出力するフォーマット変換回路１０４及びシフトクロック信号ＳＣを出力する駆動信号発生回路１０５は、夫々ＡＣ型カラーＰＤＰ装置１００内の１ヶ所に配置されている。ＡＣ−ＰＤＰ１０２は大画面であるため、フォーマット変換回路１０４及び駆動信号発生回路１０５から近い位置に配置されているデータドライバ回路１０１と、フォーマット変換回路１０４及び駆動信号発生回路１０５から遠い位置に配置されているデータドライバ回路１０１とでは、フォーマット変換回路１０４及び駆動信号発生回路１０５からの信号線の長さが大きく異なる。
【００２８】
また、図１７は従来のＡＣ型カラーＰＤＰ装置におけるシリアル表示データ信号及びシフトクロック信号の伝送経路を示す模式図である。フォーマット変換回路１０４から出力されるシリアル表示データ信号ＤＳは、データドライバ回路１０１毎に異なるため、各データドライバ回路１０１に対して独立に伝送される。このため、フォーマット変換回路１０４からデータドライバ回路１０１に至るシリアル表示データ信号ＤＳの信号線はデータドライバ回路１０１と同数だけ設けられている。従って、図１７に示すように、シリアル表示データ信号ＤＳの各信号線は途中に分岐がない。
【００２９】
これに対して、駆動信号発生回路１０５から出力されるシフトクロック信号ＳＣは、全てのデータドライバ回路１０１について共通である。従って、駆動信号発生回路１０５からデータドライバ回路１０１に至るシフトクロック信号ＳＣの信号線は、駆動信号発生回路１０５側の端部においては１本であり、途中で多段にバッファが設けられて分岐され、データドライバ回路１０１側の端部はデータドライバ回路１０１と同数になっている。シフトクロック信号ＳＣはこの信号線を伝送されることにより、共通のシフトクロック信号ＳＣが複数のデータドライバ回路１０１に分配される。
【００３０】
このように、シリアル表示データ信号ＤＳとシフトクロック信号ＳＣとの間における信号線の長さの違い並びにバッファ段数及びファンアウト数の差により、データドライバ回路１０１において、シリアル表示データ信号ＤＳとシフトクロック信号ＳＣとの間に遅延時間の差が発生する。この結果、データドライバ回路１０１のシフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込む際にエラーが生じ、ＡＣ−ＰＤＰ１０２において誤った表示又は映像ノイズが発生することがある。特に、シリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣの高速シリアル伝送を行う場合においては、両者の間に遅延時間差が生じやすく、全てのデータドライバ回路１０１において、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相とを揃えることが困難である。
【００３１】
図１８（ａ）及び（ｂ）並びに図１９（ａ）及び（ｂ）はシフトレジスタ回路１１におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図である。図１８（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合のタイミングチャートであり、図１８（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図であり、図１９（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切である場合のタイミングチャートであり、図１９（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図である。なお、図１５（ａ）に示すように、シリアル表示データ信号ＤＳはデータＯ１、Ｏ２、・・・、ＯｎがＲ、Ｇ、Ｂの順にシリアルに繰り返し配列されており、データＯ１、Ｏ４、・・・、Ｏｎ−２は赤色（Ｒ）の発光を行う信号である。図１８（ａ）、（ｂ）及び図１９（ａ）、（ｂ）は、いずれもシリアル表示データ信号ＤＳとして赤単色データが入力される場合を示す。
【００３２】
図１８（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合には、前述のセットアップタイム及びホールドタイムの双方が適切に確保され、データＯ１、Ｏ４、・・・、Ｏｎ−２がシフトレジスタ回路１１に正しく取り込まれる。この結果、図１８（ｂ）に示すように、データ信号Ｃ１、Ｃ４、・・・、Ｃｎ−２がＡＣ−ＰＤＰ１０２におけるこれらの信号に相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が赤単色画面となる。
【００３３】
これに対して、図１９（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相が相互にずれている場合には、セットアップタイム又はホールドタイムが適切に確保できない。このため、信号の伝送エラーが生じ、例えば、データＯ４がシフトクロック信号ＳＣの位相遅れによって、シフトレジスタ回路１１にデータＯ４として取り込まれずに、１つ前のデータＯ３に相当するデータとして取り込まれる。同様に、データＯｎ−２はデータＯｎ−３に相当するデータとして取り込まれる。この結果、図１９（ｂ）に示すように、データＣ３、・・・、Ｃｎ−３が、ＡＣ−ＰＤＰ１０２における１つ前のデータに相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が例えば青単色画面となる。シリアル表示データ信号ＤＳは本来、赤単色画面を実現するためのデータであるから、この場合は誤った表示がなされたことになる。このように、信号の伝送エラーが生じてシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相が相互にずれると、シフトレジスタ回路１１においてデータの取り込みエラーが生じ、誤った表示又は映像ノイズが発生する。
【００３４】
このように、ＡＣ型カラーＰＤＰ装置等のマトリクス表示装置において正しい表示を行うためには確実にデータの受渡ができなければならないが、前述の如く大画面のマトリクス表示装置においては、信号を高速で伝送しようとすると信号の伝送エラーが生じやすくなるという問題点がある。例えば、水平解像度が１０２４のＡＣ−ＰＤＰ１０２に対して、出力数が９６のデータドライバ回路１０１を使用する場合、データドライバ回路１０１の数は３×１０２４／９６＝３２個となる。更に、高速性能を改善するためにＡＣ−ＰＤＰの上下両側にデータドライバ回路を配置してＡＣ−ＰＤＰ１０２を上下両側から駆動する場合には、３２個の２倍に相当する６４個のデータドライバ回路が必要となる。このように空間的に広い領域にわたって配置された多数のデータドライバ回路へ、ＡＣ型カラーＰＤＰ装置内の１ヶ所に配置されたフォーマット変換回路及び駆動信号派生回路等の信号処理回路から、共通のタイミングで個々の表示データを高速に且つ確実に伝送することは極めて困難である。
【００３５】
データを高速で伝送する必要性は、カラーＰＤＰの表示方式において現在主流の方式である走査・維持分離方式で特に高まっており、最近のデータドライバ回路における出力数の増大傾向、及び信号伝送バス幅の狭小化傾向の中で、益々その必要性が高まっている。一方、プラズマディスプレイパネルの特徴である高精細大画面表示を行おうとすると、画面周辺部に配置されたデータドライバ集積回路への信号線の長さは極めて長くなってしまい、シフトクロック信号とシリアル表示データ信号とのタイミングスキュー（位相ずれ）が増大しやすくなる。このように、高精細大画面のマトリクス表示装置、特に高精細大画面のプラズマディスプレイパネルにおいては、データを高速で伝送する必要性が高いにもかかわらず、データの高速伝送を困難になっている。
【００３６】
本発明はかかる問題点に鑑みてなされたものであって、画面を高精細化及び大画面化してもシフトクロック信号とシリアル表示データ信号との間で位相のずれが発生せず、誤った表示及び映像ノイズの発生を防止することができるマトリクス表示装置及びその駆動方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明に係るマトリクス表示装置は、画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを有し、前記駆動回路部は、外部から画像データが入力されこの画像データに基づいて２値信号であるシリアル表示データ信号を生成すると共に２値信号であるシフトクロック信号を生成する制御回路と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成して前記配線に対して出力する多値信号出力回路と、を有し、前記表示部は、複数の画素が第１の方向及びこれに直交する第２の方向にマトリクス状に配列された表示パネルと、前記第２の方向に配列された１又は複数群の画素群を選択する複数のスキャンドライバ回路と、前記スキャンドライバ回路により選択された画素群の各画素にデータ信号を与える複数のデータドライバ回路と、を有し、前記データドライバ回路は、前記配線を介して入力された前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元するデコード回路と、このデコード回路から出力された前記シフトクロック信号に同期して前記シリアル表示データ信号が入力されるシフトレジスタ回路と、前記シフトレジスタ回路から出力された前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる電圧供給回路とを有することを特徴とする。
【００３８】
本発明においては、駆動回路部から表示部の各データドライバ回路までシリアル表示データ信号及びシフトクロック信号を伝送する際に、これらの信号の送り側、即ち駆動回路部側においてシリアル表示データ信号とシフトクロック信号とを多重化して１の多値信号を生成し、この多値信号を配線を介して各データドライバ回路に伝送する。受け側であるデータドライバ回路に入力された多値信号はデコード回路においてシリアル表示データ信号及びシフトクロック信号に復元される。このため、従来のシリアル表示データ信号及びシフトクロック信号を独立に伝送する方法のように、両信号の配線の長さの違い並びにバッファ段数及びファンアウト数の違いに起因するタイミングスキュー（位相ズレ）が発生することがない。この結果、表示部において誤った表示及び映像ノイズが発生することを防止することができる。又は、各データドライバ回路において個別に位相調整を行う必要がなくなる。
【００３９】
また、シリアル表示データ信号及びシフトクロック信号から多値信号を生成する多値信号出力回路並びに多値信号からシリアル表示データ信号及びシフトクロック信号を復元するデコード回路は簡略な構成の集積回路により実現することができる。このため、本発明のマトリクス表示装置は従来のマトリクス表示装置と比較して、回路設計及び基板設計において位相のずれに関して特別な配慮をする必要がなく、大型化及び高コスト化することがない。
【００４０】
本発明に係るマトリクス表示装置の駆動方法は、複数の画素がマトリクス状に配列された表示パネルを具備し画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを備えるマトリクス表示装置の駆動方法において、前記駆動回路部において２値信号であるシフトクロック信号を生成する工程と、外部から入力された画像データに基づいて２値信号であるシリアル表示データ信号を生成する工程と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成する工程と、前記多値信号を前記駆動回路部から前記表示部まで伝送する工程と、前記表示部において前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元する工程と、前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる工程と、を有することを特徴とする。
【００４１】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本実施例に係るマトリクス表示装置であるＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。なお、図１に示すＡＣ型カラーＰＤＰ装置１１０の構成要素において、図１３に示す従来のＡＣ型カラーＰＤＰ装置１００の構成要素と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。図１に示すように、本実施例に係るＡＣ型カラーＰＤＰ装置１１０においては、フォーマット変換回路１０４及び駆動信号発生回路１０５の出力側に、多値信号出力回路１０７が設けられている。また、従来のＡＣ型カラーＰＤＰ装置におけるデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅの替わりに、データドライバ回路１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅ（以下、総称してデータドライバ回路１１１という）が設けられている。多値信号出力回路１０７の出力側はデータドライバ回路１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅに夫々接続されている。更に、多値信号出力回路１０７とデータドライバ回路１１１Ａ、１１１Ｂ、・・・、１１１Ｅとは、夫々１本の配線によって接続されている。即ち、この配線はデータドライバ回路１１１の数と同数本設けられている。本実施例に係るＡＣ型カラーＰＤＰ装置１１０における上記以外の構成は、図１３に示す従来のＡＣ型カラーＰＤＰ装置１００の構成と同一である。以下、多値信号出力回路１０７及びデータドライバ回路１１１の構成について詳細に説明する。
【００４２】
図２は多値信号出力回路１０７の構成を示すブロック図である。本実施例においては、多値信号としてＬ、Ｍ、Ｈの３種類の論理値からなる３値信号を使用する。論理値Ｌ、Ｍ、Ｈの実際の電圧レベルは任意である。例えば、Ｌには０Ｖ、Ｍには１．５Ｖ、Ｈには３Ｖを使用する。図２に示すように、多値信号出力回路１０７においては、３個のアナログマルチプレクサ２４乃至２６が設けられ、アナログマルチプレクサ２４乃至２６には、夫々Ｈレベル（３Ｖ）、Ｍレベル（１．５Ｖ）、Ｌレベル（０Ｖ）の電圧が入力されている。また、駆動信号発生回路１０５から出力されたシフトクロック信号ＳＣが入力されるインバータ２１が設けられ、シフトクロック信号ＳＣ及びフォーマット変換回路１０４から出力されたシリアル表示データ信号ＤＳの双方が入力されるＡＮＤゲート２２が設けられている。ＡＮＤゲート２２の出力側は２つに分岐されており、そのうち一方に接続されるようにインバータ２３が設けられている。インバータ２３の出力側はアナログマルチプレクサ２６の入力側に接続されている。ＡＮＤゲート２２の出力側の他方はアナログマルチプレクサ２４の入力側に接続されている。インバータ２１の出力側はアナログマルチプレクサ２５の入力側に接続されている。更に、アナログマルチプレクサ２４乃至２６の出力側にはバッファアンプ２７が設けられ、このバッファアンプ２７の出力側には多値信号出力回路１０７の出力端子２８が設けられている。
【００４３】
図３はデータドライバ回路１１１の構成を示すブロック図である。図３に示すように、データドライバ回路１１１は、ドライバ回路１１３及びデコード回路１１２が設けられ、ドライバ回路１１３の入力側にデコード回路１１２が接続されている。ドライバ回路１１３の構成は図１４に示す従来のデータドライバ回路１０１の構成と同一である。
【００４４】
図４は図３に示すデコード回路１１２の構成を示すブロック図である。デコード回路１１２は多値信号出力回路１０７から出力された多値信号が入力され、この多値信号をシフトクロック信号ＳＣ及びシリアル表示データ信号ＤＳに復元してドライバ回路１１３に対して出力するものである。
【００４５】
図４に示すように、デコード回路１１２においては、入力端子３１が設けられ、バッファアンプ３２が設けられ、入力端子３１はバッファアンプ３２の入力側に接続されている。また、３個のウインドウコンバレータ３３乃至３５が設けられ、バッファアンプ３２の出力側はウインドウコンバレータ３３乃至３５の入力側に接続されている。ウインドウコンバレータ３３は入力電圧が３ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ３４は入力電圧が１．５ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ３５は入力電圧が０ＶのときのみＨレベルを出力するものである。ウインドウコンバレータ３３及び３５の出力側には、ＲＳ−フリップフロップ３６が設けられ、ウインドウコンバレータ３３及び３５の出力信号が夫々ＲＳ−フリップフロップ３６のセット端子及びリセット端子に入力されるようになっている。ＲＳ−フリップフロップ３６のＱ出力からは２値化されたシリアル表示データ信号ＤＳがシフトレジスタ回路１１に対して出力される。ウインドウコンバレータ３４の出力信号は、そのままシフトクロック信号ＳＣとしてシフトレジスタ回路１１に対して出力される。
【００４６】
次に、本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作について説明する。本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作は、前述の従来のＡＣ型カラーＰＤＰ装置１００の動作と比較して、多値信号出力回路１０７においてシリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣを多重化して多値信号を生成し、この多値信号をデータドライバ回路１１１に伝送し、データドライバ回路１１１のデコード回路１１２において前記多値信号からシリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣを復元する点が異なる。
【００４７】
図１に示すように、フォーマット変換回路１０４から多値信号出力回路１０７に２値のシリアル表示データ信号ＤＳ（以下、単にデータ信号という）が入力される。また、駆動信号発生回路１０５から多値信号出力回路１０７に２値のシフトクロック信号ＳＣ（以下、単にクロック信号という）が入力される。
【００４８】
次に、図２に示すように、多値信号出力回路１０７において、クロック信号がインバータ２１を介してアナログマルチプレクサ２５に入力される。このため、クロック信号がＬである期間は、アナログマルチプレクサ２５から１．５Ｖの電圧が出力され、出力端子２８からは電圧が１．５Ｖの信号、即ち、論理値Ｍが出力される。クロック信号がＨである期間において、データ信号がＨである期間は、ＡＮＤゲート２２から論理値Ｈが出力され、アナログマルチプレクサ２４から３Ｖの電圧が出力される。従って、出力端子２８から電圧が３Ｖの信号、即ち、論理値Ｈが出力される。クロック信号がＨである期間において、データ信号がＬである期間は、ＡＮＤゲート２２から論理値Ｌが出力され、アナログマルチプレクサ２６から０Ｖの電圧が出力される。従って、出力端子２８から電圧が０Ｖの信号、即ち、論理値Ｌが出力される。このように、多値信号出力回路１０７においてクロック信号とデータ信号とが多重化され、出力端子２８から３値の多値信号が出力される。
【００４９】
図５は、多値信号出力回路１０７に入力されるデータ信号及びクロック信号の波形と多値信号出力回路１０７から出力される多値信号の波形との関係を示すタイミングチャートである。図５に示すように、クロック信号がＨである期間において、データ信号がＨである場合は多値信号がＨ、データ信号がＬである場合は多値信号がＬになる。また、クロック信号がＬである期間は多値信号はＭを保持する。
【００５０】
多値信号出力回路１０７（図１参照）から出力された多値信号は、配線を経由して各データドライバ回路１１１のデコード回路１１２（図３参照）に入力される。図４に示すように、デコード回路１１２の入力端子３１に入力された多値信号は、バッファアンプ３２を介してウインドウコンバレータ３３乃至３５に夫々入力される。多値信号の論理値がＨであるとき、ウインドウコンバレータ３３から論理値Ｈが出力され、ＲＳ−フリップフロップ３６のＱ出力から２値信号の論理値Ｈが出力される。多値信号の論理値がＭであるとき、ウインドウコンバレータ３４から論理値Ｈが出力される。多値信号の論理値がＬであるとき、ウインドウコンバレータ３５から論理値Ｈが出力され、ＲＳ−フリップフロップ３６のＱ出力から２値信号の論理値Ｌが出力される。この結果、ＲＳ−フリップフロップ３６のＱ出力から出力される信号はデータ信号となり、ウインドウコンバレータ３４から出力される信号はクロック信号となる。
【００５１】
図６は、デコード回路１１２に入力される多値信号の波形と、ウインドウコンバレータ３３及び３５の出力信号の波形、即ち、Ｈレベル検出結果及びＬレベル検出結果と、デコード回路１１２から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。図６に示すように、多値信号がＨレベルのとき、ウインドウコンバレータ３３の出力信号はＨレベルになり、ＲＳ−フリップフロップ３６のＱ出力信号、即ち、データ信号はＨレベルになる。また、多値信号がＬレベルのとき、ウインドウコンバレータ３５の出力信号はＨレベルになり、ＲＳ−フリップフロップ３６のＱ出力信号、即ち、データ信号はＬレベルになる。一方、多値信号がＭレベルのとき、ウインドウコンバレータ３４の出力信号はＨレベルになり、クロック信号はＨレベルになる。
【００５２】
このようにして、デコード回路１１２において、多値信号からデータ信号（シリアル表示データ信号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）が復元される。このデータ信号及びクロック信号が各データドライバ回路１１１のシフトレジスタ回路１１に対して出力される。なお、本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作における上記以外の動作は、前述の従来のＡＣ型カラーＰＤＰ装置１００の動作と同じである。
【００５３】
本実施例によれば、フォーマット変換回路１０４及び駆動信号発生回路１０５の出力側に多値信号出力回路１０７を設け、データ信号とクロック信号とを多重化して多値信号を生成し、この多値信号をデータドライバ回路１１１に伝送することにより、伝送に伴ってデータ信号とクロック信号との間に位相のずれが発生することを防止できる。このため、ＡＣ−ＰＤＰ１０２（図１参照）において、前記位相のずれに起因する誤った表示及び映像ノイズが発生することがない。
【００５４】
また、本実施例においては、多値信号出力回路１０７及びデコード回路１１２を簡略な構成の集積回路により形成することができる。このため、データ信号とクロック信号の多重化及び復元が容易に実現できる。従って、本実施例のＡＣ型カラーＰＤＰ装置は、例えば、データドライバ回路側においてＰＬＬ又は独自のクロック発生回路を設けて入力信号のパルス幅を検出して復元するようにしたＡＣ型カラーＰＤＰ装置と比較して、構成が簡単で、外部に追加部品を必要としない。特に、本実施例におけるデコード回路は、前述のデータドライバ回路のような１台のＡＣ型カラーＰＤＰ装置中に多数使用しなければならない部品に搭載する回路として好適なものである。この結果、本実施例のＡＣ型カラーＰＤＰ装置は、伝送に伴うデータ信号とクロック信号との間に位相のずれを、低コストで且つ装置を大型化することなく防止することができる。
【００５５】
更に、本実施例においては、多値信号のＭレベルをセンターとしてデータ信号のＬ／Ｈに対応して多値信号のＬ／Ｈが出力されるので、３値のＬからＨのジャンプ又はこの逆のジャンプは発生せず、変化量は常にＨ／２に制限される。このため、本実施例において使用する多値信号は、高速伝送に適している。
【００５６】
なお、本実施例においては、多値信号出力回路１０７を図２に示すように構成し、デコード回路１１２を図４に示すように構成したが、多値信号出力回路及びデコード回路の構成はこれに限定されず、任意の構成とすることができる。
【００５７】
次に、本発明の第２の実施例について説明する。図７は本実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。なお、図１に示すＡＣ型カラーＰＤＰ装置１２０の構成要素において、図１に示す第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の構成要素と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。図７に示すように、本実施例に係るＡＣ型カラーＰＤＰ装置１２０は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）と比較して、ＡＣ型カラーＰＤＰ装置１１０の多値信号出力回路１０７の替わりに多値信号出力回路１１７が設けられ、ＡＣ型カラーＰＤＰ装置１１０のデータドライバ回路１１１（１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅ）の替わりにデータドライバ回路１２１（１２１Ａ、１２１Ｂ、１２１Ｃ、・・・、１２１Ｅ）が設けられている。本実施例に係るＡＣ型カラーＰＤＰ装置１２０における上記以外の構成は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）の構成と同一である。以下、多値信号出力回路１１７及びデータドライバ回路１２１の構成について詳細に説明する。
【００５８】
図８は多値信号出力回路１１７の構成を示すブロック図である。第１の実施例と同様に、本実施例においても多値信号としてＬ、Ｍ、Ｈの３種類の論理値からなる３値信号を使用する。論理値Ｌ、Ｍ、Ｈの実際の電圧レベルは任意である。例えば、Ｌには０Ｖ、Ｍには１．５Ｖ、Ｈには３Ｖを使用する。図８に示すように、多値信号出力回路１１７においては、３個のアナログマルチプレクサ４５乃至４７が設けられ、アナログマルチプレクサ４５乃至４７には、夫々Ｈレベル（３Ｖ）、Ｍレベル（１．５Ｖ）、Ｌレベル（０Ｖ）の電圧が入力されている。また、フォーマット変換回路１０４から出力されたシフトクロック信号ＳＣが入力されるインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３が並列に設けられている。ＡＮＤゲート４３の入力側にはシリアル表示データ信号ＤＳが入力されるインバータ４４が設けられている。シフトクロック信号ＳＣはインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３に並列に入力され、シリアル表示データ信号ＤＳはＡＮＤゲート４２に入力されると共に、インバータ４４を介してＡＮＤゲート４３に入力されるようになっている。
【００５９】
インバータ４１の出力側はアナログマルチプレクサ４７の入力側に接続され、ＡＮＤゲート４２の出力側はアナログマルチプレクサ４５の入力側に接続され、ＡＮＤゲート４３の出力側はアナログマルチプレクサ４６の入力側に接続されている。また、アナログマルチプレクサ４５乃至４７の出力側にはバッファアンプ４８が設けられ、このバッファアンプ４８の出力側には多値信号出力回路１１７の出力端子４９が設けられている。
【００６０】
図９はデータドライバ回路１２１の構成を示すブロック図である。図９に示すように、データドライバ回路１２１においては、ドライバ回路１１３及びデコード回路１２２が設けられ、ドライバ回路１１３の入力側にデコード回路１２２が接続されている。ドライバ回路１１３は図３に示す第１の実施例のドライバ回路１１３と同一である。
【００６１】
図１０は図９に示すデコード回路１２２の構成を示すブロック図である。デコード回路１２２は多値信号出力回路１０７から出力された多値信号が入力され、この多値信号をシフトクロック信号ＳＣ及びシリアル表示データ信号ＤＳに復元してドライバ回路１１３に対して出力するものである。
【００６２】
図１０に示すように、デコード回路１２２においては、入力端子５１が設けられ、バッファアンプ５２が設けられ、入力端子５１はバッファアンプ５２の入力側に接続されている。また、３個のウインドウコンバレータ５３乃至５５が設けられ、バッファアンプ５２の出力側はウインドウコンバレータ５３乃至５５の入力側に並列に接続されている。ウインドウコンバレータ５３は入力電圧が３ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ５４は入力電圧が１．５ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ５５は入力電圧が０ＶのときのみＨレベルを出力するものである。ウインドウコンバレータ５３及び５４の出力側にはＲＳ−フリップフロップ５６が設けられ、ウインドウコンバレータ５３及び５４の出力信号が夫々ＲＳ−フリップフロップ５６のセット端子及びリセット端子に入力されるようになっている。ＲＳ−フリップフロップ５６のＱ出力からは２値化されたシリアル表示データ信号ＤＳがシフトレジスタ回路１１に対して出力される。ウインドウコンバレータ５５の出力信号は、そのままシフトクロック信号ＳＣとしてシフトレジスタ回路１１に対して出力される。
【００６３】
次に、本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作について説明する。本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１００の動作と比較して、シフトクロック信号ＳＣがレベルＨでありシリアル表示データ信号ＤＳがレベルＨであるとき多値信号をレベルＨとし、シフトクロック信号ＳＣがレベルＨでありシリアル表示データ信号ＤＳがレベルＬであるとき多値信号をレベルＭとし、シフトクロック信号ＳＣがレベルＬである期間においては多値信号がレベルＬを保持する点が異なっている。
【００６４】
図７に示すように、フォーマット変換回路１０４から多値信号出力回路１１７に２値のシリアル表示データ信号ＤＳ（データ信号）が入力される。また、駆動信号発生回路１０５から多値信号出力回路１１７に２値のシフトクロック信号ＳＣ（クロック信号）が入力される。
【００６５】
次に、図８に示すように、多値信号出力回路１１７において、クロック信号がインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３に並列に入力される。このため、クロック信号がＬである期間は、アナログマルチプレクサ４７から０の電圧が出力され、出力端子４９からは電圧が０Ｖの信号、即ち、論理値Ｌが出力される。クロック信号がＨである期間において、データ信号がＨである期間は、ＡＮＤゲート４２から論理値Ｈが出力され、アナログマルチプレクサ４５から３Ｖの電圧が出力される。従って、出力端子４９から電圧が３Ｖの信号、即ち、論理値Ｈが出力される。クロック信号がＨである期間において、データ信号がＬである期間は、ＡＮＤゲート４３から論理値Ｈが出力され、アナログマルチプレクサ４６から１．５Ｖの電圧が出力される。従って、出力端子４９から電圧が１．５Ｖの信号、即ち、論理値Ｍが出力される。このように、多値信号出力回路１１７においてクロック信号とデータ信号とが多重化され、出力端子４９から３値の多値信号が出力される。
【００６６】
図１１は、多値信号出力回路１１７に入力されるデータ信号及びクロック信号の波形と多値信号出力回路１１７から出力される多値信号の波形との関係を示すタイミングチャートである。図１１に示すように、クロック信号がＨである期間において、データ信号がＨである場合は多値信号がＨ、データ信号がＬである場合は多値信号はＭになる。また、クロック信号がＬである期間は多値信号はＬを保持する。
【００６７】
多値信号出力回路１１７（図７参照）から出力された多値信号は、配線を経由して各データドライバ回路１２１のデコード回路１２２（図９参照）に入力される。図１０に示すように、デコード回路１２２の入力端子５１に入力された多値信号は、バッファアンプ５２を介してウインドウコンバレータ５３乃至５５に夫々入力される。多値信号の論理値がＨ（３Ｖ）であるとき、ウインドウコンバレータ５３から論理値Ｈが出力され、ＲＳ−フリップフロップ５６のＱ出力から２値信号の論理値Ｈが出力される。多値信号の論理値がＭ（１．５Ｖ）であるとき、ウインドウコンバレータ５４から論理値Ｈが出力され、ＲＳ−フリップフロップ５６のＱ出力から２値信号の論理値Ｌが出力される。多値信号の論理値がＬ（０Ｖ）であるとき、ウインドウコンバレータ５５から論理値Ｈが出力され、この結果、ＲＳ−フリップフロップ５６のＱ出力から出力される信号はデータ信号となり、ウインドウコンバレータ５５から出力される信号はクロック信号となる。
【００６８】
図１２は、デコード回路１２２に入力される多値信号の波形と、ウインドウコンバレータ５３及び５４（図１０参照）の出力信号の波形、即ち、Ｈレベル検出結果及びＭレベル検出結果と、デコード回路１２２から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。図１２に示すように、多値信号がＨレベルのとき、ウインドウコンバレータ５３の出力信号はＨレベルになり、ＲＳ−フリップフロップ５６のＱ出力信号、即ち、データ信号はＨレベルになる。また、多値信号がＭレベルのとき、ウインドウコンバレータ５４の出力信号はＨレベルになり、ＲＳ−フリップフロップ５６のＱ出力信号、即ち、データ信号はＬレベルになる。一方、多値信号がＬレベルのとき、ウインドウコンバレータ５５の出力信号はＨレベルになり、クロック信号はＨレベルになる。
【００６９】
このようにして、デコード回路１２２において、多値信号からデータ信号（シリアル表示データ信号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）が復元される。このデータ信号及びクロック信号が各データドライバ回路１２１のシフトレジスタ回路１１に対して出力される。なお、本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作における上記以外の動作は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作と同じである。
【００７０】
本実施例においても、前述の第１の実施例と同様の効果を得ることができる。
また、本実施例においては、多値信号を４種類以上の論理値を持つ４値又は５値以上の信号とすることも可能である。これにより、配線本数の削減を図ることができる。
【００７１】
なお、本実施例においては、多値信号出力回路１１７を図８に示すように構成し、デコード回路１２２を図１０に示すように構成したが、多値信号出力回路及びデコード回路の構成はこれに限定されず、任意の構成とすることができる。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、シリアル表示データ信号とシフトクロック信号とを多重化してクロック情報を有する多値信号を生成し、この多値信号をデータドライバ回路に対して伝送することにより、シリアル表示データ信号及びシフトクロック信号を同一信号線上でシリアル伝送することができ、この結果、画面を高精細化及び大画面化しても、両信号間におけるタイミングずれ（スキュー）の発生を防止し、受信側でのラッチミスによる映像ノイズの発生を抑えることができる。また、これにより、全てのデータドライバ回路に共通のシフトクロック信号を各データドライバ回路にタイミングずれを発生しないように分配するために複雑な回路を設ける必要がなくなる。更に、シリアル表示データ信号とシフトクロック信号とを多重化する多値信号出力回路、及び多値信号をシリアル表示データ信号とシフトクロック信号とに復調するデコード回路は、夫々従来の制御回路及びデータドライバ回路に簡単な回路を付加することにより実現でき、加えて、従来必要であったシフトクロック信号を複数のデータドライバ回路に分配するバッファが不要になる。このため、マトリクス表示装置のコスト及び実装面積を、従来と同等又はそれ以下とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図２】本実施例における多値信号出力回路の構成を示すブロック図である。
【図３】本実施例におけるデータドライバ回路の構成を示すブロック図である。
【図４】本実施例におけるデコード回路の構成を示すブロック図である。
【図５】本実施例における多値信号出力回路に入力されるデータ信号及びクロック信号の波形と多値信号出力回路から出力される多値信号の波形との関係を示すタイミングチャートである。
【図６】本実施例におけるデコード回路に入力される多値信号の波形と、ウインドウコンバレータの出力信号の波形と、デコード回路から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。
【図７】本発明の第２の実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図８】本実施例における多値信号出力回路の構成を示すブロック図である。
【図９】本実施例におけるデータドライバ回路の構成を示すブロック図である。
【図１０】本実施例におけるデコード回路の構成を示すブロック図である。
【図１１】本実施例における多値信号出力回路に入力されるデータ信号及びクロック信号の波形と多値信号出力回路から出力される多値信号の波形との関係を示すタイミングチャートである。
【図１２】本実施例におけるデコード回路に入力される多値信号の波形と、ウインドウコンバレータの出力信号の波形と、デコード回路から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。
【図１３】従来のＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図１４】この従来のＡＣ型カラーＰＤＰ装置に組み込まれたデータドライバ回路の構成を示す図である。
【図１５】（ａ）及び（ｂ）はデータドライバ回路における表示データの入力方法を示すタイミングチャートであり、（ａ）はシリアル表示データ信号を１ビットずつデータドライバ回路に入力する方法を示し、（ｂ）は３ビットずつ入力する方法を示す。
【図１６】シフトレジスタ回路がシリアル表示データ信号を取り込む方法を示すタイミングチャートである。
【図１７】従来のＡＣ型カラーＰＤＰ装置におけるシリアル表示データ信号及びシフトクロック信号の伝送経路を示す模式図である。
【図１８】（ａ）及び（ｂ）はシフトレジスタ回路におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図であり、（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合のタイミングチャートであり、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す図である。
【図１９】（ａ）及び（ｂ）はシフトレジスタ回路におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図であり、（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切である場合のタイミングチャートであり、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す図である。
【符号の説明】
１１；シフトレジスタ回路
１２；データを並列ラッチ回路
２４〜２６、４５〜４７；アナログマルチプレクサ
２１、２３、４１、４４；インバータ
２２、４２、４３；ＡＮＤゲート
２７；バッファアンプ
２８；出力端子
３１、５１；入力端子
３２、５２；バッファアンプ
３３〜３５、５３〜５５；ウインドウコンバレータ
３６、５６；ＲＳ−フリップフロップ
４８；バッファアンプ
４９；出力端子
１００、１１０、１２０；ＡＣ型カラーＰＤＰ装置
１０１、１１１、１２１；データドライバ回路
１０２；ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）
１０３、１０３Ａ、・・・、１０３Ｃ；スキャンドライバ回路
１０４；フォーマット変換回路
１０５；駆動信号発生回路
１０６；高圧駆動回路
１０７、１１７；多値信号出力回路
１０８；フレームメモリ
１１２、１２２；デコード回路
１１３；ドライバ回路
ＤＳ；シリアル表示データ信号
ＳＣ；シフトクロック信号
Φ；並列ラッチ制御信号
ＯＳ；出力制御信号
Ｖｄ；高圧電源
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ；出力制御用論理ゲート回路
Ｂ、Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ；高耐圧ＣＭＯＳドライバ
Ｏ、Ｏ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎ；データ
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎ；データ信号
【発明の属する技術分野】
本発明はプラズマディスプレイ等のマトリクス表示装置及びその駆動方法に関し、特に、高精細大画面マトリクス表示装置においてもシフトクロック信号の位相とシリアル表示データ信号の位相との間にずれが発生しないマトリクス表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
面放電型のプラズマディスプレイパネルにおいては、２枚のガラス基板が設けられ、この２枚のガラス基板上に夫々、行方向に延びる行電極及び列方向に延びる列電極が設けられている。また、行電極が設けられているガラス基板上においては行電極上に誘電体層が設けられ、列電極が設けられているガラス基板上においては列電極上に蛍光体層が設けられている。更に、前記ガラス基板間には隔壁が設けられ、この２枚のガラス基板は前記隔壁による微小な間隔を隔てて相互に対向するように配置されている。これにより、両ガラス基板間には前記隔壁によって区画されマトリクス状に配列された複数のセルが形成される。各セルにはガスが封入される。これにより、マトリクス構造の平面形プラズマディスプレイパネルが形成される。
【０００３】
このプラズマディスプレイパネルにおいては、行電極及び列電極を夫々独立に駆動することによって、駆動された行電極と列電極との交点部分に位置するセルにおいて封入されたガスにプラズマ放電を発生させ、このプラズマ放電により列電極上に設けられた蛍光体を励起して発光させるようになっている。なお、カラー表示を行うプラズマディスプレイパネルの場合は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に発光する蛍光体層を具備する３種類のセルが設けられ、各色のセルが列電極に沿って１列に配列され、各列電極を夫々独立に駆動することによって複数の色を発光させ、カラー表示を行うことができるようになっている。
【０００４】
このような面放電型のプラズマディスプレイパネルにおける各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と各行毎に設けられたＹ電極とを交互に配置し、Ｘ電極とＹ電極との間に交互に電圧パルスを印加して、半周期毎に極性の反転する放電を発生させるＡＣ（交流）駆動方式が一般に使用されている。
【０００５】
このようなＡＣ駆動方式のプラズマディスプレイパネルにおいては、各セルの電極間で一旦放電が生じると、放電空間において生成された電子及びイオンが誘電体層上に蓄積して壁電荷が形成される。そして壁電荷が形成されたセルにおいては、行電極に低い電圧を印加するだけで壁電荷の電界の作用によって放電が可能となり、この低い電圧を半周期毎に反転させて印加することによって前記放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能に基づいて低い印加電圧により維持される放電は維持放電と呼ばれている。
【０００６】
ＡＣ駆動方式のプラズマディスプレイパネルにおいて画像の階調表示を行うためには、１フィールド期間を複数のサブフィールドに分割して、サブフィールド毎に維持放電を発生させる時間（回数）を異ならせる方法がある。これにより、維持放電回数が多いセルほど明るく発光するので、維持放電回数を制御することにより画像の階調表示が可能となる。具体的には、各サブフィールドに、例えば、２の階乗倍の割合で増加する維持放電期間を割り当て、１フィールド毎にリセットしながら１フィールド内において適当なサブフィールドを選択して発光させることによって、任意の明るさの発光を実現する。
【０００７】
以下、従来のマトリクス表示装置であるＡＣ型カラーＰＤＰ装置の構成及び動作について説明する。図１３は、この従来のＡＣ型カラーＰＤＰ装置の構成を示すブロック図であり、図１４はこのＡＣ型カラーＰＤＰ装置に組み込まれたデータドライバ回路の構成を示す図である。
【０００８】
図１３に示すように、ＡＣ型カラーＰＤＰ装置１００は、複数のデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅと、ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキャンドライバ回路１０３Ａ、・・・、１０３Ｃと、フォーマット変換回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とから概略構成されている。
【０００９】
ＡＣ−ＰＤＰ１０２はメモリ機能を利用したサブフィールドシーケンスにより駆動されるＡＣ駆動方式のプラズマディスプレイパネルであって、（Ｍ行×Ｎ列）に画素が配列されている。ＡＣ−ＰＤＰ１０２においては、Ｍ行の行電極（走査・維持電極）と、Ｒ、Ｇ、Ｂの各色に対応する電極をＮ列に配置した列電極（データ電極）とが格子状に配列されている。
【００１０】
フォーマット変換回路１０４はフレームメモリ１０８を有し、ＡＣ型カラーＰＤＰ装置１００の外部からＲ、Ｇ、Ｂの３色に対応する３組のシリアルデータからなる画像データが入力され、この画像データをＡＣ−ＰＤＰ１０２の各列に対応するフレームメモリ１０８によってフォーマット変換し、ＡＣ−ＰＤＰ１０２の列毎にＲ、Ｇ、Ｂの３色が順次配列されるように変換されたシリアル表示データ信号ＤＳを作成し、このシリアル表示データ信号ＤＳをデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅ（以下、総称してデータドライバ回路１０１という）に対して出力するものである。なお、フォーマット変換回路１０４からデータドライバ回路１０１に至るシリアル表示データ信号ＤＳの信号線はデータドライバ回路１０１と同数だけ設けられている。
【００１１】
駆動信号発生回路１０５は、垂直同期信号検出回路（図示せず）において検出された前記画像データ中に含まれる垂直同期信号に応じて、１フィールド毎に所定のシーケンスに従って行駆動信号と列駆動信号とを生成して、行駆動信号をスキャンドライバ回路１０３Ａ、・・・、１０３Ｃに供給し、列駆動信号をデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅ及び高圧駆動回路１０６に供給すると共に、シフトクロック信号ＳＣ、並列ラッチ制御信号Φ及び出力制御信号ＯＳをデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅに対して出力するものである。なお、シフトクロック信号ＳＣは、全てのデータドライバ回路１０１について共通である。そのため、駆動信号発生回路１０５からデータドライバ回路１０１に至るシフトクロック信号ＳＣの信号線は、途中でバッファが設けられて多段に分岐されている。
【００１２】
高圧駆動回路１０６は、駆動信号発生回路１０５から入力された列駆動信号に基づいて、各データドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅへ高圧電源Ｖｄを供給するものである。
【００１３】
データドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅは夫々集積回路からなり、ＡＣ−ＰＤＰ１０２の列電極ｎ本当たり１個の割合で設けられ、夫々ｎ本の列電極を駆動するものである。各データドライバ回路１０１は、フォーマット変換回路１０４からｎ列の列電極に対応するシリアル表示データ信号ＤＳを受け取って、駆動信号発生回路１０５から入力されるシフトクロック信号ＳＣ、並列ラッチ制御信号Φ及び出力制御信号ＯＳに基づいて、走査期間毎にＡＣ−ＰＤＰ１０２の各列電極に対して並列にデータ信号を出力するものである。なお、データドライバ回路１０１は図１３の図面上の横方向（行方向）に延びるＡＣ−ＰＤＰ１０２の１辺に沿って配列されており、その数は任意である。データドライバ回路１０１の詳細な説明は後述する。
【００１４】
スキャンドライバ回路１０３Ａ、・・・、１０３Ｃ（以下、総称してスキャンドライバ回路１０３という）は夫々集積回路からなり、ＡＣ−ＰＤＰ１０２の行電極ｍ本当たり１個の割合で設けられ、夫々ｍ本の行電極を駆動するものである。各スキャンドライバ回路１０３は、駆動信号発生回路１０５から入力された行駆動信号に基づいて、走査信号をｍ行の行電極に対して順次出力するものである。なお、スキャンドライバ回路１０３は図１３の図面上の縦方向（列方向）に延びるＡＣ−ＰＤＰ１０２の１辺に沿って配列されており、その数は任意である。
【００１５】
図１４に示すように、従来のデータドライバ回路１０１は、ｎ段のシフトレジスタ回路１１と、シフトレジスタ回路１１の出力側に接続されたｎ回路分の並列ラッチ回路１２と、並列ラッチ回路１２の出力側に並列に接続されたｎ個の出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ（以下、総称して出力制御用論理ゲート回路Ｇという）と、各出力制御用論理ゲート回路Ｇの出力側に接続されたｎ個の高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ（以下、総称して高耐圧ＣＭＯＳドライバＢという）とから概略構成されている。
【００１６】
シフトレジスタ回路１１は、ｎ段のシフトレジスタからなり、フレームメモリ１０８から入力されたシリアル表示データ信号ＤＳが、駆動信号発生回路１０５から入力されたシフトクロック信号ＳＣに同期して１走査周期毎にシフトして入力されるものである。シフトレジスタ回路１１は、入力されたシリアル表示データ信号ＤＳに基づいて、データＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを並列ラッチ回路１２に対して出力する。
【００１７】
並列ラッチ回路１２は、シフトレジスタ回路１１のｎ段のシフトレジスタ回路１１から出力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、駆動信号発生回路１０５からの並列ラッチ制御信号Φに基づいてラッチするものである。
【００１８】
出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎは、駆動信号発生回路１０５から入力される出力制御信号ＯＳに基づいて、並列ラッチ回路１２から並列に入力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを１走査周期ごとに同時に出力するものである。なお、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎにはロジック回路電源が接続されている。
【００１９】
高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎは、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎから夫々入力されたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、高圧駆動回路１０６からの高圧電源Ｖｄを使用して高圧の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎに変換して、夫々ＡＣ−ＰＤＰ１０２の列電極（データ電極）に対して出力するものである。なお、並列ラッチ回路１２、出力制御用論理ゲート回路Ｇ及び高耐圧ＣＭＯＳドライバＢにより電圧供給回路が構成されている。
【００２０】
以下、従来のＡＣ形カラーＰＤＰ装置１００の動作を説明する。先ず、図１３に示すＡＣ型カラーＰＤＰ装置１００のフォーマット変換回路１０４に対して、画像データがＢ、Ｇ、Ｐの各色毎にシリアルに入力される。フォーマット変換回路１０４は、この画像データをデータドライバ回路１０１のデータ出力数（Ｎ個）に分割し、フォーマット変換してシリアル表示データ信号ＤＳを作成する。次に、フォーマット変換回路１０４は、このシリアル表示データ信号ＤＳを走査期間内に各データドライバ回路１０１に対して、独立した信号線を介して夫々シリアル形式で出力する。一方、駆動信号発生回路１０５は各データドライバ回路１０１に対してシフトクロック信号ＳＣを出力する。
【００２１】
図１４に示すように、各データドライバ回路１０１においては、シフトレジスタ回路１１が、シリアル形式で伝送された各色のシリアル表示データ信号ＤＳを、シフトクロック信号ＳＣに基づいてＲ、Ｇ、Ｂの順に取り込む。即ち、シリアル表示データ信号ＤＳがシフトレジスタ回路１１にシフト入力される。シフトレジスタ回路１１は、シリアル表示データ信号ＤＳを取り込んだ後、この信号を並列ラッチ回路１２に対して出力する。並列ラッチ回路１２は、駆動信号発生回路１０５から出力された並列ラッチ制御信号Φに基づいて、シフトレジスタ回路１１の出力信号を並列にラッチする。
【００２２】
図１５（ａ）及び（ｂ）はデータドライバ回路１０１における表示データの入力方法を示すタイミングチャートである。図１５（ａ）及び（ｂ）に示すように、データドライバ回路１０１におけるシリアル表示データ信号ＤＳの入力方法には、例えば２種類の方法がある。図１５（ａ）はシリアル表示データ信号ＤＳを１ビットずつデータドライバ回路１０１に入力する方法を示し、（ｂ）は３ビットずつ入力する方法を示す。図１５（ａ）に示すように、データドライバ回路１０１にシリアル表示データ信号ＤＳを１ビットずつ入力する場合は、シリアル表示データ信号ＤＳの入力データはＲ、Ｇ、Ｂの順に繰り返し配列されており、シフトクロック信号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１１においてシフトされ、シリアル表示データ信号ＤＳが最後までシフトされたとき、並列ラッチ制御信号Φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされ、その後、各出力制御用論理ゲート回路Ｇに対して、シリアル表示データ信号ＤＳをデータＯｎ、Ｏｎ−１、Ｏｎ−２、Ｏｎ−３、Ｏｎ−４、Ｏｎ−５、Ｏｎ−６、・・・、Ｏ３、Ｏ２、Ｏ１のように、夫々１ビットずつ出力する。
【００２３】
これに対して、図１５（ｂ）に示すように、データドライバ回路１０１にシリアル表示データ信号ＤＳを３ビットずつ入力する場合は、シリアル表示データ信号ＤＳの内容は図１５（ａ）に示す１ビットデータ入力の場合と同じであるが、シリアル表示データ信号ＤＳはシフトクロック信号ＳＣの立ち上がり毎にＲ、Ｇ、Ｂの順序で３ビットずつグループ化され、シリアル表示データ信号ＤＳ１乃至ＤＳ３に分割される。シリアル表示データ信号ＤＳ１乃至ＤＳ３はシフトクロック信号ＳＣの立ち上がり時毎に順次シフトレジスタ回路１１においてシフトされ、シリアル表示データ信号ＤＳ１乃至ＤＳ３が最後までシフトされたとき、並列ラッチ制御信号Φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされ、その後、各出力制御用論理ゲート回路Ｇに対して同時に出力される。
【００２４】
図１６はシフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込む方法を示すタイミングチャートである。図１６に示すように、シリアル表示データ信号ＤＳがフォーマット変換回路１０４から出力されている間に、シフトクロック信号ＳＣが例えばＬレベル（ロウレベル）からＨレベル（ハイレベル）に変化すると、シリアル表示データ信号ＤＳがシフトレジスタ回路１１に取り込まれる。なお、図１６に示すセットアップタイムとは、シフトクロック信号ＳＣの有効な側のエッジ（この場合はＬレベルからＨレベルに変化するエッジ）に対して、シリアル表示データ信号ＤＳの論理レベルが前もって確定している時間をいい、ホールドタイムとは、シフトクロック信号ＳＣの有効な側のエッジに対して、シリアル表示データ信号ＤＳの論理レベルがその後も確定している時間をいう。即ち、シリアル表示データ信号ＤＳの論理レベルが確定している期間中において、シフトクロック信号ＳＣがＬレベルからＨレベルに変化する（立ち上がる）より前の期間がセットアップタイムであり、後の期間がホールドタイムである。シリアル表示データ信号ＤＳがシフトレジスタ回路１１に取り込まれるためには、セットアップタイム及びホールドタイムの双方が正しく確保されている必要がある。
【００２５】
このように、出力制御用論理ゲート回路Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎは、駆動信号発生回路１０５から出力された出力制御信号ＯＳに基づいて、並列ラッチ回路１２にラッチされたデータＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎを、高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎに対して同一タイミングで並列に出力する。その後、図１４に示すように、高耐圧ＣＭＯＳドライバＢ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎが高圧駆動回路１０６から供給される高圧電源Ｖｄにより、データＯ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎ（以下、総称してデータＯという）を高電圧の書込パルスであるデータ信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎ（以下、総称してデータ信号Ｃという）に変換し、ＡＣ−ＰＤＰ１０２の各列電極（データ電極）に対して出力する。
【００２６】
図１４に示すように、各データドライバ回路１０１においては、出力制御信号ＯＳの立ち上がりに応じて、並列ラッチ回路１２から出力されたデータＯを、出力制御用論理ゲート回路Ｇを経て高耐圧ＣＭＯＳドライバＢに入力することによって、データＯのＨレベルをデータ信号Ｃの高圧電源電圧Ｖｄに変換すると共に、データＯのＬレベルをデータ信号Ｃの０Ｖに変換して出力する。このため、データＯに基づいて高圧電源電圧Ｖｄ又は接地電位（０Ｖ）がＡＣ−ＰＤＰ１０２（図１３参照）のデータ電極に印加され、走査が行われた行電極との交点に位置するセル内において放電が生じ、パネルへの表示データの書込が行われる。表示に必要なライン数分だけ前述のデータ伝送−出力−書込を繰り返した後、ＡＣ−ＰＤＰ１０２の各セルを維持期間に映像の明るさに応じた回数だけ発光させ、画像の表示を行う。例えば、画像信号として各色当たり８ビットの信号を入力し、１フレーム期間を走査期間及び維持期間を有するサブフレーム期間に時分割し、各フレーム期間において発光させるサブフレーム期間を適宜選択することにより、全体として画像を表示する。
【００２７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。図１３に示すように、ＡＣ型カラーＰＤＰ装置１００において、データドライバ回路１０１はＡＣ−ＰＤＰ１０２の端縁に沿って配置されている。一方、シリアル表示データＤＳを出力するフォーマット変換回路１０４及びシフトクロック信号ＳＣを出力する駆動信号発生回路１０５は、夫々ＡＣ型カラーＰＤＰ装置１００内の１ヶ所に配置されている。ＡＣ−ＰＤＰ１０２は大画面であるため、フォーマット変換回路１０４及び駆動信号発生回路１０５から近い位置に配置されているデータドライバ回路１０１と、フォーマット変換回路１０４及び駆動信号発生回路１０５から遠い位置に配置されているデータドライバ回路１０１とでは、フォーマット変換回路１０４及び駆動信号発生回路１０５からの信号線の長さが大きく異なる。
【００２８】
また、図１７は従来のＡＣ型カラーＰＤＰ装置におけるシリアル表示データ信号及びシフトクロック信号の伝送経路を示す模式図である。フォーマット変換回路１０４から出力されるシリアル表示データ信号ＤＳは、データドライバ回路１０１毎に異なるため、各データドライバ回路１０１に対して独立に伝送される。このため、フォーマット変換回路１０４からデータドライバ回路１０１に至るシリアル表示データ信号ＤＳの信号線はデータドライバ回路１０１と同数だけ設けられている。従って、図１７に示すように、シリアル表示データ信号ＤＳの各信号線は途中に分岐がない。
【００２９】
これに対して、駆動信号発生回路１０５から出力されるシフトクロック信号ＳＣは、全てのデータドライバ回路１０１について共通である。従って、駆動信号発生回路１０５からデータドライバ回路１０１に至るシフトクロック信号ＳＣの信号線は、駆動信号発生回路１０５側の端部においては１本であり、途中で多段にバッファが設けられて分岐され、データドライバ回路１０１側の端部はデータドライバ回路１０１と同数になっている。シフトクロック信号ＳＣはこの信号線を伝送されることにより、共通のシフトクロック信号ＳＣが複数のデータドライバ回路１０１に分配される。
【００３０】
このように、シリアル表示データ信号ＤＳとシフトクロック信号ＳＣとの間における信号線の長さの違い並びにバッファ段数及びファンアウト数の差により、データドライバ回路１０１において、シリアル表示データ信号ＤＳとシフトクロック信号ＳＣとの間に遅延時間の差が発生する。この結果、データドライバ回路１０１のシフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込む際にエラーが生じ、ＡＣ−ＰＤＰ１０２において誤った表示又は映像ノイズが発生することがある。特に、シリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣの高速シリアル伝送を行う場合においては、両者の間に遅延時間差が生じやすく、全てのデータドライバ回路１０１において、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相とを揃えることが困難である。
【００３１】
図１８（ａ）及び（ｂ）並びに図１９（ａ）及び（ｂ）はシフトレジスタ回路１１におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図である。図１８（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合のタイミングチャートであり、図１８（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図であり、図１９（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切である場合のタイミングチャートであり、図１９（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図である。なお、図１５（ａ）に示すように、シリアル表示データ信号ＤＳはデータＯ１、Ｏ２、・・・、ＯｎがＲ、Ｇ、Ｂの順にシリアルに繰り返し配列されており、データＯ１、Ｏ４、・・・、Ｏｎ−２は赤色（Ｒ）の発光を行う信号である。図１８（ａ）、（ｂ）及び図１９（ａ）、（ｂ）は、いずれもシリアル表示データ信号ＤＳとして赤単色データが入力される場合を示す。
【００３２】
図１８（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合には、前述のセットアップタイム及びホールドタイムの双方が適切に確保され、データＯ１、Ｏ４、・・・、Ｏｎ−２がシフトレジスタ回路１１に正しく取り込まれる。この結果、図１８（ｂ）に示すように、データ信号Ｃ１、Ｃ４、・・・、Ｃｎ−２がＡＣ−ＰＤＰ１０２におけるこれらの信号に相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が赤単色画面となる。
【００３３】
これに対して、図１９（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相が相互にずれている場合には、セットアップタイム又はホールドタイムが適切に確保できない。このため、信号の伝送エラーが生じ、例えば、データＯ４がシフトクロック信号ＳＣの位相遅れによって、シフトレジスタ回路１１にデータＯ４として取り込まれずに、１つ前のデータＯ３に相当するデータとして取り込まれる。同様に、データＯｎ−２はデータＯｎ−３に相当するデータとして取り込まれる。この結果、図１９（ｂ）に示すように、データＣ３、・・・、Ｃｎ−３が、ＡＣ−ＰＤＰ１０２における１つ前のデータに相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が例えば青単色画面となる。シリアル表示データ信号ＤＳは本来、赤単色画面を実現するためのデータであるから、この場合は誤った表示がなされたことになる。このように、信号の伝送エラーが生じてシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相が相互にずれると、シフトレジスタ回路１１においてデータの取り込みエラーが生じ、誤った表示又は映像ノイズが発生する。
【００３４】
このように、ＡＣ型カラーＰＤＰ装置等のマトリクス表示装置において正しい表示を行うためには確実にデータの受渡ができなければならないが、前述の如く大画面のマトリクス表示装置においては、信号を高速で伝送しようとすると信号の伝送エラーが生じやすくなるという問題点がある。例えば、水平解像度が１０２４のＡＣ−ＰＤＰ１０２に対して、出力数が９６のデータドライバ回路１０１を使用する場合、データドライバ回路１０１の数は３×１０２４／９６＝３２個となる。更に、高速性能を改善するためにＡＣ−ＰＤＰの上下両側にデータドライバ回路を配置してＡＣ−ＰＤＰ１０２を上下両側から駆動する場合には、３２個の２倍に相当する６４個のデータドライバ回路が必要となる。このように空間的に広い領域にわたって配置された多数のデータドライバ回路へ、ＡＣ型カラーＰＤＰ装置内の１ヶ所に配置されたフォーマット変換回路及び駆動信号派生回路等の信号処理回路から、共通のタイミングで個々の表示データを高速に且つ確実に伝送することは極めて困難である。
【００３５】
データを高速で伝送する必要性は、カラーＰＤＰの表示方式において現在主流の方式である走査・維持分離方式で特に高まっており、最近のデータドライバ回路における出力数の増大傾向、及び信号伝送バス幅の狭小化傾向の中で、益々その必要性が高まっている。一方、プラズマディスプレイパネルの特徴である高精細大画面表示を行おうとすると、画面周辺部に配置されたデータドライバ集積回路への信号線の長さは極めて長くなってしまい、シフトクロック信号とシリアル表示データ信号とのタイミングスキュー（位相ずれ）が増大しやすくなる。このように、高精細大画面のマトリクス表示装置、特に高精細大画面のプラズマディスプレイパネルにおいては、データを高速で伝送する必要性が高いにもかかわらず、データの高速伝送を困難になっている。
【００３６】
本発明はかかる問題点に鑑みてなされたものであって、画面を高精細化及び大画面化してもシフトクロック信号とシリアル表示データ信号との間で位相のずれが発生せず、誤った表示及び映像ノイズの発生を防止することができるマトリクス表示装置及びその駆動方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明に係るマトリクス表示装置は、画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを有し、前記駆動回路部は、外部から画像データが入力されこの画像データに基づいて２値信号であるシリアル表示データ信号を生成すると共に２値信号であるシフトクロック信号を生成する制御回路と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成して前記配線に対して出力する多値信号出力回路と、を有し、前記表示部は、複数の画素が第１の方向及びこれに直交する第２の方向にマトリクス状に配列された表示パネルと、前記第２の方向に配列された１又は複数群の画素群を選択する複数のスキャンドライバ回路と、前記スキャンドライバ回路により選択された画素群の各画素にデータ信号を与える複数のデータドライバ回路と、を有し、前記データドライバ回路は、前記配線を介して入力された前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元するデコード回路と、このデコード回路から出力された前記シフトクロック信号に同期して前記シリアル表示データ信号が入力されるシフトレジスタ回路と、前記シフトレジスタ回路から出力された前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる電圧供給回路とを有することを特徴とする。
【００３８】
本発明においては、駆動回路部から表示部の各データドライバ回路までシリアル表示データ信号及びシフトクロック信号を伝送する際に、これらの信号の送り側、即ち駆動回路部側においてシリアル表示データ信号とシフトクロック信号とを多重化して１の多値信号を生成し、この多値信号を配線を介して各データドライバ回路に伝送する。受け側であるデータドライバ回路に入力された多値信号はデコード回路においてシリアル表示データ信号及びシフトクロック信号に復元される。このため、従来のシリアル表示データ信号及びシフトクロック信号を独立に伝送する方法のように、両信号の配線の長さの違い並びにバッファ段数及びファンアウト数の違いに起因するタイミングスキュー（位相ズレ）が発生することがない。この結果、表示部において誤った表示及び映像ノイズが発生することを防止することができる。又は、各データドライバ回路において個別に位相調整を行う必要がなくなる。
【００３９】
また、シリアル表示データ信号及びシフトクロック信号から多値信号を生成する多値信号出力回路並びに多値信号からシリアル表示データ信号及びシフトクロック信号を復元するデコード回路は簡略な構成の集積回路により実現することができる。このため、本発明のマトリクス表示装置は従来のマトリクス表示装置と比較して、回路設計及び基板設計において位相のずれに関して特別な配慮をする必要がなく、大型化及び高コスト化することがない。
【００４０】
本発明に係るマトリクス表示装置の駆動方法は、複数の画素がマトリクス状に配列された表示パネルを具備し画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを備えるマトリクス表示装置の駆動方法において、前記駆動回路部において２値信号であるシフトクロック信号を生成する工程と、外部から入力された画像データに基づいて２値信号であるシリアル表示データ信号を生成する工程と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成する工程と、前記多値信号を前記駆動回路部から前記表示部まで伝送する工程と、前記表示部において前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元する工程と、前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる工程と、を有することを特徴とする。
【００４１】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本実施例に係るマトリクス表示装置であるＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。なお、図１に示すＡＣ型カラーＰＤＰ装置１１０の構成要素において、図１３に示す従来のＡＣ型カラーＰＤＰ装置１００の構成要素と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。図１に示すように、本実施例に係るＡＣ型カラーＰＤＰ装置１１０においては、フォーマット変換回路１０４及び駆動信号発生回路１０５の出力側に、多値信号出力回路１０７が設けられている。また、従来のＡＣ型カラーＰＤＰ装置におけるデータドライバ回路１０１Ａ、１０１Ｂ、１０１Ｃ、・・・、１０１Ｅの替わりに、データドライバ回路１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅ（以下、総称してデータドライバ回路１１１という）が設けられている。多値信号出力回路１０７の出力側はデータドライバ回路１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅに夫々接続されている。更に、多値信号出力回路１０７とデータドライバ回路１１１Ａ、１１１Ｂ、・・・、１１１Ｅとは、夫々１本の配線によって接続されている。即ち、この配線はデータドライバ回路１１１の数と同数本設けられている。本実施例に係るＡＣ型カラーＰＤＰ装置１１０における上記以外の構成は、図１３に示す従来のＡＣ型カラーＰＤＰ装置１００の構成と同一である。以下、多値信号出力回路１０７及びデータドライバ回路１１１の構成について詳細に説明する。
【００４２】
図２は多値信号出力回路１０７の構成を示すブロック図である。本実施例においては、多値信号としてＬ、Ｍ、Ｈの３種類の論理値からなる３値信号を使用する。論理値Ｌ、Ｍ、Ｈの実際の電圧レベルは任意である。例えば、Ｌには０Ｖ、Ｍには１．５Ｖ、Ｈには３Ｖを使用する。図２に示すように、多値信号出力回路１０７においては、３個のアナログマルチプレクサ２４乃至２６が設けられ、アナログマルチプレクサ２４乃至２６には、夫々Ｈレベル（３Ｖ）、Ｍレベル（１．５Ｖ）、Ｌレベル（０Ｖ）の電圧が入力されている。また、駆動信号発生回路１０５から出力されたシフトクロック信号ＳＣが入力されるインバータ２１が設けられ、シフトクロック信号ＳＣ及びフォーマット変換回路１０４から出力されたシリアル表示データ信号ＤＳの双方が入力されるＡＮＤゲート２２が設けられている。ＡＮＤゲート２２の出力側は２つに分岐されており、そのうち一方に接続されるようにインバータ２３が設けられている。インバータ２３の出力側はアナログマルチプレクサ２６の入力側に接続されている。ＡＮＤゲート２２の出力側の他方はアナログマルチプレクサ２４の入力側に接続されている。インバータ２１の出力側はアナログマルチプレクサ２５の入力側に接続されている。更に、アナログマルチプレクサ２４乃至２６の出力側にはバッファアンプ２７が設けられ、このバッファアンプ２７の出力側には多値信号出力回路１０７の出力端子２８が設けられている。
【００４３】
図３はデータドライバ回路１１１の構成を示すブロック図である。図３に示すように、データドライバ回路１１１は、ドライバ回路１１３及びデコード回路１１２が設けられ、ドライバ回路１１３の入力側にデコード回路１１２が接続されている。ドライバ回路１１３の構成は図１４に示す従来のデータドライバ回路１０１の構成と同一である。
【００４４】
図４は図３に示すデコード回路１１２の構成を示すブロック図である。デコード回路１１２は多値信号出力回路１０７から出力された多値信号が入力され、この多値信号をシフトクロック信号ＳＣ及びシリアル表示データ信号ＤＳに復元してドライバ回路１１３に対して出力するものである。
【００４５】
図４に示すように、デコード回路１１２においては、入力端子３１が設けられ、バッファアンプ３２が設けられ、入力端子３１はバッファアンプ３２の入力側に接続されている。また、３個のウインドウコンバレータ３３乃至３５が設けられ、バッファアンプ３２の出力側はウインドウコンバレータ３３乃至３５の入力側に接続されている。ウインドウコンバレータ３３は入力電圧が３ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ３４は入力電圧が１．５ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ３５は入力電圧が０ＶのときのみＨレベルを出力するものである。ウインドウコンバレータ３３及び３５の出力側には、ＲＳ−フリップフロップ３６が設けられ、ウインドウコンバレータ３３及び３５の出力信号が夫々ＲＳ−フリップフロップ３６のセット端子及びリセット端子に入力されるようになっている。ＲＳ−フリップフロップ３６のＱ出力からは２値化されたシリアル表示データ信号ＤＳがシフトレジスタ回路１１に対して出力される。ウインドウコンバレータ３４の出力信号は、そのままシフトクロック信号ＳＣとしてシフトレジスタ回路１１に対して出力される。
【００４６】
次に、本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作について説明する。本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作は、前述の従来のＡＣ型カラーＰＤＰ装置１００の動作と比較して、多値信号出力回路１０７においてシリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣを多重化して多値信号を生成し、この多値信号をデータドライバ回路１１１に伝送し、データドライバ回路１１１のデコード回路１１２において前記多値信号からシリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣを復元する点が異なる。
【００４７】
図１に示すように、フォーマット変換回路１０４から多値信号出力回路１０７に２値のシリアル表示データ信号ＤＳ（以下、単にデータ信号という）が入力される。また、駆動信号発生回路１０５から多値信号出力回路１０７に２値のシフトクロック信号ＳＣ（以下、単にクロック信号という）が入力される。
【００４８】
次に、図２に示すように、多値信号出力回路１０７において、クロック信号がインバータ２１を介してアナログマルチプレクサ２５に入力される。このため、クロック信号がＬである期間は、アナログマルチプレクサ２５から１．５Ｖの電圧が出力され、出力端子２８からは電圧が１．５Ｖの信号、即ち、論理値Ｍが出力される。クロック信号がＨである期間において、データ信号がＨである期間は、ＡＮＤゲート２２から論理値Ｈが出力され、アナログマルチプレクサ２４から３Ｖの電圧が出力される。従って、出力端子２８から電圧が３Ｖの信号、即ち、論理値Ｈが出力される。クロック信号がＨである期間において、データ信号がＬである期間は、ＡＮＤゲート２２から論理値Ｌが出力され、アナログマルチプレクサ２６から０Ｖの電圧が出力される。従って、出力端子２８から電圧が０Ｖの信号、即ち、論理値Ｌが出力される。このように、多値信号出力回路１０７においてクロック信号とデータ信号とが多重化され、出力端子２８から３値の多値信号が出力される。
【００４９】
図５は、多値信号出力回路１０７に入力されるデータ信号及びクロック信号の波形と多値信号出力回路１０７から出力される多値信号の波形との関係を示すタイミングチャートである。図５に示すように、クロック信号がＨである期間において、データ信号がＨである場合は多値信号がＨ、データ信号がＬである場合は多値信号がＬになる。また、クロック信号がＬである期間は多値信号はＭを保持する。
【００５０】
多値信号出力回路１０７（図１参照）から出力された多値信号は、配線を経由して各データドライバ回路１１１のデコード回路１１２（図３参照）に入力される。図４に示すように、デコード回路１１２の入力端子３１に入力された多値信号は、バッファアンプ３２を介してウインドウコンバレータ３３乃至３５に夫々入力される。多値信号の論理値がＨであるとき、ウインドウコンバレータ３３から論理値Ｈが出力され、ＲＳ−フリップフロップ３６のＱ出力から２値信号の論理値Ｈが出力される。多値信号の論理値がＭであるとき、ウインドウコンバレータ３４から論理値Ｈが出力される。多値信号の論理値がＬであるとき、ウインドウコンバレータ３５から論理値Ｈが出力され、ＲＳ−フリップフロップ３６のＱ出力から２値信号の論理値Ｌが出力される。この結果、ＲＳ−フリップフロップ３６のＱ出力から出力される信号はデータ信号となり、ウインドウコンバレータ３４から出力される信号はクロック信号となる。
【００５１】
図６は、デコード回路１１２に入力される多値信号の波形と、ウインドウコンバレータ３３及び３５の出力信号の波形、即ち、Ｈレベル検出結果及びＬレベル検出結果と、デコード回路１１２から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。図６に示すように、多値信号がＨレベルのとき、ウインドウコンバレータ３３の出力信号はＨレベルになり、ＲＳ−フリップフロップ３６のＱ出力信号、即ち、データ信号はＨレベルになる。また、多値信号がＬレベルのとき、ウインドウコンバレータ３５の出力信号はＨレベルになり、ＲＳ−フリップフロップ３６のＱ出力信号、即ち、データ信号はＬレベルになる。一方、多値信号がＭレベルのとき、ウインドウコンバレータ３４の出力信号はＨレベルになり、クロック信号はＨレベルになる。
【００５２】
このようにして、デコード回路１１２において、多値信号からデータ信号（シリアル表示データ信号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）が復元される。このデータ信号及びクロック信号が各データドライバ回路１１１のシフトレジスタ回路１１に対して出力される。なお、本実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作における上記以外の動作は、前述の従来のＡＣ型カラーＰＤＰ装置１００の動作と同じである。
【００５３】
本実施例によれば、フォーマット変換回路１０４及び駆動信号発生回路１０５の出力側に多値信号出力回路１０７を設け、データ信号とクロック信号とを多重化して多値信号を生成し、この多値信号をデータドライバ回路１１１に伝送することにより、伝送に伴ってデータ信号とクロック信号との間に位相のずれが発生することを防止できる。このため、ＡＣ−ＰＤＰ１０２（図１参照）において、前記位相のずれに起因する誤った表示及び映像ノイズが発生することがない。
【００５４】
また、本実施例においては、多値信号出力回路１０７及びデコード回路１１２を簡略な構成の集積回路により形成することができる。このため、データ信号とクロック信号の多重化及び復元が容易に実現できる。従って、本実施例のＡＣ型カラーＰＤＰ装置は、例えば、データドライバ回路側においてＰＬＬ又は独自のクロック発生回路を設けて入力信号のパルス幅を検出して復元するようにしたＡＣ型カラーＰＤＰ装置と比較して、構成が簡単で、外部に追加部品を必要としない。特に、本実施例におけるデコード回路は、前述のデータドライバ回路のような１台のＡＣ型カラーＰＤＰ装置中に多数使用しなければならない部品に搭載する回路として好適なものである。この結果、本実施例のＡＣ型カラーＰＤＰ装置は、伝送に伴うデータ信号とクロック信号との間に位相のずれを、低コストで且つ装置を大型化することなく防止することができる。
【００５５】
更に、本実施例においては、多値信号のＭレベルをセンターとしてデータ信号のＬ／Ｈに対応して多値信号のＬ／Ｈが出力されるので、３値のＬからＨのジャンプ又はこの逆のジャンプは発生せず、変化量は常にＨ／２に制限される。このため、本実施例において使用する多値信号は、高速伝送に適している。
【００５６】
なお、本実施例においては、多値信号出力回路１０７を図２に示すように構成し、デコード回路１１２を図４に示すように構成したが、多値信号出力回路及びデコード回路の構成はこれに限定されず、任意の構成とすることができる。
【００５７】
次に、本発明の第２の実施例について説明する。図７は本実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。なお、図１に示すＡＣ型カラーＰＤＰ装置１２０の構成要素において、図１に示す第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の構成要素と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。図７に示すように、本実施例に係るＡＣ型カラーＰＤＰ装置１２０は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）と比較して、ＡＣ型カラーＰＤＰ装置１１０の多値信号出力回路１０７の替わりに多値信号出力回路１１７が設けられ、ＡＣ型カラーＰＤＰ装置１１０のデータドライバ回路１１１（１１１Ａ、１１１Ｂ、１１１Ｃ、・・・、１１１Ｅ）の替わりにデータドライバ回路１２１（１２１Ａ、１２１Ｂ、１２１Ｃ、・・・、１２１Ｅ）が設けられている。本実施例に係るＡＣ型カラーＰＤＰ装置１２０における上記以外の構成は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０（図１参照）の構成と同一である。以下、多値信号出力回路１１７及びデータドライバ回路１２１の構成について詳細に説明する。
【００５８】
図８は多値信号出力回路１１７の構成を示すブロック図である。第１の実施例と同様に、本実施例においても多値信号としてＬ、Ｍ、Ｈの３種類の論理値からなる３値信号を使用する。論理値Ｌ、Ｍ、Ｈの実際の電圧レベルは任意である。例えば、Ｌには０Ｖ、Ｍには１．５Ｖ、Ｈには３Ｖを使用する。図８に示すように、多値信号出力回路１１７においては、３個のアナログマルチプレクサ４５乃至４７が設けられ、アナログマルチプレクサ４５乃至４７には、夫々Ｈレベル（３Ｖ）、Ｍレベル（１．５Ｖ）、Ｌレベル（０Ｖ）の電圧が入力されている。また、フォーマット変換回路１０４から出力されたシフトクロック信号ＳＣが入力されるインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３が並列に設けられている。ＡＮＤゲート４３の入力側にはシリアル表示データ信号ＤＳが入力されるインバータ４４が設けられている。シフトクロック信号ＳＣはインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３に並列に入力され、シリアル表示データ信号ＤＳはＡＮＤゲート４２に入力されると共に、インバータ４４を介してＡＮＤゲート４３に入力されるようになっている。
【００５９】
インバータ４１の出力側はアナログマルチプレクサ４７の入力側に接続され、ＡＮＤゲート４２の出力側はアナログマルチプレクサ４５の入力側に接続され、ＡＮＤゲート４３の出力側はアナログマルチプレクサ４６の入力側に接続されている。また、アナログマルチプレクサ４５乃至４７の出力側にはバッファアンプ４８が設けられ、このバッファアンプ４８の出力側には多値信号出力回路１１７の出力端子４９が設けられている。
【００６０】
図９はデータドライバ回路１２１の構成を示すブロック図である。図９に示すように、データドライバ回路１２１においては、ドライバ回路１１３及びデコード回路１２２が設けられ、ドライバ回路１１３の入力側にデコード回路１２２が接続されている。ドライバ回路１１３は図３に示す第１の実施例のドライバ回路１１３と同一である。
【００６１】
図１０は図９に示すデコード回路１２２の構成を示すブロック図である。デコード回路１２２は多値信号出力回路１０７から出力された多値信号が入力され、この多値信号をシフトクロック信号ＳＣ及びシリアル表示データ信号ＤＳに復元してドライバ回路１１３に対して出力するものである。
【００６２】
図１０に示すように、デコード回路１２２においては、入力端子５１が設けられ、バッファアンプ５２が設けられ、入力端子５１はバッファアンプ５２の入力側に接続されている。また、３個のウインドウコンバレータ５３乃至５５が設けられ、バッファアンプ５２の出力側はウインドウコンバレータ５３乃至５５の入力側に並列に接続されている。ウインドウコンバレータ５３は入力電圧が３ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ５４は入力電圧が１．５ＶのときのみＨレベルを出力するものであり、ウインドウコンバレータ５５は入力電圧が０ＶのときのみＨレベルを出力するものである。ウインドウコンバレータ５３及び５４の出力側にはＲＳ−フリップフロップ５６が設けられ、ウインドウコンバレータ５３及び５４の出力信号が夫々ＲＳ−フリップフロップ５６のセット端子及びリセット端子に入力されるようになっている。ＲＳ−フリップフロップ５６のＱ出力からは２値化されたシリアル表示データ信号ＤＳがシフトレジスタ回路１１に対して出力される。ウインドウコンバレータ５５の出力信号は、そのままシフトクロック信号ＳＣとしてシフトレジスタ回路１１に対して出力される。
【００６３】
次に、本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作について説明する。本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１００の動作と比較して、シフトクロック信号ＳＣがレベルＨでありシリアル表示データ信号ＤＳがレベルＨであるとき多値信号をレベルＨとし、シフトクロック信号ＳＣがレベルＨでありシリアル表示データ信号ＤＳがレベルＬであるとき多値信号をレベルＭとし、シフトクロック信号ＳＣがレベルＬである期間においては多値信号がレベルＬを保持する点が異なっている。
【００６４】
図７に示すように、フォーマット変換回路１０４から多値信号出力回路１１７に２値のシリアル表示データ信号ＤＳ（データ信号）が入力される。また、駆動信号発生回路１０５から多値信号出力回路１１７に２値のシフトクロック信号ＳＣ（クロック信号）が入力される。
【００６５】
次に、図８に示すように、多値信号出力回路１１７において、クロック信号がインバータ４１、ＡＮＤゲート４２、ＡＮＤゲート４３に並列に入力される。このため、クロック信号がＬである期間は、アナログマルチプレクサ４７から０の電圧が出力され、出力端子４９からは電圧が０Ｖの信号、即ち、論理値Ｌが出力される。クロック信号がＨである期間において、データ信号がＨである期間は、ＡＮＤゲート４２から論理値Ｈが出力され、アナログマルチプレクサ４５から３Ｖの電圧が出力される。従って、出力端子４９から電圧が３Ｖの信号、即ち、論理値Ｈが出力される。クロック信号がＨである期間において、データ信号がＬである期間は、ＡＮＤゲート４３から論理値Ｈが出力され、アナログマルチプレクサ４６から１．５Ｖの電圧が出力される。従って、出力端子４９から電圧が１．５Ｖの信号、即ち、論理値Ｍが出力される。このように、多値信号出力回路１１７においてクロック信号とデータ信号とが多重化され、出力端子４９から３値の多値信号が出力される。
【００６６】
図１１は、多値信号出力回路１１７に入力されるデータ信号及びクロック信号の波形と多値信号出力回路１１７から出力される多値信号の波形との関係を示すタイミングチャートである。図１１に示すように、クロック信号がＨである期間において、データ信号がＨである場合は多値信号がＨ、データ信号がＬである場合は多値信号はＭになる。また、クロック信号がＬである期間は多値信号はＬを保持する。
【００６７】
多値信号出力回路１１７（図７参照）から出力された多値信号は、配線を経由して各データドライバ回路１２１のデコード回路１２２（図９参照）に入力される。図１０に示すように、デコード回路１２２の入力端子５１に入力された多値信号は、バッファアンプ５２を介してウインドウコンバレータ５３乃至５５に夫々入力される。多値信号の論理値がＨ（３Ｖ）であるとき、ウインドウコンバレータ５３から論理値Ｈが出力され、ＲＳ−フリップフロップ５６のＱ出力から２値信号の論理値Ｈが出力される。多値信号の論理値がＭ（１．５Ｖ）であるとき、ウインドウコンバレータ５４から論理値Ｈが出力され、ＲＳ−フリップフロップ５６のＱ出力から２値信号の論理値Ｌが出力される。多値信号の論理値がＬ（０Ｖ）であるとき、ウインドウコンバレータ５５から論理値Ｈが出力され、この結果、ＲＳ−フリップフロップ５６のＱ出力から出力される信号はデータ信号となり、ウインドウコンバレータ５５から出力される信号はクロック信号となる。
【００６８】
図１２は、デコード回路１２２に入力される多値信号の波形と、ウインドウコンバレータ５３及び５４（図１０参照）の出力信号の波形、即ち、Ｈレベル検出結果及びＭレベル検出結果と、デコード回路１２２から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。図１２に示すように、多値信号がＨレベルのとき、ウインドウコンバレータ５３の出力信号はＨレベルになり、ＲＳ−フリップフロップ５６のＱ出力信号、即ち、データ信号はＨレベルになる。また、多値信号がＭレベルのとき、ウインドウコンバレータ５４の出力信号はＨレベルになり、ＲＳ−フリップフロップ５６のＱ出力信号、即ち、データ信号はＬレベルになる。一方、多値信号がＬレベルのとき、ウインドウコンバレータ５５の出力信号はＨレベルになり、クロック信号はＨレベルになる。
【００６９】
このようにして、デコード回路１２２において、多値信号からデータ信号（シリアル表示データ信号ＤＳ）及びクロック信号（シフトクロック信号ＳＣ）が復元される。このデータ信号及びクロック信号が各データドライバ回路１２１のシフトレジスタ回路１１に対して出力される。なお、本実施例に係るＡＣ型カラーＰＤＰ装置１２０の動作における上記以外の動作は、前述の第１の実施例に係るＡＣ型カラーＰＤＰ装置１１０の動作と同じである。
【００７０】
本実施例においても、前述の第１の実施例と同様の効果を得ることができる。
また、本実施例においては、多値信号を４種類以上の論理値を持つ４値又は５値以上の信号とすることも可能である。これにより、配線本数の削減を図ることができる。
【００７１】
なお、本実施例においては、多値信号出力回路１１７を図８に示すように構成し、デコード回路１２２を図１０に示すように構成したが、多値信号出力回路及びデコード回路の構成はこれに限定されず、任意の構成とすることができる。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、シリアル表示データ信号とシフトクロック信号とを多重化してクロック情報を有する多値信号を生成し、この多値信号をデータドライバ回路に対して伝送することにより、シリアル表示データ信号及びシフトクロック信号を同一信号線上でシリアル伝送することができ、この結果、画面を高精細化及び大画面化しても、両信号間におけるタイミングずれ（スキュー）の発生を防止し、受信側でのラッチミスによる映像ノイズの発生を抑えることができる。また、これにより、全てのデータドライバ回路に共通のシフトクロック信号を各データドライバ回路にタイミングずれを発生しないように分配するために複雑な回路を設ける必要がなくなる。更に、シリアル表示データ信号とシフトクロック信号とを多重化する多値信号出力回路、及び多値信号をシリアル表示データ信号とシフトクロック信号とに復調するデコード回路は、夫々従来の制御回路及びデータドライバ回路に簡単な回路を付加することにより実現でき、加えて、従来必要であったシフトクロック信号を複数のデータドライバ回路に分配するバッファが不要になる。このため、マトリクス表示装置のコスト及び実装面積を、従来と同等又はそれ以下とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図２】本実施例における多値信号出力回路の構成を示すブロック図である。
【図３】本実施例におけるデータドライバ回路の構成を示すブロック図である。
【図４】本実施例におけるデコード回路の構成を示すブロック図である。
【図５】本実施例における多値信号出力回路に入力されるデータ信号及びクロック信号の波形と多値信号出力回路から出力される多値信号の波形との関係を示すタイミングチャートである。
【図６】本実施例におけるデコード回路に入力される多値信号の波形と、ウインドウコンバレータの出力信号の波形と、デコード回路から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。
【図７】本発明の第２の実施例に係るＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図８】本実施例における多値信号出力回路の構成を示すブロック図である。
【図９】本実施例におけるデータドライバ回路の構成を示すブロック図である。
【図１０】本実施例におけるデコード回路の構成を示すブロック図である。
【図１１】本実施例における多値信号出力回路に入力されるデータ信号及びクロック信号の波形と多値信号出力回路から出力される多値信号の波形との関係を示すタイミングチャートである。
【図１２】本実施例におけるデコード回路に入力される多値信号の波形と、ウインドウコンバレータの出力信号の波形と、デコード回路から出力されるデータ信号及びクロック信号の波形との関係を示すタイミングチャートである。
【図１３】従来のＡＣ型カラーＰＤＰ装置の構成を示すブロック図である。
【図１４】この従来のＡＣ型カラーＰＤＰ装置に組み込まれたデータドライバ回路の構成を示す図である。
【図１５】（ａ）及び（ｂ）はデータドライバ回路における表示データの入力方法を示すタイミングチャートであり、（ａ）はシリアル表示データ信号を１ビットずつデータドライバ回路に入力する方法を示し、（ｂ）は３ビットずつ入力する方法を示す。
【図１６】シフトレジスタ回路がシリアル表示データ信号を取り込む方法を示すタイミングチャートである。
【図１７】従来のＡＣ型カラーＰＤＰ装置におけるシリアル表示データ信号及びシフトクロック信号の伝送経路を示す模式図である。
【図１８】（ａ）及び（ｂ）はシフトレジスタ回路におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図であり、（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合のタイミングチャートであり、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す図である。
【図１９】（ａ）及び（ｂ）はシフトレジスタ回路におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相とシリアル表示データ信号ＤＳの入力挙動との関係を示す図であり、（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切である場合のタイミングチャートであり、（ｂ）はこの場合のＡＣ−ＰＤＰの表示挙動を示す図である。
【符号の説明】
１１；シフトレジスタ回路
１２；データを並列ラッチ回路
２４〜２６、４５〜４７；アナログマルチプレクサ
２１、２３、４１、４４；インバータ
２２、４２、４３；ＡＮＤゲート
２７；バッファアンプ
２８；出力端子
３１、５１；入力端子
３２、５２；バッファアンプ
３３〜３５、５３〜５５；ウインドウコンバレータ
３６、５６；ＲＳ−フリップフロップ
４８；バッファアンプ
４９；出力端子
１００、１１０、１２０；ＡＣ型カラーＰＤＰ装置
１０１、１１１、１２１；データドライバ回路
１０２；ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）
１０３、１０３Ａ、・・・、１０３Ｃ；スキャンドライバ回路
１０４；フォーマット変換回路
１０５；駆動信号発生回路
１０６；高圧駆動回路
１０７、１１７；多値信号出力回路
１０８；フレームメモリ
１１２、１２２；デコード回路
１１３；ドライバ回路
ＤＳ；シリアル表示データ信号
ＳＣ；シフトクロック信号
Φ；並列ラッチ制御信号
ＯＳ；出力制御信号
Ｖｄ；高圧電源
Ｇ、Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・、Ｇｎ；出力制御用論理ゲート回路
Ｂ、Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・、Ｂｎ；高耐圧ＣＭＯＳドライバ
Ｏ、Ｏ１、Ｏ２、Ｏ３、Ｏ４、・・・、Ｏｎ；データ
Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・、Ｃｎ；データ信号
Claims (7)
- 画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを有し、前記駆動回路部は、外部から画像データが入力されこの画像データに基づいて２値信号であるシリアル表示データ信号を生成すると共に２値信号であるシフトクロック信号を生成する制御回路と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成して前記配線に対して出力する多値信号出力回路と、を有し、前記表示部は、複数の画素が第１の方向及びこれに直交する第２の方向にマトリクス状に配列された表示パネルと、前記第２の方向に配列された１又は複数群の画素群を選択する複数のスキャンドライバ回路と、前記スキャンドライバ回路により選択された画素群の各画素にデータ信号を与える複数のデータドライバ回路と、を有し、前記データドライバ回路は、前記配線を介して入力された前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元するデコード回路と、このデコード回路から出力された前記シフトクロック信号に同期して前記シリアル表示データ信号が入力されるシフトレジスタ回路と、前記シフトレジスタ回路から出力された前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる電圧供給回路とを有することを特徴とするマトリクス表示装置。
- 前記多値信号が３種類の論理値を持つ３値信号であることを特徴とする請求項１に記載のマトリクス表示装置。
- 前記画素が放電ガスが封入されたセルであり、前記表示パネルが前記第１の方向に沿って１列に配列されたセルからなる第１の群毎に設けられ前記第１の方向に延びるデータ電極と前記第２の方向に沿って１列に配列されたセルからなる第２の群毎に設けられ前記第２の方向に延びる維持電極及び走査電極とを備えたプラズマディスプレイパネルであり、前記スキャンドライバ回路が前記維持電極及び前記走査電極を介して１又は複数の前記第２の群を選択して電圧を供給するものであり、前記データドライバ回路が前記データ電極を介して１又は複数の前記第１の群を選択して電圧を供給し前記選択された第１の群及び前記選択された第２の群の双方に属するセルを発光させることにより前記プラズマディスプレイパネルに画像を表示させるものであることを特徴とする請求項１又は２に記載のマトリクス表示装置。
- 複数の画素がマトリクス状に配列された表示パネルを具備し画像を表示する表示部と、この表示部を駆動する駆動回路部と、前記表示部と前記駆動回路部とを相互に接続する複数の配線とを備えるマトリクス表示装置の駆動方法において、前記駆動回路部において２値信号であるシフトクロック信号を生成する工程と、外部から入力された画像データに基づいて２値信号であるシリアル表示データ信号を生成する工程と、前記シリアル表示データ信号及び前記シフトクロック信号を多重化して３種類以上の論理値を持つ１の多値信号を生成する工程と、前記多値信号を前記駆動回路部から前記表示部まで伝送する工程と、前記表示部において前記多値信号からシリアル表示データ信号及びシフトクロック信号を復元する工程と、前記シリアル表示データ信号に基づいて前記画素に電圧を供給して発光させる工程と、を有することを特徴とするマトリクス表示装置の駆動方法。
- 前記多値信号が３種類の論理値を持つ３値信号であることを特徴とする請求項４に記載のマトリクス表示装置の駆動方法。
- 前記シフトクロック信号の論理値がＨであり前記シリアル表示データ信号の論理値がＨであるとき前記多値信号の論理値をＨとし、前記シフトクロック信号の論理値がＨであり前記シリアル表示データ信号の論理値がＬであるとき前記多値信号の論理値をＬとし、前記シフトクロック信号の論理値がＬであるとき前記多値信号の論理値をＭとすることを特徴とする請求項５に記載のマトリクス表示装置の駆動方法。
- 前記シフトクロック信号の論理値がＨであり前記シリアル表示データ信号の論理値がＨであるとき前記多値信号の論理値をＨとし、前記シフトクロック信号の論理値がＨであり前記シリアル表示データ信号の論理値がＬであるとき前記多値信号の論理値をＭとし、前記シフトクロック信号の論理値がＬであるとき前記多値信号の論理値をＬとすることを特徴とする請求項５に記載のマトリクス表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248442A JP4626933B2 (ja) | 2001-08-20 | 2001-08-20 | マトリクス表示装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248442A JP4626933B2 (ja) | 2001-08-20 | 2001-08-20 | マトリクス表示装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003058102A JP2003058102A (ja) | 2003-02-28 |
| JP4626933B2 true JP4626933B2 (ja) | 2011-02-09 |
Family
ID=19077599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001248442A Expired - Fee Related JP4626933B2 (ja) | 2001-08-20 | 2001-08-20 | マトリクス表示装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4626933B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004023627D1 (en) | 2003-08-07 | 2009-11-26 | Panasonic Corp | Display device |
| KR100661828B1 (ko) * | 2006-03-23 | 2006-12-27 | 주식회사 아나패스 | 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부 |
| CN103745702B (zh) * | 2013-12-30 | 2016-07-06 | 深圳市华星光电技术有限公司 | 一种液晶面板的驱动方法及驱动电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11259193A (ja) * | 1998-02-25 | 1999-09-24 | Lg Electronics Inc | バス圧縮装置、バス伸張装置、データ中継装置及び液晶表示装置 |
-
2001
- 2001-08-20 JP JP2001248442A patent/JP4626933B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11259193A (ja) * | 1998-02-25 | 1999-09-24 | Lg Electronics Inc | バス圧縮装置、バス伸張装置、データ中継装置及び液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003058102A (ja) | 2003-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6710755B1 (en) | Method for driving plasma display panel | |
| US6587084B1 (en) | Driving method of a plasma display panel of alternating current for creation of gray level gradations | |
| JP4695770B2 (ja) | プラズマディスプレイ装置 | |
| US6642911B2 (en) | Plasma display panel driving method | |
| US20020018031A1 (en) | Method for driving a plasma display panel | |
| US6518943B1 (en) | Driving apparatus for driving a plasma display panel | |
| TW546605B (en) | Plasma display apparatus | |
| JP4349852B2 (ja) | 表示装置及び表示装置用画像信号処理方法 | |
| JP2009092837A (ja) | デジタル表示装置の表示方法及びデジタル表示装置 | |
| KR100746059B1 (ko) | Ｐｄｐ 데이터 드라이버, ｐｄｐ 구동 방법, 플라즈마디스플레이 장치 및 그 제어 방법 | |
| JP4626933B2 (ja) | マトリクス表示装置及びその駆動方法 | |
| US20060165278A1 (en) | Image signal processing device | |
| KR100339601B1 (ko) | 플라즈마 디스플레이 패널의 구동방법 | |
| KR20020059737A (ko) | 지속 전극을 갖는 디스플레이 패널 | |
| US7696957B2 (en) | Driving method of plasma display panel | |
| KR20040018496A (ko) | 플라즈마 디스플레이 패널 표시장치와 그 구동방법 | |
| JP5011615B2 (ja) | プラズマディスプレイ装置 | |
| JP2004118083A (ja) | 前処理回路及びシリアルデータの転送方法 | |
| KR100342832B1 (ko) | 플라즈마 디스플레이 패널의 구동장치 | |
| US7158100B2 (en) | Driving apparatus for display panel | |
| JP2917184B2 (ja) | マトリクス駆動型表示装置及び表示方法 | |
| JP5026682B2 (ja) | Ｐｄｐデータドライバ及びこれを用いたプラズマ表示装置 | |
| KR100462786B1 (ko) | 노이즈 저감을 위한 스캔 드라이버 집적회로와, 그구동방법, 및 이를 구비하는 플라즈마 디스플레이 패널의구동장치 | |
| KR101139111B1 (ko) | 플라즈마 디스플레이 장치 | |
| KR100283063B1 (ko) | 플라즈마 디스플레이 패널 텔레비전의 데이터 인터페이스 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041019 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050107 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050428 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050328 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080227 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090610 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090610 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101102 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101102 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |