JP4695770B2 - プラズマディスプレイ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、プラズマディスプレイ装置に係り、特に表示データに起因する、電極電圧の切り替わり時に発生するノイズを低減する機能を有する、データドライバ回路を備えるプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
面放電形のプラズマディスプレイにおいては、２枚のガラス基板に、それぞれ行方向の行電極と列方向の列電極とを設けるとともに、行電極側のガラス基板には行電極上に誘電体層をを設け、列電極側のガラス基板には列電極上に蛍光体層を設けるとともに、各列電極間に隔壁を設けたものを、微小な距離を隔てて対向させて、両基板間にガスを封入したマトリクス構造の平面形ディスプレイパネルを使用し、行電極と列電極とをそれぞれ別個に駆動することによって、駆動された行電極と列電極との交点部分（セル）のガス空間においてプラズマ放電を起こさせることによって、列電極上に設けられた蛍光体を刺激して発光させるようになっている。なお、カラー表示を行うディスプレイパネルの場合は、各列電極が、それぞれＲ（赤），Ｇ（緑），Ｂ（青）の異なる色の蛍光体を使用した３色の電極からなり、各列ごとに各色の電極をそれぞれ別個に駆動することによって、複数色のカラー表示を行うことができるようになっている。
【０００３】
そして、この場合における各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と、各行ごとに設けられたＹ電極とを交互に配置して、Ｘ電極とＹ電極間に交互に電圧パルスを印加して、半周期ごとに極性の反転する放電を起こさせる、ＡＣ（交流）駆動方式が一般に用いられている。
このようなＡＣ駆動方式のプラズマディスプレイパネル（ＡＣ−ＰＤＰ）においては、各セルの電極間で一度、放電が生じると、放電空間で生成された電子やイオンが，誘電体層上に蓄積して壁電荷が形成されるが、壁電荷が形成された後は、壁電荷の電界の作用によって低い電圧で放電可能になり、この低い電圧を半周期ごとに反転させることによって放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能に基づいて低い印加電圧で維持される放電は維持放電と呼ばれている。
ＡＣ−ＡＤＰにおいて、画像の階調表示を行うためには、１フィールド期間の画像信号を複数のサブフィールドに分割して、サブフィールドごとに維持放電で発光させる時間（回数）を制御する方式がとられる。具体的には、１フィールドごとにリセットしながら、各サブフィールドごとに、例えば、２の階乗倍の割合で増加する維持放電期間を割り当てることによって、維持放電回数が多いセルほど明るく発光するので、階調表示が行われる。
【０００４】
以下、ＡＣ形カラーＰＤＰ装置の構成と、従来のデータドライバ回路の構成，動作について説明する。
図９は、従来の及び本発明が適用されるＡＣ形カラーＰＤＰ装置の構成を示すブロック図、図１０は、従来のデータドライバ回路の構成を示す図、図１１は、データドライバ回路の表示データ入力の形式を示すタイミングチャート、図１２は、データドライバ回路の出力動作を説明するためのタイミングチャートである。
【０００５】
ＡＣ形カラーＰＤＰ装置１００は、図９に示すように、複数のデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅと、ＡＣ形プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキャンドライバ回路１０３Ａ，…，１０３Ｃと、フォーマット変換回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とから概略構成されている。
【０００６】
集積回路からなるデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅは、フォーマット変換回路１０４からのＮ列の列電極に対応するシリアル表示データ信号を、所定本数（ｎ）ごとに受け取って、駆動信号発生回路１０５からの並列ラッチ制御信号に応じて、走査期間ごとにそれぞれの列電極へ並列にデータ信号を出力する。
ＡＣ−ＰＤＰ１０２は、メモリ機能を利用したサブフィールドシーケンスによる駆動を行うＡＣ駆動方式のプラズマディスプレイパネルであって、Ｍ行の行電極と、各列のそれぞれＲ，Ｇ，Ｂの３色に対応する電極をＮ列に配置した列電極（データ電極）とをマトリクス状に配列した電極配置を有している。集積回路からなるスキャンドライバ回路１０３Ａ，…，１０３Ｃは、駆動信号発生回路１０５からの所定本数ごとの行駆動信号に応じて、走査信号を、Ｍ行の行電極に対して、順次、出力する。
フォーマット変換回路１０４は、Ｒ，Ｇ，Ｂの３色に対応する３本のシリアルデータからなる映像データを、それぞれ対応するフレームメモリ１１１によってフォーマットを変換して、それぞれの列ごとにＲ，Ｇ，Ｂの３色が順次配列されるように変換された、シリアル表示データ信号を出力する。
駆動信号発生回路１０５は、図示されない垂直同期信号検出回路で検出された、映像データ中に含まれる垂直同期信号に応じて、１フィールドごとに所定のシーケンスに従って、行駆動信号と列駆動信号とを発生して、データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅと、スキャンドライバ回路１０３Ａ，…，１０３Ｃに供給する。高圧駆動回路１０６は、駆動信号発生回路１０５からの駆動信号に応じて、各データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅへ高圧電源を供給する。
【０００７】
従来のデータドライバ回路１０１は、図１０に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個の高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）ドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。なお、図１０においては、ＡＣ−ＰＤＰ１０２において、各列におけるＲ，Ｇ，Ｂの３色に対応する電極構造を、省略して１本のデータ電極ＤＬとして示している。
シフトレジスタ回路１１は、ｎ段のシフトレジスタからなり、フレームメモリ１０２から入力された、シリアル表示データ信号ＤＳを、駆動信号発生回路１０５からのシフトクロック信号ＳＣに応じて、１走査周期ごとにシフトする。並列ラッチ回路１２は、シフトレジスタ回路１１のｎ段のシフトレジスタからの出力を、駆動信号発生回路１０５からの並列ラッチ制御信号Φに応じてラッチする。
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、駆動信号発生回路１０５からの出力制御信号ＯＳに応じて、並列ラッチ回路１２からの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを１走査周期ごとに並列に出力する。高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎは、高圧駆動回路１０６からの高圧電源Ｖｄを用いて、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎからの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを、高圧の書き込みパルスからなるデータ信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…，Ｏｎに変換して、ＡＣ−ＰＤＰ１０２の各データ電極へ出力する。
【０００８】
データドライバ回路の表示データの出力形態は、図１１に示すように、例えば２種類の形態がある。図１１において、(a) は１ビットデータ入力の場合を示し、(b) は３ビットデータ入力の場合を示している。
(a) に示す１ビットデータ入力の場合は、入力データは、順次、Ｒ，Ｇ，Ｂの順に繰り返し配列されていて、シフトクロック信号の立ち上がりごとに順次、シフトレジスタ回路１１をシフトされて、最後までシフトされたとき、並列ラッチ制御信号の例えば立ち下がりで、並列ラッ回路１２に並列にラッチされて、シリアル表示データ信号Ｏｎ，Ｏｎ−１，Ｏｎ−２，Ｏｎ−３，Ｏｎ−４，Ｏｎ−５，Ｏｎ−６，…，Ｏ３，Ｏ２，Ｏ１のように、１ビットずつ出力される。
【０００９】
(b) に示す３ビットデータ入力の場合は、入力データは、(a) に示す１ビットデータ入力の場合と同じであるが、シフトクロック信号の立ち上がりごとに、Ｒ，Ｇ，Ｂの順序で３ビットずつグループ化されて、シフトレジスタ回路１１をシフトされて、最後までシフトされたとき、並列ラッチ制御信号の例えば立ち下がりで、並列ラッチ回路１２に並列にラッチされて、シリアル表示データ信号１，シリアル表示データ信号２，シリアル表示データ信号３ごとにグループ化され、データ信号グループ（Ｏｎ，Ｏｎ−１，Ｏｎ−２），（Ｏｎ−３，Ｏｎ−４，Ｏｎ−５），（Ｏｎ−６，Ｏｎ−７，Ｏｎ−８），…，（Ｏ３，Ｏ２，Ｏ１）のように、３ビットずつ出力される。
【００１０】
以下、図９乃至図１２を参照して、従来のＡＣ形カラーＰＤＰ装置の動作を説明する。
ＡＣ形カラーＰＤＰ装置は、図９に示すような構成を有し、Ｂ，Ｇ，Ｐの各色ごとにシリアルに入力された映像データは、フォーマット変換回路１０４において、データドライバ回路のデータ出力数に従って分割されて、走査期間に各データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅに対して、個別の信号線により、それぞれシリアル形式で転送される。
各データドライバ回路では、シリアル形式で伝送された各色のシリアル表示データ信号ＤＳを、シフトクロック信号ＳＣに応じて、Ｒ，Ｇ，Ｂの順に順次配列してシフトレジスタ回路１１へシフト入力し、シフトレジスタ回路１１の出力を、並列ラッチ制御信号Φによって並列ラッチ回路１２に並列にラッチし、出力制御信号ＯＳに応じて、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎを経て、高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎに、同一タイミングで並列に入力して、高圧の書き込みパルスからなるデータ信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…，Ｏｎに変換して、ＡＣ−ＰＤＰの各データ電極へ出力する。
【００１１】
この場合、各データドライバ回路では、図１２に示すように、出力制御信号ＯＳの立ち上がりに応じて、並列入力信号Ｑを出力制御用論理ゲート回路Ｇを経て、高耐圧ＣＭＯＳドライバＢに入力することによって、並列入力信号Ｑのハイレベルを高圧電源電圧Ｖｄに変換し、ロウレベルを０Ｖに変換して出力するので、並列入力信号Ｑに応じて、高圧電源電圧Ｖｄがデータ電極に印加されて、走査が行われた行電極との交点のセルで放電が生じて発光する。
【００１２】
【発明が解決しようとする課題】
従来のＡＣ−ＰＤＰにおいては、データドライバ回路から、各サブフィールドにおいてデータ電極に書き込みを行う際に、ある走査期間における書き込みと、その前後の走査期間におけるとの間で、表示データが、すべてのデータ信号が点灯レベルである全点灯ラインから、すべてのデータ信号が消灯レベルである全消灯ラインに変化する場合、又は全消灯ラインから全点灯ラインに変化する場合に、ＡＣ−ＰＤＰのデータ電極におけるデータ信号の高圧データ電圧の切り替わり時に、大きなノイズが発生するという問題があった。
【００１３】
図１３は、従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（１）、図１４は、従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（２）である。
図１３においては、隣接出力を同方向にスイッチングした場合を示し、隣接する３本のデータ電極に対応する並列入力信号Ｑ１，Ｑ２，Ｑ３によって、それぞれ出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３を経て、高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３を駆動して、高圧電源Ｖｄをスイッチングしてデータ信号Ｏ１，Ｏ２，Ｏに変換して各データ電極に出力する際に、各データ電極の電圧が相対的に同じであって、隣接電極間容量Ｃ１，Ｃ２による充放電負荷が期待できないので、急峻な電圧変化を生じて、そのため、各データ信号の立ち上がり，立ち下がりにおいて、矢印で示すように、大きなスイッチングノイズが発生することが示されている。
【００１４】
一方、図１４においては、隣接出力を同時に逆方向にスイッチングした場合を示し、図１３の場合と同様に、隣接する３本のデータ電極に対応する並列入力信号Ｑ１，Ｑ２，Ｑ３によって、それぞれ高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３において高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ２，Ｏに変換して各データ電極に出力する際に、各データ電極の電圧が相対的に増大する方向であるため、隣接電極間容量Ｃ１，Ｃ２による充放電負荷が期待できて、急峻な電圧変化を生じることがなく、そのため、各データ信号の立ち上がり，立ち下がりにおいて生じるスイッチングノイズが、矢印で示すように、小さく抑えられることが示されている。
【００１５】
ＡＣ−ＰＤＰにおいては、表示データの空間的，時間的な配置によって、隣接データ電極の電圧の変化が同時に同方向に生じる場合があり、このような場合、図１３に示されたように、電極間の静電容量に対して充放電が行われず、軽負荷となって、電圧波形の立ち上がりが急峻になるとともに、隣接データ電極のスイッチング電流が同方向になるため、これによって大きなノイズが発生する。
このノイズは、グランドレベルの変動を引き起し、データドライバ回路への表示データ入力等の、５Ｖロジックレベルの信号に対する飛び込み妨害を惹起するおそれがある。そして、このような妨害が発生すると、表示画面上に、点状又は線状の、もとの映像信号には含まれていなかったノイズが発生したり、あるいは、電源ラインを介する伝導ノイズの増加や、ＥＭＩ（Eilectro Magnetic Interference）ノイズの増加が生じることがある。
【００１６】
この発明は、上述の事情に鑑みてなされたものであって、ＡＣ形カラーＰＤＰ装置等において、隣接データ電極の電圧の変化が同方向に同時に生じる機会を少なくすることによって、表示データの変化に基づくデータ電極の高圧データ電圧のスイッチング時における、隣接データ電極との間の充放電負荷を確保し、これによって、スイッチング電圧波形の急峻な変化を抑圧して、ノイズの発生を低減できるようにした、データドライバ回路を備えるプラズマディスプレイ装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いか否かを検出する回路をさらに備え、前記データドライバ回路は、前記検出する回路によって、１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いことが検出されたときは、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００１８】
また、請求項２記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、前記データドライバ回路は、１走査期間内のすべてのデータ電極にデータ信号が出力される状態と１走査期間内のすべてのデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内のすべてのデータ電極にデータ信号が出力されない状態と１走査期間内のすべてのデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００１９】
また、請求項３記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、前記データドライバ回路は、１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００２３】
この発明の構成によれば、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００２４】
なお、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路において、奇数番目のデータ線にデータ信号を出力する出力バッファと偶数番目のデータ線にデータ信号を出力する出力バッファのいずれか一方の入力に、遅延素子を挿入するようにすれば、データドライバ回路から出力される奇数番目の高圧データ信号と偶数番目の高圧データ信号との、データ電極へのデータ電圧印加又は前ラインからのデータ更新のタイミングが、データドライバ回路の内部に設けられた遅延素子によって時間差を有することになるので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、簡易な回路構成で、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるデータドライバ回路の構成を示す図、図２は、本実施例のデータドライバ回路において発生するノイズを説明するタイミングチャート（１）、図３は、本実施例のデータドライバ回路において発生するノイズを説明するタイミングチャート（２）である。
【００２６】
この例のデータドライバ回路１は、図１に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、Ｄタイプフリップフロップ等からなるｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… は、外部から与えられるラッチ制御信号φ１に応じて、それぞれ奇数番目の出力制御用論理ゲート回路Ｇ１，Ｇ３，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ３，…を出力する。また、偶数番目のラッチ回路Ｌ２，Ｌ４，… は、外部から与えられるラッチ制御信号φ２に応じて、それぞれ偶数番目の出力制御用論理ゲート回路Ｇ２，Ｇ４，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ２，Ｏ４，…を出力する。
【００２７】
次に、図１，図２，図３を参照して、この例のデータドライバ回路の動作を説明する。
フォーマット変換回路１０４から入力された、シリアル表示データ信号ＤＳは、シフトレジスタ回路１１において、駆動信号発生回路１０５からのシフトクロック信号ＳＣに応じて、１走査周期ごとにシフトされ、シフトレジスタ回路１１からの出力は、並列ラッチ回路１２において、駆動信号発生回路１０５からの並列ラッチ制御信号Φに応じて並列にラッチされる。出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、並列ラッチ回路１２からの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを、駆動信号発生回路１０５からの出力制御信号ＯＳに応じて、並列に出力する。
ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… は、外部から与えられるラッチ制御信号φ１に応じて、それぞれ奇数番目の出力制御用論理ゲート回路Ｇ１，Ｇ３，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ３，…を出力する。また、偶数番目のラッチ回路Ｌ２，Ｌ４，… は、外部から与えられるラッチ制御信号φ２に応じて、それぞれ偶数番目の出力制御用論理ゲート回路Ｇ２，Ｇ４，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ２，Ｏ４，…を出力する。
【００２８】
この際、外部から与えられるラッチ制御信号φ２とラッチ制御信号φ１とは、それぞれのデータドライバ回路において、１走査期間中に、データ信号が隣接電極間において同方向に変化する頻度が高いことを、図示されない外部回路において検出された場合に、時間差τが与えられるようになっている。
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎの出力は、並列入力信号Ｑ１，Ｑ２，Ｑ３，…に対応して、その立ち上がり，立ち下がりの位相は一致しているが、ラッチ制御信号φ２は、ラッチ制御信号φ１に対して一定時間τだけ遅れているので、偶数番目の高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…の入力は奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…の入力に比べてτだけ遅れており、従って、偶数番目のデータ信号Ｏ２，Ｏ４，…は、奇数番目のデータ信号Ｏ１，Ｏ３，…に比べてτだけ遅れている。
その結果、各データ信号の電圧が相対的に同じでも、奇数番目のデータ信号Ｏ１，Ｏ３，…と、偶数番目のデータ信号Ｏ２，Ｏ４，…とはτだけの時間差があるため、一方のデータ信号の出力遷移中は、他方のデータ信号の出力は静止したままとなるので、電極間容量Ｃ１，Ｃ２による、隣接データ電極間の充放電電流を確保できることになり、従って、急峻な電圧変化を生じないので、スイッチングノイズが低減する。
この場合、高耐圧ＣＭＯＳドライバのスイッチングに要する時間は、電極間容量による充放電負荷を確保できる場合でも、通常、数ｎＳから数十ｎＳ程度なので、ラッチ制御信号φ２に与える遅れ時間としては、たかだか１００ｎＳ程度であればよく、外部回路において、ラッチ制御信号φ１，φ２にこのような時間差τを与えることは容易である。
【００２９】
図２は、隣接出力が同方向にスイッチングされた場合を示し、並列入力信号Ｑ１，Ｑ２，Ｑ３が同方向に同位相で変化しているが、ラッチ制御信号φ１，φ２が時間差τを有しているので、偶数番目のデータ信号Ｏ２は、奇数番目のデータ信号Ｏ１，Ｏ３に比べてτだけ遅れているため、電極間容量Ｃ１，Ｃ２による充放電負荷が有効になって、急峻な電圧変化を生ぜず、スイッチングノイズが低減したことが示されている。
【００３０】
図３は、隣接出力が逆方向にスイッチングされた場合を示し、奇数番目の並列入力信号Ｑ１，Ｑ３と、偶数番目の並列入力信号Ｑ２とは、逆方向に同位相で変化しているとともに、ラッチ制御信号φ１，φ２が時間差τを有しているので、奇数番目のデータ信号Ｏ１，Ｏ３と、偶数番目のデータ信号Ｏ２とは逆方向に変化するとともに時間差があるため、電極間容量Ｃ１，Ｃ２による充放電負荷に基づいて、急峻な電圧変化を生ぜず、よりスイッチングノイズが低減したことが示されている。
【００３１】
なお一般的に、奇数番目のデータ信号と偶数番目のデータ信号とに対する時間差の付与には、１走査期間におけるすべてのデータ信号に対して行う方法と、１走査期間にデータドライバ回路の出力するすべての、又は大多数のデータ信号において、データ電圧の変化が同方向になる場合にのみ行う方法とが考えられる。
１走査期間中のすべての隣接データ電極のデータ信号に対して時間差を付与する方法は、複雑な回路を必要とせずに、簡易に実現することができる利点があるが、隣接データ電極間においてデータ信号に時間差を付与することは、データ電極に対する出力確定期間を圧迫することになるので、データ電極への高圧データ電圧の書き込み時間が不足して電荷の蓄積が不十分となり、そのため発光状態に異常を生じる恐れがある。この時間差は、データ書き込み時間に比べれば短いので、問題になることは少ないが、このような事態の発生を防止するためには、ＡＣ−ＰＤＰ装置自体の動作速度を低めにしなければならない場合も生じ得る。
一方、ノイズが発生する可能性が大きいのは、データ電圧の変化が同方向になる頻度が高いときなので、このようなデータ電圧の変化が同方向になる頻度が高い状態を検出して、隣接データ電極間のデータ信号に対して時間差を付与することによって、ＡＣ−ＰＤＰ装置自体の性能を犠牲にすることなく、適応的に、ノイズの発生を防止する効果を得ることができるが、反面、データ電圧の変化が同方向になる頻度が高いことを検出する回路が必要になるので、装置構成が複雑になる。
従って、この例のデータドライバ回路において、外部から与えられるラッチ制御信号φ１，φ２は、このような、ＡＣ−ＰＤＰ装置に要求される目的、機能に応じて、その形態を定められたものであることが必要になる。
【００３２】
このように、この例のデータドライバ回路によれば、データドライバ回路から出力される奇数番目の高圧データ信号と偶数番目の高圧データ信号とが、外部から供給されるラッチ制御信号φ１，φ２によるラッチ回路の制御に基づいて時間差を有しているので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００３３】
◇第２実施例
図４は、この発明の第２実施例であるデータドライバ回路の構成を示す図である。
この例のデータドライバ回路１Ａは、図４に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎと、全白／全黒信号発生回路・時間差発生回路１３とから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
【００３４】
この例におけるラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎの構成，機能は、図１に示された第１実施例の場合と同様であるが、ラッチ制御信号φ１Ａ，φ２Ａが、外部から与えらるれ代わりに、データドライバ回路１Ａ内に設けられた全白／全黒信号発生回路・時間差発生回路１３から与えられる点が異なっている。
全白／全黒信号発生回路・時間差発生回路１３は、全白／全黒信号発生回路と時間差発生回路とからなっている。全白／全黒信号発生回路は、並列ラッチ回路１２にラッチされ並列に出力されたすべてのデータに対して論理積（ＡＮＤ）演算を行うことによって、当該データドライバ回路のすべてのデータ信号が出力された状態を検出して全白検出信号を発生し、すべてのデータに対して論理和否定（ＮＯＲ）演算を行うことによって、当該データドライバ回路のすべてのデータ信号が出力されない状態を検出して全黒検出信号を発生するとともに、前回の走査期間と今回の走査期間とにおける、論理積演算出力と論理和否定演算出力とを並列ラッチ制御信号Φによってラッチした信号を比較することによって、全白検出信号と全黒検出信号とが連続して、又は全黒検出信号と全白検出信号とが連続して検出されたとき、全白／全黒検出信号を発生する。
また、時間差発生回路は、ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… に対してラッチ制御信号φ１Ａを出力し、偶数番目のラッチ回路Ｌ２，Ｌ４，… に対してラッチ制御信号φ２Ａを出力するとともに、この際、全白／全黒検出信号が発生していないときは、ラッチ制御信号φ１Ａ，φ２Ａを同一タイミングで発生するが、全白／全黒検出信号が発生したときは、ラッチ制御信号φ１Ａ，φ２Ａに所定の時間差を設けるので、ラッチ制御信号φ２Ａは、ラッチ制御信号φ１Ａに対して、一定時間τだけ遅れている。
【００３５】
この例のデータドライバ回路の動作は、ラッチ制御信号φ１Ａ，φ２Ａを、データドライバ回路内の全白／全黒信号発生回路・時間差発生回路１３で発生する点を除けば、図１に示された第１実施例の場合と同様である。
この場合、時間差発生回路において、ラッチ制御信号φ２Ａに与える遅れ時間としては、第１実施例の場合について説明したように、たかだか１００ｎＳ程度でよいので、所要個数のインバータ等の直列接続によるゲート遅延を利用して容易に実現することができ、従って、ラッチ制御信号φ１Ａ，φ２Ａにこのような時間差τを与えることは容易である。
【００３６】
このように、この例のデータドライバ回路では、その内部に設けられた全白／全黒信号発生回路・時間差発生回路１３からのラッチ制御信号φ１Ａ，φ２Ａによるラッチ回路の制御に基づいて、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とに時間差を付与するように構成されているので、隣接データ電極間の電圧の変化が同方向になる状態の検出に応じて、適応的に、隣接データ電極間の容量による充放電負荷の確保を行うことができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減する制御を効率的に実行することができる。
【００３７】
◇第３実施例
図５は、この発明の第３実施例であるデータドライバ回路の構成を示す図、図６は、データレベル差信号発生回路・時間差発生回路の構成例を示す図、図７は、データレベル差信号発生回路・時間差発生回路の動作を説明するためのタイミングチャートである。
この例のデータドライバ回路１Ｂは、図５に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎと、データレベル差信号発生回路・時間差発生回路１４とから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
【００３８】
この例におけるラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎの構成，機能は、図１に示された第１実施例の場合と同様であるが、ラッチ制御信号φ１Ｂ，φ２Ｂが、外部から与えらるれ代わりに、データドライバ回路１Ｂ内に設けられたデータレベル差信号発生回路・時間差発生回路１４から与えられる点が異なっている。
データレベル差信号発生回路・時間差発生回路１４は、データレベル差信号発生回路と、時間差発生回路とからなっている。データレベル差信号発生回路は、並列ラッチ回路１２にラッチされ並列に出力されたすべてのデータにおける、ハイレベルのデータ数が第１の閾値Ｔｈ１以上のとき、白優勢信号を発生し、すべてのデータにおけるハイレベルのデータ数が第２の閾値Ｔｈ２（Ｔｈ１＞Ｔｈ２）以下のとき、黒優勢信号を発生するとともに、前回の走査期間と今回の走査期間とにおける、白優勢信号と黒優勢信号とを並列ラッチ制御信号Φに応じてラッチした信号を比較することによって、白優勢信号と黒優勢信号とが連続して、又は黒優勢信号と白優勢信号とが連続して検出されたとき、データレベル差信号を発生する。
また、時間差発生回路は、ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… に対してラッチ制御信号φ１Ｂを出力し、偶数番目のラッチ回路Ｌ２，Ｌ４，… に対してラッチ制御信号φ２Ｂを出力するとともに、この際、データレベル差信号が発生していないときは、ラッチ制御信号φ１Ｂ，φ２Ｂを同一タイミングで発生するが、データレベル差信号が発生したときは、ラッチ制御信号φ１Ｂ，φ２Ｂに所定の時間差を設けるので、ラッチ制御信号φ２Ｂは、ラッチ制御信号φ１Ｂに対して、一定時間τだけ遅れている。
【００３９】
この例のデータレベル差信号発生回路・時間差発生回路１４は、図６に示すように、カウンタ２１と、レベル検出回路２２と、閾値設定回路２３と、Ｄタイプフリップフロップ２４，２５と、データレベル差検出回路２６と、時間差発生回路２７とから概略構成されている。
カウンタ２１は、並列ラッチ制御信号Φによってリセットされながら、シリアル表示データ信号ＤＳごとにイネーブルになって、シフトクロック信号ＳＣにおける立ち上がりエッジ数をカウントすることによって、シリアル表示データ信号ＤＳにおける、ハイレベルになるデータ数をカウントする。レベル検出回路２２は、カウンタ２１のカウント値を、閾値設定回路２３に設定されている第１の閾値Ｔｈ１及び第２の閾値Ｔｈ２と比較して、白優勢信号又は黒優勢信号を発生する。
Ｄタイプフリップフロップ２４，２５は、並列ラッチ制御信号Φに応じて、レベル検出回路２２からの、白優勢信号状態又は黒優勢信号状態を、シフトしながら記憶する。データレベル差検出回路２６は、Ｄタイプフリップフロップ２４，２５の出力において、白優勢信号状態と黒優勢信号状態とが連続した場合、又は黒優勢信状態と白優勢信号状態とが連続した場合に、データレベル差信号を発生する。時間差発生回路２７は、データレベル差検出回路２６からのデータレベル差信号に応じて、前述のように時間差τを設けて、ラッチ制御信号φ１Ｂ，φ２Ｂを発生する。
【００４０】
次に、図７を参照して、データレベル差信号発生回路・時間差発生回路１４における、ハイレベルのデータ数の計数動作を説明する。
カウンタ２１は、並列ラッチ制御信号Φによってリセットされながら、１走査周期ごとに、シリアル表示データ信号ＤＳのハイレベルの発生回数を、シフトクロック信号ＳＣの立ち上がりに応じてカウントアップすることによって、シリアル表示データ信号ＤＳにおけるハイレベルのデータ数を、１走査周期ごとにカウントして、カウンタ値ＣＴを発生する。
【００４１】
この例のデータドライバ回路の動作は、ラッチ制御信号φ１Ｂ，φ２Ｂを、データドライバ回路内のデータレベル差信号発生回路・時間差発生回路１４で発生する点を除けば、図１に示された第１実施例の場合と同様である。
この例の場合の、時間差発生回路における、ラッチ制御信号φ１Ｂ，φ２Ｂに対する時間差τの付与方法は、第２実施例の場合と同様なので、詳細な説明は省略する。
【００４２】
このように、この例のデータドライバ回路では、その内部に設けられたデータレベル差信号発生回路・時間差発生回路１４からのラッチ制御信号φ１Ｂ，φ２Ｂによるラッチ回路の制御に基づいて、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とに時間差を付与するように構成されているので、隣接データ電極間の電圧の変化が同方向になる状態の検出に応じて、適応的に、隣接データ電極間の容量による充放電負荷の確保を行うことができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減する制御を効率的に実行することができる。
この例の場合、閾値との比較によって、隣接データ電極間の電圧の変化が同方向になる頻度を検出して、適応的に、隣接データ電極間の容量による充放電負荷の確保を行っているので、第２実施例の場合と比べて、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧する機会を増加することができる。
【００４３】
◇第４実施例
図８は、この発明の第４実施例であるデータドライバ回路の構成を示す図である。
この例のデータドライバ回路１Ｃは、図８に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、１個おきの出力制御用論理ゲート回路Ｇ１，Ｇ３，…と、対応する高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…との間に設けられた遅延素子ＤＬ１，ＤＬ３，…と、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
この例における遅延素子ＤＬ１，ＤＬ３，…は、出力制御用論理ゲート回路Ｇ１，Ｇ３，…の出力を、他の出力制御用論理ゲート回路Ｇ２，Ｇ４，…の出力と比べて、所定時間τだけ遅延させる。
【００４４】
この例のデータドライバ回路では、遅延素子ＤＬ１，ＤＬ３，…を設けたことによって、奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…からのデータ信号Ｏ１，Ｏ３，…は、偶数番目の高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…からのデータ信号Ｏ２，Ｏ４，…に比べて、所定の時間差τだけ遅れている。
従って、各データ信号の電圧が相対的に同じでも、奇数番目のデータ信号Ｏ１，Ｏ３，…と、偶数番目のデータ信号Ｏ２，Ｏ４，…とはτだけの時間差があるため、隣接出力を同方向にスイッチングした場合も、逆方向にスイッチングした場合も、一方のデータ信号の出力遷移中は、他方のデータ信号の出力は静止したままとなるので、電極間容量による、隣接データ電極間の充放電電流を確保できることになり、従って、急峻な電圧変化とならないので、スイッチングノイズが低減する。
【００４５】
この場合、遅延素子ＤＬ１，ＤＬ３，…によって、奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…からのデータ信号Ｏ１，Ｏ３，…を遅延させる時間τは、第１実施例の場合について説明したように、たかだか１００ｎＳ程度でよいので、所要個数のインバータ等の直列接続によるゲート遅延を利用することによって、各遅延素子を容易に実現することができる。
【００４６】
このように、この例のデータドライバ回路によれば、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とが、データドライバ回路の内部に設けられた遅延素子ＤＬ１，ＤＬ３，…によって、時間差を有しているので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、簡易な回路構成で、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００４７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、この発明のデータドライバ回路が適用されるプラズマディスプレイパネル（ＰＤＰ）は、ＡＣ駆動方式の場合に限らずＤＣ駆動方式であってもよい。またカラーＰＤＰに限らず、モノクロのＰＤＰでもよい。また、必ずしもサブフィールド駆動方式のＰＤＰであることも要しない。
また、上記の第１実施例，第２実施例，第３実施例において、ゲート回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…は、奇数番目の出力制御用論理ゲート回路からの出力信号と、偶数番目の出力制御用論理ゲート回路からの出力信号とに所要の時間差を付与できればよく、従って、奇数番目のゲート回路Ｌ１，Ｌ３，…において、出力制御用論理ゲート回路からの出力信号を遅延させるようにしてもよいし、又は奇数番目のゲート回路Ｌ１，Ｌ３，…を省略してもよい。また、第３実施例におけるデータレベル差信号発生回路・時間差発生回路１４において、レベル検出回路２２に対して、閾値設定回路２３に代えて、外部から各閾値レベルの信号を供給するようにしてもよい。
この例のデータドライバ回路は、集積回路によって構成することが好適であって、ＰＤＰ装置内に、集積回路で構成された複数のデータドライバ回路を設けて、各データドライバ回路単位で、隣接データ電極間におけるデータ信号出力の時間差を制御することによって、小さい回路単位で制御を行って、ノイズの低減効果をより大きくすることができる。
【００４８】
【発明の効果】
以上、説明したように、この発明のデータドライバ回路によれば、データドライバ回路からデータ信号を供給されるデータ電極を奇数番目と偶数番目とに分けるとともに、隣接データ電極間の電圧の変化が同方向になる状態を検出して、奇数番目のデータ電極に出力されるデータ信号と偶数番目のデータ電極に出力されるデータ信号とに時間差を付与するようにしたので、隣接データ電極間の容量に対する充放電負荷を確保することができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例であるデータドライバ回路の構成を示す図である。
【図２】本実施例のデータドライバ回路におけるノイズの発生を説明するためのタイミングチャート（１）である。
【図３】本実施例のデータドライバ回路におけるノイズの発生を説明するためのタイミングチャート（２）である。
【図４】この発明の第２実施例であるデータドライバ回路の構成を示す図である。
【図５】この発明の第３実施例であるデータドライバ回路の構成を示す図である。
【図６】データレベル差信号発生回路・時間差発生回路の構成例を示す図である。
【図７】データレベル差信号発生回路・時間差発生回路の動作を説明するためのタイミングチャートである。
【図８】この発明の第４実施例であるデータドライバ回路の構成を示す図である。
【図９】従来の、及び本発明が適用されるＡＣ形カラーＰＤＰ装置の構成を示すブロック図である。
【図１０】従来のデータドライバ回路の構成を示す図である。
【図１１】データドライバ回路の表示データ入力の形式を示すタイミングチャートである。
【図１２】データドライバ回路の出力動作を説明するためのタイミングチャートである。
【図１３】従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（１）である。
【図１４】従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（２）である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ データドライバ回路
１１ シフトレジスタ回路
１２ 並列ラッチ回路
１３ 全白／全黒信号発生回路・時間差発生回路（制御信号供給手段）
１４ データレベル差信号発生回路・時間差発生回路（制御信号供給手段）
２１ カウンタ
２２ レベル検出回路
２３ 閾値設定回路
２４，２５ Ｄタイプフリップフロップ
２６ データレベル差検出回路
２７ 時間差発生回路
Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ 出力制御用論理ゲート回路
Ｂ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎ 高耐圧ＣＭＯＳドライバ
Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎ ラッチ回路
ＤＬ１，ＤＬ３，… 遅延素子
【発明の属する技術分野】
この発明は、プラズマディスプレイ装置に係り、特に表示データに起因する、電極電圧の切り替わり時に発生するノイズを低減する機能を有する、データドライバ回路を備えるプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
面放電形のプラズマディスプレイにおいては、２枚のガラス基板に、それぞれ行方向の行電極と列方向の列電極とを設けるとともに、行電極側のガラス基板には行電極上に誘電体層をを設け、列電極側のガラス基板には列電極上に蛍光体層を設けるとともに、各列電極間に隔壁を設けたものを、微小な距離を隔てて対向させて、両基板間にガスを封入したマトリクス構造の平面形ディスプレイパネルを使用し、行電極と列電極とをそれぞれ別個に駆動することによって、駆動された行電極と列電極との交点部分（セル）のガス空間においてプラズマ放電を起こさせることによって、列電極上に設けられた蛍光体を刺激して発光させるようになっている。なお、カラー表示を行うディスプレイパネルの場合は、各列電極が、それぞれＲ（赤），Ｇ（緑），Ｂ（青）の異なる色の蛍光体を使用した３色の電極からなり、各列ごとに各色の電極をそれぞれ別個に駆動することによって、複数色のカラー表示を行うことができるようになっている。
【０００３】
そして、この場合における各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と、各行ごとに設けられたＹ電極とを交互に配置して、Ｘ電極とＹ電極間に交互に電圧パルスを印加して、半周期ごとに極性の反転する放電を起こさせる、ＡＣ（交流）駆動方式が一般に用いられている。
このようなＡＣ駆動方式のプラズマディスプレイパネル（ＡＣ−ＰＤＰ）においては、各セルの電極間で一度、放電が生じると、放電空間で生成された電子やイオンが，誘電体層上に蓄積して壁電荷が形成されるが、壁電荷が形成された後は、壁電荷の電界の作用によって低い電圧で放電可能になり、この低い電圧を半周期ごとに反転させることによって放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能に基づいて低い印加電圧で維持される放電は維持放電と呼ばれている。
ＡＣ−ＡＤＰにおいて、画像の階調表示を行うためには、１フィールド期間の画像信号を複数のサブフィールドに分割して、サブフィールドごとに維持放電で発光させる時間（回数）を制御する方式がとられる。具体的には、１フィールドごとにリセットしながら、各サブフィールドごとに、例えば、２の階乗倍の割合で増加する維持放電期間を割り当てることによって、維持放電回数が多いセルほど明るく発光するので、階調表示が行われる。
【０００４】
以下、ＡＣ形カラーＰＤＰ装置の構成と、従来のデータドライバ回路の構成，動作について説明する。
図９は、従来の及び本発明が適用されるＡＣ形カラーＰＤＰ装置の構成を示すブロック図、図１０は、従来のデータドライバ回路の構成を示す図、図１１は、データドライバ回路の表示データ入力の形式を示すタイミングチャート、図１２は、データドライバ回路の出力動作を説明するためのタイミングチャートである。
【０００５】
ＡＣ形カラーＰＤＰ装置１００は、図９に示すように、複数のデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅと、ＡＣ形プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキャンドライバ回路１０３Ａ，…，１０３Ｃと、フォーマット変換回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とから概略構成されている。
【０００６】
集積回路からなるデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅは、フォーマット変換回路１０４からのＮ列の列電極に対応するシリアル表示データ信号を、所定本数（ｎ）ごとに受け取って、駆動信号発生回路１０５からの並列ラッチ制御信号に応じて、走査期間ごとにそれぞれの列電極へ並列にデータ信号を出力する。
ＡＣ−ＰＤＰ１０２は、メモリ機能を利用したサブフィールドシーケンスによる駆動を行うＡＣ駆動方式のプラズマディスプレイパネルであって、Ｍ行の行電極と、各列のそれぞれＲ，Ｇ，Ｂの３色に対応する電極をＮ列に配置した列電極（データ電極）とをマトリクス状に配列した電極配置を有している。集積回路からなるスキャンドライバ回路１０３Ａ，…，１０３Ｃは、駆動信号発生回路１０５からの所定本数ごとの行駆動信号に応じて、走査信号を、Ｍ行の行電極に対して、順次、出力する。
フォーマット変換回路１０４は、Ｒ，Ｇ，Ｂの３色に対応する３本のシリアルデータからなる映像データを、それぞれ対応するフレームメモリ１１１によってフォーマットを変換して、それぞれの列ごとにＲ，Ｇ，Ｂの３色が順次配列されるように変換された、シリアル表示データ信号を出力する。
駆動信号発生回路１０５は、図示されない垂直同期信号検出回路で検出された、映像データ中に含まれる垂直同期信号に応じて、１フィールドごとに所定のシーケンスに従って、行駆動信号と列駆動信号とを発生して、データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅと、スキャンドライバ回路１０３Ａ，…，１０３Ｃに供給する。高圧駆動回路１０６は、駆動信号発生回路１０５からの駆動信号に応じて、各データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅへ高圧電源を供給する。
【０００７】
従来のデータドライバ回路１０１は、図１０に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個の高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）ドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。なお、図１０においては、ＡＣ−ＰＤＰ１０２において、各列におけるＲ，Ｇ，Ｂの３色に対応する電極構造を、省略して１本のデータ電極ＤＬとして示している。
シフトレジスタ回路１１は、ｎ段のシフトレジスタからなり、フレームメモリ１０２から入力された、シリアル表示データ信号ＤＳを、駆動信号発生回路１０５からのシフトクロック信号ＳＣに応じて、１走査周期ごとにシフトする。並列ラッチ回路１２は、シフトレジスタ回路１１のｎ段のシフトレジスタからの出力を、駆動信号発生回路１０５からの並列ラッチ制御信号Φに応じてラッチする。
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、駆動信号発生回路１０５からの出力制御信号ＯＳに応じて、並列ラッチ回路１２からの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを１走査周期ごとに並列に出力する。高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎは、高圧駆動回路１０６からの高圧電源Ｖｄを用いて、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎからの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを、高圧の書き込みパルスからなるデータ信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…，Ｏｎに変換して、ＡＣ−ＰＤＰ１０２の各データ電極へ出力する。
【０００８】
データドライバ回路の表示データの出力形態は、図１１に示すように、例えば２種類の形態がある。図１１において、(a) は１ビットデータ入力の場合を示し、(b) は３ビットデータ入力の場合を示している。
(a) に示す１ビットデータ入力の場合は、入力データは、順次、Ｒ，Ｇ，Ｂの順に繰り返し配列されていて、シフトクロック信号の立ち上がりごとに順次、シフトレジスタ回路１１をシフトされて、最後までシフトされたとき、並列ラッチ制御信号の例えば立ち下がりで、並列ラッ回路１２に並列にラッチされて、シリアル表示データ信号Ｏｎ，Ｏｎ−１，Ｏｎ−２，Ｏｎ−３，Ｏｎ−４，Ｏｎ−５，Ｏｎ−６，…，Ｏ３，Ｏ２，Ｏ１のように、１ビットずつ出力される。
【０００９】
(b) に示す３ビットデータ入力の場合は、入力データは、(a) に示す１ビットデータ入力の場合と同じであるが、シフトクロック信号の立ち上がりごとに、Ｒ，Ｇ，Ｂの順序で３ビットずつグループ化されて、シフトレジスタ回路１１をシフトされて、最後までシフトされたとき、並列ラッチ制御信号の例えば立ち下がりで、並列ラッチ回路１２に並列にラッチされて、シリアル表示データ信号１，シリアル表示データ信号２，シリアル表示データ信号３ごとにグループ化され、データ信号グループ（Ｏｎ，Ｏｎ−１，Ｏｎ−２），（Ｏｎ−３，Ｏｎ−４，Ｏｎ−５），（Ｏｎ−６，Ｏｎ−７，Ｏｎ−８），…，（Ｏ３，Ｏ２，Ｏ１）のように、３ビットずつ出力される。
【００１０】
以下、図９乃至図１２を参照して、従来のＡＣ形カラーＰＤＰ装置の動作を説明する。
ＡＣ形カラーＰＤＰ装置は、図９に示すような構成を有し、Ｂ，Ｇ，Ｐの各色ごとにシリアルに入力された映像データは、フォーマット変換回路１０４において、データドライバ回路のデータ出力数に従って分割されて、走査期間に各データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｅに対して、個別の信号線により、それぞれシリアル形式で転送される。
各データドライバ回路では、シリアル形式で伝送された各色のシリアル表示データ信号ＤＳを、シフトクロック信号ＳＣに応じて、Ｒ，Ｇ，Ｂの順に順次配列してシフトレジスタ回路１１へシフト入力し、シフトレジスタ回路１１の出力を、並列ラッチ制御信号Φによって並列ラッチ回路１２に並列にラッチし、出力制御信号ＯＳに応じて、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎを経て、高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎに、同一タイミングで並列に入力して、高圧の書き込みパルスからなるデータ信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…，Ｏｎに変換して、ＡＣ−ＰＤＰの各データ電極へ出力する。
【００１１】
この場合、各データドライバ回路では、図１２に示すように、出力制御信号ＯＳの立ち上がりに応じて、並列入力信号Ｑを出力制御用論理ゲート回路Ｇを経て、高耐圧ＣＭＯＳドライバＢに入力することによって、並列入力信号Ｑのハイレベルを高圧電源電圧Ｖｄに変換し、ロウレベルを０Ｖに変換して出力するので、並列入力信号Ｑに応じて、高圧電源電圧Ｖｄがデータ電極に印加されて、走査が行われた行電極との交点のセルで放電が生じて発光する。
【００１２】
【発明が解決しようとする課題】
従来のＡＣ−ＰＤＰにおいては、データドライバ回路から、各サブフィールドにおいてデータ電極に書き込みを行う際に、ある走査期間における書き込みと、その前後の走査期間におけるとの間で、表示データが、すべてのデータ信号が点灯レベルである全点灯ラインから、すべてのデータ信号が消灯レベルである全消灯ラインに変化する場合、又は全消灯ラインから全点灯ラインに変化する場合に、ＡＣ−ＰＤＰのデータ電極におけるデータ信号の高圧データ電圧の切り替わり時に、大きなノイズが発生するという問題があった。
【００１３】
図１３は、従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（１）、図１４は、従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（２）である。
図１３においては、隣接出力を同方向にスイッチングした場合を示し、隣接する３本のデータ電極に対応する並列入力信号Ｑ１，Ｑ２，Ｑ３によって、それぞれ出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３を経て、高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３を駆動して、高圧電源Ｖｄをスイッチングしてデータ信号Ｏ１，Ｏ２，Ｏに変換して各データ電極に出力する際に、各データ電極の電圧が相対的に同じであって、隣接電極間容量Ｃ１，Ｃ２による充放電負荷が期待できないので、急峻な電圧変化を生じて、そのため、各データ信号の立ち上がり，立ち下がりにおいて、矢印で示すように、大きなスイッチングノイズが発生することが示されている。
【００１４】
一方、図１４においては、隣接出力を同時に逆方向にスイッチングした場合を示し、図１３の場合と同様に、隣接する３本のデータ電極に対応する並列入力信号Ｑ１，Ｑ２，Ｑ３によって、それぞれ高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３において高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ２，Ｏに変換して各データ電極に出力する際に、各データ電極の電圧が相対的に増大する方向であるため、隣接電極間容量Ｃ１，Ｃ２による充放電負荷が期待できて、急峻な電圧変化を生じることがなく、そのため、各データ信号の立ち上がり，立ち下がりにおいて生じるスイッチングノイズが、矢印で示すように、小さく抑えられることが示されている。
【００１５】
ＡＣ−ＰＤＰにおいては、表示データの空間的，時間的な配置によって、隣接データ電極の電圧の変化が同時に同方向に生じる場合があり、このような場合、図１３に示されたように、電極間の静電容量に対して充放電が行われず、軽負荷となって、電圧波形の立ち上がりが急峻になるとともに、隣接データ電極のスイッチング電流が同方向になるため、これによって大きなノイズが発生する。
このノイズは、グランドレベルの変動を引き起し、データドライバ回路への表示データ入力等の、５Ｖロジックレベルの信号に対する飛び込み妨害を惹起するおそれがある。そして、このような妨害が発生すると、表示画面上に、点状又は線状の、もとの映像信号には含まれていなかったノイズが発生したり、あるいは、電源ラインを介する伝導ノイズの増加や、ＥＭＩ（Eilectro Magnetic Interference）ノイズの増加が生じることがある。
【００１６】
この発明は、上述の事情に鑑みてなされたものであって、ＡＣ形カラーＰＤＰ装置等において、隣接データ電極の電圧の変化が同方向に同時に生じる機会を少なくすることによって、表示データの変化に基づくデータ電極の高圧データ電圧のスイッチング時における、隣接データ電極との間の充放電負荷を確保し、これによって、スイッチング電圧波形の急峻な変化を抑圧して、ノイズの発生を低減できるようにした、データドライバ回路を備えるプラズマディスプレイ装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いか否かを検出する回路をさらに備え、前記データドライバ回路は、前記検出する回路によって、１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いことが検出されたときは、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００１８】
また、請求項２記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、前記データドライバ回路は、１走査期間内のすべてのデータ電極にデータ信号が出力される状態と１走査期間内のすべてのデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内のすべてのデータ電極にデータ信号が出力されない状態と１走査期間内のすべてのデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００１９】
また、請求項３記載の発明は、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置に係り、前記データドライバ回路は、１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴としている。
【００２３】
この発明の構成によれば、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００２４】
なお、データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路において、奇数番目のデータ線にデータ信号を出力する出力バッファと偶数番目のデータ線にデータ信号を出力する出力バッファのいずれか一方の入力に、遅延素子を挿入するようにすれば、データドライバ回路から出力される奇数番目の高圧データ信号と偶数番目の高圧データ信号との、データ電極へのデータ電圧印加又は前ラインからのデータ更新のタイミングが、データドライバ回路の内部に設けられた遅延素子によって時間差を有することになるので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、簡易な回路構成で、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるデータドライバ回路の構成を示す図、図２は、本実施例のデータドライバ回路において発生するノイズを説明するタイミングチャート（１）、図３は、本実施例のデータドライバ回路において発生するノイズを説明するタイミングチャート（２）である。
【００２６】
この例のデータドライバ回路１は、図１に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、Ｄタイプフリップフロップ等からなるｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… は、外部から与えられるラッチ制御信号φ１に応じて、それぞれ奇数番目の出力制御用論理ゲート回路Ｇ１，Ｇ３，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ３，…を出力する。また、偶数番目のラッチ回路Ｌ２，Ｌ４，… は、外部から与えられるラッチ制御信号φ２に応じて、それぞれ偶数番目の出力制御用論理ゲート回路Ｇ２，Ｇ４，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ２，Ｏ４，…を出力する。
【００２７】
次に、図１，図２，図３を参照して、この例のデータドライバ回路の動作を説明する。
フォーマット変換回路１０４から入力された、シリアル表示データ信号ＤＳは、シフトレジスタ回路１１において、駆動信号発生回路１０５からのシフトクロック信号ＳＣに応じて、１走査周期ごとにシフトされ、シフトレジスタ回路１１からの出力は、並列ラッチ回路１２において、駆動信号発生回路１０５からの並列ラッチ制御信号Φに応じて並列にラッチされる。出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、並列ラッチ回路１２からの並列入力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎを、駆動信号発生回路１０５からの出力制御信号ＯＳに応じて、並列に出力する。
ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… は、外部から与えられるラッチ制御信号φ１に応じて、それぞれ奇数番目の出力制御用論理ゲート回路Ｇ１，Ｇ３，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ１，Ｏ３，…を出力する。また、偶数番目のラッチ回路Ｌ２，Ｌ４，… は、外部から与えられるラッチ制御信号φ２に応じて、それぞれ偶数番目の出力制御用論理ゲート回路Ｇ２，Ｇ４，…からの出力信号をラッチして、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…に入力し、これによって、高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…は、高圧電源Ｖｄをスイッチングして、データ信号Ｏ２，Ｏ４，…を出力する。
【００２８】
この際、外部から与えられるラッチ制御信号φ２とラッチ制御信号φ１とは、それぞれのデータドライバ回路において、１走査期間中に、データ信号が隣接電極間において同方向に変化する頻度が高いことを、図示されない外部回路において検出された場合に、時間差τが与えられるようになっている。
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎの出力は、並列入力信号Ｑ１，Ｑ２，Ｑ３，…に対応して、その立ち上がり，立ち下がりの位相は一致しているが、ラッチ制御信号φ２は、ラッチ制御信号φ１に対して一定時間τだけ遅れているので、偶数番目の高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…の入力は奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…の入力に比べてτだけ遅れており、従って、偶数番目のデータ信号Ｏ２，Ｏ４，…は、奇数番目のデータ信号Ｏ１，Ｏ３，…に比べてτだけ遅れている。
その結果、各データ信号の電圧が相対的に同じでも、奇数番目のデータ信号Ｏ１，Ｏ３，…と、偶数番目のデータ信号Ｏ２，Ｏ４，…とはτだけの時間差があるため、一方のデータ信号の出力遷移中は、他方のデータ信号の出力は静止したままとなるので、電極間容量Ｃ１，Ｃ２による、隣接データ電極間の充放電電流を確保できることになり、従って、急峻な電圧変化を生じないので、スイッチングノイズが低減する。
この場合、高耐圧ＣＭＯＳドライバのスイッチングに要する時間は、電極間容量による充放電負荷を確保できる場合でも、通常、数ｎＳから数十ｎＳ程度なので、ラッチ制御信号φ２に与える遅れ時間としては、たかだか１００ｎＳ程度であればよく、外部回路において、ラッチ制御信号φ１，φ２にこのような時間差τを与えることは容易である。
【００２９】
図２は、隣接出力が同方向にスイッチングされた場合を示し、並列入力信号Ｑ１，Ｑ２，Ｑ３が同方向に同位相で変化しているが、ラッチ制御信号φ１，φ２が時間差τを有しているので、偶数番目のデータ信号Ｏ２は、奇数番目のデータ信号Ｏ１，Ｏ３に比べてτだけ遅れているため、電極間容量Ｃ１，Ｃ２による充放電負荷が有効になって、急峻な電圧変化を生ぜず、スイッチングノイズが低減したことが示されている。
【００３０】
図３は、隣接出力が逆方向にスイッチングされた場合を示し、奇数番目の並列入力信号Ｑ１，Ｑ３と、偶数番目の並列入力信号Ｑ２とは、逆方向に同位相で変化しているとともに、ラッチ制御信号φ１，φ２が時間差τを有しているので、奇数番目のデータ信号Ｏ１，Ｏ３と、偶数番目のデータ信号Ｏ２とは逆方向に変化するとともに時間差があるため、電極間容量Ｃ１，Ｃ２による充放電負荷に基づいて、急峻な電圧変化を生ぜず、よりスイッチングノイズが低減したことが示されている。
【００３１】
なお一般的に、奇数番目のデータ信号と偶数番目のデータ信号とに対する時間差の付与には、１走査期間におけるすべてのデータ信号に対して行う方法と、１走査期間にデータドライバ回路の出力するすべての、又は大多数のデータ信号において、データ電圧の変化が同方向になる場合にのみ行う方法とが考えられる。
１走査期間中のすべての隣接データ電極のデータ信号に対して時間差を付与する方法は、複雑な回路を必要とせずに、簡易に実現することができる利点があるが、隣接データ電極間においてデータ信号に時間差を付与することは、データ電極に対する出力確定期間を圧迫することになるので、データ電極への高圧データ電圧の書き込み時間が不足して電荷の蓄積が不十分となり、そのため発光状態に異常を生じる恐れがある。この時間差は、データ書き込み時間に比べれば短いので、問題になることは少ないが、このような事態の発生を防止するためには、ＡＣ−ＰＤＰ装置自体の動作速度を低めにしなければならない場合も生じ得る。
一方、ノイズが発生する可能性が大きいのは、データ電圧の変化が同方向になる頻度が高いときなので、このようなデータ電圧の変化が同方向になる頻度が高い状態を検出して、隣接データ電極間のデータ信号に対して時間差を付与することによって、ＡＣ−ＰＤＰ装置自体の性能を犠牲にすることなく、適応的に、ノイズの発生を防止する効果を得ることができるが、反面、データ電圧の変化が同方向になる頻度が高いことを検出する回路が必要になるので、装置構成が複雑になる。
従って、この例のデータドライバ回路において、外部から与えられるラッチ制御信号φ１，φ２は、このような、ＡＣ−ＰＤＰ装置に要求される目的、機能に応じて、その形態を定められたものであることが必要になる。
【００３２】
このように、この例のデータドライバ回路によれば、データドライバ回路から出力される奇数番目の高圧データ信号と偶数番目の高圧データ信号とが、外部から供給されるラッチ制御信号φ１，φ２によるラッチ回路の制御に基づいて時間差を有しているので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００３３】
◇第２実施例
図４は、この発明の第２実施例であるデータドライバ回路の構成を示す図である。
この例のデータドライバ回路１Ａは、図４に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎと、全白／全黒信号発生回路・時間差発生回路１３とから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
【００３４】
この例におけるラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎの構成，機能は、図１に示された第１実施例の場合と同様であるが、ラッチ制御信号φ１Ａ，φ２Ａが、外部から与えらるれ代わりに、データドライバ回路１Ａ内に設けられた全白／全黒信号発生回路・時間差発生回路１３から与えられる点が異なっている。
全白／全黒信号発生回路・時間差発生回路１３は、全白／全黒信号発生回路と時間差発生回路とからなっている。全白／全黒信号発生回路は、並列ラッチ回路１２にラッチされ並列に出力されたすべてのデータに対して論理積（ＡＮＤ）演算を行うことによって、当該データドライバ回路のすべてのデータ信号が出力された状態を検出して全白検出信号を発生し、すべてのデータに対して論理和否定（ＮＯＲ）演算を行うことによって、当該データドライバ回路のすべてのデータ信号が出力されない状態を検出して全黒検出信号を発生するとともに、前回の走査期間と今回の走査期間とにおける、論理積演算出力と論理和否定演算出力とを並列ラッチ制御信号Φによってラッチした信号を比較することによって、全白検出信号と全黒検出信号とが連続して、又は全黒検出信号と全白検出信号とが連続して検出されたとき、全白／全黒検出信号を発生する。
また、時間差発生回路は、ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… に対してラッチ制御信号φ１Ａを出力し、偶数番目のラッチ回路Ｌ２，Ｌ４，… に対してラッチ制御信号φ２Ａを出力するとともに、この際、全白／全黒検出信号が発生していないときは、ラッチ制御信号φ１Ａ，φ２Ａを同一タイミングで発生するが、全白／全黒検出信号が発生したときは、ラッチ制御信号φ１Ａ，φ２Ａに所定の時間差を設けるので、ラッチ制御信号φ２Ａは、ラッチ制御信号φ１Ａに対して、一定時間τだけ遅れている。
【００３５】
この例のデータドライバ回路の動作は、ラッチ制御信号φ１Ａ，φ２Ａを、データドライバ回路内の全白／全黒信号発生回路・時間差発生回路１３で発生する点を除けば、図１に示された第１実施例の場合と同様である。
この場合、時間差発生回路において、ラッチ制御信号φ２Ａに与える遅れ時間としては、第１実施例の場合について説明したように、たかだか１００ｎＳ程度でよいので、所要個数のインバータ等の直列接続によるゲート遅延を利用して容易に実現することができ、従って、ラッチ制御信号φ１Ａ，φ２Ａにこのような時間差τを与えることは容易である。
【００３６】
このように、この例のデータドライバ回路では、その内部に設けられた全白／全黒信号発生回路・時間差発生回路１３からのラッチ制御信号φ１Ａ，φ２Ａによるラッチ回路の制御に基づいて、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とに時間差を付与するように構成されているので、隣接データ電極間の電圧の変化が同方向になる状態の検出に応じて、適応的に、隣接データ電極間の容量による充放電負荷の確保を行うことができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減する制御を効率的に実行することができる。
【００３７】
◇第３実施例
図５は、この発明の第３実施例であるデータドライバ回路の構成を示す図、図６は、データレベル差信号発生回路・時間差発生回路の構成例を示す図、図７は、データレベル差信号発生回路・時間差発生回路の動作を説明するためのタイミングチャートである。
この例のデータドライバ回路１Ｂは、図５に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個のラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎと、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎと、データレベル差信号発生回路・時間差発生回路１４とから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
【００３８】
この例におけるラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎの構成，機能は、図１に示された第１実施例の場合と同様であるが、ラッチ制御信号φ１Ｂ，φ２Ｂが、外部から与えらるれ代わりに、データドライバ回路１Ｂ内に設けられたデータレベル差信号発生回路・時間差発生回路１４から与えられる点が異なっている。
データレベル差信号発生回路・時間差発生回路１４は、データレベル差信号発生回路と、時間差発生回路とからなっている。データレベル差信号発生回路は、並列ラッチ回路１２にラッチされ並列に出力されたすべてのデータにおける、ハイレベルのデータ数が第１の閾値Ｔｈ１以上のとき、白優勢信号を発生し、すべてのデータにおけるハイレベルのデータ数が第２の閾値Ｔｈ２（Ｔｈ１＞Ｔｈ２）以下のとき、黒優勢信号を発生するとともに、前回の走査期間と今回の走査期間とにおける、白優勢信号と黒優勢信号とを並列ラッチ制御信号Φに応じてラッチした信号を比較することによって、白優勢信号と黒優勢信号とが連続して、又は黒優勢信号と白優勢信号とが連続して検出されたとき、データレベル差信号を発生する。
また、時間差発生回路は、ラッチ回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎのうち、奇数番目のラッチ回路Ｌ１，Ｌ３，… に対してラッチ制御信号φ１Ｂを出力し、偶数番目のラッチ回路Ｌ２，Ｌ４，… に対してラッチ制御信号φ２Ｂを出力するとともに、この際、データレベル差信号が発生していないときは、ラッチ制御信号φ１Ｂ，φ２Ｂを同一タイミングで発生するが、データレベル差信号が発生したときは、ラッチ制御信号φ１Ｂ，φ２Ｂに所定の時間差を設けるので、ラッチ制御信号φ２Ｂは、ラッチ制御信号φ１Ｂに対して、一定時間τだけ遅れている。
【００３９】
この例のデータレベル差信号発生回路・時間差発生回路１４は、図６に示すように、カウンタ２１と、レベル検出回路２２と、閾値設定回路２３と、Ｄタイプフリップフロップ２４，２５と、データレベル差検出回路２６と、時間差発生回路２７とから概略構成されている。
カウンタ２１は、並列ラッチ制御信号Φによってリセットされながら、シリアル表示データ信号ＤＳごとにイネーブルになって、シフトクロック信号ＳＣにおける立ち上がりエッジ数をカウントすることによって、シリアル表示データ信号ＤＳにおける、ハイレベルになるデータ数をカウントする。レベル検出回路２２は、カウンタ２１のカウント値を、閾値設定回路２３に設定されている第１の閾値Ｔｈ１及び第２の閾値Ｔｈ２と比較して、白優勢信号又は黒優勢信号を発生する。
Ｄタイプフリップフロップ２４，２５は、並列ラッチ制御信号Φに応じて、レベル検出回路２２からの、白優勢信号状態又は黒優勢信号状態を、シフトしながら記憶する。データレベル差検出回路２６は、Ｄタイプフリップフロップ２４，２５の出力において、白優勢信号状態と黒優勢信号状態とが連続した場合、又は黒優勢信状態と白優勢信号状態とが連続した場合に、データレベル差信号を発生する。時間差発生回路２７は、データレベル差検出回路２６からのデータレベル差信号に応じて、前述のように時間差τを設けて、ラッチ制御信号φ１Ｂ，φ２Ｂを発生する。
【００４０】
次に、図７を参照して、データレベル差信号発生回路・時間差発生回路１４における、ハイレベルのデータ数の計数動作を説明する。
カウンタ２１は、並列ラッチ制御信号Φによってリセットされながら、１走査周期ごとに、シリアル表示データ信号ＤＳのハイレベルの発生回数を、シフトクロック信号ＳＣの立ち上がりに応じてカウントアップすることによって、シリアル表示データ信号ＤＳにおけるハイレベルのデータ数を、１走査周期ごとにカウントして、カウンタ値ＣＴを発生する。
【００４１】
この例のデータドライバ回路の動作は、ラッチ制御信号φ１Ｂ，φ２Ｂを、データドライバ回路内のデータレベル差信号発生回路・時間差発生回路１４で発生する点を除けば、図１に示された第１実施例の場合と同様である。
この例の場合の、時間差発生回路における、ラッチ制御信号φ１Ｂ，φ２Ｂに対する時間差τの付与方法は、第２実施例の場合と同様なので、詳細な説明は省略する。
【００４２】
このように、この例のデータドライバ回路では、その内部に設けられたデータレベル差信号発生回路・時間差発生回路１４からのラッチ制御信号φ１Ｂ，φ２Ｂによるラッチ回路の制御に基づいて、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とに時間差を付与するように構成されているので、隣接データ電極間の電圧の変化が同方向になる状態の検出に応じて、適応的に、隣接データ電極間の容量による充放電負荷の確保を行うことができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減する制御を効率的に実行することができる。
この例の場合、閾値との比較によって、隣接データ電極間の電圧の変化が同方向になる頻度を検出して、適応的に、隣接データ電極間の容量による充放電負荷の確保を行っているので、第２実施例の場合と比べて、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧する機会を増加することができる。
【００４３】
◇第４実施例
図８は、この発明の第４実施例であるデータドライバ回路の構成を示す図である。
この例のデータドライバ回路１Ｃは、図８に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、１個おきの出力制御用論理ゲート回路Ｇ１，Ｇ３，…と、対応する高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…との間に設けられた遅延素子ＤＬ１，ＤＬ３，…と、ｎ個の高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。
これらのうち、シフトレジスタ回路１１，並列ラッチ回路１２，出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ，高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎの構成は、図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明は省略する。
この例における遅延素子ＤＬ１，ＤＬ３，…は、出力制御用論理ゲート回路Ｇ１，Ｇ３，…の出力を、他の出力制御用論理ゲート回路Ｇ２，Ｇ４，…の出力と比べて、所定時間τだけ遅延させる。
【００４４】
この例のデータドライバ回路では、遅延素子ＤＬ１，ＤＬ３，…を設けたことによって、奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…からのデータ信号Ｏ１，Ｏ３，…は、偶数番目の高耐圧ＣＭＯＳドライバＢ２，Ｂ４，…からのデータ信号Ｏ２，Ｏ４，…に比べて、所定の時間差τだけ遅れている。
従って、各データ信号の電圧が相対的に同じでも、奇数番目のデータ信号Ｏ１，Ｏ３，…と、偶数番目のデータ信号Ｏ２，Ｏ４，…とはτだけの時間差があるため、隣接出力を同方向にスイッチングした場合も、逆方向にスイッチングした場合も、一方のデータ信号の出力遷移中は、他方のデータ信号の出力は静止したままとなるので、電極間容量による、隣接データ電極間の充放電電流を確保できることになり、従って、急峻な電圧変化とならないので、スイッチングノイズが低減する。
【００４５】
この場合、遅延素子ＤＬ１，ＤＬ３，…によって、奇数番目の高耐圧ＣＭＯＳドライバＢ１，Ｂ３，…からのデータ信号Ｏ１，Ｏ３，…を遅延させる時間τは、第１実施例の場合について説明したように、たかだか１００ｎＳ程度でよいので、所要個数のインバータ等の直列接続によるゲート遅延を利用することによって、各遅延素子を容易に実現することができる。
【００４６】
このように、この例のデータドライバ回路によれば、データドライバ回路から出力される奇数番目の高圧データ信号と、偶数番目の高圧データ信号とが、データドライバ回路の内部に設けられた遅延素子ＤＬ１，ＤＬ３，…によって、時間差を有しているので、隣接データ電極間の電圧の変化が同方向になるときでも、隣接データ電極間の容量による充放電負荷を確保することができ、従って、簡易な回路構成で、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【００４７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、この発明のデータドライバ回路が適用されるプラズマディスプレイパネル（ＰＤＰ）は、ＡＣ駆動方式の場合に限らずＤＣ駆動方式であってもよい。またカラーＰＤＰに限らず、モノクロのＰＤＰでもよい。また、必ずしもサブフィールド駆動方式のＰＤＰであることも要しない。
また、上記の第１実施例，第２実施例，第３実施例において、ゲート回路Ｌ１，Ｌ２，Ｌ３，Ｌ４，…は、奇数番目の出力制御用論理ゲート回路からの出力信号と、偶数番目の出力制御用論理ゲート回路からの出力信号とに所要の時間差を付与できればよく、従って、奇数番目のゲート回路Ｌ１，Ｌ３，…において、出力制御用論理ゲート回路からの出力信号を遅延させるようにしてもよいし、又は奇数番目のゲート回路Ｌ１，Ｌ３，…を省略してもよい。また、第３実施例におけるデータレベル差信号発生回路・時間差発生回路１４において、レベル検出回路２２に対して、閾値設定回路２３に代えて、外部から各閾値レベルの信号を供給するようにしてもよい。
この例のデータドライバ回路は、集積回路によって構成することが好適であって、ＰＤＰ装置内に、集積回路で構成された複数のデータドライバ回路を設けて、各データドライバ回路単位で、隣接データ電極間におけるデータ信号出力の時間差を制御することによって、小さい回路単位で制御を行って、ノイズの低減効果をより大きくすることができる。
【００４８】
【発明の効果】
以上、説明したように、この発明のデータドライバ回路によれば、データドライバ回路からデータ信号を供給されるデータ電極を奇数番目と偶数番目とに分けるとともに、隣接データ電極間の電圧の変化が同方向になる状態を検出して、奇数番目のデータ電極に出力されるデータ信号と偶数番目のデータ電極に出力されるデータ信号とに時間差を付与するようにしたので、隣接データ電極間の容量に対する充放電負荷を確保することができ、これによって、データ電極における高圧データ電圧の切り替わり時における電圧波形の急峻な変化を抑圧して、スイッチングノイズの発生を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例であるデータドライバ回路の構成を示す図である。
【図２】本実施例のデータドライバ回路におけるノイズの発生を説明するためのタイミングチャート（１）である。
【図３】本実施例のデータドライバ回路におけるノイズの発生を説明するためのタイミングチャート（２）である。
【図４】この発明の第２実施例であるデータドライバ回路の構成を示す図である。
【図５】この発明の第３実施例であるデータドライバ回路の構成を示す図である。
【図６】データレベル差信号発生回路・時間差発生回路の構成例を示す図である。
【図７】データレベル差信号発生回路・時間差発生回路の動作を説明するためのタイミングチャートである。
【図８】この発明の第４実施例であるデータドライバ回路の構成を示す図である。
【図９】従来の、及び本発明が適用されるＡＣ形カラーＰＤＰ装置の構成を示すブロック図である。
【図１０】従来のデータドライバ回路の構成を示す図である。
【図１１】データドライバ回路の表示データ入力の形式を示すタイミングチャートである。
【図１２】データドライバ回路の出力動作を説明するためのタイミングチャートである。
【図１３】従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（１）である。
【図１４】従来のデータドライバ回路において発生するノイズを説明するためのタイミングチャート（２）である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ データドライバ回路
１１ シフトレジスタ回路
１２ 並列ラッチ回路
１３ 全白／全黒信号発生回路・時間差発生回路（制御信号供給手段）
１４ データレベル差信号発生回路・時間差発生回路（制御信号供給手段）
２１ カウンタ
２２ レベル検出回路
２３ 閾値設定回路
２４，２５ Ｄタイプフリップフロップ
２６ データレベル差検出回路
２７ 時間差発生回路
Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎ 出力制御用論理ゲート回路
Ｂ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎ 高耐圧ＣＭＯＳドライバ
Ｌ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎ ラッチ回路
ＤＬ１，ＤＬ３，… 遅延素子
Claims (3)
- データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置であって、
１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いか否かを検出する回路をさらに備え、
前記データドライバ回路は、前記検出する回路によって、１走査期間中にデータ信号が隣接するデータ電極間において同方向に変化する頻度が高いことが検出されたときは、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴とするプラズマディスプレイ装置。 - データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置であって、
前記データドライバ回路は、１走査期間内のすべてのデータ電極にデータ信号が出力される状態と１走査期間内のすべてのデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内のすべてのデータ電極にデータ信号が出力されない状態と１走査期間内のすべてのデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴とするプラズマディスプレイ装置。 - データ線を介してプラズマディスプレイパネルのデータ電極へデータ信号を供給するデータドライバ回路を備えるプラズマディスプレイ装置であって、
前記データドライバ回路は、１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態とが連続するか、又は１走査期間内の所定数以上のデータ電極にデータ信号が出力されない状態と１走査期間内の所定数以上のデータ電極にデータ信号が出力される状態とが連続することを検出したとき、奇数番目のデータ電極に供給するデータ信号と偶数番目のデータ電極に供給するデータ信号とに時間差を与えることを特徴とするプラズマディスプレイ装置。
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