KR102320146B1 - 데이터 집적회로 및 이를 포함하는 표시장치 - Google Patents

Abstract

본 발명에 따른 데이터 집적회로는, 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터, 상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들에 응답하여 복수의 디지털 영상 신호들을 출력하는 래치부, 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부를 포함한다.

Description

데이터 집적회로 및 이를 포함하는 표시장치{DATA INTEGRATED CIRCUIT AND DISPLAY DEVICE COMPRISING THE DATA INTEGRATED CIRCUIT THEREOF}

본 발명은 표시장치에 관한 것으로, 더 상세하게는 데이터 집적회로를 포함하는 표시장치에 관한 것이다.

표시장치는 영상을 표시하기 위한 표시패널과 표시패널을 구동하는 데이터 구동회로 및 게이트 구동회로를 포함한다. 표시패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 화소들을 포함한다. 화소들 각각은 박막 트랜지스터, 액정 캐패시터 및 스토리지 캐패시터를 포함한다. 데이터 구동회로는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 구동회로는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.

표시장치는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 그러나, 최근 들어, 표시패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라, 게이트 구동회로로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발행할 수 있다. 이 경우, 게이트 구동회로로부터 먼 곳에 위치한 액정 캐패시터들의 충전율이 가까운 곳에 위치한 액정 캐패시터들의 충전율보다 낮아질 수 있다. 그 결과, 하나의 표시패널 내에서 화질이 불균일해지는 현상이 발생한다.

본 발명의 목적은 데이터 전압들의 출력 타이밍을 조절할 수 있는 데이터 집적회로 및 이를 포함하는 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 데이터 집적회로는, 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터, 상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들에 응답하여 복수의 디지털 영상 신호들을 출력하는 래치부, 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부를 포함한다.

본 발명의 일 실시 예에 따르며, 상기 래치 출력 신호들 각각은 서로 다른 위상차를 갖는다.

본 발명의 일 실시 예에 따르며, 상기 래치부는 적어도 하나 이상의 래치들을 갖는 복수의 래치 그룹들을 포함한다.

본 발명의 일 실시 예에 따르며, 각 래치 그룹은 상기 디지털 영상 신호들 중 대응하는 디지털 영상 신호들을 동시에 출력한다.

본 발명의 일 실시 예에 따르며, 상기 래치 그룹들 중 적어도 한 쌍의 래치 그룹은 서로 같은 위상을 갖는 래치 출력 신호에 응답하여, 해당 디지털 영상 신호들을 동시에 출력한다.

본 발명의 일 실시 예에 따르며, 상기 클럭 조절부는 외부의 출력 제어 신호에 응답하여 상기 래치 출력 신호들 각각의 활성화 상태를 결정한다.

본 발명의 일 실시 예에 따르며, 상기 클럭 조절부는 상기 출력 제어 신호에 응답하여, 상기 래치 출력 신호들이 순차적으로 활성화되도록 제어한다.

본 발명의 일 실시 예에 따르며, 상기 클럭 조절부는 상기 출력 제어 신호에 응답하여, 상기 래치 출력 신호들 중 적어도 한 쌍의 래치 출력 신호들이 동시에 활성화되도록 제어한다.

본 발명의 일 실시 예에 따르며, 상기 클럭 조절부는 외부의 지연 신호에 응답하여, 상기 래치 출력 신호들 간의 위상차를 조절한다.

상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 데이터 집적회로는, 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터, 상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들 중 대응하는 래치 출력 신호에 응답하여 상기 래치된 영상 신호들 중 대응하는 래치된 영상 신호들을 출력하는 래치부, 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부를 포함한다.

상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 표시장치는, 메인 클럭 신호를 출력하는 타이밍 컨트롤러, 상기 메인 클럭 신호에 기반하여 복수의 데이터 전압들을 출력하는 복수의 데이터 집적회로들을 포함하는 데이터 구동회로를 포함하며, 각 데이터 집적회로는, 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터, 상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들에 응답하여 복수의 디지털 영상 신호들을 출력하는 래치부, 상기 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부를 포함한다.

본 발명의 다른 실시 예에 따르면, 상기 타이밍 컨트롤러는 출력 제어 신호를 더 출력하되, 상기 클럭 조절부는 상기 출력 제어 신호에 응답하여, 상기 래치 출력 신호들이 서로 다른 위상을 갖도록 제어한다.

본 발명의 다른 실시 예에 따르면, 상기 타이밍 컨트롤러는 출력 제어 신호를 더 출력하되, 상기 클럭 조절부는 상기 래치 출력 신호들 중 서로 같은 위상을 갖는 적어도 한 쌍의 래치 출력 신호들을 출력한다.

본 발명의 다른 실시 예에 따르면, 상기 타이밍 컨트롤러는 지연 신호를 더 출력하되, 상기 클럭 조절부는 상기 지연 신호에 응답하여, 상기 래치 출력 신호들 간의 위상차를 조절한다.

본 발명의 다른 실시 예에 따르면, 상기 래치부는 적어도 하나 이상의 래치들을 갖는 복수의 래치 그룹들을 포함하되, 각 래치 그룹은 상기 디지털 영상 신호들 중 대응하는 디지털 영상 신호들을 동시에 출력한다.

본 발명의 다른 실시 예에 따르면, 상기 클럭 조절부는 상기 각 데이터 집적회로의 양 끝단으로부터 상기 각 데이터 집적회로의 중심부를 기준으로 좌측 또는 우측의 일 지점을 향하도록 상기 래치 출력 신호들을 출력한다.

본 발명의 실시 예에 따르면, 데이터 집적회로는 데이터 전압들의 출력 타이밍을 조절할 수 있다. 그 결과, 표시장치의 전반적인 구동 신뢰성이 향상될 수 있다.

도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 2는 게이트 구동회로와 인접한 데이터 라인으로 제공되는 데이터 전압 및 게이트 신호의 관계를 보여주는 도면이다.
도 3은 게이트 구동회로로부터 가장 멀리 떨어진 데이터 라인으로 제공되는 데이터 전압 및 게이트 신호의 관계를 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 도 1에 도시된 데이터 집적회로를 보여주는 블록도이다.
도 5는 도 4에 도시된 래치부를 보여주는 블록도이다.
도 6은 도 4의 지연 신호에 따른 래치 출력 신호들 간의 위상차를 보여주는 표이다.
도 7은 본 발명의 실시 예에 따른 제1 방향에 기반한 래치 출력 신호의 타이밍도이다.
도 8은 본 발명의 다른 실시 예에 따른 제2 방향에 기반한 래치 출력 신호의 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따른 제3 방향에 기반한 래치 출력 신호의 타이밍도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.

도 1을 참조하면, 표시장치(1000)는 타이밍 컨트롤러(100), 게이트 구동회로(200), 인쇄회로기판(300), 데이터 구동회로(400) 및 표시패널(500)을 포함한다.

타이밍 컨트롤러(100)는 표시장치(1000)의 외부로부터 복수의 영상 신호들(RGB) 및 복수의 제어신호들(CS)을 수신한다. 타이밍 컨트롤러(100)는 데이터 구동회로(400)와의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 타이밍 컨트롤러(100)는 데이터 포맷이 변환된 복수의 영상 신호들(R’G’B’)을 인쇄회로기판(300)에 제공한다.

타이밍 컨트롤러(100)는 외부 제어신호들(CS)에 응답하여 복수의 구동 신호들을 출력할 수 있다. 예를 들어, 타이밍 컨트롤러(100)는 복수의 구동 신호들로, 데이터 제어신호(D-CS) 및 게이트 제어신호(G-CS)들을 생성할 수 있다. 데이터 제어신호(D-CS)는 메인 클럭 신호, 출력 개시 신호, 출력 제어 신호, 및 지연 신호 등을 포함할 수 있다. 게이트 제어신호(G-CS)는 수직 개시 신호 및 수직 클럭바 신호 등을 포함할 수 있다.

타이밍 컨트롤러(100)는 데이터 제어신호(D-CS)를 인쇄회로기판(300)을 통해 데이터 구동회로(400)에 전달한다. 또한, 타이밍 컨트롤러(100)는 인쇄회로기판(300)을 통해 게이트 제어신호(G-CS)를 게이트 구동회로(200)에 전달한다. 여기서, 타이밍 컨트롤러(100)는 게이트 제어신호(G-CS)를 데이터 구동회로(400)의 어느 하나의 연성회로기판(420_k)을 경유하여 게이트 구동회로(200)에 전달할 수 있다.

게이트 구동회로(200)는 타이밍 컨트롤러(100)로부터 제공된 게이트 제어신호(G-CS)에 응답하여 복수의 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로, 그리고 행 단위로 화소들(PX11~PXnm)에 제공된다. 그 결과 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.

실시 예에 따르면, 게이트 구동회로(200)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현될 수 있다. 이 경우, 게이트 구동회로(200)는 표시패널(500)의 비표시 영역(NDA)에 집적될 수 있다. 실시 예에 따르면, 게이트 구동회로(200)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.

인쇄회로기판(300)은 타이밍 컨트롤러(100) 및 데이터 구동회로(400)와 전기적으로 연결되며, 표시패널(500)을 구동하기 위한 다양한 회로들을 포함할 수 있다. 또한, 인쇄회로기판(300)은 타이밍 컨트롤러(100)와, 게이트 구동회로(200) 및 데이터 구동회로(400)들을 서로 연결되기 위한 복수의 배선들을 포함할 수 있다.

데이터 구동회로(400)는 타이밍 컨트롤러(100)로부터 출력된 영상 신호들(R'G'B') 및 데이터 제어신호(D-CS)를 인쇄회로기판(300)을 통해 제공받는다. 데이터 구동회로(400)는 데이터 제어신호(D-CS)에 응답하여 영상 신호들(R'G'B')에 대응하는 복수의 데이터 전압들을 생성한다. 데이터 구동회로(400)는 데이터 전압들을 복수의 데이터 라인들(DL11~DLsi)을 통해 복수의 화소들(PX11~PXnm)에 제공한다.

자세하게, 데이터 구동회로(400)는 복수의 데이터 집적회로들(410_1~410_k) 및 복수의 연성회로기판들(420_1~420_k)을 포함한다. 여기서, k는 0보다 크고 m보다 작은 정수이다.

실시 예에 따르면, 데이터 집적회로들(410_1~410_k)은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 연성회로기판들(420_1~420_k) 상에 실장될 수 있다. 이 경우, 연성회로기판들(420_1~420_k)은 인쇄회로기판(300) 및 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)에 연결될 수 있다.

실시 예에 따르면, 데이터 집적회로들(410_1~410_k)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시패널(500)의 비표시 영역(NDA)에 실장될 수 있다.

표시패널(500)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA) 주변에 인접한 비표시 영역(NDA)을 포함한다.

표시패널(500)은 표시 영역(DA)에 배치되는 복수의 화소들(PX11~PXnm)을 포함할 수 있다. 또한, 표시패널(500)은 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 절연되어 교차하는 데이터 라인들(DL11~DLsi)을 포함한다.

게이트 라인들(GL1~GLn)은 게이트 집적 회로(200)에 연결되어, 순차적인 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL11~DLsi)은 데이터 구동회로(400)에 연결되어, 데이터 전압들을 수신할 수 있다.

화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn)과 데이터 라인들(DL11~DLsi)이 교차하는 영역에 형성된다. 따라서, 화소들(PX11~PXnm)은 서로 교차하는 n 개의 행들 및 m 개의 열들로 배열될 수 있다. 여기서, n 및 m 은 0보다 큰 정수이다.

화소들(PX11~PXnm)은 각각 대응하는 게이트 라인들(GL1~GLn)과 대응하는 데이터 라인들(DL11~DLsi)에 연결된다. 화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn)로부터 제공된 게이트 신호들에 응답하여, 데이터 라인들(DL11~DLsi)을 통해 데이터 전압을 제공받는다. 그 결과, 화소들(PX11~PXnm)은 데이터 전압들에 대응하는 계조를 표시할 수 있다.

게이트 구동회로(200)는 타이밍 컨트롤러(100)로부터 제공받은 게이트 제어신호(G-CS)에 응답하여 게이트 라인들(GL1~GLn)을 구동한다. 또한, 게이트 구동회로(200)는 외부로부터 게이트 온 전압(미도시)을 수신할 수 있다. 게이트 구동회로(200)에 게이트 온 전압이 인가된 동안, 하나의 게이트 라인에 연결된 한 행의 박막 트랜지스터들이 턴-온될 수 있다.

이 경우, 데이터 집적회로들(410_1~410_k)은 복수의 데이터 전압들을 데이터 라인들(DL11-DLsi)에 제공한다. 데이터 라인들(DL11-DLsi)에 공급된 데이터 전압들은 턴-온된 박막 트랜지스터들을 통해 해당 화소들에 인가된다. 이하에서, 하나의 게이트 라인에 연결된 한 행의 박막 트랜지스터들이 턴-온 되는 기간을‘1 수평 주기(horizontal period, 이하: 1H)라고 한다.

도 2 및 도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다. 도 2는 게이트 구동회로와 인접한 데이터 라인으로 제공되는 데이터 전압 및 게이트 신호의 관계를 보여주는 도면이다. 도 3은 게이트 구동회로로부터 가장 멀리 떨어진 데이터 라인으로 제공되는 데이터 전압 및 게이트 신호의 관계를 보여주는 도면이다.

도 1 내지 도 3을 참조하면, 게이트 구동회로(200, 도1 참조)로부터 발생된 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 전송된다. 이하에서, 도 2 및 도 3을 통해, 제1 게이트 라인(GL1)에 제1 게이트 신호(G1)가 제공되는 것으로 설명된다.

제1 화소(PX11)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL11)과 연결되고, 제2 화소(PX1m)는 제1 게이트 라인(GL1) 및 제i 데이터 라인(DLsi)과 연결된다. 도 2 및 도 3에 도시된 바와 같이, 게이트 구동회로(200)로부터 출력된 제1 게이트 신호(G1)가 제1 화소(PX11) 보다 행 방향으로 멀리 떨어진 제m 화소(PX1m)로 제공될 때 소정 시간 지연됨을 알 수 있다.

즉, 제1 게이트 신호(G1)가 제1 화소(PX11) 및 제m 화소(PX1m)들에 동시에 제공되는 것이 아닌, 소정 시간 지연되어 제공될 수 있다. 그 결과, 제1 화소(PX11)보다 행 방향으로 멀리 떨어진 제2 화소(PX1m)의 충전율이 저하될 수 있다.

또한, 각 데이터 집적회로에서 출력된 복수의 데이터 전압들이 해당 화소들에 동시에 인가되지 않을 수 있다. 일반적으로, 각 데이터 집적회로는 복수의 데이터 라인들(DL11~DLsi) 중 대응하는 데이터 라인들에, 데이터 전압들을 동시에 출력한다. 그러나, 배선 저항 및 외부 요소에 의해, 각 데이터 집적회로로부터 출력된 데이터 전압들이 동시에 해당 화소들에 인가되지 않을 수 있다. 즉, 화소들마다 데이터 전압이 인가되는 시점이 달라질 수 있다.

실시 예에 따르면, 본 발명의 데이터 집적회로들(410_1~410_k)은 이러한 신호 지연을 고려하여, 해당하는 데이터 라인들에 출력되는 데이터 전압들의 출력 타이밍을 제어할 수 있다. 즉, 데이터 집적회로들(410_1~410_k)은 데이터 전압들을 데이터 라인들에 동시에 출력하는 것이 아닌, 신호 지연에 기반하여 개별적으로 출력할 수 있다.

도 4는 본 발명의 실시 예에 따른 도 1에 도시된 데이터 집적회로를 보여주는 블록도이다.

도 4에 도시된 데이터 집적회로(410_k)은 도 1에 도시된 복수의 데이터 집적회로들(410_1~410_k) 중 어느 하나의 데이터 집적회로일 수 있다. 예시적으로, 도 4를 통해 하나의 데이터 집적회로(410_k)가 설명되지만, 각 데이터 집적회로의 구성 및 동작 방식은 동일할 수 있다.

먼저, 도 4를 참조하면, 데이터 집적회로(410_k)는 쉬프트 레지스터(411), 래치부(412), 클럭 조절부(413), 디지털-아날로그 변환기(414), 및 출력 버퍼부(415)를 포함한다. 또한, 도 4에 도시된 클럭 신호(CLK), 영상 신호들(R'G'B'), 및 메인 클럭 신호(MCK)는 타이밍 컨트롤러(100, 도1 참조)로부터 제공된 데이터 제어신호(D-CS)에 포함될 수 있다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않으며, 데이터 제어신호(D-CS)는 다양한 제어신호들을 포함할 수 있다.

쉬프트 레지스터(411)는 클럭 신호(CLK)에 응답하여 복수의 래치 클럭 신호들(CK1~CKs)을 순차적으로 활성화한다.

래치부(412)는 쉬프트 레지스터(411)로부터 제공된 래치 클럭 신호들(CK1~CKs)에 응답하여, 영상 신호들(R'G'B')을 래치한다. 실시 예에 따르면, 래치부(412)는 래치된 영상 신호들(R'G'B') 을 디지털-아날로그 변환기(414)에 동시에 출력하거나, 소정의 시간 차이를 두고 각각 제공할 수 있다. 실시 예에 따르면, 래치된 영상 신호들(R'G'B')이 래치부(412)로부터 출력되는 관점에서, 상기 래치된 영상신호들(R'G'B')은 디지털 영상 신호들(DA1~DAs)로 정의된다. 즉, 래치부(412)는 클럭 조절부(413)로부터 제공되는 복수의 제1 내지 제n 래치 출력 신호들(MCK1~MCKn)에 응답하여 디지털 영상 신호들(DA1~Das)의 출력 타이밍을 조절할 수 있다. 이에 대해서는 도 5를 통해 자세히 설명된다.

클럭 조절부(413)는 타이밍 컨트롤러(100)로부터 메인 클럭 신호(MCK), 출력 개시 신호(Rs), 출력 제어 신호(Vd), 및 지연 신호(Ts)를 수신한다. 마찬가지로, 이러한 메인 클럭 신호(MCK), 출력 개시 신호(Rs), 출력 제어 신호(Vd), 및 지연 신호(Ts)들은 데이터 제어신호(D-CS)에 포함될 수 있다.

클럭 조절부(413)는 메인 래치 신호(MCK)를 제1 내지 제n 래치 출력 신호들(MCK1~MCKn)로 분주한다. 클럭 조절부(413)는 출력 개시 신호(Rs)에 응답하여, 제1 내지 제n 래치 출력 신호들(MCK1~MCKn)을 디지털-아날로그 변환기(414)에 출력한다.

실시 예에 따르면, 클럭 조절부(413)는 지연 신호(Ts)에 응답하여, 제1 내지 제n 래치 출력 신호들(MCK1~MCKn) 간의 위상차를 조절할 수 있다. 그 결과, 지연 신호(Ts)에 따라 각 래치 출력 신호마다의 활성화되는 타이밍이 조절될 수 있다. 여기서, 래치 출력 신호가 활성화일 경우, 래치부(412)로부터 디지털 영상 신호가 출력될 수 있다. 이와 반대로, 래치 출력 신호가 비활성황일 경우, 래치부(412)로부터 디지털 영상 신호가 출력되지 않는다.

실시 예에 따르면, 클럭 조절부(413)는 출력 제어 신호(Vd)에 응답하여, 제1 내지 제n 래치 출력 신호들(MCK1~MCKn)의 활성화 상태를 제어할 수 있다. 즉, 출력 제어 신호(Vd)에 따라, 제1 내지 제n 래치 출력 신호들(MCK1~MCKn) 각각의 활성화되는 순서가 결정될 수 있다.

디지털-아날로그 변환기(414)는 래치부(412)로부터 디지털 영상 신호들(DA1~DAs)을 수신한다. 디지털-아날로그 변환기(414)는 수신된 디지털 영상 신호들(DA1~DAs)을 복수의 데이터 전압들(D1~Ds)로 변환한다. 한편, 도시되지 않았지만, 디지털-아날로그 변환기(414)는 외부로부터 복수의 감마 전압들을 제공받을 수 있다. 디지털-아날로그 변환기(414)는 감마 전압들에 기반하여, 디지털 영상 신호들(DA1~DAs)에 대응하는 데이터 전압들(D1~Ds)을 출력할 수 있다.

출력 버퍼부(415)는 디지털-아날로그 변환기(414)로부터 데이터 전압들(D1~Ds)을 수신한다. 출력 버퍼부(415)는 수신된 데이터 전압들(D1~Ds)을 데이터 라인들(DL11~DLsi) 중 해당하는 데이터 라인들에 제공한다.

도 5는 도 4에 도시된 래치부를 보여주는 블록도이다.

도 4 및 도 5를 참조하면, 래치부(412)는 복수의 래치들을 포함할 수 있다. 래치부(412)에 포함된 래치들은 복수의 래치 그룹들에 기반하여 분할될 수 있다. 예시적으로, 이하에서, 각 데이터 집적회로(410_k)은 9개의 데이터 라인들과 전기적으로 연결된 것으로 설명된다. 이 경우, 각 데이터 집적회로(410_k)은 9 개의 데이터 라인들과 연결되는 제1 내지 제9 래치들(Lt1~Lt9)을 포함할 수 있다. 즉, 각 데이터 집적회로(410_k)에 포함되는 래치들의 수는 전기적으로 연결되는 데이터 라인들 수에 대응하여 형성될 수 있다.

자세하게, 제1 내지 제9 래치들(Lt1~Lt9)은 3 개의 래치 그룹들로 형성될 수 있다. 제1 내지 제3 래치들(Lt1~Lt3)은 제1 래치 그룹(U1)으로 형성될 수 있다. 제4 내지 제6 래치들(Lt4~Lt6)은 제2 래치 그룹(U2)으로 형성될 수 있다. 제7 내지 제9 래치들(Lt7~Lt9)은 제3 래치 그룹(U3)으로 형성될 수 있다.

또한, 상술된 바와 같이, 클럭 조절부(413)는 메인 클럭 신호(MCK)를 적어도 일부가 다른 구간에서 활성화되는 복수의 래치 출력 신호들로 분주할 수 있다. 예시적으로, 이하에서, 클럭 조절부(413)는 메인 클럭 신호(MCK)를 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)로 분주하는 것으로 설명된다. 이 경우, 복수의 래치 그룹들은 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)에 기반하여 각각 디지털 영상 신호들을 출력할 수 있다.

제1 래치(Lt1)는 제1 래치 클럭 신호(CK1)에 응답하여 제1 레드 영상 신호(R1)를 래치한다. 제2 래치(Lt2)는 제2 래치 클럭 신호(CK2)에 응답하여 제1 그린 영상 신호(G1)를 래치한다. 제3 래치(Lt3)는 제3 래치 클럭 신호(CK3)에 응답하여 제1 블루 영상 신호(G1)를 래치한다. 여기서, 제1 레드, 그린, 블루 영상 신호들(R1, G1, B1)은 타이밍 컨트롤러(100)에서 제공되는 영상 신호들(R'G'B')에 포함될 수 있다. 제1 내지 제3 래치들(Lt1~Lt3)은 제1 래치 출력 신호(MCK)에 기반하여, 제1 내지 제3 디지털 영상 신호들(DA1~DA3)을 동시에 출력할 수 있다.

제4 래치(Lt4)는 제4 래치 클럭 신호(CK4)에 응답하여 제2 레드 영상 신호(R2)를 래치한다. 제5 래치(Lt5)는 제5 래치 클럭 신호(CK5)에 응답하여 제2 그린 영상 신호(G2)를 래치한다. 제6 래치(Lt6)는 제6 래치 클럭 신호(CK6)에 응답하여 제2 블루 영상 신호(G2)를 래치한다. 마찬가지로, 제2 레드, 그린, 블루 영상 신호들(R2, G2, B2)은 타이밍 컨트롤러(100)에서 제공되는 영상 신호들(R'G'B')에 포함될 수 있다. 제4 내지 제6 래치들(Lt4~Lt6)은 제2 래치 출력 신호(MCK)에 기반하여, 제4 내지 제6 디지털 영상 신호들(DA4~DA6)을 동시에 출력할 수 있다.

제7 래치(Lt7)는 제7 래치 클럭 신호(CK7)에 응답하여 제3 레드 영상 신호(R3)를 래치한다. 제8 래치(Lt8)는 제8 래치 클럭 신호(CK8)에 응답하여 제3 그린 영상 신호(G3)를 래치한다. 제9 래치(Lt9)는 제9 래치 클럭 신호(CK9)에 응답하여 제3 블루 영상 신호(G3)를 래치한다. 마찬가지로, 제3 레드, 그린, 블루 영상 신호들(R3, G3, B3)은 타이밍 컨트롤러(100)에서 제공되는 영상 신호들(R'G'B')에 포함될 수 있다. 제7 내지 제9 래치들(Lt7~Lt9)은 제3 래치 출력 신호(MCK)에 기반하여, 제7 내지 제9 디지털 영상 신호들(DA7~DA9)을 동시에 출력할 수 있다.

도 6은 도 4의 지연 신호에 따른 래치 출력 신호들 간의 위상차를 보여주는 표이다.

도 4 내지 도 6을 참조하면, 타이밍 컨트롤러(100, 도1 참조)는 화소들에 인가되는 데이터 전압들의 충전율 상태에 기반하여 지연 신호(Ts)를 생성할 수 있다.

자세하게, 타이밍 컨트롤러(100)는 논리값 "00" 내지 "11"들 중 어느 하나의 논리값을 갖는 지연 신호(Ts)를 클럭 조절부(413)에 출력할 수 있다. 이 경우, 클럭 조절부(413)는 논리값 "00" 내지 "11"의 지연 신호(Ts)에 응답하여, 래치 출력 신호들 간의 위상차를 제1 내지 제4 위상차들(P1~P4) 중 어느 하나로 결정할 수 있다. 여기서, 제1 위상차(P1)로부터 제4 위상차(P4)로 갈수록 래치 출력 신호들 간의 위상차가 커질 수 있다. 즉, 논리값 "00"을 갖는 지연 신호(Ts)에 따른 래치 출력 신호들 간의 위상차가 가장 작으며, 논리값 "11"을 갖는 지연 신호(Ts)에 따른 래치 출력 신호들 간의 위상차가 가장 크다.

도 7 내지 도 9는 타이밍 컨트롤러로부터 제공된 출력 제어 신호에 기반한 래치 출력 신호들의 활성화 순서를 보여주는 타이밍도이다.

도 7은 본 발명의 실시 예에 따른 제1 방향에 기반한 래치 출력 신호의 타이밍도이다. 도 8은 본 발명의 다른 실시 예에 따른 제2 방향에 기반한 래치 출력 신호의 타이밍도이다. 도 9는 본 발명의 다른 실시 예에 따른 제3 방향에 기반한 래치 출력 신호의 타이밍도이다.

본 발명의 설명에 따르면, 출력 개시 신호(Rs)는 복수의 래치 출력 신호들의 동작을 제어하는 신호일 수 있다. 또한, 출력 개시 신호(Rs)는 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)의 동작을 제어하는 것으로 설명된다. 한편, 도 7 내지 도 9를 통해서, 출력 개시 신호(Rs)가 한 번 활성화 되는 것으로 설명되지만, 이에 한정되지 않는다. 출력 개시 신호(Rs)는 한 행의 박막 트랜지스터들이 턴-온 되는 1 수평 주기(1H) 동안, 복수의 활성화 상태들을 가질 수 있다. 즉, 1 수평 주기(1H) 동안, 도 7 내지 도 9에 도시된 타이밍이 반복될 수 있다.

먼저, 도 4 및 도 5 및 도 7을 참조하면, 데이터 집적회로는(410_k)은 제1 방향에 기반하여, 제1 내지 제3 래치 그룹들(U1~U3)의 래치들로부터 데이터 전압들을 출력할 수 있다. 여기서, 제1 방향은 게이트 구동회로(200)와 인접한 방향으로부터 먼 방향으로 진행될 수 있다. 클럭 조절부(413)는 이러한 제1 방향의 출력 제어 신호(Vd)에 응답하여 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)을 순차적으로 출력할 수 있다.

자세하게, 제1 구간(t1)에서, 출력 개시 신호(Rs)가 활성화 레벨로 천이된다.

제2 구간(t2)에서, 출력 개시 신호(Rs)의 활성화 레벨에 응답하여, 제1 래치 출력 신호(MCK1)가 활성화 레벨로 천이된다. 이 경우, 제1 래치 그룹(U1)에 포함된 제1 내지 제3 래치부들(Lt1~Lt3)은 제1 래치 출력 신호(MCK1)에 응답하여 제1 내지 제3 디지털 영상 신호들(DA1~DA3)을 동시에 출력한다. 또한, 출력 개시 신호(Rs)는 첫 번째 래치 출력 신호, 즉 제1 래치 출력 신호(MCK1)가 활성화된 이후, 소정 시간이 지나 비활성화 레벨로 천이된다.

제3 구간(t3)에서, 제1 래치 출력 신호(MCK1)가 비활성화 레벨로 천이되며, 제2 래치 출력 신호(MCK2)가 활성화 레벨로 천이된다. 이 경우, 제2 래치 그룹(U2)에 포함된 제4 내지 제6 래치부들(Lt4~Lt6)은 제2 래치 출력 신호(MCK2)에 응답하여 제4 내지 제6 디지털 영상 신호들(DA4~DA6)을 동시에 출력한다.

제4 구간(t4)에서, 제2 래치 출력 신호(MCK2)가 비활성화 레벨로 천이되며, 제3 래치 출력 신호(MCK3)가 활성화 레벨로 천이된다. 이 경우, 제3 래치 그룹(U3)에 포함된 제7 내지 제9 래치부들(Lt7~Lt9)은 제3 래치 출력 신호(MCK3)에 응답하여 제7 내지 제9 디지털 영상 신호들(DA7~DA9)을 동시에 출력한다.

상술된 바와 같이, 제1 내지 제3 래치 그룹들(U1~U3)은 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)에 따라, 제1 방향을 기반으로 디지털 영상 신호들을 순차적으로 출력할 수 있다.

또한, 상술된 바와 같이, 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)은 서로 180도의 위상차를 갖는 것으로 설명되었으나, 지연 신호(Ts)에 응답하여 래치 출력 신호들 간의 위상차는 조절될 수 있다.

도 4 및 도 5 및 도 8을 참조하면, 데이터 집적회로는(410_k)은 제2 방향에 기반하여, 제1 내지 제3 래치 그룹들(U1~U3)의 데이터 전압들을 출력할 수 있다. 여기서, 제2 방향은 게이트 구동회로(200)에 먼 방향으로부터 인접한 방향으로 진행될 수 있다. 클럭 조절부(413)는 이러한 제2 방향의 출력 제어 신호(Vd)에 응답하여 제3 내지 제1 래치 출력 신호들(MCK3~MCK1)을 순차적으로 출력할 수 있다.

이 경우, 제3 래치 그룹(U3)으로부터 제7 내지 제9 디지털 영상 신호들(DA7~DA9)이 동시에 출력된 후, 제2 래치 그룹(U2)으로부터 제4 내지 제6 디지털 영상 신호들(DA4~DA6)이 동시에 출력된다. 이 후, 제1 래치 그룹(U1)으로부터 제1 내지 제3 디지털 영상 신호들(DA1~DA3)이 동시에 출력된다.

즉, 도 8에 도시된 타이밍도는 도 7에 도시된 타이밍도와 비교하여, 서로 반대되는 방향으로 디지털 영상 신호들이 출력될 수 있다. 즉, 도 7의 데이터 집적회로는 게이트 구동회로(200, 도1 참조)에 인접한 화소들부터 먼 화소들 순으로 데이터 전압들을 제공한다. 이와 반대로, 도 8의 데이터 집적회로는 게이트 구동회로(200)와 먼 화소들부터 인접한 화소들 순으로 데이터 전압들을 출력한다.

도 4 및 도 5 및 도 10을 참조하면, 데이터 집적회로는(410_k)은 제3 방향에 기반하여, 제1 내지 제3 래치 그룹들(U1~U3)의 디지털 영상 신호들을 출력할 수 있다. 여기서, 제3 방향은 데이터 집적회로(410_k)의 양 끝단으로부터 중심부를 향하는 방향일 수 있다. 클럭 조절부(413)는 이러한 제3 방향의 출력 제어 신호(Vd)에 응답하여 제1 내지 제3 래치 출력 신호들(MCK1~MCK3)을 출력할 수 있다. 즉, 제1 내지 제3 래치 그룹들(MCK1~MCK3) 중 적어도 한 쌍의 래치 그룹들(MCK1, MCK3)은 서로 같은 위상을 갖는 래치 출력 신호에 응답하여, 해당 디지털 영상 신호들을 동시에 출력한다.

이 경우, 클럭 조절부(413)는 제3 방향의 출력 제어 신호(Vd)에 따라, 제1 및 제3 래치 출력 신호들(MCK1, MCK3)을 동시에 활성화 레벨로 천이시킨다. 이 후, 클럭 조절부(413)는 제1 및 제3 래치 출력 신호들(MCK1, MCK3)이 비활성화 레벨로 천이됨에 따라, 제2 래치 출력 신호(MCK2)를 활성화 레벨로 천이시킨다. 그 결과, 데이터 집적회로(410_k)의 양 끝단으로부터 중심부를 향하도록 데이터 전압들이 화소들에 출력될 수 있다.

그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 래치부(412)는 데이터 집적회로(410_k)의 중심부를 기준으로 좌측 또는 우측의 일 지점을 향하도록 양 끝단으로부터 상술된 일 지점을 향해 디지털 영상 신호들을 출력할 수 있다. 즉, 래치부(412)는 클럭 조절부(413)로부터 출력되는 래치 출력 신호들에 기반하여, 디지털 영상 신호들의 출력 타이밍을 다양하게 조절할 수 있다.

상술된 바와 같이, 데이터 집적회로(410_k)은 하나의 게이트 라인에 연결된 화소들에 영상을 표시하기 위한 데이터 전압들을 동시에 인가하는 것이 아닌 개별적으로 인가할 수 있다. 또한, 도 7 내지 도 9를 통해, 데이터 집적회로가 제1 내지 제3 방향에 따라 데이터 전압들을 출력하는 것으로 설명되었지만, 이에 한정되지 않는다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 타이밍 컨트롤러 411: 쉬프트 레지스터
200: 게이트 구동회로 412: 래치부
300: 인쇄회로기판 413: 클럭 조절부
400: 데이터 구동회로 414: 디지털-아날로그 변환기
410: 데이터 집적회로 415: 출력 버퍼부
420: 연성회로기판
500: 표시패널

Claims (16)

1. 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터;
   상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들에 응답하여 복수의 디지털 영상 신호들을 출력하는 래치부;
   메인 클럭 신호를 수신하고, 상기 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부; 및
   상기 래치부로부터 상기 디지털 영상 신호들을 제공받아, 데이터 전압들로 변환하는 디지털-아날로그 변환기를 포함하고,
   상기 래치부는 제1, 제2, 및 제3 래치 그룹들을 포함하고, 상기 제1, 제2, 및 제3 래치 그룹들 각각은 복수 개의 래치들을 포함하고,
   상기 제1, 제2, 및 제3 래치 그룹들 각각은 상기 래치 출력 신호들 중 대응하는 래치 출력 신호에 응답하여 상기 디지털 영상 신호들 중 대응하는 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 동시에 출력하고,
   상기 래치 출력 신호들은 제1, 제2, 및 제3 래치 출력 신호들을 포함하고,
   제1 구간 동안 상기 제1 및 제3 래치 그룹들은 상기 제1 및 제3 래치 출력 신호들에 응답하여 상기 제1 및 제3 래치 그룹들에 래치된 디지털 영상 신호들을 동시에 상기 디지털-아날로그 변환기에 출력하고,
   상기 제1 구간과 다른 제2 구간동안 상기 제2 래치 그룹은 상기 제2 래치 출력 신호에 응답하여 상기 제2 래치 그룹에 래치된 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 출력하는 데이터 집적회로.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 제 1 항에 있어서,
   상기 클럭 조절부는 외부의 출력 제어 신호에 응답하여 상기 래치 출력 신호들 각각의 활성화 상태를 결정하는 데이터 집적회로.
7. 제 6 항에 있어서,
   상기 클럭 조절부는 상기 출력 제어 신호에 응답하여, 상기 래치 출력 신호들이 순차적으로 활성화되도록 제어하는 데이터 집적회로.
8. 제 6 항에 있어서,
   상기 클럭 조절부는 상기 출력 제어 신호에 응답하여, 상기 래치 출력 신호들 중 상기 적어도 한 쌍의 래치 출력 신호들이 동시에 활성화되도록 제어하는 데이터 집적회로.
9. 제 1 항에 있어서,
   상기 클럭 조절부는 외부의 지연 신호에 응답하여, 상기 래치 출력 신호들 간의 위상차를 조절하는 데이터 집적회로.
10. 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터;
    상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들 중 대응하는 래치 출력 신호에 응답하여 상기 래치된 영상 신호들 중 대응하는 래치된 영상 신호들을 출력하는 래치부;
    메인 클럭 신호를 수신하고, 상기 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부; 및
    상기 래치부로부터 상기 래치된 영상 신호들을 제공받아, 데이터 전압들로 변환하는 디지털-아날로그 변환기를 포함하고,
    상기 래치부는 제1, 제2, 및 제3 래치 그룹들을 포함하고, 상기 제1, 제2, 및 제3 래치 그룹들 각각은 복수 개의 래치들을 포함하고,
    상기 제1, 제2, 및 제3 래치 그룹들 각각은 상기 래치 출력 신호들 중 대응하는 래치 출력 신호에 응답하여 상기 디지털 영상 신호들 중 대응하는 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 동시에 출력하고,
    상기 래치 출력 신호들은 제1, 제2, 및 제3 래치 출력 신호들을 포함하고,
    제1 구간 동안 상기 제1 및 제3 래치 그룹들은 상기 제1 및 제3 래치 출력 신호들에 응답하여 상기 제1 및 제3 래치 그룹들에 래치된 디지털 영상 신호들을 동시에 상기 디지털-아날로그 변환기에 출력하고,
    상기 제1 구간과 다른 제2 구간동안 상기 제2 래치 그룹은 상기 제2 래치 출력 신호에 응답하여 상기 제2 래치 그룹에 래치된 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 출력하는 데이터 집적회로.
11. 메인 클럭 신호를 출력하는 타이밍 컨트롤러; 및
    상기 메인 클럭 신호에 기반하여 복수의 데이터 전압들을 출력하는 복수의 데이터 집적회로들을 포함하는 데이터 구동회로를 포함하며,
    각 데이터 집적회로는,
    복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터;
    상기 래치 클럭 신호들에 응답하여 복수의 영상 신호들을 래치하고, 복수의 래치 출력 신호들에 응답하여 복수의 디지털 영상 신호들을 출력하는 래치부;
    상기 메인 클럭 신호를 수신하고, 상기 메인 클럭 신호를 적어도 일부가 다른 구간에서 활성화되는 상기 래치 출력 신호들로 분주하고, 상기 분주된 래치 출력 신호들을 상기 래치부에 출력하는 클럭 조절부; 및
    상기 래치부로부터 상기 디지털 영상 신호들을 제공받아, 데이터 전압들로 변환하는 디지털-아날로그 변환기를 포함하고,
    상기 래치부는 제1, 제2, 및 제3 래치 그룹들을 포함하고, 상기 제1, 제2, 및 제3 래치 그룹들 각각은 복수 개의 래치들을 포함하고,
    상기 제1, 제2, 및 제3 래치 그룹들 각각은 상기 래치 출력 신호들 중 대응하는 래치 출력 신호에 응답하여 상기 디지털 영상 신호들 중 대응하는 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 동시에 출력하고,
    상기 래치 출력 신호들은 제1, 제2, 및 제3 래치 출력 신호들을 포함하고,
    제1 구간 동안 상기 제1 및 제3 래치 그룹들은 상기 제1 및 제3 래치 출력 신호들에 응답하여 상기 제1 및 제3 래치 그룹들에 래치된 디지털 영상 신호들을 동시에 상기 디지털-아날로그 변환기에 출력하고,
    상기 제1 구간과 다른 제2 구간동안 상기 제2 래치 그룹은 상기 제2 래치 출력 신호에 응답하여 상기 제2 래치 그룹에 래치된 디지털 영상 신호들을 상기 디지털-아날로그 변환기에 출력하는 표시장치.
12. 삭제
13. 삭제
14. 제 11 항에 있어서,
    상기 타이밍 컨트롤러는 지연 신호를 더 출력하되,
    상기 클럭 조절부는 상기 지연 신호에 응답하여, 상기 래치 출력 신호들 간의 위상차를 조절하는 표시장치.
15. 삭제
16. 제 11 항에 있어서,
    상기 클럭 조절부는 상기 각 데이터 집적회로의 양 끝단으로부터 상기 각 데이터 집적회로의 중심부를 기준으로 좌측 또는 우측의 일 지점을 향하도록 상기 래치 출력 신호들을 출력하는 표시장치.
    
    
    
    

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