KR20150016010A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 제1 방향으로 신장된 복수의 게이트 라인들과, 제2 방향으로 신장된 복수의 데이터 라인들과, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 그리고 외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 대응하는 킥백 보상 값이 반영된 상기 데이터 신호를 출력한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 표시 품질이 향상된 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속`되어야 한다. 그러나, 표시 패널의 제조 공정의 문제로 인해 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스 때문에 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압에 왜곡이 생길 수 있다. 즉, 데이터 드라이버로부터 출력된 계조 전압과 액정 커패시터 및 스토리지 커패시터에 인가된 실제 계조 전압 간의 차가 발생할 수 있다. 이와 같이 왜곡된 전압을 킥백(kickback) 전압이라 한다. 킥백 전압이 커질수록 그리고 표시 패널 내 박막 트랜지스터들 간의 킥백 전압들의 편차가 커질수록 표시 패널에 표시되는 영상의 품질은 저하된다.
한편, 표시 패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라서 게이트 드라이버로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발생하고, 게이트 신호의 파형도 완만하게 변화된다. 이러한 경우, 게이트 드라이버로부터 먼 곳에 위치한 픽셀에서의 킥백 전압은 게이트 드라이버와 근접하게 위치한 픽셀에서의 킥백 전압보다 낮아진다. 킥백 전압에 따라서 액정 커패시터의 충전율이 달라지므로 화질이 불균일해지는 현상이 발생한다.
따라서 본 발명은 표시 영상의 품질이 향상된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 제1 방향으로 신장된 복수의 게이트 라인들과, 제2 방향으로 신장된 복수의 데이터 라인들과, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 그리고 외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 대응하는 킥백 보상 값이 반영된 상기 데이터 신호를 출력한다.
이 실시예에 있어서, 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리 및 상기 영상 신호에 대응하는 킥백 보상 신호를 저장하는 메모리를 더 포함하고, 상기 타이밍 컨트롤러는, 상기 메모리에 저장된 상기 킥백 보상 신호를 상기 데이터 신호로서 출력한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 외부로부터 입력되는 영상 신호에 응답해서 상기 메모리에 저장된 상기 킥백 보상 신호를 독출하는 킥백 보상부를 포함하며, 상기 킥백 보상 신호를 상기 데이터 신호로서 상기 데이터 드라이버로 제공한다.
이 실시예에 있어서, 상기 메모리는, 상기 복수의 데이터 라인들 중 상기 제1 방향으로 소정 거리마다 위치한 기준 데이터 라인들 및 상기 영상 신호에 대응하는 복수의 킥백 보상 신호들을 저장한다.
이 실시예에 있어서, 상기 킥백 보상부는, 상기 기준 데이터 라인들을 제외한 나머지 데이터 라인들에 대응하는 데이터 신호들은 인접한 두 개의 기준 데이터 라인들에 대응하는 킥백 보상 신호들을 이용한 보간에 의해서 계산한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 킥백 보상부로부터 출력되는 상기 킥백 보상 신호의 색 특성을 보상하는 색 특성 보상부, 및 상기 색 특성 보상부로부터 출력되는 현재 신호와 이전 신호의 차에 대응하는 응답 속도 보상된 신호를 상기 데이터 신호로서 출력하는 응답 속도 보상부를 더 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 반비례하는 상기 킥백 보상 값이 반영된 상기 데이터 신호를 출력한다.
이와 같은 본 발명의 표시 장치의 타이밍 컨트롤러는, 게이트 드라이버와 데이터 라인의 거리에 따라서 킥백 전압을 보상한 데이터 신호를 출력함으로써 표시 영상의 품질이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 2 및 도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 4는 표시 패널 내 픽셀의 위치에 따른 킥백 전압의 변화를 보여주는 도면이다.
도 5는 도 1에 도시된 표시 장치의 회로 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 제어부의 구체적인 구성을 보여주는 블록도이다.
도 7은 도 6에 도시된 메모리에 저장되는 룩업 테이블을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 9는 도 8에 도시된 게이트 구동 회로의 구체적인 구성 예를 보여주는 블록도이다.
도 10은 제1 방향의 킥백 전압 변화 및 제2 방향의 킥백 전압 변화를 보상할 수 있는 룩업 테이블들을 보여주는 도면이다.
도 11은 표시 장치의 제작 방법을 보여주는 플로우차트이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 인쇄 회로 기판(120), 제어부(130), 복수의 데이터 구동 회로들(141-148) 및 게이트 구동 회로들(161-166)을 포함한다.
표시 패널(110)은 복수의 픽셀들(PX)이 구비된 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 영상이 표시되지 않는 영역이다. 표시 패널(110)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.
인쇄 회로 기판(120)은 표시 패널(110)을 구동하기 위한 다양한 회로를 포함할 수 있다. 인쇄 회로 기판(120)은 제어부(130)와 데이터 구동 회로들(141-146) 및 게이트 구동 회로들(161-166)에 연결되기 위한 다수의 배선들을 포함할 수 있다.
제어부(130)는 케이블(135)을 통해 인쇄 회로 기판(120)과 전기적으로 연결된다. 다른 실시예에서, 제어부(130)는 인쇄 회로 기판(120) 상에 직접 실장될 수 있다.
제어부(130)는 케이블(135)을 통해 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 구동 회로들(141-146)로 제공하고, 제2 제어 신호(CONT2)를 게이트 구동 회로들(161-166)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호, 출력 인에이블 신호 및 게이트 펄스 신호 등을 포함할 수 있다.
복수의 데이터 구동 회로들(141-146) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 드라이버 집적 회로(151-156)가 각각 실장된다. 데이터 드라이버 집적 회로들(151-156) 각각은 제어부(130)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 드라이버 집적 회로들(151-156)은 인쇄 회로 기판(120) 상에 배치되는 것이 아니라 표시 패널(110) 상에 직접 실장될 수도 있다. 데이터 드라이버 집적 회로들(151-156) 각각은 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들을 구동한다.
복수의 데이터 구동 회로들(141-146)은 표시 패널(110)의 제1측에 제1 방향(X)으로 순차적으로 배열된다. 게이트 구동 회로들(161-166)은 표시 패널(110)의 제2측에 배열된다.
게이트 구동 회로들(161-166)은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다. 다른 실시예에서, 게이트 구동 회로들(161-166)은 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(160)의 비표시 영역(NAR)에 집적될 수 있다.
게이트 구동 회로들(161-166) 중 일부의 게이트 구동 회로들(161-163)은 표시 패널(110)의 제2측에 제2 방향(X2)으로 순차적으로 배열되고, 다른 일부의 게이트 구동 회로들(164-166)은 게이트 구동 회로들(161-163)과 마주보도록 표시 패널(110)의 제3측에 제2 방향(X2)으로 순차적으로 배열된다.
게이트 구동 회로들(161-166)은 제어부(130)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다. 하나의 게이트 라인에 게이트 온 전압(VON)이 인가된 동안 이에 연결된 한 행의 박막 트랜지스터가 턴 온되고, 이때 데이터 드라이버 집적 회로들(151-156)은 데이터 신호(DATA)에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)에 공급된 데이터 구동 신호들은 턴 온된 박막 트랜지스터를 통해 해당 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간을 수평 주기(horizontal period)' 또는 'H'라고 한다.
도 2 및 도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다. 도 2는 게이트 구동 회로들과 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있고, 도 3은 게이트 구동 회로들로부터 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있다.
도 2 및 도 3을 참조하면, 게이트 구동 회로들 (161-166, 도 1에 도시됨)로부터 발생된 게이트 신호(Gi)는 게이트 라인(GLi)을 통해 전송된다. 예컨대, 게이트 구동 회로(161)로부터 출력된 게이트 신호(Gi)는 게이트 구동 회로(161)로부터 제1 방향(X1)으로 멀리 떨어진 데이터 라인(DLk)과 연결된 픽셀로 제공될 때 소정 시간 지연될 뿐만 아니라 라이징 에지 및 폴링 에지가 곡선 형태로 변화됨을 알 수 있다. 게이트 신호(Gi)의 파형이 변화됨에 따라서 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스의 양이 픽셀의 위치에 따라서 다르게 될 수 있다.
도 4는 표시 패널 내 픽셀의 위치에 따른 킥백 전압의 변화를 보여주는 도면이다.
도 1 및 도 4를 참조하면, 표시 패널(110) 내 소정의 게이트 라인(GLi)과 연결된 픽셀들 중 게이트 구동 회로들(161-166)과 인접한 픽셀(PX1)의 킥백 전압(VKB)이 게이트 구동 회로들(161-166)로부터 멀리 떨어진 픽셀(PX)의 킥백 전압(VKB)보다 높다.
그러므로 데이터 드라이버 집적 회로들(151-156)이 동일한 데이터 신호를 데이터 라인들(DL1~DLm)로 제공하더라도 픽셀의 위치에 따라서 킥백 전압(VKB)이 다르다면 픽셀 내 액정 커패시터의 충전율이 달라지게 된다. 예컨대, 게이트 구동 회로들(161-166)과 멀리 떨어진 픽셀(PXk) 보다 제1 방향(X1)으로 인접한 픽셀(PX1)의 충전율은 저하된다.
도 5는 도 1에 도시된 표시 장치의 회로 구성을 보여주는 도면이다.
도 5를 참조하면, 표시 장치(110)는 표시 패널(110), 제어부(130), 데이터 드라이버(140) 및 게이트 드라이버들(160a, 160b)를 포함한다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 서브 픽셀들(PX)을 포함한다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다. 각 서브 픽셀(PX)은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터(T1)와 이에 연결된 액정 커패시터(crystal capacitor, CLC) 및 스토리지 커패시터(storage capacitor, CST)를 포함한다.
제어부(130)는 타이밍 컨트롤러(131) 및 메모리(132)를 포함한다. 타이밍 컨트롤러(131)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(131)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 드라이버(140)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버들(160a, 160b)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호, 출력 인에이블 신호 그리고 게이트 펄스 신호를 포함할 수 있다. 타이밍 컨트롤러(131)는 메모리(132)를 참조하여 킥백 보상 값이 반영된 데이터 신호(DATA)를 데이터 드라이버(140)로 제공한다. 제어부(130)는 표시 장치(100)의 동작에 필요한 전압들을 발생하는 전압 발생기를 더 포함할 수 있다.
게이트 드라이버들(160a, 160b)은 타이밍 컨트롤러(131)로부터의 제2 제어 신호(CONT2) 에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 게이트 드라이버(160a)는 도 1에 도시된 게이트 구동 회로들(161-163)을 포함하고, 게이트 드라이버(160b)는 도 1에 도시된 게이트 구동 회로들(164-166)을 포함한다.
데이터 드라이버(140)는 타이밍 컨트롤러(131)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 따라서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
도 6은 도 5에 도시된 제어부의 구체적인 구성을 보여주는 블록도이다.
도 6을 참조하면, 타이밍 컨트롤러(131)는 입력 인터페이스(210), 킥백 보상부(220), 색 특성 보상부(230), 응답 특성 보상부(240) 및 출력 인터페이스(250)를 포함한다.
입력 인터페이스(210)는 외부로부터 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 예컨대, 입력 인터페이스(210)는 LVDS(Low voltage differential signaling) 방식의 신호를 TTL(Trasistor to Transistor Logic) 신호로 변환한다.
킥백 보상부(220)는 입력 인터페이스(210)를 통해 수신된 영상 신호(RGB)를 킥백 보상값이 반영된 킥백 보상 신호로 출력한다. 메모리(132)는 영상 신호(RGB)와 영상 신호(RGB)가 표시될 픽셀(PX)의 위치에 대응하는 킥백 보상 신호들을 저장한다. 메모리(132)에 저장되는 킥백 보상 신호들은 룩업 테이블 형태로 저장될 수 있다. 킥백 보상부(220)는 메모리(132)를 참조하여 영상 신호(RGB)를 킥백 보상 신호로 변환해서 출력한다.
색 특성 보상부(230)는 킥백 보상부(220)로부터 출력되는 킥백 보상 신호의 색 특성을 향상시키기 위한 ACC(Accurate Color Capture) 방식의 보상을 수행한다. ACC(Accurate Color Capture) 방식은 영상 신호의 비트 수를 증가시키지 않고도 표시 가능한 계조 수를 증가시키는 기술이다.
응답 특성 보상부(240)는 표시 패널(110)에 표시되는 영상의 응답 속도를 향상시키기 위한 DCC(Dynamic Capacitance Capture) 기능을 수행한다. 응답 특성 보상부(240)는 색 특성 보상부(230)로부터 출력되는 현재 신호와 이전 신호의 차에 대응하는 응답 속도 보상된 신호를 데이터 신호(DATA)로서 출력한다. 데이터 신호(DATA)는 출력 인터페이스(250)를 통해 도 5에 도시된 데이터 드라이버(140)로 제공된다.
도 7은 도 6에 도시된 메모리에 저장되는 룩업 테이블을 예시적으로 보여주는 도면이다.
도 7을 참조하면, 룩업 테이블(LUT)의 세로 방향은 영상 신호(RGB)의 계조값이고, 가로 방향은 영상 신호(RGB)가 표시될 픽셀(PX)의 제1 방향(X1)의 위치이다. 즉, 룩업 테이블(LUT)은 영상 신호(RGB)가 표시될 픽셀(PX)의 제1 방향(X1)의 위치에 따라서 영상 신호(RGB)를 킥백 보상 신호로 변환하기 위한 테이블이다.
영상 신호(RGB)가 표시될 픽셀(PX)의 제1 방향(X1)의 위치는 데이터 라인들(DL1-DLm) 중 픽셀이 연결된 데이터 라인으로 나타낼 수 있다.
이 실시예에서, 도 5에 도시된 표시 패널(110)의 데이터 라인들(DL1-DLm)의 수는 1920 개인 것으로 가정하고, 룩업 테이블(LUT)은 데이터 라인들(DL1-DL1920) 중 5 개의 기준 데이터 라인들(DL1, DL480, DL960, DL1440, DL1920)에 연결되는 픽셀들의 킥백 보상 신호만을 포함한다. 도 6에 도시된 킥백 보상부(220)는 데이터 라인들(DL1-DL1920) 중 5 개의 기준 데이터 라인들(DL1, DL480, DL960, DL1440, DL1920)을 제외한 다른 데이터 라인들에 연결된 픽셀의 킥백 보상 신호는 인접한 두 개의 기준 데이터 라인들의 킥백 보상 신호들을 이용하여 보간 방식으로 구할 수 있다.
예컨대, 외부로부터 입력된 영상 신호(RGB)의 계조값이 128일 때 데이터 라인(DL550)과 연결된 픽셀의 킥백 보상 신호를 구하기 위해서 킥백 보상부(220)는 메모리(132)에 저장된 룩업 테이블(LUT)로부터 인접한 기준 데이터 라인들(DL480, DL960)의 킥백 보상 신호들(140, 128)을 독출한다. 킥백 보상부(220)는 독출된 킥백 보상 신호들(140, 128)을 이용하여 보간 방식으로 데이터 라인(DL550)과 연결된 픽셀의 킥백 보상 신호를 구할 수 있다.
도 7에 도시된 예에서, 영상 신호(RGB)의 계조값이 128인 경우, 기준 데이터 라인(DL1)과 연결된 픽셀로 제공되는 킥백 보상 신호는 160이고, 기준 데이터 라인(DL960)과 연결된 픽셀로 제공되는 킥백 보상 신호는 128이다. 즉, 게이트 드라이버들(160a, 160b)과 근접한 픽셀로 제공되는 킥백 보상 신호가 게이트 드라이버들(160a, 160b)로부터 멀리 떨어진 픽셀로 제공되는 킥백 보상 신호보다 높은 계조값을 갖는다. 따라서, 앞서 도 4에서 설명된 바와 같이, 게이트 드라이버들(160a, 160b)과 근접한 픽셀의 킥백 전압이 게이트 드라이버들(160a, 160b)로부터 멀리 떨어진 픽셀의 킥백 전압보다 높아서 충전률이 저하되는 것을 보상할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 8을 참조하면, 표시 장치(300)는 표시 패널(310), 인쇄 회로 기판(320), 제어부(330), 복수의 데이터 구동 회로들(341-348) 및 게이트 구동 회로들(360a, 360b)을 포함한다.
표시 패널(310)은 복수의 픽셀들(PX)이 구비된 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 영상이 표시되지 않는 영역이다. 표시 패널(310)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.
인쇄 회로 기판(320)은 표시 패널(310)을 구동하기 위한 다양한 회로를 포함할 수 있다. 인쇄 회로 기판(320)은 제어부(330)와 데이터 구동 회로들(341-346) 및 게이트 구동 회로들(360a, 360b)에 연결되기 위한 다수의 배선들을 포함할 수 있다.
제어부(330)는 케이블(335)을 통해 인쇄 회로 기판(320)과 전기적으로 연결된다. 다른 실시예에서, 제어부(330)는 인쇄 회로 기판(320) 상에 직접 실장될 수 있다.
제어부(330)는 케이블(335)을 통해 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 구동 회로들(341-146)로 제공하고, 제2 제어 신호(CONT2)를 게이트 구동 회로들(360a-360b)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호, 출력 인에이블 신호 및 게이트 펄스 신호 등을 포함할 수 있다.
복수의 데이터 구동 회로들(341-346) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 드라이버 집적 회로(351-356)가 각각 실장된다. 데이터 드라이버 집적 회로들(351-356) 각각은 제어부(330)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 드라이버 집적 회로들(351-356)은 인쇄 회로 기판(320) 상에 배치되는 것이 아니라 표시 패널(310) 상에 직접 실장될 수도 있다. 데이터 드라이버 집적 회로들(351-356) 각각은 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들을 구동한다. 복수의 데이터 구동 회로들(341-346)은 표시 패널(110)의 제1측에 제1 방향(X)으로 순차적으로 배열된다.
게이트 구동 회로들(360a, 360b)은 비정질-실리콘 스위칭 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(160)의 비표시 영역(NAR)에 집적된다. 게이트 구동 회로들(160a, 160b)은 표시 패널(310)의 표시 영역(DA)을 사이에 두고 표시 패널(310)의 제2측 및 제3측에 각각 배열된다.
도 9는 도 8에 도시된 게이트 구동 회로의 구체적인 구성 예를 보여주는 블록도이다.
도 9를 참조하면, 게이트 구동 회로(360a)는 서로 종속적으로 연결된 복수의 스테이지(SRC1~SRCn+1)를 포함한다. 각 스테이지는 제1 입력 단자(IN1), 제2 입력단자(IN2), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다. 복수의 스테이지들(SRC1~SRCn+1)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CK)가 입력되고, 제2 클럭 단자(CK2)에는 제2 클럭 신호(CKB)가 입력된다. 단 첫 번째 스테이지(SCR1)의 제1 입력 단자(IN1)에는 스타트 펄스 신호(STV)가 입력된다.
복수의 스테이지들(SRC1~SRCn+1)의 제1 입력 단자(IN1)는 이전단 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 단 첫 번째 스테이지(SCR1)의 제1 입력 단자(IN1)에는 스타트 펄스 신호(STV)가 입력된다.
복수의 스테이지들(SRC1~SRCn+1)의 제2 입력 단자(IN2)는 다음단 스테이지의 출력 단자(OUT)에 전기적으로 연결된다. 단 마지막 스테이지(SCRn+1)의 제2 입력 단자(IN2)에는 스타트 펄스 신호(STV)가 입력된다.
이와 같은 연결 구성을 갖는 게이트 구동 회로(360a) 내 복수의 스테이지들(SRC1~SRCn+1)은 이전단 스테이지의 캐리 단자(CR)의 신호에 응답해서 다음단 스테이지가 동작하므로 복수의 스테이지들(SRC1~SRCn+1)의 출력 단자(OUT)로부터 출력되는 게이트 신호(G1-Gn)에 지연이 발생하고, 표시 패널(310)의 제2 방향(X2)으로 갈수록 지연 시간이 길어지고, 게이트 신호(G1-Gn)의 파형이 완만하게 변화된다.
도 10은 제1 방향의 킥백 전압 변화뿐만 아니라 제2 방향의 킥백 전압 변화를 보상할 수 있는 룩업 테이블들을 보여주는 도면이다.
도 10을 참조하면, 도 6에 도시된 메모리(132)는 복수의 룩업 테이블들(LUT1, LUT2, LUT3, LUT4)을 포함한다. 도 8에 도시된 표시 패널(310)을 제2 방향(X2)으로 4 개의 그룹으로 나누었을 때 룩업 테이블들(LUT1, LUT2, LUT3, LUT4)은 그룹들에 각각 대응한다.
예컨대, 게이트 라인들의 수가 1080이면, 룩업 테이블(LUT1)은 게이트 라인들(GL1~GL270)에 대응하고, 룩업 테이블(LUT2)은 게이트 라인들(GL271~GL540)에 대응하고, 룩업 테이블(LUT3)은 게이트 라인들(GL541~GL810)에 대응하고, 룩업 테이블(LUT1)은 게이트 라인들(GL811~GL1080)에 대응한다.
예컨대, 영상 신호(RGB)가 게이트 라인(GL100)과 연결된 픽셀로 제공될 신호 이면, 킥백 보상부(220)는 룩업 테이블(LUT1)을 참조하여 킥백 보상 신호를 출력한다. 따라서, 도 10에 도시된 룩업 테이블들(LUT1, LUT2, LUT3, LUT4)에 의해서 킥백 보상부(220)는 제1 방향(X1)의 킥백 전압 변화뿐만 아니라 제2 방향(X2)의 킥백 전압 변화를 보상할 수 있다.
도 11은 표시 장치의 제작 방법을 보여주는 플로우차트이다. 설명의 편의를 위하여 앞서 사용된 도 1 내지 도 10이 참조된다.
도 1 및 도 11을 참조하면, 표시 패널(110)을 제작한다(S400). 표시 패널(110)에 구비된 픽셀들의 각 위치에 대응하는 킥백 전압을 검출한다(S410). 킥백 전압의 검출은 픽셀 내 액정 커패시터에 충전되는 전하량을 측정하고, 측정된 전하량에 근거해서 킥백 전압을 계산할 수 있다.
픽셀들의 각 위치에 대응하는 킥백 전압으로부터 도 6에 도시된 메모리(132)에 저장될 룩업 테이블(LUT)을 작성한다. 룩업 테이블(LUT)은 영상 신호(RGB)와 영상 신호(RGB)가 표시될 픽셀(PX)의 위치에 대응하는 킥백 보상 신호들을 저장한다.
표시 장치(100)의 동작을 시뮬레이션한다(S430). 만일 플리커가 발생하였다면(S440), 룩업 테이블(LUT)을 수정하여(S450) 플리커의 발생이 최소화되도록 시뮬레이션 과정(S430)을 다시 수행한다.
이 때, 표시 패널(110)의 제작 단계에서 발생하는 공정 오차 예를 들면, 데이터 라인 및 게이트 라인의 선폭 오차, 박막 트랜지스터의 공정 오차 등에 기인한 픽셀들 간의 킥백 전압 불균형을 보상하도록 룩업 테이블(LUT)을 수정할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 인쇄 회로 기판 130: 제어부
131: 타이밍 컨트롤러 132: 메모리
141-148: 데이터 구동 회로 161-166: 게이트 구동 회로
210: 입력 인터페이스 220: 킥백 보상부
230: 색 특성 보상부 240: 응답 특성 보상부
250: 출력 인터페이스

Claims (7)

  1. 제1 방향으로 신장된 복수의 게이트 라인들과;
    제2 방향으로 신장된 복수의 데이터 라인들과;
    상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과；
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
    데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버; 그리고
    외부로부터 입력되는 제어 신호 및 영상 신호에 응답해서 상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하되;
    상기 타이밍 컨트롤러는,
    상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 대응하는 킥백 보상 값이 반영된 상기 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리 및 상기 영상 신호에 대응하는 킥백 보상 신호를 저장하는 메모리를 더 포함하고,
    상기 타이밍 컨트롤러는, 상기 메모리에 저장된 상기 킥백 보상 신호를 상기 데이터 신호로서 출력하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 외부로부터 입력되는 영상 신호에 응답해서 상기 메모리에 저장된 상기 킥백 보상 신호를 독출하는 킥백 보상부를 포함하며, 상기 킥백 보상 신호를 상기 데이터 신호로서 상기 데이터 드라이버로 제공하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 메모리는,
    상기 복수의 데이터 라인들 중 상기 제1 방향으로 소정 거리마다 위치한 기준 데이터 라인들 및 상기 영상 신호에 대응하는 복수의 킥백 보상 신호들을 저장하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 킥백 보상부는,
    상기 기준 데이터 라인들을 제외한 나머지 데이터 라인들에 대응하는 데이터 신호들은 인접한 두 개의 기준 데이터 라인들에 대응하는 킥백 보상 신호들을 이용한 보간에 의해서 계산하는 것을 특징으로 하는 표시 장치.
  6. 제 3 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 킥백 보상부로부터 출력되는 상기 킥백 보상 신호의 색 특성을 보상하는 색 특성 보상부; 및
    상기 색 특성 보상부로부터 출력되는 현재 신호와 이전 신호의 차에 대응하는 응답 속도 보상된 신호를 상기 데이터 신호로서 출력하는 응답 속도 보상부를 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 반비례하는 상기 킥백 보상 값이 반영된 상기 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.

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