JP5652002B2

JP5652002B2 - 電気泳動表示装置、電気泳動表示装置の駆動方法、コントローラ、電子機器

Info

Publication number: JP5652002B2
Application number: JP2010125917A
Authority: JP
Inventors: 山崎　克則; 克則山崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-11-13
Filing date: 2010-06-01
Publication date: 2015-01-14
Anticipated expiration: 2030-06-01
Also published as: TWI536088B; KR20110053199A; CN104282273B; CN104282273A; US20110115759A1; US9117411B2; CN102063869B; CN102063869A; JP2011123470A; TW201131271A

Description

本発明は、電気泳動表示装置、電気泳動表示装置の駆動方法、コントローラ、電子機器に関するものである。

電気光学装置としての電気泳動表示装置では、新たな表示内容を書き込む前に、保持されている表示内容を消去するようになっており、この表示内容を効率よく消去する方法として、表示された画像成分を形成する画素のみを駆動して画像消去を実行することで、一旦全面を白表示にする反転消去を行うことが知られている。つまり、表示する際に与えられた電位差とは逆方向の電位差を与えて表示内容を消去する（特許文献１）。

特開２００８−２４２３８０号公報

しかしながら、反転消去を行うと、階調を変化させて白になった画素と階調を変化させない画素（初めから白であった画素）との境界に、僅かながら反射率に差異を生じて前画像の輪郭に沿った薄い残像が発生するという問題があった。そこで、画像を更新する際に前画像の残像が残らないように、階調を変化させる画素の周辺にある画素（階調を変化させない画素）にも消去を実行する駆動方法が考えられる。

しかしながら、上述したような画像境界消去を行うには、この境界画素を指定する情報を含んだ画像データを準備しなければならないため、演算用のフレームメモリが必要となり、またコントローラやその上位装置に対する演算処理時間や電力消費の負荷が大きくなっていた。
また、上記の反転消去時の問題点とは別に、電気泳動表示装置では、表示させた画像成分（例えば黒表示部分）を形成する画素が孤立している場合と、互いに隣接している場合とでは表示色（黒色）の濃さが変わることがあり、表示むらが発生するという課題もあった。

本発明は、上記従来技術の問題点に鑑み成されたものであって、消費電力を抑えつつ残像を発生させずに画像を消去することができる機能や、表示むらをなくすことのできる機能を容易に実現できる電気泳動表示装置、電気泳動表示装置の駆動方法、コントローラ、電子機器を提供することを目的の一つとしている。

本発明の電気泳動表示装置は、上記課題を解決するために、行方向に延びる複数の走査線と、列方向に延びる複数のデータ線と、前記走査線とデータ線との交差位置に設けられた複数の画素と、当該複数の画素を配列してなる表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路とを備えた電気泳動表示装置であって、前記画像データ入力回路が、前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を備え、前記画像データが前記表示部に複数階調を含む表示画像を表示させる画像データであり、前記データ補正回路は、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正する。

本発明によれば、入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を備えたことにより、入力対象の画素の周囲の画素の状態を考慮して画素データの書き込みを行うことができる。これにより、加工された画像データを用意しなくとも画像の輪郭を含めた消去用の画像データをデータ補正回路で形成できるため、残像を発生させずに画像を消去することができる機能を容易に実現できる。また、周囲の画素データの配置状況に基づいて画素データを補正できるため、表示むらをなくす機能も容易に実現できる。

また、前記画像データが前記表示部の表示画像を消去させる画像データであり、前記データ補正回路は、入力対象の前記画素データを、その周囲の画素データを用いたブール演算の結果に基づいて補正することが好ましい。

本発明によれば、入力対象の画素データをその周囲の画素データを用いたブール演算の結果に基づいて補正を行うこととしたので、各画素に入力する画素データを条件毎に補正することが可能となる。また、ブール演算を用いた簡単な論理回路により入力対象の画素データの補正を行うことができるので、上位装置の負担を軽減できるとともに、処理時間の短縮が図れて低消費での駆動が可能となる。

また、前記画像データが前記表示部に複数階調を含む表示画像を表示させる画像データであり、前記データ補正回路は、入力対象の前記画素データの階調値を、その周囲の画素データの階調値の算術和に基づいて補正することが好ましい。

本発明によれば、入力対象の画素データの階調値をその周囲の画素データの階調値の算術和に基づいて補正することにより、表示色の濃さが均一となり、表示むらのない表示画像が得られる。

本発明の電気泳動表示装置の駆動方法は、上記課題を解決するために、複数の画素を配列してなる表示部と、前記表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路と、を備え、前記画像データ入力回路が、前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を有する電気泳動表示装置の駆動方法であって、各々の前記画素に対応する前記画素データを前記駆動回路に入力するに際して、入力対象の前記画素に対応する画素データを、前記画像データにおける前記画素データの周囲の画素データの情報に基づいて補正し、補正された前記画素データを前記駆動回路に入力するステップを有し、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正することを特徴とする。
また、入力対象の前記画素データを、当該画素データの周囲の画素データの情報に基づいて反転させることを特徴とする。

本発明によれば、表示画像を消去させる画像データを表示部に入力するに際して、入力対象の画素データをその周囲の画素データの情報に基づいて反転させることとしたので、残像防止に必要な画素を別途全体の画像データを作成することなく簡便に設定でき、電力の消費を抑えることができる。

また、入力対象の前記画素データを、その周囲の画素データを用いたブール演算の結果に基づいて補正することが好ましい。

本発明によれば、入力対象の画素データを、その周囲の画素データを用いたブール演算の結果に基づいて補正することとしたので、各画素に入力する画素データを条件毎に補正することが可能となる。

また、入力対象の前記画素に対応する前記画素データの階調値を、当該画素データの周囲の画素データの階調値に基づいて変更することを特徴とする。

本発明によれば、入力対象の画素に対応する画素データの階調値を、画素データの周囲の画素データの階調値に基づいて変更することとしたので、表示色の濃さが均一となり、表示むらのない表示画像が得られる。

また、同一の前記画像データを用いた複数回の表示動作を行うに際して、入力対象の前記画素に対する書き込み回数を、周囲のデータの情報に基づいて設定することが好ましい。

本発明によれば、同一の画像データを用いた複数回の表示動作を行うに際して、入力対象の画素に対する書き込み回数を、周囲のデータの情報に基づいて設定することとしたので、表示むらが解消されて均一な画像が得られる。また、入力対象の画素全てに対して必要以上に書き込みを行うことがないので、電力の消費が抑えられる。

また、前記周囲の画素データは、少なくとも、入力対象の前記画素データと隣り合って配置された画素データであることが好ましい。

本発明によれば、周囲の画素データは、少なくとも入力対象の画素データと隣り合って配置された画素データであることから、入力対象の画素とその周囲の画素との境界において残像を発生させずに画像を消去することができる。

本発明のコントローラは、複数の画素を配列してなる表示部と、前記表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路と、を備え、前記画像データ入力回路が、前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を有する電気泳動表示装置を制御するためのコントローラであって、各々の前記画素に対応する画素データからなる画像データを前記駆動回路に入力するに際して、入力対象の前記画素に対応する画素データを、前記画像データにおける前記画素データの周囲の画素データの情報に基づいて補正し、補正された前記画素データを前記駆動回路に入力するステップを有し、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正することを特徴とする。

本発明によれば、表示画像を消去させる画像データを表示部に入力する際に、入力対象の画素データをその周囲の画素データの情報に基づいて反転させることとしたので、残像防止に必要な画素を別途全体の画像データを作成することなく簡便に設定でき、電力の消費を抑えることができる。

また、画像データ入力回路を備えることが好ましい。
本発明によれば、画像データ入力回路を備えることにより必要な回路要素とともに１チップ化することができ、別チップあるいは単品で構成されることが多かった従来の構成に比べて、省スペース化を実現することができるとともに、コスト削減を図ることができる。

本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、残像を発生させずに画像を消去する機能や表示むらのない高品質の画像を表示する機能を備えた表示手段を具備した電子機器となる。

第１実施形態に係る電気泳動表示装置の全体構成を示す図。第１実施形態の画素データ入力回路の構成を示す図。第１実施形態の電気泳動表示装置の概略構成を示す回路図。画素回路を示す図。電気泳動表示装置の断面図、マイクロカプセルの断面図。電気泳動素子の動作説明図。画素データ入力回路およびデータ駆動回路の構成を示す図。画像更新に係るフローチャート。第１実施形態に係る駆動方法における画像更新時における表示画像の変化を示す図。画素回路の変形例。第１実施形態の変形例１、２におけるデータ入力回路の構成を示す図。変形例１に係る駆動方法における消去データ入力対象画素を示す図。変形例１に係る他の駆動方法における消去データ入力画素を示す図。第２実施形態の駆動方法における入力対象の画素を示す図。第２実施形態の駆動方法における入力対象の画素の階調値を示す図。第２実施形態の電気泳動表示装置の駆動方法を示すフローチャート。データ補正回路の動作を示すフローチャート。従来の駆動方法における画像更新時における表示部の状態を示す図。従来の駆動方法における表示画像に対応した消去フレームを示す図。第３実施形態の電子ブックリーダーの外観図。第３実施形態の電子ブックリーターの内部構成を示す図。第３実施形態の電子ブックリーダーにおける表示制御回路の内部構成を示す図。電子機器の一例を示す図。電子機器の一例を示す図。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

［第１実施形態］
図１は、本発明の電気光学装置の一実施形態である電気泳動表示装置の全体構成を示している。
電気泳動表示装置（電気光学装置）１００は、図１に示すように、素子基板２と、制御手段としてのコントローラ３と、画像データ入力回路４とを備えている。素子基板２の表面には、表示部５と、その周辺領域に走査線駆動回路６及び駆動手段としてのデータ線駆動回路７とが形成されている。これら走査線駆動回路６及びデータ線駆動回路７には、コントローラ３から直接又は画像データ入力回路４を介して制御信号や画像信号が提供されている。

コントローラ３は、外部装置としてのホストコンピューターＰＣから供給される画像信号や同期信号に基づき、電気泳動表示装置１００を総合的に制御する。ホストコンピューターＰＣから画像データとともに画像の書き込み指示が入力されると、その書き込み指示による入力対象の画像データを画像データ入力回路４へと出力する。

図２は、画像データ入力回路の構成を示す図である。
画像データ入力回路４は、１行分の画素データからなる行データの集合である画像データを入力する駆動回路であって、複数のラインメモリを有した記憶部１４と、データ補正回路１５とを備えている。

記憶部１４は、コントローラ３及びデータ補正回路１５と接続されている。記憶部１４は第１ラインメモリＬＭ１、第２ラインメモリＬＭ２、及び第３ラインメモリＬＭ３を有しており、各ラインメモリＬＭ１，ＬＭ２，ＬＭ３に入力対象の行データを含む連続した複数の行データを保持する。

データ補正回路１５は、ラインメモリＬＭ１、ＬＭ２、ＬＭ３、及びデータ線駆動回路７と接続されており、入力対象の画素データをその周囲の画素データとともに記憶部１４（複数のラインメモリＬＭ１〜ＬＭ３）から読み出し、入力対象の画素データを、周囲の画素データの情報に基づいて補正する。このデータ補正回路１５は、入力対象の画像データに所定の補正を加えてデータ線駆動回路７へと転送する。

図３は、本実施形態に係る電気泳動表示装置１００の概略構成を示す回路図である。
電気泳動表示装置１００は、複数の画素４０が配列された表示部５を有している。表示部５の周辺には、走査線駆動回路６およびデータ線駆動回路７が配置されている。走査線駆動回路６及びデータ線駆動回路７は、それぞれ上記コントローラ３と接続されている。

表示部５には走査線駆動回路６から延びる複数の走査線６６と、データ線駆動回路７から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６は、行方向に延びるｍ本の走査線６６（Ｙ１、Ｙ２、Ｙ３、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図４参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して画素４０に供給する。

データ線駆動回路７は、列方向に延びるｎ本のデータ線６８（Ｘ１、Ｘ２、Ｘ３、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ３の制御のもと、画素４０の各々に対応する画像データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、背景が白の場合の画像データ（画素データ）「０」（白）を規定する場合には、言い換えれば白のままにする場合には、ローレベル（Ｌ）の画像信号を画素４０に供給し、画像データ（画素データ）「１」（黒）を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給する。また、中間階調の画素データを規定する場合にはＬからＨの中間のレベルの画像信号を画素４０に供給する。

図４は、画素４０の回路構成図である。
表示部５の各画素４０には、選択トランジスタ４１、画素電極３５、電気泳動素子３２（電気光学物質層）、共通電極３７、及び保持容量３９が設けられている。
保持容量３９の一方の電極は選択トランジスタ４１のドレインに接続され、他方の電極は容量線Ｃに接続されている。
この画素回路においては、走査線６６が選択されると選択トランジスタ４１がオン状態となり、データ線６８から選択トランジスタ４１を介して画素電極３５に画像信号が入力されるとともに、保持容量３９が充電される。走査線６６が非選択となると選択トランジスタ４１はオフ状態となるが、その後も保持容量３９に蓄えられたエネルギーで電気泳動素子３２の荷電粒子を移動させる。

図５（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。
電気泳動表示装置１００は、素子基板２と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板２の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。

素子基板２は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成された電極である。図示は省略しているが、画素電極３５と素子基板２との間には、図３及び図４に示した走査線６６、データ線６８、選択トランジスタ４１などが形成されている。

一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極（対向電極）３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板２（画素電極３５や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。

図５（ｂ）は、マイクロカプセル２０の模式断面図である。
マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図５（ａ）に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

図６は、電気泳動素子の動作説明図である。図６（ａ）は、画素４０を白表示する場合、図６（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
図６（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図６（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。

なお、図６は、黒粒子が正に、白粒子が負に帯電している場合の動作説明図であるが、必要に応じて、黒粒子を負に、白粒子を正に帯電させてもよい。この場合、上記と同様に電位を供給すると、白表示と黒表示とを反転した表示が得られる。

図７（ａ）は、画像データ入力回路４の構成を及び動作を示す図、図７（ｂ）は、データ線駆動回路７の構成及び動作を示す図である。
画像データ入力回路４は、図７（ａ）に示すように複数のラインメモリＬＭ１，ＬＭ２，ＬＭ３からなる記憶部１４と、データ補正回路１５とを備えている。この画像データ入力回路４は、入力対象の画素４０に対応する画素データを、画像データを構成する画素データの周囲の画素データの情報に基づいて補正し、補正された画素データをデータ線駆動回路７へ供給する回路である。

記憶部１４に備えられた各ラインメモリＬＭ１，ＬＭ２，ＬＭ３は、入力対象の画像データ（すなわち表示画像）における１行分の画素データからなる行データをそれぞれ記憶するものであり、それぞれが少なくとも１行分の画素データを記憶可能な記憶容量を有している。本実施形態の場合、記憶部１４は、入力対象の行データとその前後の行データの合計３行分の行データを保持する構成である。本実施形態においては、コントローラ３から出力される画像データ（連続した複数の行データ）は、データ線駆動回路７へは直接供給されず、第１ラインメモリＬＭ１、第２ラインメモリＬＭ２、第３ラインメモリＬＭ３へと順番に書き込まれて保持される。

図７（ａ）には、ｉ（１≦ｉ≦ｍ）行目の画素データがデータ線駆動回路７に転送されるときの画像データ入力回路４の状態が示されている。第３ラインメモリＬＭ３には入力対象の行データの１行前である（ｉ−１）行目の行データが取り込まれており、第２ラインメモリＬＭ２には入力対象の行データであるｉ行目の行データが取り込まれている。また、第１ラインメモリＬＭ１には入力対象の行データの１行後である（ｉ＋１）行目の行データが取り込まれている。

なお、ｉ行目の次の（ｉ＋１）行目の行データをデータ線駆動回路７に転送する際には、ラインメモリＬＭ１〜ＬＭ３には、それぞれｉ行目、（ｉ＋１）行目、（ｉ＋２）行目の行データが保持された状態となる。すなわち、記憶部１４は、ラインメモリＬＭ１〜ＬＭ３内で行データを順送りすることでデータ線駆動回路７に転送する行データを切り替えるとともに、この順送り動作により空いた第１ラインメモリＬＭ１にコントローラ３から供給される新たな行データを取り込むように構成されている。

データ補正回路１５は、入力対象のｉ行目に属する画素データをその周囲の画素データとともに記憶部１４から読み出し、入力対象の画素データをその周囲の画素データの情報に基づいて補正を行い、データ線駆動回路７に転送する。具体的には、第２ラインメモリＬＭ２に保持されているｉ行目の行データのうち、データ線駆動回路７に転送する画素データ（入力対象の画素データ；例えばｊ番地（列番号）の画素データ）とその周囲の画素データ（例えば、ｉ行目の行データに属するｊ−１番地、ｊ＋１番地の画素データや、（ｉ−１）行目及び（ｉ＋１）行目の行データに属するｊ−１番地、ｊ番地、ｊ＋１番地の画素データ）を用いたブール演算の結果に基づいて補正する。

データ線駆動回路７は、例えば、図７（ｂ）に示すように、シフトレジスタ１７と、ラッチ回路１８と、レベルシフタ１９とを備えている。データ線駆動回路７は、１走査期間（走査線６６の１選択期間）において、データ補正回路１５から転送される補正後の画素データｄを、データ線６８の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の画素データｄを次の走査期間においてレベルシフタ１９により画像信号に変換し、それぞれに対応するデータ線６８に一斉に出力するものである。

具体的に、図７（ｂ）に示すデータ線駆動回路７において、シフトレジスタ１７は走査期間の最初に供給されるデータイネーブル信号ＥＮＢをデータクロックＣＬＫにしたがって転送し、ラッチ信号としてラッチ回路１８に供給する。ラッチ回路１８は、各画素データｄに対応して２段のラッチ回路を備えた構成であり、画素データｄは上記ラッチ信号にしたがって動作する１段目のラッチ回路にラッチされる。２段目のラッチ回路は、１段目のラッチ回路によりラッチされた画素データｄを、データイネーブル信号ＥＮＢにしたがって一斉にラッチする。そして、２段目のラッチ回路にラッチされた画素データｄが、レベルシフタ１９を介して画像信号に変換され、各データ線６８に供給される。

［駆動方法］
次に、電気泳動表示装置１００における画像更新に係る駆動方法について説明する。本実施形態では、一例として、表示部５に「Ａｂ」の画像を表示した後、当該画像を消去して全面白表示とし、その後に所定画像に更新する場合の駆動方法について説明する。

図８は、画像更新に係るフローチャート図である。
本実施形態の画像更新に係るステップは、画像表示ステップＳ１０１と、画像消去ステップＳ１０２と、更新画像表示ステップＳ１０３とを有している。

（画像表示ステップ）
まず、画像表示ステップＳ１０１について説明する。画像表示ステップＳ１０１は、表示部５に画像を表示するステップである。具体的に、本実施形態の画像表示ステップＳ１０１では、図９（ａ）に示す画像Ｐ１を表示部５に表示させる。

図９（ａ）において、画素４０Ａは画像Ｐ１を形成する画素４０であり、画素４０Ｂは画素４０Ａと隣り合って配置された背景を形成する画素４０である。画素４０Ｃは画素４０Ｂと隣り合って配置された背景を形成する画素４０であり、画素４０Ｂに対して画素４０Ａと反対側に位置する画素４０である。なお、図９（ａ）では、符号４０Ａ、４０Ｂ、４０Ｃはそれぞれ１つの画素４０を指し示しているが、画素４０Ａ、４０Ｂ、４０Ｃは、上記条件を満たす複数の画素４０の各々に対応する。したがって、表示部５には、それぞれ複数の画素４０Ａ、４０Ｂ、４０Ｃが含まれる。
また本実施形態の場合、画像Ｐ１が１画素幅の線画からなる文字画像であるため、画素４０Ａは画像Ｐ１を形成する画素であるとともに、画像Ｐ１の輪郭を形成する画素でもある。

画像表示ステップＳ１０１では、少なくともデータ補正回路１５は機能しない。具体的な動作を例示すると、コントローラ３から出力された画像データは、行データ毎に画像データ入力回路４に入力され、各ラインメモリＬＭ１〜ＬＭ３に順送りされる。そして、ある行が選択されている期間内で、当該行に対応する行データ（第２ラインメモリＬＭ２に保持されている行データ）がデータ補正回路１５を介してデータ線駆動回路７に出力される。この際、データ補正回路１５において演算は行われず、第２ラインメモリＬＭ２から出力された行データがそのままデータ線駆動回路７に供給される。そして、データ線駆動回路７は、入力された行データを画像信号に変換し、データ線６８を介して各画素４０に供給する。なお、画像表示ステップＳ１０１では共通電極３７の電位はローレベル（Ｌ；例えば０Ｖ）としてある。

画像Ｐ１の黒の絵素を形成する画素４０Ａでは、選択トランジスタ４１ａを介して、データ線６８から画素電極３５にハイレベル（Ｈ；例えば１５Ｖ）の画像信号が入力される。一方、背景を形成する画素４０Ｂ，４０Ｃでは、それぞれ選択トランジスタ４１ｂ，４１ｃを介して、データ線６８から画素電極３５にローレベル（Ｌ；例えば０Ｖ）の画像信号が入力される。

ハイレベル（Ｈ）の画像信号が入力された画素４０Ａでは、画素電極３５が相対的に高電位、共通電極３７が相対的に低電位となって電気泳動素子３２が黒表示動作する。これにより、図９（ａ）に示すような「Ａｂ」の画像Ｐ１が表示される。一方、ローレベル（Ｌ）の画像信号が入力された画素４０Ｂ，４０Ｃでは、画素電極３５と共通電極３７とが同電位となるため表示は変化しない。ここでは、画像Ｐ１以外の背景部分は白表示としている。
画像Ｐ１が表示された後は、少なくとも共通電極３７がハイインピーダンス状態に保持される。これにより、以降の画素４０の表示状態の変更が防止され、表示画像Ｐ１が保持される。

（画像消去ステップ）
次に、画像消去ステップＳ１０２について説明するが、それに先立って、従来の駆動方法（反転消去）における問題点について図１８及び図１９を参照しつつ説明する。
図１８は、画像Ｐ１を選択消去したときの表示部５の変化を示す図である。図１８（ａ）は消去動作前の状態を示し、図１８（ｂ）は、画像Ｐ１を形成する画素４０Ａのみを駆動して画像Ｐ１を選択消去した後の状態を示している。

図１８（ａ）において、画像Ｐ１を形成する画素４０Ａのみを駆動して画像消去を実行すると、図１８（ｂ）に示すように、表示部５には画像Ｐ１の輪郭に沿った残像Ｐ２が発生する。この残像Ｐ２は、画像Ｐ１を形成する画素４０Ａと、これらの画素４０Ａと隣り合って配置され背景を構成する画素４０Ｂとの境界付近で発生する。

上記の残像Ｐ２は、画像Ｐ１を形成する画素４０Ａと、その周辺の画素４０Ｂとを駆動して画像消去を行うことで発生を回避することができる。ここで、図１９（ａ）は、残像Ｐ２を発生させないために設定される消去対象領域を示す図であり、図１９（ｂ）は、図１９（ａ）に対応する輪郭消去用の画像データを示す図である。

図１９（ａ）に示すように、残像Ｐ２を発生させずに画像Ｐ１を消去するには、画像Ｐ１を形成する画素４０Ａと、画素４０Ａと隣り合って配置され背景を構成する画素４０Ｂとを駆動する。すなわち、画像Ｐ１だけでなくその周囲の背景の一部に対しても消去動作を実施することによって、画素４０Ａと画素４０Ｂとの境界部分に位置する電気泳動素子３２を駆動させ、残像Ｐ２（図１８（ｂ）参照）の発生を防止する。
しかしながら、このような消去方法を実行するためには、図１９（ｂ）に示すように、画像Ｐ１の画像データＦ１に、輪郭部分の画像データＦ２を追加した消去用の画像データを作成する必要がある。そうすると、ホストコンピューターＰＣやコントローラ３に、画像Ｐ１に対応する画像データを保持する第１フレームメモリの他に消去用の画像データを保持する第２フレームメモリ等を設ける必要が生じる。また、画像データ生成の演算処理によってＣＰＵの処理時間や消費電力が増大する。

これに対して本実施形態の駆動方法では、以下で説明するように、画像データ入力回路４を用いて逐次的に画像データを補正する駆動方法によって、残像を生じさせることなく画像Ｐ１の消去を行えるようにした。

本実施形態の画像消去ステップＳ１０２において用いられる画像データは、図９（ａ）に示す画像Ｐ１に対応する画像データである。画像消去ステップＳ１０２に移行すると、コントローラ３から画像Ｐ１の画像データを構成する行データが画像データ入力回路４に順次出力され、ラインメモリＬＭ１〜ＬＭ３に保持される。データ補正回路１５は、入力対象の行データが保持されている第２ラインメモリＬＭ２から画素データを読み出す際に、第１ラインメモリＬＭ１及び第３ラインメモリＬＭ３からも画素データを取得する。
例えば、第１ラインメモリＬＭ１に（ｉ＋１）行目の行データが取り込まれ、第２ラインメモリＬＭ２にi行目のデータが取り込まれ、第３ラインメモリＬＭ３に（ｉ−１）行目のデータが取り込まれている場合に、入力対象の画素データがｉ行目の行データのj番地の画素データｄ_i,jであるとする。このとき、データ補正回路１５は、上記の画素データｄ_i,jとともに、この画素データｄ_i,jと隣り合う画素データをもラインメモリＬＭ１〜ＬＭ３から取得する。その後、データ補正回路１５は、下記の式（１）に示すように、取得した周辺の画素データの情報（ここでは階調値）を用いたブール代数演算を実施する。

ここで、ｄ_m,nは、ｍ行目に対応する行データのｎ番地の画素データであり、黒表示に対応する画素データである場合には「１」をとり、白表示に対応する画素データである場合には「０」をとる。
そして、データ補正回路１５は、下記の表１に示す９入力の論理和回路で構成されており、入力対象の画素データｄ_i,jが「１」（黒）である場合はもちろんのこと、入力対象の画素データに隣接する周辺の画素データのいずれか１つでも「１」（黒）であれば、演算結果としての入力対象の画素データｄは、「１」となる。

上記動作によりデータ補正回路１５において生成された画素データｄが、ｊ番地の画素データとしてデータ線駆動回路７に送出される。データ線駆動回路７は、（ｉ−１）行目の選択期間に、データ補正回路１５から送出されるｉ行目の行データに対応する画素データｄをシフトレジスタ１７の動作によって順次ラッチ回路１８（１段目）に取り込む。そして、１行分の画素データｄがラッチ回路１８（１段目）に取り込まれた後、走査線駆動回路６によりi行目の走査線６６が選択されるタイミングで、ラッチ回路１８内で１段目から２段目のラッチ回路に画素データｄが一斉にラッチされる。これにより、ｉ行目の走査線６６に属する画素４０の選択トランジスタ４１がオン状態となる期間に、データ線駆動回路７内のラッチ回路１８からレベルシフタ１９を介して画像信号がデータ線６８に供給され、各々の画素４０に入力画素データｄに応じた電位が入力される。

具体的に入力される電位は、画素データｄの値が「０」であれば電気泳動素子３２への印加電圧を０Ｖとする電位が画素電極３５に入力され、画素データの値が「１」であれば画素４０を白表示動作させる電位が画素電極３５に入力される。例えば、この画像消去ステップＳ１０２では共通電極３７の電位を１５Ｖに切り替えてあるとすると、画素データが「０」である画素４０の画素電極３５には１５Ｖが入力され、画素データが「１」である画素４０の画素電極３５には０Ｖが入力される。これにより、表示部５の全ての画素４０が白表示され、消去状態となる。このようにして画像Ｐ１とその輪郭の消去動作を実施する。

（更新画像表示ステップ）
次に、更新画像表示ステップＳ１０３に移行すると、コントローラ３により表示部５に更新画像が表示される。この更新画像表示ステップＳ１０３における具体的な動作は、先の画像表示ステップＳ１０１と同様である。すなわち、コントローラ３から出力された更新画像の画像データは、行データ毎にラインメモリＬＭ１〜ＬＭ３に順次取り込まれる。そして、第２ラインメモリＬＭ２に保持されている行データが、データ補正回路１５によって補正されることなくデータ線駆動回路７に転送される。データ線駆動回路７は、入力された画像データから画像信号を生成し、対応するデータ線６８を介して画素４０に供給する。このようにして所定の更新画像が表示部５に表示される。

以上、詳細に説明したように、本実施形態によれば、３行分のラインメモリＬＭ１，ＬＭ２，ＬＭ３と簡素な論理回路（９入力のＯＲ回路）であるデータ補正回路１５とを用いて、表示されている画像Ｐ１の画像データから消去用の画素データｄを画像消去ステップＳ１０２の実行中に生成し、これを用いて消去動作を実行することができる。

したがって本実施形態によれば、輪郭消去用の画像データを保持するためのフレームメモリが不要となり、また、この輪郭消去用の画像データを例えばＣＰＵ等で生成しなくても良い。
よって、大規模な回路の追加やＣＰＵ負荷(処理時間、電力)がなく、迅速な輪郭消去が低消費で可能となり、残像のない高画質が得られる。

なお、本実施形態の電気泳動表示装置１００において、表示部５における各画素４０の画素回路の構成は上述したものに限らない。
例えば、図１０に示すように、選択トランジスタ４１Ａと、駆動トランジスタ４１Ｂと、画素電極３５と、電気泳動素子３２と、共通電極３７と、保持容量３９とを備え、走査線６６に対応して行単位で形成された電源線Ｅに保持容量３９と駆動トランジスタ４１Ｂとが接続された構成であってもよい。

図１０において、走査線６６からの制御信号に基づいて選択トランジスタ４１Ａをオン状態とし、データ線６８からのデータ信号の電位を保持容量３９に保持させる。駆動トランジスタ４１Ｂは、保持容量３９に保持されたデータ信号の電位に応じて電源線Ｅから電気泳動素子３２に駆動電流を供給する。走査線６６が非選択となっても、保持容量３９により電気泳動素子３２に所定の電流が供給され続ける。

したがって、所定の時間で選択トランジスタ４１Ａを再選択して保持容量３９の電圧を０にすれば、電気泳動素子３２への電力の供給がなくなるので、所望の表示状態で電気泳動素子３２の駆動を停止させ、階調表示が可能となる。なお、図１０に示す画素回路において、データ線駆動回路７から各画素４０に供給される画像信号を電流信号としてもよい。すなわち、データ線駆動回路７を、電圧信号である画素データｄの入力を受けて、画素データｄの電圧に応じた電流をデータ線６８に供給する構成としてもよい。この場合、選択トランジスタ４１Ａを介して保持容量３９に上記電流信号が入力されることで、保持容量３９が所定の電圧まで充電される。

次に、第１実施形態の変形例について以下に述べる。
（変形例１）
先に記載した第１実施形態においては、輪郭消去時の輪郭の幅を１画素としていたが、画素サイズ等によっては２画素以上が好ましいことがある。
変形例１では、図１１（ａ）に示すように、５つのラインメモリＬＭ１、ＬＭ２、ＬＭ３、ＬＭ４、ＬＭ５と、データ補正回路１５とからなる画像データ入力回路４と、図１１（ｂ）に示すデータ線駆動回路７とを備えた構成とし、下記の式（２）を用いてブール代数和を計算する。

表２は、上記式（２）の演算を実行できるフィルタの形を示すもので、上記フィルタの値と、対応する番地の画素データの値との積のブール代数和をとる。つまり、本例におけるデータ補正回路１５は、入力対象の画素データｄ_i,jとその周囲２画素分の画素データが入力される２５入力の論理和回路で構成されている。

図１２に、式（２）を用いて補正された画素データｄに基づく消去領域を示す。
データ補正回路１５は、上記のフィルタにより、画像Ｐ１の画像データ（画像Ｐ１を形成する画素４０Ａの画素データ）の入力を受けて、画素４０Ａと隣り合って配置され背景を構成する画素４０Ｂと、画素４０Ｂの画素４０Ａとは反対側で画素４０Ｂと隣り合って配置され背景を構成する画素４０ｂとに対して、値「１」の画素データを設定する。ここでは、画像Ｐ１に対応する画素４０Ａと、画素４０Ａの上下方向及び左右方向に並ぶ２つの画素４０Ｂ，４０ｂと、画素４０Ａの斜め方向に並ぶ２つ画素４０Ｂ，４０ｂに対応する画素データにより輪郭消去データ（入力対象の画像データ）が構成される。つまり、データ補正回路１５は、画像Ｐ１の輪郭を２画素分外側に拡張する補正を加えた画像データを生成し、データ線駆動回路７に供給する。
データ線駆動回路７は、上記画像データの入力を受けて、各画素４０Ａ，４０Ｂ，４０ｂに対して、画素を白表示動作させる電圧あるいは電流を出力する。

また、以下に示す式（３）を用いてブール代数和を計算しても良い。

ここで、表３は、上記式（３）による演算を実行できるフィルタの形を示すものである。表３に示すフィルタを備えたデータ補正回路１５は、先に記載のものと同様の２５入力の論理和回路であるが、入力対象の画素データｄ_i,jから最も遠い角部に位置する画素データｄ_i-2,j-2、ｄ_i-2,j+2、ｄ_i+2,j-2、ｄ_i+2,j+2の４つがブール演算の対象から取り除かれている点で表２に示したフィルタと異なる。

図１３に、式（３）によって得られる消去用の画像データに基づく消去領域を示す。データ補正回路１５は、画像Ｐ１に基づいて、画像Ｐ１の外側に配置された画素４０Ｂ（画素４０Ａの外側に隣り合う画素４０）、画素４０ｂ（画素４０Ｂの外側に隣り合う画素４０）とに、値「１」の画素データを設定する。
ここでは、画像Ｐ１に対応する画素４０Ａと、画素４０Ａの上下方向及び左右方向に配置された２つの画素４０Ｂ，４０ｂと、画素４０Ａの斜め方向に配置された１つ画素４０Ｂとにより輪郭消去データが構成される。この画像データの入力を受けたデータ線駆動回路７は、消去領域を構成する画素４０Ａ、４０Ｂ、４０ｂに対して、画素を白表示動作させる電圧あるいは電流を供給する。

さらに、データ補正回路１５のフィルタの形は、以下の表４及び表５に示すようにしてもよい。

表４に示すフィルタでは、表３において係数値「０」に設定されていた最も遠い角部の係数値を「１」とし、それらの角部に対して上下左右に隣り合う位置の係数値を「０」に設定している。表４に示すフィルタによれば、図１３に示した消去用画像データの最外周部に位置する複数の画素４０ｂが、画像Ｐ１に対応する画素４０Ａの輪郭に沿う方向で１つおきに配置される。
このように、消去用画像データの輪郭を形成する複数の画素４０ｂを１画素おきに配置し、消去領域の外周端をギザギザの形状とすることにより、背景との境界が直線状とならず見えにくくなる。

次に、表５に示すフィルタによれば、入力対象の画素データｄ_i,jに対して、上下左右方向で２画素分の範囲にある画素データに値「１」が設定され、輪郭拡張が行われる。したがって、画像Ｐ１の輪郭に対応する画素４０Ａの上下方向及び左右方向に配置された２画素（画素４０Ｂとその外側の画素４０ｂ）に対して白書き込みを行い、画素４０Ａの斜め方向に位置する背景領域の画素４０については背景データのままの状態にする。
反転消去を行ったときの残像は、階調の異なる画素４０に挟まれた境界部分に発生するため、斜め方向で階調の異なる画素４０が隣り合っていたとしても、これらの画素４０の境界はそれらの角部近傍のみであるため、残像が比較的生じにくい。このような場合に表５に示すフィルタを適用すれば、残像が生じやすい領域に確実に消去領域を設定しつつ、残像が生じにくい領域の画素４０は消去時に駆動しないようにすることができ、電力消費が抑えられる。

（変形例２）
次に、第１実施形態の変形例２について説明する。
上記第１実施形態及び変形例１では、発明を理解しやすくするためにフィルタの係数値を「０」「１」の２値としていたが、階調表示が可能な電気泳動表示装置である場合には、データ補正回路１５によって画素データの階調値を補正してデータ線駆動回路７に出力する構成とすることもできる。表６は、変形例２に係るデータ補正回路１５に備えられるフィルタの形を示すものである。表６に示すフィルタを備えたデータ補正回路１５は、２５入力の論理和回路であり、入力対象の画素データｄ_i,jとその周囲の画素データの階調値に、対応する番地のフィルタの係数値（ｗ_i,j）を掛けて重み付けし、これの算術和を算出したものを補正後の画素データｄとして設定する（下記式（４）参照）。そして、補正された画素データｄをデータ線駆動回路７に出力する。
なお、この場合にデータ線駆動回路７が、補正された画素データｄに対応する電圧信号又は電流信号をデータ線６８に出力可能に構成されるのはもちろんである。

変形例２に係る構成によれば、入力対象の画素データｄi,jを補正するに際して、その周囲の画素データの情報を参酌する程度を表６に示すフィルタにより自在に設定することができる。
例えば、入力対象の画素データｄ_i,jから１画素分の距離に位置する画素データｄ_i-1,j-1、ｄ_i-1,i、ｄ_i-1,j+1、ｄ_i,j-1、ｄ_i,j+1、ｄ_i+1,j-1、ｄ_i+1,j、ｄ_i+1,j+1に対応する係数値ｗ_i-1,j-1、ｗ_i-1,i、ｗ_i-1,j+1、ｗ_i,j-1、ｗ_i,j+1、ｗ_i+1,j-1、ｗ_i+1,j、ｗ_i+1,j+1を、２画素分の距離に位置する画素データｄ_i-2,j-2、ｄ_i-2,i-1、ｄ_i-2,j、ｄ_i-2,j+1、ｄ_i-2,j+2、ｄ_i-1,j-2、ｄ_i-1,j+2、ｄ_i,j-2、ｄ_i,i+2、ｄ_i+1,j-2、ｄ_i+1,j+2、ｄ_i+2,j-2、ｄ_i+2,j-1、ｄ_i+2,j、ｄ_i+2,j+1、ｄ_i+2,j+2に対応する係数値ｗ_i-2,j-2、ｗ_i-2,i-1、ｗ_i-2,j、ｗ_i-2,j+1、ｗ_i-2,j+2、ｗ_i-1,j-2、ｗ_i-1,j+2、ｗ_i,j-2、ｗ_i,i+2、ｗ_i+1,j-2、ｗ_i+1,j+2、ｗ_i+2,j-2、ｗ_i+2,j-1、ｗ_i+2,j、ｗ_i+2,j+1、ｗ_i+2,j+2の２倍に設定し、入力対象の画素データｄ_i,jと隣り合う画素の情報の貢献度を高く設定することもできる。

また、図１３に示した画素４０のうち、元々白表示されている背景領域に位置する画素４０Ｂや画素４０ｂに対応する画素データｄが中間階調値となるようにすれば、画像Ｐ１を構成する画素４０Ａにおいて黒表示を白表示に書き換える消去駆動を実行する一方で、画素４０Ｂ、４０ｂにおいて画素４０Ａよりも弱い白書き込みとすることができる。これにより、白背景部分にさらに白書き込みを行うことによる電気泳動素子３２の電流履歴の偏りを抑制することができ、信頼性の低下を防止することができる。
なお、変形例２では５行５列の画素データを用いて入力対象の画素データの補正を行うこととしたが、これに限定されるものではなく、必要に応じて行数及び列数を増減することができる。

［第２実施形態］
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一の構成要素については、その説明を省略する。

まず、複数の画像を表示部５に表示させる場合の問題点について説明する。
図１４（ａ）は、複数の画像Ｐ１１〜Ｐ１３を表示させたときの表示部５の状態を示す図である。図１４（ｂ）は、複数の画像Ｐ１１〜Ｐ１３に対応する画像データ（フレームメモリに展開された状態）を示す図である。なお、図１４（ｂ）では黒表示に対応する画素データの値を「１」とする一方、白表示の画素データ（「０」）は省略して空白にしてある。

図１４（ｂ）に示すように、表示部５に表示される画像Ｐ１１〜Ｐ１３の画像データＤ１１〜Ｄ１３は、いずれも黒表示に対応する値「１」の画素データ及びその集合により構成される。画像Ｐ１１は９×９画素の正方形状の画像であり、画像Ｐ１２は９×１画素の直線状の画像であり、画像Ｐ１３は１画素のドット状の画像である。

電気泳動表示装置１００において、上記の画像Ｐ１１、Ｐ１２，Ｐ１３を、画像データＤ１１〜Ｄ１３をそのまま用いて表示部５に表示させると、図１４（ａ）に示すように、各画像Ｐ１１、Ｐ１２，Ｐ１３を構成する画素４０の画素電極３５に対して同一の電圧を印加したとしても、画素４０の場所によって表示色が異なってしまうという不具合が生じる。
具体的には、画像Ｐ１１では、輪郭部分に位置する１画素幅の枠状領域を構成する画素４０ｃの表示色が、内側に配置された画素４０ｓよりも薄い黒色（グレー）になってしまう。また、画像Ｐ１２では、全体が画像Ｐ１１の画素４０ｃよりも薄いグレー表示となり、そのうちでも両端の画素４０ｄが、内側の画素４０ｅよりも薄いグレー表示になる。また、単一の画素４０ｆからなる画像Ｐ１３では、画像Ｐ１２の画素４０ｄよりもさらに薄いグレー表示になる。
つまり、複数の画素４０に対して同じ黒にする電圧を印加したとしても、その周りを取り囲む白色の画素４０Ｂの個数が多くなるほど（黒の画素が孤立するほど）表示色が白に近いグレー表示になる。

これを解消するためには、表示が２値表示であってもフレームメモリを多ｂｉｔ化して上記の黒さの変化を補償するデータを保管し、その数値にあわせて黒表示時に画素電極３５に印加される電圧を補正すればよいが、フレームメモリが大型化してしまう。また、補正計算を行うためＣＰＵの負担が大きくなる。

そこで、本実施形態の電気泳動表示装置では、画像データ入力回路４において画像データを補正し、この補正された画像データを用いて表示を行うことで、画像Ｐ１１、Ｐ１２，Ｐ１３のいずれにおいても表示むらの発生を防止できるようにした。以下、本実施形態の電気泳動表示装置とその駆動方法について、図面を参照しつつ詳細に説明する。

図１５は、本実施形態の電気泳動表示装置２００の概略構成図である。
図１５に示すように、電気泳動表示装置２００は、画像データ入力回路２０４を備えている。画像データ入力回路２０４は、３つのラインメモリＬＭ１〜ＬＭ３からなる記憶部１４と、記憶部１４と接続されたデータ補正回路２１５とを備えている。データ補正回路２１５は、データ線駆動回路７及びコントローラ３と接続されており、コントローラ３からは書込回数Ｃｗが入力される。

表７に、本実施形態におけるデータ補正回路２１５の演算処理で用いられるフィルタの形を示す。このフィルタを備えたデータ補正回路２１５は９入力の論理和回路であり、表７のフィルタによって抽出された画素データの算術和ｓｕｍを計算する。そして、ｓｕｍの値に基づいて入力対象の画素データｄ_i,jを補正し、補正された画素データｄとしてデータ線駆動回路７に出力する。
詳細は後述するが、データ補正回路２１５は、コントローラ３から入力される書込回数Ｃｗの値と、算術和ｓｕｍの値とに基づいて異なる動作を実行する。

図１４に示した表示むらは、表示部５に画像を表示させる際に発生するものであるから、データ補正回路２１５は表示部５に画像データに基づく画像を表示させる際に、画像データを補正する回路として機能する。

以下、電気泳動表示装置２００及び画像データ入力回路２０４の動作について、詳細に説明する。
図１６は、本実施形態の電気泳動表示装置２００の駆動方法を示すフローチャートであり、図１７は、データ補正回路２１５の動作を示すフローチャートである。

以下に説明する本実施形態の電気泳動表示装置２００の駆動方法では、図１６に示すように、表示部５を全面白表示させて消去状態とする画像消去ステップＳ２０１と、全面白表示の表示部５に対して黒色画像を表示させる画像表示ステップＳ２０２とを実行する。また本実施形態の場合、画像表示ステップＳ２０２を４フレームで完了させる。すなわち、画像表示ステップにおいて、各行の走査線６６を選択して画素４０に所定の画像信号を入力し保持容量３９を充電する動作を４回行う。

まず、画像消去ステップＳ２０１において、表示部５を全白消去する。画像消去ステップＳ２０１における具体的動作に限定はなく、白表示に対応する値「０」の画素データのみからなる画像データを用いて画像表示動作を行うことで表示部５の全面を白表示に移行させてもよいし、表示部５に何らかの画像が表示されている場合には、先の第１実施形態及び変形例に係る画像消去ステップＳ１０２を実行してもよい。

表示部５が全白消去されたならば、画像表示ステップＳ２０２に移行する。
画像表示ステップＳ２０２では、例えば図１４（ａ）に示すような複数の画像Ｐ１１，Ｐ１２，Ｐ１３に対応する画像データ（図１４（ｂ）参照）を用いて、表示部５に４回の画像書き込み動作が行われる。このとき、画像Ｐ１１〜Ｐ１３の画像データは、画像データ入力回路２０４を経由してデータ線駆動回路７に供給されるが、画像データ入力回路２０４のデータ補正回路２１５は、図１５に示すように、コントローラ３から記憶部１４を介して入力される画素データ（算術和ｓｕｍ）と、コントローラ３から入力される書込回数Ｃｗとに基づいて異なる動作を実行する。

画像表示ステップＳ２０２において、表示に供される画像データは、コントローラ３から画像データ入力回路２０４のラインメモリＬＭ１〜ＬＭ３に行毎に取り込まれる。この動作は先の第１実施形態の画像データ入力回路４と同様である。
データ補正回路２１５では、第２ラインメモリＬＭ２に入力対象のｉ行目の行データの入力が入力されたタイミングで、図１７に示すステップＳＴ２１が開始される。ステップＳＴ２１において、データ補正回路２１５には、コントローラ３から書込回数Ｃｗ（＝１）が入力され、ラインメモリＬＭ１〜ＬＭ３から入力対象の画素データｄ_i,jが順次入力される。

次いで、ステップＳＴ２２において、書込回数Ｃｗの値が評価され、書込回数Ｃｗが２回以下であればステップＳＴ２３へ移行し、それ以外であればステップＳＴ２４に移行する。ここでは、書込回数Ｃｗ＝１であるため、ステップＳＴ２３へ移行する。ステップＳＴ２３では、画素データの補正を行うことなくデータ補正回路２１５からデータ線駆動回路７へ、１フレーム分の画素データｄ（＝ｄ_i,j）の出力が行われる。つまり、１フレーム目の書き込みにおいてデータ補正回路２１５のデータ補正機能は動作せず、コントローラ３から供給される画像データがそのままデータ線駆動回路７に転送される。

上記の１フレーム目の画像書き込みに対応するステップＳＴ２３が終了したならば、ステップＳＴ２１に戻り、２フレーム目の画像書き込みが開始される。このときのステップＳＴ２１では、コントローラ３から入力される書込回数Ｃｗ＝２であるため、続くステップＳＴ２２では、１フレーム目と同様にステップＳＴ２３への移行が選択される。そして、ステップＳＴ２３において、データ補正回路２１５は、コントローラ３から供給される画像データを補正することなく１フレーム分の画像データがデータ線駆動回路７に転送される。
このように、本実施形態の駆動方法では、２フレーム目までは、コントローラ３から供給される画像データをそのままデータ線駆動回路７に供給し、表示部５への画像表示動作を行う。

上記の２フレーム目の画像書き込みが終了したならば、再びステップＳＴ２１に戻り、３フレーム目の画像書き込みが開始される。このときのステップＳＴ２１では、コントローラ３から入力される書込回数Ｃｗ＝３であるため、ステップＳＴ２２を経由してステップＳＴ２４に移行し、さらにステップＳＴ２５に移行する。ステップＳＴ２５においてデータ線駆動回路７へのデータ転送動作が開始されると、まず、ステップＳＴ２６において表７に示したフィルタを用いて抽出した画素データの算術和ｓｕｍが算出され、評価される。

具体的に、ステップＳＴ２６では、入力対象の画素データｄ_i,jの周囲に配置された８画素分の画素データの値（「０」又は「１」）の合計がｓｕｍとして算出される。したがって、ｓｕｍの範囲は０以上８以下の整数となる。
ステップＳＴ２６におけるｓｕｍの値評価において、ｓｕｍの値が７以上である場合（すなわち、入力対象の画素データｄ_i,jの周囲の７画素以上が黒表示に対応する画素データである場合）には、ステップＳＴ２７に移行する。そして、ステップＳＴ２７において入力対象の画素データｄ_i,jは破棄され、補正後の画素データｄ＝０がデータ線駆動回路７に供給される。つまり、周囲に黒表示の画素４０が多数配置されている画素４０では３回目の書き込みは行われないことになる。
一方、ｓｕｍの値が７未満である場合には、ステップＳＴ２８に移行する。ステップＳＴ２８では、入力対象の画素データｄ_i,jを補正することなくそのまま画素データｄとしてデータ線駆動回路７に供給する。つまり、周囲に黒表示の画素４０が比較的少ない（０以上６個以下である）場合には、３回目の黒書き込みが行われることになる。

上記のステップＳＴ２７又はステップＳＴ２８の実行後、ステップＳＴ２９において、１フレーム分のデータ転送が終了したか否かが評価され、データ転送が終了していない場合には、次の画素データｄ_i,jについてステップＳＴ２６〜ＳＴ２８が実行される。１フレーム分のデータ転送が終了している場合には、３フレーム目の画像書き込みを終了し、ステップＳＴ２１に戻る。

その後、４フレーム目の画像書き込みが開始される。このときのステップＳＴ２１では、コントローラ３から入力される書込回数Ｃｗ＝４であるため、ステップＳＴ２２を経由してステップＳＴ２４に移行し、さらにステップＳＴ３０に移行する。ステップＳＴ３０においてデータ線駆動回路７へのデータ転送動作が開始されると、まず、ステップＳＴ３１において画素データの算術和ｓｕｍが算出され、評価される。

ステップＳＴ３１におけるｓｕｍの値評価において、ｓｕｍの値が３以上である場合（すなわち、入力対象の画素データｄ_i,jの周囲の３画素以上が黒表示に対応する画素データである場合）には、ステップＳＴ３２に移行する。そして、ステップＳＴ３２において入力対象の画素データｄ_i,jは破棄され、補正後の画素データｄ＝０がデータ線駆動回路７に供給される。つまり、周囲に黒表示の画素４０が３個以上配置されている画素４０では４回目の書き込みは行われないことになる。
一方、ｓｕｍの値が３未満である場合には、ステップＳＴ３３に移行する。ステップＳＴ３３では、入力対象の画素データｄ_i,jを補正することなくそのまま画素データｄとしてデータ線駆動回路７に供給する。つまり、周囲に黒表示の画素４０が０〜２個のみ配置されている場合には、４回目の黒書き込みが行われることになる。

上記のステップＳＴ３２又はステップＳＴ３３の実行後、ステップＳＴ３４において、１フレーム分のデータ転送が終了したか否かが評価され、データ転送が終了していない場合には、次の画素データｄ_i,jについてステップＳＴ３１〜ＳＴ３３が実行される。１フレーム分のデータ転送が終了している場合には、画像表示ステップＳ２０２が終了する。

このように本実施形態では、入力対象の画素データｄ_i,jの周囲に黒表示に対応する画素データが多く存在する場合は、入力対象の画素に対して２回の書き込みが行われ、中程度では３回の書き込みが行われ、入力対象の画素に対応する画素データの周囲に白表示に対応する画素データが多く存在し、黒表示に対応する画素データが少ない場合は、４回の書き込みが行われる。

本実施形態で示した具体例における周囲の黒データ数（黒表示に対応する画素データの個数）と書込回数との関係を表８に示す。本実施形態では、全ての入力対象の画素に対して少なくとも２回の書き込みを行い、周囲の黒データ数が３〜６個の画素データでは３回、周囲の黒データ数が７個又は８個の画素データでは４回の書き込みを行う。
なお、周囲の黒データ数と書込回数の関係は、一例を示したに過ぎず、表示むらの程度に応じて適宜設定することができる。

以上詳細に説明したように、第２実施形態に係る電気泳動表示装置及びその駆動方法によれば、周囲に黒表示の画素が少ない孤立した画素の表示が薄くなるといった表示むらを解消することができ、均一な濃さの表示画像が得られる。また、入力対象の画素全てに対して必要以上の書き込みを行うことがないので、電力の消費が抑えられる。

（変形例）
次に、第２実施形態の変形例について説明する。
上記第２実施形態では、周囲の黒データ数に応じて画素４０を駆動する回数（書込回数）を調整することで、表示むらを解消するものとしたが、階調表示が可能な電気泳動表示装置である場合には、データ補正回路２１５によって画素データの階調値を補正してデータ線駆動回路７に出力する構成とすることもできる。

表９は、変形例に係るデータ補正回路２１５に備えられるフィルタの形を示すものである。表９に示すフィルタを備えたデータ補正回路２１５は、９入力の論理和回路であり、入力対象の画素データｄ_i,jとその周囲の画素データの階調値に、対応する番地のフィルタの係数値（ｗ_i,j）を掛けて重み付けし、これの算術和を算出したものを補正後の画素データｄとして設定する（下記式（５）参照）。そして、補正された画素データｄをデータ線駆動回路７に出力する。
なお、この場合にデータ線駆動回路７が、補正された画素データｄに対応する電圧信号又は電流信号をデータ線６８に出力可能に構成されるのはもちろんである。また表６に示した５行５列単位に限定するものではなく、必要に応じて行数及び列数を増減してもよい。

例えば、表１０に示すように、図１４に示した画像Ｐ１１，Ｐ１２，Ｐ１３を形成する画素４０のうち、表示が薄くなる画素４０ｃ〜４０ｆに対する画素データの階調値を補正することができる。
図１４に示したように、画素４０ｃ〜４０ｆは、周囲に配置された黒表示の画素４０の個数が少ないものほど黒表示が薄くなる。そこで、表１０に示すように、周囲の黒表示の画素４０の個数に応じて、最も濃い黒表示が得られる画素４０ｓの階調値に対して１．２〜１．５倍とする。これにより、画素４０ｃ〜４０ｆにおいて、電気泳動素子３２に印加する電圧ないし入力する電流を画素４０ｓによりも多くすることができ、黒表示が薄くなるのを防止することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、先の記載の画像データ入力回路４，２０４（ラインメモリＬＭ１〜３及びデータ補正回路１５，２１５）をコントローラ３又はデータ線駆動回路７に内蔵することもできる。
また、上記各実施形態では、記憶部１４がラインメモリである場合について説明したが、１フレーム分の画像データを保持するフレームメモリであってもよい。本発明の場合、元の画像データは変更せず、データ補正回路１５，２１５を介してデータ線駆動回路７に転送する際に、画素データの生成や変更を行うため、表示用の画像データを保持するフレームメモリからデータ補正回路１５，２１５に画素データを直接供給してもよい。
特に書き込みあるいは消去を複数回実行する場合に、上位装置から画像データを転送せずに済むので、消費電力が抑えられ、上位装置内のＣＰＵの処理時間も省くことができる。

［第３実施形態］
次に、本発明の第３実施形態について説明する。
図２０は、本発明の電気光学装置の一実施例である電子ブックリーダーの外観図、図２１は、電子ブックリーダーの内部構成を示す図である。
図２０に示すように、電子ブックリーダー３００は、筐体１０１と、筐体１０１の一方の面に形成された矩形状の開口部１０１ａに装着された電気泳動表示パネル１１９とを備えている。筐体１０１には、ページ送りボタン１０５と、ページ戻しボタン１０６と、決定ボタン１０８と、スキップ送りボタン１１５と、スキップ戻しボタン１１６と、が設けられている。

ページ送りボタン１０５は、電気泳動表示パネル１１９に現在表示されているドキュメント（画像）の次ページ以降を、１回押される毎に１ページずつ送って表示させる機能を起動する操作部である。ページ戻しボタン１０６はドキュメントの前ページ以前を、１回押される毎に１ページずつさかのぼって表示させる機能を起動する操作部である。
スキップ送りボタン１１５は、１回押される毎に、例えば１０ページ先のページを表示させる機能を起動する操作部である。スキップ戻しボタン１１６は、１回押される毎に、例えば１０ページ前のページを表示させる機能を起動する操作部である。スキップ送りボタン１１５及びスキップ戻しボタン１１６のページスキップ数は任意に設定することができる。

電子ブックリーダー３００は、図２１に示すように、ＣＰＵ（Central Processing Unit ）１０２、ワークメモリ（ＲＡＭ（Random Access Memory））１０３、プログラムメモリ（ＲＯＭ（Read Only Memory））１０４、入力Ｉ／Ｆ１０９、ＶＲＡＭ（Video RAM）１１０、表示部制御回路（コントローラー）１１１、電気泳動表示パネル１１９、タッチパネルＩ／Ｆ１１４、電源１０７、及び表示部用温度センサ１１７を備えており、各部はバス１１８を介して信号を授受可能に接続されている。

また、入力Ｉ／Ｆ１０９には、入力ボタン１３０が接続されている。入力ボタン１３０は、図２０に示したページ送りボタン１０５、ページ戻しボタン１０６、スキップ送りボタン１１５及び決定ボタン１０８を含む。タッチパネルＩ／Ｆ１１４には、タッチパネル１１３が接続されている。さらに、表示部制御回路１１１には、電気泳動表示パネル１１９に備えられた走査線駆動回路１２０とデータ線駆動回路１２１とが接続されている。

ＣＰＵ１０２は、プログラムメモリ１０４に格納された基本制御プログラムやアプリケーションプログラム等の各種プログラム及びデータを読み込み、それら各種プログラム及びデータをワークメモリ１０３内に設けられるワークエリアに展開実行して、電子ブックリーダーが備える各部の制御を実行する。
また、ＣＰＵ１０２は、入力Ｉ／Ｆ１０９から後述するページ送り信号が出力されていると、電気泳動表示パネル１１９に表示されているドキュメントの次ページに対応する画像データ（以下、ラスタデータとも呼ぶ。）を生成し、そのラスタデータをＶＲＡＭ１１０に格納する。

さらに、ＣＰＵ１０２は、入力Ｉ／Ｆ１０９から後述するページ戻し信号が出力されていると、電気泳動表示パネル１１９に表示されているドキュメントの前ページに対応するラスタデータを生成し、そのラスタデータをＶＲＡＭ１１０に格納する。また、入力Ｉ／Ｆ１０９から後述する連続送り信号が出力されていると、電気泳動表示パネル１１９に表示されているドキュメントの次ページ以降に対応するラスタデータを次々と生成し、そのラスタデータをＶＲＡＭ１１０に次々と格納する。

さらに、ＣＰＵ１０２は、入力ボタン１３０（ページ送りボタン１０５、ページ戻しボタン１０６、スキップ送りボタン１１５及び決定ボタン１０８のいずれか）が押下操作されるたびに、後述する表示可能ページ数表示処理を実行し、現在の駆動用電池の残量で表示可能なページ数（表示可能ページ数）を示す画像のラスタデータを生成し、そのラスタデータをＶＲＡＭ１１０に格納する。

ワークメモリ１０３は、ＣＰＵ１０２が各種プログラムに従って上記処理を実行するときに、各種プログラムを展開するワークエリアを形成するとともに、ＣＰＵ１０２により実行される各種処理に係るデータを展開するためのメモリ領域を形成する。
なお、ワークメモリ１０３としては、ＦｅＲＡＭ（Ferroelectric Random Access Memory）やＭＲＡＭ(Magnetoresistive random access memory)等の不揮発性メモリを使用する。
ワークメモリ１０３として不揮発メモリを使用することで、利用者によるコンテンツの閲覧時間に関わらず、１ページ分のコンテンツの表示に消費されるワークメモリ１０３の消費電力を一定とすることができ、表示可能ページ数を容易かつ正確に算出することができる。これに対してワークメモリ１０３として駆動用電池の電力を消費するＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリを使用する方法では、コンテンツの閲覧時間に応じてワークメモリ１０３の消費電力が変化してしまい、表示可能ページ数を精度よく算出することが困難となる。

プログラムメモリ１０４は、ＣＰＵ１０２により実行される基本制御プログラム、各種アプリケーションプログラム及びこれら各プログラムに係るデータ等を格納する。そして、ＣＰＵ１０２からの読み出し要求に従って、それら各種プログラムやデータをＣＰＵ１０２に出力する。
なお、プログラムメモリ１０４内の各種プログラム及びデータは、いずれもＣＰＵ１０２により読み取り及び実行可能な形式で格納されている。

入力Ｉ／Ｆ１０９には、入力ボタン１３０として、次ページの画像を電気泳動表示パネル１１９に切換表示させるためのページ送りボタン１０５、前ページの画像を電気泳動表示パネル１１９に切換表示させるためのページ戻しボタン１０６、次ページのコンテンツを電気泳動表示パネル１１９に次々と切換表示させるためのスキップ送りボタン１１５、及び決定ボタン１０８が接続されている。入力Ｉ／Ｆ１０９は、ページ送りボタン１０５が押下操作されるとページ送り信号をＣＰＵ１０２に出力する。また、ページ戻しボタン１０６が押下操作されるとページ戻し信号をＣＰＵ１０２に出力し、スキップ送りボタン１１５が押下操作されると連続送り信号をＣＰＵ１０２に出力する。

ＶＲＡＭ１１０は、ＣＰＵ１０２からの書き込み要求に従ってページごとの画像のラスタデータを格納する。また、格納したラスタデータを、表示部制御回路１１１からのデータ送出要求に従ってデータ線駆動回路１２１に出力する。表示部制御回路１１１は、ＶＲＡＭ１１０に格納されているラスタデータを電気泳動表示パネル１１９に表示させるための各種制御信号を生成し、走査線駆動回路１２０及びデータ線駆動回路１２１に供給する。

電気泳動表示パネル１１９は、複数の画素がアレイ状に形成された電気泳動表示パネル１１９、つまり電力の供給を止めてもそれまでの表示内容を保持可能な電気泳動素子を具備したパネルを有する。電気泳動表示パネル１１９は、画素形成領域（表示領域）１１９ａの一辺端部に沿って設けられた走査線駆動回路１２０と、画素形成領域１１９ａの他の一辺端部に沿って設けられたデータ線駆動回路１２１とを備えている。

走査線駆動回路１２０は、表示部制御回路１１１から出力される制御信号に基づいて複数の画素に選択信号を入力する。データ線駆動回路１２１は、表示部制御回路１１１から出力される制御信号に基づいて、走査線駆動回路１２０から選択信号を入力された画素にＶＲＡＭ１１０から出力されるラスタデータを入力する。これにより、電気泳動表示パネル１１９に、ＶＲＡＭ１１０に保持されたページの画像を表示することができる。

なお、本実施形態では走査線駆動回路１２０とデータ線駆動回路１２１とを備えたアクティブマトリクス方式の電気泳動表示パネル１１９を示しているが、電気泳動表示パネル１１９としてはセグメント駆動方式の電気泳動表示パネルであってもよい。また、走査線駆動回路１２０及びデータ線駆動回路１２１以外の駆動回路（共通電極駆動回路等）が設けられ、表示部制御回路１１１に接続されている構成であってもよい。

タッチパネルＩ／Ｆ１１４には、電気泳動表示パネル１１９の前面側（表示面側）に配設されたタッチパネル１１３が接続されている。そして、タッチパネル１１３が押圧操作されると操作位置を示すタッチパネル信号をＣＰＵ１０２に出力する。タッチパネル１１３としては任意の方式のものを用いることができる。すなわち、抵抗膜方式や静電容量方式のタッチパネルを用いることができる。

表示部用温度センサ１１７は、電気泳動表示パネル１１９の温度を検出し、検出された温度をＣＰＵ１０２に出力する。表示部用温度センサ１１７としては例えばサーミスタを使用し、その出力電圧を測定することで電気泳動表示パネル１１９の温度を検出する。表示部用温度センサ１１７で検出された温度は、後述する表示可能ページ数の算出において使用される。

図２２は、表示部制御回路の内部構成を示す図である。
表示部制御回路１１１は、全体制御部１４０と、画像データ書込制御部１４１と、タイミング信号生成部１４２と、記憶装置制御部１４４と、画像データ読出制御部１４５と、画像信号生成部１４６と、選択信号生成部１４７とを有してなり、このような表示部制御回路１１１には電気泳動表示パネル１１９が接続されている。電気泳動表示パネル１１９は、電気泳動素子を備えた表示部１５０、走査線駆動回路１２０、およびデータ線駆動回路１２１を備えている。

全体制御部１４０には、画像データ書込制御部１４１と、タイミング信号生成部１４２とが接続されている。画像データ書込制御部１４１には記憶装置制御部１４４が接続されている。タイミング信号生成部１４２には画像データ読出制御部１４５と画像信号生成部１４６と選択信号生成部１４７とが接続されている。

表示部制御回路１１１は、全体制御部１４０においてＣＰＵ１０２と接続され、画像信号生成部１４６及び選択信号生成部１４７において電気泳動表示パネル１１９と接続され、記憶装置制御部１４４においてＶＲＡＭ１１０と接続されている。

以上に説明した電子ブックリーダー３００では、電気泳動表示パネル１１９を構成する走査線駆動回路１２０及びデータ線駆動回路１２１が形成された素子基板上に、ＣＰＵ１０２、ワークメモリ１０３、プログラムメモリ１０４、入力Ｉ／Ｆ１０９、ＶＲＡＭ１１０、表示部制御回路１１１、タッチパネルＩ／Ｆ１１４、電源１０７、及び表示部用温度センサ１１７が形成されており、１つの基板上に電気泳動表示パネル１１９に画像を表示させるために必要な回路要素をまとめて実装することで１チップ化を実現することができた。
従来の構成では、電気泳動表示パネル１１９に対して画像データに基づく画像信号を供給する走査線駆動回路１２０およびデータ線駆動回路１２１と、これら駆動回路１２０，１２１を駆動するＣＰＵ１０２や表示部制御回路１１１等とは別チップあるいは単品で構成されることが多かったが、本実施形態ではこれらを同一基板上に実装させることで複数の単独チップを１チップ化することができ、省スペース化を実現することができた。また、１チップに集約化することで、従来よりも大幅なコスト削減及び低消費電力化を図ることが可能である。

（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図２３は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図２４は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置が採用されているので、簡素な構造で容易にリセット動作可能に構成された光書き込み型の表示手段を備えた電子機器となる。

なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

１００…電気泳動表示装置（電気光学装置）、５…表示部、７…データ線駆動回路、１４…記憶部、１５…データ補正回路、４０…画素、６６…走査線、６８…データ線、ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４，ＬＭ５…ラインメモリ、１１００…電子ペーパー（電子機器）、１２００…電子ノート（電子機器）、３００…電子ブックリーダー（電気光学装置）

Claims

行方向に延びる複数の走査線と、列方向に延びる複数のデータ線と、前記走査線とデータ線との交差位置に設けられた複数の画素と、当該複数の画素を配列してなる表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路とを備えた電気泳動表示装置であって、
前記画像データ入力回路が、
前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、
入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を備え、
前記画像データが前記表示部に複数階調を含む表示画像を表示させる画像データであり、前記データ補正回路は、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正することを特徴とする電気泳動表示装置。
複数の画素を配列してなる表示部と、前記表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路と、を備え、前記画像データ入力回路が、前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を有する電気泳動表示装置の駆動方法であって、
各々の前記画素に対応する前記画素データを前記駆動回路に入力するに際して、入力対象の前記画素に対応する画素データを、前記画像データにおける前記画素データの周囲の画素データの情報に基づいて補正し、補正された前記画素データを前記駆動回路に入力するステップを有し、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正することを特徴とする電気泳動表示装置の駆動方法。
同一の前記画像データを用いた複数回の表示動作を行うに際して、
入力対象の前記画素に対する書き込み回数を、前記周囲の画素データの情報に基づいて設定することを特徴とする請求項２に記載の電気泳動表示装置の駆動方法。
複数の画素を配列してなる表示部と、前記表示部に対して画像データに基づく画像信号を供給する駆動回路と、前記画像データを前記駆動回路に入力する画像データ入力回路と、を備え、前記画像データ入力回路が、前記画像データの１行分の画素データからなる行データのうち入力対象の前記行データを含む連続した複数行の前記行データを保持する記憶部と、入力対象の前記画素データをその周囲の画素データとともに前記記憶部から読み出し、入力対象の前記画素データを、前記周囲の画素データの情報に基づいて補正するデータ補正回路と、を有する電気泳動表示装置を制御するためのコントローラであって、
各々の前記画素に対応する画素データからなる画像データを前記駆動回路に入力するに際して、入力対象の前記画素に対応する画素データを、前記画像データにおける前記画素データの周囲の画素データの情報に基づいて補正し、補正された前記画素データを前記駆動回路に入力するステップを有し、入力対象の前記画素データの階調値を、前記周囲の画素データの階調値の算術和に基づいて補正することを特徴とするコントローラ。
請求項１に記載の電気泳動表示装置を備えたことを特徴とする電子機器。