KR20160048273A

KR20160048273A - 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치

Info

Publication number: KR20160048273A
Application number: KR1020140144172A
Authority: KR
Inventors: 권기태; 김규진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-10-23
Filing date: 2014-10-23
Publication date: 2016-05-04
Also published as: KR102222275B1

Abstract

본 발명은 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치에 관한 것으로, 지연 시간 측정기와 타이밍 제어 신호 발생기를 포함한다. 상기 지연 시간 측정기는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정한다. 상기 타이밍 제어 신호 발생기는 상기 시간차 만큼 지연된 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어한다.

Description

픽셀 전압 편차 보상 회로와 이를 이용한 표시장치{CIRCUIT FOR COMPENSATING DEVIATION OF PIXEL VOLTAGE AND DISPLAY DEVICE USING THE SAME}

본 발명은 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device, LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 전계방출 표시장치(Field Emission Display, FED) 등 각종 평판 표시장치가 사용되고 있다.

액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다.　

OLED 표시장치는 자발광소자이기 때문에 백라이트가 필요한 액정표시장치에 비하여 소비전력이 낮고, 더 얇게 제작될 수 있다. 또한, OLED 표시장치는 시야각이 넓고 응답속도가 빠른 장점이 있다. OLED 표시장치는 액정표시장치와 경쟁하면서 시장을 확대하고 있다.

평판 표시장치는 도 1과 같이 입력 영상이 표시되는 픽셀 어레이를 갖는 표시패널(PNL)과, 픽셀들에 데이터를 기입하기 위한 표시패널의 구동회로(SDIC, GDIC)를 포함한다. 표시패널의 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로와, 데이터 전압에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동회로, 및 데이터 구동회로와 게이트 구동회로의 동작 타이밍을을 제어하는 타이밍 콘트롤러(도시하지 않음) 등을 포함한다. 데이터 구동회로는 다수의 소스 드라이브 IC(Integrated Circuit)(SDIC)를 포함할 수 있다. 게이트 구동회로는 다수의 게이트 드라이브 IC(GDIC)를 포함할 수 있다.

표시패널(PNL)의 모든 픽셀들은 같은 계조의 데이터 전압을 충전할 때 그 충전양이 동일하여야 한다. 그러나 표시패널(PNL)의 위치에 따라 픽셀들의 충전양이 달라질 수 있다. 이는 드라이브 IC들과 픽셀의 거리에 따라 패널 부하가 달라지기 때문이다.

데이터 전압(Vdata)은 소스 드라이브 IC(SDIC)로부터 멀어질수록 증가하는 RC 딜레이(delay)로 인하여, 도 2와 같이 c 위치에 비하여 d 위치에서 지연양이 크다. 따라서, d 위치의 픽셀은 같은 계조의 데이터 전압을 충전하더라도 데이터 전압의 충전양이 c 위치의 픽셀 보다 작아질 수 있다. 도 1에서, R은 표시패널의 저항(Resistance)이고, C는 표시패널의 용량(Capacitance)이다.

게이트 펄스(Vgate)는 게이트 드라이브 IC(GDIC)로부터 멀어질수록 증가하는 RC 딜레이로 인하여, 도 3과 같이 a 위치에 비하여 b 위치에서 지연양이 크다. 따라서, b 위치의 픽셀은 같은 계조의 데이터 전압을 충전하더라도 데이터 전압의 충전양이 a 위치의 픽셀 보다 작아질 수 있다.

본 발명은 표시패널 부하의 차이로 인한 픽셀 전압의 편차를 보상할 수 있는 픽셀 전압 편차 보상 회로와 이를 이용한 표시장치를 제공한다.

본 발명의 픽셀 전압 편차 보상 회로는 지연 시간 측정기와 타이밍 제어 신호 발생기를 포함한다.

상기 지연 시간 측정기는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정한다.

상기 타이밍 제어 신호 발생기는 상기 시간차 만큼 지연된 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어한다.

본 발명의 다른 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함한다.

본 발명의 또 다른 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호를 수신하여 상기 제1 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 제2 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함한다.

본 발명의 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 상기 시간차 만큼 지연시키는 타이밍 제어 신호 발생기를 포함한다.

본 발명의 다른 실시예에 따른 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함한다.

본 발명의 또 다른 실시예에 따른 표시장치는 픽셀 어레이와 배선들을 갖는 표시패널, 소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로, 게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로, 상기 픽셀 어레이에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 배선들 중 하나 이상의 배선의 일측 끝단에 상기 게이트 구동회로를 초기화하기 위한 리셋 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 리셋 신호의 피드백 신호를 수신하여 상기 리셋 신호와와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기, 및 상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 게이트 시프트 클럭을 발생하여 상기 게이트 구동 회로의 출력 시프트 타이밍을 제어하는 타이밍 제어 신호 발생기를 포함한다.

본 발명은 표시패널에 형성된 배선에 타이밍 제어 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신하여 그 신호들의 시간차를 바탕으로 상기 타이밍 제어 신호를 지연시키거나 게이트 펄스의 전압을 변경한다. 그 결과, 본 발명은 패널 부하의 차이로 인한 픽셀 전압의 편차를 보상할 수 있다.

도 1은 표시패널의 부하를 보여 주는 도면이다.
도 2는 데이터 전압의 지연을 보여 주는 파형도이다.
도 3은 게이트 펄스의 지연을 보여 주는 파형도이다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 5는 액정표시장치의 픽셀 구성을 보여 주는 회로도이다.
도 6은 OLED 표시장치의 픽셀 구성을 보여 주는 회로도이다.
도 7은 본 발명의 제1 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 8은 게이트 출력 인에이블 신호의 급전 파형과 피드백 파형을 보여 주는 파형도이다.
도 9는 게이트 출력 인에이블 신호를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.
도 10은 게이트 드라이브 IC 별로 인가되는 게이트 출력 인에이블 신호들을 보여 주는 파형도이다.
도 11은 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 12는 소스 출력 인에이블 신호의 급전 파형과 피드백 파형을 보여 주는 파형도이다.
도 13은 소스 출력 인에이블 신호를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.
도 14는 게이트 드라이브 IC 별로 인가되는 게이트 출력 인에이블 신호들을 보여 주는 파형도이다.
도 15는 기준 온도(상온)에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도이다.
도 16a 및 도 16b는 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 이용하여 저온과 고온에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도들이다.
도 17은 본 발명의 제4 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다.
도 18은 VESA(Video Electronic Standards Association) 표준의 디스플레이 타이밍을 보여 주는 파형도이다.
도 19는 게이트 시프트 클럭을 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.

본 발명의 표시장치는 액정표시장치(LCD), OLED 표시장치, 플라즈마 디스플레이 패널(PDP), 전계방출 표시장치(FED) 등의 평판 표시장치 기반으로 구현될 수 있다.

본 발명의 픽셀 전압 편차 보상 회로는 픽셀 어레이의 일부, 픽셀 어레이 밖에 별도로 형성된 배선의 일측 끝단에 데이터 전압 이외의 다른 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신한다. 픽셀 전압 편차 보상 회로는 급전 신호와 피드백 신호의 시간 차를 측정하여 데이터 전압의 지연 시간을 추정한다. 그리고 픽셀 전압 편차 보상 회로는 지연 시간 차만큼 게이트/소스 출력 인에이블 신호 또는 게이트 시프트 클럭 타이밍을 지연함으로써 표시패널의 부하로 인한 픽셀들의 충전양 차이를 보상한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소자들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 4 내지 도 6을 참조하면, 본 발명의 표시장치는 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(10), 표시패널(10)의 데이터라인들(DL)에 데이터전압을 공급하기 위한 데이터 구동회로, 표시패널(10)의 게이트라인들(GL)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동회로, 및 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(TCON) 등을 포함한다.

입력 영상은 표시패널(10)의 픽셀 어레이에 표시된다. 픽셀 어레이는 데이터라인들(DL), 데이터라인들(DL)과 교차되는 게이트라인들(GL), 데이터라인들(DL)과 게이트라인들(GL)에 의해 정의된 픽셀들을 포함한다.

데이터 구동회로는 다수의 소스 드라이브 IC들(SDIC1~SDIC4)을 포함한다. 게이트 구동회로는 다수의 게이트 드라이브 IC들(GDIC1~GDIC4)을 포함한다.

타이밍 콘트롤러(TCON)은 콘트롤 PCB(CPCB) 상에 실장될 수 있다. 타이밍 콘트롤러(TCON)는 외부의 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(TCON)는 호스트 컴퓨터로부터 입력 받은 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(SDIC1~SDIC4)로 전송한다. 콘트롤 PCB(PCB)에는 직류-직류 변환기(DC-DC Convertor)가 실장될 수 있다. 직류-직류 변환기(DC-DC)는 표시패널(10)에 공급되는 아날로그 구동 전원들을 발생한다. 구동 전원들은 정극성/부극성 감마기준전압, 액정표시장치의 공통전압(Vcom), OLED 표시장치의 픽셀 전원 전압(ELVDD), 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등을 포함한다. 콘트롤 PCB(CPCB)는 FFC(Flexible Flat Cable)를 통해 소스 PCB(SPCB)에 전기적으로 연결된다.

타이밍 콘트롤러(TCON)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들(SDIC1~SDIC4)과 게이트 드라이브 IC들(GDIC1~GDIC4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이브 IC들(GDIC1~GDIC4)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호들과, 소스 드라이브 IC들(SDIC1~SDIC4)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 소스 타이밍 제어신호들을 포함한다.

게이트 타이밍 제어신호들은 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GCLK), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(Gate Start Pulse, GSP)는 제1 게이트 드라이브 IC(GDIC1)에 입력되어 제1 게이트 드라이브 IC(GDIC1)로부터 첫 번째 출력되는 제1 게이트펄스의 출력 타이밍을 제어한다. 게이트 시프트 클럭(Gate Shift Clock, GSC)은 게이트 스타트 펄스(GSP)의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC1~GDIC4)의 출력 타이밍을 제어한다. 게이트 드라이브 IC들(GDIC1~GDIC4)은 게이트 출력 인에이블 신호(GOE)의 로우 로직(low logic) 구간 동안 게이트 펄스를 출력하고, 게이트 출력 인에이블 신호(GOE)의 하이 로직(high logic) 구간에 출력을 멈춘다. 게이트 타이밍 제어신호들은 콘트롤 PCB(CPCB)에 형성된 게이트 타이밍 제어신호 버스라인들, FFC, 소스 PCB(SPCB)에 형성된 게이트 타이밍 제어신호 버스라인들, 소스 드라이브 IC들(SDIC1) 중에서 하나 이상의 TCP에 형성된 게이트 타이밍 제어신호 버스라인, 및 표시패널(10)의 TFT 어레이 기판에 형성된 LOG(Line On Glass) 라인들을 통해 게이트 드라이브 IC들(GDIC1~GDIC4)에 전송될 수 있다.

소스 타이밍 제어신호들은 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(SDIC1~SDIC4)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들(SDIC1~SDIC4) 내에서 데이터의 샘플링 타이밍을 제어한다. 극성제어신호(POL)는 소스 드라이브 IC들(SDIC1~SDIC4)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SDIC1~SDIC4)의 데이터전압 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 소스 드라이브 IC들(GDIC1~GDIC4)은 소스 출력 인에이블 신호(SOE)의 로우 로직 구간 동안 데이터 전압을 출력하고, 소스 출력 인에이블 신호(SOE)의 하이 로직 구간에 차지 쉐어링을 실시할 수 있다. 데이터 타이밍 제어신호들은 콘트롤 PCB(CPCB)에 형성된 데이터 타이밍 제어신호 버스라인들, FFC, 및 소스 PCB(SPCB)에 형성된 데이터 타이밍 제어신호 버스라인들을 통해 소스 드라이브 IC들(SDIC1)에 전송된다.

소스 드라이브 IC들(SDIC1~SDIC4) 각각은 타이밍 콘트롤러(TCON)로부터 입력 영상의 디지털 비디오 데이터를 수신한다. 소스 드라이브 IC들(SDIC1~SDIC4)은 타이밍 콘트롤러(TCON)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 표시패널(10)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SDIC1~SDIC4) 각각은 COG(Chip On Glass) 공정에 의해 표시패널(10)의 TFT 어레이 기판 상에 접착될 수 있다. 소스 드라이브 IC들(SDIC1~SDIC4)은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정으로 소스 PCB(Printed Circuit Board, SPCB)와 표시패널(10)의 TFT 어레이 기판에 접착될 수 있다.

게이트 드라이브 IC들(GDIC1~GDIC4)은 타이밍 콘트롤러(TCON)로부터의 게이트 타이밍 제어신호에 응답하여 표시패널(10)의 게이트라인들(GL)에 게이트펄스를 순차적으로 공급한다. 게이트 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되며, 게이트 로우 전압(VGL)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱전압보다 낮은 전압으로 설정된다. 따라서, TFT 어레이의 TFT들은 게이트라인(GL)으로부터의 게이트펄스에 응답하여 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극에 공급한다. 게이트 드라이브 IC들(GDIC1~GDIC4)은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(10)의 TFT 어레이 기판 상에 접착될 수 있다. 게이트 구동회로는 도 16과 같이 GIP(Gate In Panel) 공정에 의해 TFT 어레이와 함께 TFT 어레이 기판에 직접 형성되는 GIP 회로로 구현될 수 있다.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다.

OLED 표시장치의 픽셀은 도 5와 같이, 스위치 TFT(SWTFT), 구동 TFT(DRTFT), OLED(Organic Light Emitting Diode), 스토리지 커패시터(Storage capacitor, Cst) 등을 포함한다.

스위치 TFT(SWTFT)는 게이트 펄스에 응답하여 데이터전압(DATA)을 구동 TFT(DRTFT)의 게이트에 공급한다. 구동 TFT(DRTFT)는 픽셀 전원(ELVDD)이 공급되는 전원 배선과, OLED 사이에 접속되어 자신의 게이트에 인가되는 데이터 전압에 따라 OLED에 흐르는 전류를 조절한다. OLED는 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 등의 유기 화합물층들이 적층된 구조를 갖는다. OLED는 발광층에서 전자와 정공이 결합할 때 빛을 발생한다. 스토리지 커패시터(Cst)는 구동 TFT(DRTFT)의 게이트-소스 간 전압(Vgs)을 1 프레임 기간 동안 유지한다.

픽셀에는 내부 보상회로를 더 포함할 수 있다. 내부 보상회로는 하나 이상의 스위치 TFT들과 하나 이상의 커패시터를 포함하여 구동 TFT(DRTFT)의 게이트를 초기화한 후에 구동 TFT(DRTFT)의 문턱 전압과 이동도를 센싱하여 데이터 전압(DATA)을 보상한다. 이러한 보상회로(PIXC)는 공지된 어떠한 것으로도 적용 가능하다.

액정표시장치의 픽셀은 도 6과 같이, 액정셀(Clc), 스토리지 커패시터(Cst), TFT(Thin Film Transistor) 등을 포함한다. 액정셀(Clc)은 TFT를 통해 데이터 전압(DATA)이 인가되는 픽셀 전극과, 공통전압(Vcom)이 인가되는 공통전극 간의 전계에 의해 구동되는 액정분자들을 이용하여 광의 위상을 지연시켜 데이터에 따라 투과율을 조정한다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. TFT는 게이트 라인(GL)으로부터의 게이트펄스(또는 스캔펄스, SCAN))에 응답하여 턴-온(turn-on)되어 데이터 라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극에 공급한다.

액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 액정모드로 구현될 수 있다. 또한, 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 다양한 형태로 구현될 수 있다. 투과형 액정표시장치나 반투과형 액정표시장치는 백라이트 유닛과 백라이트 구동부를 포함한다.

백라이트 유닛은 에지형 백라이트 유닛 또는 직하형 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛은 액정표시장치의 표시패널(100)의 배면 아래에 배치되어 그 표시패널(100)에 빛을 조사한다. 백라이트 구동부는 백라이트 유닛의 광원들에 전류를 공급하여 그 광원들을 발광시킨다. 광원들은 LED(Light Emitting Diode)로 구현될 수 있다.

본 발명의 표시장치는 픽셀 전압 편차 보상 회로를 이용하여 표시패널(10)의 RC 딜레이를 감지(sensing)하고, 감지된 RC 딜레이에 따라 표시패널(10)의 픽셀 위치에 따라 데이터 전압 및/또는 게이트 펄스의 타이밍을 지연하여 픽셀들 각각의 데이터 전압 충전양을 균일하게 한다.

도 7은 본 발명의 제1 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 도 8은 게이트 출력 인에이블 신호(GOE)의 급전 파형과 피드백 파형(GOE_FB)을 보여 주는 파형도이다. 도 9는 게이트 출력 인에이블 신호(GOE)를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 도 10은 게이트 드라이브 IC(GDIC~GDIC3) 별로 인가되는 게이트 출력 인에이블 신호들(GOE1~GOE3)을 보여 주는 파형도이다.

도 7 내지 도 10을 참조하면, 픽셀 전압 편차 보상 회로는 표시패널(10)에 형성된 더미 라인부(13)와, 타이밍 콘트롤러(TCON)를 포함한다.

표시패널(10)은 입력 영상이 재현되는 픽셀 어레이(11)와, 신호 지연 양을 감지하기 위한 더미 라인부(13)를 포함한다.

픽셀 어레이(11)의 픽셀들 각각은 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)을 포함하고 추가로, 컬러 필터가 없는 백색 서브 픽셀을 더 포함할 수 있다.

더미 라인부(13)는 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 더미 라인부(13)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(14)과, 그 더미 픽셀들(14)과 연결되는 더미 라인들(71, 72)을 포함한다. 더미 픽셀들(14)에는 입력 영상의 데이터 전압이 공급되지 않는다. 더미 라인들(71, 72)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란한 더미 데이터 라인들이다. 더미 라인들(71, 72)은 타이밍 콘트롤러(TCON)에 루프(loop) 형태로 연결된다. 더미 라인들(71, 72)은 타이밍 콘트롤러(TCON)로부터의 입력된 신호가 타이밍 콘트롤러(TCON)로 피드백 입력될 수 있도록 타이밍 콘트롤러(TON)의 반대측에서 서로 연결된다. 따라서, 더미 라인들(71, 72)이 연결된 길이는 픽셀 어레이(10)의 데이터 라인(S1~Sm)의 2 배 정도이다.

게이트 출력 인에이블 신호(GOE)는 데이터 라인(S1~Sm)과 나란한 GOE 배선을 따라 게이트 드라이브 IC들(GDIC1~GDIC4)로 전송된다. 따라서, 게이트 출력 인에이블 신호(GOE)는 데이터 전압(Vdata)과 유사하게 표시패널의 하단으로 갈수록 더 많이 지연된다. 타이밍 콘트롤러(TCON)는 데이터 전압(Vdata)의 지연양을 추정하기 위하여 지연 시간 측정기를 인용하여 게이트 출력 인에이블 신호(GOE)를 데이터 라인들(S1~Sm)과 나란한 더미 라인들(71, 72) 중 어느 하나(71)에 입력하고, 지연된 게이트 출력 인에이블 신호(GOE_FB)를 반대측 더미 라인(72)을 통해 수신한다.

타이밍 콘트롤러(TCON)는 지연 시간 측정기를 이용하여 더미 라인(71)에 급전된 게이트 출력 인에이블 신호(GOE)의 급전 신호와, 지연된 게이트 출력 인에이블 신호(GOE_FB)의 피드백 신호 사이의 시간차를 측정한다. 지연 시간 측정기는 타이밍 콘트롤러(TCON) 내의 비교기(91)와 카운터(92)로 간단히 구현될 수 있다. 비교기(91)는 급전 신호와 피드백 신호를 수신하여 급전 신호와 피드백 신호의 시간차 만큼의 신호를 발생한다. 카운터(92)는 비교기(91)의 출력 신호를 카운트함으로써 급전 신호와 피드백 신호의 시간차를 측정한다. 비교기(91)와 카운터(92)는 타이밍 콘트롤러(TCON)에 내장되어 있으므로 추가로 구성될 필요가 없다.

게이트 출력 인에이블 신호(GOE)의 지연 시간은 더미 라인들(71, 72)의 길이로 인하여 대략 데이터 전압(Vdata)의 지연 시간의 2 배 정도이다. 게이트 출력 인에이블 신호(GOE)의 지연 시간은 도 8과 같이 게이트 출력 인에이블 신호(GOE)의 하이 로직 전압의 10%와 90% 사이의 전압으로 측정될 수 있으나 이에 한정되지 않는다.

타이밍 콘트롤러(TCON)의 타이밍 제어 신호 발생기(93)는 더미 라인들(71, 72)을 통해 감지된 게이트 출력 인에이블 신호(GOE)의 지연 시간의 1/2 정도 낮춘 시간(t) 만큼 게이트 출력 인에이블 신호(GOE)를 지연시켜 게이트 드라이브 IC들(GDIC1~GDIC4)에 인가한다. 도 10에서, GOE1은 제1 게이트 드라이브 IC(GDIC1)에 인가되는 제1 게이트 출력 인에이블 신호이다. GOE2는 제2 게이트 드라이브 IC(GDIC2)에 인가되는 제2 게이트 출력 인에이블 신호이다. GOE3는 제3 게이트 드라이브 IC(GDIC3)에 인가되는 제3 게이트 출력 인에이블 신호이다. 제2 게이트 출력 인에이블 신호(GOE2)는 제1 게이트 출력 인에이블 신호(GOE1)에 비해 t 만큼 지연된다. 제3 게이트 출력 인에이블 신호(GOE3)는 제2 게이트 출력 인에이블 신호(GOE2)에 비해 t 만큼 지연된다. 그 결과, 픽셀들은 데이터 전압(Vdata)의 지연 시간 만큼 게이트 펄스가 지연되어 같은 계조 에서 동일한 전압을 충전할 수 있다.

도 11은 본 발명의 제2 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 도 12는 소스 출력 인에이블 신호(SOE)의 급전 파형과 피드백 파형(SOE_FB)을 보여 주는 파형도이다. 도 13은 소스 출력 인에이블 신호(SOE)를 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다. 도 14는 소스 드라이브 IC(SDIC1~SDIC4) 별로 인가되는 소스 출력 인에이블 신호들(SOE1~SOE3)을 보여 주는 파형도이다.

도 11 내지 도 14를 참조하면, 픽셀 전압 편차 보상 회로는 표시패널(10)에 형성된 더미 라인부(16)와, 타이밍 콘트롤러(TCON)를 포함한다.

표시패널(10)은 입력 영상이 재현되는 픽셀 어레이(11)와, 신호 지연 양을 감지하기 위한 더미 라인부(15)를 포함한다.

더미 라인부(15)는 픽셀 어레이(11) 밖의 비표시 영역에 형성되거나 그 중 일부가 픽셀 어레이(11) 내에 형성될 수 있다. 더미 라인부(15)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(16)과, 그 더미 픽셀들(16)과 연결되는 더미 라인(G0)을 포함한다. 더미 라인(G0)은 픽셀 어레이의 상단에 위치할 수 있다. 더미 라인(G0)은 라우팅(routing) 배선(101)과 연결된다. 라우팅 배선(101)은 PCB들(SPCB, CPCB)과 FFC 상에 형성될 수 있다. 더미 라인(G0)과 라우팅 배선(101)은 타이밍 콘트롤러(TCON)에 폐 루프 형태로 연결된다.

소스 출력 인에이블 신호(GOE)는 게이트 라인(G1~Gn)과 나란한 SOE 배선을 따라 소스 드라이브 IC들(SDIC1~SDIC4)로 전송된다. 따라서, 소스 출력 인에이블 신호(SOE)는 게이트 펄스(Vgate)와 유사하게 표시패널(10)의 우측으로 갈수록 더 많이 지연된다. 타이밍 콘트롤러(TCON)는 픽셀 어레이(10)의 데이터 전압 지연양을 추정하기 위하여 소스 출력 인에이블 신호(SOE)를 라우팅 배선(101)을 경유하여 더미 라인(G0)의 일측 끝단에 입력하고 그 더미 라인(G0)의 타측 끝단을 통해 수신한다. 타이밍 콘트롤러(TCON)는 비교기와 카운터를 이용하여 더미 라인(GO)의 일측 끝단에 급전된 소스 출력 인에이블 신호(SOE)의 급전 신호와, 지연된 소스 출력 인에이블 신호(SOE_FB)의 피드백 신호 사이의 시간차를 측정한다.

소스 출력 인에이블 신호(SOE)의 지연 시간은 도 12와 같이 소스 출력 인에이블 신호(SOE)의 하이 로직 전압의 10%와 90% 사이의 전압으로 측정될 수 있으나 이에 한정되지 않는다.

타이밍 콘트롤러(TCON)의 타이밍 제어 신호 발생기는 더미 라인(G0)을 통해 감지된 소스 출력 인에이블 신호(SOE)의 지연 시간(t) 만큼 소스 출력 인에이블 신호(SOE)를 지연시켜 소스 드라이브 IC들(SDIC1~SDIC4)에 인가한다. 도 14에서, SOE1은 제1 소스 드라이브 IC(SDIC1)에 인가되는 제1 소스 출력 인에이블 신호이다. SOE2는 제2 소스 드라이브 IC(SDIC2)에 인가되는 제2 소스 출력 인에이블 신호이다. SOE3는 제3 소스 드라이브 IC(SDIC3)에 인가되는 제3 소스 출력 인에이블 신호이다. 제2 소스 출력 인에이블 신호(SOE2)는 제1 소스 출력 인에이블 신호(SOE1)에 비해 t 만큼 지연된다. 제3 소스 출력 인에이블 신호(SOE3)는 제2 소스 출력 인에이블 신호(SOE2)에 비해 t 만큼 지연된다. 그 결과, 픽셀들은 게이트 펄스(Vgate)의 지연 시간 만큼 데이터 전압(Vdata)이 지연되어 같은 계조 에서 동일한 전압을 충전할 수 있다.

본 발명의 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 전술한 제1 실시예의 더미 라인들(71, 72)을 이용하여 표시장치의 온도 변화에 따른 픽셀들의 충전 편차를 보상한다.

도 15는 기준 온도(상온)에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도이다. 도 16a 및 도 16b는 저온과 고온에서 측정된 데이터 전압의 지연 시간을 보여 주는 파형도들이다.

도 7, 도 15 내지 도 16b를 참조하면, 본 발명의 픽셀 전압 편차 보상 회로는 더미 라인부(13)와, 타이밍 콘트롤러(TCON)를 포함한다.

이 실시예는 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호(GOE)를 공급하고 그 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호(GOE_FB)를 수신하여 그 신호들의 시간차를 측정한다. 이 실시예에서 직류-직류 변환기(DC-DC)는 타이밍 콘트롤러(TCON)의 제어 하에 기준 온도에서 측정된 시간차와 현재 온도에서 측정된 시간차가 다를 때 게이트 펄스(Vgate)의 전압을 변경한다.

더미 라인부(13)는 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 더미 라인부(13)는 픽셀 어레이(11)의 부하와 유사한 부하를 갖도록 더미 픽셀들(14)과, 그 더미 픽셀들(14)과 연결되는 더미 라인들(71, 72)을 포함한다. 더미 라인들(71, 72)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란한 더미 데이터 라인들이다.

타이밍 콘트롤러(TCON)는 더미 라인(71)에 게이트 출력 인에이블 신호(GOE)를 급전하고, 비교기와 카운터를 이용하여 게이트 출력 인에이블 신호(GOE)와 더미 라인(72)을 통해 수신된 피드백 신호(GOE_FB)의 시간차를 측정한다. 타이밍 콘트롤러(TCON)는 상온에서의 시간차를 기준 온도 카운트 값으로서 내장 메모리에 저장한다. 타이밍 콘트롤러(TCON)는 같은 방법으로 고온과 상온에서의 게이트 출력 인에이블 신호(GOE)의 지연 시간 차이를 측정한다.

타이밍 콘트롤러(TCON)는 현재의 온도에서 측정된 카운트 값과 기준 온도 카운트 값을 비교하여 도 16a와 같이 현재의 온도 카운트 값이 기준 온도 카운트 값 보다 크면, 직류-직류 변환기(DC-DC)를 제어하여 게이트 하이 전압(VGH)을 높이고 게이트 로우 전압(VGL)을 낮춘다. 직류-직류 변환기(DC-DC)는 PWM(pulse width modulation) 신호에 따라 출력 전압을 조정할 수 있다.

픽셀 전압은 데이터 전압(Vdata)의 지연 시간이 클수록 낮아지고, 게이트 하이 전압(VGH)이 높고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차가 클수록 커진다. 따라서, 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호(GOE)의 온도별 지연 시간의 차이를 바탕으로 픽셀 전압의 온도 편차를 추정하여 도 16a와 같이 고온에서 픽셀 전압이 낮아지는 것으로 판단되면 게이트 하이 전압(VGH)을 높이고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차를 크게 하여 기준 온도 보다 고온에서 픽셀 전압이 저하되는 것을 보상한다.

도 16a 및 도 16b에서, "GOE_FB1"은 기준 온도 측정시 타이밍 콘트롤러(TCON)에 수신된 게이트 출력 인에이블 신호(GOE)의 피드백 신호이다. "GOE_FB2" 및 "GOE_FB3"는 현재 온도 측정시 타이밍 콘트롤러(TCON)에 수신된 게이트 출력 인에이블 신호(GOE)의 피드백 신호이다.

타이밍 콘트롤러(TCON)는 현재의 온도에서 측정된 카운트 값과 기준 온도 카운트 값을 비교하여 도 16b와 같이 현재의 온도 카운트 값이 기준 온도 카운트 값 보다 작으면, 직류-직류 변환기(DC-DC)를 제어하여 게이트 하이 전압(VGH)을 낮추고 게이트 로우 전압(VGL)을 높인다. 따라서, 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호(GOE)의 온도별 지연 시간의 차이를 바탕으로 픽셀 전압의 온도 편차를 추정하여 도 16a와 같이 저온에서 픽셀 전압이 낮아지는 것으로 판단되면 게이트 하이 전압(VGH)을 낮추고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 차를 작게 하여 기준 온도 보다 저온에서 픽셀 전압이 높아지는 것을 보상한다.

본 발명의 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 게이트 출력 인에이블 신호 대신에 소스 출력 인에이블 신호(SOE)의 지연 시간을 온도 별로 측정하여 데이터 전압의 온도별 지연 시간 편차를 측정할 수 있다. 이 경우에, 픽셀 전압 편차 보상 회로는 도 11과 같은 회로를 이용할 수 있다.

결과적으로, 본 발명의 제1 내지 제3 실시예에 따른 픽셀 전압 편차 보상 회로는 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호(GOE, SOE)를 공급하고 그 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호(GOE_FB, SOE_FB)를 수신하여 그 신호들의 시간차를 측정한다. 그리고, 픽셀 전압 편차 보상 회로는 측정된 시간 만큼 타이밍 제어 신호(GOE, SOE)를 지연켜 픽셀들의 충전양을 균일하게 제어할 수 있다.

픽셀 전압 편차 보상 회로는 더미 라인을 이용하여 타이밍 제어 신호(GOE, SOE)의 지연을 측정하는 경우에, 입력 영상을 표시하는 매 프레임 마다 실시간으로 데이터 신호의 지연을 측정할 수 있다. 다른 방법으로서, 픽셀 전압 편차 보상 회로는 표시장치의 전원이 턴-온(turn-on)되어 파워 온 시퀀스(power on sequence) 직후 소정 시간 동안 픽셀 전압 편차를 측정한 후에, 입력 영상 신호를 재현하는 다음 프레임 기간부터 픽셀 전압 편차를 보상할 수 있다.

또 다른 방법으로서, 픽셀 전압 편차 보상 회로는 제N(N은 양의 정수) 프레임 기간과 제N+1 프레임 기간 사이의 버티컬 블랭크 기간(VB)에 픽셀 전압 편차를 감지한 후에 그 다음 프레임 기간 즉, 제N+1 프레임 기간에 픽셀 전압 편차를 보상할 수 있다. 입력 영상은 버티컬 블랭크 기간(VB)에 표시장치에 표시되지 않는다. 따라서, 이 방법은 더미 라인을 이용할 필요 없이 픽셀 어레이 내의 데이터 라인이나 게이트 라인을 이용하여 타임이 제어 신호의 지연을 측정할 수 있다.

도 17은 본 발명의 제4 실시예에 따른 픽셀 전압 편차 보상 회로를 보여 주는 도면이다. 이 픽셀 전압 편차 보상 회로는 게이트 구동 회로가 GIP 회로로 구현된 예에서 적용된다. 도 18은 VESA 표준의 디스플레이 타이밍을 보여 주는 파형도이다. 도 19는 게이트 시프트 클럭을 지연시켜 픽셀들의 충전양을 균일하게 하는 효과를 보여 주는 파형도이다.

도 17 내지 도 19를 참조하면, 픽셀 전압 편차 보상 회로는 클럭 라인들(151, 152)과 타이밍 콘트롤러(TCON)를 포함한다.

이 실시예는 표시패널(10)의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간(VB) 동안 표시패널(10)의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호(RST)를 공급하고 그 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호(RST_FB)를 수신하여 그 신호들의 시간차를 측정한다. 그리고 입력 영상이 픽셀들에 기입되는 데이터 인에이블 기간(AA) 동안 제2 타이밍 제어 신호(GCLK)를 제1 타이밍 제어 신호의 지연 시간차 만큼 지연하여 표시패널의 구동 회로(GDIC)를 제어한다.

클럭 라인들(151, 152)은 픽셀 어레이(11) 밖의 비표시 영역에 형성된다. 클럭 라인들(151, 152)은 픽셀 어레이(11)의 데이터 라인들(S1~Sm)과 나란하고 폐루프를 형성하여 일측이 레벨 시프터(LS)와 타이밍 콘트롤러(TCON)에 연결된다. 클럭 라인들(151, 152)은 타이밍 콘트롤러(TCON)에 폐 루프 형태로 연결된다. 클럭 라인들(151, 152)은 GIP 회로의 시프트 레지스터에 연결된다.

타이밍 콘트롤러(TCON)는 버티컬 블랭크 기간(VB) 동안 클럭 라인들(151, 152) 중 어느 하나(152)에 리셋 신호(RST)를 공급하여 GIP 회로에 공급하여 GIP 회로를 초기화하고, 다른 클럭 라인(151)으로부터 리셋 신호(RST)의 피드백 신호(RST_FB)를 수신한다. 타이밍 콘트롤러(TCON)는 비교기와 카운터를 이용하여 리셋 신호(RST)의 급전 신호와 피드백 신호(RST_FB)의 시간차를 측정하여 그 시간차 만큼 다음 프레임 기간부터 게이트 시프트 클럭(GCLK)을 지연시킨다. 게이트 시프트 클럭(GCLK)의 지연 시간이 타이밍 콘트롤러(TCON)로부터 멀수록 커지므로 표시패널(10)의 하단으로 갈수록 커진다. GIP 회로는 데이터 지연 시간 만큼 지연된 게이트 시프트 클럭 타이밍에 맞추어 게이트 펄스(Vgate)를 출력한다. 그 결과, 본 발명의 픽셀 전압 편차 보상 회로는 데이터 전압의 지연 시간 만큼 GIP 회로의 출력 타이밍을 지연시킴으로써 같은 계조에서 픽셀들의 충전양을 균일하게 할 수 있다.

GIP 회로는 픽셀 어레이(11)와 함께 표시패널(10)의 TFT 어레이 기판 상에 직접 형성되는 시프트 레지스터(shift register)를 포함한다.

레벨 시프터(Level shifter, LS)는 데이터 인에이블 기간(AA) 동안 타이밍 콘트롤러(TCON)로부터 수신된 게이트 타이밍 제어 신호들의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 전압으로 변환하여 GIP 회로에 공급한다. 도 17에 도시된 스위치(S1)는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 인에이블 기간(AA) 동안 GIP 회로의 출력 단자들을 클럭 라인들(151, 152)에 연결하는 반면, 버티컬 블랭크 기간(VB) 동안 GIP 회로의 출력 단자들과 클럭 라인들(151, 152) 사이의 신호 전송 경로를 차단한다.

GIP 회로의 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다. 스테이지들 각각은 D 플립플롭으로 동작하여 스타트 펄스 또는 이전 스테이지로부터의 캐리 신호에 응답하여 출력을 발생하고 그 출력을 게이트 시프트 클럭(GCLK) 타이밍에 시프트시킨다.

시프트 레지스터의 스테이지들은 게이트 라인(G1~Gn)을 충전시키는 Q 노드와, 게이트 라인(G1~Gn)을 방전시키는 QB 노드, Q 노드와 QB 노드에 연결된 스위치 회로를 포함한다. 스위치 회로는 스타트 펄스 또는 이전 스테이지의 출력에 응답하여 Q 노드를 출전시켜 게이트 라인의 전압을 상승시키고, 다음 스테이지의 출력 또는 리셋 펄스에 응답하여 QB 노드를 방전시킨다. 이러한 시프트 레지스터는 게이트 시프트 클럭(GCLK)의 타이밍에 맞추어 출력을 시프트시키고 리셋 신호(RST)에 따라 초기화된다.

한편, 타이밍 콘트롤러(TCON)는 버티컬 블랭크 기간(VB) 동안 레벨 시프터(LS)를 통해 리셋 신호(RST)를 클럭 라인들(151, 152)에 공급하여 게이트 시프트 클럭의 지연 시간을 측정할 수도 있다. 이 경우에 도 17에서 스위치(S1)는 필요 없다.

도 18에서, 수직 동기 신호(Vsync)의 1 주기는 1 수직 기간으로서 1 프레임 기간의 타이밍을 정의한다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평기간이다. 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간 즉, 펄스 폭은 1 라인 데이터 타이밍을 나타낸다. 1 수평 기간은 표시패널(100)에서 1 라인의 픽셀들에 데이터를 기입하는데 필요한 시간(horizontal address time)이다.

입력 영상의 픽셀 데이터는 데이터 인에이블 신호(DE)에 동기하여 데이터 인에이블 기간(AA) 동안 입력되고, 버티컬 블랭크 기간(VB)에 입력되지 않는다. 데이터 인에이블 기간(AA)은 픽셀 어레이의 모든 픽셀들에 1 프레임 분량의 픽셀 데이터를 표시하는데 필요한 시간(Vertical address time)이다.

버티컬 블랭크 기간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지부터 라이징 에지까지의 시간으로서, 한 화면의 시작(또는 끝) 타이밍을 나타낸다.

버티컬 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 마지막 펄스의 폴링 에지부터 버티컬 블랭크 기간(VB)의 시작까지의 시간이다. 버티컬 백 포치(BP)는 버티컬 블랭크 기간(VB)의 끝부터 1 프레임 데이터의 제1 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 에지까지의 시간이다.

본 발명의 픽셀 전압 편차 보상 회로는 다른 실시예로서 버티컬 블랭크 기간(VB) 동안 픽셀 어레이 내의 일부 배선의 일측 끝단에 데이터 전압 이외의 다른 신호를 급전 신호로서 인가하고, 그 배선의 타측 끝단을 통해 지연된 피드백 신호를 수신할 수 있다. 여기서, 픽셀 어레이 내의 일부 배선은 데이터 라인(S1~Sm)과 게이트 라인(G1~Gn) 중 하나 이상일 수 있다. 픽셀 전압 편차 보상 회로는 급전 신호와 피드백 신호의 시간 차를 측정하여 데이터 전압의 지연 시간을 추정한다. 그리고 픽셀 전압 편차 보상 회로는 지연 시간 차만큼 게이트/소스 출력 인에이블 신호 또는 게이트 시프트 클럭 타이밍을 지연함으로써 표시패널의 부하로 인한 픽셀들의 충전양 차이를 보상한다. 이 경우에, 지연 시간을 측정하기 위한 용도로 사용된 픽셀 어레이의 배선에는 데이터 인에이블 기간(AA) 동안 데이터 전압(Vdata) 또는 게이트 펄스(Vgate)가 인가된다.

전술한 실시예들은 표시장치에 독립적으로 구성되거나 하나 이상 결합해서 표시장치에 함께 적용될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 71, 72, GO : 더미 라인
91 : 비교기 92 : 카운터
93 : 타이밍 제어 신호 발생기 151, 152 : 클럭 라인
SDIC : 소스 드라이브 IC GDIC : 게이트 드라이브 IC
TCON : 타이밍 콘트롤러

Claims

표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 시간차 만큼 지연된 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함하는 픽셀 전압 편차 보상 회로.
제 1 항에 있어서,
상기 타이밍 제어 신호가 인가되는 배선은,
상기 표시패널의 픽셀 어레이 밖의 더미 라인을 포함하는 픽셀 전압 편차 보상 회로.
제 2 항에 있어서,
상기 더미 라인에 더미 픽셀들이 연결되는 픽셀 전압 편차 보상 회로.
제 3 항에 있어서,
상기 더미 라인은,
상기 타이밍 제어 신호가 인가되는 제1 더미 라인;
상기 제1 더미 라인과 나란하고 상기 제1 더미 라인과 연결되어 상기 피드백 신호를 상기 지연 시간 측정기에 입력하는 제2 더미 라인을 포함하는 픽셀 전압 편차 보상 회로.
제 1 항에 있어서,
상기 타이밍 제어 신호가
게이트 펄스의 출력 타이밍을 제어하는 게이트 출력 인에이블 신호와, 데이터 전압의 출력 타이밍을 제어하는 소스 출력 인에이블 신호 중 어느 하나인 픽셀 전압 편차 보상 회로.
표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 타이밍 제어 신호의 피드백 신호를 수신하여 상기 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함하는 픽셀 전압 편차 보상 회로.
표시패널의 픽셀들에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 표시패널의 배선들 중 하나 이상의 배선의 일측 끝단에 제1 타이밍 제어 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 제1 타이밍 제어 신호의 피드백 신호를 수신하여 상기 제1 타이밍 제어 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 제2 타이밍 제어 신호를 발생하여 상기 표시패널의 구동 회로를 제어하는 타이밍 제어 신호 발생기를 포함하는 픽셀 전압 편차 보상 회로.
픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 상기 시간차 만큼 지연시키는 타이밍 제어 신호 발생기를 포함하는 표시장치.
제 8 항에 있어서,
상기 급전 신호가 인가되는 배선은,
상기 표시패널의 픽셀 어레이 밖의 더미 라인을 포함하는 표시장치.
제 9 항에 있어서,
상기 더미 라인에 더미 픽셀들이 연결되는 표시장치.
제 10 항에 있어서,
상기 더미 라인은
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나가 인가되는 제1 더미 라인; 및
상기 제1 더미 라인과 나란하고 상기 제1 더미 라인과 연결되어 상기 피드백 신호를 상기 지연 시간 측정기에 입력하는 제2 더미 라인을 포함하는 표시장치.
픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 소스 출력 인에이블 신호와 상기 게이트 출력 인에이블 신호 중 하나를 급전 신호로서 상기 배선들 중 하나 이상의 배선의 일측 끝단에 공급하고 상기 배선의 타측 끝단으로부터 지연된 피드백 신호를 수신하여 상기 급전 신호와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
기준 온도에서 측정된 상기 시간차와 현재 온도에서 측정된 상기 시간차가 다를 때 상기 지연 시간 측정기의 제어 하에 게이트 펄스의 전압을 변경하는 직류-직류 변환기를 포함하는 표시장치.
픽셀 어레이와 배선들을 갖는 표시패널;
소스 출력 인에이블 신호에 응답하여 데이터 전압을 출력하여 상기 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동회로;
게이트 출력 인에이블 신호에 응답하여 게이트 펄스를 출력하여 상기 픽셀 어레이의 게이트 라인들에 공급하는 게이트 구동회로;
상기 픽셀 어레이에 입력 영상이 기입되지 않는 블랭크 기간 동안 상기 배선들 중 하나 이상의 배선의 일측 끝단에 상기 게이트 구동회로를 초기화하기 위한 리셋 신호를 공급하고 상기 배선의 타측 끝단으로부터 지연된 리셋 신호의 피드백 신호를 수신하여 상기 리셋 신호와와 상기 피드백 신호 사이의 시간차를 측정하는 지연 시간 측정기; 및
상기 입력 영상이 상기 픽셀들에 기입되는 데이터 인에이블 기간 동안 상기 시간차 만큼 지연된 게이트 시프트 클럭을 발생하여 상기 게이트 구동 회로의 출력 시프트 타이밍을 제어하는 타이밍 제어 신호 발생기를 포함하는 표시장치.