KR102004839B1 - 데이터 처리 장치, 이의 동작 방법, 및 이를 포함하는 장치들 - Google Patents

데이터 처리 장치, 이의 동작 방법, 및 이를 포함하는 장치들 Download PDF

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Abstract

서로 다른 타이밍을 갖는 클락 신호들을 이용하여 데이터를 먹싱(muxing)하는 방법과 상기 방법을 수행할 수 있는 장치가 개시된다. 상기 방법을 이용하여 상기 데이터의 저장과 먹싱 또는 분류가 동시에 수행된다. 상기 장치는 넌-오버랩핑 래치 제어 신호들에 응답하여 직렬로 입력되는 데이터 블럭들을 병렬로 정렬하는 제1래치 회로와, 클럭 신호에 응답하여 병렬로 정렬된 데이터 블럭들을 동시에 래치하는 제2래치 회로를 포함한다.

Description

데이터 처리 장치, 이의 동작 방법, 및 이를 포함하는 장치들{DATA PROCESSING DEVICE, METHOD THEREOF, AND APPARATUSES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 데이터 처리 장치에 관한 것으로, 특히 서로 다른 타이밍을 갖는 클락 신호들을 이용하여 데이터를 먹싱(muxing)할 수 있는 데이터 처리 장치와 이의 동작 방법, 및 상기 데이터 처리 장치를 포함하는 장치들에 관한 것이다.
소스 드라이버(또는 데이터 라인 드라이버)는 디스플레이하고자 하는 영상 데이터에 대응되는 디지털 신호들을 아날로그 신호들로 변환하고, 변환된 아날로그 신호들을 디스플레이 패널의 픽셀들로 공급한다. 따라서, 상기 영상 데이터가 상기 디스플레이 패널에서 디스플레이될 수 있다.
LCD(liquid crystal display)의 성능 열화(deterioration), 예컨대, 영상 누화(crosstalk) 현상 또는 플리커(flicker)를 방지하기 위해, 일반적인 소스 드라이버는 픽셀로 공급되는 아날로그 신호의 극성을 프레임(frame)마다 반전시킨다. 이것을 극성 반전 구동(polarity inversion driving)이라고 한다.
상기 극성 반전 구동 방식에는 화면 반전(frame inversion) 방식, 열 반전 (column inversion) 방식, 행(line) 반전 방식, 및 점(dot) 반전 방식이 있다.
상기 화면 반전 방식에서는 한 프레임에서 픽셀들로 공급되는 아날로그 신호들의 극성이 모두 동일하다. 상기 열 반전 방식에서는 서로 인접한 열의 픽셀들로 공급되는 아날로그 신호들의 극성이 서로 다르다. 상기 행 반전 방식에서는 서로 인접한 행의 픽셀들로 공급되는 아날로그 신호들의 극성이 서로 다르다.
상기 점 반전 방식에는 인접한 픽셀들로 공급되는 아날로그 신호들의 극성이 서로 다른 1-DOT 반전 방식과 인접한 n(n은 1보다 큰 자연수)개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 동일하고 상기 n개의 픽셀들로 공급되는 아날로그 신호들의 극성과 상기 n개의 픽셀들과 인접한 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 다른 n-DOT 반전 방식이 있다.
상기 극성 반전 구동 방식 중에서 상기 점 반전 방식이 영상 누화 현상에 가장 강하므로 대형 디스플레이와 모바일 디스플레이에서 많이 사용된다.
소스 드라이버는 상기 점 반전 방식을 구현하기 위해 양극의 디지털-아날로그 변환기(또는 양극의 디코더)와 음극의 디지털-아날로그 변환기(또는 음극의 디코더)를 포함하는 디지털-아날로그 변환 회로를 포함한다.
종래의 소스 드라이버에서는 회로의 복잡도와 칩의 크기를 줄이기 위해 인접한 채널들이 디지털-아날로그 변환 회로를 공유한다. 구체적으로, 종래의 소스 드라이버는 극성 제어 신호에 응답하여 인접한 채널 사이에서 디지털 신호, 즉, 데이터를 서로 교환하고 교환된 데이터 각각을 아날로그 신호들로 변환하고 아날로그 신호들을 다시 서로 교환함으로써 디지털-아날로그 변환 회로의 복잡도와 칩의 크기를 감소시킬 수 있다.
종래의 소스 드라이버는 상기 동작을 구현하기 위해 채널들의 개수와 동일한 멀티플렉서를 포함하여야 하므로 전체 회로의 복잡도와 칩의 크기가 크다.
본 발명이 이루고자 하는 기술적인 과제는 논-오버래핑(non-overlapping) 래치 제어 신호들 또는 서로 다른 타이밍을 갖는 클락 신호들을 이용하여 데이터를 처리, 예컨대 먹싱하여 회로의 복잡도와 칩의 크기를 줄일 수 있는 데이터 처리 장치, 이를 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.
데이터 처리 장치는 넌-오버랩핑 래치 제어 신호들에 응답하여 직렬로 입력되는 데이터 블럭들을 병렬로 정렬하는 제1래치 회로와, 클럭 신호에 응답하여 병렬로 정렬된 데이터 블럭들을 동시에 래치하는 제2래치 회로를 포함한다.
상기 데이터 처리 장치는 선택 신호에 응답하여 상기 넌-오버래핑 래치 제어 신호들을 순차적으로 (successively) 생성하는 래치 제어 회로를 더 포함한다.
상기 래치 제어 회로는 각각이 상기 선택 신호에 응답하여 복수의 래치 클럭 신호들 중의 어느 하나를 상기 복수의 래치 제어 신호들 중의 어느 하나로서 출력하는 복수의 멀티플렉서들을 포함한다.
상기 복수의 멀티플렉서들 각각은 상기 복수의 래치 클럭 신호들을 번갈아 (alternately) 상기 어느 하나의 래치 제어 신호로서 출력한다.
상기 데이터 처리 장치는 극성 제어 신호와 반전 모드 제어 신호에 기초하여 상기 선택 신호를 생성하는 제어 회로를 더 포함한다.
상기 데이터 처리 장치는 상기 제2래치 회로의 출력 신호들을 아날로그 신호들로 변환하는 디지털-아날로그 변환 회로와, 상기 선택 신호에 응답하여 상기 아날로그 신호들을 재배열하는 멀티플렉싱 회로와, 재배열된 아날로그 신호들을 버퍼링하여 출력하는 출력 버퍼 회로를 포함한다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 데이터 처리 장치와, 게이트 드라이버로부터 출력된 게이팅 신호에 응답하여 상기 데이터 처리 장치의 출력 신호들을 디스플레이하는 디스플레이 패널을 포함한다.
본 발명의 실시 예에 따른 데이터 처리 방법은 넌-오버랩핑 래치 제어 신호들에 응답하여 직렬로 입력되는 데이터 블럭들을 병렬로 정렬하는 단계와, 클럭 신호에 응답하여 병렬로 정렬된 데이터 블럭들을 동시에 래치하는 단계를 포함한다.
상기 방법은 선택 신호에 응답하여 상기 넌-오버래핑 래치 제어 신호들을 순차적으로 생성하는 단계를 더 포함한다.
상기 래치 제어 신호들을 순차적으로 생성하는 단계는 상기 선택 신호에 응답하여 복수의 래치 클럭 신호들을 번갈아(alternately) 상기 래치 제어 신호들 중의 어느 하나로서 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 처리 장치와 이의 동작 방법은 논-오버래핑 래치 제어 신호들을 이용함으로써 회로의 복잡도와 칩의 크기를 줄일 수 있는 효과가 있다.
본 발명의 실시 예에 따른 데이터 처리 장치와 이의 동작 방법은 논-오버래핑 래치 제어 신호들 또는 서로 다른 타이밍(또는 위상)을 갖는 클락 신호들을 이용하여 데이터를 먹싱할 수 있다. 이때, 상기 데이터에 대한 저장과 먹싱(또는 분류)는 동시에 수행된다.
본 발명의 실시 예에 따른 데이터 처리 장치는 데이터 라인의 수를 감소시킬 수 있고 상기 데이터 라인을 통하여 전송되는 데이터의 속도를 증가시킬 수 있는 효과가 있다.
본 발명의 실시 예에 따른 데이터 처리 장치는 멀티플렉서의 개수를 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 소스 드라이버의 개략적인 블럭도이다.
도 2는 도 1에 도시된 데이터 래치 회로의 개략적인 블럭도이다.
도 3은 도 2에 도시된 데이터 래치 회로의 일 실시 예를 나타낸 회로도이다.
도 4는 도 3에 도시된 데이터 래치 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 래치 제어 회로의 일 실시 예를 나타낸 회로도이다.
도 6은 도 2에 도시된 데이터 래치 블럭의 일 실시 예를 나타낸 회로도이다.
도 7은 도 6에 도시된 데이터 래치 회로의 동작의 일 실시 예를 설명하기 위한 타이밍도이다.
도 8은 도 6에 도시된 데이터 래치 회로의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 9는 도 2에 도시된 데이터 래치 블럭의 다른 실시 예를 나타낸 회로도이다.
도 10은 도 2에 도시된 데이터 래치 회로의 다른 실시 예를 나타낸 회로도이다.
도 11은 도 9에 도시된 데이터 래치 회로의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 2에 도시된 래치 제어 회로의 다른 실시 예를 나타낸 회로도이다.
도 13은 도 2에 도시된 데이터 래치 블럭의 또 다른 실시 예를 나타낸 회로도이다.
도 14는 도 13에 도시된 데이터 래치 블럭의 동작의 일 실시 예를 설명하기 위한 타이밍도이다.
도 15는 도 13에 도시된 데이터 래치 블럭의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 16은 도 2에 도시된 데이터 래치 회로의 또 다른 실시 예를 나타낸 회로도이다.
도 17은 도 1에 도시된 소스 드라이버를 포함하는 디스플레이 모듈의 개략적인 블록도이다.
도 18은 도 1에 도시된 소스 드라이버를 포함하는 전자 시스템 및 인터페이스의 개략적인 블럭도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 발명의 개념에 따른 실시 예, 즉 서로 다른 타이밍 또는 위상을 갖는 클락 신호들을 이용하여 입력 데이터를 먹싱(muxing)할 수 있는 방법은 다양한 데이터 처리 장치들 또는 데이터 처리 회로에 사용될 수 있다. 본 명세서에서는 설명의 편의를 위해, 소스 드라이버를 데이터 처리 장치의 일 예로써 설명하나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1은 본 발명의 실시 예에 따른 소스 드라이버의 개략적인 블럭도이다.
도 1을 참조하면, 데이터 처리 장치, 예컨대 소스 드라이버(1010)는 쉬프트 레지스터(1100), 제어 회로(1200), 데이터 래치 회로(1300), 디지털-아날로그 변환 회로(1400), 멀티플렉싱 회로(1500), 및 출력 버퍼 회로(1600)를 포함한다.
쉬프트 레지스터(1100)는 소스 드라이버(1010)의 동작을 시작하기 위한 시작 신호(SE)에 응답하여 복수의 래치 클럭 신호들(LCLK)을 순차적으로 데이터 래치 회로(1300)로 출력할 수 있다. 복수의 래치 클럭 신호들(LCLK)은 넌-오버래핑(non-overlapping) 신호들로써 서로 다른 타이밍 또는 위상을 갖는다. 따라서, 데이터 처리 장치(1010)는 복수의 래치 클럭 신호들(LCLK) 또는 서로 다른 타이밍을 갖는 신호들을 이용하여 입력 데이터를 시간적으로 먹싱할 수 있는 효과가 있다.
제어 회로(1200)는 극성 제어 신호(POL)와 반전 모드 제어 신호(DOT)에 기초하여 적어도 하나의 선택 신호(SEL)를 출력할 수 있다.
극성 제어 신호(POL)는 프레임마다 변환되는 신호일 수 있다. 예를 들어, 극성 제어 신호(POL)가 현재 프레임에서 하이 레벨일 때 다음 프레임에서 로우 레벨일 수 있다.
반전 모드 제어 신호(DOT)는 디스플레이 패널의 반전 방식을 제어하기 위한 신호이다. 반전 모드 제어 신호(DOT)가 n-DOT(n은 자연수) 반전 방식을 지시할 때, 제어 회로(1200)는 소스 드라이버(1010)가 n-DOT 반전 방식으로 동작하도록 적어도 하나의 선택 신호(SEL)를 생성할 수 있다.
예를 들어, 반전 모드 제어 신호(DOT)가 1-DOT 반전 방식을 지시할 때 제어 회로(1200)는 소스 드라이버(1010)가 1-DOT 반전 방식으로, 즉 인접한 픽셀들로 공급되는 아날로그 신호들의 극성이 서로 다르게 동작하도록 적어도 하나의 선택 신호(SEL)를 생성할 수 있다.
다른 예를 들어, 반전 모드 제어 신호(DOT)가 n-DOT 반전 방식을 지시할 때 제어 회로(1200)는 소스 드라이버(1010)가 n-DOT 반전 방식으로, 즉, 인접한 n개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 동일하고, 상기 n개의 픽셀들로 공급되는 아날로그 신호들의 극성과 상기 n개의 픽셀들에 인접한 다른 n개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 다르게 동작하도록 적어도 하나의 선택 신호(SEL)를 생성할 수 있다.
데이터 래치 회로(1300)는 복수의 래치 클럭 신호들(LCLK), 클럭 신호(CLK), 및 적어도 하나의 선택 신호(SEL)에 응답하여 직렬로 입력되는 데이터 블럭들 (DATA)을 병렬로 배열하고 병렬로 배열된 데이터 블럭들을 래치한다.
데이터 래치 회로(1300)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK)을 복수의 래치 제어 신호들(도 2 또는 도 4의 LCS)로서 생성하고, 생성된 복수의 래치 제어 신호들(LCS)에 응답하여 직렬로 입력되는 데이터 블럭들(DATA)을 병렬로 배열하고, 클럭 신호(CLK)에 응답하여 병렬로 배열된 데이터 블럭들(DATA)을 동시에 래치할 수 있다.
데이터 래치 회로(1300)의 동작은 도 2부터 도 16를 참조하여 상세하게 설명될 것이다.
디지털-아날로그 변환 회로(1400)는 데이터 래치 회로(1300)의 출력 신호들을 아날로그 신호들로 변환한다.
실시 예에 따라, 디지털-아날로그 변환 회로(1400)는 복수의 양(positive)의 디지털-아날로그 변환기들(또는 양의 디코더들(decoders))과 복수의 음(negative)의 디지털-아날로그 변환기들(또는 음의 디코더들)을 포함할 수 있다.
상기 복수의 양의 디지털-아날로그 변환기들 각각은 데이터 래치 회로(1300)의 출력 신호들 중의 대응되는 어느 하나를 양의 아날로그 신호로 변환하고, 상기 복수의 음의 디지털-아날로그 변환기들 각각은 데이터 래치 회로(1300)의 출력 신호들 중의 대응되는 다른 하나를 음의 아날로그 신호로 변환할 수 있다.
본 명세서에서는 설명의 편의를 위하여 아날로그 신호들의 극성을 양과 음으로 나누어서 설명하지만, 본 발명의 개념은 이에 한정되지 않는다. 즉, 본 명세서에서 양은 기준 전압보다 높은 전압을 의미할 수 있고, 음은 상기 기준 전압보다 낮은 전압을 의미할 수 있다.
멀티플렉싱 회로(1500)는 적어도 하나의 선택 신호(SEL)에 응답하여 디지털-아날로그 변환 회로(1400)의 출력 신호들을 재배열할 수 있다. 즉, 멀티플렉싱 회로 (1500)는, 적어도 하나의 선택 신호(SEL)에 응답하여, 아날로그 신호들이 대응되는 픽셀들로 출력되도록 상기 아날로그 신호들을 재배열할 수 있다.
출력 버퍼 회로(1600)는 멀티플렉싱 회로(1500)의 출력 신호들을 버퍼링하여 디스플레이 패널의 픽셀들로 출력할 수 있다. 실시 예에 따라, 출력 버퍼 회로 (1600)는 복수의 증폭기들을 포함할 수 있다.
게이트 드라이버(도 17의 1050)로부터 출력된 게이팅 신호에 응답하여 출력 버퍼 회로(1600)의 출력 신호들이 픽셀들로 공급됨으로써 이미지(image)가 디스플레이로 출력될 수 있다.
실시 예에 따라, 쉬프트 레지스터(1100), 제어 회로(1200), 데이터 래치 회로(1300), 디지털-아날로그 변환 회로(1400), 멀티플렉싱 회로(1500), 및 출력 버퍼 회로(1600)는 하나의 칩으로 구현되거나 별도의 독립적인 칩으로 구현될 수 있다.
도 2는 도 1에 도시된 데이터 래치 회로의 개략적인 블럭도이다.
도 1과 도 2를 참조하면, 데이터 래치 회로(1300)는 래치 제어 회로(1310)와 데이터 래치 블럭(1330)을 포함할 수 있다.
래치 제어 회로(1310)는 적어도 하나의 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK)을 복수의 래치 제어 신호들(LCS)로서 출력할 수 있다.
예를 들어, 래치 제어 회로(1310)는 적어도 하나의 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK) 중의 어느 하나를 복수의 래치 제어 신호(LCS) 중의 어느 하나로서 출력하는 복수의 멀티플렉서들(도 3의 1311 및 1312, 도 10의 1313~1316, 또는 도 16의 1317~1319)로 구현될 수 있다.
데이터 래치 블럭(1330)은 래치 제어 회로(1310)로부터 출력된 복수의 래치 제어 신호들(LCS)에 응답하여 직렬로 입력되는 데이터 블럭들(DATA)을 병렬로 배열하고, 클럭 신호(CLK)에 응답하여 병렬로 배열된 데이터 블럭들(DATA)을 동시에 래치할 수 있다.
데이터 래치 블럭(1330)은 제1래치 회로(1350)와 제2래치 회로(1370)를 포함할 수 있다.
제1래치 회로(1350)는 래치 제어 회로(1310)로부터 출력된 복수의 래치 제어 신호들(LCS)에 응답하여 직렬로 입력되는 데이터 블럭들(DATA)을 병렬로 배열한다.
제2래치 회로(1370)는 클럭 신호(CLK)에 응답하여 제1래치 회로(1350)의 출력 신호들, 즉, 병렬로 배열된 데이터 블럭들(DATA)을 동시에 래치할 수 있다.
도 3은 도 2에 도시된 데이터 래치 회로의 일 실시 예를 나타낸 회로도이고, 도 4는 도 3에 도시된 데이터 래치 회로의 동작을 설명하기 위한 타이밍도이다.
도 1부터 도 4를 참조하면, 데이터 래치 회로(1300)의 일 실시 예에 따른 데이터 래치 회로(1300-1)는 래치 제어 회로(1310-1)와 데이터 래치 블럭(1330-1)을 포함할 수 있다. 데이터 래치 블럭(1330-1)은 제1래치 회로(1350-1)와 제2래치 회로(1370-1)를 포함할 수 있다.
래치 제어 회로(1310-1)는 복수의 멀티플렉서들(1311과 1312)을 포함할 수 있고, 제1래치 회로(1350-1)는 복수의 데이터 래치들(1351과 1352)을 포함할 수 있고, 제2래치 회로(1370-1)는 복수의 데이터 래치들(1371과 1372)을 포함할 수 있다.
멀티플렉서(1311)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들 (LCLK1과 LCLK2) 중의 어느 하나를 래치 제어 신호(LCS1)로서 데이터 래치(1351)로 출력할 수 있고, 멀티플렉서(1312)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK1과 LCLK2) 중의 다른 하나를 래치 제어 신호(LCS2)로서 데이터 래치 (1352)로 출력할 수 있다. 즉, 복수의 멀티플렉서들(1311 및 1312) 각각은 서로 다른 래치 클럭 신호들 각각을 출력할 수 있다.
도 4에 도시된 바와 같이, 선택 신호(SEL)가 하이 레벨일 때, 멀티플렉서 (1311)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서 (1312)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS2)로서 출력할 수 있다.
반대로, 선택 신호(SEL)가 로우 레벨일 때, 멀티플렉서(1311)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1312)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS2)로서 출력할 수 있다.
복수의 래치 클럭 신호들(LCLK1 및 LCLK2)은 서로 넌-오버래핑되는 신호들 또는 서로 다른 타이밍을 갖는 신호들이므로, 복수의 래치 제어 신호들(LCS1 및 LCS2)도 서로 넌-오버래핑 또는 서로 다른 타이밍을 갖는 신호들일 수 있다.
데이터 래치(1351)는, 멀티플렉서(1311)로부터 출력된 래치 제어 신호(LCS1)에 응답하여, 직렬로 입력되는 데이터 블럭들(DATA) 중에서 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭을 래치할 수 있다.
데이터 래치(1352)는, 멀티플렉서(1312)로부터 출력된 래치 제어 신호(LCS2)에 응답하여, 직렬로 입력되는 데이터 블럭들(DATA) 중에서 래치 제어 신호(LCS2)가 활성화될 때 입력되는 데이터 블럭을 래치할 수 있다.
도 4에 도시된 바와 같이, 데이터 래치(1351)는 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭(Y1-1 또는 Y2-2)을 래치할 수 있고, 데이터 래치 (1352)는 대응되는 래치 제어 신호(LCS2)가 활성화될 때 입력되는 데이터 블럭(Y2-1 또는 Y1-2)을 래치할 수 있다. D1351는 데이터 래치(1351)의 출력 신호이고, D1352는 데이터 래치(1352)의 출력 신호이다.
데이터 래치(1371)는, 클럭 신호(CLK)에 응답하여, 데이터 래치(1351)로부터 출력된 데이터 블럭(D1351)을 래치한다. 데이터 래치(1372)는, 클럭 신호(CLK)에 응답하여, 데이터 래치(1352)로부터 출력된 데이터 블럭(D1352)을 래치할 수 있다. 즉, 각 데이터 래치(1371과 1372)는 동시에 각 데이터 래치(1351과 1352)의 출력 신호(D1351과 D1352)를 래치할 수 있다.
도 4에 도시된 바와 같이, 데이터 래치(1371)는, 클럭 신호(CLK)에 응답하여, 데이터 래치(1351)로부터 출력된 데이터 블럭(D1351=Y1-1 또는 D1351=Y2-2)을 래치할 수 있다. 데이터 래치(1372)는, 클럭 신호(CLK)에 응답하여, 데이터 래치 (1352)로부터 출력된 데이터 블럭(D1352=Y2-1 또는 D1352=Y1-2)을 래치할 수 있다.
도 5는 도 2에 도시된 래치 제어 회로의 일 실시 예를 나타내는 회로도이고, 도 6은 도 2에 도시된 데이터 래치 블럭의 일 실시 예를 나타낸 회로도이고, 도 7은 도 6에 도시된 데이터 래치 회로의 동작의 일 실시 예를 설명하기 위한 타이밍도이고, 도 8은 도 6에 도시된 데이터 래치 회로의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 1, 도 2, 및 도 5부터 도 8을 참조하면, 도 2의 래치 제어 회로(1310)의 실시 예에 따른 래치 제어 회로(1310-2)는 복수의 멀티플렉서들(1311A, 1312A, 1311B, 및 1312B)을 포함할 수 있다. 데이터 래치 블럭(1330-2A)은 제1래치 회로 (1350-2A)와 제2래치 회로(1370-2A)를 포함할 수 있다.
제1래치 회로(1350-2A)는 데이터 래치들(1351A~1351F 및 1352A~1352F)을 포함할 수 있다. 제2래치 회로(1370-2A)는 데이터 래치들(1371A~1371F 및 1372A~1372F)을 포함할 수 있다.
도 5에서는 예시적으로 6비트 폭을 갖는 버스를 통해 입력되는 복수의 데이터 블럭들을 12개의 채널을 통해 출력하는 데이터 래치 회로(1300)가 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 5의 멀티플렉서들(1311A 및 1311B) 각각의 기능과 동작과 도 3의 멀티플렉서(1311)의 기능과 동작은 동일 또는 유사하고, 멀티플렉서들(1312A 및 1312B) 각각의 기능과 동작과 도 3의 멀티플렉서(1312)의 기능과 동작은 동일 또는 유사하다.
멀티플렉서(1311A)는 선택 신호(SEL1)에 응답하여 복수의 래치 클럭 신호들 (LCLK1 및 LCLK2) 중의 어느 하나를 래치 제어 신호(LCS1)로서 출력하고, 멀티플렉서(1312A)는 선택 신호(SEL1)에 응답하여 복수의 래치 클럭 신호들(LCLK1 및 LCLK2) 중의 다른 하나를 래치 제어 신호(LCS2)로서 출력할 수 있다.
도 7에 도시된 바와 같이, 선택 신호(SEL1)가 하이 레벨일 때, 멀티플렉서 (1311A)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1312A)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS2)로서 출력할 수 있다.
반대로, 선택 신호(SEL1)가 로우 레벨일 때, 멀티플렉서(1311A)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1312A)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS2)로서 출력할 수 있다.
멀티플렉서(1311B)는 선택 신호(SEL2)에 응답하여 복수의 래치 클럭 신호들 (LCLK1 및 LCLK2) 중의 어느 하나를 래치 제어 신호(LCS3)로서 출력하고, 멀티플렉서(1312B)는 선택 신호(SEL2)에 응답하여 복수의 래치 클럭 신호들(LCLK1 및 LCLK2) 중의 다른 하나를 래치 제어 신호(LCS4)로서 출력할 수 있다.
도 7에 도시된 바와 같이, 선택 신호(SEL2)가 하이 레벨일 때, 멀티플렉서 (1311B)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS3)로서 출력하고 멀티플렉서(1312B)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS4)로서 출력할 수 있다.
반대로, 선택 신호(SEL2)가 로우 레벨일 때, 멀티플렉서(1311B)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS3)로서 출력하고 멀티플렉서(1312B)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS4)로서 출력할 수 있다.
도 6의 데이터 래치들(1351A~1351F) 각각의 기능 및 동작은 도 3의 데이터 래치(1351)의 기능 및 동작과 유사하고, 도 6의 데이터 래치들(1353A~1353F) 각각의 기능 및 동작은 도 3의 데이터 래치(1352)의 기능 및 동작과 유사하다.
데이터 래치들(1351A 및 1352A), 데이터 래치들(1351B 및 1352B), 데이터 래치들(1351C 및 1352C), 데이터 래치들(1351D 및 1352D), 데이터 래치들(1351E 및 1352E), 및 데이터 래치들(1351F 및 1352F) 각각은 동일한 버스를 통해 직렬로 입력되는 데이터 블럭들(DATA1 내지 DATA6)을 수신할 수 있다.
복수의 데이터 래치들(1351A~1351F, 및 1352A~1352F) 각각은 대응되는 래치 제어 신호(LCS1~LCS6)가 활성화될 때 입력되는 데이터 블럭을 래치할 수 있다.
예를 들어, 데이터 래치(1351A)는 대응되는 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭(Y1-1 또는 Y12-2)을 래치할 수 있고, 데이터 래치 (1351B)는 대응되는 래치 제어 신호(LCS2)가 활성화될 때 입력되는 데이터 블럭 (Y12-1 또는 Y1-2)을 래치할 수 있다.
도 6의 데이터 래치들(1371A~1371F) 각각의 기능 및 동작과 도 3의 데이터 래치(1371)의 기능 및 동작은 유사하고, 도 6의 데이터 래치들(1372A~1372F) 각각의 기능 및 동작과 도 3의 데이터 래치(1372)의 기능 및 동작은 유사하다.
복수의 데이터 래치들(1371A~1371F 및 1372A~1372F) 각각은, 클럭 신호(CLK)에 응답하여, 대응되는 데이터 래치(1351A~1351F, 및 1352A~1352F 중의 어느 하나)로부터 출력된 데이터 블럭을 래치할 수 있다.
예를 들어, 데이터 래치(1371A)는, 클럭 신호(CLK)에 응답하여, 데이터 래치 (1351A)로부터 출력된 데이터 블럭(Y1-1 또는 Y12-2)을 래치할 수 있다. 데이터 래치(1372A)는, 클럭 신호(CLK)에 응답하여, 데이터 래치(1352A)로부터 출력된 데이터 블럭(Y12-1 또는 Y1-2)을 래치할 수 있다.
복수의 데이터 래치들(1371A~1371F 및 1372A~1372F)에 의해 래치된 데이터 블럭은 디지털-아날로그 변환 회로(1400)로 출력될 수 있다.
제어 회로(1200)가 도 7에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 1-DOT 반전 방식으로, 예컨대, 인접한 픽셀들로 공급되는 아날로그 신호들의 극성이 서로 다르게 동작할 수 있다.
반면, 제어 회로(1200)가 도 8에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 6-DOT 반전 방식으로, 예컨대, 인접한 6개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 동일하고, 상기 6개의 픽셀들로 공급되는 아날로그 신호들의 극성과 상기 6개의 픽셀들에 인접한 다른 6개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 다르게 동작할 수 있다.
도 9는 도 2에 도시된 데이터 래치 블럭의 다른 실시 예를 나타낸 회로도이다.
도 1, 도 2, 도 5, 및 도 7부터 도 9를 참조하면, 데이터 래치 블럭(1330-2B)은 제1래치 회로(1350-2B)와 제2래치 회로(1370-2B)를 포함할 수 있다.
제1래치 회로(1350-2B)는 데이터 래치들(1351A~1351F 및 1352A~1352F)을 포함할 수 있다. 제2래치 회로(1370-2B)는 데이터 래치들(1371A~1371F 및 1372A~1372F)을 포함할 수 있다.
도 9의 복수의 데이터 래치들(1351A~1351F, 1352A~1352F, 1371A~1371F, 및 1372A~1372F) 각각의 기능 및 동작과 도 6의 복수의 데이터 래치들(1351A~1351F, 1352A~1352F, 1371A~1371F, 및 1372A~1372F) 각각의 기능 및 동작은, 복수의 래치 제어 신호들(LCS1~LCS4)의 입력 경로를 제외하고는, 실질적으로 동일하다.
데이터 래치들(1351A, 1351D, 및 1352E) 각각은 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭을 래치한다.
데이터 래치들(1352E, 1352A, 및 1351E) 각각은 래치 제어 신호(LCS2)가 활성화될 때 입력되는 데이터 블럭을 래치한다.
데이터 래치들(1351B, 1352C, 및 1352F) 각각은 래치 제어 신호(LCS3)가 활성화될 때 입력되는 데이터 블럭을 래치한다. 데이터 래치들(1351C, 1351F, 및 1352B) 각각은 래치 제어 신호(LCS4)가 활성화될 때 입력되는 데이터 블럭을 래치할 수 있다.
예를 들어, 데이터 래치(1351A)는 대응되는 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭(Y1-1 또는 Y12-2)을 래치할 수 있고, 데이터 래치 (1351B)는 대응되는 래치 제어 신호(LCS3)가 활성화될 때 입력되는 데이터 블럭 (Y12-1 또는 Y1-2)을 래치할 수 있다.
제어 회로(1200)가 도 7에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 2-DOT 반전 방식으로, 예컨대, 인접한 2개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 동일하고, 상기 2개의 픽셀들로 공급되는 아날로그 신호들의 극성과 상기 2개의 픽셀들에 인접한 다른 2개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 다르게 동작할 수 있다.
반면, 제어 회로(1200)가 도 8에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 3-DOT 반전 방식으로, 예컨대, 인접한 3개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 동일하고, 상기 3개의 픽셀들로 공급되는 아날로그 신호들의 극성과 상기 3개의 픽셀들에 인접한 다른 3개의 픽셀들로 공급되는 아날로그 신호들의 극성은 서로 다르게 동작할 수 있다.
도 10은 도 2에 도시된 데이터 래치 회로의 다른 실시 예를 나타낸 회로도이고, 도 11은 도 9에 도시된 데이터 래치 회로의 동작을 설명하기 위한 타이밍도이다.
도 1, 도 2, 도 10, 및 도 11을 참조하면, 데이터 래치 회로(1300-3)는 래치 제어 회로(1310-3)와 데이터 래치 블럭(1330-3)을 포함할 수 있다. 데이터 래치 블럭(1330-3)은 제1래치 회로(1350-3)와 제2래치 회로(1370-3)를 포함할 수 있다.
래치 제어 회로(1310-3)는 복수의 멀티플렉서들(1313~1316)을 포함할 수 있고, 제1래치 회로(1350-3)는 복수의 데이터 래치들(1353~1356)을 포함할 수 있고, 제2래치 회로(1370-3)는 복수의 데이터 래치들(1373~1376)을 포함할 수 있다.
각 멀티플렉서(1313~1316)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK1~LCLK4) 중의 대응되는 어느 하나를 각 래치 제어 신호(LCS1~LCS4)로서 출력할 수 있다.
예를 들어, 멀티플렉서(1313)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK1 및 LCLK4) 중의 어느 하나를 래치 제어 신호(LCS1)로서 데이터 래치(1353)로 출력할 수 있다. 멀티플렉서(1314)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK1 및 LCLK4) 중의 다른 하나를 래치 제어 신호(LCS2)로서 데이터 래치(1354)로 출력할 수 있다.
멀티플렉서(1315)는 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들 (LCLK2 및 LCLK3) 중의 어느 하나를 래치 제어 신호(LCS3)로서 데이터 래치 (1355)로 출력할 수 있다. 멀티플렉서(1316)는 선택 신호 (SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK2 및 LCLK3) 중의 다른 하나를 래치 제어 신호(LCS4)로서 데이터 래치(1356)로 출력할 수 있다.
즉, 각 멀티플렉서들(1313~1316)는 서로 다른 래치 클럭 신호들 중에서 대응되는 어느 하나를 래치 제어 신호로서 출력할 수 있다.
도 11에 도시된 바와 같이, 선택 신호(SEL)가 하이 레벨일 때, 멀티플렉서 (1314)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서 (1315)는 래치 클럭 신호(LCLK4)를 래치 제어 신호(LCS2)로서 출력하고 멀티플렉서 (1316)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS3)로서 출력하고 멀티플렉서 (1317)는 래치 클럭 신호(LCLK3)를 래치 제어 신호(LCS4)로서 출력할 수 있다.
반대로, 선택 신호(SEL)가 로우 레벨일 때, 멀티플렉서(1314)는 래치 클럭 신호(LCLK4)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1315)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS2)로서 출력하고 멀티플렉서(1316)는 래치 클럭 신호(LCLK3)를 래치 제어 신호(LCS3)로서 출력하고 멀티플렉서(1317)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS4)로서 출력할 수 있다.
복수의 래치 클럭 신호들(LCLK1~LCLK4)이 서로 넌-오버래핑 신호들이므로, 복수의 래치 제어 신호들(LCS1~LCS4)도 서로 넌-오버래핑 신호들일 수 있다.
데이터 래치들(1353~1536) 각각은 대응되는 멀티플렉서(1314~1317)로부터 출력된 래치 제어 신호(LCS1~LCS4)가 활성화될 때 버스를 통해 입력되는 데이터 블럭 (DATA)을 래치할 수 있다.
도 11에 도시된 바와 같이, 데이터 래치(1353)는 대응되는 래치 제어 신호 (LCS1)가 활성화될 때 입력되는 데이터 블럭(Y1-1 또는 Y4-2)을 래치할 수 있고, 데이터 래치(1354)는 대응되는 래치 제어 신호(LCS2)가 활성화될 때 입력되는 데이터 블럭(Y4-1 또는 Y1-2)을 래치할 수 있고, 데이터 래치(1355)는 대응되는 래치 제어 신호(LCS3)가 활성화될 때 입력되는 데이터 블럭(Y2-1 또는 Y3-2)을 래치할 수 있고, 데이터 래치(1356)는 대응되는 래치 제어 신호(LCS4)가 활성화될 때 입력되는 데이터 블럭(Y3-1 또는 Y2-2)을 래치할 수 있다.
각 데이터 래치(1373~1376)는 클럭 신호(CLK)에 응답하여 대응되는 각 데이터 래치(1353~1356)로부터 출력된 데이터 블럭을 래치할 수 있다.
도 11에 도시된 바와 같이, 데이터 래치(1373)는 클럭 신호(CLK)에 응답하여 데이터 래치(1353)로부터 출력된 데이터 블럭(Y1-1 또는 Y4-2)을 래치할 수 있고 데이터 래치(1374)는 클럭 신호(CLK)에 응답하여 데이터 래치(1354)로부터 출력된 데이터 블럭(Y4-1 또는 Y1-2)을 래치할 수 있고 데이터 래치(1375)는 클럭 신호 (CLK)에 응답하여 데이터 래치(1355)로부터 출력된 데이터 블럭(Y2-1 또는 Y3-2)을 래치할 수 있고 데이터 래치(1376)는 클럭 신호(CLK)에 응답하여 데이터 래치 (1356)로부터 출력된 데이터 블럭(Y3-1 또는 Y2-2)을 래치할 수 있다.
각 신호(D1353~D1356, 및 D1373~D1376)는 각 래치(1353~1356, 및 1373~1376)의 출력 신호를 의미한다.
도 12는 도 2에 도시된 래치 제어 회로의 다른 실시 예를 나타낸 회로도이고, 도 13은 도 2에 도시된 데이터 래치 블럭의 또 다른 실시 예를 나타낸 회로도이고, 도 14는 도 13에 도시된 데이터 래치 블럭의 동작의 일 실시 예를 설명하기 위한 타이밍도이고, 도 15는 도 13에 도시된 데이터 래치 블럭의 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 1, 도 2, 및 도 12 내지 도 15를 참조하면, 래치 제어 회로(1310-4)는 복수의 멀티플렉서들(1313A~1316A 및 1313B~1316B)을 포함할 수 있다. 도 13의 데이터 래치 블럭(1330-4)은 제1래치 회로(1350-4)와 제2래치 회로(1370-4)를 포함할 수 있다. 제1래치 회로(1350-4)는 복수의 데이터 래치들(1353A~1356A, 1353B~1356B, 및 1353C~1356C)을 포함할 수 있고, 제2래치 회로(1370-4)는 복수의 데이터 래치들(1373A~1376A, 1373B~1376B, 및 1373C~1376C)을 포함할 수 있다.
도 13에서는 예시적으로 3-비트 폭을 갖는 버스(bus)를 통해 입력되는 복수의 데이터 블럭들을 12개의 채널을 통해 출력하는 데이터 래치 블록(1330-4)을 포함하는 데이터 래치 회로를 도시하였으나, 본 발명의 개념은 이에 한정되지 않는다.
도 12의 멀티플렉서들(1313A 및 1313B) 각각의 기능 및 동작과 도 10의 멀티플렉서(1313)의 기능 및 동작은 동일 또는 유사하고, 멀티플렉서들(1314A 및 1314B) 각각의 기능 및 동작과 도 10의 멀티플렉서(1314)의 기능 및 동작은 동일 또는 유사하고, 멀티플렉서들(1315A 및 1315B) 각각의 기능 및 동작과 도 10의 멀티플렉서(1315)의 기능 및 동작은 동일 또는 유사하고, 멀티플렉서들(1316A 및 1316B) 각각의 기능 및 동작과 도 10의 멀티플렉서(1316)의 기능 및 동작은 동일 또는 유사하다.
도 12의 멀티플렉서들(1313A~1316A 및 1313B~1316B) 각각은 대응되는 선택 신호(SEL1 또는 SEL2)에 응답하여 복수의 래치 클럭 신호들(LCLK1~LCLK4)을 복수의 래치 제어 신호들(LCS1~LCS4)로서 출력할 수 있다.
도 14 및 도 15에 도시된 바와 같이, 선택 신호(SEL1)가 하이 레벨일 때, 멀티플렉서(1313A)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1314A)는 래치 클럭 신호(LCLK4)를 래치 제어 신호(LCS2)로서 출력할 수 있고, 멀티플렉서(1315A)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS7)로서 출력하고 멀티플렉서(1316A)는 래치 클럭 신호(LCLK3)를 래치 제어 신호(LCS8)로서 출력할 수 있다.
반대로, 선택 신호(SEL1)가 로우 레벨일 때, 멀티플렉서(1313A)는 래치 클럭 신호(LCLK4)를 래치 제어 신호(LCS1)로서 출력하고 멀티플렉서(1314A)는 래치 클럭 신호(LCLK1)를 래치 제어 신호(LCS2)로서 출력할 수 있고, 멀티플렉서(1315A)는 래치 클럭 신호(LCLK3)를 래치 제어 신호(LCS7)로서 출력하고 멀티플렉서(1316A)는 래치 클럭 신호(LCLK2)를 래치 제어 신호(LCS8)로서 출력할 수 있다.
멀티플렉서들(1313A~1316A)의 기능 및 동작과 멀티플렉서들(1313B~1316B)의 기능 및 동작은 서로 상보적이므로 이에 대한 설명을 생략한다.
도 13의 데이터 래치들(1353A~1353C) 각각의 기능 및 동작과 도 10의 데이터 래치(1353)의 기능 및 동작은 유사하고, 도 13의 데이터 래치들(1354A~1354C) 각각의 기능 및 동작과 도 10의 데이터 래치(1354)의 기능 및 동작은 유사하고, 도 13의 데이터 래치들(1355A~1355C) 각각의 기능 및 동작과 도 10의 데이터 래치(1355)의 기능 및 동작은 유사하다.
데이터 래치들(1353A, 1354A, 1355A, 및 1356A), 데이터 래치들(1353B, 1354B, 1355B, 및 1356B), 및 데이터 래치들(1353C, 1354C, 1355C, 및 1356C) 각각은 동일한 버스를 통해 직렬로 입력되는 데이터 블럭들(DATA1 내지 DATA3)을 수신할 수 있다.
복수의 데이터 래치들(1353A~1356A, 1353B~1356B 및 1353C~1356C) 각각은 대응되는 래치 제어 신호(LCS1~LCS8)가 활성화될 때 입력되는 데이터 블럭을 래치할 수 있다.
예를 들어, 데이터 래치(1353A)는 대응되는 래치 제어 신호(LCS1)가 활성화될 때 입력되는 데이터 블럭(Y1-1 또는 Y12-2)을 래치할 수 있고, 데이터 래치 (1353B)는 대응되는 래치 제어 신호(LCS3)가 활성화될 때 입력되는 데이터 블럭 (Y2-1 또는 Y11-2)을 래치할 수 있다.
도 13의 데이터 래치들(1373A~1373C) 각각의 기능 및 동작과 도 10의 데이터 래치(1373)의 기능 및 동작은 유사하고, 도 13의 데이터 래치들(1374A~1374C) 각각의 기능 및 동작과 도 10의 데이터 래치(1374)의 기능 및 동작은 유사하고, 도 13의 데이터 래치들(1375A~1375C) 각각의 기능 및 동작과 도 10의 데이터 래치(1375)의 기능 및 동작은 유사하고, 도 13의 데이터 래치들(1376A~1376C) 각각의 기능 및 동작과 도 10의 데이터 래치(1376)의 기능 및 동작은 유사하다.
복수의 데이터 래치들(1373A~1376A, 1373B~1376B, 및 1373C~1376C) 각각은 클럭 신호(CLK)에 응답하여 대응되는 데이터 래치(1353A~1356A, 1353B~1356B 및 1353C~1356C 중의 어느 하나)로부터 출력된 데이터 블럭을 래치할 수 있다.
예를 들어, 데이터 래치(1373A)는 클럭 신호(CLK)에 응답하여 데이터 래치 (1353A)로부터 출력된 데이터 블럭(Y1-1 또는 Y12-2)을 래치할 수 있고, 데이터 래치(1373B)는 클럭 신호(CLK)에 응답하여 데이터 래치(1353B)로부터 출력된 데이터 블럭(Y2-1 또는 Y11-2)을 래치할 수 있다.
복수의 데이터 래치들(1373A~1376A, 1373B~1376B, 및 1373C~1376C)에 의해 래치된 데이터 블럭은 디지털-아날로그 변환 회로(1400)로 출력될 수 있다.
제어 회로(1200)가 도 14에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 1-DOT 반전 방식으로 동작할 수 있다.
반면, 제어 회로(1200)가 도 15에 도시된 바와 같이 선택 신호들(SEL1 및 SEL2)을 생성하면, 소스 드라이버(1010)는 6-DOT 반전 방식으로 동작할 수 있다.
도 12 및 도 13에 도시된 래치 제어 회로(1310-4)에 포함된 멀티플렉서들의 개수는 종래의 데이터 래치 회로들에 포함된 멀티플렉서들의 개수보다 적다. 따라서, 데이터 래치 회로가 구현되는 칩의 크기가 작아질 수 있는 효과가 있다.
도 16은 도 2에 도시된 데이터 래치 회로의 또 다른 실시 예를 나타낸 회로도이다.
도 1, 도 2, 및 도 16을 참조하면, 데이터 래치 회로(1300-5)는 래치 제어 회로(1310-5)와 데이터 래치 블럭(1330-5)을 포함할 수 있다. 데이터 래치 블럭 (1330-5)은 제1래치 회로(1350-5)와 제2래치 회로(1370-5)를 포함할 수 있다.
래치 제어 회로(1310-5)는 복수의 멀티플렉서들(1317~1319)을 포함할 수 있고, 제1래치 회로(1350-5)는 복수의 데이터 래치들(1357~1359)을 포함할 수 있고, 제2래치 회로(1370-5)는 복수의 데이터 래치들(1377~1379)을 포함할 수 있다.
복수의 멀티플렉서들(1317~1319) 각각은 선택 신호(SEL)에 응답하여 복수의 래치 클럭 신호들(LCLK1~LCLK3) 중의 어느 하나를 래치 제어 신호(LCS1~LCS3)로서 출력할 수 있다.
복수의 멀티플렉서들(1317~1319) 각각은 서로 다른 래치 클럭 신호들 (LCLK1~LCLK3) 각각을 래치 제어 신호들(LCS1~LCS3) 각각으로 출력할 수 있다. 복수의 래치 클럭 신호들(LCLK1~LCLK3)이 서로 넌-오버래핑 신호들이므로, 복수의 래치 제어 신호들(LCS1~LCS3)도 서로 넌-오버래핑 신호들이다.
각 데이터 래치(1357~1539)는 대응되는 멀티플렉서(1317~1319)로부터 출력된 래치 제어 신호(LCS1~LCS3)가 활성화될 때 버스를 통해 입력되는 데이터 블럭 (DATA)을 래치할 수 있다.
각 데이터 래치(1377~1379)는 클럭 신호(CLK)에 응답하여 대응되는 데이터 래치(1357~1359)로부터 출력된 데이터 블럭을 래치할 수 있다.
도 17은 도 1에 도시된 소스 드라이버를 포함하는 디스플레이 모듈의 개략적인 블록도이다.
도 17을 참조하면, 디스플레이 모듈(1000)은 소스 드라이버(1010), 인터페이스(1030), 게이트 드라이버(1050), 및 디스플레이 패널(1070)을 포함할 수 있다.
인터페이스(1030)는 호스트로부터 출력되고 디스플레이 패널(1070)을 통해 디스플레이하고자 하는 영상 데이터를 수신하고, 소스 드라이버(1010)로 시작 신호 (SE), 데이터 블럭들(DATA), 극성 제어 신호(POL), 반전 모드 제어 신호(DOT), 및 클럭 신호(CLK)를 출력하고, 게이트 드라이버(1050)의 동작을 제어할 수 있다.
게이트 드라이버(1050)는, 인터페이스(1030)의 제어에 따라, 디스플레이 패널(1070)로 게이팅 신호들을 출력함으로써 소스 드라이버(1010)의 출력 버퍼 회로 (1600)로부터 출력된 신호들이 디스플레이 패널(1070)을 통해 디스플레이될 수 있도록 제어할 수 있다.
디스플레이 패널(1070)은 게이트 드라이버(1050)로부터 출력된 게이팅 신호들에 응답하여 소스 드라이버(1010)로부터 출력된 신호들을 디스플레이할 수 있다.
실시 예에 따라, 소스 드라이버(1010), 인터페이스(1030), 및 게이트 드라이버(1050)는 하나의 칩으로 구현되거나 별도의 독립적인 칩으로 구현될 수 있다.
도 18은 도 1에 도시된 소스 드라이버를 포함하는 전자 시스템 및 인터페이스의 개략적인 블럭도를 나타낸다.
도 18을 참조하면, 전자 시스템(3000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), 디지털 TV, IPTV(Internet Protocol Television), 스마트 폰, 또는 태블릿 PC(tablet personal computer)으로 구현될 수 있다.
전자 시스템(3000)은 애플리케이션 프로세서(3010), 이미지 센서(3040), 및 디스플레이(3050)를 포함한다.
애플리케이션 프로세서(3010)에 구현된 CSI 호스트(3012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(3040)의 CSI 장치(3041)와 시리얼 통신할 수 있다. CSI 호스트(3012)는 디시리얼라이저(DES)를 포함할 수 있고 CSI 장치(3041)에는 시리얼라이저(SER)를 포함할 수 있다.
애플리케이션 프로세서(3010)에 구현된 DSI 호스트(3011)는, 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통해, 도 1의 소스 드라이버 (1010)을 포함하는 디스플레이(3050)의 DSI 장치(3051)와 시리얼 통신할 수 있다.
예컨대, DSI 호스트(3011)에는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(3051)에는 디시리얼라이저(DES)를 포함할 수 있다.
전자 시스템(3000)은 애플리케이션 프로세서(3010)와 통신할 수 있는 RF 칩 (3060)을 더 포함할 수 있다. 전자 시스템(3000)의 PHY(3013)와 RF 칩(3060)의 PHY(3061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(3000)은 GPS(global positioning system) 수신기(3020), 스토리지(3070), 마이크(3080), DRAM(3085) 및 스피커(3090)를 더 포함할 수 있다.
전자 시스템(3000)은 Wimax(World Interoperability for Microwave Access) 송수신기(3030), WLAN(wireless lan) 송수신기(3100), UWB(ultra wideband) 송수신기(3110), 또는 LTE(long term evolution) 송수신기 등을 이용하여 다른 장치와 무선 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1010; 데이터 처리 장치, 소스 드라이버
1100; 쉬프트 레지스터
1200; 제어 회로
1300; 데이터 래치 회로
1310; 래치 제어 회로
1311~1319; 멀티플렉서
1330; 데이터 래치 블럭
1350; 제1래치 회로
1351~1359; 데이터 래치
1370; 제2래치 회로
1371~1379; 데이터 래치
1400; 디지털-아날로그 변환 회로
1500; 멀티플렉싱 회로
1600; 출력 버퍼 회로

Claims (10)

  1. 넌-오버랩핑(non-overlapping) 래치 제어 신호들에 응답하여 직렬로 입력되는 데이터 블럭들을 병렬로 정렬하는 제1래치 회로;
    쉬프트 레지스터로부터 래치 클럭 신호를 수신하고, 선택 신호에 응답하여 상기 넌-오버랩핑 래치 제어 신호들을 순차적으로(successively) 생성하는 래치 제어 회로; 및
    클럭 신호에 응답하여 병렬로 정렬된 데이터 블럭들을 동시에 래치하는 제2래치 회로를 포함하는 데이터 처리 장치.
  2. 제1항에 있어서, 상기 래치 제어 회로는,
    각각이 상기 선택 신호에 응답하여 복수의 래치 클럭 신호들 중의 어느 하나를 상기 복수의 래치 제어 신호들 중의 어느 하나로서 출력하는 복수의 멀티플렉서들을 포함하는 데이터 처리 장치.
  3. 제2항에 있어서,
    상기 복수의 멀티플렉서들 각각은 상기 복수의 래치 클럭 신호들을 번갈아 (alternately) 상기 어느 하나의 래치 제어 신호로서 출력하는 데이터 처리 장치.
  4. 제1항에 있어서, 상기 데이터 처리 장치는,
    극성 제어 신호와 반전 모드 제어 신호에 기초하여 상기 선택 신호를 생성하는 제어 회로를 더 포함하는 데이터 처리 장치.
  5. 제1항에 있어서, 상기 데이터 처리 장치는,
    상기 제2래치 회로의 출력 신호들을 아날로그 신호들로 변환하는 디지털-아날로그 변환 회로;
    선택 신호에 응답하여 상기 아날로그 신호들을 재배열하는 멀티플렉싱 회로; 및
    재배열된 아날로그 신호들을 버퍼링하여 출력하는 출력 버퍼 회로를 포함하는 데이터 처리 장치.
  6. 제1항의 데이터 처리 장치; 및
    게이트 드라이버로부터 출력된 게이팅 신호에 응답하여 상기 데이터 처리 장치의 출력 신호들을 디스플레이하는 디스플레이 패널을 포함하는 디스플레이 장치.
  7. 넌-오버랩핑 래치 제어 신호들에 응답하여 직렬로 입력되는 데이터 블럭들을 병렬로 정렬하는 단계;
    쉬프트 레지스터로부터 래치 클럭 신호를 수신하고, 선택 신호에 응답하여 상기 넌-오버랩핑 래치 제어 신호들을 순차적으로(successively) 생성하는 단계; 및
    클럭 신호에 응답하여 병렬로 정렬된 데이터 블럭들을 동시에 래치하는 단계를 포함하는 데이터 처리 장치의 동작 방법.
  8. 제7항에 있어서, 상기 데이터 처리 장치의 동작 방법은,
    선택 신호에 응답하여 상기 넌-오버래핑 래치 제어 신호들을 순차적으로 생성하는 단계를 더 포함하는 데이터 처리 장치의 동작 방법.
  9. 제8항에 있어서, 상기 래치 제어 신호들을 순차적으로 생성하는 단계는,
    상기 선택 신호에 응답하여 복수의 래치 클럭 신호들을 번갈아(alternately) 상기 래치 제어 신호들 중의 어느 하나로서 출력하는 단계를 포함하는 데이터 처리 장치의 동작 방법.
  10. 삭제
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