KR20010082791A - 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동방법 - Google Patents

Abstract

본 발명은 액정 패널에 데이터를 표시하기 위한 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법에 관한 것으로, 전송될 디지털 비디오 데이터를 한 라인 이전의 동일한 위치의 픽셀 데이터와 비교하여 동일할 경우에는 무효 데이터를 전송하고, 변화가 있을 경우에만 현재 데이터를 전송하도록 함으로써 영상 신호 처리 장치와 영상 신호 구동 장치 간의 디지털 비디오 데이터 천이를 최소화하여 EMI 발생을 저감시키고 데이터 버스 라인의 구동 횟수를 최소화하여 전력 소모를 최소화 할 수 있는 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법에 관한 것이다.

Description

영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법{Apparatus and method for processing and driving video signals}

본 발명은 표시 장치의 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법에 관한 것으로, 특히 영상 신호 처리 장치와 구동 장치간의 데이터 천이량을 감소시킬 수 있는 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법에 관한 것이다.

일반적으로 액정 표시 장치는 크게 액정 패널과 광원 그리고 구동회로부로구분된다.

상기 액정 패널은 크게 상하 투명 기판과 상하 투명 기판 사이에 주입되는 액정층으로 구성된다. 상기 상측 투명 기판에서는 공통 전극, 블랙 매트릭스 및 칼라 필터층이 형성되고, 상기 하측 투명 기판에는 일정한 간격을 갖고 일 방향으로 복수개의 게이트 라인들이 배열되고, 일정한 간격을 갖고 상기 각 게이트 라인과 수직한 방향으로 복수개의 데이터 라인들이 배열되며, 상기 각 게이트 라인과 데이터 라인 사이의 공간 영역이 화소 영역이 되고, 각 화소 영역에는 화소 전극과 박막 트랜지스터가 배열된다. 즉, 상기 박막트랜지스터는 상기 게이트 라인에 게이트 전극이 연결되고 상기 데이터 라인에 소오스 전극이 연결되며 드레인 전극에 화소 전극이 연결되어 상기 게이트 라인에 인가되는 신호에 따라 선택적으로 턴온되어 데이터 라인의 데이터 신호를 화소 전극에 인가한다.

상기 구동 회로부는 상기 액정 패널의 각 데이터 라인에 주어진 시간 동안 비디오 신호를 공급하는 복수개의 데이터 드라이버와, 각 게이트 라인을 순차적으로 구동하기 위한 복수개의 게이트 드라이버, 및 상기 각 데이터 드라이버 및 게이트 드라이버에 디지털 비디오 데이터 및 콘드롤 신호를 제공하는 타이밍 콘트롤러 등으로 구성된다.

이와 같은 종래의 액정 표시 장치의 구동 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 일반적인 LCD 모듈 블록 다이어그램이고, 도 2는 종래 LCD의 영상 신호를 처리하는 타이밍 콘트롤러의 내부 구성 블록도이다.

일반적인 LCD 모듈은, 도 1과 같이, PC의 비디오 그래픽 어레이 칩(Video Graphic Array Chip) 등 외부에서 공급되는 디지털 비디오 데이터(디지털 비디오 데이터, R[0:5], G[0:5], B[0:5])와 콘트롤 신호(control signal)들을 화면을 구성하기에 적합하도록 타이밍을 조절하여 출력하는 타이밍 콘트롤러(10)와, 상기 타이밍 콘트롤러(10)에서 제공되는 디지털 비디오 데이터를 아날로그 신호로 변환하여 상기 콘트롤 신호에 따라 주어진 시간 동안 액정 패널(40)에 공급하는 복수개의 소오스 드라이버(소오스 드라이버)(20)와, 상기 타이밍 콘트롤러(10)에서 제공되는 콘트롤 신호에 따라 상기 액정 패널(40)의 각 게이트 라인을 구동하는 복수개의 게이트 드라이버(Gate Driver)(30)를 구비하여 구성된다.

여기서, 상기 타이밍 콘트롤러(10)와 각 소오스 드라이버(20) 간의 비디오 데이터 신호를 전달하는 데이터 라인(데이터 라인) 수는, 6bit 칼라 비디오 데이터(Color Video Date) 신호를 싱글 포트(Single Port)로 전송할 경우, 18 데이터 라인( R,G,B 각각 6 bit이고 1bit당 1 라인이 소요됨)이 필요하게 된다.

그리고, XGA(해상도1024*768)급의 해상도를 갖는 비디오 데이터를 전송할 경우, 약 65MHz의 고주파 데이터가 18 데이터 라인에서 평행하게 전송된다.

이와 같은 LCD 모듈에서 상기 종래의 영상 신호 처리 장치인 타이밍 콘트롤러의 내부 구성은 도 2와 같다.

즉, 종래의 타이밍 콘트롤러(10)는 PC측에서 입력되는 디지털 비디오 데이터와 콘트롤 신호들(D_en신호 및 Load신호)을 타이밍 처리부에서 처리 가능하도록 직렬 데이터를 병렬 데이터로 변환(Serial 데이터 to Parallel 데이터)하거나 LVDS데이터를 CMOS 데이터로 변환하여 출력하는 인터페이스 회로부(Interface Circuit)(11)와, 상기 인터페이스 회로부(11)에서 전달된 디지털 비디오 데이터와 콘트롤 신호(D_en, Load)를 입력하여 상기 각 소오스 드라이버(20) 및 게이트 드라이버(30)가 화면을 재생하기에 적합한 타이밍으로 비디오 데이터(R, G, B)와 콘트롤 신호를 포맷(Formatting)하여 출력하는 타이밍 처리부(timing processor)(12)와, 상기 타이밍 처리부(12)로부터 전달된 비디오 데이터와 콘트롤 신호(D_en, Load)가 에러(Error)없이 각 소오스 드라이버(20) 및 게이트 드라이버(30)에 전달되도록 하기 위한 출력 회로부(Output Circuit)(13)로 구성되어 있다.

한편, 종래의 LCD 모듈에서 영상 신호 구동 장치인 각 소오스 드라이버(20)의 구성은 다음과 같다.

도 3은 종래의 소오스 드라이버 IC들의 구성도이고, 도 4은 종래 LCD 모듈의 각 소오스 드라이버(20)의 구성 불럭도이고, 도 5는 도 4에서 각부의 출력 타이밍도이다.

먼저, 종래 LCD 모듈의 복수개의 소오스 드라이버 IC의 구성은 XGA급 LCD 모듈에서 384 출력 드라이버/싱글 포트 방식을 채용한 경우, 도 3과 같이, 8개의 소오스 드라이버가 배열된다. 하나의 소오스 드라이버가 128 개의 픽셀을 구동한다고 하면, 한 픽셀은 R, G, B로 구성되므로 384개의 데이터 라인을 구동할 수 있도록 되어 있다. 따라서, 첫 번째 소오스 드라이버(20-1)의 D_eni단자에는 상기 타이밍 콘트롤러(10)에서 출력되는 콘트롤 신호(D_en)가 입력되고 그 다음의 소오스 드라이버(20a)의 D-eni 단자에서 그 이전의 소오스 드라이버의 D_eno 단자에서 출력되는 D_en 신호가 입력되도록 되어 있다. 그리고 타이밍 콘트롤러(10)의 콘트롤 신호(Load) 및 클럭 신호(clk)는 각 소오스 드라이버의 각 단자에 입력되도록 되어 있다.

여기서, 상기 소오스 드라이버(20)의 상세한 구성은 도 4와 같다.

종래의 소오스 드라이버의 구성은, 상기 타이밍 콘트롤러(10)로부터 콘트로롤 신호(D_en ; 데이타 전송의 시작을 의미하는 펄스 신호)와 클럭 신호(clk)를 받아 각 데이터를 래치 시키기 위한 인에이블 신호(D_en신호에서부터 매 클럭 신호마다 상기 클럭 신호에 동기된 펄스 신호)(En_01∼En_128)를 발생하여 순차적으로 출력하는 쉬프트 인에이블부(51)와, 복수개(128개)의 18포트 래치소자(52a)들로 구성되어 상기 쉬프트 인에이블부(51)의 각 인에이블 신호를 각 래치 소자(52a)의 Ltc_en 단자로 받아들여 상기 인에이블 신호에 따라 데이터 버스상의 데이터를 순차적으로 래치 시키는 제 1 래치부(52)와, 복수개(128개)의 18포트 래치 소자(53a)들로 구성되어 상기 타이밍 콘트롤러(10)로부터 콘트롤 신호(Load)를 각 래치 소자(53a)의 Ltc_en 단자로 받아들여 상기 제 1 래치부(52)에서 출력되는 데이터들을 동시에 입력하고 동시에 출력하는 제 2 래치부(53)와, 상기 쉬프트 인에이블부(51)에서 출력되는 인에이블 신호에 의해 데이터 버스상의 데이터가 상기 제 1 래치부(52)에 올바르게 래치될 수 있도록 타이밍을 조정하고 버스 라인을 충분히 구동할 수 있도록 하는 지연 및 버스 구동부(54)를 구비하여 구성된다.

여기서, 상기 쉬프트 인에이블부(51)는 128번째 인에이블 신호가 발생되는 순간에는 D_eno신호를 다음 소오스 드라이버 IC의 D_eni단자에 출력하여 다음 소오스 드라이버 IC가 상술한 바와 같은 인에이블 신호를 발생하도록 한다.

이와 같이 구성된 종래의 LCD 모듈에서 영상 신호 처리 장치인 타이밍 콘트롤러의 동작은 다음과 같다.

상술한 바와 같이, 종래에는 타이밍 콘트롤러(10)에서 각 소오스 드라이버(20)로 64Gray(6bit) 비디오 데이터를 싱글 포트 방식으로 전송할 때 18개의 데이터 라인을 이용하여 매 Clock(clk) 주기 동안 각 데이터 라인에 각각 1bit씩, 총 18bit/clk의 전송속도로 유효한(valid) 디지털 비디오 데이터를 전송한다.

18개의 데이터 라인은 각각 6개 라인의 R-데이터 라인(R0 to R5), G-데이터 라인(G0 to G5), B-데이터 라인(B0 to B5)로 구성되어 있으므로 매 클럭 주기 동안 R,G,B 각각 6bit씩 1픽셀(Pixel) 분량(R,G,B각각 6bit)의 디지털 비디오 데이터를 전송하게 되는 것이다. 참고로, 듀얼 포트(dual port) 방식은 36개의 데이터 라인을 이용하여 매 클럭 주기동안 2 픽셀의 데이터를 전송하는 방식이다.

이렇게 전달된 6bit의 데이터 들은 각 소오스 드라이버(20)에서 정해진 시간동안 아날로그 신호로 변환되어 액정 패널내 하나의 셀(Cell)을 구동하는데 사용된다.

XGA급의 해상도(1024 X 768)를 갖는 LCD 모듈의 액정 패널에는 1024 ×3개의 데이터 라인(Column)과 768개의 게이트 라인(Row)이 있으며, 데이터 라인과 게이트 라인이 교차하는 점에는 박막 트랜지스터 셀{TFT Cell(Sub-Pixel)}이 형성되어 있다.

따라서, 하나의 게이트 라인(Row)에는 1024 ×3개의 서브 픽셀(Sub-Pixel)즉, 1024개의 픽셀이 병렬(Parallel)로 연결되어 있으며, 총 768개의 게이트 라인(Row)이 하나의 액정 패널을 구성함으로 하나의 픽셀에는 총 1024 ×3 ×768 개의 서브-픽셀이 형성되어 있다.

하나의 박막트랜지스터 셀은 적색(Red), 청색(Blue), 녹색(Green) 중 하나의 색상을 나타내는 서브-픽셀 역할을 담당하게 되며, 적(R), 청(B), 녹(G)의 서브-픽셀 3개가 한 개의 픽셀을 구성한다.

LCD 모듈에서는 하나의 열(Row)에 해당하는 분량의 디지털 비디오 데이터 (1024 ×3 ×6 bit)를 순차적으로 타이밍 콘트롤러(10)에서 소오스 드라이버(20)로 모두 전송한 다음, 정해진 시간 동안 한 개의 열(Row)에 해당하는 모든 박막 트랜지스터 셀(Sub-Pixel)은 각각의 소오스 드라이버(20)의 출력에 의해 개별적으로 동시에 구동된다.

어떠한 열(Row)을 선택할 것인가는 타이밍 콘트롤러(10)에서 전달된 콘트롤 신호를 이용하여 게이트 드라이버(30)에서 한 개의 게이트 라인을 구동함으로써 이루어 진다.

일반적인 경우 액정 패널의 최 상단 열(Row)에서부터 아래로 한 라인씩 차례로 선택되어져 구동되어지며, 한 개의 열(Row)은 게이트 드라이버(30)의 한 개의 출력과 연결되어 있다. 이처럼 한 라인씩 최 상단의 열(Row)에서부터 맨 마지막의 열(Row)까지를 1회식 순차적으로 구동한 다음 다시 최 상단의 열(Row)을 구동하려고 할 때까지를 1 수직(Vertical) 기간이라 하며, 이와 같이 한 라인씩 순차적으로 구동하는 것을 프로그래시브(Progressive) 구동 방식이라 한다.(응용분야에 따라서는 홀수 번째의 라인들을 맨 위에서 부터 순차적으로 먼저 구동하고,그 다음 짝수 번째의 라인들을 맨 위에서 부터 순차적으로 구동하여 하나의 완전한 화면(Frame)을 구동하게되는 인터레이싱(Interlacing) 구동 방식을 사용하기도 한다.)

근래의 XGA급 LCD 모듈에 사용되는 소오스 드라이버(20)들은 384개의 출력을 동시에 구동할 수 있도록 고안된 것이 주로 사용되며, 각각의 출력은 액정 패널의 데이터 라인에 하나씩 연결되어 있다. 따라서, XGA급 LCD 모듈에는 1024 ×3 개의 데이터 라인이 있으므로 384개의 출력을 갖는 소오스 드라이버(20)가 8개 사용되어진다. 또한, 768개의 게이트 라인(Row)이 있으므로 게이트 드라이버(30) 하나 당 192개의 게이트 라인을 순차적으로 구동할 수 있도록 고안되어 있으며, 이 경우 4개의 게이트 드라이버(30)가 사용된다.

초당 60 프레임(Frame)을 갖는 XGA급 LCD 모듈의 경우 매 게이트 라인을 순차적으로 약 21.7㎲ 간격으로 구동하며(실제는 수직 동기(Vertical Synchronizing) 구간이 있어 이보다 짧다), 이를 1 수평(Horizontal)기간이라 한다.

한 열(Row)분량의 디지털 비디오 데이터를 싱글 포트 방식으로 타이밍 콘트롤러(10)에서 소오스 드라이버(20) 들로 전송하기 위해서는 1024개의 클럭이 필요하며, 주로 65MHz의 클럭을 사용한다.

따라서, 1H 동안의 클럭수는 1024개보다 충분히 많기 때문에 상기 타이밍 콘트롤러(10)는 한 열(Raw) 분량의 디지털 비디오 데이터를 1024 클럭 동안 전송한 뒤 미리 정해진 시간동안 기다렸다가 소오스 드라이버(20)들에게 전달되어진 데이터들을 그에 해당하는 아날로그 신호로 변환하여 각각의 출력들로 출력하라는 콘트롤 신호(LOAD)을 전송한다.(듀얼 포트 방식으로 데이터를 송할 때에는 주로 32.5MHz의 클럭을 사용하며, 이 경우 512개의 클럭이 필요하다.)

상기 소오스 드라이버(20)들은 게이트 드라이버(30)에서 선택한 한 개의 열(Row)을 구동하면서 다음 번 열(Row)을 구동하는데 필요한 디지털 비디오 데이터를 순차적으로 타이밍 콘트롤러(10)로부터 전송 받아 소오스 드라이버(20)내 메모리 제 1 래치부에 저장한다.(n번째 열(Row)을 구동하면서 n+1번째 열(Row)의 디지털 비디오 데이터를 전송 받음)

기존의 전송 방법에서는 R,G,B 디지털 비디오 데이터 세트(R0 to R5 & G0 to G5 & B0 to B5)를 1024 개의 클럭 동안 매 클럭마다 항상 유효한 데이터 세트를 전송하고/전송 받는다.

즉, 1H 또는 1열(Row)의 화면을 구성하기 위해서는 1024 클럭 동안 1024 (픽셀수) ×3(서브-픽셀수/필셀) ×6(bit수/서브-픽셀) bit의 유효한 데이타를 송/수신하여야 한다. 따라서, 가장 나쁜 경우 18개의 데이터 라인에서 한 라인당 1H 동안 1024번의 데이터 천이(transition)가 발생하게 된다. 2 포트 방식을 사용할 경우에는 36개의 라인에서 한 라인당 최고 512번의 데이터 천이가 발생하게 된다. 이러한 데이터 변화 횟수의 증가는 전력 소모 및 EMI 증가의 원인이 된다.

또한, 상기 타이밍 콘트롤러(10)에서 출력된 콘트롤 신호(D_en, Load), 클럭 신호(clk) 및 데이터를 받아 각 픽셀을 구동하는 종래의 소오스 드라이버(20) IC의 동작은 다음과 같다.

상기 타이밍 콘트롤러(10)에서, 도 5와 같이, D_en 신호와 클럭 신호(clk)가출력되면 상기 쉬프트 인에이블부(51)는 각 데이터가 상기 제 1 래치부(51)에 입력될 수 있도록 상기 클럭 신호(clk)의 상승 에지에 동기되어 인에이블 신호(En_01, En_02, …,En_0127, En_0128)를 출력한다.

상기 제 1 래치부(52)의 각 래치소자(52a)는 Ltc_en단자로 상기 인에이블 신호가 인가되면 데이터 입력 단자(Ri[5:0], Gi[5:0] , Bi[5:0])를 통하여 데이터 버스 상의 데이타를 각각 입력하여 래치하고, 또한 래치된 데이타들을 데이터 출력 단자 (Ro[5:0], Go[5:0] , Bo[5:0])를 통해 출력한다. 즉, 제 1 래치부(52)는 쉬프트 인에이블부(51)의 출력 단자들로 부터 순차적으로 인에이블 신호를 전달 받아 상기 인에이블 신호에 동기 되어 데이터 버스상의 데이터를 순차적으로 래치한다.

상기 제 2 래치부(53)의 래치소자(53a)들의 Ltc_en단자들은 공통으로 상기 타이밍 콘트롤러(10)의 콘트롤 신호(Load)에 연결되어 있고 데이터 입력 단자(Ri[5:0], Gi[5:0] , Bi[5:0])들은 상기 제 1 래치부(52)의 각 래치소자(52a)들의 데이터 출력 단자(Ro[5:0], Go[5:0] , Bo[5:0])들과 일대일로 각각 연결되어 있다. 따라서, 상기 Load 신호에 의해 상기 제 1 래치부(52)의 모든 래치소자(52a)들로부터 출력되는 데이터들은 한번에 제 2 래치부(53)에 입력되고 래치된다. 또한, 제 2 래치부(53)에 래치된 데이터들은 데이터 출력 단자(Ro[5:0], Go[5:0] , Bo[5:0])를 통해 출력되고 출력된 데이터들은 각각의 디코터에서 아날로스 신호로 변환되어 출력 버퍼를 통해 LCD 픽셀을 구동하게 된다.

상기 지연 및 버스 구동회로부(54)는 상기 타이밍 콘트롤러(10)로부터 출력된 D_en신호와 클럭 신호(clk)에 의해 상기 쉬프트 인에이블부(51)에서 순차적으로생성된 인에이블 신호에 의해 데이터 버스 상의 데이터가 제 1 래치부(51)로 올바르게 래치될 수 있도록 시간을 조정하고 버스 라인을 충분히 구동할 수 있도록 하여 준다.

이상에서 설명한 종래의 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 상술한 바와 같이 영상 신호 처리 장치인 타이밍 콘트롤러와 구동 장치인 소오스 드라이버간의 비디오 데이터 신호를 전달하는 데이터 라인 수는 6 bit(64Gray) 칼라 비디오 데이터 신호를 싱글 포트로 전송할 경우 18개의 데이터 라인( R, G, B 각각 6 bit이고 1bit당 1 라인이 소요됨.)이 필요하게 되며, XGA(해상도1024*768)급의 해상도를 갖는 비디오 데이터를 전송할 경우 18개의 데이터 라인에서 평행하게 약 65MHz의 고주파수의 전송 속도로 매 클럭마다 유효한 데이타를 송/수신하여야 하기 때문에 이 선로에서 많은 양의 EMI(Electro Magnetic Interference)가 발생되고, 또한 데이터 전송에 필요한 전력소모도 많아지게 된다.

즉, 타이밍 콘트롤러와 소오스 드라이버 간에 전송된 데이터의 천이가 매 제이타를 전송할 때마다 일어나므로 EMI가 발생되고 전력 소모가 많아지게 된다.

둘째, 해상도가 향상되거나 8bit 칼라로 화질이 향상될수록 단위 시간당 전송해야 할 데이터 량이 증가하므로 화질이 향상될수록 이러한 EMI및 전력 소모는 더욱더 심각하게 된다. 즉, 8bit(256Gray) 칼라 비디오 데이터 신호를 싱글 포트 방식으로 24개의 데이터 라인으로 65MHz 의 전송속도로 데이터를 평형하게 전송하여야 한다.

셋째, 이러한 문제를 저감하기 위하여 PCB에서 각각의 데이터 라인들과 콘트롤 라인들에 별도의 부품을 연결하고 데이터 라인 수를 2배로 늘려 데이터 전송 속도를 절반(32.5MHz)으로 줄이는 전송하는 방법(Dual Port)을 사용하고 있으나, 데이터 라인 수가 2배로 늘어남에 따라 PCB설계에 어려움이 발생되고 있으며, 또한 XGA 이상의 해상도에서는 만족할 만한 EMI저감 효과를 기대할 수 없어 별도의 대책이 요구되어 진다.

넷째, 새로운 EMI 저감 방법으로 데이터 전송 방법을 LVDS 방식이나, 전류 구동 방식의 직렬 전송 방법을 시도하고 있으나, 이 경우 기존의 데이터 전송 방법(TTL 또는 CMOS구동방식)과 호환이 되지 않아 타이밍 콘트롤러와 소오스 드라이버의 경우 변경된 데이터 구동 방식에 적합하도록 전면 교체가 필요로 하게 되어 많은 비용과 시간이 필요하게 된다.

도 1은 일반적인 LCD 모듈 블록 다이어그램

도 2는 종래 LCD의 영상 신호 처리 장치의 블록 구성도

도 3은 종래의 LCD 모듈의 소오스 드라이버 IC 들의 연결도

도 4는 종래 LCD의 소오스 드라이버 상세 구성 블록도

도 5는 종래 타이밍 콘트롤러 및 LCD의 소오스 드라이버의 각부 동작 타이밍도

도 6은 본 발명에 따른 MDT 기능을 내장한 영상 신호 처리 장치 블록 구성도

도 7은 본 발명에 따른 MDT 프로세서의 구성 블럭도

도 8은 본 발명 제 1 실시예의 MDT 프로세서의 회로 구성도

도 9는 본 발명 제 2 실시예의 MDT 프로세서의 회로 구성도

도 10은 본 발명에 따른 LCD 모듈의 소오스 드라이버 IC 들의 연결도

도 11은 본 발명에 따른 소오스 드라이버의 상세 구성도

도 12는 본 발명에 따른 타이밍 콘트롤러 및 소오스 드라이버의 각부 출력 타이밍도

도 13은 본 발명에 따른 영상 신호 처리 방법을 나타낸 플로우 챠트

도 14는 본 발명에 따른 영상 신호 구동 방법을 나타낸 플로우 챠트

도면의 주요 부분에 대한 부호의 설명

11 : 인터페이스 회로부 12 : 타이밍 처리부

13 : 출력 회로부 14 : MDT 프로세서

21 : 딜레이부 21a, 22c, 24a : 플립플롭

22 : 메모리부 22a : FIFO 메모리부

22b : 클럭 발생기 23 : 비트 비교부

23a, 23b, 23c : 익스크루시브 오아 게이트

23d : 오아 게이트 24 : 출력 제어부

61 : 쉬프트 인에이블부 62 : 제 1 래치부

62a, 63a : 래치 소자 63 : 제 2 래치부

64 : 지연 및 버스 구동부

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 구동 장치인 소오스 드라이버로 전송될 현재의 디지털 비디오 데이터를 한 라인 이전의 동일한 위치의 픽셀 데이터와 비교하여 동일할 경우에는 무효 데이터로 처리하고, 변화가 있을 경우에만 디지털 비디오 데이터를 전송하도록하여 전송된 데이터의 천이를 최소화하여 EMI 발생을 저감시키고 데이터 버스 라인의 구동 횟수를 초소화하여 전력 소모를 최소화 할 수 있는 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법을 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 영상 신호 처리 장치는 외부의 비디오 데이터와 콘트롤 신호 및 MDT 제어신호(MDT_off)들을 타이밍 처리부에서 처리 가능하도록 변환하여 출력하는 인터페이스 회로부와, 상기 인터페이스 회로부에서 전달된 비디오 데이터와 콘트롤 신호를 입력하여 각 소오스 드라이버 및 게이트 드라이버가 화면을 재생하기에 적합한 타이밍으로 비디오 데이터와 콘트롤 신호를 포맷하여 출력하는 타이밍 처리부와, 상기 MDT 제어 신호에 따라 상기 타이밍 처리부로부터 전달된 비디오 데이터를 그 전 라인의 비디오 데이터와 비교하여 동일할 경우에는 디지털 비디오 데이터를 출력하지 않고 이전 비디오 데이터가 그대로 유지되도록하고 동일하지 않은 경우에만 상기 타이밍 처리부로부터 전달된 비디오 데이터를 출력하고 또한 출력하는 데이터의 유효 여부를 알려주는 래치 신호(D_latch)를 출력하는 MDT 프로세서와, 상기 MDT 프로세서에서 출력되는 디지털 비디오 신호와 콘트롤 신호를 에러(Error)없이 각 소오스 드라이버 및 게이트 드라이버에 전달하는 출력 회로부를 포함하여 구성됨에 그 특징이 있다.

여기서, 상기 MDT 프로세서는 상기 타이밍 처리부에서 입력된 콘트롤 신호들을 일정 시간 지연시켜 출력하는 딜레이부와, 상기 타이밍 처리부에서 전달되는 비디오 데이터를 미리 정해진 시간 동안 순차적으로 저장하여 출력하는 메모리부와, 상기 타이밍 처리부에서 출력되는 MDT 제어 신호에 따라 상기 타이밍 처리부에서 전달되는 비디오 데이터와 상기 메모리부의 이전 라인의 비디오 데이터를 비교하여 동일여부를 판단하고 그 결과에 따라 래치신호를 발생시키는 비트 비교부와, 상기 타이밍 처리부에서 전달되는 비디오 데이터를 상기 비트 비교부의 래치신호에 따라출력하는 출력 제어부를 구비하여 구성됨에 그 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 영상 신호 구동 장치는, 영상 신호 처리부로부터 데이터 전송의 시작을 알리는 D_en_d신호와 클럭 신호(clk) 및 래치 신호(D_latch)를 입력 받아 상기 D_en_d신호가 시작되는 시점부터 상기 래치 신호(D_latch)신호가 제 2 상태이면 각 데이터를 래치 시키기 위한 인에이블 신호를 상기 펄스 신호(clk)에 동기하여 순차적으로 정해진 출력단자에 출력하고 상기 래치 신호(D_latch)가 제 1 상태이면 인에이블 신호를 출력하지 않은 쉬프트 인에이블부와, 상기 쉬프트 인에이블부의 각 인에이블 신호에 따라 데이터 버스상의 데이터를 순차적으로 래치 시키는 제 1 래치부와, 상기 영상 신호 처리부의 Load 신호에 따라 상기 제 1 래치부에서 출력되는 데이터들을 동시에 래치하여 동시에 각 픽셀 라인에 출력하는 제 2 래치부를 포함함에 그 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 영상 신호 처리 및 구동 방법은, 데이터를 입력하여 현재 라인과 그 전 라인의 데이터를 픽셀단위로 비교하여 동일할 경우에는 무효 데이터를 출력하고, 동일하지 않은 경우에는 현재 라인의 픽셀 데이터를 순차적으로 출력 전송하는 단계와, 상기 전송된 데이터를 수신하여 무효 데이터는 그 전 라인의 해당 픽셀 데이터로 대치한 후 각 픽셀 데이터를 해당 데이터 라인에 제공하는 단계를 포함함에 그 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 영상 신호 처리 방법은, 외부로부터 비디오 데이터, 콘트롤 신호(D_en, Load) 및 MDT 제어 신호들을 입력하여 데이터를 일 라인 단위로 저장하는 제 1 단계와, 상기 MDT 제어 신호에 따라 상기 현재 라인의 비디오 데이터와 상기 저장된 그 전 라인의 비디오 데이터를 픽셀단위로 비교하여 동일할 경우에는 래치 신호를 제 1 상태로 출력함과 동시에 무효 데이터를 출력하고, 동일하지 않은 경우에는 래치 신호를 제 2 상태로 출력함과 동시에 현재 라인의 픽셀 데이터를 출력하는 제 2 단계를 포함함에 그 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 영상 신호 구동 방법은, 래치 신호, 콘트롤 신호(D_en, Load), 클럭 신호를 수신하는 제 1 단계와,

각 픽셀별로 상기 래치 신호가 제 1 상태이면 래치 인에이블 신호를 출력하지 않고 제 2 상태이면 클럭 신호에 동기되어 래치 인에이블 신호를 출력하는 제 2단계와,

상기 래치 인에이블 신호에 따라 데이터 버스로부터 1 라인의 데이터를 순차적으로 1차 래치시키는 제 3 단계와,

상기 콘트롤 신호(Load)에 따라 상기 1차 래치된 1 라인의 데이터를 동시에 2차 래치하여 각 픽셀의 데이터 라인에 출력하는 제 4 단계를 포함함에 그 특징이 있다.

이와 같은 본 발명의 영상 신호 처리 및 구동 장치와 영상 신호 처리 및 구동 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 6은 본 발명에 따른 MDT 기능을 내장한 영상 신호 처리 장치의 블록 구성도이다.

본 발명에 따른 영상 신호 처리 장치는, 도 6과 같이, 외부(PC측 등)에서 입력되는 디지털 비디오 데이터와 콘트롤 신호 및 MDT 제어 신호(MDT_off)들을 타이밍 처리부에서 처리 가능하도록 직렬 데이터를 병렬 데이터로 변환(Serial data to Parallel data)하거나 LVDS 데이터를 CMOS 데이터로 변환하여 출력하는 인터페이스 회로부(Interface Circuit)(11)와, 상기 인터페이스 회로부(11)에서 전달된 디지털 비디오 데이터와 콘트롤 신호를 입력하여 상기 각 소오스 드라이버(20) 및 게이트 드라이버(30)가 화면을 재생하기에 적합한 타이밍으로 비디오 데이터(R, G, B)와 콘트롤 신호를 포맷(Formatting)하여 출력하고 상기 인테페이스 회로부(11)에서 출력된 MDT 제어 신호(MDT-off)를 바이패스하는 타이밍 처리부(12)와, 상기 MDT 제어 신호(MDT-off)에 따라 상기 타이밍 처리부(12)로부터 전달된 디지털 비디오 데이터를 그 전 라인의 디지털 비디오 데이터와 비교하여 동일할 경우에는 디지털 비디오 데이터를 출력하지 않고 이전 비디오 데이터가 그대로 유지되도록 하고 동일하지 않은 경우에만 상기 타이밍 처리부(12)로부터 전달된 비디오 데이터를 출력하고 또한 출력하는 데이터의 유효 여부를 알려주는 래치 신호(D_latch)를 출력하는 MDT(Minimized Data Transmission) 프로세서(Processor)(14)와, 상기 MDT 프로세서(14)에서 출력되는 디지털 비디오 신호와 콘트롤 신호가 에러(Error)없이 각 소오스 드라이버(20) 및 게이트 드라이버(30)에 전달되도록 하기 위한 출력 회로부(Output Circuit)(13)로 구성된다.

이와 같이 구성된 본 발명의 영상 신호 처리 장치에서, 상기 MDT 프로세서의 구체적인 구성 및 동작을 설명하면 다음과 같다.

도 7은 본 발명에 따른 MDT 프로세서의 구성 블록도이고, 도 8은 본 발명 제 1 실시예의 MDT 프로세서의 회로적 구성도이며, 도 9는 본 발명 제 2 실시예의 MDT프로세서의 회로적 구성도이다.

본 발명에 따른 MDT 프로세서(14)는, 도 7과 같이, 상기 타이밍 처리부(12)에서 디지털 비디오 데이터(R[0:5], G[0:5], B[0:5])와 동기 되어 전달되는 콘트롤 신호들을 출력 디지털 비디오 데이터(Rd[0:5], Gd[0:5], Bd[0:5])와 동기 되도록 타이밍을 조정하여 콘트롤 신호(Control Signals_d)를 출력하는 딜레이부(Delay Block)(21)와, 전 라인의 디지털 비디오 데이터를 제공하기 위하여 상기 타이밍 처리부(12)에서 전달되는 디지털 비디오 데이터를 미리 정해진 시간 동안 순차적으로 저장하여 디지털 비디오 데이터의 일부 또는 전체를 출력하는 메모리부(Memory Element Block)(22)와, 상기 타이밍 처리부(12)에서 출력되는 MDT 제어 신호(MDT_off)에 따라 상기 타이밍 처리부(12)에서 전달되는 디지털 비디오 데이터와 상기 메모리부(22)에서 전달 받은 이전 라인의 동일한 위치의 픽셀의 디지털 비디오 데이터를 비교하여 동일여부를 판단하고 그 결과에 따라 래치(D_latch)신호를 발생시키는 비트 비교부(Bit Comparator Block)(23)와, 상기 타이밍 처리부(12)에서 전달되는 디지털 비디오 데이터(R[0:5], G[0:5], B[0:5])를 상기 비트 비교부(23)에서 전달되는 래치 신호(D_latch)에 따라 출력 단자(Rd[0:5], Gd[0:5], Bd[0:5])로의 출력 여부를 결정하는 출력 제어부(Output Control Block)(24)를 구비하여 구성되어 있다.

여기서, 각부의 상세한 구성은 다음과 같다.

먼저, 본 발명 제 1 실시예의 MDT 프로세서의 상세한 구성은 도 8과 같다.

즉, 상기 딜레이부(21)는 n 포트의 플립플롭(F/F)(21a)으로 구성되어 상기타이밍 처리부(12)에서 출력되는 콘트롤 신호를 클럭 신호(clk)에 동기하여 일정 시간 지연시켜 지연된 콘트롤 신호(control signal_d)를 출력한다.

상기 메모리부(22)는 상기 타이밍 처리부(12)에서 전달된 디지털 비디오 데이터를 순차적으로 저장하여 출력하는 FIFO 메모리(22a)와, 상기 타이밍 처리부(12)에서 출력되는 클럭신호(clk)에 동기되어 별도의 클럭 신호(cclk)를 발생하는 클럭신호 발생기(22b)로 구성되고, 상기 FIFO 메모리(22a)는 1024개의 18 포트 플립플롭(F/F)(22c)으로 구성되어 상기 타이밍 처리부(12)에서 출력된 영상 데이터를 순차적으로 저장하여 출력한다.

상기 비트 비교부(23)는 상기 메모리부(22)에서 출력되는 R, G, B 비디오 데이터와 상기 타이밍 처리부에서 출력되는 R, G, B 비디오 데이터를 각각 논리 연산하는 복수개의 익스크루시부 오아 게이트(exclusive OR gate)(23a, 23b, 23c)와, 상기 각 익스크루시부 오아 게이트(23a, 23b, 23c)의 출력과 상기 타이밍 처리부(12)에서 출력되는 MDT-off 신호를 논리 연산하여 래치 신호(D_latch)를 출력하는 오아 게이트(23d)를 구비하여 구성되어 상기 타이밍 처리부(12)에서 출력되는 비디오 데이터와 상기 메모리부(22)에서 출력되는 이전 데이터를 비교하여 래치 신호(D_latch)를 출력한다.

상기 출력 제어부(24)는 상기 비트 비교부(23)에서 출력되는 래치 신호(D_latch)와 상기 메모리부에서 출력되는 클럭신호(cclk)를 논리 곱 연산하여 출력하는 앤드 게이트(AND gate)(24b)와 상기 앤드 게이트(24b)의 출력신호에 따라 상기 타이밍 처리부(12)에서 출력되는 디지털 비디오 데이터를 출력하는 18포드 플립플롭(F/F)(24a)으로 구성되어 상기 비트 비교부(23)의 래치 신호(D_latch)에 따라 상기 타이밍 처리부(12)에서 출력되는 비디오 데이터를 출력한다.

또한, 본 발명 제 2 실시예의 MDT 프로세서의 상세한 구성은 도 9와 같다.

즉, 본 발명 제 1 실시예에서 출력 제어부(24)를 앤드 게이트와 플립플롭을 사용하지 않고 상기 비트 비교부(23)의 래치 신호(D_latch)에 따라 상기 타이밍 처리부(12)에서 출력되는 비디오 데이터를 스위칭하는 복수개의 스위칭소자로 출력 제어부(24)를 구성한 것이며, 이와 같이 출력 제어부(24)를 복수개의 스위칭소자로 구성하면 타이밍 처리부(12)에서 출력되는 비디오 데이터가 클럭 신호(clk)에 의해 지연되지 않고 출력 제어부(24)에서 출력되므로 상기 딜레이부(21)에서도 타이밍 처리부(12)에서 출력되는 콘트롤 신호를 지연 없이 출력해야하므로 본 발명 제 1 실시예에서와 같은 n포트의 플립플롭이 없는 바이패스 딜레이부(21)를 구성한다.

이와 같이 구성된 본 발명의 영상 신호 처리 장치의 영상 신호 처리 방법은 다음과 같다.

싱글 포트(Single Port) 방식일 경우, 상기 타이밍 처리부(12)에서 매 클럭(Clock)마다 R[0:5], G[0:5], B[0:5]의 18 Bit의 디지털 비디오 데이터가 상기 MDT 프로세서(14)의 메모리부(22), 비트 비교부(23) 및 출력 제어부(24)로 각각 전달되어 진다. 이러한 디지털 비디오 데이터의 전송은 콘트롤 신호(Control signals) 중 하나인 데이터 인에이블 신호(D_en)가 발생되면서 시작되어 지며, XGA급의 LCD 모듈에서는 1 수평 기간(Horizontal Period)동안 데이터 인에이블 신호의 발생에서부터 1024 클럭동안 유효한 디지털 비디오 데이터가 전송된다. 참고로, 듀얼 포트(Dual Port) 방식에서는 512 클럭 동안 매 클럭마다 36 Bit의 디지털 비디오 데이터가 전송된다.

상기 메모리부(22)의 클럭 신호 발생기(22b)에서는 타이밍 처리부(12)에서 전송된 클럭 신호(clk)와 데이터 인에이블 신호(D_en)인 콘트롤 신호(Control signals)를 이용하여 데이터 인에이블 신호(D_en)발생에서부터 1024개의 클럭 신호(cclk)만 발생시켜 상기 FIFO 메모리(22a)와 출력 제어부(24)의 앤드 게이트(24b)로 공급한다.

그리고, 상기 비트 비교부(23)는 상기 인터페이스 회로부(11) 및 상기 타이밍 처리부(12)를 통해 입력되는 외부의 MDT 제어신호(MDT_off)에 따라 상기 타이밍 처리부(12)에서 전송된 현재 라인의 디지털 비디오 데이터와 상기 메모리부(22)에서 전달되는 그전 라인의 디지털 비디오 데이터를 비교하여 그 결과로 래치 신호(D_latch)를 상기 출력 제어부(24)의 앤드 게이트(24b)에 공급한다. 상기 앤드 게이트(24b)는 상기 클럭 신호(cclk)와 래치 신호(D_latch)를 논리 곱 연산하여 상기 출력 제어부(24)의 플립플롭(24a)의 클럭 단자에 공급한다.

즉, 상기 비트 비교부(23)는 상기 타이밍 처리부(12)에서 전송된 MDT_off 신호가 로우(Low)일 때 상기 타이밍 처리부(12)에서 전달되는 16개의 디지털 비디오 데이터와 상기 메모리부(22)의 FIFO 메모리(22a)의 마지막 1024번째 플립플롭(F/F)(1024th)의 출력에서 전달되는 16개의 디지털 비디오 데이터를 Bit 비교하여 모든 Bit가 서로 일치할 때에는 래치 신호(D_latch)를 로우(State 1)로 발생하고, 하나의 Bit라고 서로 상이하면 래치 신호(D_latch)를 하이(State 2)로발생한다 (상기 래치 신호(D_latch)를 하이 인에이블(High Enable)로 가정한다).

그러나, 상기 MDT_off신호가 하이 이면, 래치 신호(D_latch)는 상기 비트 비교부(23)의 결과에 무관하게 항상 하이(High)로 고정된다.

따라서, 상기 메모리부(22)의 FIFO 메모리(22a)는 1024개의 유효 데이터 구간만 타이밍 처리부(12)에서 전달되는 디지털 비디오 데이터를 순차적으로 저장하고, 출력 제어부(24)의 플립플롭(F/F)(24a)은 1024개의 유효 데이터구간 중에서도 래치 신호(D_latch)가 인에이블 되었을 때(State 2)만 동작하게 된다.(단, 출력 제어부(24)에 공급되는 클럭이 래치 신호(D_latch)에 의해 상기 앤드 게이트(24b)에서 마스킹(Masking) 되므로 상기 타이밍 처리부(12)로부터 클럭(clk)이 상기 앤드 게이트(24b)에 공급되어도 무관하다.)

따라서, LCD 모듈에 전원이 공급되어도 상기 콘트롤 신호(D_en)가 전달되지 않으면, 상기 타이밍 처리부(12)에서 무효 데이터와 클럭(clk)이 공급되더라도 상기 메모리부(22)의 FIFO 메모리(22a)와 상기 출력 제어부(24)에는 클럭(cclk)이 공급되지 않으므로 동작을 하지 않고 초기 상태(Reset상태)를 계속 유지하게 되어 상기 출력 회로부(13)로는 상기 출력 제어부(24)의 플립플롭(F/F)(24a)의 Reset값이 전달되어 디지털 비디오 데이터 단자(Rd[0:5], Gd[0:5], Bd[0:5])로 출력되어진다.

상기 타이밍 처리부(12)에서 데이터 인에이블 신호(D_en)가 발생되고 매 클럭마다 디지털 비디오 데이터가 FIFO 메모리(22a)와 출력 제어부(24) 그리고 비트 비교부(23)로 전달되어지면, 상기 FIFO 메모리(22a)는 전달된 디지털 비디오 데이터를 순차적으로 쉬프트 하면서 저장한다. 그리고 1024개의 cclk의 클럭이 공급되므로 데이터 인에이블 신호(D_en)의 발생에서부터 1024 클럭(cclk)만큼만 동작하게 되므로 1024 세트의 유효한 디지털 비디오 데이터만 상기 FIFO 메모리(22a)에 저장된다. 또한, 첫번째 플립플롭(F/F)으로 전달된 데이터 세트는 1024 클럭만에 1024번째 플립플롭(F/F)(1024th)으로 출력되어진다. 따라서, n번째 Line의 m번째 클럭의 디지털 비디오 데이터가 타이밍 처리부(12)에서 FIFO 메모리(22a)로 전달될 때 FIFO 메모리(22a)의 1024번째 플립플롭에서는 n-1번째 라인의 m번째 디지털 비디오 데이터가 출력되어지게 된다. 즉, 타이밍 처리부(12)에서 전달되는 디지털 비디오 데이터와 FIFO 메모리(22a)의 1024번째 플립플롭(F/F)의 출력 데이터의 관계는 LCD 화면에서 보면 한 라인 차의 동일한 위치의 픽셀 데이터이다.

따라서, 타이밍 처리부(12)에서 입력된 디지털 비디오 데이터와 FIFO 메모리(22a)의 1024번째 플립플롭(F/F)에서 출력된 1 수평 구간 이전의 동일한 위치의 픽셀의 디지털 비디오 데이터는 비트 비교부(23)에서 Bit 단위로 비교되어진다.

상기 비트 비교부(23)는 타이밍 처리부(12)와 FIFO 메모리(22a)의 1024번째 플립플롭(F/F)에서 전달되어진 데이터를 Bit별로 비교하여 동일여부를 판단하고 그 결과에 따라 래치 신호(D_latch)를 발생한다. 즉, 상기 비트 비교부(23)에서는, 상기 MDT 제어신호(MDT_off)가 로우 일 때, 현재 라인의 디지털 비디오 데이터와 한 라인 이전의 동일한 위치의 디지털 비디오 데이터를 비교하여 동일하면 로우(State 1) 신호를, 다르면 하이(State 2) 신호를 발생하여 상기 출력 제어부(24)로 전달한다. 그러나, 상기 MDT 제어신호(MDT_off)가 하이 이면, 비교 결과에 무관하게 항상 하이(state 2) 신호를 발생하여 상기 출력 제어부(24)로 전달한다.

상기 출력 제어부(24)에서는 상기 비트 비교부(23)에서 전달 받은 래치 신호(D_latch)의 상태에 따라 타이밍 처리부(12)에서 전달된 현재의 디지털 비디오 데이터를 출력하거나, 또는 그전 클럭의 데이터를 계속 출력(출력 제어부(24)의 출력이 변화하지 않음)한다. 즉, 상기 래치 신호(D_latch)가 로우이면, 상기 출력 제어부(24)의 앤드 게이트(24b)의 출력은 상기 메모리부(22)의 클럭 신호 발생기(22b)의 클럭(cclk)과 무관하게 항상 로우 상태를 유지하게 되므로 상기 출력 제어부(24)의 18 포트 플립플롭(F/F)은 동작하지 않아 그 전 클럭의 데이터를 계속 출력하게 된다. 그리고, 래치 신호(D_latch)신호가 하이 이면, 상기 앤드 게이트(24b)의 출력은 클럭 신호(cclk)와 동일하게 되므로 상기 출력 제어부(24)의 플립플롭(F/F)(24a)은 상기 타이밍 처리부(12)로부터 입력되는 데이터를 한 클럭 후에 출력한다.

본 발명 제 2 실시예에서는 출력 제어부(24)을 전자 스위치(Electronic Switch( SW_R[5:0], SW_G[5:0], SW_B[5:0] )로 구현하였고, 이들 스위치들은 상기 래치 신호(D_latch)에 의해 On/Off된다. 이 경우에는 출력 제어부(24)에서 디지털 비디오 데이터의 클럭 지연(Clocked Delay)이 발생하지 않으므로 R[5:0] = Rd[5:0], G[5:0] = Gd[5:0], B[5:0] = Bd[5:0]가 된다. 또한, 디지털 비디오 데이터의 클럭 지연이 없으므로 콘트롤 신호들(Control Signals)도 지연(Delay) 없이 바이패스(Bypass)하면 된다.

상기에서 설명한 바와 같이, 상기 MDT 프로세서(14)에서 출력되는 디지털 비디오 데이터는 타이밍 처리부(12)에서 전달된 디지털 비디오 데이터보다 한 클럭 지연되어 출력되며, 또한 한 라인 앞의 동일한 위치의 픽셀의 디지털 비디오 데이터와 동일한 데이터일 경우에는 출력이 변화되지 않고 이전 클럭의 출력을 유지한다.

이와 같이 타이밍 처리부(12)에서 MDT 프로세서(14)로 전달되는 디지털 비디오 데이터와 MDT 프로세서(14)를 통하여 출력되는 디지털 비디오 데이터는 1 클럭의 시간 지연이 발생되어지기 때문에, 타이밍 처리부(12)에서 출력회로부(13)으로 전달되어 소오스 드라이버 들로 전달되는 콘트롤 신호(Control Signal)들도 1 클럭 지연을 시켜야 하기에 딜레이부(21)가 필요하게 된다.

상기 래치 신호(D_latch)의 상태(State)는 영상 신호 구동 장치인 소오스 드라이버에서 데이터 버스 라인의 디지털 비디오 데이터 세트를 유효 데이터로 입력 받을 것인가(D_latch = State 2), 또는 무효 데이터로 처리하여 입력 받지 않을 것인가(D_latch = State 1)를 결정한다.

이와 같은 상기 영상 신호 처리 장치에서 처리된 데이터 및 콘트롤 신호를 입력하여 각 데이터 라인을 구동하는 영상 신호 구동 장치(LCD 모듈의 소오스 드라이버 IC)의 구성 및 구동 방법을 설명하면 다음과 같다.

도 10은 본 발명에 따른 영상 신호 구동 장치인 소오스 드라이버 IC 들의 연결도이고, 도 11은 본 발명에 따른 영상 신호 구동 장치인 소오스 드라이버의 상세 구성도이며, 도 12는 본 발명에 따른 영상 신호 처리 장치 및 영상 신호 구동 장치의 각부 출력 타이밍도이다.

먼저, 본 발명에 따른 영상 신호 구동 장치는 종래와 같이 복수개의 소오스 드라이버 IC로 구성되나, 각 소오스 드라이버에서 래치를 위한 인에이블 신호를 출력할 것인가 아닌가를 판단할 수 있는 D_Ltc단자가 도 10과 같이 추가로 구성되어 상기 D_Ltc단자에는 상기 래치 신호(D_latch)신호가 인가되도록 되어 있다.

그리고, 본 발명에 따른 소오스 드라이버(20)의 상세한 구성은 도 11과 같다.

즉, 본 발명의 영상 신호 구동 장치인 소오스 드라이버의 구성은, 상기 영상 신호 처리부(10)로부터 D_en_d신호(데이타 전송의 시작을 의미하는 펄스 신호)와 클럭 신호(clk) 및 래치 신호(D_latch)를 각각 D_eni단자, clk단자 및 D_Ltc단자로 입력 받아 상기 D_en_d신호가 시작되는 시점부터 상기 래치 신호(D_latch)신호가 "하이" 상태(제 2 상태)이면 각 데이터를 래치 시키기 위한 인에이블 신호(D_en신호에서부터 매 클럭 신호마다 상기 클럭 신호에 동기된 펄스 신호)를 상기 클럭 신호(clk)에 동기하여 순차적으로 정해진 출력단자에 출력하고 상기 래치 신호(D_latch)가 "로우" 상태(제 1 상태)이면 "로우" 상태 동안의 클럭 신호(clk)에는 인에이블 신호가 출력되지 않도록 하는 쉬프트 인에이블부(61)와, 복수개(128개)의 18포트 래치소자(62a)들로 구성되어 상기 쉬프트 인에이블부(61)의 각 인에이블 신호를 각 래치 소자(62a)의 Ltc_en 단자로 받아들여 상기 인에이블 신호가 있을 때만 상기 데이터 버스상의 데이터를 순차적으로 래치 시키는 제 1 래치부(62)와, 복수개(128개)의 18포트 래치 소자(63a)들로 구성되어 상기 영상 신호 처리부(10)로부터 Load 신호를 각 래치 소자(63a)의 Ltc_en 단자로 받아들여 상기 제 1 래치부(62)에서 출력되는 데이터들을 동시에 입력하고 동시에 출력하는 제 2 래치부(63)와, 상기 쉬프트 인에이블부(61)에서 출력되는 인에이블 신호에 의해 데이터 버스상의 데이터가 상기 제 1 래치부(62)에 올바르게 래치될 수 있도록 타이밍을 조정하고 버스 라인을 충분히 구동할 수 있도록 하는 지연 및 버스 구동부(64)를 구비하여 구성된다.

여기서, 상기 쉬프트 인에이블부(61)는 128번째 인에이블 신호가 발생되는 순간에는 D_eno신호를 다음 소오스 드라이버 IC의 D_eni단자에 출력하여 다음 소오스 드라이버 IC가 상술한 바와 같은 인에이블 신호를 발생하도록 한다.

이와 같이 구성된 본 발명의 영상 신호 구동 장치인 소오스 드라이버(20) IC의 동작은 다음과 같다.

도 12와 같이, 상기 영상 신호 처리부(10)에서 출력된 D_en_d 신호와 클럭 신호(clk) 및 래치 신호(D_latch)를 상기 쉬프트 인에이블부(61)로 수신한다. 이와 같이 수신한 래치 신호가 "하이" 상태이면, 상기 쉬프트 인에이블부(61)는 각 데이터가 상기 제 1 래치부(62)에 입력될 수 있도록 상기 클럭 신호(clk)의 상승 에지에 동기되어 인에이블 신호(En_01, En_02, …,En_0127, En_0128)를 출력한다. 반대로 상기 래치 신호(D_latch)가 "로우" 상태이면 상기 쉬프트 인에이블부(61)는 클럭 신호와 관계없이 인에이블 신호를 출력하지 않는다. 도 12에서 En_01(1), En_128(1) 및 En_03(2) 순간에 상기 래치 신호(D_latch)가 "로우" 상태이므로 그 순간에는 인에이블 신호를 출력하지 않는다. 즉, 래치 신호(D_latch)가 "로우" 인 구간은 그 이전 라인의 데이터 신호와 현재 입력된 데이터 신호가 같을 경우이다.

따라서, 상기 제 1 래치부(62)의 각 래치소자(62a) 중 Ltc_en단자로 상기 인에이블 신호가 인가된 래치소자(62a)는 데이터 입력 단자(Ri[5:0], Gi[5:0] , Bi[5:0])를 통하여 데이터 버스 상의 데이타를 각각 입력하여 래치하고, 상기 인에이블 신호가 인가되지 않은 래치소자(62a)는 데이터 입력 단자(Ri[5:0], Gi[5:0] , Bi[5:0])를 통하여 데이터 버스 상의 데이타를 입력하지 않고 그 전 라인의 데이터를 계속 래치하고 있다.

그리고, 래치된 데이타들을 각 래치소자(62a)의 데이터 출력 단자 (Ro[5:0], Go[5:0] , Bo[5:0])를 통해 출력한다. 즉, 제 1 래치부(62)의 각 래치소자(62a)는 쉬프트 인에이블부(61)의 출력 단자들로 부터 순차적으로 인에이블 신호를 전달 받아 상기 인에이블 신호에 동기 되어 데이터 버스상의 데이터를 순차적으로 래치하여 출력하고 상기 인에이블 신호를 인가 받지 못한 래치소자(62a)는 그 전 라인의 데이터를 출력한다.

또한, 상기 영상 신호 처리부(10)에서 출력되는 Load 신호는 상기 제 2 래치부(63)의 각 래치소자(63a)의 Ltc_en단자들에 공통으로 입력되고, 데이터 입력 단자(Ri[5:0], Gi[5:0] , Bi[5:0])들은 상기 제 1 래치부(62)의 각 래치소자(62a)들의 데이터 출력 단자(Ro[5:0], Go[5:0] , Bo[5:0])들과 일대일로 각각 연결되어 있다. 따라서, 상기 Load 신호에 의해 상기 제 1 래치부(62)의 모든 래치소자(62a)들로부터 출력되는 데이터들은 한번에 제 2 래치부(63)에 입력 래치되고, 래치된 데이터들은 데이터 출력 단자(Ro[5:0], Go[5:0] , Bo[5:0])를 통해 출력된다. 출력된 데이터들은 각각의 디코터에서 아날로스 신호로 변환되어 출력 버퍼를 통해 LCD픽셀을 구동하게 된다.

이상에서 설명한 바와 같이, 영상 신호 처리 장치에서 처리되어 전송된 데이터를 영상 신호 구동 장치에서 수신하여 영상 신호를 구동하는 영상 신호 처리 및 구동 방법을 전체적으로 설명하면 다음과 같다.

도 13은 본 발명의 영상 신호 처리 방법을 나타낸 플로우 챠트이다.

먼저, 외부로부터 비디오 데이터, 콘트롤 신호(D_en, Load) 및 MDT 제어 신호를 영상 신호 처리 장치가 입력하여 입력 데이터를 저장하면서 MDT제어신호를 확인한다(S1, S2, S3).

그리고 상기 MDT 제어 신호에 따라 현재 입력되는 영상 데이터와 상기 저장된 그 전 라인의 영상 데이터를 픽셀 단위로 비교한다(S4).

상기와 같이 비교하여 현재 라인의 픽셀 데이터가 그전 라인의 해당 픽셀 데이터와 동일하면(S4), 래치 신호(D_latch)를 "로우"로 출력함과 동시에 무효 데이터(최근 데이터 유지 : 이전 클럭의 출력 제어부(24)의 출력을 유지)를 전송한다(S5, S6, S9). 그리고 상기와 같이 비교하여 현재 라인의 픽셀 데이터가 그 전 라인의 해당 픽셀 데이터와 동일하지 않으면(S4), 래치 신호를 "하이"로 출력함과 동시에 현재 라인의 픽셀 데이터를 전송하는(S7, S8, S9) 과정을 반복한다.

결국, 1 라인의 데이터를 기준으로 그 전 라인과 현재 라인 데이터를 픽셀 단위로 비교하여 동일하면 래치 신호를 "로우"상태로 하여 무효 데이터를 출력하고, 동일하지 않으면 래치 신호를 "하이" 상태로 하여 현재 픽셀 데이터를 전송한다.

이와 같이 영상 신호 처리 장치에서 래치 신호 및 데이터와 콘트롤 신호(D_en, Load) 및 클럭신호를 출력하면 그 신호들을 수신하여 구동 장치가 데이터를 각 데이터 라인에 공급한다.

이와 같은 영상 신호 구동 장치의 구동 방법을 설명하면 다음과 같다.

도 14는 본 발명에 따른 영상 신호 구동 방법을 나타낸 플로우 챠트이다.

상기 영상 신호 처리 장치에서 전송된 래치 신호, 콘트롤 신호(D_en, Load), 클럭 신호(clk) 및 데이터를 수신한다(S0). 여기서, 상기 콘트롤 신호(D_en)는 데이터 전송을 의미하는 신호이다.

그리고 상기 콘트롤 신호(D_en) 신호가 입력되면(S1) 래치 신호 상태를 판단하여(S2) 상기 수신된 래치 신호가 "하이"이면, 래치 인에이블 신호를 발생하고(S4) 래치 신호가 "로우"이면 래치 인에이블 신호를 발생하지 않는다(S3). 이와 같이 각 픽셀에 해당하는 래치 인에이블 신호가 상기 래치 신호에 따라 발생되거나 발생되지 않는다.

이와 같이 래치 인에이블 신호가 발생되면 각 픽셀의 인에이블 신호에 따라 데이터 버스로부터 해당 픽셀의 데이터를 래치한다(S5). 이 때, 래치 인에이블 신호가 발생되지 않은 해당 픽셀은 데이터 버스로부터 데이터를 래치하지 않고 그 전 라인의 해당 픽셀 데이터를 그대로 래치하고 있게 된다.

이와 같은 방법으로 각 픽셀 데이터를 순차적으로 래치하여 한 라인의 데이터가 1차적으로 래치되면(S6), 상기 콘트롤 신호(Load)에 따라 1차 래치된 한 라인의 데이터를 동시에 2차 래치하여 각 픽셀의 데이터 라인에 순차적으로공급한다(S7, S8).

이와같은 과정을 반복하여 영상 신호를 디스플레이한다.

이상에서 설명한 바와 같은 본 발명의 영상 신호 처리 장치 및 영상 신호 처리 방법에 있어서는 다음과 같은 효과가 있다.

첫째, 소오스 드라이버들로 전송되는 디지털 비디오 데이터를 한 라인 이전의 동일한 위치의 픽셀의 데이터와 비교하여 동일할 경우에는 디지털 비디오 데이터를 전송하지 않고, 변화가 있을 경우에만 비디오 데이터를 전송하도록 함으로써 영상 신호 처리 장치와 각 소오스 드라이버 들 사이의 디지털 비디오 데이터 전송을 최소화한다. 따라서, 데이터 버스 라인에서의 데이터 변화를 최소화 함으로써 EMI발생이 저감 시킬 수 있다.

둘째, 데이터 버스 라인의 구동 회수가 최소화 됨으로써 전력 소모도 최소화 할 수 있다.

셋째, 본 발명의 MDT방식은 CMOS I/F뿐만 아니라 LVDS, RSDS 또는 Current Mode I/F에도 적용가능 하다.

넷째, 상기와 같은 결과에 의해 단가를 저감할 수 있다.

Claims (19)

1. 외부로부터 비디오 데이터, 콘트롤 신호 및 MDT 제어 신호들을 처리 가능하도록 변환하여 출력하는 인터페이스 회로부와,

   상기 인터페이스 회로부에서 전달된 비디오 데이터와 콘트롤 신호를 입력하여 각 소오스 드라이버 및 게이트 드라이버가 화면을 재생하기에 적합한 타이밍으로 비디오 데이터와 콘트롤 신호를 포맷하여 출력하고 상기 MDT 제어 신호를 바이 패스하는 타이밍 처리부와,

   상기 MDT 제어 신호에 따라 상기 타이밍 처리부로부터 전달된 비디오 데이터를 그 전 라인의 비디오 데이터와 비교하여 동일할 경우에는 디지털 비디오 데이터를 출력하지 않고 이전 비디오 데이터가 그대로 유지되도록 하고 동일하지 않은 경우에만 상기 타이밍 처리부의 비디오 데이터를 출력하고 또한 출력되는 데이터의 유효여부를 알려주는 래치 신호를 출력하는 MDT 프로세서와,

   상기 MDT 프로세서에서 출력되는 디지털 비디오 신호와 래치 신호를 에러(Error)없이 각 소오스 드라이버 및 게이트 드라이버에 전달하는 출력 회로부를 포함하여 구성됨을 특징으로 하는 영상 신호 처리 장치.
2. 제 1 항에 있어서,

   상기 MDT 프로세서는 상기 MDT 제어신호가 제 1 상태이면 상기 타이밍 처리부로부터 전달된 비디오 데이터를 그 전 라인의 비디오 데이터와 비교하여 동일할경우에는 디지털 비디오 데이터를 출력하지 않고 이전 비디오 데이터가 그대로 유지되도록 하고 동일하지 않은 경우에만 상기 타이밍 처리부의 비디오 데이터를 출력하고, 상기 MDT 제어신호가 제 2 상태이면 상기 타이밍 처리부의 비디오 데이터를 무조건 출력함을 특징으로 하는 영상 신호 처리 장치.
3. 입력되는 콘트롤 신호들을 일정 시간 지연시켜 출력하는 딜레이부와,

   입력되는 비디오 데이터를 미리 정해진 시간 동안 순차적으로 저장하여 출력하는 메모리부와,

   입력되는 MDT 제어 신호에 따라 현재 비디오 데이터와 상기 메모리부의 이전 라인의 비디오 데이터를 비교하여 동일여부를 판단하고 그 결과에 따라 래치신호를 발생시키는 비트 비교부와,

   입력되는 비디오 데이터를 상기 비트 비교부의 래치신호에 따라 출력하는 출력 제어부를 구비하여 구성됨을 특징으로 하는 영상 신호 처리 장치.
4. 제 3 항에 있어서,

   상기 딜레이부는 n 포트의 플립플롭으로 구성됨을 특징으로 하는 영상 신호 처리 장치.
5. 제 3 항에 있어서,

   상기 딜레이부는 입력된 콘트롤 신호들을 바이패스함을 특징으로 하는 특징으로 하는 영상 신호 처리 장치.
6. 제 3 항에 있어서,

   상기 메모리부는 상기 타이밍 처리부에서 전달된 비디오 데이터를 순차적으로 저장하여 출력하는 FIFO 메모리와,

   상기 타이밍 처리부에서 출력되는 클럭신호에 동기되어 별도의 클럭 신호를 발생하는 클럭신호 발생기를 구비하여 구성됨을 특징으로 하는 영상 신호 처리 장치.
7. 제 6 항에 있어서,

   상기 FIFO 메모리는 1024개의 18 포트 플립플롭으로 구성됨을 특징으로 하는 영상 신호 처리 장치.
8. 제 3 항에 있어서,

   상기 비트 비교부는 상기 메모리부에서 출력되는 R, G, B 비디오 데이터와 상기 타이밍 처리부에서 출력되는 R, G, B 비디오 데이터를 각각 논리 연산하는 복수개의 익스크루시부 오아 게이트와,

   상기 각 익스크루시부 오아 게이트의 출력과 상기 타이밍 처리부에서 출력되는 MDT 제어신호를 논리 연산하여 래치 신호를 출력하는 오아 게이트를 구비하여 구성됨을 특징으로 하는 영상 신호 처리 장치.
9. 제 3 항에 있어서,

   상기 출력 제어부는 상기 비트 비교부에서 출력되는 래치 신호와 상기 메모리부에서 출력되는 클럭 신호를 논리 연산하여 출력하는 앤드 게이트와,

   상기 앤드 게이트의 출력 신호에 따라 상기 타이밍 처리부에서 전달된 비디오 데이터를 출력하는 플립플롭을 구비하여 구성됨을 특징으로 하는 영상 신호 처리 장치.
10. 제 3 항에 있어서,

    상기 출력 제어부는 상기 비트 비교부의 래치 신호에 따라 상기 타이밍 처리부(12)에서 출력되는 비디오 데이터의 출력을 스위칭하는 복수개의 스위칭소자로 구성됨을 특징으로 하는 영상 신호 처리 장치.
11. 영상 신호 처리부로부터 데이터 전송의 시작을 알리는 D_en_d신호와 클럭 신호(clk) 및 래치 신호(D_latch)를 입력 받아 상기 D_en_d신호가 시작되는 시점부터 상기 래치 신호(D_latch)신호가 제 1 상태이면 각 데이터를 래치 시키기 위한 인에이블 신호를 상기 펄스 신호(clk)에 동기하여 순차적으로 정해진 출력단자에 출력하고 상기 래치 신호(D_latch)가 제 2 상태이면 인에이블 신호를 출력하지 않은 쉬프트 인에이블부와,

    상기 쉬프트 인에이블부의 각 인에이블 신호에 따라 데이터 버스상의 데이터를 순차적으로 래치 시키는 제 1 래치부와,

    상기 영상 신호 처리부의 Load 신호에 따라 상기 제 1 래치부에서 출력되는 데이터들을 동시에 래치하여 동시에 각 픽셀 라인에 출력하는 제 2 래치부를 포함함을 특징으로 하는 영상 신호 구동 장치.
12. 제 11 항에 있어서,

    상기 쉬프트 인에이블부에서 출력되는 인에이블 신호에 의해 데이터 버스상의 데이터가 상기 제 1 래치부에 래치될 수 있도록 타이밍을 조정하고 버스 라인을 구동할 수 있도록 하는 지연 및 버스 구동부를 더 포함함을 특징으로 하는 영상 신호 구동 장치.
13. 외부로부터 비디오 데이터, 콘트롤 신호(D_en, Load) 및 MDT 제어 신호들을 입력하여 데이터를 일 라인 단위로 저장하는 제 1 단계와,

    상기 MDT 제어 신호에 따라 상기 현재 라인의 비디오 데이터와 상기 저장된 그 전 라인의 비디오 데이터를 클럭 단위로 비교하여 동일할 경우에는 래치 신호를 제 1 상태로 출력함과 동시에 무효 데이터를 출력하고, 동일하지 않은 경우에는 래치 신호를 제 2 상태로 출력함과 동시에 현재 라인의 픽셀 데이터를 출력하는 제 2 단계를 포함함을 특징으로 하는 영상 신호 처리 방법.
14. 제 13 항에 있어서,

    상기 제 2 단계에서, 상기 MDT 제어 신호가 제 1 상태의 신호이면 상기 현재 라인의 비디오 데이터와 상기 저장된 그 전 라인의 비디오 데이터를 클럭 단위로 비교하여 동일할 경우에는 래치 신호를 제 1 상태로 출력함과 동시에 무효 데이터를 출력하고, 동일하지 않은 경우에는 래치 신호를 제 2 상태로 출력함과 동시에 현재 라인의 픽셀 데이터를 출력하고, 상기 MDT 제어신호가 제 1 상태와 반대인 제 2 상태이면 상기 현재 라인과 그 전 라인의 데이터를 비교하지 않고 상기 현재 라인의 비디오 데이터를 순차적으로 출력함을 특징으로 하는 영상 신호 처리 방법.
15. 제 13 항에 있어서,

    무효 데이터는 최근에 출력된 데이터임을 특징으로 하는 영상 신호 처리 방법.
16. 제 13 항에 있어서,

    상기 콘트롤 신호(D_en, Load)는 상기 데이터가 처리되어 출력되는 시간만큼 딜레이되어 출력됨을 특징으로 하는 영상 신호 처리 방법.
17. 래치 신호, 콘트롤 신호(D_en, Load), 클럭 신호를 수신하는 제 1 단계와,

    각 픽셀별로 상기 래치 신호가 제 1 상태이면 래치 인에이블 신호를 출력하지 않고 제 2 상태이면 클럭 신호에 동기되어 래치 인에이블 신호를 출력하는 제 2단계와,

    상기 래치 인에이블 신호에 따라 데이터 버스로부터 1 라인의 데이터를 순차적으로 1차 래치시키는 제 3 단계와,

    상기 콘트롤 신호(Load)에 따라 상기 1차 래치된 1 라인의 데이터를 동시에 2차 래치하여 각 픽셀의 데이터 라인에 출력하는 제 4 단계를 포함함을 특징으로 하는 영상 신호 구동 방법.
18. 제 17 항에 있어서,

    상기 제 2 단계에서 래치 인에이블 신호가 발생되지 않은 픽셀을 그 전 라인의 해당 픽셀 데이터를 유지하여 래치함을 특징으로 하는 영상 신호 구동 방법.
19. 데이터를 입력하여 현재 라인과 그 전 라인의 데이터를 픽셀단위로 비교하여 동일할 경우에는 무효 데이터를 출력하고, 동일하지 않은 경우에는 현재 라인의 픽셀 데이터를 순차적으로 출력 전송하는 단계와,

    상기 전송된 데이터를 수신하여 무효 데이터는 그 전 라인의 해당 픽셀 데이터로 대치한 후 각 픽셀 데이터를 해당 데이터 라인에 제공하는 단계를 포함함을 특징으로 하는 영상 신호 처리 및 구동 방법.