JP3708754B2 - プラズマディスプレイパネルの駆動装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルを駆動する駆動装置に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化に伴って薄型の表示デバイスが切望されている。ＡＣ（交流放電）型のプラズマディスプレイパネルは、薄型、かつ自発光の表示デバイスの１つとして着目されている。
この際、プラズマディスプレイパネルにおける１画素に対応した放電セルは、放電現象を利用して発光表示を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるプラズマディスプレイパネルに対して、映像信号に応じた中間調の輝度表示を実現させるべく、サブフィールド法を用いた駆動を行う。
【０００３】
サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ(映像信号を各画素毎に対応させてサンプリングしたＮビットのデータ)の各ビット桁の重み付けに対応した分の発光回数を夫々割り当てる。ここで、先ず、上記画素データに基づいて、"発光"を実施させるサブフィールドと、"発光"を実施させないサブフィールドとを設定する。次に、これらＮ個のサブフィールドの内で、"発光"を実施させるように設定したサブフィールドにおいてのみで、そのサブフィールドに割り当てた発光回数の分だけ放電を生起させるのである。
【０００４】
例えば、図１に示されるように、１フィールド期間を４個のサブフィールドＳＦ１〜ＳＦ４に分割した場合には、これらサブフィールドＳＦ１〜ＳＦ４各々に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる発光回数を割り当てる。
【０００５】
ここで、サブフィールドＳＦ１及びＳＦ２のみで放電を生起させると輝度"３"、サブフィールドＳＦ１〜ＳＦ３において放電を生起させると輝度"７"の表示輝度が視覚上において感じられる。
図２は、かかるサブフィールド法を用いた駆動により、画像表示を行うプラズマディスプレイ装置の構成を示す図である。
【０００６】
図２に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル１０(以下、ＰＤＰ１０と称する)と、入力映像信号に応じてこのＰＤＰ１０を駆動する駆動部とから構成されている。
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されてなる夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。これら列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００７】
一方、駆動部における同期検出回路１１は、アナログの入力映像信号中から垂直同期信号を検出した時に垂直同期検出信号Ｖを発生し、これを駆動制御回路１２に供給する。又、同期検出回路１１は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生し、これをＰＬＬ(phase locked loop）回路１３に供給する。ＰＬＬ回路１３は、入力映像信号をＰＤＰ１０の各画素に対応させてサンプリングし得るサンプリングクロック信号ＴＣＫを、水平同期検出信号Ｈに位相同期させて生成して、これをＡ／Ｄ変換器１４及び画像処理回路１５の各々に供給する。Ａ／Ｄ変換器１４は、入力されたアナログの入力映像信号を、上記サンプリングクロック信号ＴＣＫに応じてサンプリングしてこれを１画素毎に対応したＮビットの画素データＤに変換する。画像処理回路１５は、かかる画素データＤを上記サンプリングクロック信号ＴＣＫに応じて取り込み、この取り込んだ画素データＤに対して輝度補正、逆γ補正、多階調化処理等の画像処理を施して得た画像処理画素データＨＤをメモリ１７に供給する。尚、かかる画像処理は、システムクロック信号ＳＣＫに応じて実行される。システムクロック発生回路１６は、所定の第１固定周波数を有するクロック信号を上記システムクロック信号ＳＣＫとして発生して、これを画像処理回路１５及び駆動制御回路１２の各々に供給する。メモリ１７は、駆動制御回路１２から供給されてくる書込信号ＷＲに応じて上記画像処理画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ１７は、この１画面分の画像処理画素データＨＤ11-nmを各ビット桁毎に分割し、更に各行毎にグループ化したものを画素駆動データビット群ＤＢ1〜ＤＢnとして捉え、これらを順次、駆動制御回路１２から供給された読出信号ＲＤに応じて読み出し、アドレスドライバ６に供給する。
【０００８】
駆動クロック発生回路１８は、所定の第２固定周波数を有するクロック信号を、駆動クロック信号ＧＣＫとして発生し、これを駆動制御回路１２に供給する。
駆動制御回路１２は、上記システムクロック信号ＳＣＫに位相同期した書込信号ＷＲ及び読出信号ＲＤを生成し、これらを上述した如くメモリ１７に供給する。
【０００９】
更に、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、リセットタイミング信号ＴRを発生し、これを第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、データタイミング信号ＴDを発生し、これをアドレスドライバ６及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、維持発光タイミング信号ＴIX及びＴIY各々を発生し、夫々第１サスティンドライバ７及び第２サスティンドライバ８に供給する。
【００１０】
第１サスティンドライバ７は、各サブフィールド内において、上記リセットタイミング信号ＴRに応じた例えば図３に示されるが如きタイミングにて、リセットパルスＲＰxを発生し、これをＰＤＰ１０の行電極Ｘ1-nに印加する。又、第１サスティンドライバ７は、各サブフィールド内において、上記維持発光タイミング信号ＴIXに応じた図３に示されるが如きタイミングにて、維持パルスＩＰX1〜ＩＰXj各々を順次発生してＰＤＰ１０の行電極Ｘ1-nに印加して行く。
【００１１】
アドレスドライバ６は、各サブフィールド内において、上記データタイミング信号ＴDに応じた図３に示されるが如きタイミングにて、上記メモリ１７から読み出された画素駆動データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを順次、列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、画素駆動データビット群ＤＢ中における１データビットが例えば論理レベル"０"である場合には高電圧の画素データパルスを発生する一方、論理レベル"１"である場合には低電圧(０ボルト)の画素データパルスを発生して列電極Ｄ1-mに印加するものとする。
【００１２】
第２サスティンドライバ８は、各サブフィールド内において、上記リセットタイミング信号ＴRに応じた図３に示されるが如きタイミングにて、リセットパルスＲＰYを発生し、これをＰＤＰ１０の行電極Ｙ1-nに印加する。又、第２サスティンドライバ８は、各サブフィールド内において走査パルスＳＰを発生し、これを上記データタイミング信号ＴDに応じた図３に示されるが如きタイミングにて、行電極Ｙ1〜Ｙnへと順次印加して行く。つまり、各走査パルスＳＰの印加タイミングは、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期している。更に、第２サスティンドライバ８は、各サブフィールド内において、上記維持発光タイミング信号ＴIYに応じた図３に示されるが如きタイミングにて、維持パルスＩＰY1〜ＩＰYj各々を順次発生してＰＤＰ１０の行電極Ｙ1-nに印加して行く。
【００１３】
図３において、先ず、リセット行程Ｒcでは、上記リセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１０内の全ての放電セルがリセット放電され、このリセット放電の終了後、各放電セル内には、夫々所定量の壁電荷が形成される。これにより、全放電セルは"発光セル"の状態に初期設定される。次に、図３における画素データ書込行程Ｗcでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスＤＰが印加された"列"との交差部の放電セルにのみ選択消去放電が生起され、その放電セル内に残存していた壁電荷が消滅する。つまり、この放電セルは、"非発光セル"の状態に推移する。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスＤＰが印加された放電セルでは、上記選択消去放電は生起されず、上記リセット行程Ｒcによって形成された壁電荷が残留したままとなり、"発光セル"の状態を保持する。次に、図３における発光維持行程Ｉｃでは、上記"発光セル"の状態にある放電セルのみが、維持パルスＩＰY1〜ＩＰYj及びＩＰX1〜ＩＰXjが交互に印加される度に放電発光する。尚、維持パルスＩＰX及びＩＰYの印加回数(２ｊ個)は、このサブフィールドの重み付けに応じて予め設定されたものである。
【００１４】
このように、各サブフィールド内において、駆動クロック信号ＧＣＫに応じた図３に示されるが如きタイミングにて、各種駆動パルスをＰＤＰ１０に印加することにより、入力映像信号に応じた中間調の輝度表示を実現するのである。
しかしながら、図２に示される構成では、上記リセットパルスＲＰY及びＲＰx、走査パルスＳＰ、画素データパルス群ＤＰ、維持パルスＩＰY及びＩＰxのパルス列によって発生する放射ノイズのスペクトルが、駆動クロック信号ＧＣＫに基づく固有の周波数に集中してしまうことにより、上記放射ノイズが増大することになる。
【００１５】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、放射ノイズを低減させることが出来るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【００１６】
本発明によるプラズマディスプレイパネルの駆動装置は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを駆動する駆動装置であって、走査パルスを前記行電極各々に順次印加しつつ入力映像信号に基づく画素データを前記走査パルスに同期させて前記列電極に印加すると共に、維持パルスを前記行電極各々に印加するパネル駆動手段と、前記走査パルス及び前記維持パルス各々のパルス周期を１パルス毎に変更する周期変動手段とを有する。
【００１７】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動装置を採用したプラズマディスプレイ装置の概略構成を示す図である。
図４に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、入力映像信号に応じてこのＰＤＰ１０を駆動する駆動部とから構成されている。
【００１８】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されてなる夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。これら列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１９】
一方、駆動部における同期検出回路１１は、アナログの入力映像信号中から垂直同期信号を検出した時に垂直同期検出信号Ｖを発生し、これを駆動制御回路１２に供給する。又、同期検出回路１１は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生し、これをＰＬＬ(phase locked loop）回路１３に供給する。ＰＬＬ回路１３は、入力映像信号をＰＤＰ１０の各画素に対応させてサンプリングし得るサンプリングクロック信号ＴＣＫを、水平同期検出信号Ｈに位相同期させて生成して、これをＡ／Ｄ変換器１４及び画像処理回路１５の各々に供給する。
【００２０】
Ａ／Ｄ変換器１４は、入力されたアナログの入力映像信号を、上記サンプリングクロック信号ＴＣＫに応じてサンプリングしてこれを１画素毎に対応したＮビットの画素データＤに変換する。画像処理回路１５は、かかる画素データＤを上記サンプリングクロック信号ＴＣＫに応じて取り込み、この取り込んだ画素データＤに対して輝度補正、逆γ補正、多階調化処理等の画像処理を施して得た画像処理画素データＨＤをメモリ１７に供給する。尚、かかる画像処理は、システムクロック信号ＳＣＫに応じて実行される。
【００２１】
システムクロック発生回路１６は、所定の第１固定周波数を有するクロック信号を上記システムクロック信号ＳＣＫとして発生して、これを画像処理回路１５及び駆動制御回路１２の各々に供給する。
メモリ１７は、駆動制御回路１２から供給されてくる書込信号ＷＲに応じて上記画像処理画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ１７は、この１画面分の画像処理画素データＨＤ11-nmを各ビット桁毎に分割し、更に各行毎にグループ化したものを画素駆動データビット群ＤＢ1〜ＤＢnとして捉え、これらを順次、駆動制御回路１２から供給された読出信号ＲＤに応じて読み出し、アドレスドライバ６に供給する。
【００２２】
駆動クロック発生回路１８は、所定の第２固定周波数を有するクロック信号を、駆動クロック信号ＧＣＫとして発生し、これを周波数変調回路２０に供給する。
乱数発生回路２１は、所定期間毎に更新される乱数ｒを発生し、これを周波数変調回路２０に供給する。
【００２３】
周波数変調回路２０は、上記駆動クロック信号ＧＣＫの周波数を乱数ｒに応じた変調周期で変調することにより、その周波数を時間経過に従って逐次変動させた周波数変調駆動クロック信号ＦＧＣＫを生成し、これを駆動制御回路１２に供給する。例えば、周波数変調回路２０は、上記駆動クロック信号ＧＣＫの周波数を、図５に示されるが如き形態、すなわち上記乱数ｒに応じた変調周期Ｔrで±１％の周波数変動を生起させるような形態で変調して、周波数変調駆動クロック信号ＦＧＣＫを生成する。
【００２４】
駆動制御回路１２は、上記システムクロック信号ＳＣＫに位相同期した書込信号ＷＲ及び読出信号ＲＤを夫々生成し、これらを上述した如くメモリ１７に供給する。
更に、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じてリセットタイミング信号ＴR’を発生し、これを第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じてデータタイミング信号ＴD’を発生し、これをアドレスドライバ６及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じて維持発光タイミング信号ＴIX’及びＴIY’各々を発生し、夫々第１サスティンドライバ７及び第２サスティンドライバ８に供給する。
【００２５】
第１サスティンドライバ７は、各サブフィールド内において、上記リセットタイミング信号ＴR’に応じた図６に示されるが如きタイミングでリセットパルスＲＰxを発生し、これをＰＤＰ１０の行電極Ｘ1-nに印加する。又、第１サスティンドライバ７は、各サブフィールド内において、上記維持発光タイミング信号ＴIX’に応じた図６に示されるが如きタイミングにて、維持パルスＩＰX1〜ＩＰXj各々を順次発生してＰＤＰ１０の行電極Ｘ1-nに印加して行く。
【００２６】
アドレスドライバ６は、各サブフィールド内において、上記データタイミング信号ＴD’に応じた図６に示されるが如きタイミングにて、上記メモリ１７から読み出された画素駆動データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを順次、列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、画素駆動データビット群ＤＢ中における１データビットが例えば論理レベル"０"である場合には高電圧の画素データパルスを発生する一方、論理レベル"１"である場合には低電圧(０ボルト)の画素データパルスを発生して列電極Ｄ1-mに印加するものとする。
【００２７】
第２サスティンドライバ８は、各サブフィールド内において、上記リセットタイミング信号ＴR’に応じた図６に示されるが如きタイミングにて、リセットパルスＲＰYを発生し、これをＰＤＰ１０の行電極Ｙ1-nに印加する。又、第２サスティンドライバ８は、各サブフィールド内において走査パルスＳＰを発生し、これを上記データタイミング信号ＴD’に応じた図６に示されるが如きタイミングにて、行電極Ｙ1〜Ｙnへと順次印加して行く。つまり、各走査パルスＳＰの印加タイミングは、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期している。更に、第２サスティンドライバ８は、各サブフィールド内において、上記維持発光タイミング信号ＴIY’に応じた図６に示されるが如きタイミングにて、維持パルスＩＰY1〜ＩＰYj各々を順次発生してＰＤＰ１０の行電極Ｙ1-nに印加して行く。
【００２８】
この際、上記データタイミング信号ＴD’は、周波数変調回路２０によって、図５に示されるが如き形態にて周波数変調の施された周波数変調駆動クロック信号ＦＧＣＫに基づいて生成されたものである。よって、画素データパルス群ＤＰ1〜ＤＰn及び走査パルスＳＰ各々の印加周期もこの周波数変調駆動クロック信号ＦＧＣＫの周期変動に応じて刻一刻と変化することになる。例えば、図６に示されるように、画素データパルス群ＤＰ1が印加されてから画素データパルス群ＤＰ2が印加されるまでの印加周期ｔ１と、画素データパルス群ＤＰ2が印加されてから画素データパルス群ＤＰ3が印加されるまでの印加周期ｔ２とは、互いに異なる周期となる。
【００２９】
又、上記維持発光タイミング信号ＴIY’及びＴIX’も、図５に示されるが如き形態にて周波数変調の施された周波数変調駆動クロック信号ＦＧＣＫに基づいて生成されたものである。よって、維持パルスＩＰY1〜ＩＰYj(ＩＰX1〜ＩＰXj)各々の印加周期もこの周波数変調駆動クロック信号ＦＧＣＫの周期変動に応じて刻一刻と変化することになる。例えば、図６に示されるように、維持パルスＩＰY1(ＩＰX1)が印加されてから次の維持パルスＩＰY2(ＩＰX2)が印加されるまでの印加周期ｔ３と、維持パルスＩＰY2(ＩＰX2)が印加されてからその次の維持パルスＩＰY3(ＩＰX3)が印加されるまでの印加周期ｔ４とは、互いに異なる周期となる。
【００３０】
更に、図５に示されるが如き周波数変調駆動クロック信号ＦＧＣＫの周波数変動の周期Ｔrも、乱数発生回路２１が発生した乱数ｒによって刻一刻と変化させるようにしている。
よって、画素データパルスＤＰ、維持パルスＩＰの如き、ＰＤＰ１０に繰り返し印加される駆動パルスのパルス列によって発生する放射ノイズのスペクトルが固有の周波数に集中することが無くなり、放射ノイズの増大を抑制することが出来る。
【００３１】
【発明の効果】
以上詳述した如く、本発明においては、プラズマディスプレイパネルの行電極及び列電極に繰り返し印加する駆動パルスの印加周期を随時変動せしめることにより、駆動パルスのパルス列によって発生する放射ノイズのスペクトルが固有の周波数に集中することを防止している。よって、本発明によれば、かかる駆動パルスのパルス列によって発生する放射ノイズの増大が抑制される。
【００３２】
よって、本発明によれば、かかる駆動パルスのパルス列によって発生する放射ノイズの増大が抑制される。
【図面の簡単な説明】
【図１】サブフィールド法による発光駆動フォーマットの一例を示す図である。
【図２】プラズマディスプレイ装置の概略構成を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動装置を採用したプラズマディスプレイ装置の概略構成を示す図である。
【図５】周波数変調回路２０による駆動クロック信号ＧＣＫに対する周波数変調形態の一例を示す図である。
【図６】本発明による駆動装置によってＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【主要部分の符号の説明】
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
１２ 駆動制御回路
１８ 駆動クロック発生回路
２０ 周波数変調回路
２１ 乱数発生回路
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルを駆動する駆動装置に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化に伴って薄型の表示デバイスが切望されている。ＡＣ（交流放電）型のプラズマディスプレイパネルは、薄型、かつ自発光の表示デバイスの１つとして着目されている。
この際、プラズマディスプレイパネルにおける１画素に対応した放電セルは、放電現象を利用して発光表示を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるプラズマディスプレイパネルに対して、映像信号に応じた中間調の輝度表示を実現させるべく、サブフィールド法を用いた駆動を行う。
【０００３】
サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ(映像信号を各画素毎に対応させてサンプリングしたＮビットのデータ)の各ビット桁の重み付けに対応した分の発光回数を夫々割り当てる。ここで、先ず、上記画素データに基づいて、"発光"を実施させるサブフィールドと、"発光"を実施させないサブフィールドとを設定する。次に、これらＮ個のサブフィールドの内で、"発光"を実施させるように設定したサブフィールドにおいてのみで、そのサブフィールドに割り当てた発光回数の分だけ放電を生起させるのである。
【０００４】
例えば、図１に示されるように、１フィールド期間を４個のサブフィールドＳＦ１〜ＳＦ４に分割した場合には、これらサブフィールドＳＦ１〜ＳＦ４各々に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる発光回数を割り当てる。
【０００５】
ここで、サブフィールドＳＦ１及びＳＦ２のみで放電を生起させると輝度"３"、サブフィールドＳＦ１〜ＳＦ３において放電を生起させると輝度"７"の表示輝度が視覚上において感じられる。
図２は、かかるサブフィールド法を用いた駆動により、画像表示を行うプラズマディスプレイ装置の構成を示す図である。
【０００６】
図２に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル１０(以下、ＰＤＰ１０と称する)と、入力映像信号に応じてこのＰＤＰ１０を駆動する駆動部とから構成されている。
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されてなる夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。これら列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００７】
一方、駆動部における同期検出回路１１は、アナログの入力映像信号中から垂直同期信号を検出した時に垂直同期検出信号Ｖを発生し、これを駆動制御回路１２に供給する。又、同期検出回路１１は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生し、これをＰＬＬ(phase locked loop）回路１３に供給する。ＰＬＬ回路１３は、入力映像信号をＰＤＰ１０の各画素に対応させてサンプリングし得るサンプリングクロック信号ＴＣＫを、水平同期検出信号Ｈに位相同期させて生成して、これをＡ／Ｄ変換器１４及び画像処理回路１５の各々に供給する。Ａ／Ｄ変換器１４は、入力されたアナログの入力映像信号を、上記サンプリングクロック信号ＴＣＫに応じてサンプリングしてこれを１画素毎に対応したＮビットの画素データＤに変換する。画像処理回路１５は、かかる画素データＤを上記サンプリングクロック信号ＴＣＫに応じて取り込み、この取り込んだ画素データＤに対して輝度補正、逆γ補正、多階調化処理等の画像処理を施して得た画像処理画素データＨＤをメモリ１７に供給する。尚、かかる画像処理は、システムクロック信号ＳＣＫに応じて実行される。システムクロック発生回路１６は、所定の第１固定周波数を有するクロック信号を上記システムクロック信号ＳＣＫとして発生して、これを画像処理回路１５及び駆動制御回路１２の各々に供給する。メモリ１７は、駆動制御回路１２から供給されてくる書込信号ＷＲに応じて上記画像処理画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ１７は、この１画面分の画像処理画素データＨＤ11-nmを各ビット桁毎に分割し、更に各行毎にグループ化したものを画素駆動データビット群ＤＢ1〜ＤＢnとして捉え、これらを順次、駆動制御回路１２から供給された読出信号ＲＤに応じて読み出し、アドレスドライバ６に供給する。
【０００８】
駆動クロック発生回路１８は、所定の第２固定周波数を有するクロック信号を、駆動クロック信号ＧＣＫとして発生し、これを駆動制御回路１２に供給する。
駆動制御回路１２は、上記システムクロック信号ＳＣＫに位相同期した書込信号ＷＲ及び読出信号ＲＤを生成し、これらを上述した如くメモリ１７に供給する。
【０００９】
更に、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、リセットタイミング信号ＴRを発生し、これを第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、データタイミング信号ＴDを発生し、これをアドレスドライバ６及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記駆動クロック信号ＧＣＫに同期して、維持発光タイミング信号ＴIX及びＴIY各々を発生し、夫々第１サスティンドライバ７及び第２サスティンドライバ８に供給する。
【００１０】
第１サスティンドライバ７は、各サブフィールド内において、上記リセットタイミング信号ＴRに応じた例えば図３に示されるが如きタイミングにて、リセットパルスＲＰxを発生し、これをＰＤＰ１０の行電極Ｘ1-nに印加する。又、第１サスティンドライバ７は、各サブフィールド内において、上記維持発光タイミング信号ＴIXに応じた図３に示されるが如きタイミングにて、維持パルスＩＰX1〜ＩＰXj各々を順次発生してＰＤＰ１０の行電極Ｘ1-nに印加して行く。
【００１１】
アドレスドライバ６は、各サブフィールド内において、上記データタイミング信号ＴDに応じた図３に示されるが如きタイミングにて、上記メモリ１７から読み出された画素駆動データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを順次、列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、画素駆動データビット群ＤＢ中における１データビットが例えば論理レベル"０"である場合には高電圧の画素データパルスを発生する一方、論理レベル"１"である場合には低電圧(０ボルト)の画素データパルスを発生して列電極Ｄ1-mに印加するものとする。
【００１２】
第２サスティンドライバ８は、各サブフィールド内において、上記リセットタイミング信号ＴRに応じた図３に示されるが如きタイミングにて、リセットパルスＲＰYを発生し、これをＰＤＰ１０の行電極Ｙ1-nに印加する。又、第２サスティンドライバ８は、各サブフィールド内において走査パルスＳＰを発生し、これを上記データタイミング信号ＴDに応じた図３に示されるが如きタイミングにて、行電極Ｙ1〜Ｙnへと順次印加して行く。つまり、各走査パルスＳＰの印加タイミングは、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期している。更に、第２サスティンドライバ８は、各サブフィールド内において、上記維持発光タイミング信号ＴIYに応じた図３に示されるが如きタイミングにて、維持パルスＩＰY1〜ＩＰYj各々を順次発生してＰＤＰ１０の行電極Ｙ1-nに印加して行く。
【００１３】
図３において、先ず、リセット行程Ｒcでは、上記リセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１０内の全ての放電セルがリセット放電され、このリセット放電の終了後、各放電セル内には、夫々所定量の壁電荷が形成される。これにより、全放電セルは"発光セル"の状態に初期設定される。次に、図３における画素データ書込行程Ｗcでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスＤＰが印加された"列"との交差部の放電セルにのみ選択消去放電が生起され、その放電セル内に残存していた壁電荷が消滅する。つまり、この放電セルは、"非発光セル"の状態に推移する。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスＤＰが印加された放電セルでは、上記選択消去放電は生起されず、上記リセット行程Ｒcによって形成された壁電荷が残留したままとなり、"発光セル"の状態を保持する。次に、図３における発光維持行程Ｉｃでは、上記"発光セル"の状態にある放電セルのみが、維持パルスＩＰY1〜ＩＰYj及びＩＰX1〜ＩＰXjが交互に印加される度に放電発光する。尚、維持パルスＩＰX及びＩＰYの印加回数(２ｊ個)は、このサブフィールドの重み付けに応じて予め設定されたものである。
【００１４】
このように、各サブフィールド内において、駆動クロック信号ＧＣＫに応じた図３に示されるが如きタイミングにて、各種駆動パルスをＰＤＰ１０に印加することにより、入力映像信号に応じた中間調の輝度表示を実現するのである。
しかしながら、図２に示される構成では、上記リセットパルスＲＰY及びＲＰx、走査パルスＳＰ、画素データパルス群ＤＰ、維持パルスＩＰY及びＩＰxのパルス列によって発生する放射ノイズのスペクトルが、駆動クロック信号ＧＣＫに基づく固有の周波数に集中してしまうことにより、上記放射ノイズが増大することになる。
【００１５】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、放射ノイズを低減させることが出来るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【００１６】
本発明によるプラズマディスプレイパネルの駆動装置は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを駆動する駆動装置であって、走査パルスを前記行電極各々に順次印加しつつ入力映像信号に基づく画素データを前記走査パルスに同期させて前記列電極に印加すると共に、維持パルスを前記行電極各々に印加するパネル駆動手段と、前記走査パルス及び前記維持パルス各々のパルス周期を１パルス毎に変更する周期変動手段とを有する。
【００１７】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動装置を採用したプラズマディスプレイ装置の概略構成を示す図である。
図４に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、入力映像信号に応じてこのＰＤＰ１０を駆動する駆動部とから構成されている。
【００１８】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されてなる夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。これら列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１９】
一方、駆動部における同期検出回路１１は、アナログの入力映像信号中から垂直同期信号を検出した時に垂直同期検出信号Ｖを発生し、これを駆動制御回路１２に供給する。又、同期検出回路１１は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生し、これをＰＬＬ(phase locked loop）回路１３に供給する。ＰＬＬ回路１３は、入力映像信号をＰＤＰ１０の各画素に対応させてサンプリングし得るサンプリングクロック信号ＴＣＫを、水平同期検出信号Ｈに位相同期させて生成して、これをＡ／Ｄ変換器１４及び画像処理回路１５の各々に供給する。
【００２０】
Ａ／Ｄ変換器１４は、入力されたアナログの入力映像信号を、上記サンプリングクロック信号ＴＣＫに応じてサンプリングしてこれを１画素毎に対応したＮビットの画素データＤに変換する。画像処理回路１５は、かかる画素データＤを上記サンプリングクロック信号ＴＣＫに応じて取り込み、この取り込んだ画素データＤに対して輝度補正、逆γ補正、多階調化処理等の画像処理を施して得た画像処理画素データＨＤをメモリ１７に供給する。尚、かかる画像処理は、システムクロック信号ＳＣＫに応じて実行される。
【００２１】
システムクロック発生回路１６は、所定の第１固定周波数を有するクロック信号を上記システムクロック信号ＳＣＫとして発生して、これを画像処理回路１５及び駆動制御回路１２の各々に供給する。
メモリ１７は、駆動制御回路１２から供給されてくる書込信号ＷＲに応じて上記画像処理画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ１７は、この１画面分の画像処理画素データＨＤ11-nmを各ビット桁毎に分割し、更に各行毎にグループ化したものを画素駆動データビット群ＤＢ1〜ＤＢnとして捉え、これらを順次、駆動制御回路１２から供給された読出信号ＲＤに応じて読み出し、アドレスドライバ６に供給する。
【００２２】
駆動クロック発生回路１８は、所定の第２固定周波数を有するクロック信号を、駆動クロック信号ＧＣＫとして発生し、これを周波数変調回路２０に供給する。
乱数発生回路２１は、所定期間毎に更新される乱数ｒを発生し、これを周波数変調回路２０に供給する。
【００２３】
周波数変調回路２０は、上記駆動クロック信号ＧＣＫの周波数を乱数ｒに応じた変調周期で変調することにより、その周波数を時間経過に従って逐次変動させた周波数変調駆動クロック信号ＦＧＣＫを生成し、これを駆動制御回路１２に供給する。例えば、周波数変調回路２０は、上記駆動クロック信号ＧＣＫの周波数を、図５に示されるが如き形態、すなわち上記乱数ｒに応じた変調周期Ｔrで±１％の周波数変動を生起させるような形態で変調して、周波数変調駆動クロック信号ＦＧＣＫを生成する。
【００２４】
駆動制御回路１２は、上記システムクロック信号ＳＣＫに位相同期した書込信号ＷＲ及び読出信号ＲＤを夫々生成し、これらを上述した如くメモリ１７に供給する。
更に、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じてリセットタイミング信号ＴR’を発生し、これを第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じてデータタイミング信号ＴD’を発生し、これをアドレスドライバ６及び第２サスティンドライバ８の各々に供給する。又、駆動制御回路１２は、上記周波数変調駆動クロック信号ＦＧＣＫに応じて維持発光タイミング信号ＴIX’及びＴIY’各々を発生し、夫々第１サスティンドライバ７及び第２サスティンドライバ８に供給する。
【００２５】
第１サスティンドライバ７は、各サブフィールド内において、上記リセットタイミング信号ＴR’に応じた図６に示されるが如きタイミングでリセットパルスＲＰxを発生し、これをＰＤＰ１０の行電極Ｘ1-nに印加する。又、第１サスティンドライバ７は、各サブフィールド内において、上記維持発光タイミング信号ＴIX’に応じた図６に示されるが如きタイミングにて、維持パルスＩＰX1〜ＩＰXj各々を順次発生してＰＤＰ１０の行電極Ｘ1-nに印加して行く。
【００２６】
アドレスドライバ６は、各サブフィールド内において、上記データタイミング信号ＴD’に応じた図６に示されるが如きタイミングにて、上記メモリ１７から読み出された画素駆動データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを順次、列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、画素駆動データビット群ＤＢ中における１データビットが例えば論理レベル"０"である場合には高電圧の画素データパルスを発生する一方、論理レベル"１"である場合には低電圧(０ボルト)の画素データパルスを発生して列電極Ｄ1-mに印加するものとする。
【００２７】
第２サスティンドライバ８は、各サブフィールド内において、上記リセットタイミング信号ＴR’に応じた図６に示されるが如きタイミングにて、リセットパルスＲＰYを発生し、これをＰＤＰ１０の行電極Ｙ1-nに印加する。又、第２サスティンドライバ８は、各サブフィールド内において走査パルスＳＰを発生し、これを上記データタイミング信号ＴD’に応じた図６に示されるが如きタイミングにて、行電極Ｙ1〜Ｙnへと順次印加して行く。つまり、各走査パルスＳＰの印加タイミングは、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期している。更に、第２サスティンドライバ８は、各サブフィールド内において、上記維持発光タイミング信号ＴIY’に応じた図６に示されるが如きタイミングにて、維持パルスＩＰY1〜ＩＰYj各々を順次発生してＰＤＰ１０の行電極Ｙ1-nに印加して行く。
【００２８】
この際、上記データタイミング信号ＴD’は、周波数変調回路２０によって、図５に示されるが如き形態にて周波数変調の施された周波数変調駆動クロック信号ＦＧＣＫに基づいて生成されたものである。よって、画素データパルス群ＤＰ1〜ＤＰn及び走査パルスＳＰ各々の印加周期もこの周波数変調駆動クロック信号ＦＧＣＫの周期変動に応じて刻一刻と変化することになる。例えば、図６に示されるように、画素データパルス群ＤＰ1が印加されてから画素データパルス群ＤＰ2が印加されるまでの印加周期ｔ１と、画素データパルス群ＤＰ2が印加されてから画素データパルス群ＤＰ3が印加されるまでの印加周期ｔ２とは、互いに異なる周期となる。
【００２９】
又、上記維持発光タイミング信号ＴIY’及びＴIX’も、図５に示されるが如き形態にて周波数変調の施された周波数変調駆動クロック信号ＦＧＣＫに基づいて生成されたものである。よって、維持パルスＩＰY1〜ＩＰYj(ＩＰX1〜ＩＰXj)各々の印加周期もこの周波数変調駆動クロック信号ＦＧＣＫの周期変動に応じて刻一刻と変化することになる。例えば、図６に示されるように、維持パルスＩＰY1(ＩＰX1)が印加されてから次の維持パルスＩＰY2(ＩＰX2)が印加されるまでの印加周期ｔ３と、維持パルスＩＰY2(ＩＰX2)が印加されてからその次の維持パルスＩＰY3(ＩＰX3)が印加されるまでの印加周期ｔ４とは、互いに異なる周期となる。
【００３０】
更に、図５に示されるが如き周波数変調駆動クロック信号ＦＧＣＫの周波数変動の周期Ｔrも、乱数発生回路２１が発生した乱数ｒによって刻一刻と変化させるようにしている。
よって、画素データパルスＤＰ、維持パルスＩＰの如き、ＰＤＰ１０に繰り返し印加される駆動パルスのパルス列によって発生する放射ノイズのスペクトルが固有の周波数に集中することが無くなり、放射ノイズの増大を抑制することが出来る。
【００３１】
【発明の効果】
以上詳述した如く、本発明においては、プラズマディスプレイパネルの行電極及び列電極に繰り返し印加する駆動パルスの印加周期を随時変動せしめることにより、駆動パルスのパルス列によって発生する放射ノイズのスペクトルが固有の周波数に集中することを防止している。よって、本発明によれば、かかる駆動パルスのパルス列によって発生する放射ノイズの増大が抑制される。
【００３２】
よって、本発明によれば、かかる駆動パルスのパルス列によって発生する放射ノイズの増大が抑制される。
【図面の簡単な説明】
【図１】サブフィールド法による発光駆動フォーマットの一例を示す図である。
【図２】プラズマディスプレイ装置の概略構成を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動装置を採用したプラズマディスプレイ装置の概略構成を示す図である。
【図５】周波数変調回路２０による駆動クロック信号ＧＣＫに対する周波数変調形態の一例を示す図である。
【図６】本発明による駆動装置によってＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【主要部分の符号の説明】
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
１２ 駆動制御回路
１８ 駆動クロック発生回路
２０ 周波数変調回路
２１ 乱数発生回路
Claims (3)
- 走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを駆動する駆動装置であって、
走査パルスを前記行電極各々に順次印加しつつ入力映像信号に基づく画素データを前記走査パルスに同期させて前記列電極に印加すると共に、維持パルスを前記行電極各々に印加するパネル駆動手段と、
前記走査パルス及び前記維持パルス各々のパルス周期を１パルス毎に変更する周期変動手段と、を有することを特徴とするプラズマディスプレイパネルの駆動装置。 - 前記周期変動手段は、所定の固定周波数を有する駆動クロック信号を発生する駆動クロック発生回路と、前記駆動クロック信号の周波数を変調して周波数変調駆動クロック信号を生成する周波数変調回路とからなり、
前記パネル駆動手段は、前記周波数変調駆動クロック信号に応じた印加タイミングで前記走査パルス及び前記維持パルスを前記行電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動装置。 - 乱数を発生する乱数発生回路を備え、
前記周波数変調回路は、前記乱数に応じた変調周期に応じて前記駆動クロック信号の周波数を変動させることにより前記周波数変調駆動クロック信号を得ることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動装置。
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