JP2001296833A - ディスプレイパネルの駆動方法 - Google Patents

ディスプレイパネルの駆動方法

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Abstract

(57)【要約】 【課題】 ディスプレイパネルの駆動方法を提供するこ
とを目的とする。 【解決手段】 画面上の黒表示領域以外の領域に属する
表示ライン上の画素セルに対しては１表示ライン分毎に
順次、画素データ書き込みを行う一方、黒表示領域に属
する表示ライン上の画素セルに対しては画素データ書き
込みを停止せしめるか又は一斉に非発光セルの状態に設
定せしめる。よって、本発明によれば、１フィールド内
の各画素データ書込行程に費やされる時間が短縮される
ので、その時間短縮分だけ各発光維持行程に割り当てる
発光期間(回数)を増加、又はサブフィールドの数を増加
することにより、画像の表示品質を高めることが可能と
なる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】現在、薄型表示装置として、ＡＣ型(交
流放電型)のプラズマディスプレイパネル(以下、ＰＤＰ
と称する)が製品化されてきている。ＡＣ型のＰＤＰ
は、複数の列電極と、これら列電極に交叉して配列され
ておりかつ一対にて１表示ラインを形成する複数の行電
極対とを備えている。これら各行電極対及び列電極は、
放電空間に対して誘電体層で被覆されており、行電極対
と列電極との交点に１画素に対応した放電セルが形成さ
れる構造となっている。この際、ＰＤＰは放電現象を利
用している為、各放電セルは"発光"及び"非発光"の２つ
の状態しかもたない。そこで、かかるＰＤＰに対して中
間調の輝度表示を実現させるべくサブフィールド法を用
いる。
【０００３】サブフィールド法では、入力映像信号に対
応したＮビットの画素データの各ビットに対応させて、
１フィールドの表示期間をＮ個のサブフィールドに分割
する。そして、これらＮ個のサブフィールド各々に、画
素データの各ビット桁の重み付けに対応した発光回数
(発光期間)を割り当てて各放電セルを発光駆動する。図
１は、かかるサブフィールド法を用いてＰＤＰを階調駆
動するようにしたプラズマディスプレイ装置の概略構成
を示す図である。
【０００４】図１において、駆動装置１００は、入力さ
れた映像信号を１画素毎に対応したディジタルの画素デ
ータに変換し、この画素データに対応した画素データパ
ルスをプラズマディスプレイパネルとしてのＰＤＰ１０
の列電極Ｄ1〜Ｄmに印加する。更に、駆動装置１００
は、以下に説明するが如き各種の駆動パルスを行電極Ｘ
1〜Ｘn及びＹ1〜Ｙnに印加する。尚、行電極Ｘ及びＹは
一対にてＰＤＰ１０の１表示ラインを構成しており、上
記列電極Ｄ1〜Ｄm各々に交叉して形成されている。これ
ら列電極及び行電極対は、図示せぬ誘電体を挟んで形成
されており、１組の列電極及び行電極対が交差する部分
に１つの画素セルが形成される。
【０００５】図２は、上記駆動装置１００による１フィ
ールド期間での発光駆動フォーマットの一例を示す図で
ある。図２に示される発光駆動フォーマットでは、１フ
ィールドの表示期間をサブフィールドＳＦ１〜ＳＦ４な
る４つのサブフィールドに分割する。そして、各サブフ
ィールド内において、一斉リセット行程Ｒc、画素デー
タ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを夫々
実行する。
【０００６】図３は、これら各行程を実施すべく、駆動
装置１００がＰＤＰ１０の列電極及び行電極対に印加す
る各種駆動パルスの印加タイミング(１サブフィールド
内での)を示す図である。先ず、一斉リセット行程Ｒcに
おいて、駆動装置１００は、負極性のリセットパルスＲ
Ｐx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn
及びＹ1〜Ｙn各々に同時に印加する。これらリセットパ
ルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全
ての放電セルがリセット放電されて、各放電セル内には
一様に所定量の壁電荷が形成される。これにより、全て
の放電セルは一旦、"発光セル"に初期設定される。
【０００７】次に、画素データ書込行程Ｗcにおいて、
駆動装置１００は、先ず、入力された映像信号を各画素
毎の４ビットの画素データに変換する。尚、かかる画素
データの第１ビット目がサブフィールドＳＦ１、第２ビ
ット目がＳＦ２、第３ビット目がＳＦ３、及び第４ビッ
ト目がＳＦ４各々中の画素データ書込行程Ｗcで使用さ
れ、以下の如き処理が為される。例えば、サブフィール
ドＳＦ１内の画素データ書込行程Ｗcでは、画素データ
の第１ビット目の論理レベルが"１"である場合には高電
圧、論理レベル"０"である場合には低電圧(０ボルト)の
画素データパルスを発生する。そして、駆動装置１００
は、ＰＤＰ１０の第１〜第ｎ表示ライン各々に対応し
た、夫々がｍ個の画素データパルスからなる画素データ
パルス群ＤＰ1、ＤＰ2、ＤＰ3、・・・・、ＤＰnを図３に示
されるが如く順次列電極Ｄ1〜Ｄmに印加して行く。更
に、駆動装置１００は、かかる画素データパルス群ＤＰ
の各印加タイミングと同一タイミングにて、図３に示さ
れるが如き負極性の走査パルスＳＰを発生しこれを行電
極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パ
ルスＳＰが印加された"行"と、高電圧の画素データパル
スが印加された"列"との交差部の放電セルにのみ放電
(選択消去放電)が生じ、その放電セル内に残存していた
壁電荷は選択的に消去される。かかる選択消去放電によ
り、上記一斉リセット行程Ｒcにて"発光セル"の状態に
初期化された放電セルは"非発光セル"に推移する。一
方、上記走査パルスＳＰと同時に低電圧の画素データパ
ルスが印加された放電セルには上記選択消去放放電が生
起されず"発光セル"の状態が維持される。
【０００８】次に、発光維持行程Ｉcにおいて、駆動装
置１００は、図３に示されるが如き維持パルスＩＰX及
びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に
印加する。ここで、各発光維持行程Ｉc内において維持
パルスＩＰX及びＩＰYを印加する回数(期間)は、各サブ
フィールドの重み付けに対応して設定されている。例え
ば、図２に示されるように、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)分だけ繰り返し維持パルスＩＰX及びＩ
ＰYを印加し続けるのである。この際、上記画素データ
書込行程Ｗcの終了後、壁電荷が残留したままとなって
いる放電セル、すなわち"発光セル"のみが維持パルスＩ
ＰX及びＩＰYが印加される度に放電発光して、上述した
如き回数(期間)分だけ発光状態を維持する。
【０００９】次に、消去行程Ｅにおいて、駆動装置１０
０は、図３に示されるが如き消去パルスＥＰを行電極Ｘ
1〜Ｘnに印加することにより、全放電セルを一斉に消去
放電せしめ、各放電セル内に残留している壁電荷を消去
する。図４は、上述したサブフィールド法を利用した階
調駆動により、１フィールド期間内で実施される発光駆
動の全パターンを示す図である。
【００１０】例えば、輝度"５"に対応した映像信号(画
素データ"０１０１"に対応)が供給された場合には、図
４に示されるが如くサブフィールドＳＦ１〜ＳＦ４の内
のＳＦ１及びＳＦ３で発光を実施させる。これにより、
１フィールド内においてＳＦ１で１回、ＳＦ３で４回の
合計５回分の発光が為され、輝度"５"に対応した中間輝
度が視覚されるのである。すなわち、上述した如き４つ
のサブフィールドＳＦ１〜ＳＦ４を用いた階調駆動によ
り、図４に示されるが如く輝度"０"〜輝度"１５"なる輝
度範囲において１６階調分の中間輝度表示が為されるの
である。
【００１１】この際、分割するサブフィールドの数を増
やすほど階調数も増加し、より高品質な表示画像が得ら
れるようになる。又、各発光維持行程Ｉc内において印
加すべき維持パルスの回数を全体的に増加することによ
り、高輝度な表示が可能となる。しかしながら、１フィ
ールドの表示期間は規定されている為、各発光維持行程
Ｉc内において印加すする維持パルスの回数、及び分割
するサブフィールドの数をむやみに増やすことは出来な
い。
【００１２】
【発明が解決しようとする課題】本発明は、サブフィー
ルド法を用いてプラズマディスプレイパネルを階調駆動
するにあたり、階調数の増加、又は高輝度化を図ること
が出来るプラズマディスプレイパネルの駆動方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、表示ラインに対応する
複数の行電極と、前記行電極に交叉して配列された複数
の列電極との各交叉部に画素セルが形成されているディ
スプレイパネルを映像信号に応じて階調駆動するディス
プレイパネルの駆動方法であって、前記映像信号におけ
る単位表示期間を複数の分割表示期間に分割し前記分割
表示期間の各々において、前記画素セルの各々を前記映
像信号に対応した画素データに応じて発光セル又は非発
光セルのいずれか一方に設定することにより画素データ
書き込みを為す画素データ書込行程と、前記発光セルの
みを前記分割表示期間各々の重み付けに対応して割り当
てた発光回数だけ発光させる発光維持行程と、を実行
し、前記ディスプレイパネルにおける表示画面内の第１
表示領域に属する表示ライン上の前記画素セル各々に対
しては前記画素データ書き込みを前記表示ライン分毎に
順次行う一方、前記表示画面内の第２表示領域に属する
表示ライン上の前記画素セル各々に対しては前記画素デ
ータ書き込みを停止せしめる又は一斉に前記非発光セル
の状態に設定せしめることを特徴とするディスプレイパ
ネルの駆動方法。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図５は、本発明による駆動方法に基づ
いてプラズマディスプレイパネルを階調駆動するプラズ
マディスプレイ装置の概略構成を示す図である。図５に
示されるように、かかるプラズマディスプレイ装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、こ
れを駆動する各種機能モジュールから構成されている。
【００１５】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを
備えている。これら行電極Ｘ及び行電極Ｙの一対にて、
ＰＤＰ１０における１行分に対応した行電極を形成して
いる。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘
電体層で被覆されており、各行電極対と列電極との交点
にて１画素に対応した放電セルが形成される構造となっ
ている。
【００１６】同期検出回路１は、入力映像信号中から垂
直同期信号を検出した場合には垂直同期検出信号Ｖを発
生してこれを駆動制御回路２に供給する。更に、同期検
出回路１は、入力映像信号中から水平同期信号を検出し
た場合には水平同期検出信号Ｈを発生してこれを駆動制
御回路２及び黒表示ライン検出回路３０の各々に供給す
る。
【００１７】Ａ／Ｄ変換器３は、入力映像信号をサンプ
リングしてこれを１画素毎の輝度レベルを表す例えば４
ビットの画素データＰＤに変換し、これを黒表示ライン
検出回路３０及びメモリ４の各々に供給する。黒表示ラ
イン検出回路３０は、１表示ライン毎に上記画素データ
ＰＤの累算を行い、１表示ライン分の累算結果が"０"で
ある場合にその１表示ラインが輝度レベル"０"の表示ラ
イン、つまり黒表示ラインであると判断する。そして、
黒表示ライン検出回路３０は、黒表示ラインであると判
断した表示ラインの番号を示す黒表示ライン信号ＬＺを
駆動制御回路２に供給する。
【００１８】駆動制御回路２には、図６に示されるよう
に、ＰＤＰ１０における第１〜第ｎ表示ライン各々に対
応したフラグレジスタＦＲ1〜ＦＲnが搭載されている。
これらフラグレジスタＦＲ1〜ＦＲnには初期値として論
理レベル"０"が記憶されている。駆動制御回路２は、黒
表示ライン検出回路３０から上述した如き黒表示ライン
信号ＬＺが供給されたら、その黒表示ライン信号ＬＺに
て示される表示ラインに対応したフラグレジスタＦＲの
内容を論理レベル"１"に書き換える。尚、駆動制御回路
２は、１画面分の画素データＰＤに対する上記フラグレ
ジスタＦＲ1〜ＦＲnの更新動作が終了する度に、これら
フラグレジスタＦＲ1〜ＦＲn各々の記憶内容を論理レベ
ル"０"に初期化する。
【００１９】更に、駆動制御回路２は、画素データＰＤ
の書込を実施させるべき書込信号をメモリ４に供給する
と共に、このメモリ４に書き込まれた画素データを第１
表示ラインに属するものから第ｎ表示ラインに属するも
のへと順次読み出させるべき読出アドレス及び読出信号
をメモリ４に供給する。ただし、駆動制御回路２は、上
記フラグレジスタＦＲ1〜ＦＲn各々の内でその記憶内容
が論理レベル"１"となっている場合には、そのフラグレ
ジスタに対応した表示ラインに属する画素データを読み
出すべき読出アドレスは生成しない。つまり、輝度レベ
ル"０"の黒表示であると判断された表示ラインに対応し
た画素データはメモリ４から読み出さないようにするの
である。
【００２０】メモリ４は、駆動制御回路２から供給され
た書込信号に従って上記Ａ／Ｄ変換器３から供給された
画素データＰＤを順次書き込む。そして、１画面分、つ
まり第１行・第１列の画素に対応した画素データＰＤ11
から、第ｎ行・第ｍ列の画素に対応した画素データＰＤ
nmまでの(ｎ×ｍ)個分の画素データＰＤの書き込みが終
了すると、メモリ４は、以下の如き読み出し動作を行
う。
【００２１】先ず、メモリ４は、画素データＰＤ11〜Ｐ
Ｄnm各々の第１ビット目を駆動画素データビットＤＢ１
11〜ＤＢ１nmと捉え、これらを駆動制御回路２から供給
された読出アドレスに従って１表示ライン分ずつ読み出
してアドレスドライバ６に供給する。次に、メモリ４
は、画素データＰＤ11〜ＰＤnm各々の第２ビット目を駆
動画素データビットＤＢ２11〜ＤＢ２nmと捉え、これら
を駆動制御回路２から供給された読出アドレスに従って
１表示ライン分ずつ読み出してアドレスドライバ６に供
給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm
各々の第３ビット目を駆動画素データビットＤＢ３11〜
ＤＢ３nmと捉え、これらを駆動制御回路２から供給され
た読出アドレスに従って１表示ライン分ずつ読み出して
アドレスドライバ６に供給する。そして、メモリ４は、
画素データＰＤ11〜ＰＤnm各々の第４ビット目を駆動画
素データビットＤＢ４11〜ＤＢ４nmと捉え、これらを駆
動制御回路２から供給された読出アドレスに従って１表
示ライン分ずつ読み出してアドレスドライバ６に供給す
る。
【００２２】ただし、この間、メモリ４は、駆動制御回
路２から読出アドレスの指定が為されなかった表示ライ
ンに属する駆動画素データビットＤＢは読み出さない。
駆動制御回路２は、上記フラグレジスタＦＲ1〜ＦＲnに
て示される１画面上での黒表示ラインの位置及びその個
数に応じた発光駆動フォーマットを採用し、これに従っ
てＰＤＰ１０を階調駆動すべき各種タイミング信号を発
生する。そして、駆動制御回路２は、各種タイミング信
号をアドレスドライバ６、第１サスティンドライバ７及
び第２サスティンドライバ８各々に供給する。アドレス
ドライバ６、第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
各種タイミング信号に応じてＰＤＰ１０の列電極Ｄ、行
電極Ｘ及びＹに各種駆動パルスを印加する。
【００２３】図７(ａ)は、例えば画像ＰＣ１に示される
が如き、黒表示ラインの存在しない画像に対応した映像
信号が供給された場合に、駆動制御回路２で採用される
第１発光駆動フォーマットを示す図である。かかる第１
発光駆動フォーマットでは、１フィールドの表示期間を
サブフィールドＳＦ１〜ＳＦ４なる４個のサブフィール
ドに分割している。そして、各サブフィールド内におい
て、一斉リセット行程Ｒc、画素データ書込行程Ｗc、発
光維持行程Ｉc及び消去行程Ｅを夫々実行する。
【００２４】図８は、図７(ａ)に示される第１発光駆動
フォーマットに従って、アドレスドライバ６、第１サス
ティンドライバ７及び第２サスティンドライバ８各々が
ＰＤＰ１０の列電極及び行電極対に印加する各種駆動パ
ルスの印加タイミングを示す図である。尚、図８におい
ては、上記第１発光駆動フォーマットにおける１サブフ
ィールド内での駆動パルスの印加タイミングのみを抜粋
して示している。
【００２５】図８に示されるように、一斉リセット行程
Ｒcでは、第１サスティンドライバ７が負極性のリセッ
トパルスＲＰx、第２サスティンドライバ８が正極性の
リセットパルスＲＰYを発生して夫々ＰＤＰ１０の行電
極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１０
中の全ての放電セルをリセット放電せしめ、各放電セル
内に強制的に壁電荷を形成させる。その直後に、第２サ
スティンドライバ８が、短パルス幅の負極性の消去パル
スＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加する
ことにより、全放電セル内に形成された上記壁電荷を消
去させる。かかる動作により、ＰＤＰ１０における全て
の放電セルは"非発光セル"の状態に初期化される。
【００２６】画素データ書込行程Ｗcでは、アドレスド
ライバ６が、上記メモリ４から供給された駆動画素デー
タビットＤＢの論理レベルに対応した電圧を有する画素
データパルスを生成する。この際、画像ＰＣ１に示され
るが如き黒表示ラインの存在しない画像に対応した映像
信号が供給された場合、メモリ４からは、第１〜第ｎ表
示ライン各々に属する駆動画素データビットＤＢが全て
読み出される。そして、アドレスドライバ６は、上記画
素データパルスを１表示ライン分毎にグループ化した画
素データパルス群ＤＰ1〜ＤＰnとして、第１表示ライン
に属するものから第ｎ表示ラインに属するものへと順
次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドラ
イバ６は、駆動画素データビットＤＢの論理レベルが"
１"である場合には高電圧の画素データパルスを生成
し、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成するものとする。
【００２７】更に、画素データ書込行程Ｗcでは、駆動
制御回路２が、論理レベル"０"となっているフラグレジ
スタＦＲに対応した表示ラインにのみ走査パルスＳＰを
印加すべきタイミング信号を第２サスティンドライバ８
に供給している。この際、画像ＰＣ１においては、１画
面中に黒表示ラインが存在しないので、フラグレジスタ
ＦＲ1〜ＦＲnの記憶内容は全て論理レベル"０"である。
よって、第２サスティンドライバ８は、図８に示される
が如く各画素データパルス群ＤＰの印加タイミングと同
一タイミングにて負極性の走査パルスＳＰを行電極Ｙ1
〜Ｙnへと順次印加して行く。
【００２８】この画素データ書込行程Ｗcにおいて、上
記走査パルスＳＰが印加された"行"と、高電圧の画素デ
ータパルスが印加された"列"との交差部の放電セルにの
み放電(選択書込放電)が生じ、その放電セル内に選択的
に壁電荷が形成される。かかる選択書込放電により、上
記一斉リセット行程Ｒcにて"非発光セル"の状態に初期
化された放電セルは、"発光セル"に推移する。一方、低
電圧の画素データパルスが印加された放電セルには上述
のような選択書込放電は生起されず、上記一斉リセット
行程Ｒcにて初期化された状態、つまり"非発光セル"の
状態が保持される。
【００２９】すなわち、かかる画素データ書込行程Ｗc
により、ＰＤＰ１０の各放電セルを画素データに応じ
た"発光セル"又は"非発光セル"状態に設定するのであ
る。次の発光維持行程Ｉcでは、第１サスティンドライ
バ７及び第２サスティンドライバ８各々が、図８に示さ
れるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に
正極性の維持パルスＩＰX及びＩＰYを印加する。この
際、図７(ａ)に示される各サブフィールドＳＦ１〜ＳＦ
４の発光維持行程Ｉcにおいて印加すべき維持パルスＩ
Ｐの回数は、ＳＦ１：１ＳＦ２：２ＳＦ３：４ＳＦ４：
８である。
【００３０】これにより、壁電荷が残留したままとなっ
ている放電セル、すなわち"発光セル"は維持パルスＩＰ
X及びＩＰYが印加される度に維持放電し、上記回数(期
間)分だけその維持放電に伴う発光状態を維持する。そ
して、各サブフィールドの最後尾の消去行程Ｅでは、第
２サスティンドライバ８が図８に示されるが如き消去パ
ルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全放
電セルを一斉に消去放電せしめる。これにより、各放電
セル内に残留していた壁電荷は全て消滅する。
【００３１】上記一斉リセット行程Ｒc、画素データ書
込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅなる一連の
動作を、その他のサブフィールドに対しても同様に実施
する。 以上の如く、黒表示ラインの存在しない画像に
対応した映像信号が供給された場合には、ＰＤＰ１０に
対して図７(ａ)及び図８に示されるが如き階調駆動(以
下、駆動モードＡと称する)を実施する。かかる駆動モ
ードＡによれば、図９に示されるが如き各画素データＰ
Ｄに応じた１６通りの発光パターンに基づき、"０"〜"
１５"なる輝度範囲を対象とした１６階調分の中間輝度
表示が為されるのである。
【００３２】一方、黒表示ラインの存在する画像に対応
した映像信号が供給された場合には、図５のプラズマデ
ィスプレイ装置は、図７(ｂ)に示される発光駆動フォー
マットを採用した駆動モードＢに基づく階調駆動を実施
する。尚、図７(ｂ)中に示されている黒表示ラインの存
在する画像ＰＣ２は、図中の斜線部にて示されている第
１〜第(ｉ−１)表示ライン、及び第ｊ〜第ｎ表示ライン
の各々が黒表示ラインとなる、例えばシネスコ又はビス
タサイズの画像である。
【００３３】かかる画像ＰＣ２に対応した映像信号が供
給されると、上記フラグレジスタＦＲ1〜ＦＲnの内のＦ
Ｒ1〜ＦＲ(i-1)及びＦＲ(j+1)〜ＦＲnの各々には論理レ
ベル"１"が書き込まれ、その他のフラグレジスタの記憶
内容は論理レベル"０"となる。駆動制御回路２は、これ
らフラグレジスタＦＲ1〜ＦＲnの記憶内容に基づいて、
図７(ｂ)に示され第２発光駆動フォーマットを採用す
る。そして、この第２発光駆動フォーマットに従った階
調駆動を実施させるべき各種タイミング信号をアドレス
ドライバ６、第１サスティンドライバ７及び第２サステ
ィンドライバ８各々に供給する。尚、かかる第２発光駆
動フォーマットでは、４つのサブフィールドＳＦ１〜Ｓ
Ｆ４の各々内において一斉リセット行程Ｒc、画素デー
タ書込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅを実行
する点は、図７(ａ)に示されるものと同一である。ただ
し、画素データ書込行程Ｗc及び発光維持行程Ｉc各々内
での動作が図７(ａ)に示されるものと異なる。
【００３４】図１０は、図７(ｂ)に示される第２発光駆
動フォーマットに従ってアドレスドライバ６、第１サス
ティンドライバ７及び第２サスティンドライバ８各々が
ＰＤＰ１０の列電極及び行電極対に印加する各種駆動パ
ルスの印加タイミングを示す図である。尚、図１０にお
いては、上記第２発光駆動フォーマットにおける１サブ
フィールド内での駆動パルスの印加タイミングのみを抜
粋して示している。
【００３５】図１０に示されるように、一斉リセット行
程Ｒcでは、第１サスティンドライバ７が負極性のリセ
ットパルスＲＰx、第２サスティンドライバ８が正極性
のリセットパルスＲＰYを発生して夫々ＰＤＰ１０の行
電極Ｘ及びＹに同時に印加する。これにより、ＰＤＰ１
０中の全ての放電セルをリセット放電せしめ、各放電セ
ル内に強制的に壁電荷を形成させる。その直後に、第２
サスティンドライバ８が、短パルス幅の負極性の消去パ
ルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加す
ることにより、全放電セル内に形成された上記壁電荷を
消去させる。かかる動作により、ＰＤＰ１０における全
ての放電セルは"非発光セル"の状態に初期化される。
【００３６】画素データ書込行程Ｗcでは、アドレスド
ライバ６が、上記メモリ４から供給された駆動画素デー
タビットＤＢの論理レベルに対応した電圧を有する画素
データパルスを生成する。この際、画像ＰＣ２に示され
るが如き黒表示ラインの存在する画像に対応した映像信
号が供給された場合、メモリ４からは、第ｉ〜第ｊ表示
ライン各々に属する駆動画素データビットＤＢのみが読
み出される。つまり、その他の第１〜第(ｉ−１)表示ラ
イン、並びに第(ｊ＋１)〜第ｎ表示ライン各々に属する
駆動画素データビットＤＢはメモリ４から読み出されな
いのである。従って、アドレスドライバ６は、図１０に
示されるように、第ｉ表示ラインに属する画素データパ
ルス群ＤＰiから、第ｊ表示ラインに属する画素データ
パルス群ＤＰjまでを１表示ライン分毎に順次、列電極
Ｄ1〜Ｄmに印加して行くのである。尚、アドレスドライ
バ６は、駆動画素データビットＤＢの論理レベルが"１"
である場合には高電圧の画素データパルスを生成し、"
０"である場合には低電圧(０ボルト)の画素データパル
スを生成する。
【００３７】更に、画素データ書込行程Ｗcでは、駆動
制御回路２が、論理レベル"０"となっているフラグレジ
スタＦＲに対応した表示ラインにのみ走査パルスＳＰを
印加すべきタイミング信号を第２サスティンドライバ８
に供給する。この際、画像ＰＣ２の斜線部に示されるが
如く、１画面中の第１〜第(ｉ−１)表示ライン、及び第
(ｊ＋１)〜第ｎ表示ラインの各々が黒表示ラインであ
る。よって、この際、フラグレジスタＦＲ1〜ＦＲnの内
の、ＦＲ1〜ＦＲ(i-1)及びＦＲ(j+1)〜ＦＲnに論理レベ
ル"１"、ＦＲi〜ＦＲjに論理レベル"０"が記憶される。
従って、第２サスティンドライバ８は、行電極Ｙ1〜Ｙn
の内の行電極Ｙi〜Ｙjに対してのみに図１０に示される
が如く、負極性の走査パルスＳＰを順次印加して行く。
【００３８】この画素データ書込行程Ｗcにおいて、上
記走査パルスＳＰが印加された"行"と、高電圧の画素デ
ータパルスが印加された"列"との交差部の放電セルにの
み放電(選択書込放電)が生じ、その放電セル内に選択的
に壁電荷が形成される。かかる選択書込放電により、上
記一斉リセット行程Ｒcにて"非発光セル"の状態に初期
化された放電セルは、"発光セル"に推移する。一方、低
電圧の画素データパルスが印加された放電セルには上述
のような選択書込放電は生起されず、上記一斉リセット
行程Ｒcにて初期化された状態、つまり"非発光セル"の
状態が保持される。
【００３９】よって、画素データ書込行程Ｗcにより、
ＰＤＰ１０の各放電セルを画素データに応じた"発光セ
ル"又は"非発光セル"状態に設定するのである。次の発
光維持行程Ｉcでは、第１サスティンドライバ７及び第
２サスティンドライバ８各々が、図１０に示されるが如
く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の
維持パルスＩＰX及びＩＰYを印加する。この際、図７
(ｂ)に示されるサブフィールドＳＦ１〜ＳＦ４各々の発
光維持行程Ｉcにおいて印加すべき維持パルスＩＰの回
数は、ＳＦ１：２ＳＦ２：４ＳＦ３：８ＳＦ４：１６で
ある。
【００４０】これにより、壁電荷が残留したままとなっ
ている放電セル、すなわち"発光セル"は維持パルスＩＰ
X及びＩＰYが印加される度に維持放電し、上記回数(期
間)分だけその維持放電に伴う発光状態を維持する。そ
して、各サブフィールドの最後尾の消去行程Ｅでは、第
２サスティンドライバ８が図１０に示されるが如き消去
パルスＥＰを行電極Ｙ1〜Ｙnに印加することにより、全
放電セルを一斉に消去放電せしめる。これにより、各放
電セル内に残留していた壁電荷は全て消滅する。
【００４１】このように、画像ＰＣ２に示されるが如
き、黒表示ラインの存在する画像に対応した映像信号が
供給された場合には、ＰＤＰ１０に対して図７(ｂ)及び
図１０に示されるが如き駆動モードＢを実施する。かか
る駆動モードＢの実施により、図９に示されるように、
上記駆動モードＡの場合よりも高輝度な"０"〜"３０"な
る輝度範囲を対象とした１６階調分の中間輝度が得られ
る。
【００４２】すなわち、１画面中に黒表示ラインが存在
する場合には、その黒表示ラインに対する走査パルスＳ
Ｐ及び画素データパルス群ＤＰの印加を停止することに
より、各画素データ書込行程Ｗcの実行時間の短縮を図
る。つまり、輝度レベル"０"である黒表示ラインに対し
ては、画素データを考慮するまでもなく非発光状態に固
定しておけば良いので、この黒表示ラインに対する画素
データ書き込みを停止するようにしたのである。そし
て、上述した如き時間短縮分だけ、各サブフィールド内
の発光維持行程Ｉcに割り当てるべき発光期間(回数)を
増加して画像全体の表示輝度を高めているのである。
【００４３】尚、上記実施例においては、画素データの
書込方法として、画素データに応じて選択的に各放電セ
ルを放電(選択書込放電)せしめてその放電セル内に壁電
荷を形成させることにより画素データの書き込みを為
す、いわゆる選択書込アドレス法を採用した場合につい
て述べた。しかしながら、本発明は、画素データの書込
方法として、画素データに応じて選択的に各放電セル内
に形成されている壁電荷を消去するようにした、いわゆ
る選択消去アドレス法を採用した場合についても同様に
適用可能である。
【００４４】図１１(ａ)は、画素データの書き込み方法
として選択消去アドレス法を用いた場合に、駆動制御回
路２で採用される第１発光駆動フォーマットを示す図で
ある。尚、図１１(ａ)においては、黒表示ラインの存在
しない例えば画像ＰＣ１に示されるが如き画像に対応し
た映像信号が供給された場合に採用される発光駆動フォ
ーマットを示している。この際、かかる発光駆動フォー
マットは、４つのサブフィールドＳＦ１〜ＳＦ４の各々
内において一斉リセット行程Ｒc、画素データ書込行程
Ｗc、発光維持行程Ｉc及び消去行程Ｅを実行する点は、
図７(ａ)及び図７(ｂ)に示されるものと同一である。
【００４５】又、図１２は、図１１(ａ)に示される第１
発光駆動フォーマットに従って、第１サスティンドライ
バ７及び第２サスティンドライバ８各々がＰＤＰ１０の
列電極及び行電極対に印加する各種駆動パルスの印加タ
イミングを示す図である。尚、図１２においては、図１
１(ａ)に示される第１発光駆動フォーマットにおける１
サブフィールド内での駆動パルスの印加タイミングのみ
を抜粋して示している。
【００４６】図１２において、一斉リセット行程Ｒcで
は、第１サスティンドライバ７が負極性のリセットパル
スＲＰx、第２サスティンドライバ８が正極性のリセッ
トパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及
びＹに同時に印加する。これにより、ＰＤＰ１０中の全
ての放電セルをリセット放電せしめ、各放電セル内に強
制的に壁電荷を形成させる。かかる動作により、ＰＤＰ
１０における全ての放電セルは"発光セル"の状態に初期
化される。
【００４７】次に、画素データ書込行程Ｗcでは、アド
レスドライバ６が、上記メモリ４から供給された駆動画
素データビットＤＢの論理レベルに対応した電圧を有す
る画素データパルスを生成する。この際、画像ＰＣ１に
示されるが如き黒表示ラインの存在しない画像に対応し
た映像信号が供給された場合、メモリ４からは、第１〜
第ｎ表示ライン各々に属する駆動画素データビットＤＢ
が全て読み出される。そして、アドレスドライバ６は、
上記画素データパルスを１表示ライン分毎にグループ化
した画素データパルス群ＤＰ1〜ＤＰnとし、第１表示ラ
インに属するものから第ｎ表示ラインに属するものへと
順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスド
ライバ６は、駆動画素データビットＤＢの論理レベル
が"１"である場合には高電圧の画素データパルスを生成
し、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成するものとする。
【００４８】更に、画素データ書込行程Ｗcでは、駆動
制御回路２が、論理レベル"０"となっているフラグレジ
スタＦＲに対応した表示ラインにのみ走査パルスＳＰを
印加すべきタイミング信号を第２サスティンドライバ８
に供給している。この際、画像ＰＣ１においては１画像
中に黒表示ラインが存在しないので、フラグレジスタＦ
Ｒ1〜ＦＲnの記憶内容は全て論理レベル"０"である。よ
って、第２サスティンドライバ８は、図１２に示される
が如く各画素データパルス群ＤＰの印加タイミングと同
一タイミングにて負極性の走査パルスＳＰを行電極Ｙ1
〜Ｙnへと順次印加して行く。
【００４９】この画素データ書込行程Ｗcにおいて、上
記走査パルスＳＰが印加された"行"と、高電圧の画素デ
ータパルスが印加された"列"との交差部の放電セルにの
み放電(選択消去放電)が生じ、その放電セル内に形成さ
れていた壁電荷が消滅する。よって、かかる選択消去放
電により、上記一斉リセット行程Ｒcにて"発光セル"の
状態に初期化された放電セルは、"非発光セル"に推移す
る。一方、低電圧の画素データパルスが印加された放電
セルには上述のような選択消去放電は生起されず、上記
一斉リセット行程Ｒcにて初期化された状態、つまり"発
光セル"の状態が保持される。
【００５０】次の発光維持行程Ｉcでは、第１サスティ
ンドライバ７及び第２サスティンドライバ８各々が、図
１２に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対
して交互に正極性の維持パルスＩＰX及びＩＰYを印加す
る。この際、図１１(ａ)に示されるが如く、各サブフィ
ールドＳＦ１〜ＳＦ４の発光維持行程Ｉcにおいて印加
すべき維持パルスＩＰの回数は、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ である。
【００５１】これにより、壁電荷が残留したままとなっ
ている放電セル、すなわち"発光セル"は、維持パルスＩ
ＰX及びＩＰYが印加される度に維持放電し、上記回数
(期間)分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、
第２サスティンドライバ８が消去パルスＥＰを行電極Ｙ
1〜Ｙnに印加することにより、全放電セルを一斉に消去
放電せしめる。これにより、各放電セル内に残留してい
た壁電荷は全て消滅する。
【００５２】上記一斉リセット行程Ｒc、画素データ書
込行程Ｗc、発光維持行程Ｉc及び消去行程Ｅなる一連の
動作をその他のサブフィールドに対しても同様に実施す
る。このように、黒表示ラインの存在しない画像ＰＣ１
に示されるが如き画像に対応した映像信号が供給された
場合には、図１１(ａ)及び図１２に示されるが如き階調
駆動(駆動モードＡ)を実施する。これにより、前述した
選択書込アドレス法を採用した場合と同様に、"０"〜"
１５"なる輝度範囲を対象とした１６階調分の中間輝度
が得られるのである。
【００５３】一方、画像ＰＣ２に示されるが如き黒表示
ラインの存在する、例えばビスタサイズ又はシネスコサ
イズの画像に対応した映像信号が供給された場合には、
以下に説明するが如き階調駆動を実施する。この際、画
像ＰＣ２を司る映像信号が供給された場合、上記フラグ
レジスタＦＲ1〜ＦＲnの内のＦＲ1〜ＦＲ(i-1)及びＦＲ
(j+1)〜ＦＲnの各々には論理レベル"１"が書き込まれ、
その他のフラグレジスタの記憶内容は論理レベル"０"と
なる。
【００５４】駆動制御回路２は、これらフラグレジスタ
ＦＲ1〜ＦＲnの記憶内容に基づいて、図１１(ｂ)に示さ
れるが如き第２発光駆動フォーマットを採用する。そし
て、この発光駆動フォーマットに従った階調駆動を実施
させるべき各種タイミング信号をアドレスドライバ６、
第１サスティンドライバ７及び第２サスティンドライバ
８各々に供給する。尚、かかる発光駆動フォーマット
は、４つのサブフィールドＳＦ１〜ＳＦ４の各々内にお
いて一斉リセット行程Ｒc、画素データ書込行程Ｗc、発
光維持行程Ｉc及び消去行程Ｅを実行する点は、図１１
(ａ)に示されるものと同一である。ただし、画素データ
書込行程Ｗc及び発光維持行程Ｉc各々内での動作が図１
１(ａ)に示されるものと異なる。
【００５５】図１３は、図１１(ｂ)に示される第２発光
駆動フォーマットに従ってアドレスドライバ６、第１サ
スティンドライバ７及び第２サスティンドライバ８各々
がＰＤＰ１０の列電極及び行電極対に印加する各種駆動
パルスの印加タイミングを示す図である。尚、図１３で
は、図１１(ｂ)に示される第２発光駆動フォーマットに
おける１サブフィールド内での駆動パルスの印加タイミ
ングのみを抜粋して示している。
【００５６】図１３において、一斉リセット行程Ｒcで
は、第１サスティンドライバ７が負極性のリセットパル
スＲＰx、第２サスティンドライバ８が正極性のリセッ
トパルスＲＰYを発生して夫々ＰＤＰ１０の行電極Ｘ及
びＹに同時に印加する。これにより、ＰＤＰ１０中の全
ての放電セルをリセット放電せしめ、各放電セル内に強
制的に壁電荷を形成させる。かかる動作により、ＰＤＰ
１０における全ての放電セルは"発光セル"の状態に初期
化される。
【００５７】次の画素データ書込行程Ｗcでは、アドレ
スドライバ６は、先ず、各々が高電圧を有するｍ個の画
素データパルスからなる画素データパルス群ＤＰ0を列
電極Ｄ1〜Ｄmに印加する。この際、かかる画素データパ
ルス群ＤＰ0と同一印加タイミングにて、第２サスティ
ンドライバ８は、負極性の走査パルスＳＰを図１３に示
されるが如く行電極Ｙ1〜Ｙi-1及びＹj+1〜Ｙnの各々に
一斉に印加する。これら画素データパルス群ＤＰ0と走
査パルスＳＰの同時印加に応じて、ＰＤＰ１０の第１表
示ライン〜第(ｉ−１)表示ライン、並びに第(ｊ＋１)表
示ライン〜第ｎ表示ライン各々に属する全ての放電セル
に消去放電が生起される。従って、第１表示ライン〜第
(ｉ−１)表示ライン、及び第(ｊ＋１)表示ライン〜第ｎ
表示ライン各々に属する全ての放電セル内に形成されて
いた壁電荷は消滅し、これら放電セルの各々は"非発光
セル"に推移する。上記画素データパルス群ＤＰ0の印加
後、アドレスドライバ６は、上記メモリ４から供給され
た駆動画素データビットＤＢの論理レベルに対応した電
圧を有する画素データパルスを生成する。この際、画像
ＰＣ２に示されるが如き黒表示ラインの存在する画像に
対応した映像信号が供給された場合、メモリ４からは、
第ｉ〜第ｊ表示ライン各々に属する駆動画素データビッ
トＤＢのみが読み出される。従って、アドレスドライバ
６は、図１３に示されるように、第ｉ表示ラインに属す
る画素データパルス群ＤＰiから、第ｊ表示ラインに属
する画素データパルス群ＤＰjまでを１表示ライン分毎
に順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレス
ドライバ６は、駆動画素データビットＤＢの論理レベル
が"１"である場合には高電圧の画素データパルスを生成
し、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成する。そして、これら画素データパルス群
ＤＰi〜画素データパルス群ＤＰj各々の印加タイミング
にて、第２サスティンドライバ８は、行電極Ｙ1〜Ｙnの
内の行電極Ｙi〜Ｙjに対してのみに負極性の走査パルス
ＳＰを順次印加して行く。これにより、上記走査パルス
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電(選択
消去放電)が生じ、その放電セル内に形成されていた壁
電荷が消滅する。つまり、上記選択消去放電の生起され
た放電セルのみが"非発光セル"に推移し、この選択消去
放電の生起されなかった放電セルは"発光セル"の状態を
維持するのである。
【００５８】よって、図１１(ｂ)及び図１３に示される
画素データ書込行程Ｗcでは、ＰＤＰ１０の第ｉ表示ラ
イン〜第ｊ表示ライン各々に属する放電セルが、画素デ
ータに応じた"発光セル"又は"非発光セル"状態に設定さ
れる。一方、他の表示ライン、すなわち第１表示ライン
〜第(ｉ−１)表示ライン、並びに第(ｊ＋１)表示ライン
〜第ｎ表示ライン各々に属する全ての放電セルは強制的
に"非発光セル"に設定されるのである。
【００５９】次の発光維持行程Ｉcでは、第１サスティ
ンドライバ７及び第２サスティンドライバ８各々が、図
１３に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対
して交互に正極性の維持パルスＩＰX及びＩＰYを印加す
る。この際、図１１(ｂ)に示されるが如きサブフィール
ドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcにおいて印加
すべき維持パルスＩＰの回数は、 ＳＦ１：２ ＳＦ２：４ ＳＦ３：８ ＳＦ４：１６ である。
【００６０】これにより、壁電荷が残留したままとなっ
ている放電セル、すなわち"発光セル"のみが、上記維持
パルスＩＰX及びＩＰYが印加される度に維持放電し、上
記回数(期間)分だけその維持放電に伴う発光状態を維持
する。そして、各サブフィールドの最後尾の消去行程Ｅ
では、第２サスティンドライバ８が消去パルスＥＰを行
電極Ｙ1〜Ｙnに印加することにより、全放電セルを一斉
に消去放電せしめる。これにより、各放電セル内に残留
していた壁電荷は全て消滅する。
【００６１】このように、画像ＰＣ２に示されるが如き
黒表示ラインの存在する画像に対応した映像信号が供給
された場合には、図１１(ｂ)及び図１３に示されるが如
き階調駆動(駆動モードＢ)を実施する。これにより、前
述した選択書込アドレス法を採用した場合と同様に、"
０"〜"３０"なる輝度範囲を対象とした１６階調分の中
間輝度が得られる。この際、その黒表示ラインに属する
放電セルに対しては図１３に示されるが如く一斉に走査
パルスＳＰ及び高電圧の画素データパルス群ＤＰ 0を印
加することにより消去放電を生起させ、強制的に"非発
光セル"の状態に推移させている。よって、前述した如
き選択書込アドレス法を採用した場合と同様に、黒表示
ラインに対する画素データの書き込み動作が省略される
ので、各画素データ書込行程Ｗcの実行時間が短縮され
ている。
【００６２】要するに、本発明においては、上記黒表示
ラインからなる黒表示領域以外の領域に属する表示ライ
ン上の画素セル各々に対しては１表示ライン分毎に順
次、画素データ書き込みを行う。一方、上記黒表示領域
に属する表示ライン上の画素セル各々に対しては画素デ
ータ書き込みを停止せしめるか、又は一斉に"非発光セ
ル"の状態に設定せしめる。これにより、１フィールド
内の各画素データ書込行程に費やされる時間が短縮され
るので、その時間短縮分だけ各発光維持行程に割り当て
る発光期間(回数)を増加することにより、画像全体の表
示輝度を高めることが可能となるのである。
【００６３】尚、上記実施例においては、画像ＰＣ２に
示されるように画面の上側及び下側に黒表示ラインの存
在する画像を担う映像信号を入力対象として説明した
が、それ以外の位置に黒表示ラインが存在する映像信号
に対しても同様な効果が得られる。尚、本発明によるデ
ィスプレイパネルの駆動方法は、図５に示されるが如き
プラズマディスプレイ装置以外の他の構成を有するプラ
ズマディスプレイ装置にも適用可能である。
【００６４】図１４は、本発明によるディスプレイパネ
ルの駆動方法に従ってＰＤＰを階調駆動するプラズマデ
ィスプレイ装置の他の構成を示す図である。図１４にお
いて、 ＰＤＰ１０'は、画面上側のアドレス電極を担う
ｍ個の列電極Ｄ1〜Ｄm及び画面下側のアドレス電極を担
うｍ個の列電極Ｄ1'〜Ｄm'、並びにこれら列電極各々と
交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電
極Ｙ 1〜Ｙnを備えている。これら行電極Ｘ及び行電極Ｙ
の一対にて、ＰＤＰ１０における１表示ライン分に対応
した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹ
は放電空間に対して誘電体層で被覆されており、各行電
極対と列電極との交点にて１画素に対応した放電セルが
形成される構造となっている。
【００６５】同期検出回路１は、入力映像信号中から垂
直同期信号を検出した場合には垂直同期検出信号Ｖを発
生してこれを駆動制御回路２０に供給する。更に、同期
検出回路１は、入力映像信号中から水平同期信号を検出
した場合には水平同期検出信号Ｈを発生してこれを駆動
制御回路２０及び黒表示領域判別回路９０の各々に供給
する。
【００６６】Ａ／Ｄ変換器３は、入力映像信号をサンプ
リングしてこれを１画素毎の輝度レベルを表す例えば４
ビットの画素データＰＤに変換し、これを黒表示領域判
別回路９０及びデータ変換回路５０の各々に供給する。
黒表示領域判別回路９０は、互いに隣接する複数の表示
ラインからなる表示ライン群毎に、この表示ライン群に
対応した上記画素データＰＤの累算を行う。そして、そ
の累算結果が"０"である場合には上記表示ライン群が輝
度レベル０の黒表示領域に属するものであると判定す
る。又、黒表示領域判別回路９０は上記表示ライン群に
対応した画素データＰＤの累算結果が"０"よりも大であ
り、かつ所定値よりも低い場合には、この表示ライン群
が字幕を含む黒表示領域に属するものであると判定す
る。又、黒表示領域判別回路９０は、上記表示ライン群
に対応した画素データＰＤの累算結果が上記所定値より
も大である場合には、その表示ライン群が通常の画像表
示領域に属するものであると判定する。そして、黒表示
領域判別回路９０は、各表示ライン群毎に上記判定結果
を対応づけして示す黒表示領域判別信号ＥＺを駆動制御
回路２０に供給する。この際、駆動制御回路２０は、か
かる黒表示領域判別信号ＥＺに基づき、１画面中から字
幕を含む黒表示領域の検出を行い、検出した場合には論
理レベル"１"、検出しなかった場合には論理レベル"０"
の字幕領域検出信号ＣＰをデータ変換回路５０に供給す
る。データ変換回路５０は、上記字幕領域検出信号ＣＰ
の論理レベルに応じた変換テーブルを用いて、Ａ／Ｄ変
換器３から供給された４ビットの画素データＰＤを１５
ビットの駆動画素データＧＤに変換してメモリ４０に供
給する。
【００６７】図１５は、上記データ変換回路５０の内部
構成の一例を示す図である。図１５において、データ変
換回路５１は、４ビットの上記画素データＰＤを図１６
に示されるが如き変換テーブルに従って１５ビットの駆
動画素データＧＤaに変換し、これをセレクタ５２に供
給する。データ変換回路５３は、４ビットの上記画素デ
ータＰＤを図１７に示されるが如き変換テーブルに従っ
て１５ビットの駆動画素データＧＤbに変換し、これを
セレクタ５２に供給する。セレクタ５２は、論理レベ
ル"０"の字幕領域検出信号ＣＰが供給された場合には上
記駆動画素データＧＤa及びＧＤbの内からＧＤaを選択
しこれを駆動画素データＧＤとしてメモリ４０に供給す
る。一方、論理レベル"１"の字幕領域検出信号ＣＰが供
給された場合には記駆動画素データＧＤbを選択しこれ
を駆動画素データＧＤとしてメモリ４０に供給する。
【００６８】すなわち、データ変換回路５０は、１画面
中に字幕を含む黒表示領域が存在する場合には、この黒
表示領域に属する４ビットの画素データＰＤを図１７に
示されるが如き変換テーブルに従って１５ビットの駆動
画素データＧＤに変換する。一方、上述した如き字幕を
含む黒表示領域が存在しない場合には、データ変換回路
５０は、４ビットの画素データＰＤを図１６に示される
が如き変換テーブルに従って１５ビットの駆動画素デー
タＧＤに変換するのである。
【００６９】駆動制御回路２０は、画素データＰＤの書
込を実施させるべき書込信号をメモリ４０に供給する。
更に、駆動制御回路２０は、メモリ４０に書き込まれた
画素データを、画面最上部の第１表示ラインに属するも
のから、画面中央部の第ｋ表示ラインに属するものへと
順次読み出させるべき読出アドレス及び読出信号をメモ
リ４０に供給する。これと並行して、駆動制御回路２０
は、メモリ４０に書き込まれている画素データを画面最
下部の第ｎ表示ラインに属するものから、画面中央部の
第(ｋ＋１)表示ラインに属するものへと順次読み出させ
るべき読出アドレス及び読出信号をメモリ４０に供給す
る。
【００７０】メモリ４０は、駆動制御回路２０から供給
された書込信号に従って上記駆動画素データＧＤを順次
書き込む。そして、１画面分、つまり第１行・第１列の
画素に対応した駆動画素データＧＤ11から、第ｎ行・第
ｍ列の画素に対応した駆動画素データＧＤnmまでの書き
込みが終了すると、メモリ４０は、以下の如き読み出し
動作を行う。
【００７１】尚、メモリ４０内では、駆動画素データＧ
Ｄ11〜ＧＤnm各々を各ビット桁毎に分割した、 ＤＢ１11〜ＤＢ１nm：ＧＤ11〜ＧＤnm各々の第１ビット目 ＤＢ２11〜ＤＢ２nm：ＧＤ11〜ＧＤnm各々の第２ビット目 ＤＢ３11〜ＤＢ３nm：ＧＤ11〜ＧＤnm各々の第３ビット目 ＤＢ４11〜ＤＢ４nm：ＧＤ11〜ＧＤnm各々の第４ビット目 ＤＢ５11〜ＤＢ５nm：ＧＤ11〜ＧＤnm各々の第５ビット目 ＤＢ６11〜ＤＢ６nm：ＧＤ11〜ＧＤnm各々の第６ビット目 ＤＢ７11〜ＤＢ７nm：ＧＤ11〜ＧＤnm各々の第７ビット目 ＤＢ８11〜ＤＢ８nm：ＧＤ11〜ＧＤnm各々の第８ビット目 ＤＢ９11〜ＤＢ９nm：ＧＤ11〜ＧＤnm各々の第９ビット目 ＤＢ１０11〜ＤＢ１０nm：ＧＤ11〜ＧＤnm各々の第１０ビット目 ＤＢ１１11〜ＤＢ１１nm：ＧＤ11〜ＧＤnm各々の第１１ビット目 ＤＢ１２11〜ＤＢ１２nm：ＧＤ11〜ＧＤnm各々の第１２ビット目 ＤＢ１３11〜ＤＢ１３nm：ＧＤ11〜ＧＤnm各々の第１３ビット目 ＤＢ１４11〜ＤＢ１４nm：ＧＤ11〜ＧＤnm各々の第１４ビット目 ＤＢ１５11〜ＤＢ１５nm：ＧＤ11〜ＧＤnm各々の第１５ビット目 なる駆動画素データビットＤＢ１〜ＤＢ１５と捉える。
【００７２】メモリ４は、先ず、上記駆動画素データビ
ットＤＢ１11〜ＤＢ１nm各々の内の画面上半分の第１表
示ライン〜第ｋ表示ライン各々に対応したＤＢ１11〜Ｄ
Ｂ１ kmを、第１表示ライン〜第ｋ表示ラインの順に、１
表示ライン分ずつ読み出して上側アドレスドライバ６１
に供給する。かかる読出動作と並行して、メモリ４は、
上記駆動画素データビットＤＢ１11〜ＤＢ１nm各々の内
の画面下半分の第(ｋ＋１)表示ライン〜第ｎ表示ライン
各々に対応したＤＢ１(k+1)1〜ＤＢ１nmを、第ｎ表示ラ
イン〜第(ｋ＋１)表示ラインの順に、１表示ライン分ず
つ読み出して下側アドレスドライバ６２に供給する。次
に、メモリ４は、上記駆動画素データビットＤＢ２11〜
ＤＢ２nm各々の内の画面上半分の第１表示ライン〜第ｋ
表示ライン各々に対応したＤＢ２11〜ＤＢ２kmを、第１
表示ライン〜第ｋ表示ラインの順に、１表示ライン分ず
つ読み出して上側アドレスドライバ６１に供給する。か
かる読出動作と並行して、メモリ４は、上記駆動画素デ
ータビットＤＢ２11〜ＤＢ２nm各々の内の画面下半分の
第(ｋ＋１)表示ライン〜第ｎ表示ライン各々に対応した
ＤＢ２(k+1)1〜ＤＢ２nmを、第ｎ表示ライン〜第(ｋ＋
１)表示ラインの順に、１表示ライン分ずつ読み出して
下側アドレスドライバ６２に供給する。
【００７３】そして、メモリ４は、このような読出動作
を、上記駆動画素データビットＤＢ３〜ＤＢ１５各々に
対しても同様に実施して行く。駆動制御回路２０は、図
１８(ａ)〜図１８(ｃ)に示される発光駆動フォーマット
の内から、上記黒表示領域判別信号ＥＺに応じた発光駆
動フォーマットを選出する。すなわち、画像ＰＣ１に示
されるが如く１画面中に一切、黒表示領域を含まない画
像に対応した映像信号が入力された場合には、駆動制御
回路２０は、図１８(ａ)〜図１８(ｃ)の内から図１８
(ａ)に示される第１発光駆動フォーマットを選出する。
又、画像ＰＣ２に示されが如く１画面中に黒表示領域
(斜線部にて示す)を有する画像に対応した映像信号が入
力された場合には、駆動制御回路２０は、図１８(ａ)〜
図１８(ｃ)の内から図１８(ｂ)に示される第２発光駆動
フォーマットを選出する。又、画像ＰＣ３に示されが如
く１画面中に字幕を含む黒表示領域ＪＺを有する画像に
対応した映像信号が入力された場合には、駆動制御回路
２０は、図１８(ａ)〜図１８(ｃ)の内から図１８(ｃ)に
示されるが如き第３発光駆動フォーマットを選出する。
【００７４】尚、これら図１８(ａ)〜図１８(ｃ)に示さ
れる発光駆動フォーマットでは、１フィールドの表示期
間を１５個のサブフィールドＳＦ１〜ＳＦ１５に分割
し、各サブフィールド内において画素データ書込行程Ｗ
c及び発光維持行程Ｉcを夫々実行する。そして、先頭の
サブフィールドＳＦ１内においてのみで一斉リセット行
程Ｒcを実行し、最後尾のサブフィールドＳＦ１５内に
おいてのみで消去行程Ｅを実行する。
【００７５】駆動制御回路２０は、上述の如く選出した
発光駆動フォーマットに従ってＰＤＰ１０'を階調駆動
すべき各種タイミング信号を発生する。そして、これら
タイミング信号の各々を上側アドレスドライバ６１、下
側アドレスドライバ６２、上側第１サスティンドライバ
７１、下側第１サスティンドライバ７２、上側第２サス
ティンドライバ８１、下側第２サスティンドライバ８２
の各々に供給する。
【００７６】これら各種ドライバは、駆動制御回路２０
から供給された各種タイミング信号に応じてＰＤＰ１
０'の列電極Ｄ、行電極Ｘ及びＹに各種駆動パルスを印
加する。図１９は、図１８(ａ)に示される第１発光駆動
フォーマットに従って、これらドライバの各々がＰＤＰ
１０'の列電極及び行電極対に印加する各種駆動パルス
の印加タイミングを示す図である。
【００７７】図１９において、先ず、先頭のサブフィー
ルドＳＦ１の一斉リセット行程Ｒcでは、上側第１サス
ティンドライバ７１及び下側第１サスティンドライバ７
２各々が負極性のリセットパルスＲＰxを発生して行電
極Ｘ1〜Ｘn各々に同時に印加する。これと同時に、上側
第２サスティンドライバ８１及び下側第２サスティンド
ライバ８２各々が正極性のリセットパルスＲＰYを発生
して全ての行電極Ｙ1〜Ｙn各々に同時に印加する。これ
らリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ
１０'中の全ての放電セルがリセット放電され、各放電
セル内には壁電荷が形成される。かかる動作により、Ｐ
ＤＰ１０'における全ての放電セルは"発光セル"の状態
に初期化される。
【００７８】次に、各画素データ書込行程Ｗcでは、上
側アドレスドライバ６１及び下側アドレスドライバ６２
の各々が、上記メモリ４０から読み出された駆動画素デ
ータビットＤＢの論理レベルに対応した電圧を有する画
素データパルスを生成する。この際、メモリ４０から
は、駆動画素データビットＤＢ11〜ＤＢnm各々の内の画
面上半分の第１表示ライン〜第ｋ表示ライン各々に対応
したＤＢ11〜ＤＢkmが、第１表示ライン〜第ｋ表示ライ
ンの順に１表示ライン分ずつ読み出される。従って、上
側アドレスドライバ６１は、第１表示ライン〜第ｋ表示
ライン各々に対応した、夫々ｍ個の画素データパルスか
らなる画素データパルス群ＤＰ1〜ＤＰkを図１９に示さ
れるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。又、
上記読出動作と並行して、メモリ４からは、上記駆動画
素データビットＤＢ11〜ＤＢnm各々の内の画面下半分の
第(ｋ＋１)表示ライン〜第ｎ表示ライン各々に対応した
ＤＢ (k+1)1〜ＤＢnmが、第ｎ表示ライン〜第(ｋ＋１)表
示ラインの順に１表示ライン分ずつ読み出される。従っ
て、下側アドレスドライバ６２は、第ｎ表示ライン〜第
(ｋ＋１)表示ライン各々に対応した、夫々ｍ個の画素デ
ータパルスからなる画素データパルス群ＤＰn〜ＤＰk+1
を図１９に示されるが如く順次、列電極Ｄ1'〜Ｄm'に印
加して行く。
【００７９】更に、画素データ書込行程Ｗcでは、上側
第２サスティンドライバ８１が、図１９に示されるよう
に、上記画素データパルス群ＤＰ1〜ＤＰk各々の印加タ
イミングと同一タイミングにて負極性の走査パルスＳＰ
を発生して、行電極Ｙ1〜Ｙkへと順次印加して行く。か
かる走査パルスＳＰの印加動作と並行して、下側第２サ
スティンドライバ８２が、図１９に示されるように、上
記画素データパルス群ＤＰn〜ＤＰ(k+1)各々の印加タイ
ミングと同一タイミングにて負極性の走査パルスＳＰを
発生して、行電極Ｙn〜Ｙ(k+1)へと順次印加して行く。
【００８０】この画素データ書込行程Ｗcでは、上記走
査パルスＳＰが印加された"行"と、高電圧の画素データ
パルスが印加された"列"との交差部の放電セルにのみ選
択消去放電が生じ、その放電セル内に形成されていた壁
電荷が消滅する。つまり、かかる選択消去放電により、
上記一斉リセット行程Ｒcにて"発光セル"の状態に初期
化された放電セルは、"非発光セル"に推移する。一方、
低電圧の画素データパルスが印加された放電セルには上
述の如き選択消去放電は生起されず、上記一斉リセット
行程Ｒcにて初期化された状態、つまり"発光セル"の状
態が保持される。
【００８１】次の発光維持行程Ｉcでは、上側第１サス
ティンドライバ７１、下側第１サスティンドライバ７
２、上側第２サスティンドライバ８１、及び下側第２サ
スティンドライバ８２の各々が、図１９に示されるが如
く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の
維持パルスＩＰX及びＩＰYを印加する。この際、図１８
(ａ)に示されるが如きサブフィールドＳＦ１〜ＳＦ１５
各々内の発光維持行程Ｉcにおいて印加すべき維持パル
スＩＰの回数は、図１８(ａ)中に記述されているが如く
夫々２回である。これにより、壁電荷が残留したままと
なっている放電セル、すなわち"発光セル"は維持パルス
ＩＰX及びＩＰYが印加される度に維持放電し、上記回数
分だけその維持放電に伴う発光状態を維持する。
【００８２】上記画素データ書込行程Ｗc及び発光維持
行程Ｉcなる一連の動作を各サブフィールドＳＦ１〜Ｓ
Ｆ１５内で実施する。そして、１フィールドの最後尾の
サブフィールドＳＦ１５の消去行程Ｅでは、上側第２サ
スティンドライバ８１及び下側第２サスティンドライバ
８２の各々が消去パルスＥＰを行電極Ｙ1〜Ｙnに同時に
印加する。これにより、全ての放電セル内において消去
放電が生起され、各放電セル内に残留していた壁電荷は
全て消滅する。
【００８３】このように、サブフィールドＳＦ１〜ＳＦ
１５による一連の動作を繰り返し実行することにより、
上記サブフィールドＳＦ各々の維持発光行程Ｉcにおい
て生起する維持放電の合計回数に対応した中間輝度が視
覚される。この際、各サブフィールドの維持発光行程Ｉ
cにおいて上述した如き維持放電を生起させるか否か
は、そのサブフィールド内の画素データ書込行程Ｗcで
選択消去放電を生起させるか否かにより決定する。ここ
で、図１６の駆動画素データＧＤによれば、同図中に黒
丸にて示されるように、１フィールド中におけるサブフ
ィールドＳＦ１〜ＳＦ１５の内の１つのサブフィールド
内の画素データ書込行程Ｗcにおいてのみで選択消去放
電が生起される。よって、先頭サブフィールドＳＦ１の
一斉リセット行程Ｒcで形成された壁電荷は上記選択消
去放電が生起されるまでの間残留し、各放電セルは"発
光セル"の状態を維持する。つまり、その間に存在する
サブフィールド各々(白丸にて示す)の発光維持行程Ｉc
で、発光を伴う維持放電が生起されることになる。
【００８４】従って、図１６に示される駆動画素データ
ＧＤを用いた図１８(ａ)に示される第１発光駆動フォー
マットに従った階調駆動によれば、各々が ｛0、2、4、6、8、10、12、14、16、18、20、22、24、26、28、30｝ なる輝度を有する１６階調分の中間表示輝度が得られ
る。一方、画像ＰＣ２に示されるが如き１画面中に黒表
示領域(斜線部にて示す)を有する画像に対応した映像信
号が入力された場合には、駆動制御回路２０は、図１８
(ａ)〜図１８(ｃ)の内から図１８(ｂ)に示される第２発
光駆動フォーマットを選出する。
【００８５】図２０は、かかる第２発光駆動フォーマッ
トに従って、ＰＤＰ１０'の列電極及び行電極対に印加
する各種駆動パルスの印加タイミングを示す図である。
尚、図２０におけるサブフィールドＳＦ１内での一斉リ
セット行程Ｒc及び画素データ書込行程Ｗcでの駆動パル
スの印加タイミングは、図１９に示されるもの同一であ
るので、その説明は省略する。
【００８６】先ず、サブフィールドＳＦ２〜ＳＦ１５各
々内の画素データ書込行程Ｗcにおいて、駆動制御回路
２０は、上記黒表示領域判別信号ＥＺに基づいて黒表示
領域に属する表示ラインを検出する。そして、駆動制御
回路２０は、上述した如き各種ドライバに対し、上記黒
表示領域に属する表示ライン各々への走査パルスＳＰ及
び画素データパルス群ＤＰの印加を促すべきタイミング
信号の供給を停止する。よって、画像ＰＣ２に示される
が如き画像に対応した映像信号が入力された場合には、
上側アドレスドライバ６１は、第１表示ライン〜第ｋ表
示ライン各々に対応した画素データパルス群ＤＰ1〜Ｄ
Ｐkの内からＤＰ1〜ＤＰ(i-1)を除くＤＰ i〜ＤＰkのみ
を、図２０に示されるが如く順次、列電極Ｄ1〜Ｄmに印
加して行く。一方、下側アドレスドライバ６２は、第ｎ
表示ライン〜第(ｋ＋１)表示ライン各々に対応した画素
データパルス群ＤＰn〜ＤＰ(k+1)の内からＤＰn〜ＤＰ
(j+1)を除くＤＰj〜ＤＰ(k+1)のみを、図２０に示され
るが如く順次、列電極Ｄ1'〜Ｄ m'に印加して行く。
【００８７】更に、画素データ書込行程Ｗcでは、上側
第２サスティンドライバ８１が、上記画素データパルス
群ＤＰi〜ＤＰk各々の印加タイミングと同一タイミング
にて図２０に示されるが如き負極性の走査パルスＳＰを
発生し、行電極Ｙi〜Ｙkへと順次印加して行く。そし
て、かかる走査パルスＳＰの印加動作と並行して、下側
第２サスティンドライバ８２が、上記画素データパルス
群ＤＰj〜ＤＰ(k+1)各々の印加タイミングと同一タイミ
ングにて図２０に示されるが如き負極性の走査パルスＳ
Ｐを発生し、行電極Ｙj〜Ｙ(k+1)へと順次印加して行
く。
【００８８】この画素データ書込行程Ｗcにおいて、上
記走査パルスＳＰが印加された"行"と、高電圧の画素デ
ータパルスが印加された"列"との交差部の放電セルにの
み選択消去放電が生じ、その放電セル内に形成されてい
た壁電荷が消滅する。つまり、かかる選択消去放電によ
り、上記一斉リセット行程Ｒcにて"発光セル"の状態に
初期化された放電セルは、"非発光セル"に推移する。一
方、低電圧の画素データパルスが印加された放電セルに
は上述の如き選択消去放電は生起されず、上記一斉リセ
ット行程Ｒcにて初期化された状態、つまり"発光セル"
の状態が保持される。
【００８９】そして、各発光維持行程Ｉcでは、上側第
１サスティンドライバ７１、下側第１サスティンドライ
バ７２、上側第２サスティンドライバ８１、及び下側第
２サスティンドライバ８２の各々が、図２０に示される
が如く行電極Ｘ1〜Ｘn及びＹ 1〜Ｙnに対して交互に正極
性の維持パルスＩＰX及びＩＰYを印加する。この際、サ
ブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉc
において印加すべき維持パルスＩＰの回数は、図１８
(ｂ)中に記述されているが如く夫々４回である。これに
より、壁電荷が残留したままとなっている放電セル、す
なわち"発光セル"は維持パルスＩＰX及びＩＰYが印加さ
れる度に維持放電し、上記回数分だけその維持放電に伴
う発光状態を維持する。
【００９０】上記画素データ書込行程Ｗc及び発光維持
行程Ｉcなる一連の動作を各サブフィールドＳＦ２〜Ｓ
Ｆ１５内でも同様に実施する。そして、１フィールドの
最後尾のサブフィールドＳＦ１５の消去行程Ｅのみで、
上側第２サスティンドライバ８１及び下側第２サスティ
ンドライバ８２各々が図１４に示されるが如き消去パル
スＥＰを行電極Ｙ1〜Ｙnに同時に印加する。これによ
り、全ての放電セル内において消去放電が生起され、各
放電セル内に残留していた壁電荷は全て消滅する。
【００９１】このように、図１８(ｂ)に示されるサブフ
ィールドＳＦ１〜ＳＦ１５による一連の動作を繰り返し
実行することにより、各サブフィールドＳＦ内の維持発
光行程Ｉcにおいて生起する維持放電の合計回数に対応
した中間輝度が視覚される。この際、各サブフィールド
の維持発光行程Ｉcにおいて上述した如き維持放電を生
起させるか否かは、そのサブフィールド内の画素データ
書込行程Ｗcで選択消去放電を生起させるか否かにより
決定する。ここで、図１６の駆動画素データＧＤによれ
ば、黒丸にて示されるように、１フィールド中における
サブフィールドＳＦ１〜ＳＦ１５の内の１つのサブフィ
ールド内の画素データ書込行程Ｗcにおいてのみで選択
消去放電が生起される。よって、先頭サブフィールドＳ
Ｆ１の一斉リセット行程Ｒcで形成された壁電荷は上記
選択消去放電が生起されるまでの間保持され、その間に
存在する各サブフィールドの発光維持行程Ｉc(白丸にて
示す)において発光を促すのである。この際、一旦、上
記選択消去放電が生起されたら壁電荷は消滅してしまう
ので、それ以降の発光維持行程Ｉcのいずれにおいても
発光は生じない。ここで、画像ＰＣ２の斜線部にて示さ
れる黒表示領域(第１〜第ｉ表示ライン、第ｊ〜第ｎ表
示ライン)に対応した画素データＰＤは全て輝度レベル"
０"である。よって、黒表示領域に該当する第１〜第ｉ
表示ライン及び第ｊ〜第ｎ表示ラインに対しては、図１
８(ｂ)に示されるが如くサブフィールドＳＦ１で選択消
去放電を実施しておけばそれ以降のサブフィールドで画
素データの書き込みを行う必要は無い。従って、図１８
(ｂ)のサブフィールドＳＦ２〜ＳＦ１５各々の画素デー
タ書込行程Ｗcにて費やされる実行時間は短縮されるの
で、その分だけ、各発光維持行程Ｉcに割り当てるべき
発光回数を図１８(ｂ)に示されるが如く"４"に増加して
いるのである。
【００９２】従って、図１６に示される駆動画素データ
ＧＤを用いた図１８(ｂ)に示される第２発光駆動フォー
マットに従った階調駆動によれば、図１８(ａ)に示され
る第１発光駆動フォーマットに従った階調駆動を行う場
合に比して高輝度な、 ｛0、4、8、12、16、20、24、28、32、36、40、44、48、52、56、60｝ なる１６階調分の中間表示輝度が得られる。
【００９３】又、画像ＰＣ３に示されるが如き１画面中
に字幕を含む黒表示領域ＪＺを有する画像に対応した映
像信号が入力された場合には、図１８(ｃ)に示されるが
如き第３発光駆動フォーマットに従った階調駆動が実施
される。尚、かかる第３発光駆動フォーマットでは、サ
ブフィールドＳＦ８を除く他のサブフィールドＳＦ１〜
ＳＦ７及びＳＦ９〜ＳＦ１５各々内での動作は図１８
(ｂ)及び図２０に示されるものと同一であるので、その
説明は省略する。
【００９４】上記第３発光駆動フォーマットにおけるサ
ブフィールドＳＦ８の画素データ書込行程Ｗcでは、字
幕表示を担う発光をこの時点で停止させるべく、サブフ
ィールドＳＦ１と同様に全ての表示ラインに対して画素
データの書き込みを実施する。この際、画像ＰＣ３に示
されるが如き字幕を含む黒表示領域ＪＺを担う画素デー
タＰＤは、図１７に示されるが如きデータ変換テーブル
に従って、第１ビットのみが論理レベル"１"、又は第８
ビットのみが論理レベル"１"となる１５ビットの駆動画
素データＧＤに変換される。ここで、上記黒表示領域Ｊ
Ｚ内で字幕の存在しない部分(輝度レベル"０"の部分)に
対応した画素データＰＤは"００００"であるので、図１
７に示されるデータ変換テーブルにより、第１ビットの
みが論理レベル"１"となる１５ビットの駆動画素データ
ＧＤに変換される。従って、先頭のサブフィールドＳＦ
１の画素データ書込行程Ｗcにて選択消去放電が生起さ
れるので、サブフィールドＳＦ１〜ＳＦ１５のいずれの
発光維持行程Ｉcにおいても維持放電は生起されない。
つまり、輝度レベル"０"の黒色表示状態となるのであ
る。一方、上記黒表示領域ＪＺ内における字幕自体に対
応した画素データＰＤは"００００"以外であるので、図
１７に示されるデータ変換テーブルにより、第８ビット
のみが論理レベル"１"となる１５ビットの駆動画素デー
タＧＤに変換される。従って、図１７の黒丸にて示され
るが如くサブフィールドＳＦ８で選択消去放電が生起さ
れるまでの間、図１７の白丸にて示されるように、サブ
フィールドＳＦ１〜ＳＦ７各々の発光維持行程Ｉcにお
いて発光を伴う維持放電が生起される。これにより、輝
度レベル"２８"の字幕表示が為されるのである。
【００９５】この際、サブフィールドＳＦ２〜ＳＦ７、
及びＳＦ９〜ＳＦ１５各々の画素データ書込行程Ｗcで
は、図１８(ｂ)に示される第２発光駆動フォーマットと
同様に黒表示領域に対する画素データ書き込み動作を省
略している。よって、その分だけ、図１８(ｂ)に示され
る第２発光駆動フォーマットと同様に各発光維持行程Ｉ
cに割り当てるべき発光回数を"４"に増加して、高輝度
な中間表示輝度を得るのである。
【００９６】尚、上記実施例においては、入力映像信号
に基づいて１画面中に存在する黒表示領域を検出し、そ
の検出した黒表示領域に対する画素データ書き込み動作
を停止することにより、各画素データ書込行程Ｗcの実
行時間を短縮している。しかしながら、予め設定してお
いた画面上部及び下部の表示領域に対する階調数を、画
面中央の中央表示領域に対する階調数よりも低下させる
ことにより、各画素データ書込行程Ｗcの実行時間を短
縮するようにしても良い。
【００９７】この際、データ変換回路５０では、図２１
に示されるが如き画面内の上側表示領域ＧUP及び下側表
示領域ＧDW各々を担う画素データＰＤに対しては、図１
７に示されるデータ変換テーブルに従って１５ビットの
駆動画素データＧＤに変換する。一方、図２１に示され
るが如き画面中央の中央表示領域ＧCNを担う画素データ
ＰＤに対しては、データ変換回路５０は、図１６に示さ
れるデータ変換テーブルに従って１５ビットの駆動画素
データＧＤに変換する。
【００９８】そして、ＰＤＰ１０'に対して、前述した
図１８(ｃ)及び図２０に示されるが如き階調駆動を実施
するのである。かかる駆動によれば、図２１に示される
が如き画面中央の中央表示領域ＧCNに対しては、 ｛0、4、8、12、16、20、24、28、32、36、40、44、48、52、56、60｝ なる１６階調分の高階調数駆動が為される。
【００９９】一方、図２１に示されるが如き画面内の上
側表示領域ＧUP及び下側表示領域Ｇ DW各々に対しては、 ｛0、28｝ なる２階調分の低階調数駆動が為される。すなわち、中
央の表示領域のみがモニタ対象となるような画像に対し
ては、画面上部及び下部の表示領域に対する階調数を低
下させることにより、各画素データ書込行程Ｗcの実行
時間を短縮する。そして、その分だけ、中央の表示領域
に対する発光回数を増加させて高輝度表示を実現するの
である。
【０１００】尚、上述した如き中央表示領域に対しては
高階調数駆動を実施すると共に、上側及び下側表示領域
に対しては低階調数駆動を実施する第１駆動シーケンス
と、図１８(ａ)及び図１８(ｃ)の如き１画面内の全てを
一定階調数にて駆動する第２駆動シーケンスとを、使用
者の操作に応じて択一的に実施する構成としても良い。
更に、画面上部及び下部に前述した如き黒表示領域が存
在する画像を担う映像信号が供給された場合には上記第
１駆動シーケンスを実行する一方、この黒表示領域が存
在しない画像を担う映像信号が供給された場合には上記
第２駆動シーケンスを自動的に実行する構成を採用して
も良い。
【０１０１】又、上記実施例においては、画像ＰＣ３に
示されるが如き黒表示領域、あるいは図２１の上側表示
領域ＧUP及び下側表示領域ＧDWに属する表示ラインの各
々に対し、１表示ライン分ずつ順次、画素データの書込
を行っている。しかしながら、これら上側表示領域ＧUP
及び下側表示領域ＧDW、又は黒表示領域内では高画質が
要求されないので、複数の表示ラインに対して同時に、
同一の画素データを用いて画素データの書き込みを行う
ようにしても良い。
【０１０２】図２２は、かかる点に鑑みて為された駆動
の一例を示す図である。図２２においては、サブフィー
ルドＳＦ１の画素データ書込行程Ｗcにて、上側表示領
域ＧUPに属する第１及び第２表示ラインに対して、画素
データパルスＤＰ12を用いた同時書き込みを行ってい
る。更に、下側表示領域ＧDWに属する第ｎ及び第(ｎ−
１)表示ラインに対して、画素データパルスＤＰn1を用
いた同時書き込みを行っている。
【０１０３】かかる駆動方法によれば、画素データ書込
行程Ｗcに費やす時間を更に短縮することが可能とな
る。又、上述の実施形態においては、黒表示ライン又は
低階調数駆動ラインに対しては、"発光セル"又は"非発
光セル"状態への設定を為す選択動作を停止する、又は
一斉に"非発光セル"の状態に設定することにより画素デ
ータ書込行程Ｗcの実行時間を短縮している。そして、
この時間短縮分に応じて各サブフィールド内の発光維持
行程Ｉcに割り当てる発光回数を増加させているが、こ
の時間短縮分に応じて１フィールドの表示期間に割り当
てるサブフィールドの数を増加させて、表示階調数を増
やし高画質化を図ることもできる。
【０１０４】例えば、上述の時間短縮分に応じて、図７
(ｂ)に示されるが如き４個のサブフィールドから構成さ
れる第２駆動フォーマットに代えて、各発光維持行程Ｉ
cで実施すべき発光回数が ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ となる５個のサブフィールドＳＦ１〜ＳＦ５で構築した
発光駆動フォーマットを採用する。このように、短縮さ
れた時間を利用してサブフィールドの数を増加すれば表
示階調数も増えるので、高画質化を図ることが可能とな
るのである。
【０１０５】
【発明の効果】以上詳述した如く、本発明においては、
画面上の黒表示領域以外の領域に属する表示ライン上の
画素セルに対しては１表示ライン分毎に順次、画素デー
タ書き込みを行う一方、黒表示領域に属する表示ライン
上の画素セルに対しては画素データ書き込みを停止せし
めるか又は一斉に非発光セルの状態に設定せしめる。
【０１０６】よって、本発明によれば、１フィールド内
の各画素データ書込行程に費やされる時間が短縮される
ので、その時間短縮分だけ各発光維持行程に割り当てる
発光期間(回数)を増加する、又は１フィールド内のサブ
フィールドの数を増加することにより、画像の表示品質
を高めることが可能となる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
【図２】サブフィールド法に基づく発光駆動フォーマッ
トの一例を示す図である。
【図３】ＰＤＰ１０に印加される駆動パルスの印加タイ
ミングの一例を示す図である。
【図４】サブフィールド法による発光駆動パターンの一
例を示す図である。
【図５】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の構
成を示す図である。
【図６】フラグレジスタＦＲ1〜ＦＲnを示す図である。
【図７】本発明による駆動方法に基づく第１発光駆動フ
ォーマット及び第２発光駆動フォーマットを夫々示す図
である。
【図８】第１発光駆動フォーマットに従ってＰＤＰ１０
に印加する各種駆動パルスの印加タイミングを示す図で
ある。
【図９】画素データＰＤに応じた発光パターンと、各発
光パターンによって得られる中間輝度レベルとの対応を
示す図である。
【図１０】第２発光駆動フォーマットに従ってＰＤＰ１
０に印加する各種駆動パルスの印加タイミングを示す図
である。
【図１１】選択消去アドレス法を採用した場合における
第１発光駆動フォーマット及び第２発光駆動フォーマッ
トを夫々示す図である。
【図１２】図１１(ａ)に示される第１発光駆動フォーマ
ットに従ってＰＤＰ１０に印加する各種駆動パルスの印
加タイミングを示す図である。
【図１３】図１１(ｂ)に示される第２発光駆動フォーマ
ットに従ってＰＤＰ１０に印加する各種駆動パルスの印
加タイミングを示す図である。
【図１４】本発明による駆動方法に基づいてプラズマデ
ィスプレイパネルを駆動するプラズマディスプレイ装置
の他の構成を示す図である。
【図１５】データ変換回路５０の内部構成を示す図であ
る。
【図１６】データ変換回路５１の変換テーブルと、各発
光駆動パターン毎に得られる中間輝度レベルを示す図で
ある。
【図１７】データ変換回路５３の変換テーブルと、各発
光駆動パターン毎に得られる中間輝度レベルを示す図で
ある。
【図１８】図１４に示されるプラズマディスプレイ装置
において用いられる第１発光駆動フォーマット〜第３発
光駆動フォーマットを夫々示す図である。
【図１９】図１８(ａ)に示される第１発光駆動フォーマ
ットに従ってＰＤＰ１０に印加する各種駆動パルスの印
加タイミングを示す図である。
【図２０】図１８(ｂ)に示される第２発光駆動フォーマ
ット及び図１８(ｃ)に示される第３発光駆動フォーマッ
トに従ってＰＤＰ１０に印加する各種駆動パルスの印加
タイミングを示す図である。
【図２１】低階調数駆動を行う上側表示領域ＧUP及び下
側表示領域ＧDWと、高階調数駆動を行う中央表示領域Ｇ
CNとを示す図である。
【図２２】図２０に示される駆動の変形例を示す図であ
る。
【主要部分の符号の説明】
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ 黒表示ライン判別回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本田 広史 山梨県中巨摩郡田富町西花輪2680番地 パ イオニア株式会社内 Ｆターム(参考） 5C080 AA05 BB05 DD01 EE29 FF12 HH02 JJ02 JJ04

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 表示ラインに対応する複数の行電極と、
    前記行電極に交叉して配列された複数の列電極との各交
    叉部に画素セルが形成されているディスプレイパネルを
    映像信号に応じて階調駆動するディスプレイパネルの駆
    動方法であって、 前記映像信号における単位表示期間を複数の分割表示期
    間に分割し前記分割表示期間の各々において、 前記画素セルの各々を前記映像信号に対応した画素デー
    タに応じて発光セル又は非発光セルのいずれか一方に設
    定することにより画素データ書き込みを為す画素データ
    書込行程と、前記発光セルのみを前記分割表示期間各々
    の重み付けに対応して割り当てた発光回数だけ発光させ
    る発光維持行程と、を実行し、 前記ディスプレイパネルにおける表示画面内の第１表示
    領域に属する表示ライン上の前記画素セル各々に対して
    は前記画素データ書き込みを前記表示ライン分毎に順次
    行う一方、前記表示画面内の第２表示領域に属する表示
    ライン上の前記画素セル各々に対しては前記画素データ
    書き込みを停止せしめる又は一斉に前記非発光セルの状
    態に設定せしめることを特徴とするディスプレイパネル
    の駆動方法。
  2. 【請求項２】 前記第２表示領域は、表示ライン上の輝
    度レベルが０となる黒表示領域であることを特徴とする
    請求項１記載のディスプレイパネルの駆動方法。
  3. 【請求項３】 前記黒表示領域は、前記表示画面の上部
    及び下部に存在することを特徴とする請求項２記載のデ
    ィスプレイパネルの駆動方法。
  4. 【請求項４】 前記映像信号に基づいて前記表示画面内
    に存在する前記黒表示領域を検出することを特徴とする
    請求項２記載のディスプレイパネルの駆動方法。
  5. 【請求項５】 前記画素データの書き込みを停止せしめ
    る、又は一斉に前記非発光セルの状態に設定せしめるこ
    とにより生じた前記単位表示期間内での空き時間に対応
    して、前記分割表示期間各々における発光回数を増加さ
    せる又は前記単位表示期間内の前記分割表示期間の数を
    増加させることを特徴とする請求項１記載のディスプレ
    イパネルの駆動方法。
  6. 【請求項６】 表示ラインに対応する複数の行電極と、
    前記行電極に交叉して配列された複数の列電極との各交
    叉部に画素セルが形成されているディスプレイパネルを
    映像信号に応じて階調駆動するディスプレイパネルの駆
    動方法であって、 前記映像信号における単位表示期間を複数の分割表示期
    間に分割し前記分割表示期間の各々において、 前記画素セルの各々を前記映像信号に対応した画素デー
    タに応じて発光セル又は非発光セルのいずれか一方に設
    定することにより画素データ書き込みを為す画素データ
    書込行程と、前記発光セルのみを前記分割表示期間各々
    の重み付けに対応して割り当てた発光回数だけ発光させ
    る発光維持行程と、を実行するにあたり、 前記ディスプレイパネルにおける全ての前記画素セルに
    対して前記画素データ書き込みを表示ライン分毎に順次
    実施する第１駆動シーケンスと、 前記ディスプレイパネルにおける表示画面内の第１表示
    領域に属する表示ライン上の前記画素セル各々に対して
    は前記画素データ書き込みを前記表示ライン分毎に順次
    行う一方、前記表示画面内の第２表示領域に属する表示
    ライン上の前記画素セル各々に対しては前記画素データ
    書き込みを停止せしめる又は一斉に前記非発光セルの状
    態に設定せしめる第２駆動シーケンスと、を択一的に実
    行することを特徴とするディスプレイパネルの駆動方
    法。
  7. 【請求項７】 前記第２表示領域は、表示ライン上の輝
    度レベルが０となる黒表示領域であることを特徴とする
    請求項６記載のディスプレイパネルの駆動方法。
  8. 【請求項８】 前記黒表示領域は、前記表示画面の上部
    及び下部にあることを特徴とする請求項７記載のディス
    プレイパネルの駆動方法。
  9. 【請求項９】 前記映像信号に基づいて前記表示画面内
    に存在する前記黒表示領域を検出することを特徴とする
    請求項７記載のディスプレイパネルの駆動方法。
  10. 【請求項１０】 前記映像信号が前記表示画面の上部及
    び下部に輝度レベル０となる黒表示領域を含んだ画像を
    担うものである場合には前記第２駆動シーケンスを実行
    する一方、前記映像信号が前記黒表示領域を含まない画
    像を担うものである場合には前記第１駆動シーケンスを
    実行することを特徴とする請求項６記載のディスプレイ
    パネルの駆動方法。
  11. 【請求項１１】 前記第２駆動シーケンスの実行時にお
    いて前記画素データの書き込みを停止せしめる、又は一
    斉に前記非発光セルの状態に設定せしめることにより生
    じた前記単位表示期間内での空き時間に対応して、前記
    分割表示期間各々における発光回数を増加させる又は前
    記単位表示期間内の前記分割表示期間の数を増加させる
    ことを特徴とする請求項１０記載のディスプレイパネル
    の駆動方法。
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