JP3503727B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マトリクス表示方
式の面放電型のプラズマディスプレイパネル(PDP)
の駆動方法に関する。
【0002】
【従来の技術】プラズマディスプレイパネル(以下PD
Pという)は、周知の如く、薄型の2次画面表示器の1
つとして近時種々の研究がなされており、その1つにメ
モリ機能を有する交流放電型マトリクス方式のプラズマ
ディスプレイパネルが知られている。図6は、かかるP
DPを含むプラズマディスプレイ装置の概略構成を示す
図である。
【0003】かかる図6において、駆動装置100は、
入力されたビデオ信号を1画素毎に対応したデジタルの
画素データに変換して、この画素データに対応した画素
データパルスをPDP11の列電極D1 〜Dm に印加す
る。PDP11は、上記列電極D1 〜Dm 、及びかかる
列電極と直交し且つX及びYなる一対にて1行を構成す
る行電極X1 〜Xn 及びY1 〜Yn を備えている。これ
ら列電極及び行電極対各々は図示せぬ誘電体を挟んで形
成されており、1つの列電極及び行電極が交差する部分
に1つの画素セルが形成される。
【0004】駆動装置100は、上記PDP11の全て
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのリセットパルスRPx 及びRPy 、画
素データを書込むための走査パルスSP、放電発光を維
持するための維持パルスIPx 及びIPy などの各駆動
パルスを発生してこれらをPDP11の行電極X1 〜X
n 及びY1 〜Yn に印加する。
【0005】図7は、上記の各駆動パルスの印加タイミ
ングを示す図である。図7において、先ず、駆動装置1
00は、負電圧のリセットパルスRPx を全ての行電極
X1 〜Xn に印加すると同時に、正電圧のリセットパル
スRPy を行電極Y1 〜Yn の各々に印加する(一斉リ
セット期間)。
【0006】かかるリセットパルスの印加により、PD
P11の全ての行電極対間に放電が生じる。その後、図
7の区間(A)において、図8(a)又は図9(a)に
示されるが如く、全画素セル内の行電極X側に正の壁電
荷が形成され、一方、行電極Y側には負の壁電荷が形成
される。
【0007】次に、駆動措置100は、各行毎の画素デ
ータに対応した画素データパルスDP1 〜DPn を列電
極D1 〜Dm に印加する。この際、画素データパルスD
P1 とは、第1行目における第1列〜第m列各々の画素
データに対応したm個分のパルスを示すものであり、
又、画素データパルスDP2 とは、第2行目における第
1列〜第m列各々の画素データに対応したm個分のパル
スを示すものである。
【0008】かかるm個分の各画素データに対応した各
画素データパルスは、列電極D1 〜Dm 各々に同時印加
される。例えば、画素データが論理値「0」である列に
対しては、正電圧の画素データパルスを印加する一方、
画素データが論理値「1」である列にはパルス印加は行
わないのである。駆動装置100は、上記画素データパ
ルスDP1 〜DPn 各々の印加タイミングと同一タイミ
ングにて走査パルスSPを発生して行電極Y1 〜Yn へ
順次印加して、各行毎に上記画素データの書込みを実施
せしめる(アドレス期間)。
【0009】かかるアドレス期間にて、かかる走査パル
スSPと同時に正電圧の画素データパルスが列電極Dに
印加された画素セルは放電励起して、上記一斉リセット
期間にて形成された壁電荷の大半が消滅する。その結
果、図7の区間(B)中においては、図8(b)に示さ
れるが如く行電極Y側に微量の正の壁電荷が、列電極D
側には微量の負の壁電荷が残留するのである。
【0010】一方、上記画素データの書込みにおいて、
走査パルスSPが印加されるものの列電極Dに画素デー
タパルスが印加されない画素セルにおいては放電が生じ
ないので、上記一斉リセットにて形成された壁電荷が、
図9(b)に示されるが如くそのまま残留する。
【0011】次に、駆動装置100は、正電圧の維持パ
ルスIPx を断続的に繰り返して行電極X1 〜Xn の各
々に印加すると共に、かかる維持パルスIPx の印加タ
イミングとはずらしたタイミングにて正電圧の維持パル
スIPy を断続的に繰り返し行電極Y1 〜Yn の各々に
印加する(維持放電期間)。
【0012】この際、図7の区間(B)において、壁電
荷が多く存在している画素セルのみが、かかる維持パル
スIPx 及びIPy が印加される度に放電励起して放電
発光状態を維持する。つまり、図9(b)の如き壁電荷
形成状態となっている画素セルは、図7の区間(C)に
わたり、その形成されている壁電荷を図9(c)の如く
維持しつつ、維持パルスIPx 及びIPy が印加される
度に放電励起するのである。
【0013】一方、図8(b)に如き壁電荷形成状態と
なっている画素セルは、その形成されている壁電荷の量
が微量であるため放電せず、この図8(b)の如き壁電
荷の状態は、図8(c)の如くそのまま維持されるので
ある。
【0014】
【発明が解決しようとする課題】従来のPDPの駆動方
法においては、上述した一斉リセット期間、アドレス期
間、維持放電期間で1つの表示サイクルを構成し、これ
を繰り返し実行することにより、画像表示を行うように
している。従って、維持放電期間が終了すると、再び一
斉リセット期間が始まるが、上述のように維持放電期間
の終了時においては、維持放電が生じた画素セル(点灯
画素)と維持放電が生じなかった画素セル(消灯画素)
では、図8(c)(消灯画素に対応する壁電荷の状態)
又は図9(c)(点灯画素に対応する壁電荷の状態)に
示すように、壁電荷の状態が異なっているため、一斉リ
セットにより、再び壁電荷を形成した後においても画素
セルによって壁電荷の状態が異なったものとなる。この
ため、次のアドレス期間におけるアドレス動作が不安定
になり、正確な発光表示がなされなくなるという問題が
あった。
【0015】本発明は上述の問題点に鑑みなされたもの
であり、誤放電のない安定した表示動作が可能なプラズ
マディスプレイパネルの駆動方法を提供することを目的
とする。
【0016】
【課題を解決する為の手段】請求項1記載の発明は、複
数の行電極対と、前記行電極対に交差して配列された複
数の列電極と、前記行電極対と前記列電極との各交差部
に形成された画素セルと、を備えたプラズマディスプレ
イパネルを、前記行電極対間にリセットパルスを印加す
ることにより全ての前記画素セル内に壁電荷を形成させ
る一斉リセット期間と、前記行電極対の一方に走査パル
スを印加すると共に前記列電極に画素データパルスを印
することにより選択的に前記画素セル内の壁電荷を消
去するアドレス期間と、前記行電極対に交互に放電維持
パルスを印加することにより壁電荷が存在する前記画素
セルのみを繰り返し放電発光させる維持放電期間と、に
よって駆動するプラズマディスプレイパネルの駆動方法
であって、前記維持放電期間において最後に印加される
前記放電維持パルスのパルス幅をその前に印加される放
電維持パルスのパルス幅に比して短くすると共に、前記
最後に印加される前記放電維持パルスと同時に全ての
記列電極にアドレスパルスを印加することを特徴とす
る。
【0017】また、請求項2記載の発明は、請求項1記
載のプラズマディスプレイパネルの駆動方法において、
アドレスパルスは、前記放電維持パルスと同極性である
ことを特徴とする。
【0018】また、請求項3記載の発明は、請求項1又
は2記載のプラズマディスプレイパネルの駆動方法にお
いて、維持放電期間において、最後に印加される放電維
持パルスの直前に印加される放電維持パルスのパルス幅
及び最後に印加される放電維持パルスの直前に印加され
る放電維持パルスの終了から最後に印加される放電維持
パルスの開始までの間隔が調整可能であることを特徴と
する。
【0019】 また、請求項4記載の発明は、請求項1
乃至3のいずれか1に記載のプラズマディスプレイパネ
ルの駆動方法において、リセットパルスは、放電維持パ
ルスに比して立上がり時間又は立ち下がり時間が長い
とを特徴とする。
【0020】
【0021】 また、請求項記載の発明は、請求項
又は記載のプラズマディスプレイパネルの駆動方法に
おいて、一斉リセット期間において、全ての行電極対間
リセットパルスを印加した直後に、再び全ての行電極
にリセットパルスを印加することを特徴とする。
【0022】 また、請求項記載の発明は、請求項
記載のプラズマディスプレイパネルの駆動方法におい
て、アドレス期間において、走査パルスの直前に行電極
対にプライミングパルスを印加することを特徴とする。
【0023】
【作用】本発明は以上のように構成したので、維持放電
期間において印加される最後の放電維持パルスのパルス
幅を、その前に印加される放電維持パルスより短く設定
するか、又は、発生タイミングを調整し、最後に印加さ
れる放電維持パルスと同時に列電極にアドレスパルスを
印加して行電極対及び列電極間に放電を生じさせるよう
にしたので、維持放電期間終了時において、点灯画素と
消灯画素の画素セルに残留する壁電荷の状態をほぼ均一
にすることができ、次のアドレス期間におけるアドレス
動作が安定し、PDPの正確な発光表示がなされる。
【0024】
【発明の実施の形態】次に本発明に好適な実施形態につ
いて以下に述べる。図1は、本発明による駆動方法にて
パネル駆動を行う駆動装置を備えたプラズマディスプレ
イ装置の構成を示す図である。かかる図1において、同
期分離回路1は、供給された入力ビデオ信号中から水平
及び垂直同期信号を抽出してこれらをタイミングパルス
発生回路2に供給する。タイミングパルス発生回路2
は、これら抽出された水平及び垂直同期信号に基づいた
抽出同期信号タイミングパルスを発生してこれをA/D
変換器3、メモリ制御回路5及び読出しタイミング信号
発生回路7の各々に供給する。
【0025】A/D変換器3は、上記抽出同期信号タイ
ミングパルスに同期して入力ビデオ信号を1画素毎に対
応したデジタル画素データに変換し、これをフレームメ
モリ4に供給する。メモリ制御回路5は、上記抽出同期
信号タイミングパルスに同期した書込み信号及び読出し
信号をフレームメモリ4に供給する。
【0026】フレームメモリ4は、かかる書込み信号に
応じて、A/D変換器3から供給された各画素データを
順次取り込む。又、フレームメモリ4は、かかる読出し
信号に応じて、このフレームメモリ4内に記憶されてい
る画素データを順次読出して次段の出力処理回路6へ供
給する。
【0027】読出しタイミング信号発生回路7は、放電
発光動作を制御するための各種タイミング信号を発生し
てこれらを行電極駆動パルス発生回路10、及び、出力
処理回路6の各々に供給する。出力処理回路6は、読出
しタイミング信号発生回路7からのタイミング信号に同
期させて、上記フレームメモリ4から供給された画素デ
ータを画素データパルス発生回路12に供給する。
【0028】画素データパルス発生回路12は、出力処
理回路6から供給される各画素データに応じた画素デー
タパルスDP1 〜DPn を発生してPDP(プラズマデ
ィスプレイ)11の列電極D1 〜Dm に印加する。更
に、画素データパルス発生回路12は、後述する維持パ
ルスIPx 及びIPy の行電極への印加タイミングと同
一タイミングにてアドレスパルスAPを発生してこれを
列電極D1 〜Dm 各々に印加する。
【0029】行電極駆動パルス発生回路10は、上記P
DP11の全ての行電極対間に強制的に放電励起せしめ
て壁電荷を形成させるためのリセットパルスRPx1、R
Px2及びRPy 、放電区間内のプライミング粒子数を各
画素セルで一定にするためのプライミングパルスPP、
画素データ書込みのための走査パルスSP、放電発光を
維持するための維持パルスIPx 及びIPy の各々を発
生して、これらを上記読出しタイミング信号発生回路7
から供給された各種のタイミング信号に応じたタイミン
グにてPDP11の行電極X1 〜Xn 及びY1 〜Yn に
印加する。
【0030】図2は、かかるPDP11の構造を示す図
である。図2において、PDP11は、放電空間104
を介して一対の前面ガラス基板101および背面ガラス
基板102が対向配置され、表示面である前面ガラス基
板101の内面(背面ガラス基板2と対向する面)に
は、透明導電膜からなる行電極Y1 〜Yn 及び行電極X
1 〜Xn 各々が、互いに対となるように形成されてい
る。これら行電極対上には導電性を補うための金属膜か
らなるバス電極103aがそれぞれ形成されて、複数
(n個)の透明な維持電極対103をなし、互いに平行
に配置されることによりPDPの各走査線を形成してい
る。
【0031】各維持電極対103は、各発光領域の中心
をなす放電ギャップ105を形成するように構成され、
透明電極の電気抵抗が比較的高いためバス電極103a
が長手方向に沿って形成されている。バス電極103a
は、各行電極上にそれぞれ形成され、各行電極より小な
る面積を有しかつ放電ギャップ105の反対側の縁部上
に設けられる。さらにバス電極103aの内面側には低
融点ガラスからなる誘電体層106が形成され、さらに
誘電体層106上に形成されるMgO層107を介して
放電空間104へつながる。
【0032】一方、反対側の背面ガラス基板102の内
面側には、複数の透明な維持電極対103とそれぞれ交
差し、放電空間104によって複数の透明な維持電極対
103と所定の間隔で配設される複数の列電極D1 〜D
m からなるアドレス電極108が互いに平行に形成され
ている。さらに、これを覆うように蛍光体層109が形
成されている。
【0033】また、背面ガラス基板102上の各列電極
間には、所定高さの隔壁(リブ)110がそれぞれ形成
されていて、それぞれ交差するアドレス電極108とバ
ス電極103aを区画して、所定の面積の発光面を有す
る画素となる放電セルを形成する。
【0034】また、蛍光体層109は、隔壁110の間
にそれぞれ形成される。なお、放電空間104は、複数
の維持電極対103が形成された前面ガラス基板101
と複数組の蛍光体層109が形成されたアドレス電極1
08を有する背面ガラス基板102によって閉塞形成さ
れている。また、放電空間104内には、例えばネオン
にキセノンを混合した図示しない放電ガスが封入され充
満している。本発明の一実施形態におけるプラズマディ
スプレイパネルの駆動方法で駆動されるPDP11は以
上のように構成される。
【0035】次に、かかる図1にて示されるプラズマデ
ィスプレイ装置にて実施されるプラズマディスプレイパ
ネルの駆動方法について述べる。図3は、かかる本発明
の駆動方法にてパネル駆動を行う際にPDP11に印加
される各種パルスの印加タイミングを示す図である。
【0036】図3において、先ず、図1に示される行電
極駆動パルス発生回路10は、負電圧のリセットパルス
RPx1を行電極X1 〜Xn の各々に印加すると同時に、
正電圧のリセットパルスRPy を行電極Y1 〜Yn の各
々に印加し、リセットパルスRPx1終了直後に、行電極
X1 〜Xn にリセットパルスRPx2を印加する(一斉リ
セット期間)。
【0037】かかる第1のリセットパルスRPx1、RP
y の印加により、PDP11の全ての行電極対間に放電
が生じる。ここで、第1のリセットパルスRPx1、RP
yは、表示に直接関係しないリセット放電による発光を
抑え、コントラストを向上させるために立ち下がり又は
立上がりが充分長いパルスとしている。このような第1
のリセットパルスによる放電は微弱なものなので、壁電
荷量が各画素セルで異なってしまうが、第2のリセット
パルスRPx2の印加による放電発光により、各画素セル
上の壁電荷量は均一な状態となる。かかる一斉リセット
により、図3の区間(A)においてPDP11の全画素
セルの誘電体層106内の行電極X1 〜Xn 側及び行電
極Y1 〜Yn 側の各々には、図4(a)又は図5(a)
に示されるが如く、正の壁電荷及び負の壁電荷が各々形
成される。
【0038】次に、行電極駆動パルス発生回路10は、
各行毎の画素データに対応した画素データパルスDP1
〜DPn を列電極D1 〜Dm に印加する。この場合、画
素データパルスDP1 は、第1行目における第1列〜第
m列各々の画素データに対応したm個分のパルスであ
り、又、画素データパルスDP2 は、第2行目における
第1列〜第m列各々の画素データに対応したm個分のパ
ルスである。
【0039】かかるm個分の各画素データに対応した画
素データパルスは、列電極D1 〜Dm 各々に同時印加さ
れる。ここで、供給される画素データの論理値が「0」
である列に対しては、正電圧の画素データパルスを印加
する一方、画素データが論理値「1」である列にはパル
ス印加は行わない。行電極駆動パルス発生回路10は、
上記画素データパルスDP1 〜DPn 各々の印加タイミ
ングと同一タイミングにて走査パルスSPを発生して行
電極Y1 〜Yn へ順次印加して、各行毎に上記画素デー
タの書込みを実施せしめる。尚、走査パルスSPの直前
に、行電極Y1 〜Yn に正電圧のプライミングパルスP
Pが印加される。これにより、放電空間内のプライミン
グ粒子数が、各画素セルで均一になる(アドレス期
間)。
【0040】かかるアドレス期間にて、かかる走査パル
スSPと同時に正電圧の画素データパルスが列電極Dに
印加された画素セル(消灯画素セル)は放電励起して、
上記一斉リセット期間にて形成された壁電荷の大半が消
滅する。その結果、図3の区間(B)中においては、図
4(b)に示されるが如く、行電極Y1 〜Yn 側に微量
の正の壁電荷、列電極D1 〜Dm 側には微量の負の壁電
荷が残留するのである。
【0041】一方、上記画素データの書込みにおいて、
走査パルスSPが印加されるものの列電極D1 〜Dm に
画素データパルスが印加されない画素セル(点灯画素セ
ル)においては放電が生じないので、上記一斉リセット
にて形成された壁電荷が、図5(b)に示されるが如く
そのまま残留する。
【0042】次に、行電極駆動パルス発生回路10は、
アドレス期間が終了すると、正電圧の維持パルスIPx
を断続的に繰り返して行電極X1 〜Xn の各々に一斉に
印加すると共に、かかる維持パルスIPx の印加タイミ
ングとはずらしたタイミングにて正電圧の維持パルスI
Py を断続的に繰り返し行電極Y1 〜Yn の各々に一斉
に印加し、図5(b)の壁電荷状態の画素セルは放電発
光を繰り返す一方、図4(b)の壁電荷状態の画素セル
は放電発光が生じない(維持放電期間)。
【0043】ここで、維持放電期間において最初に印加
される維持パルスIPx1のパルス幅(図3中c)は、そ
の後に印加される維持パルスのパルス幅に比し長くして
いる。これにより、維持放電期間の開始時に生じている
各行でのプライミング粒子数のバラツキによる影響を軽
減している。また、維持放電期間において、最後に印加
される維持パルスIPyjのパルス幅dは、それより以前
に印加される維持パルスのパルス幅に比し短くしてい
る。
【0044】なお、図3においては、維持放電期間にお
いて印加するパルス幅の短い維持パルスをIPyjとして
行電極Y1 〜Yn に印加しているが、これに限らず、最
後に印加される維持パルスが行電極X1 〜Xn に加わる
ように維持放電期間が設定された場合は、行電極X1 〜
Xn における最後に印加される維持パルスのパルス幅
を、それより以前に各行電極に印加される維持パルスの
パルス幅に比し短くするようにしても良い。かかる維持
放電期間の最後の維持パルスIPyjを印加すると同時
に、列電極D1 〜Dm に上記維持パルスと同極性のアド
レスパルスAPを印加する。
【0045】このように、維持放電期間の最後におい
て、上記の幅の短い維持パルスIPyj及びアドレスパル
スAPを印加すると、図3の区間(B)において、図5
(b)の壁電荷状態となっている画素セル(点灯画素セ
ル)では、放電が生じるが、維持パルスIPyjのパルス
幅が短いためすぐに放電が終了し、よって、行電極X1
〜Xn 、Y1 〜Yn 上にはほとんど壁電荷が形成されな
い。また、列電極D1 〜Dm には、アドレスパルスAP
の印加により微弱な放電電流が流れ、微量の壁電荷が形
成される。
【0046】つまり、図5(b)の如き壁電荷形成状態
となっている画素セルは、図3の区間(C)にわたり、
その形成されている壁電荷を図5(c)の如く維持しつ
つ、維持パルスIPx 及びIPy が印加される度に放電
励起したのち、維持放電期間の最後において、図5
(d)の状態となるのである。
【0047】一方、図4(b)に如き壁電荷形成状態と
なっている画素セルは、維持放電期間において上記維持
パルスIPx 、IPy 及びアドレスパルスAPが印加さ
れても、その形成されている壁電荷の量が微量であるた
め放電励起しない。それ故、かかる画素セルでは、この
図4(b)の如き壁電荷の状態は、図4(c)の如くそ
のまま維持され、維持放電期間の最後において、図4
(d)の状態となるのである。
【0048】以上の如く、かかる駆動方法によれば、上
記維持放電期間が終了した際にPDP11の各画素セル
の行電極X1 〜Xn 、Y1 〜Yn 及び列電極D1 〜Dm
上の壁電荷の状態は、図4(d)及び、図5(d)にて
示されるが如くほぼ等しくなり、点灯画素と消灯画素の
画素セルに残留する壁電荷の状態をほぼ均一とすること
ができる。よって、次の一斉リセット期間において各画
素セルに蓄積される壁電荷はほぼ等しくなり、供給され
る画素データに対応した正確な表示画像を得ることがで
きる。
【0049】尚、上述の維持放電期間の最後における幅
の短い維持パルスIPyjとアドレスパルスAPの印加に
よって生じる画素セル(点灯画素セル)の壁電荷状態
は、最後に印加される維持パルスIPyjのパルス幅によ
り大きく左右されるが、パネル毎に放電開始時間、放電
強度等が異なるので、パネル毎の最適化に対してそのパ
ルス幅の調整は非常に微妙なものとなる。そこで、最後
に印加される維持パルスIPyjの直前に印加される維持
パルスIPxjのパルス幅及び/又は維持パルスIPxjの
終了時点から維持パルスIPyjの開始時点までの間隔
(図3中b)を調整できるようにして、パネル毎の最適
化を図るようにしても良い。
【0050】
【発明の効果】本発明は以上のように構成したため、維
持放電期間において印加される最後の放電維持パルスの
パルス幅を、その前に印加される放電維持パルスより短
く設定するか、又は、発生タイミングを調整し、最後に
印加される放電維持パルスと同時に列電極にアドレスパ
ルスを印加して行電極対及び列電極間に放電を生じさせ
るようにしたので、維持放電期間終了時において、点灯
画素と消灯画素の画素セルに残留する壁電荷の状態をほ
ぼ均一にすることができ、次のアドレス期間におけるア
ドレス動作が安定し、PDPの正確な発光表示がなされ
る。
【図面の簡単な説明】
【図1】本発明による駆動方法にてパネル駆動を行う駆
動装置を備えたプラズマディスプレイ装置の構成を示す
図である。
【図2】本発明による駆動方法にて駆動されるプラズマ
ディスプレイパネルの構造を示す図である。
【図3】本発明の駆動方法にてパネル駆動を行う際にプ
ラズマディスプレイパネルに印加される各種パルスの印
加タイミングを示す図である。
【図4】本発明による駆動方法にて駆動されるプラズマ
ディスプレイパネルの壁電荷形成状態を示す図である。
【図5】本発明による駆動方法にて駆動されるプラズマ
ディスプレイパネルの壁電荷形成状態を示す図である。
【図6】従来のプラズマディスプレイ装置の概略構成を
示す図である。
【図7】従来のプラズマディスプレイ装置を駆動する各
駆動パルスの印加タイミングを示す図である。
【図8】従来のプラズマディスプレイパネルの壁電荷形
成状態を示す図である。
【図9】従来のプラズマディスプレイパネルの壁電荷形
成状態を示す図である。
【符号の説明】
1・・・・・同期分離回路 2・・・・・タイミングパルス発生回路 3・・・・・A/D変換器 4・・・・・フレームメモリ 5・・・・・メモリ制御回路 6・・・・・出力処理回路 7・・・・・読出しタイミング信号発生回路 10・・・・行電極駆動パルス発生回路 11・・・・PDP(プラズマディスプレイ) 12・・・・画素データパルス発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−191626(JP,A) 特開 平8−212930(JP,A) 特開 平8−160910(JP,A) 特開 平5−143016(JP,A) (58)調査した分野(Int.Cl.7,DB名) G09G 3/28 G09G 3/20 623 G09G 3/20 624 H04N 5/66 101

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】複数の行電極対と、前記行電極対に交差し
    て配列された複数の列電極と、前記行電極対と前記列電
    極との各交差部に形成された画素セルと、を備えたプラ
    ズマディスプレイパネルを、前記行電極対間にリセット
    パルスを印加することにより全ての前記画素セル内に壁
    電荷を形成させる一斉リセット期間と、前記行電極対の
    一方に走査パルスを印加すると共に前記列電極に画素デ
    ータパルスを印加することにより選択的に前記画素セル
    内の壁電荷を消去するアドレス期間と、前記行電極対に
    交互に放電維持パルスを印加することにより壁電荷が存
    在する前記画素セルのみを繰り返し放電発光させる維持
    放電期間と、によって駆動するプラズマディスプレイパ
    ネルの駆動方法であって、 前記維持放電期間において最後に印加される前記放電維
    持パルスのパルス幅をその前に印加される放電維持パル
    スのパルス幅に比して短くすると共に、前記最後に印加
    される前記放電維持パルスと同時に全ての前記列電極に
    アドレスパルスを印加することを特徴とするプラズマデ
    ィスプレイパネルの駆動方法。
  2. 【請求項2】前記アドレスパルスは、前記放電維持パル
    スと同極性であることを特徴とする請求項1記載のプラ
    ズマディスプレイパネルの駆動方法。
  3. 【請求項3】前記放電維持期間において、前記最後に印
    加される放電維持パルスの直前に印加される放電維持パ
    ルスのパルス幅及び前記最後に印加される放電維持パル
    スの直前に印加される放電維持パルスの終了から前記最
    後に印加される放電維持パルスの開始までの間隔が調整
    可能であることを特徴とする請求項1又は2記載のプラ
    ズマディスプレイパネルの駆動方法。
  4. 【請求項4】前記リセットパルスは、前記放電維持パル
    スに比して立上がり時間又は立ち下がり時間が長いこと
    を特徴とする請求項1乃至3のいずれか1に記載のプラ
    ズマディスプレイパネルの駆動方法。
  5. 【請求項5】前記一斉リセット期間において、全ての前
    記行電極対間に前記リセットパルスを印加した直後に、
    再び全ての前記行電極対にリセットパルスを印加するこ
    とを特徴とする請求項又は記載のプラズマディスプ
    レイパネルの駆動方法。
  6. 【請求項6】前記アドレス期間において、前記走査パル
    スの直前に行電極対にプライミングパルスを印加するこ
    とを特徴とする請求項1に記載のプラズマディスプレイ
    パネルの駆動方法。
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