JP3524323B2 - プラズマディスプレイパネルの駆動装置 - Google Patents

プラズマディスプレイパネルの駆動装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（ＰＤＰ）の駆動装置
に関する。
【０００２】
【従来の技術】本出願人は、先に特願平７−９０９７７
号の出願にてアドレスマージンが大幅に改善され、誤放
電のない正確な発光表示を得ることができるＰＤＰの駆
動方法を提案している。図１３は、かかる駆動方法を実
施するための装置の概略を、図１４は、パネル駆動を行
う駆動装置を備えたプラズマディスプレイ装置の構成
を、それぞれ示している。又、図１５はＰＤＰに印加さ
れた各種パルスの印加タイミングを示している。上記図
１３において、同期分離回路１は、供給された入カビデ
オ信号中から水平及び垂直同期信号を抽出してこれらを
タイミングパルス発生回路２に供給する。タイミングパ
ルス発生回路２は、これら抽出された水平及び垂直同期
信号に基づいた抽出同期信号タイミングパルスを発生し
てこれをＡ／Ｄ変換器３、メモリ制御回路５及び読出タ
イミング信号発生回路７のそれぞれに供給する。Ａ／Ｄ
変換器３は、上記抽出同期信号タイミングパルスに同期
して入カビテオ信号を１画素毎に対応したデジタル画素
データに変換し、これをフレームメモリ４に供給する。
又、メモリ制御回路５は、上記抽出同期信号タイミング
パルスに同期した書込信号及び読出信号を上記フレーム
メモリ４に供給する。
【０００３】上記フレームメモリ４は、かかる書込信号
に応じて、Ａ／Ｄ変換器３から供給された各画素テータ
を順次取り込む。又、フレームメモリ４は、かかる読出
信号に応じて、このフレームメモリ４内に記億されてい
る画素データを順次読み出して次段の出力処理回路６へ
供給する。上記読出夕イミング信号発生回路７は、放電
発光動作を制御するための各種タイミング信号を発生し
てこれらを行電極駆動パルス発生回路１０及び出力処理
回路６のそれぞれに供給する。上記出力処理回路６は、
上記読出タイミング信号発生回路７からのタイミング信
号に同期させて、上記フレームメモリ４から供給された
画素データを画素データパルス発生回路１２に供給す
る。
【０００４】上記画素データパルス発生回路１２は、上
記出力処理回路６から供給される各画素データに応じた
画素データパルスＤＰを発生して上記ＰＤＰ（プラズマ
ディスプレイパネル）１１の列電極Ｄ1 〜Ｄm に印加す
る。上記行電極駆動パルス発生回路１０は、上記ＰＤＰ
１１の全ての行電極対間に強制的に放電を励起せしめて
後述する放電空間に荷電粒子を発生させるためのリセッ
トパルスＲＰX 及びＲＰY と、上記荷電粒子を再形成さ
せるためのプライミングパルスＰＰと、画素データ書き
込みのための走査パルスＳＰと、放電発光を維持するた
めの維持パルスＩＰX 、ＩＰY と、壁電荷を消去させる
ための消去パルスＥＰと、をそれぞれ発生して、これら
各パルスを上記読出タイミング信号発生回路７から供給
された各種のタイミング信号に応じたタイミングにてＰ
ＤＰ１１の行電極Ｘ1 〜Ｘn 及びＹ1 〜Ｙn に印加す
る。
【０００５】図１４は、かかるＰＤＰ１１の構造を示す
図である。この図１４において、表示面である前面ガラ
ス基板１１０の内面（後述する背面ガラス基板１１３と
対向する面）には、互いに対となるように行電極Ｙ1 〜
Ｙn 及び行電極Ｘ1 〜Ｘn がそれぞれ形成されている。
これら行電極は、誘電体層１１１にて被覆されている。
かかる誘電体層１１１には、ＭｇＯ（酸化マグネシウ
ム）層１１２が蒸着されている。ＭｇＯ層１１２と背面
ガラス基板１１３との間には、放電空間１１４が形成さ
れている。背面ガラス基板１１３には、蛍光体が塗布さ
れた列電極Ｄ1 〜Ｄm が形成されている。尚、上記行電
極Ｙ1 〜Ｙn 及び行電極Ｘ1 〜Ｘn は、Ｘ及びＹなる一
対にて画像の１行を形成するようになっており、この１
行分の行電極対Ｘi 、Ｙi (i=1、2、3、・・・・n) と、１つの
列電極Ｄj (j=1、2、3、・・・・m) と、が交差（上面から見
て）する部分に、１つの画素セルＰi,j が形成される。
【０００６】次に、上述したように構成されるプラズマ
ディスプレイ装置にて実施されるマトリクス方式プラズ
マディスプレイパネルの駆動方法について簡単に説明す
る。図１５は、かかる駆動方法によりパネル駆動を行う
際に、上記ＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。この図１５において、先ず、
行電極駆動パルス発生回路１０は、正電圧の第一のリセ
ットパルスＲＰX を全ての行電極Ｘ1 〜Ｘn に印加する
と同時に、負電圧の第二のリセットパルスＲＰY を行電
極Ｙ1 〜Ｙn のそれぞれに印加する。かかるリセットパ
ルスＲＰX 、ＲＰY の印加によりＰＤＰ１１の全ての行
電極対間に放電が励起されて、全画素セルＰi,j の放電
空間１１４内に荷電粒子が発生する。この放電終息後、
全画素セルＰi,j の誘電体層１１１には一様に所定量の
壁電荷が形成される（一斉リセット期間）。
【０００７】次に、画素データパルス発生回路１２は、
各行毎の画素データに対応した正電圧の画素データパル
スＤＰ1 〜ＤＰn を、列電極Ｄ1 〜Ｄm に順次印加す
る。この際、行電極駆動パルス発生回路１０は、上記画
素データパルスＤＰ1 〜ＤＰnの各印加タイミングに同
期して、小なるパルス幅の走査パルスＳＰを行電極Ｙ1
〜Ｙnへ順次印加する。ここで、行電極駆動パルス発生
回路１０は、かかる走査パルスＳＰを各行電極Ｙ1 〜Ｙ
n のそれぞれに印加する直前に、図１５にて示されるが
如き正電圧のプライミングパルスＰＰを行電極Ｙ1 〜Ｙ
n のそれぞれに印加するのである。
【０００８】かかるプライミングパルスＰＰの印加によ
り、上記一斉リセットにて得られて時間経過と共に減少
してしまった荷電粒子が、放電空間１１４内に再形成さ
れる。よって、放電空間１１４内に所望量の荷電粒子が
存在するうちに、上記走査パルスＳＰの印加による画素
データ書き込みが為されるのである。例えば、画素デー
タの内容が論理「０」である場合には、走査パルスＳＰ
とともに画素データパルスＤＰが同時印加されるので、
画素セル内部に形成されている壁電荷は消滅する。一
方、画素データの内容が論理「１」である場合には、走
査パルスＳＰのみが印加されるので放電が生じず、その
画素セル内部に形成されている璧電荷はそのまま保持さ
れる。つまり、かかる走査パルスＳＰとは、画素セル内
に形成されている壁電荷を画素データに応じて選択的に
消去せしめるためのトリガとなる選択消去パルスといえ
るのである（アドレス期間）。
【０００９】次に、行電極駆動パルス発生回路１０は、
正電圧の維持パルスＩＰX を連続して行電極Ｘ1 〜Ｘn
のそれぞれに印加すると共に、かかる維持パルスＩＰX
の印加タイミングとは、ずれたタイミングにて正電圧の
維持パルスＩＰY を連続して行電極のそれぞれに印加す
る。かかる維持パルスＩＰX 、ＩＰY が連続して印加さ
れている期間に亙り、上記壁電荷が残留したままとなっ
ている画素セルのみが放電発光を維持する（維持放電期
間）。
【００１０】次に、行電極駆動パルス発生回路１０は、
消去パルスＥＰを行電極Ｘ1 〜Ｘnそれぞれに印加する
ことにより、上記壁電荷を消去せしめる（壁電荷消去期
間）。以上の如く、かかるプラズマディスプレイパネル
の駆動方法においては、全行電極に一斉にリセットパル
スを印加して一斉リセットを実行した後に、放電空間１
１４内の荷電粒子を再形成させるためのプライミングパ
ルス及び画素データ書き込みのための走査パルスを連続
印加して各行毎に画素データの書き込みを行うようにし
ている。
【００１１】従って、このプライミングパルスによる荷
電粒子の再形成から画素データの書き込みが実施される
までの時間は全ての行において同一の短時間となる。よ
って、全ての行において、放電空間１１４内に所望量の
荷電粒子が存在する間に、上記走査パルスＳＰの印加に
よる画素データ書き込みが為されるので、画素データの
書き込みが正確に為されるようになるのである。
【００１２】かかる図１５で示す例においては、Ｘ、Ｙ
なる一対の行電極のうち、Ｙ電極に正電圧のプライミン
グパルスＰＰ、続いて負電圧の走査パルスＳＰを印加し
てこれらを行毎にスキャンするようにしている。
【００１３】
【発明が解決しようとする課題】ところで、上述の駆動
方法では、行電極対側では極性の異なる２つのパルスを
走査することとなるが、行電極対側のドライバにＩＣを
使用しようとしても、汎用ＩＣでは、単極の１つのパル
スしか走査することができない。すなわち、上記駆動方
法では、行電極対側では極性の異なる２つのパルスを走
査することとなるが、行電極対側のドライバーに汎用Ｉ
Ｃを使用しようとしても極性の異なる２つのパルスを走
査することのできる汎用ＩＣは、現在のところ知られて
はいない。
【００１４】更に、行電極対数（ライン数）を増やした
り、表示の階調数を増やして画面を高精細化しようとす
ると、スキャンレート（アドレス書き込みサイクル）を
短くしなけれはならない。例えば、ＨＤＴＶ（ハイビジ
ョン）のように１画面のライン数が１０００行、表示の
階調数を２５６階調（８ビットの画素データ）の表示に
しようとすると、スキャンレートを約２μｓ（マイクロ
秒：１０-6秒）程度にする必要がある。しかしながら、
行電極対数（ライン数）を増やしたり、表示の階調数を
増やすことにより、画面を高精細化すべく、スキャンレ
ートを短くすると、上述したような従来の駆動方法では
誤放電が生じ易く、この結果、安定な表示動作が困難に
なる。本発明は、上述のような事情に鑑みて創案された
もので、先ず、安価な汎用ＩＣを使用可能とする事を目
的とする。更には、誤放電のない安定した高精細表示、
高画質表示をすることができるプラズマディスプレイパ
ネルの駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係るプラズマデ
ィスプレイパネルの駆動装置は、以下の特徴を有するも
のである。第１には、複数の行電極対と、この行電極対
に交差して配列された複数の列電極と、前記各行電極対
のうちの一方の行電極群を駆動する第一の行電極駆動回
路と、前記各行電極対のうちの他方の行電極群を駆動す
る第二の行電極駆動回路と、前記列電極を駆動する列電
極駆動回路とを有し、前記行電極対に走査パルスを印加
するとともに前記列電極に画素データパルスを印加し、
且つ、前記走査パルスを印加する直前に前記走査パルス
の極性とは逆極性のプライミングパルスを印加して画素
データに応じて点灯画素及び消灯画素を選択するアドレ
ス期間と、前記行電極対に交互に放電維待パルスを印加
して点灯画素及び消灯画素を維持する維持放電期間とを
用いて表示を行うプラズマディスプレイパネルの駆動装
置であって、前記第一の行電極駆動回路は、ドライバＩ
Ｃと、このドライバＩＣの電源と、このドライバＩＣの
電源にオフセット電圧を印加するオフセット電圧印加手
段とを備え、前記アドレス期間に、所定極性にオフセッ
トさせることにより、走査パルス及び前記走査パルスと
は極性が逆特性のプライミングパルスを出力することを
特徴とする。第２には、前述のプラズマディスプレイパ
ネルの駆動装置において、前記オフセット電圧印加手段
は、付加パルスによって変調されたオフセット電圧を前
記ドライバＩＣの電源に印加するものであることを特徴
とする。第３には、前述のプラズマディスプレイパネル
の駆動装置において、前記第二の行電極駆動回路は、前
記第一の行電極駆動回路が出力するプライミングパルス
とは逆極性のプライミングパルスを、前記第一の行電極
駆動回路が出力するプライミングパルスと同時に出力す
ることを特徴とする。第４には、前述のプラズマディス
プレイパネルの駆動装置において、前記第一の行電極駆
動回路を２つの行電極群の分け、前記２つの行電極群に
それぞれ対応した第一のドライバＩＣ及び第二のドライ
バＩＣと、これら第一のドライバＩＣ及び第二のドライ
バＩＣにそれぞれ電源電圧を供給する第一のＩＣ電源及
び第二のＩＣ電源と、これら第一のＩＣ電源及び第二の
ＩＣ電源にそれぞれ第一の付加パルス及び第二の付加パ
ルスによって変調されたオフセット電圧を印加する第一
のオフセット電圧発生手段及び第二のオフセット電圧発
生手段とを有し、前記第一のドライバＩＣ及び第二のド
ライバＩＣは、それぞれ前記アドレス期間に、所定極性
にオフセットさせることにより、走査パルス及び前記走
査パルスとは極性が逆特性のプライミングパルスを出力
することを特徴とする。第５には、前述のプラズマディ
スプレイパネルの駆動装置において、前記２つの行電極
群の、一方の行電極群の走査パルスの印加期間が他方の
行電極群のプライミングパルスの印加期間と重なるよう
にしたことを特徴とする。第６には、前述のプラズマデ
ィスプレイパネルの駆動装置において、前記第一の付加
パルス及び第二の付加パルスによって変調された期間
が、走査パルスに対応し、且つプライミングパルスの印
加期間と重ならないことを特徴とする。第７には、前述
のプラズマディスプレイパネルの駆動装置において、前
記複数の列電極を上下に２つの列電極群に分割したこと
を特徴とする。第８には、前述のプラズマディスプレイ
パネルの駆動装置において、記アドレス期間において、
走査パルスの終了後の行電極は、所定極性とは逆極性に
オフセットされていることを特徴とする。第９には、前
述のプラズマディスプレイパネルの駆動装置において、
前記他方の行電極群のそれぞれと対になる前記複数の行
電極対の他方の行電極群に、画素データパルスと同極性
のパルスを前記一方の行電極群の走査パルスの印加期間
と重なるように印加することを特徴とする。
【００１６】本発明に係るプラズマディスプレイパネル
の駆動装置は、上述したように、第一の行電極駆動回路
に、ドライバＩＣと、ドライバＩＣの電源と、ドライバ
ＩＣの電源にオフセット電圧を付加するオフセット電圧
付加手段とを設け、アドレス期間において、所定極性に
オフセットさせることにより、走査パルス及び走査パル
スとは極性が逆特性のプライミングパルスを出力するよ
うにしたので、汎用スキャンドライバーＩＣを用いて低
コストで誤放電のない安定した表示動作を行うことが可
能になる。
【００１７】尚、上記オフセット電圧印加手段は、ドラ
イバＩＣの電源に、付加パルスによって変調されたオフ
セット電圧を印加するように構成しても良く、更に、第
二の行電極駆動回路は、第一の行電極駆動回路が出カす
るプライミングパルスとは逆極性のプライミングパルス
を、第一の行電極駆動回路が出力するプライミングパル
スと同時に出力するように構成することもできる。この
ように構成することにより、いずれの場合であっても、
汎用スキャンドライバーＩＣを用いて低コストで誤放電
のない安定した表示動作を行うことが可能になる。
【００１８】又、本発明に係るプラズマディスプレイパ
ネルの駆動装置は、前記第一の行電極駆動回路を２つの
行電極群の分け、前記２つの行電極群にそれぞれ対応し
た第一のドライバＩＣ及び第二のドライバＩＣと、これ
ら第一のドライバＩＣ及び第二のドライバＩＣにそれぞ
れ電源電圧を供給する第一のＩＣ電源及び第二のＩＣ電
源と、これら第一のＩＣ電源及び第二のＩＣ電源にそれ
ぞれ第一の付加パルス及び第二の付加パルスによって変
調されたオフセット電圧を印加する第一のオフセット電
圧発生手段及び第二のオフセット電圧発生手段とを有
し、前記第一のドライバＩＣ及び第二のドライバＩＣ
は、それぞれ前記アドレス期間に、所定極性にオフセッ
トさせることにより、走査パルス及び前記走査パルスと
は極性が逆特性のプライミングパルスを出力する。特
に、一方の行電極群の走査パルスの印加期間が他方の行
電極群のプライミングパルスの印加期間と重なるように
している。
【００１９】このようなプラズマディスプレイパネルの
駆動装置は、上述のように構成されるため、誤放電のな
い安定した表示動作を行うことが可能になる。しかも、
行電極対数（ライン数）を増やしたり、表示の階調数を
増やすことにより、画面を高精細化すべく、スキャンレ
ートを短くした場合でも、誤放電が生じ難く、この結
果、安定な表示動作が可能になる。
【００２０】更に、前記２つの行電極群にそれぞれ対応
した第一のドライバＩＣ及び第二のドライバＩＣと、こ
れら第一のドライバＩＣ及び第二のドライバＩＣにそれ
ぞれ電源電圧を供給する第一のＩＣ電源及び第二のＩＣ
電源と、第一のＩＣ電源及び第二のＩＣ電源にそれぞれ
第一の付加パルス及び第二の付加パルスによって変調さ
れたオフセット電圧を印加する第一のオフセット電圧発
生手段及び第二のオフセット電圧発生手段とを設け、第
一のドライバＩＣ及び第二のドライバＩＣは、それぞれ
所定極性とは逆極性にオフセットされたプライミングパ
ルス及び走査パルスを行電極群に供給するように構成す
る事もできる。
【００２１】このように構成すれば、汎用スキャンドラ
イバーＩＣを用いて低コストで誤放電のない安定した表
示動作を行うことが可能になるとともに、誤放電のない
安定した表示動作を行うことが可能になる。しかも、行
電極対数（ライン数）を増やしたり、表示の階調数を増
やすことにより、画面を高精細化すべく、スキャンレー
トを短くした場合でも、誤放電が生じ難く、この結果、
安定な表示動作が可能になる。
【００２２】又、第一の付加パルス及び第二の付加パル
スによって変調された期間が、走査パルスに対応し、且
つプライミングパルスの印加期間と重ならないように構
成することができる。更に、複数の列電極を上下に２つ
の列電極群に分割することもできる。更には、アドレス
期間において、走査パルスの終了後の行電極は、所定極
性とは逆極性にオフセットされているように構成するこ
ともできる。
【００２３】これらいずれのように構成しても、上述し
たプラズマディスプレイパネルの駆動装置と同様、汎用
スキャンドライバーＩＣを用いて低コストで誤放電のな
い安定した表示動作を行うことが可能になり、画面を高
精細化すべく、スキャンレートを短くした場合でも、誤
放電が生じ難く、安定な表示動作が可能になる。
【００２４】更に、前記他方の行電極群のそれぞれと対
になる前記複数の行電極対の他方の行電極群に、画素デ
ータパルスと同極性のパルスを前記一方の行電極群の走
査パルスの印加期間と重なるように印加するように構成
することもできる。このように構成することにより、や
はり汎用スキャンドライバーＩＣを用いて低コストで誤
放電のない安定した表示動作を行うことが可能になり、
画面を高精細化すべく、スキャンレートを短くした場合
でも、誤放電が生じ難く、安定な表示動作が可能にな
る。
【００２５】
【発明の実施の形態】次に、本発明の実施の各形態例に
ついて、図面を参照しつつ説明する。 （第１の実施の形態）図６は、本発明に係るプラズマデ
ィスプレイパネルの駆動装置で駆動される３電極構造の
反射型ＡＣＰＤＰの構造を示す図である。図示の反射型
ＡＣＰＤＰは、放電空間２７を介して対向配置された一
対のガラス基板２１、２２の表示面側のガラス基板２１
の内面に互いに平行に隣接配値された一対の行電極（維
持電極）Ｘ，Ｙと、これら行電極Ｘ，Ｙを覆う壁電荷形
成用の誘電体層２５と、この誘電体層２５を覆うMgO か
ら成る保護層２６とを備える。尚、上記行電極Ｘ，Y
は、それぞれ幅の広い帯状の透明導電膜から成る透明電
極２４と、その導電性を補うために積層された幅の狭い
帯状の金属膜から成るバス電極（金属電極) ２３とから
構成されている。
【００２６】一方、背面側のガラス基板２２の内面上に
は、上記行電極Ｘ、Ｙと交差する方向に、放電空間２７
を区画する障壁３０が、これら各障壁３０間のガラス基
板２２上には、行電極Ｘ、Ｙと交差する方向に配列され
た列電極（アドレス電極）Ａ及び各列電極と障壁３０と
の側面を覆う所定の発光色の蛍光体層２８が、それぞれ
設けられている。そして、放電空間２７にはネオンに少
量のキセノンを混合した放電ガスが封入されている。上
記の列電極及び行電極対の各交点において放電セル（画
素）が形成される。
【００２７】次に、上述したようなACPDPを駆動させる
ための本発明に係る駆動装置について説明する。図１
は、本発明の第１の実施の形態による駆動装置の概要を
示す図である。図２は、この第１の実施の形態によるＰ
ＤＰの駆動装置のアドレス期間における駆動信号波形を
示す図である。図１（ａ）において、アドレスドライバ
１０１は、入力される画素データに応じた画素データパ
ルスを各列電極Ｄ1 〜Ｄm に印加する。行電極対の一方
を構成する行電極Ｙ1 〜Ｙn を駆動するＹ電極ドライバ
１０２は、単極の１つのパルスしか走査できない汎用の
スキャンドライバーＩＣから成り、ＰＤＰの全ての行電
極対間に強制的に放電を励起せしめて後述する放電空問
に荷電粒子を発生させるためのリセットパルスＲＰY
と、上記荷電粒子を再形成させるためのプライミングパ
ルスＰＰと、画素データ書き込みのための走査パルスＳ
Ｐと、放電発光を維維持するための維持パルスＩＰｙ
と、壁電荷を消去させるための消去パルスＥＰとを、入
力される各タイミング信号に応じて行電極Ｙ1 〜Ｙn に
印加する。行電極対の他方を構成する行電極Ｘ1 〜Ｘn
を駆動するＸ電極ドライバ１０３は、単極の１つのパル
スしか走査できない汎用のスキャンドライバーＩＣから
成り、ＰＤＰの全ての行電極対間に強制的に放電を励起
せしめて後述する放電空間に荷電粒子を発生させるため
のリセットパルスＲＰX と、放電発光を維持するための
維持パルスＩＰx とを、入力される各タイミング信号に
応じて行電極Ｘ1 〜Ｘn に印加する。
【００２８】Ｙ電極ドライバ１０２のハイ側の電源端子
ＶH 、ロー側の電源端子ＶL は、それぞれ第一の電源１
０４のハイ側、ロー側に接続されている。第一の電源１
０４は、電圧Ｖ1 のフローティング電源である。オフセ
ット電源１０５は、ロー側がグランド電位となつている
電圧Ｖ2 の第二の電源と、ハイ側が第二の電源のハイ側
に接続された電圧Ｖ3 の第三の電源と、第一の端子が第
二の電源のハイ側に接続された第一のスイッチング素子
Ｓ1 と、第一のスイッチング素子Ｓ1 の第二の端子に接
続された第三の端子と第三の電源のロー側に接続された
第四の端子を有する第二のスイッチング素子Ｓ2 と、か
ら構成され、第一のスイッチング素子Ｓ1 の第二の端子
と第二のスイッチング素子Ｓ2 の第三の端子との接続点
が第一の電源１０４のハイ側に接続されている。
【００２９】次に図２を参照して、動作を説明する。図
２（ａ）は、第一の電源１０４の電源電圧を示す。アド
レス期間になると、第一のスイッチング素子Ｓ1 と第二
のスイッチング素子Ｓ1 は、入力される付加パルスによ
って所定周期で文互にオン、オフされ、オフセット電源
１０５は、図２（ｂ）に示すような付加パルスによって
変調されたオフセット電圧を出力する。このオフセット
電圧は、第一のスイッチング素子Ｓ1 がオンで第二のス
イッチング素子Ｓ2 がオフの場合にＶ2 となり、第一の
スイッチング素子Ｓ1 がオフで第二のスイッチング素子
Ｓ2 がオンの場合にＶ2 −Ｖ3 となる。
【００３０】このオフセット電圧は、第一の電源１０４
のハイ側に印加され、結果としてＹ電極ドライバ１０２
のハイ側の電源端子ＶH 、ロー側の電源端子ＶL には、
図２（ｃ）で示す電圧が供給される。すなわち、電源端
子ＶH がＶ2 である（ＶH ＝Ｖ2）場合、電源端子ＶL
がＶ2 −Ｖ1 となり（ＶL ＝Ｖ2 −Ｖ1 ）、電源端子Ｖ
H がＶ2 −Ｖ3 である（ＶH ＝Ｖ2 −Ｖ3 ）場合、電源
端子ＶL がＶ2 −Ｖ1−Ｖ3 となる（ＶL ＝Ｖ2 −Ｖ1
−Ｖ3 ）。
【００３１】ここで、Ｙ電極ドライバ１０２に図２
（ｄ）、図２（ｅ）に示すプライミングパルス及び走査
パルスを発生させるためのタイミング信号を、上記付加
パルスに同期して入力させると、Ｙ電極ドライバ１０２
うちの図示しないスイッチング素子がオン、オフし、図
２（ｇ）、図２（ｈ）に示すように、行電極Ｙi 、行電
極Ｙi+1 に、それぞれ負極性にオフセッ卜されたプライ
ミングパルスＰＰ及び走査パルスＳＰをそれぞれ出力す
る。プライミングパルスＰＰのグランド電位からの電位
は、Ｖ2 となり、走査パルスＳＰのグランド電位からの
電位は、Ｖ2 −Ｖ1 −Ｖ3 となる。このようにして、汎
用スキャンドライバーＩＣを用いて、極性の異なる２つ
のスキャンするパルス（プライミングパルス及び走査パ
ルス）を発生させることが可能となる。そして、図２
（Ｊ）に示すように走査パルスＳＰと同時に画素データ
パルスＤＰが列電極Ｄ1 〜Ｄm に印加される。
【００３２】尚、各行電極Ｙ1 〜Ｙn には、走査パルス
ＳＰの印加終了後，所定の正電圧（Ｖ2 又はＶ2 −Ｖ3
）がアドレス期間中、印加される。これは、他の行電
極の走査により誤放電が生じるのを防止するためであ
る。又、Ｘ電極ドライバ１０３には、アドレス期間中、
図２（ｆ）に示すように、入力信号が印加されないの
で、行電極Ｘ1 〜Ｘn は、グランド電位のままとなって
いる。
【００３３】（第２の実施の形態）次に、第２の実施の
形態について、図１（ｂ）及び図３を参照して説明す
る。図１（ｂ）において、アドレスドライバ１０１は、
入力される画素データに応じた画素データパルスを各列
電極Ｄ1 〜Ｄm に印加する。行電極対の一方を構成する
行電極Ｙ1 〜Ｙn を駆動するＹ電極ドライバ１０２は、
単極の１つのパルスしか走査できない汎用のスキャンド
ライバーＩＣから成り、ＰＤＰの全ての行電極対間に強
制的に放電を励起せしめて後述する放電空間に荷電粒子
を発生させるためのリセットパルスＲＰY と、上記荷電
粒子を再形成させるためのプライミングパルスＰＰY
と、画素データ書き込みのための走査パルスＳＰと、放
電発光を維持するための維持パルスＩＰY と、壁電荷を
消去させるための消去パルスＥＰとを、入力される各タ
イミング信号に応じて行電極Ｙ1 〜Ｙn に印加する。行
電極対の他方を構成する行電極Ｘ1 〜Ｘn を駆動するＸ
電極ドライバ１０３は、単極の１つのパルスしか走査で
きない汎用のスキャンドライバーＩＣから成り、ＰＤＰ
の全ての行電極対間に強制的に放電を励起せしめて後述
する放電空間に荷電粒子を発生させるためのリセットパ
ルスＲＰX と、上記荷電粒子を再形成させるためのプラ
イミングパルスＰＰX と、放電発光を維持するための維
持パルスＩＰXを入力される各タイミング信号に応じて
行電極Ｘ1 〜Ｘn に印加する。
【００３４】Ｙ電極ドライバ１０２のハイ側の電源端子
ＶH 、ロー側の電源端子ＶL は、それぞれ第一の電源１
０４のハイ側、ロー側に接続されている。第一の電源１
０４は、電圧Ｖ1 のフローティング電源である。オフセ
ット電源１０５は、ロー側がグランド電位となっている
電圧Ｖ2 の第二の電源と、第一の端子が第二の電源のハ
イ側に接続されたスイッチング素子Ｓ1 とからなり、第
一のスイッチング素子Ｓ1 の第二の端子が第一の電源１
０４のハイ側に接続されている。
【００３５】次に、図３を参照して、動作を説明する。
図３（ａ）は、第一の電源１０４の電源電圧を示す。ア
ドレス期間になると、第一のスイッチング素子Ｓ1 がオ
ンされ、オフセット電源１０６は、図３（ｂ）に示すよ
うなオフセット電圧を出力する。このオフセット電圧
は、Ｖ2 となる。
【００３６】上記オフセット電圧は、第一の電源１０４
のハイ側に印加され、結果として、Y 電極ドライバ１０
２のハイ側の電源端子ＶH 、ロー側の電源端子ＶL に
は、図３（ｃ）で示す電圧が供給される。すなわち、ア
ドレス期間において電源端子ＶH がＶ2 となり（VH＝V
２）、電源端子ＶL がＶ2 −Ｖ1 となる（ ＶL ＝Ｖ2
−Ｖ1）。
【００３７】ここで、Ｙ電極ドライバ１０２に図３
（ｄ）、図３（ｆ）に示すプライミングパルスＰＰy 、
走査パルスＳＰを発生させるためのタイミング信号を入
力させると、Ｙ電極ドライバ１０２うちの図示しないス
イッチング素子がオン、オフして、図３（ｈ）、図３
（ｊ）に示すように行電極Ｙi 、行電極Ｙi ＋１に負極
性にオフセットされたプライミングパルスＰＰｙ、走査
パルスＳＰをそれぞれ出力する。プライミングパルスＰ
Ｐｙのグランド電位からの電位は、Ｖ2 となり、走査パ
ルスＳＰのグランド電位からの電位は、Ｖ2 −Ｖ1 とな
る。このようにして、汎用スキャンドライバーＩＣを用
いて、極性の異なる２つのスキャンするパルス（プライ
ミングパルス及び走査パルス）を発生させることが可能
となる。そして、図３（l ）に示すように走査パルスＳ
Ｐと同時に画素データパルスDPが列電極Ｄ1 〜Ｄmに印
加される。
【００３８】一方、X 電極ドライバ１０３に図３
（ｅ）、図３（ｇ）に示すプライミングパルスＰＰｘを
発生させるためのタイミング信号を入力させると、Ｘ電
極ドライバ１０３うちの図示せぬスイッチング素子がオ
ン、オフして、図３（ｉ）、図３（ｋ）に示すように行
電極Ｙi 、行電極Ｙi ＋１のプライミングパルスＰＰｙ
と同時に行電極Xi、行電極Xi＋１に負極性のプライミン
グパルスＰＰｘをそれぞれ出力する。
【００３９】各行電極Ｙ1 〜Y ｎには、走査パルスＳＰ
の印加終了後所定の正電圧(V2)がアドレス期間中、印加
される。これは、他の行電極の走査により誤放電が生じ
るのを防止するためである。
【００４０】（第３の実施の形態）次に、第３の実施の
形態について説明する。第３の実施の形態によるPDP の
駆動装置は、第２の実施の形態によるＰＤＰの駆動装置
と同一の構成である。図４は、第３の実施の形態による
駆動信号波形を示すものであり、図４(a) は、第一の電
源１０４の電源電圧を、図４（ｂ）は、オフセット電源
１０６から出力されるオフセット電圧を、図４（Ｃ）
は、オフセット電圧が印加されたＹ電極ドライバ１０２
のハイ側の電源端子ＶH 、ロー側の電源端子ＶL の電圧
を、図4(d)、図４（ｅ）は、プライミングパルスＰＰｙ
と走査パルスＳＰを発生させるためにＹ電極ドライバ１
０２に入力さ０２に入力されるタイミング信号を、図４
（ｆ）は、プライミングパルスＰＰｘを発生させるため
にＸ電極ドライバ１０３に入力されるタイミシグ信号
を、図４（ｇ）、図4(h)は、Ｙ電極ドライバ１０２から
行電極Ｙi 、行電極Ｙi ＋１に出力されるプライミング
パルスＰＰｙ及び走査パルスＳP を、図４（ｉ）は、行
電極Xi、行電極Xi＋１に出力されるプライミングパルス
ＰＰx を、図４（ｊ）は、列電極Ｄ1〜Ｄm に印加され
る画素データパルスDPを、それぞれ示している。
【００４１】上述の第３の実施の形態では、前述した第
２の実施の形態のようにプライミングパルスＰＰｘをス
キャンさせるのではなく、全ての行電極Ｘ1 〜Ｘｌに同
一のプライミングパルスＰＰｘを印加しているのでＸ電
極ドライバ１０３の制御を簡略化することができる。
【００４２】（第４の実施の形態）次に、第４の実施の
形態について説明する。第４の実施の形態によるＰＤＰ
の駆動装置は、第２の実施の形態によるＰＤＰの駆動装
置と同一の構成である。図５は、第４の実施の形態によ
る駆動信号波形を示すものであり、図５（ａ）は、第一
の電源１０４の電源電圧を、図５（ｂ） は、オフセッ
ト電源１０６から出力されるオフセット電圧を、図５
（ｃ）は、オフセット電圧が印加されたＹ電極ドライバ
１０２のハイ側の電源端子ＶH 、ロー側の電源端子ＶL
の電圧を、図５（ｄ）、図５（ｅ）は、プライミングパ
ルスＰＰｙと走査パルスＳＰを発生させるためにＹ電極
ドライバ１０２に入力されるタイミング信号を、図５
（ｆ）は、X 電極ドライバ１０３に入力されるタイミン
グ信号を、図５（ｇ），図５（ｈ）は、Ｙ電極ドライバ
１０２から行電極Ｙi 、行電極Ｙi ＋１に出力されるプ
ライミングパルスＰＰｙ、図５（ｉ）は、行電極Xi＋１
に出力される信号波形を、図５（ｊ）は、列電極D １〜
D ｍに印加される画素データパルスDPを、それぞれ示
す。
【００４３】上述の第４の実施の形態では、第２の実施
の形態のようにプライミングパルスＰＰｘを印加してお
らず、X 電極ドライバ１０３は、アドレス期間中グラン
ド電圧となっている。このため、Ｘ電極ドライバ１０３
の制御を簡略化することができる。
【００４４】（第５の実施の形態）図７は、本発明の第
５の実施形態のマトリクス方式の面放電型のＰＤＰの駆
動装置の構成を示す図である。この図７は、列電極、行
電極対共にそれぞれ６本とし、３６画素で構成されたＰ
ＤＰを駆動する例を示している。図１０は、第５の実施
の形態による駆動装置のアドレス期間における駆動信号
波形を示す図である。上記図７において、アドレスドラ
イバ３４は、入力される画素データに応じた画素デー夕
パルスＤＰｌ−ＤＰ６を各列電極Ｄ１〜Ｄ６に印加す
る。行電極対の一方を構成する行電極（走査用行電極）
Ｙｌ−Ｙ６を駆動するＹ電極ドライバ−３２は、行電極
群Ｙ１、Ｙ３、Ｙ５を駆動するＹ電極ドライバ−３２ａ
と行電極群Ｙ２、Ｙ４、Ｙ６を駆動するＹ電極ドライバ
−３２ｂの２つに分割されており、各々単極の１つのバ
ルスしか走査できない汎用のスキャンドライバＩＣから
成り、入力されるタイミング信号に応じてリセットパル
スＲＰｙ、プライミングパルス、走査パルス（選択消去
パルス）ＳＰ、維持パルスＩＰｙ，壁電荷消去パルスＥ
Ｐを発生してこれらを行電極（走査用行電極）Ｙ１〜Ｙ
６に印加する。行電極対の他方を構成する行電極Ｘ１〜
Ｘ６を駆動するＸ電極ドライバ33は、単極の１つのパル
スしか走査できない汎用のスキャンドライバICから成
り、入力されるタイミング信号に応じてリセットパルス
ＲＰｘ、維持バルスｌＰｘを発生してこれらを行電極Ｘ
１〜X６に印加する。
【００４５】Ｙ電極ドライバ３２ａ、３２ｂにそれぞれ
電圧を供給する電源35、36の構成は図１(a)の電源構成
と同一である。すなわち、Ｙ電極ドライバ３２ａ、３２
ｂのハイ側の電源端子ＶＨ、ロー側の電源端子VLは、そ
れぞれ電圧V1のフローティング電源である第一の電原(I
C電源）３７、38のハイ側、ロー側に接続されている。
オフセット電圧発生源は、ロー側がグランド電位となっ
ている電圧V2の第二の電源と、ハイ側が第二の電源のハ
イ側に接続された電圧V3の第三の電源と、第一の端子が
第二の電源のハイ側に接続された第一のスイッチング素
子S1と、第一のスイッチング素子S1の第二の端子に接統
された第三の端子と第三の電源のロー側に接続された第
四の端子を有する第二のスイッチング素子S2と、から構
成され、第一のスイッチング素子S1の第二の端子と第二
のスイッチング素子S2の第三の端子との接続点が第一の
電源3７、３８のハイ側に接続されている。
【００４６】次に図１０を参照して動作を説明する。Ｐ
ＤＰは、図１５に示す従来例と同様に全行電極対に一斉
にリセットパルスを印加して放電を生じさせ全画素に一
旦、壁電荷を形成する一斉リセット期間と、行電極対の
一方に順次、プライミングパルスを印加して放電を生じ
させた直後に走査パルス（選択消去パルス）を印加し、
走査パルスの印加と同時に列電極に画素データパルスを
印加して放電を生じさせ、一斉リセット期間で形成され
た壁電荷を選択的に消去し、画素データに応じて点灯画
索及び消灯画素を選択するアドレス期間と、行電極対に
一斉に交互に放電維持パルスを印加して点灯画素及び消
灯画素を維持する維持放電期間と、行電極対の一方にメ
イン消去パルスを一斉に印加して壁電荷を消滅させる壁
電荷消去期間（メイン消去期間）を用いて表示が行われ
る。
【００４７】アドレス期間においで、第一のスイッチン
グ素子S1と第二のスイッチング素予S2は、入力される付
加パルスによって所定周期で交互にオン、オフされ、付
加パルスによって変調されたオフセット電圧を発生す
る。このオフセット電圧は、第一のスイッチング素子S1
がオンで第二のスイッチング素子S2がオフの時、V2とな
り、第一のスイッチング素子S1がオフで第二のスイッチ
ング素予S2がオンの時、V2−V3となる。ここで、電源35
の第一及び第二のスイッチング素子Ｓ１、Ｓ２に入力さ
れる付加パルスと電源36の第一及び第二のスイッチング
素子Ｓ１、Ｓ２に入力される付加パルスとは、タイミン
グが略半周期ずれている。
【００４８】このオフセット電圧は、第一の電源37、38
のハイ側に印加され、結果としてＹ電極ドライバ３２ａ
のハイ側の電源端子ＶＨ、ロー側の電源端子VLには、図
１０（ａ）で示すような付加パルスで変調されたオフセ
ット電圧が加えられた電圧が供給され、Ｙ電極ドライバ
３２ｂのハイ側の電源端子ＶＨ、ロー側の電源端子VＬ
には、図１０（ｂ）で示すような付加パルスで変調され
たオフセット電圧が加えられた電圧が供給される。
【００４９】Ｙ電極ドライバ３２ａ、３２ｂは、図１０
(c)、図１０（ｄ）に示すタイミング信号が付加パルス
に同期して入力されると、Ｙ電極ドライバ３２ａ、３２
ｂ内の図示しないスイッチング素子がオン、オフし、図
10(e)、図10(f)に示すようなタイミングで負極性にオフ
セットされたプライミングパルスPP、走査パルス（選択
消去パルス）SPを順次出力する。すなわち、Ｙ電極ドラ
イバ３２ａは、図10(c)のＡ１、A2、A3の入カタイミン
グ信号に応答してそれぞれ図10 (e)のAl，A2、A3の駆
動信号を、また、Ｙ電極ドライバ−３２ｂは、図１０
（ｄ）のＢ１、Ｂ２、B3の入カタイミング信号に応答し
て、それぞれ図１０（ｆ）のB1，B2、B3の駆動信号を出
力する。図１０（ｅ）のA1，A2、A3の駆動信号は、それ
ぞれ行電極Y1、Y3、Y5に印加され、また、図10(f)のB
l，B2、B3の駆動信号は、それぞれ行電極Y2、Y4、Y6に
印加される。ぞして、図10(ｈ）に示すように走査パル
スSPに同期して画素データパルスＤＰ１〜ＤＰ６が列電
極Ｄ１〜Ｄ６に印加される。
【００５０】ここで、図２に示す第１の実施の形態によ
る駆動波形と異なる点は、Ｙ電極ドライバーを２分割
し、オフセット電圧を変調する付加パルスの印加タイミ
ング及びＹ電極ドライバ３２ａ、３２ｂへ入力されるタ
イミング信号を調整することにより、付加パルスで変調
された期間（電源電圧がV２−Ｖ３となる期間）がプラ
イミングパルスPPと重ならないようにし、プライミング
パルスPPの後縁での電圧値の落ち込みをなくすようにし
ていることにある。また、図2(g)、図2(h)の駆動波形と
同様に、図10(e)、図10（ｆ）の駆動波形においても、
或る行電極に印加される走査パルスと他の１つの行電極
に印加されるプライミングパルスとが時間的に重なるタ
イミングで出力される。
【００５１】このようにプライミングパルスPPの後縁で
の電圧値の落ち込みをなくしたことにより、安定した高
速走査（高速アドレス）が可能になる。すなわち、図2
(g)、図2(h)に示すプライミングバルスPPの波形では、
実際に壁電荷が形成される期間は電圧値がV2期間であ
り、付加パルスにより電圧値が落ち込みV2−V3となって
いる期間では壁電荷の形成に寄与しない無駄な期間とな
っている。これに対して、図10(e)、図１０（ｆ）に示
すプライミングパルスPPの波形では、壁電荷の形成に寄
与しない電圧値が落ち込み期間は存在しないので、安定
した高速走査が可能になる。また、アドレス期間におい
て、走査パルスの終了後の行電極には、図2(g)、図２
(h)と同様に付加パルスで変調された所定電圧が印加さ
れる。尚、この所定電圧（電位）は、アドレス期間終了
時に緩やかにグランド電位に戻るようにしても良い。
【００５２】（第６の実施の形態）上述の第５の実施の
形態では、Ｙ電極ドライバを２分割し、一方のＹ電極ド
ライバ３２ａが奇数行の行電極Y1、Y3、Y5を駆動し、他
方のＹ電極ドライバ３２ｂが偶数行の行電極Y2、Y4、Y6
を駆動するするように構成したが、図８に示す第６の実
施の形態のように、行電極Ｙ１〜Y6を上下の２つの群に
分け、一方のＹ電極ドライバ３２ａが上半分の行電極群
Y1、Y2、Y3を駆動し、他方のＹ電極ドライバ３２が下半
分の行電極群Ｙ４、Y5、Y6を駆動するように構成しても
良い。
【００５３】この場合、図10(e)のA1、A2、A3の駆動信
号は、それぞれ行電極Y1、Y2、Y3に印加され、また、図
１０（ｆ）のＢｌ、Ｂ２、B3の駆動信号は、それぞれ行
電極Ｙ４、Y5、Y6に印加される。そして、図１０（ｉ）
に示すように走査パルスSPに同期して画素データパルス
ＤＰｌ〜ＤＰ６が列電極Ｄｌ〜Ｄ６に印加される。
【００５４】（第７の実施の形態）上述の第５の実施の
形態では、Ｙ電極ドライバを２分割し、一方のＹ電極ド
ライバ−３２ａが奇数行の行電極Ｙ１、Ｙ３、Y5を駆動
し、他方のＹ電極ドライバ３２ｂが偶数行の行電極Y2、
Y4、Y6を駆動するするように構成したが、図９に示す本
第７の実施の形態のように、列電極Ｄ1〜D 12を上下に
２分割し、上半分の行電極群Ｙ１〜Ｙ６と下半分の行電
極群Ｙ７〜Y12を同時に走査することにより、アドレス
期間を半分にすることができる。
【００５５】この場合、図１０（ｅ）のA1、A2、A3の駆
動信号は、それぞれ行電極Ｙｌ（Ｙ7)、Ｙ２（Ｙ8)、Ｙ
３（Ｙ9)に印加され、また、図１０(f)のＢ１、Ｂ２、B
3の駆動信号は、それぞれ行電極Ｙ４（Ｙ１０）、Ｙ５
（Ｙ11)、Ｙ６（Ｙ12)に印加される。そして、図１０
（ｉ）、図１０（ｊ）に示すようなタイミングで走査パ
ルスSPに同期して画素データバルスDP 1〜DＰ12が列電
極Ｄ1〜D 12に印加される。
【００５６】（第８の実施の形態）次に、本発明の第８
の実施の形態について説明する。図11は、第８の実施の
形態によるアドレス期間における駆動信号波形を示す。
図１１（ａ）、図１１(b)は、図７と同様に２分割され
たＹ電極ドライバの各々の出力駆動信号波形を示し、図
10（e）、図10（ｆ）と同一駆動信号を示している。図
７と同様に、図１１（ａ）のAl，A2、A3の駆動信号は、
それぞれ行電極Yl，Ｙ３、Ｙ５に印加され、また、図１
１(b)のＢ１の駆動信号は、行電極Y2に印加される．そ
して、図１１(e)に示すように走査パルスSPに同期して
画素データパルスＤＰA1〜ＤＰ A3、ＤＰＢ１〜ＤＰＢ
３が列電極Ｄ１〜Ｄ６に印加される。
【００５７】ここで、図10に示す第５の実施の形態によ
る駆動波形と異なる点は、行電極X1，Ｘ３、X5に図１１
（ｃ）に示すようなタイミングで画素データパルスと同
極性のキャンセルパルスCPを印加し、行電極X2に図１１
（ｄ）に示すようなタイミングで画素データパルスと同
極性のキャンセルパルスCPを印加することにより、走査
パルス（選択消去パルス）ＳＰと画素データパルスによ
る選択消去放電を安定させていることにある。このよう
なキャンセルパルスCPは、Ｘ電極ドライバとしてスキャ
ンドライバを用い、Ｘ電極ドライバをＹ電極ドライバと
同様に２分割して発生させている。
【００５８】図１０(e)、図１０（ｆ）に示す第５の実
施の形態による駆動波形では、或る行（例えば１行目）
の書込み走査を行う場合、ある行電極(1行目の行電極Y
1)に印加される負極性の走査パルスＳＰ（図10(e)のA１
の走査パルスＳＰ）及び列電極D１〜D６に印加される正
極性の画素データパルスＤＰ１と他の１つの行電極（2
行目の行電極Ｙ2)に印加される正極性のプライミングパ
ルスＰＰ（図１０（ｆ）のB1のプライミングバルスＰ
Ｐ）とが時間的に重なるタイミングで出力される。
【００５９】このように、画素データパルスＤＰ１とプ
ライミングパルスPPとが時間的に重なるタイミングで出
力されると、他の１つの行電極(2行目の行電極Ｙ2)に印
加されるプライミングパルスPP（図10（ｆ）のB１のプ
ライミングパルスＰＰ）によるプライミング放電の際、
列電極Ｄ1〜D６に負の壁電荷が蓄積する。この結果、プ
ライミング放電に続く２行目の書込み走査において、２
行目の行電極Y２に負極性の走査パルスSPを印加すると
ともに列電極Ｄ１〜Ｄ６に正極性の画素データパルスＤ
Ｐ２を印加して選択消去放電を生じさせる際、直前のプ
ライミング放電で蓄積された列電極Ｄ１〜Ｄ６上の負の
壁電荷により選択消去放電が生じにくくなる。
【００６０】これに対して、図１１に示すように、例え
ば、１行目の行電極Y1に印加される負極性の走査パルス
ＳＰ（図１１（ａ）のA１の走査パルスＳＰ）及び列電
極Ｄ１〜Ｄ６に印加される正極性の画素データパルス
（図１１(e)のＤＰA１)と時間的に重なるように、２行
目の行電極Y2と対になる行電極X2に画素データパルスと
同極性のキャンセルパルスCPを印加することにより、２
行目の行電極Y2に印加される図１１（ｂ）のB１のプラ
イミングパルスPPによるプライミング放電の際、列電極
Ｄ１〜D６には正の壁電荷が蓄積する。従って、プライ
ミング放電に続く２行目の書込み走査において、２行目
の行電極Y2に負極性の走査パルスSPを印加するとともに
列電極Ｄ１〜Ｄ６に正極性の画素データパルスDP２を印
加して選択消去放電を生じさせる際、選択消去放電が生
じにくくなることがない。
【００６１】（第９の実施の形態）次に、本発明の第９
の実施の形態について説明する。図12は、第９の実施の
形態によるアドレス期間における駆動信号波形を示す。
図１２（ａ）、図１２（ｂ）は、図７と同様に２分割さ
れたＹ電極ドライバの各々の出力駆動信号波形を示し、
図10（e）、図10（ｆ）と同一駆動信号を示している。
前記図７と同様に、図12(a)のA1、A2、A3の駆動信号
は、それぞれ行電極Y1，Ｙ３、Y5に印加され、また、図
１１（ｂ）のＢ１、Ｂ２の駆動信号は、行電極Y2、Y4に
印加される。そして、図１２（ｅ）に示すように走査パ
ルスSPに同期して画素データパルスDPＡ１〜DP A3、Ｄ
ＰＢ１〜DP B3が列電極Ｄ1〜D６に印加される。
【００６２】上述の第８の実施の形態では、Ｘ電極ドラ
イバとしてスキャンドライバICを用い、キャンセルパル
スCPを走査するように構成したが、スキャンドライバIC
を用いずに、行電極X1、X3、X5に図１２（ｃ）に示すよ
うなタイミングで画素データパルスと同極性のキャンセ
ルパルスCPを一斉に印加し、行電極X2、X4に図１２
（ｄ）に示すようなタイミングで画素データパルスと同
極性のキャンセルパルスCPを一斉に印加することによ
り、走査パルス（選択消去パルス）ＳＰと画素データパ
ルスによる選択消去放電を安定させるように構成しても
良い。
【００６３】
【発明の効果】本発明に係るプラズマディスプレイパネ
ルの駆動装置は、それぞれ上述のように構成され作用す
るため、安価な汎用ＩＣを使用可能になり、しかも、誤
放電のない安定した高精細表示、高画質表示をすること
ができるプラズマディスプレイパネルの駆動装置を提供
できる。
【図面の簡単な説明】
【図１】本発明に係るＰＤＰの駆動装置の１例の概要を
示す図である。
【図２】本発明の第１の実施の形態によるＰＤＰの駆動
装置の信号タイミングを示す図である。
【図３】本発明の第２の実施の形態によるＰＤＰの駆動
装置の信号タイミングを示す図である。
【図４】本発明の第３の実施の形態によるＰＤＰの駆動
装置の信号タイミングを示す図である。
【図５】本発明の第４の実施の形態によるＰＤＰの駆動
装置の信号タイミングを示す図である。
【図６】本発明に係るＰＤＰの駆動装置の他例の概要を
示す図である。
【図７】本発明の第５の実施の形態によるＰＤＰの駆動
装置の概要を示す回路図である。
【図８】本発明の第６の実施の形態によるＰＤＰの駆動
装置の概要を示す回路図である。
【図９】本発明の第７の実施の形態によるＰＤＰの駆動
装置の概要を示す回路図である。
【図１０】本発明の第５乃至第７の実施の形態によるＰ
ＤＰの駆動装置の信号タイミングを示す図である。
【図１１】本発明の第８の実施の形態によるＰＤＰの駆
動装置の信号タイミングを示す図である。
【図１２】本発明の第９の実施の形態によるＰＤＰの駆
動装置の信号タイミングを示す図である。
【図１３】従来のＰＤＰの駆動装置の概要を示する図で
ある。
【図１４】従来のＰＤＰの構造を示する図である。
【図１５】従来のＰＤＰの駆動装置の信号タイミングを
示す図である。
【符号の説明】
１ 同期分離回路 ２ タイミングパルス発生回路 ３ Ａ／Ｄ変換器 ４ フレームメモリ ５ メモリ制御回路 ６ 出力処理回路 ７ 読出タイミング信号発生回路 １０ 行電極駆動パルス発生回路 １１ ＰＤＰ １２ 画素データパルス発生回路 ３１ オフセット電圧発生手段 ３２ Ｙ電極ドライバ ３２ａ、３２ｂ ドライバＩＣ ３３ Ｘ電極ドライバ ３５、３６ 電源 ３７、３８ ＩＣ電源 １１０ 全面ガラス基板 １１１ 誘電体層 １１２ ＭｇＯ層 １１３ 背面ガラス基板 １１４ 放電空間 １０１ アドレスドライバ １０２ Ｙ電極ドライバ １０３ Ｘ電極ドライバ １０４ 第一の電源 １０５、１０６ オフセット電源
フロントページの続き (56)参考文献 特開 平７−287548（ＪＰ，Ａ) 特開 平６−289811（ＪＰ，Ａ) 特開 平６−337654（ＪＰ，Ａ) 特開 平８−101665（ＪＰ，Ａ) 特開 平３−129698（ＪＰ，Ａ) 特開 昭59−137992（ＪＰ，Ａ) 特開 平７−64508（ＪＰ，Ａ) 特開 平５−188877（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の行電極対と、この行電極対に交差
    して配列された複数の列電極と、前記各行電極対のうち
    の一方の行電極群を駆動する第一の行電極駆動回路と、
    前記各行電極対のうちの他方の行電極群を駆動する第二
    の行電極駆動回路と、前記列電極を駆動する列電極駆動
    回路とを有し、 前記行電極対に走査パルスを印加するとともに前記列電
    極に画素データパルスを印加し、且つ、前記走査パルス
    を印加する直前に前記走査パルスの極性とは逆極性のプ
    ライミングパルスを印加して画素データに応じて点灯画
    素及び消灯画素を選択するアドレス期間と、前記行電極
    対に交互に放電維待パルスを印加して点灯画素及び消灯
    画素を維持する維持放電期間とを用いて表示を行うプラ
    ズマディスプレイパネルの駆動装置であって、 前記第一の行電極駆動回路は、ドライバＩＣと、このド
    ライバＩＣの電源と、このドライバＩＣの電源にオフセ
    ット電圧を印加するオフセット電圧印加手段とを備え、 前記アドレス期間に、所定極性にオフセットさせること
    により、走査パルス及び前記走査パルスとは極性が逆特
    性のプライミングパルスを出力することを特徴とするプ
    ラズマディスプレイパネルの駆動装置。
  2. 【請求項２】 前記オフセット電圧印加手段は、付加パ
    ルスによって変調されたオフセット電圧を前記ドライバ
    ＩＣの電源に印加するものであることを特徴とする、請
    求項１に記載のプラズマディスプレイパネルの駆動装
    置。
  3. 【請求項３】 前記第二の行電極駆動回路は、前記第一
    の行電極駆動回路が出力するプライミングパルスとは逆
    極性のプライミングパルスを、前記第一の行電極駆動回
    路が出力するプライミングパルスと同時に出力すること
    を特徴とする請求項１乃至請求項２のいずれかに記載の
    プラズマディスプレイパネルの駆動装置。
  4. 【請求項４】 前記第一の行電極駆動回路を２つの行電
    極群の分け、前記２つの行電極群にそれぞれ対応した第
    一のドライバＩＣ及び第二のドライバＩＣと、これら第
    一のドライバＩＣ及び第二のドライバＩＣにそれぞれ電
    源電圧を供給する第一のＩＣ電源及び第二のＩＣ電源
    と、これら第一のＩＣ電源及び第二のＩＣ電源にそれぞ
    れ第一の付加パルス及び第二の付加パルスによって変調
    されたオフセット電圧を印加する第一のオフセット電圧
    発生手段及び第二のオフセット電圧発生手段とを有し、
    前記第一のドライバＩＣ及び第二のドライバＩＣは、そ
    れぞれ前記アドレス期間に、所定極性にオフセットさせ
    ることにより、走査パルス及び前記走査パルスとは極性
    が逆特性のプライミングパルスを出力することを特徴と
    する請求項１に記載のプラズマディスプレイパネルの駆
    動装置。
  5. 【請求項５】 前記２つの行電極群の、一方の行電極群
    の走査パルスの印加期間が他方の行電極群のプライミン
    グパルスの印加期間と重なるようにしたことを特徴とす
    る請求項４に記載のプラズマディスプレイパネルの駆動
    装置。
  6. 【請求項６】 前記第一の付加パルス及び第二の付加パ
    ルスによって変調された期間が、走査パルスに対応し、
    且つプライミングパルスの印加期間と重ならないことを
    特徴とする請求項４に記載のプラズマディスプレイパネ
    ルの駆動装置。
  7. 【請求項７】 前記複数の列電極を上下に２つの列電極
    群に分割したことを特徴とする請求項４乃至６のいずれ
    かに記載のプラズマディスプレイパネルの駆動装置。
  8. 【請求項８】 前記アドレス期間において、走査パルス
    の終了後の行電極は、所定極性とは逆極性にオフセット
    されていることを特徴とする請求項４乃至７のいずれか
    に記載のプラズマディスプレイパネルの駆動装置。
  9. 【請求項９】 前記他方の行電極群のそれぞれと対にな
    る前記複数の行電極対の他方の行電極群に、画素データ
    パルスと同極性のパルスを前記一方の行電極群の走査パ
    ルスの印加期間と重なるように印加することを特徴とす
    る請求項４に記載のプラズマディスプレイパネルの駆動
    装置。
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