JP3511495B2 - Ａｃ型ｐｄｐの駆動方法および駆動装置 - Google Patents
Ａｃ型ｐｄｐの駆動方法および駆動装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＣ型ＰＤＰの駆
動方法および駆動装置に関する。ＰＤＰ（Plasma Displ
ay Panel：プラズマディスプレイパネル）は、カラー画
面の実用化を機にテレビジョン映像やコンピュータのモ
ニタなどの用途で広く用いられるようになってきた。普
及にともなって使用環境が多様化し、温度変化や電源電
圧の変動に影響されない安定した表示を実現する駆動方
法が求められている。
動方法および駆動装置に関する。ＰＤＰ（Plasma Displ
ay Panel：プラズマディスプレイパネル）は、カラー画
面の実用化を機にテレビジョン映像やコンピュータのモ
ニタなどの用途で広く用いられるようになってきた。普
及にともなって使用環境が多様化し、温度変化や電源電
圧の変動に影響されない安定した表示を実現する駆動方
法が求められている。
【０００２】
【従来の技術】カラー表示デバイスとして、面放電形式
のＡＣ型ＰＤＰが商品化されている。ここでいう面放電
形式は、輝度を確保する表示放電において陽極および陰
極となる表示電極（第１電極および第２電極）を、前面
側または背面側の基板の上に平行に配列し、表示電極対
と交差するように第３の電極（アドレス電極）を配列す
る形式である。表示電極の配列には、マトリクス表示の
行毎に１対ずつ配列する形態と、第１および第２の表示
電極を交互に等間隔に配列する形態とがある。後者の場
合、配列の両端を除く表示電極は隣接する２行の表示に
係わる。配列形態に係わらず、表示電極対は誘電体で被
覆される。
のＡＣ型ＰＤＰが商品化されている。ここでいう面放電
形式は、輝度を確保する表示放電において陽極および陰
極となる表示電極（第１電極および第２電極）を、前面
側または背面側の基板の上に平行に配列し、表示電極対
と交差するように第３の電極（アドレス電極）を配列す
る形式である。表示電極の配列には、マトリクス表示の
行毎に１対ずつ配列する形態と、第１および第２の表示
電極を交互に等間隔に配列する形態とがある。後者の場
合、配列の両端を除く表示電極は隣接する２行の表示に
係わる。配列形態に係わらず、表示電極対は誘電体で被
覆される。
【０００３】面放電形式のＰＤＰの表示においては、各
行に対応づけられた表示電極対の一方（第２電極）を行
選択のためのスキャン電極として用い、スキャン電極と
アドレス電極との間でのアドレス放電と、それをトリガ
ーとした表示電極間のアドレス放電とを生じさせること
によって、表示内容に応じて誘電体の帯電量（壁電荷
量）を制御するアドレッシングが行われる。アドレッシ
ングの後、表示電極対に交番極性の維持電圧Ｖｓを印加
する。維持電圧Ｖｓは（１）式を満たす。
行に対応づけられた表示電極対の一方（第２電極）を行
選択のためのスキャン電極として用い、スキャン電極と
アドレス電極との間でのアドレス放電と、それをトリガ
ーとした表示電極間のアドレス放電とを生じさせること
によって、表示内容に応じて誘電体の帯電量（壁電荷
量）を制御するアドレッシングが行われる。アドレッシ
ングの後、表示電極対に交番極性の維持電圧Ｖｓを印加
する。維持電圧Ｖｓは（１）式を満たす。
【０００４】ＶｆXY−ＶｗXY＜Ｖｓ＜ＶｆXY …（１）
ＶｆXY：表示電極間の放電開始電圧
ＶｗXY：表示電極間の壁電圧
維持電圧Ｖｓの印加により、所定量の壁電荷の存在する
セルのみでセル電圧（電極に印加する駆動電圧と壁電圧
との和）が放電開始電圧ＶｆXYを越えて基板面に沿った
面放電が生じる。印加周期を短くすると、視覚的に発光
が連続する。
セルのみでセル電圧（電極に印加する駆動電圧と壁電圧
との和）が放電開始電圧ＶｆXYを越えて基板面に沿った
面放電が生じる。印加周期を短くすると、視覚的に発光
が連続する。
【０００５】ＰＤＰの放電セルは基本的には２値発光素
子である。したがって、中間調はフレーム期間における
個々の放電セルの積分発光量を入力画像データの階調値
に応じて設定することによって再現される。カラー表示
は階調表示の一種であって、表示色は３原色の輝度の組
合せによって決まる。階調表示には、１フレームを輝度
の重み付けをした複数のサブフレーム（インタレース表
示の場合はサブフィールド）で構成し、サブフレーム単
位の発光（点灯）の有無の組合せによって積分発光量を
設定する方法が用いられる。例えば２５６階調の表示を
するにはフレームを輝度の重みがそれぞれ１、２、４、
８、１６、３２、６４、１２８の８個のサブフレームに
分割すればよい。一般には輝度の重み付けは発光回数に
よって設定される。
子である。したがって、中間調はフレーム期間における
個々の放電セルの積分発光量を入力画像データの階調値
に応じて設定することによって再現される。カラー表示
は階調表示の一種であって、表示色は３原色の輝度の組
合せによって決まる。階調表示には、１フレームを輝度
の重み付けをした複数のサブフレーム（インタレース表
示の場合はサブフィールド）で構成し、サブフレーム単
位の発光（点灯）の有無の組合せによって積分発光量を
設定する方法が用いられる。例えば２５６階調の表示を
するにはフレームを輝度の重みがそれぞれ１、２、４、
８、１６、３２、６４、１２８の８個のサブフレームに
分割すればよい。一般には輝度の重み付けは発光回数に
よって設定される。
【０００６】図１１は駆動シーケンスの概要を示す電圧
波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第
１電極、第２電極、第３電極を表し、Ｘ，Ｙに添えた文
字１〜ｎは電極Ｘ，Ｙに対応する行の配列順位を示し、
Ａに添えた文字１〜ｍは電極Ａに対応する列の配列順位
を示す。
波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第
１電極、第２電極、第３電極を表し、Ｘ，Ｙに添えた文
字１〜ｎは電極Ｘ，Ｙに対応する行の配列順位を示し、
Ａに添えた文字１〜ｍは電極Ａに対応する列の配列順位
を示す。
【０００７】各サブフレームに割り当てるサブフレーム
期間Ｔｓｆは、画面の帯電分布を一様化する準備期間Ｔ
Ｒ、スキャンパルスＰｙおよびアドレスパルスＰａの印
加によって表示内容に応じた帯電分布を形成するアドレ
ス期間ＴＡ、およびサステインパルスＰｓの印加によっ
て階調値に応じた輝度を確保するサステイン期間ＴＳに
大別される。準備期間ＴＲおよびアドレス期間ＴＡの長
さは輝度の重みに係わらず一定であるが、サステイン期
間ＴＳの長さは輝度の重みが大きいほど長い。図示の波
形は一例であり、振幅・極性・タイミングを種々変更す
ることが可能である。帯電分布の一様化には、ランプ波
形パルスを印加して電荷量を制御する手法が好適であ
る。
期間Ｔｓｆは、画面の帯電分布を一様化する準備期間Ｔ
Ｒ、スキャンパルスＰｙおよびアドレスパルスＰａの印
加によって表示内容に応じた帯電分布を形成するアドレ
ス期間ＴＡ、およびサステインパルスＰｓの印加によっ
て階調値に応じた輝度を確保するサステイン期間ＴＳに
大別される。準備期間ＴＲおよびアドレス期間ＴＡの長
さは輝度の重みに係わらず一定であるが、サステイン期
間ＴＳの長さは輝度の重みが大きいほど長い。図示の波
形は一例であり、振幅・極性・タイミングを種々変更す
ることが可能である。帯電分布の一様化には、ランプ波
形パルスを印加して電荷量を制御する手法が好適であ
る。
【０００８】図１２は従来におけるアドレス期間の駆動
電圧波形を示す図である。アドレス期間ＴＡにおいて、
ｎ行ｍ列の画面に対する行選択のためのスキャン電極と
して用いる第２電極Ｙについては、個別の電位制御が行
われる。アドレス期間ＴＡの開始時点で全ての第２電極
Ｙを非選択電位Ｖｙａ２にバイアスした後、選択行ｉ
（１≦ｉ≦ｎ）に対応した第２電極Ｙを一時的に選択電
位Ｖｙａ１にバイアスする（スキャンパルスの印加）。
なお、図示の行選択順位は行の配列順位と同じである。
行選択に同期して、選択行のうちのアドレス放電を生じ
させる選択セルが属する列の第３電極Ａを選択電位Ｖａ
ａにバイアスする（アドレスパルスの印加）。非選択セ
ルが属する列の第３電極Ａについては接地電位（通常、
０ボルト）にする。そして、第１電極Ｘについては、選
択行と非選択行とに係わらず、アドレッシングの開始か
ら終了まで一定の電位Ｖｘａにバイアスする。その電位
Ｖｘａは、第２電極Ｙにスキャンパルスを印加したとき
の電極間ＸＹのセル電圧が放電開始電圧ＶｆXYより若干
低くなるように設定される。これにより、第３電極Ａと
第２電極Ｙとの電極間ＡＹでアドレス放電が生じたとき
に、それをトリガーとして電極間ＸＹでも放電（以下、
便宜上アドレス放電と記す）が生じる。トリガーが無い
非選択セルの電極間ＸＹではアドレス放電は生じない。
電圧波形を示す図である。アドレス期間ＴＡにおいて、
ｎ行ｍ列の画面に対する行選択のためのスキャン電極と
して用いる第２電極Ｙについては、個別の電位制御が行
われる。アドレス期間ＴＡの開始時点で全ての第２電極
Ｙを非選択電位Ｖｙａ２にバイアスした後、選択行ｉ
（１≦ｉ≦ｎ）に対応した第２電極Ｙを一時的に選択電
位Ｖｙａ１にバイアスする（スキャンパルスの印加）。
なお、図示の行選択順位は行の配列順位と同じである。
行選択に同期して、選択行のうちのアドレス放電を生じ
させる選択セルが属する列の第３電極Ａを選択電位Ｖａ
ａにバイアスする（アドレスパルスの印加）。非選択セ
ルが属する列の第３電極Ａについては接地電位（通常、
０ボルト）にする。そして、第１電極Ｘについては、選
択行と非選択行とに係わらず、アドレッシングの開始か
ら終了まで一定の電位Ｖｘａにバイアスする。その電位
Ｖｘａは、第２電極Ｙにスキャンパルスを印加したとき
の電極間ＸＹのセル電圧が放電開始電圧ＶｆXYより若干
低くなるように設定される。これにより、第３電極Ａと
第２電極Ｙとの電極間ＡＹでアドレス放電が生じたとき
に、それをトリガーとして電極間ＸＹでも放電（以下、
便宜上アドレス放電と記す）が生じる。トリガーが無い
非選択セルの電極間ＸＹではアドレス放電は生じない。
【０００９】図１３は従来のスキャン回路の構成図、図
１４はスキャンドライバと呼称されるスイッチ回路の構
成図である。従来のスキャン回路７８０は、ｎ本の第２
電極Ｙの電位を個別に２値制御するための複数個のスキ
ャンドライバ７８１、およびスキャンドライバ群に印加
する電圧を切り換えるための２個のスイッチ（詳しくは
ＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ
６０を有する。各スキャンドライバ７８１は集積回路装
置であり、ｊ本の第２電極Ｙの制御を受け持つ。実用化
されている典型的なスキャンドライバ７８１において、
ｊは６０〜１２０程度である。図１４のように、各スキ
ャンドライバ７８１では、ｊ本の第２電極Ｙのそれぞれ
に一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個
のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個の
スイッチＱｂは電源端子ＳＵに共通接続されている。ス
イッチＱａがオンすると、第２電極Ｙはその時点の電源
端子ＳＤの電位にバイアスされ、スイッチＱｂがオンす
ると、第２電極Ｙはその時点の電源端子ＳＵの電位にバ
イアスされる。コントローラからの制御信号はシフトレ
ジスタを介してスイッチＱａ，Ｑｂに与えられ、シフト
レジスタの動作によって所定順序の行選択が実現され
る。なお、スキャンドライバ７８１には、サステインパ
ルスを印加するときの電流路となるダイオードＤａ，Ｄ
ｂが集積化されている。
１４はスキャンドライバと呼称されるスイッチ回路の構
成図である。従来のスキャン回路７８０は、ｎ本の第２
電極Ｙの電位を個別に２値制御するための複数個のスキ
ャンドライバ７８１、およびスキャンドライバ群に印加
する電圧を切り換えるための２個のスイッチ（詳しくは
ＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ
６０を有する。各スキャンドライバ７８１は集積回路装
置であり、ｊ本の第２電極Ｙの制御を受け持つ。実用化
されている典型的なスキャンドライバ７８１において、
ｊは６０〜１２０程度である。図１４のように、各スキ
ャンドライバ７８１では、ｊ本の第２電極Ｙのそれぞれ
に一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個
のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個の
スイッチＱｂは電源端子ＳＵに共通接続されている。ス
イッチＱａがオンすると、第２電極Ｙはその時点の電源
端子ＳＤの電位にバイアスされ、スイッチＱｂがオンす
ると、第２電極Ｙはその時点の電源端子ＳＵの電位にバ
イアスされる。コントローラからの制御信号はシフトレ
ジスタを介してスイッチＱａ，Ｑｂに与えられ、シフト
レジスタの動作によって所定順序の行選択が実現され
る。なお、スキャンドライバ７８１には、サステインパ
ルスを印加するときの電流路となるダイオードＤａ，Ｄ
ｂが集積化されている。
【００１０】図１３に戻って、全てのスキャンドライバ
７８１の電源端子ＳＵは共通にスイッチＱ５０に接続さ
れ、全てのスキャンドライバ７８１の電源端子ＳＤは共
通にスイッチＱ６０に接続されている。スイッチＱ５
０，Ｑ６０は、スキャンドライバ７８１をサステインパ
ルスの印加にも利用するために設けられている。アドレ
ス期間において、スイッチＱ５０のオンにより電源端子
ＳＵは選択電位Ｖｙａ１にバイアスされ、スイッチＱ６
０のオンにより電源端子ＳＤは非選択電位Ｖｙａ２にバ
イアスされる。サステイン期間においては、スイッチＱ
５０，Ｑ６０およびスキャンドライバ内の全てのスイッ
チＱａ，Ｑｂはオフとされ、電源端子ＳＵ，ＳＤの電位
はサステイン回路７９０により制御される。サステイン
回路７９０は、第２電極Ｙの電位を点灯維持電位Ｖｓま
たは接地電位に切り換えるためのスイッチと、第１電極
と第２電極との電極間ＸＹの静電容量の充放電をＬＣ共
振を利用して高速に行う電力回収回路とをもつ。
７８１の電源端子ＳＵは共通にスイッチＱ５０に接続さ
れ、全てのスキャンドライバ７８１の電源端子ＳＤは共
通にスイッチＱ６０に接続されている。スイッチＱ５
０，Ｑ６０は、スキャンドライバ７８１をサステインパ
ルスの印加にも利用するために設けられている。アドレ
ス期間において、スイッチＱ５０のオンにより電源端子
ＳＵは選択電位Ｖｙａ１にバイアスされ、スイッチＱ６
０のオンにより電源端子ＳＤは非選択電位Ｖｙａ２にバ
イアスされる。サステイン期間においては、スイッチＱ
５０，Ｑ６０およびスキャンドライバ内の全てのスイッ
チＱａ，Ｑｂはオフとされ、電源端子ＳＵ，ＳＤの電位
はサステイン回路７９０により制御される。サステイン
回路７９０は、第２電極Ｙの電位を点灯維持電位Ｖｓま
たは接地電位に切り換えるためのスイッチと、第１電極
と第２電極との電極間ＸＹの静電容量の充放電をＬＣ共
振を利用して高速に行う電力回収回路とをもつ。
【００１１】
【発明が解決しようとする課題】ＰＤＰにおいては、内
部の帯電特性が動作温度に依存し、表示パターンによっ
てセル間で帯電状態に差異が生じる。このことから、従
来の駆動方法では、第３電極Ａと第２電極Ｙとの電極間
ＡＹにおける帯電の過不足に起因したアドレッシングの
誤りが起こり易いという問題があった。以下、この問題
を説明する。
部の帯電特性が動作温度に依存し、表示パターンによっ
てセル間で帯電状態に差異が生じる。このことから、従
来の駆動方法では、第３電極Ａと第２電極Ｙとの電極間
ＡＹにおける帯電の過不足に起因したアドレッシングの
誤りが起こり易いという問題があった。以下、この問題
を説明する。
【００１２】図１５は従来におけるアドレス期間のセル
電圧の変化を示す波形図である。図中の太い実線はセル
電圧（印加電圧と壁電圧の和）の適正な変化を示し、鎖
線はセル電圧の不適正な変化を示す。
電圧の変化を示す波形図である。図中の太い実線はセル
電圧（印加電圧と壁電圧の和）の適正な変化を示し、鎖
線はセル電圧の不適正な変化を示す。
【００１３】ここでは選択順位ｊの行におけるｋ番目の
列のセルに注目する。注目行が選択行となる以前であっ
て、選択行がｉ〜ｉ＋ｑ（ｉ＜ｉ＋ｑ＜ｊ）番目の行で
ある期間に、ｋ番目の列に対応した第３電極Ａがアドレ
ス電位Ｖａａにバイアスされる場合、すなわち行ｉから
行ｉ＋ｑまでの列ｋの表示データＤi,k 〜Ｄi+q,k が選
択データである表示パターンを想定する。
列のセルに注目する。注目行が選択行となる以前であっ
て、選択行がｉ〜ｉ＋ｑ（ｉ＜ｉ＋ｑ＜ｊ）番目の行で
ある期間に、ｋ番目の列に対応した第３電極Ａがアドレ
ス電位Ｖａａにバイアスされる場合、すなわち行ｉから
行ｉ＋ｑまでの列ｋの表示データＤi,k 〜Ｄi+q,k が選
択データである表示パターンを想定する。
【００１４】動作温度が適正であれば、注目行が選択行
となる以前の段階において、壁電圧はほぼ初期値のまま
変化しない。したがって、注目行が選択行となって第２
電極Ｙj が選択電位Ｖｙａ１にバイアスされ、かつ第３
電極Ｙk がアドレス電位Ｖａａにバイアスされると、電
極間ＡＹのセル電圧（Ｖｗａｙ１＋Ｖａａ−Ｖｙａ１）
が放電閾値ＶｆAYを超えてアドレス放電が起こり、ほぼ
同時に電極間ＸＹでもアドレス放電が起こる。なぜな
ら、電極間ＸＹセル電圧（Ｖｗｘｙ１＋Ｖｘａ−Ｖｙａ
１）が閾値ＶｆXYより低いが極めて近い値に設定されて
いるからである。アドレス放電によって壁電圧が変化
し、後続のサステイン期間の動作に適した電荷状態が形
成される。図示の例では、壁電圧の初期値が０ボルトで
あり、アドレス放電によって電極間ＸＹに壁電圧Ｖｗｘ
ｙ２が生じる。
となる以前の段階において、壁電圧はほぼ初期値のまま
変化しない。したがって、注目行が選択行となって第２
電極Ｙj が選択電位Ｖｙａ１にバイアスされ、かつ第３
電極Ｙk がアドレス電位Ｖａａにバイアスされると、電
極間ＡＹのセル電圧（Ｖｗａｙ１＋Ｖａａ−Ｖｙａ１）
が放電閾値ＶｆAYを超えてアドレス放電が起こり、ほぼ
同時に電極間ＸＹでもアドレス放電が起こる。なぜな
ら、電極間ＸＹセル電圧（Ｖｗｘｙ１＋Ｖｘａ−Ｖｙａ
１）が閾値ＶｆXYより低いが極めて近い値に設定されて
いるからである。アドレス放電によって壁電圧が変化
し、後続のサステイン期間の動作に適した電荷状態が形
成される。図示の例では、壁電圧の初期値が０ボルトで
あり、アドレス放電によって電極間ＸＹに壁電圧Ｖｗｘ
ｙ２が生じる。
【００１５】注目行が選択行となる以前では、第３電極
Ａk がアドレス電位Ｖａａにバイアスされたとしても、
注目行の電極間ＡＹのセル電圧は放電開始閾値ＶｆAYよ
りも低いので、放電は起こらないはずである。しかし、
環境温度が上昇したり、表示に伴う発熱が蓄積したりし
てセル温度が常温より高くなるにつれて、電極間ＡＹの
セル電圧と放電開始閾値ＶｆAYとが近づくので、セル電
圧がＶｆAY以下であっても、極めて微小な放電が生じて
電極間ＡＹの壁電圧が変化してしまう。残留していた微
量の空間電荷の影響で壁電圧が変化する場合もある。こ
の壁電圧の変化に起因して、注目行が選択行となった時
点での電極間ＡＹのセル電圧が通常よりも低くなり、ア
ドレス放電強度（放電による壁電圧の変化量）が小さく
なる。したがって、電極間ＡＹのアドレス放電がトリガ
ーとなって起こるはずの電極間ＸＹのアドレス放電も小
さいものとなり、電極間ＸＹにおける壁電圧の変化量が
小さくなる。この場合、点灯すべきセルの電極間ＸＹの
壁電圧（Ｖｗｘｙ２’）が不充分であるので、以後のサ
ステイン期間で点灯ミスが生じて表示が乱れる。上述の
電極間ＸＹのアドレス放電が起きない場合には、さらに
点灯ミスの発生率が増大する。
Ａk がアドレス電位Ｖａａにバイアスされたとしても、
注目行の電極間ＡＹのセル電圧は放電開始閾値ＶｆAYよ
りも低いので、放電は起こらないはずである。しかし、
環境温度が上昇したり、表示に伴う発熱が蓄積したりし
てセル温度が常温より高くなるにつれて、電極間ＡＹの
セル電圧と放電開始閾値ＶｆAYとが近づくので、セル電
圧がＶｆAY以下であっても、極めて微小な放電が生じて
電極間ＡＹの壁電圧が変化してしまう。残留していた微
量の空間電荷の影響で壁電圧が変化する場合もある。こ
の壁電圧の変化に起因して、注目行が選択行となった時
点での電極間ＡＹのセル電圧が通常よりも低くなり、ア
ドレス放電強度（放電による壁電圧の変化量）が小さく
なる。したがって、電極間ＡＹのアドレス放電がトリガ
ーとなって起こるはずの電極間ＸＹのアドレス放電も小
さいものとなり、電極間ＸＹにおける壁電圧の変化量が
小さくなる。この場合、点灯すべきセルの電極間ＸＹの
壁電圧（Ｖｗｘｙ２’）が不充分であるので、以後のサ
ステイン期間で点灯ミスが生じて表示が乱れる。上述の
電極間ＸＹのアドレス放電が起きない場合には、さらに
点灯ミスの発生率が増大する。
【００１６】このような意図しない壁電圧の変化を抑え
るには、第２電極Ｙの非選択電位Ｖｙａ２と第３電極Ａ
のアドレス電位Ｖａａとの差を小さくすればよい。しか
し、電極間ＡＹでのアドレス放電の強度を確保するため
に、選択電位Ｖｙａ１とアドレス電位Ｖａａとの差を十
分に大きい値に設定しなければならない。したがって、
非選択電位Ｖｙａ２をアドレス電位Ｖａａに近づけるこ
とは、第２電極Ｙの選択電位Ｖｙａ１と非選択電位Ｖｙ
ａ２との差を拡大することを意味し、スキャンドライバ
７８１の耐電圧の増大を要求する。上述のとおり、アド
レス期間においては、スキャンドライバ７８１の電源端
子ＳＵと電源端子ＳＤとの間に、選択電位Ｖｙａ１と非
選択電位Ｖｙａ２との差に相当する電圧が加わる。これ
に耐える仕様のスキャンドライバ７８１を使用しなけれ
ばならない。集積回路の耐圧の増大は、部品価格の大幅
な上昇を招く。
るには、第２電極Ｙの非選択電位Ｖｙａ２と第３電極Ａ
のアドレス電位Ｖａａとの差を小さくすればよい。しか
し、電極間ＡＹでのアドレス放電の強度を確保するため
に、選択電位Ｖｙａ１とアドレス電位Ｖａａとの差を十
分に大きい値に設定しなければならない。したがって、
非選択電位Ｖｙａ２をアドレス電位Ｖａａに近づけるこ
とは、第２電極Ｙの選択電位Ｖｙａ１と非選択電位Ｖｙ
ａ２との差を拡大することを意味し、スキャンドライバ
７８１の耐電圧の増大を要求する。上述のとおり、アド
レス期間においては、スキャンドライバ７８１の電源端
子ＳＵと電源端子ＳＤとの間に、選択電位Ｖｙａ１と非
選択電位Ｖｙａ２との差に相当する電圧が加わる。これ
に耐える仕様のスキャンドライバ７８１を使用しなけれ
ばならない。集積回路の耐圧の増大は、部品価格の大幅
な上昇を招く。
【００１７】本発明は、回路部品の耐電圧を増大するこ
となく、動作環境の変化の影響が小さいアドレッシング
を実現し、表示の安定を図ることを目的としている。
となく、動作環境の変化の影響が小さいアドレッシング
を実現し、表示の安定を図ることを目的としている。
【００１８】
【課題を解決するための手段】本発明においては、各ス
キャン電極（第２電極Ｙ）について、アドレス期間の一
部では選択／非選択の区別が可能な可変電位状態とし、
残りの期間では電位を切り換えない一定電位状態とす
る。電位を切り換えないときには、スキャンドライバの
一対の電源端子の一方を開放し、または双方を同一か互
いに近い電位に保つことによってスキャンドライバの耐
電圧の制約が解消されるので、スキャン電極の電位を選
択電位Ｖｙａ１との差の拡大を気にせず任意に設定する
ことができる。その設定電位をアドレス電極（第３電極
Ａ）のアドレス電位Ｖａａに近づけることで、電極間Ａ
Ｙのセル電圧が放電開始閾値ＶｆAYより十分に低い範囲
内に保たれ、従来の問題であった意図しない壁電圧の変
化が生じにくくなる。特に、注目するスキャン電極にス
キャンパルスを印加する以前に一定電位期間を割り当て
るのが効果的である。スキャンパルスを印加する以前お
よび以後の双方に一定電位期間を割り当てれば、アドレ
ッシングの確実性がより高まる。
キャン電極（第２電極Ｙ）について、アドレス期間の一
部では選択／非選択の区別が可能な可変電位状態とし、
残りの期間では電位を切り換えない一定電位状態とす
る。電位を切り換えないときには、スキャンドライバの
一対の電源端子の一方を開放し、または双方を同一か互
いに近い電位に保つことによってスキャンドライバの耐
電圧の制約が解消されるので、スキャン電極の電位を選
択電位Ｖｙａ１との差の拡大を気にせず任意に設定する
ことができる。その設定電位をアドレス電極（第３電極
Ａ）のアドレス電位Ｖａａに近づけることで、電極間Ａ
Ｙのセル電圧が放電開始閾値ＶｆAYより十分に低い範囲
内に保たれ、従来の問題であった意図しない壁電圧の変
化が生じにくくなる。特に、注目するスキャン電極にス
キャンパルスを印加する以前に一定電位期間を割り当て
るのが効果的である。スキャンパルスを印加する以前お
よび以後の双方に一定電位期間を割り当てれば、アドレ
ッシングの確実性がより高まる。
【００１９】可変電位状態とする期間では、非選択電位
Ｖｙａ２の値によっては意図しない壁電圧の変化が生じ
る。しかし、変化量と期間の長さには相関があるので、
可変電位状態とする期間が短かければ壁電圧の変化の影
響は小さい。例えば、アドレス期間を前半と後半とに分
け、後半に選択するスキャン電極を前半において一定電
位に保つ場合、概算的に壁電圧の変化の影響は従来の半
分となる。
Ｖｙａ２の値によっては意図しない壁電圧の変化が生じ
る。しかし、変化量と期間の長さには相関があるので、
可変電位状態とする期間が短かければ壁電圧の変化の影
響は小さい。例えば、アドレス期間を前半と後半とに分
け、後半に選択するスキャン電極を前半において一定電
位に保つ場合、概算的に壁電圧の変化の影響は従来の半
分となる。
【００２０】請求項１の発明の方法は、第１電極群とと
もに行毎に面放電のための電極対を構成する第２電極
群、および各列で前記電極対と交差する第３電極群を有
した画面において、選択行の第２電極を選択電位Ｖｙａ
１にバイアスする行選択と同期して、選択列の第３電極
を前記選択電位Ｖｙａ１と異なるアドレス電位Ｖａａに
バイアスすることによって、アドレッシングのための放
電を生じさせるＡＣ型ＰＤＰの駆動方法であって、アド
レッシングを行うアドレス期間を複数のサブ期間に分割
し、サブ期間毎に異なる行を選択することとし、各サブ
期間において、その期間中に選択する行の第２電極につ
いては、選択と非選択とに応じて前記選択電位Ｖｙａ１
と第１非選択電位Ｖｙａ２とのバイアスの切換えを行
い、かつ当該サブ期間の後のサブ期間において選択する
行の第２電極については、当該サブ期間の全体にわたっ
て前記第１非選択電位Ｖｙａ２と前記アドレス電位Ｖａ
ａとの間の第２非選択電位Ｖｙａ３にバイアスするもの
である。
もに行毎に面放電のための電極対を構成する第２電極
群、および各列で前記電極対と交差する第３電極群を有
した画面において、選択行の第２電極を選択電位Ｖｙａ
１にバイアスする行選択と同期して、選択列の第３電極
を前記選択電位Ｖｙａ１と異なるアドレス電位Ｖａａに
バイアスすることによって、アドレッシングのための放
電を生じさせるＡＣ型ＰＤＰの駆動方法であって、アド
レッシングを行うアドレス期間を複数のサブ期間に分割
し、サブ期間毎に異なる行を選択することとし、各サブ
期間において、その期間中に選択する行の第２電極につ
いては、選択と非選択とに応じて前記選択電位Ｖｙａ１
と第１非選択電位Ｖｙａ２とのバイアスの切換えを行
い、かつ当該サブ期間の後のサブ期間において選択する
行の第２電極については、当該サブ期間の全体にわたっ
て前記第１非選択電位Ｖｙａ２と前記アドレス電位Ｖａ
ａとの間の第２非選択電位Ｖｙａ３にバイアスするもの
である。
【００２１】請求項２の発明の駆動方法は、各サブ期間
において、その前のサブ期間において選択した行の第２
電極をも前記第２非選択電位Ｖｙａ３にバイアスするも
のである。
において、その前のサブ期間において選択した行の第２
電極をも前記第２非選択電位Ｖｙａ３にバイアスするも
のである。
【００２２】請求項３の発明の駆動方法は、前記第２非
選択電位Ｖｙａ３を接地電位とするものである。請求項
４の発明の駆動方法は、行の配列順序と異なる順序で行
選択を行うものである。
選択電位Ｖｙａ３を接地電位とするものである。請求項
４の発明の駆動方法は、行の配列順序と異なる順序で行
選択を行うものである。
【００２３】請求項５の発明の駆動方法は、アドレス期
間を２つのサブ期間に分割し、一方のサブ期間において
奇数行の第２電極について選択と非選択とに応じてバイ
アスの切換えを行い、かつ偶数行の第２電極を第２非選
択電位Ｖｙａ３にバイアスし、他方のサブ期間において
偶数行の第２電極について選択と非選択とに応じてバイ
アスの切換えを行い、かつ奇数行の第２電極を第２非選
択電位Ｖｙａ３にバイアスするものである。
間を２つのサブ期間に分割し、一方のサブ期間において
奇数行の第２電極について選択と非選択とに応じてバイ
アスの切換えを行い、かつ偶数行の第２電極を第２非選
択電位Ｖｙａ３にバイアスし、他方のサブ期間において
偶数行の第２電極について選択と非選択とに応じてバイ
アスの切換えを行い、かつ奇数行の第２電極を第２非選
択電位Ｖｙａ３にバイアスするものである。
【００２４】請求項６の発明の駆動装置は、第１電極群
とともに行毎に面放電のための電極対を構成する第２電
極群、および各列で前記電極対と交差する第３電極群を
有した画面において、選択行の第２電極を選択電位Ｖｙ
ａ１にバイアスする行選択と同期して、選択列の第３電
極を前記選択電位Ｖｙａ１と異なるアドレス電位Ｖａａ
にバイアスすることによって、アドレッシングのための
放電を生じさせるＡＣ型ＰＤＰの駆動装置であって、第
１および第２のバイアス端子を有し、第２電極を当該第
１および第２のバイアス端子のどちらかに接続する行選
択のためのスイッチ回路と、前記第１のバイアス端子と
選択電位ラインとの導通制御のための第１スイッチと、
前記第２のバイアス端子と第１非選択電位ラインとの導
通制御のための第２スイッチと、前記第２のバイアス端
子と第２非選択電位ラインとの導通制御のための第３ス
イッチと、前記スイッチ回路、第１スイッチ、第２スイ
ッチ、および第３スイッチを制御するコントローラとを
備え、アドレッシングを行うアドレス期間を分割した複
数のサブ期間のそれぞれにおいて、その期間中に選択す
る行の第２電極に対しては、選択と非選択とに応じて前
記選択電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイ
アスの切換えを行い、かつ当該サブ期間の後のサブ期間
において選択する行の第２電極を、当該サブ期間の全体
にわたって前記第１非選択電位Ｖｙａ２と前記アドレス
電位Ｖａａとの間の第２非選択電位Ｖｙａ３にバイアス
するものである。
とともに行毎に面放電のための電極対を構成する第２電
極群、および各列で前記電極対と交差する第３電極群を
有した画面において、選択行の第２電極を選択電位Ｖｙ
ａ１にバイアスする行選択と同期して、選択列の第３電
極を前記選択電位Ｖｙａ１と異なるアドレス電位Ｖａａ
にバイアスすることによって、アドレッシングのための
放電を生じさせるＡＣ型ＰＤＰの駆動装置であって、第
１および第２のバイアス端子を有し、第２電極を当該第
１および第２のバイアス端子のどちらかに接続する行選
択のためのスイッチ回路と、前記第１のバイアス端子と
選択電位ラインとの導通制御のための第１スイッチと、
前記第２のバイアス端子と第１非選択電位ラインとの導
通制御のための第２スイッチと、前記第２のバイアス端
子と第２非選択電位ラインとの導通制御のための第３ス
イッチと、前記スイッチ回路、第１スイッチ、第２スイ
ッチ、および第３スイッチを制御するコントローラとを
備え、アドレッシングを行うアドレス期間を分割した複
数のサブ期間のそれぞれにおいて、その期間中に選択す
る行の第２電極に対しては、選択と非選択とに応じて前
記選択電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイ
アスの切換えを行い、かつ当該サブ期間の後のサブ期間
において選択する行の第２電極を、当該サブ期間の全体
にわたって前記第１非選択電位Ｖｙａ２と前記アドレス
電位Ｖａａとの間の第２非選択電位Ｖｙａ３にバイアス
するものである。
【００２５】
【００２６】請求項７の発明の駆動装置において、前記
スイッチ回路における前記第１および第２のバイアス端
子間の耐電圧は、前記選択電位Ｖｙａ１と前記第１非選
択電位Ｖｙａ２との電位差よりも高く、かつ前記選択電
位Ｖｙａ１と前記第２非選択電位Ｖｙａ３との電位差よ
りも低い。
スイッチ回路における前記第１および第２のバイアス端
子間の耐電圧は、前記選択電位Ｖｙａ１と前記第１非選
択電位Ｖｙａ２との電位差よりも高く、かつ前記選択電
位Ｖｙａ１と前記第２非選択電位Ｖｙａ３との電位差よ
りも低い。
【００２７】請求項８の発明の駆動装置において、前記
スイッチ回路は、複数の第２電極を個々に前記第１およ
び第２のバイアス端子のどちらかに接続する複数のスイ
ッチングデバイスを有した集積回路である。
スイッチ回路は、複数の第２電極を個々に前記第１およ
び第２のバイアス端子のどちらかに接続する複数のスイ
ッチングデバイスを有した集積回路である。
【００２８】請求項９の発明の駆動装置において、各サ
ブ期間に選択される行の数は前記スイッチ回路の１個あ
たりの駆動電極数である。請求項１０の発明の駆動装置
は、第１および第２のバイアス端子を有し、第２電極を
当該第１および第２のバイアス端子のどちらかに接続す
る行選択のための複数のスイッチ回路と、前記第１のバ
イアス端子と選択電位ラインとの導通制御のための第１
スイッチと、前記第２のバイアス端子と第１非選択電位
ラインとの導通制御のための第２スイッチと、前記第２
のバイアス端子と第２非選択電位ラインとの導通制御の
ための第３スイッチと、前記スイッチ回路、第１スイッ
チ、第２スイッチ、および第３スイッチを制御するコン
トローラとを備えており、前記複数のスイッチ回路は、
複数の第２電極を個々に前記第１および第２のバイアス
端子のどちらかに接続する複数のスイッチングデバイス
を有した同一構成の集積回路であり、各スイッチ回路に
おける前記第１および第２のバイアス端子間の耐電圧
は、前記選択電位Ｖｙａ１と前記第１非選択電位Ｖｙａ
２との電位差よりも高く、かつ前記選択電位Ｖｙａ１と
前記第２非選択電位Ｖｙａ３との電位差よりも低い値で
あり、アドレッシングを行うアドレス期間を分割した複
数のサブ期間のそれぞれにおいて、その期間中に選択す
る行の第２電極に対しては、選択と非選択とに応じて前
記選択電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイ
アスの切換えを行い、かつ当該サブ期間の後のサブ期間
において選択する行の第２電極を、当該サブ期間の全体
にわたって前記第１非選択電位Ｖｙａ２と前記アドレス
電位Ｖａａとの間の第２非選択電位Ｖｙａ３にバイアス
し、各サブ期間に選択される行の数が、前記スイッチ回
路の１個あたりの駆動電極数の整数倍とされたものであ
る。
ブ期間に選択される行の数は前記スイッチ回路の１個あ
たりの駆動電極数である。請求項１０の発明の駆動装置
は、第１および第２のバイアス端子を有し、第２電極を
当該第１および第２のバイアス端子のどちらかに接続す
る行選択のための複数のスイッチ回路と、前記第１のバ
イアス端子と選択電位ラインとの導通制御のための第１
スイッチと、前記第２のバイアス端子と第１非選択電位
ラインとの導通制御のための第２スイッチと、前記第２
のバイアス端子と第２非選択電位ラインとの導通制御の
ための第３スイッチと、前記スイッチ回路、第１スイッ
チ、第２スイッチ、および第３スイッチを制御するコン
トローラとを備えており、前記複数のスイッチ回路は、
複数の第２電極を個々に前記第１および第２のバイアス
端子のどちらかに接続する複数のスイッチングデバイス
を有した同一構成の集積回路であり、各スイッチ回路に
おける前記第１および第２のバイアス端子間の耐電圧
は、前記選択電位Ｖｙａ１と前記第１非選択電位Ｖｙａ
２との電位差よりも高く、かつ前記選択電位Ｖｙａ１と
前記第２非選択電位Ｖｙａ３との電位差よりも低い値で
あり、アドレッシングを行うアドレス期間を分割した複
数のサブ期間のそれぞれにおいて、その期間中に選択す
る行の第２電極に対しては、選択と非選択とに応じて前
記選択電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイ
アスの切換えを行い、かつ当該サブ期間の後のサブ期間
において選択する行の第２電極を、当該サブ期間の全体
にわたって前記第１非選択電位Ｖｙａ２と前記アドレス
電位Ｖａａとの間の第２非選択電位Ｖｙａ３にバイアス
し、各サブ期間に選択される行の数が、前記スイッチ回
路の１個あたりの駆動電極数の整数倍とされたものであ
る。
【００２９】請求項１１の発明の表示装置は、請求項６
記載の駆動装置と、それによって駆動されるＡＣ型ＰＤ
Ｐとから構成される。請求項１２の発明の表示装置は、
請求項１０記載の駆動装置と、それによって駆動される
ＡＣ型ＰＤＰとから構成される。
記載の駆動装置と、それによって駆動されるＡＣ型ＰＤ
Ｐとから構成される。請求項１２の発明の表示装置は、
請求項１０記載の駆動装置と、それによって駆動される
ＡＣ型ＰＤＰとから構成される。
【００３０】
【発明の実施の形態】図１は本発明に係る表示装置の構
成図である。表示装置１００は、ｍ列ｎ行の画面をもつ
面放電型のＰＤＰ１と、縦横に並ぶ放電セルを選択的に
発光させるためのドライブユニット７０とから構成され
ており、壁掛け式テレビジョン受像機、コンピュータシ
ステムのモニターなどとして利用される。
成図である。表示装置１００は、ｍ列ｎ行の画面をもつ
面放電型のＰＤＰ１と、縦横に並ぶ放電セルを選択的に
発光させるためのドライブユニット７０とから構成され
ており、壁掛け式テレビジョン受像機、コンピュータシ
ステムのモニターなどとして利用される。
【００３１】ＰＤＰ１では、表示放電を生じさせるため
の第１電極Ｘおよび第２電極Ｙが平行配置され、これら
電極群と交差するように第３電極（アドレス電極）Ａが
配列されている。第１電極Ｘおよび第２電極Ｙは画面の
行方向（水平方向）に延び、第２電極Ｙはアドレッシン
グに際して行選択のためのスキャン電極として用いられ
る。第３電極Ａは列方向（垂直方向）に延びており、列
選択のためのデータ電極として用いられる。
の第１電極Ｘおよび第２電極Ｙが平行配置され、これら
電極群と交差するように第３電極（アドレス電極）Ａが
配列されている。第１電極Ｘおよび第２電極Ｙは画面の
行方向（水平方向）に延び、第２電極Ｙはアドレッシン
グに際して行選択のためのスキャン電極として用いられ
る。第３電極Ａは列方向（垂直方向）に延びており、列
選択のためのデータ電極として用いられる。
【００３２】ドライブユニット７０は、駆動制御を担う
制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドラ
イバ７７、およびアドレスドライバ８０を有している。
ドライブユニット７０にはＴＶチューナ、コンピュータ
などの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示
す多値画像データであるフレームデータＤｆが、各種の
同期信号とともに入力される。制御回路７１は、フレー
ムデータＤｆを一時的に記憶するフレームメモリ７１１
および駆動電圧の制御データを記憶する波形メモリ７１
２を備えている。
制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドラ
イバ７７、およびアドレスドライバ８０を有している。
ドライブユニット７０にはＴＶチューナ、コンピュータ
などの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示
す多値画像データであるフレームデータＤｆが、各種の
同期信号とともに入力される。制御回路７１は、フレー
ムデータＤｆを一時的に記憶するフレームメモリ７１１
および駆動電圧の制御データを記憶する波形メモリ７１
２を備えている。
【００３３】フレームデータＤｆは、フレームメモリ７
１１に一旦格納された後、階調表示のためのサブフィー
ルドデータＤｓｆに変換されてアドレスドライバ８０へ
転送される。サブフィールドデータＤｓｆはｑ個のサブ
フィールドを表すｑビットの表示データであって（１サ
ブピクセル当たり１ビットの表示データがｑ画面分集ま
ったものとも言える）、サブフィールドは解像度ｍ×ｎ
の２値画像である。サブフィールドデータＤｓｆの各ビ
ットの値は、該当する１つのサブフィールドにおけるサ
ブピクセルの発光の要否、厳密にはアドレス放電の要否
を示す。
１１に一旦格納された後、階調表示のためのサブフィー
ルドデータＤｓｆに変換されてアドレスドライバ８０へ
転送される。サブフィールドデータＤｓｆはｑ個のサブ
フィールドを表すｑビットの表示データであって（１サ
ブピクセル当たり１ビットの表示データがｑ画面分集ま
ったものとも言える）、サブフィールドは解像度ｍ×ｎ
の２値画像である。サブフィールドデータＤｓｆの各ビ
ットの値は、該当する１つのサブフィールドにおけるサ
ブピクセルの発光の要否、厳密にはアドレス放電の要否
を示す。
【００３４】Ｘドライバ７４は、ｎ本の第１電極Ｘの電
位を一括に制御する。Ｙドライバ７７は、スキャン回路
７８と共通ドライバ７９とからなる。スキャン回路７８
はアドレッシングにおける行選択のための電位切換え手
段である。アドレスドライバ８０は、サブフィールドデ
ータＤｓｆに基づいて、計ｍ本の第３電極Ａの電位を制
御する。これらドライバには電源回路７３から図示しな
い配線導体を介して所定の電力が供給される。
位を一括に制御する。Ｙドライバ７７は、スキャン回路
７８と共通ドライバ７９とからなる。スキャン回路７８
はアドレッシングにおける行選択のための電位切換え手
段である。アドレスドライバ８０は、サブフィールドデ
ータＤｓｆに基づいて、計ｍ本の第３電極Ａの電位を制
御する。これらドライバには電源回路７３から図示しな
い配線導体を介して所定の電力が供給される。
【００３５】図２は本発明に係るＰＤＰのセル構造を示
す図である。ＰＤＰ１は一対の基板構体（基板上に放電
セルの構成要素を設けた構造体）１０，２０からなる。
画面ＥＳを構成する各放電セルにおいて、表示電極対
（第１電極Ｘおよび第２電極Ｙで構成される）と第３電
極Ａとが交差する。第１電極Ｘおよび第２電極Ｙは、前
面側の基板構体１０の基材であるガラス基板１１の内面
に配列されており、それぞれが面放電ギャップを形成す
る透明導電膜４１と行の全長にわたって延びる金属膜
（バス電極）４２とからなる。表示電極対（Ｘ，Ｙ）を
被覆するように厚さ３０〜５０μｍ程度の誘電体層１７
が設けられ、誘電体層１７の表面には保護膜１８として
マグネシア（ＭｇＯ）が被着されている。第３電極Ａ
は、背面側の基板構体２０の基材であるガラス基板２１
の内面に配列されており、誘電体層２４によって被覆さ
れている。誘電体層２４の上には、高さ１５０μｍ程度
の帯状の隔壁２９が各第３電極Ａの間に１つずつ設けら
れている。これらの隔壁２９によって放電空間が行方向
（画面ＥＳの水平方向）に列毎に区画されている。放電
空間のうちの各列に対応した列空間３１は全ての行に跨
がって連続している。そして、第３電極Ａの上方および
隔壁２９の側面を含めて背面側の内面を被覆するよう
に、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２
８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体ア
ルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。蛍光
体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線に
よって局部的に励起されて発光する。
す図である。ＰＤＰ１は一対の基板構体（基板上に放電
セルの構成要素を設けた構造体）１０，２０からなる。
画面ＥＳを構成する各放電セルにおいて、表示電極対
（第１電極Ｘおよび第２電極Ｙで構成される）と第３電
極Ａとが交差する。第１電極Ｘおよび第２電極Ｙは、前
面側の基板構体１０の基材であるガラス基板１１の内面
に配列されており、それぞれが面放電ギャップを形成す
る透明導電膜４１と行の全長にわたって延びる金属膜
（バス電極）４２とからなる。表示電極対（Ｘ，Ｙ）を
被覆するように厚さ３０〜５０μｍ程度の誘電体層１７
が設けられ、誘電体層１７の表面には保護膜１８として
マグネシア（ＭｇＯ）が被着されている。第３電極Ａ
は、背面側の基板構体２０の基材であるガラス基板２１
の内面に配列されており、誘電体層２４によって被覆さ
れている。誘電体層２４の上には、高さ１５０μｍ程度
の帯状の隔壁２９が各第３電極Ａの間に１つずつ設けら
れている。これらの隔壁２９によって放電空間が行方向
（画面ＥＳの水平方向）に列毎に区画されている。放電
空間のうちの各列に対応した列空間３１は全ての行に跨
がって連続している。そして、第３電極Ａの上方および
隔壁２９の側面を含めて背面側の内面を被覆するよう
に、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２
８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体ア
ルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。蛍光
体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線に
よって局部的に励起されて発光する。
【００３６】表示において、１サブフィールド分の期間
は従来と同様に、準備期間ＴＲ、アドレス期間ＴＡ、お
よびサステイン期間ＴＳに大別される（図１１参照）。
以下、本発明に係るアドレス期間ＴＡの駆動の形態を説
明する。
は従来と同様に、準備期間ＴＲ、アドレス期間ＴＡ、お
よびサステイン期間ＴＳに大別される（図１１参照）。
以下、本発明に係るアドレス期間ＴＡの駆動の形態を説
明する。
【００３７】図３はアドレス期間の駆動電圧波形の第１
例を示す図である。本例のアドレッシングの行選択順は
配列順である。アドレス期間ＴＡを前半ＴＡ１および後
半ＴＡ２の２個のサブ２間に分割し、前半ＴＡ１に選択
対象となる計ｎ／２本の第２電極Ｙ1 〜Ｙn/2 と、後半
ＴＡ２に選択対象となる計ｎ／２本の第２電極Ｙ
(n/2)+1 〜Ｙn とでバイアス形態を変える。
例を示す図である。本例のアドレッシングの行選択順は
配列順である。アドレス期間ＴＡを前半ＴＡ１および後
半ＴＡ２の２個のサブ２間に分割し、前半ＴＡ１に選択
対象となる計ｎ／２本の第２電極Ｙ1 〜Ｙn/2 と、後半
ＴＡ２に選択対象となる計ｎ／２本の第２電極Ｙ
(n/2)+1 〜Ｙn とでバイアス形態を変える。
【００３８】前半ＴＡ１においては、第２電極Ｙ1 〜Ｙ
n/2 のうち、選択行に対応したものを選択電位Ｖｙａ１
にバイアスし、他のものを第１非選択電位Ｖｙａ２にバ
イアスする。そして、この期間には選択されない第２電
極Ｙ(n/2)+1 〜Ｙn については、一律に第２非選択電位
Ｖｙａ３にバイアスする。第２非選択電位Ｖｙａ３は第
１非選択電位Ｖｙａ２と比べてアドレス電極のアドレス
電位Ｖａａに近い。例示のアドレス電位Ｖａａは正電位
であるので、Ｖａａ＞Ｖｙａ３＞Ｖｙａ２＞Ｖｙａ１の
関係を満たす。アドレス電位Ｖａａが負電位であれば、
Ｖａａ＜Ｖｙａ３＜Ｖｙａ２＜Ｖｙａ１となる。
n/2 のうち、選択行に対応したものを選択電位Ｖｙａ１
にバイアスし、他のものを第１非選択電位Ｖｙａ２にバ
イアスする。そして、この期間には選択されない第２電
極Ｙ(n/2)+1 〜Ｙn については、一律に第２非選択電位
Ｖｙａ３にバイアスする。第２非選択電位Ｖｙａ３は第
１非選択電位Ｖｙａ２と比べてアドレス電極のアドレス
電位Ｖａａに近い。例示のアドレス電位Ｖａａは正電位
であるので、Ｖａａ＞Ｖｙａ３＞Ｖｙａ２＞Ｖｙａ１の
関係を満たす。アドレス電位Ｖａａが負電位であれば、
Ｖａａ＜Ｖｙａ３＜Ｖｙａ２＜Ｖｙａ１となる。
【００３９】後半ＴＡ２においては、第２電極Ｙ
(n/2)+1 〜Ｙn のうち、選択行に対応したものを選択電
位Ｖｙａ１にバイアスし、他のものを第１非選択電位Ｖ
ｙａ２にバイアスする。そして、この期間には選択され
ない第２電極Ｙ1 〜Ｙn/2 については一律に第２非選択
電位Ｖｙａ３にバイアスする。
(n/2)+1 〜Ｙn のうち、選択行に対応したものを選択電
位Ｖｙａ１にバイアスし、他のものを第１非選択電位Ｖ
ｙａ２にバイアスする。そして、この期間には選択され
ない第２電極Ｙ1 〜Ｙn/2 については一律に第２非選択
電位Ｖｙａ３にバイアスする。
【００４０】このように各第２電極Ｙを、それが選択さ
れるサブ期間ではＶｙａ１／Ｖｙａ２の電位切換えを行
い、それが選択されないサブ期間では一定の電位Ｖｙａ
３に保つ駆動波形を“第１波形”と呼称する。
れるサブ期間ではＶｙａ１／Ｖｙａ２の電位切換えを行
い、それが選択されないサブ期間では一定の電位Ｖｙａ
３に保つ駆動波形を“第１波形”と呼称する。
【００４１】図４はアドレス期間の駆動電圧波形の第２
例を示す図である。本例においても行選択順は配列順で
あり、アドレス期間ＴＡは前半ＴＡ１および後半ＴＡ２
に分割される。
例を示す図である。本例においても行選択順は配列順で
あり、アドレス期間ＴＡは前半ＴＡ１および後半ＴＡ２
に分割される。
【００４２】後半ＴＡ２に選択対象となる計ｎ／２本の
第２電極Ｙ(n/2)+1 〜Ｙn の駆動形態は、図３の例と同
様である。これに対して、前半ＴＡ１に選択対象となる
計ｎ／２本の第２電極Ｙ1 〜Ｙn/2 については、選択行
に対応したものを選択電位Ｖｙａ１にバイアスし、他の
もの（非選択行に対応したもの）を前半ＴＡ１と後半Ｔ
Ａ２とに係わらず第１非選択電位Ｖｙａ２にバイアスす
る。つまり、後半ＴＡ２において、その時点で選択が終
わっている第２電極Ｙ1 〜Ｙn/2 については第２非選択
電位Ｖｙａ３にバイアスせず、第１非選択電位Ｖｙａ２
に保つ。
第２電極Ｙ(n/2)+1 〜Ｙn の駆動形態は、図３の例と同
様である。これに対して、前半ＴＡ１に選択対象となる
計ｎ／２本の第２電極Ｙ1 〜Ｙn/2 については、選択行
に対応したものを選択電位Ｖｙａ１にバイアスし、他の
もの（非選択行に対応したもの）を前半ＴＡ１と後半Ｔ
Ａ２とに係わらず第１非選択電位Ｖｙａ２にバイアスす
る。つまり、後半ＴＡ２において、その時点で選択が終
わっている第２電極Ｙ1 〜Ｙn/2 については第２非選択
電位Ｖｙａ３にバイアスせず、第１非選択電位Ｖｙａ２
に保つ。
【００４３】このように各第２電極Ｙを、それが選択さ
れるサブ期間およびその後のサブ期間ではＶｙａ１また
はＶｙａ２のどちらかにバイアスし、それが選択される
サブ期間より前のサブ期間では一定の電位Ｖｙａ３に保
つ駆動波形を“第２波形”と呼称する。
れるサブ期間およびその後のサブ期間ではＶｙａ１また
はＶｙａ２のどちらかにバイアスし、それが選択される
サブ期間より前のサブ期間では一定の電位Ｖｙａ３に保
つ駆動波形を“第２波形”と呼称する。
【００４４】図５はアドレス期間のセル電圧の変化を示
す図である。同図において表示パターンの想定は図１５
と同様である。第２電極Ｙを第２非選択電位Ｖｙａ３に
バイアスすることにより、電極間ＡＹのセル電圧と放電
開始閾値ＶｆAYとの差Ｖｄが、第１非選択電位Ｖｙａ２
にバイアスする場合と比べて大きくなり、行選択以前の
壁電圧の変化が起こりにくくなる。この結果、行選択時
点における選択電位Ｖｙａ１へのバイアスにより、電極
間ＡＹおよび電極間ＸＹで十分な強度のアドレス放電が
起こり、電極間ＸＹに適正な壁電圧Ｖｗｘｙ２が生じ
る。
す図である。同図において表示パターンの想定は図１５
と同様である。第２電極Ｙを第２非選択電位Ｖｙａ３に
バイアスすることにより、電極間ＡＹのセル電圧と放電
開始閾値ＶｆAYとの差Ｖｄが、第１非選択電位Ｖｙａ２
にバイアスする場合と比べて大きくなり、行選択以前の
壁電圧の変化が起こりにくくなる。この結果、行選択時
点における選択電位Ｖｙａ１へのバイアスにより、電極
間ＡＹおよび電極間ＸＹで十分な強度のアドレス放電が
起こり、電極間ＸＹに適正な壁電圧Ｖｗｘｙ２が生じ
る。
【００４５】図６は第１波形を実現するスキャン回路の
構成図である。スキャン回路７８は、Ｎ（＝ｎ／ｊ）個
のスキャンドライバ７８１、およびスキャンドライバ群
に印加する電圧を切り換えるためのスイッチＱ５1 ，Ｑ
５2 ，Ｑ６1 ，Ｑ６2 ，Ｑ７1 ，Ｑ７2 を有する。各ス
キャンドライバ７８１の内部構成は従来と同様である
（図１４参照）。
構成図である。スキャン回路７８は、Ｎ（＝ｎ／ｊ）個
のスキャンドライバ７８１、およびスキャンドライバ群
に印加する電圧を切り換えるためのスイッチＱ５1 ，Ｑ
５2 ，Ｑ６1 ，Ｑ６2 ，Ｑ７1 ，Ｑ７2 を有する。各ス
キャンドライバ７８１の内部構成は従来と同様である
（図１４参照）。
【００４６】計Ｎ個のスキャンドライバ７８１は、第２
電極Ｙ1 〜Ｙn/2 の制御を受け持つ第１グループと第２
電極Ｙ(n/2)+1 〜Ｙn の制御を受け持つ第２グループと
に分けられており、グループ毎に電源端子の電位が一括
に切換えられる。なお、共通ドライバ７９（図１参照）
はグループ毎に１個ずつ設けられた計２個のサステイン
回路７９１からなる。
電極Ｙ1 〜Ｙn/2 の制御を受け持つ第１グループと第２
電極Ｙ(n/2)+1 〜Ｙn の制御を受け持つ第２グループと
に分けられており、グループ毎に電源端子の電位が一括
に切換えられる。なお、共通ドライバ７９（図１参照）
はグループ毎に１個ずつ設けられた計２個のサステイン
回路７９１からなる。
【００４７】上述のアドレス期間の前半ＴＡ１において
は、スイッチＱ７1 をオフとし、スイッチＱ５1 ，Ｑ６
1 をオンとする。すなわち、第１グループに属するＮ／
２個のスキャンドライバ７８１における電源端子ＳＵを
選択電位Ｖｙａ１にバイアスし、電源端子ＳＤを非選択
電位Ｖｙａ２にバイアスする。この状態でスキャンドラ
イバ７８１を制御することにより、第２電極Ｙ1 〜Ｙ
n/2 のスキャニングを行うことができる。一方、第２グ
ループに属するＮ／２個のスキャンドライバ７８１につ
いては、スイッチＱ５2 ，Ｑ６2 をオフとし、スイッチ
Ｑ７2 をオンにして電源端子ＳＤを第２非選択電位Ｖｙ
ａ３にバイアスする。スキャンドライバ７８１の内部で
スイッチＱａをオンとすれば、第２電極Ｙ(n/2)+1 〜Ｙ
n が第２非選択電位Ｖｙａ３にバイアスされる。スイッ
チＱ５2 のオフによって、電源端子ＳＵがオープン状態
となるので、選択電位Ｖｙａ１と第２非選択電位Ｖｙａ
３との電位差がスキャンドライバ７８１の耐電圧以上で
あっても支障はない。アドレス期間の後半ＴＡ１におい
ては、前半ＴＡ１のスイッチ制御を第１グループと第２
グループとで入れ換える。
は、スイッチＱ７1 をオフとし、スイッチＱ５1 ，Ｑ６
1 をオンとする。すなわち、第１グループに属するＮ／
２個のスキャンドライバ７８１における電源端子ＳＵを
選択電位Ｖｙａ１にバイアスし、電源端子ＳＤを非選択
電位Ｖｙａ２にバイアスする。この状態でスキャンドラ
イバ７８１を制御することにより、第２電極Ｙ1 〜Ｙ
n/2 のスキャニングを行うことができる。一方、第２グ
ループに属するＮ／２個のスキャンドライバ７８１につ
いては、スイッチＱ５2 ，Ｑ６2 をオフとし、スイッチ
Ｑ７2 をオンにして電源端子ＳＤを第２非選択電位Ｖｙ
ａ３にバイアスする。スキャンドライバ７８１の内部で
スイッチＱａをオンとすれば、第２電極Ｙ(n/2)+1 〜Ｙ
n が第２非選択電位Ｖｙａ３にバイアスされる。スイッ
チＱ５2 のオフによって、電源端子ＳＵがオープン状態
となるので、選択電位Ｖｙａ１と第２非選択電位Ｖｙａ
３との電位差がスキャンドライバ７８１の耐電圧以上で
あっても支障はない。アドレス期間の後半ＴＡ１におい
ては、前半ＴＡ１のスイッチ制御を第１グループと第２
グループとで入れ換える。
【００４８】図７は第２波形を実現するスキャン回路の
構成図である。スキャン回路７８ｂは、図６のスキャン
回路７８におけるスイッチＱ７1 を省略した回路に相当
する。第２波形では、前半ＴＡ１に選択する第２電極Ｙ
1 〜Ｙ n/2 を第２非選択電位Ｖｙａ３にバイアスするこ
とがないので、スイッチＱ７1の省略が可能である。
構成図である。スキャン回路７８ｂは、図６のスキャン
回路７８におけるスイッチＱ７1 を省略した回路に相当
する。第２波形では、前半ＴＡ１に選択する第２電極Ｙ
1 〜Ｙ n/2 を第２非選択電位Ｖｙａ３にバイアスするこ
とがないので、スイッチＱ７1の省略が可能である。
【００４９】図８は第２非選択電位を接地電位とする場
合のスキャン回路の構成図である。第２非選択電位Ｖｙ
ａ３は、Ｖａａ＞Ｖｙａ３＞Ｖｙａ２＞Ｖｙａ１の関係
を満たせば、接地電位であってもよい。スキャン回路７
８ｃにおいて、サステイン回路７９１の出力線にシリア
ル挿入されるスイッチＱ８1 ，Ｑ８2 は、正極性のサス
テインパルスを印加するためのサステイン回路７９１
と、負電位（Ｖｙａ１，Ｖｙａ２）にバイアスしたとき
の電源端子ＳＵ，ＳＤとを分離する役目を担う。スイッ
チＱ８1 ，Ｑ８2 をオンすると、ダイオード経由でＧＮ
Ｄから第２電極Ｙへ電流を流し込むことができる。例え
ば、前半ＴＡ１においてスイッチＱ８2をオンすると同
時に、このスイッチの属するブロックに対応したサステ
イン回路７９１（図の下側）の中にあるＧＮＤに電流を
引き込む図示しないスイッチをオンすれば、第２電極Ｙ
(n/2)+1 〜Ｙn の全てがＧＮＤに双方向で接続されて接
地電位となる。
合のスキャン回路の構成図である。第２非選択電位Ｖｙ
ａ３は、Ｖａａ＞Ｖｙａ３＞Ｖｙａ２＞Ｖｙａ１の関係
を満たせば、接地電位であってもよい。スキャン回路７
８ｃにおいて、サステイン回路７９１の出力線にシリア
ル挿入されるスイッチＱ８1 ，Ｑ８2 は、正極性のサス
テインパルスを印加するためのサステイン回路７９１
と、負電位（Ｖｙａ１，Ｖｙａ２）にバイアスしたとき
の電源端子ＳＵ，ＳＤとを分離する役目を担う。スイッ
チＱ８1 ，Ｑ８2 をオンすると、ダイオード経由でＧＮ
Ｄから第２電極Ｙへ電流を流し込むことができる。例え
ば、前半ＴＡ１においてスイッチＱ８2をオンすると同
時に、このスイッチの属するブロックに対応したサステ
イン回路７９１（図の下側）の中にあるＧＮＤに電流を
引き込む図示しないスイッチをオンすれば、第２電極Ｙ
(n/2)+1 〜Ｙn の全てがＧＮＤに双方向で接続されて接
地電位となる。
【００５０】以上の説明では、アドレス期間ＴＡを２分
割する例を挙げたが、分割数を多くするほど、個々の第
２電極Ｙに注目したときのアドレス期間ＴＡに対する第
２非選択電位Ｖｙａ３にバイアスする時間の割合を大き
くし、それによって壁電圧の意図しない変化を抑制する
効果を高めることができる。
割する例を挙げたが、分割数を多くするほど、個々の第
２電極Ｙに注目したときのアドレス期間ＴＡに対する第
２非選択電位Ｖｙａ３にバイアスする時間の割合を大き
くし、それによって壁電圧の意図しない変化を抑制する
効果を高めることができる。
【００５１】例えば、アドレス期間ＴＡを３つのサブ期
間ＴＡ１，ＴＡ２，ＴＡ３に分割する場合、表１のよう
に第２電極Ｙの電位を制御すればよい。
間ＴＡ１，ＴＡ２，ＴＡ３に分割する場合、表１のよう
に第２電極Ｙの電位を制御すればよい。
【００５２】
【表１】
【００５３】図９はスキャン回路の他の例を示す回路図
である。スキャン回路７８Ｂにおいて、アドレス期間の
分割数はスキャンドライバ７８１の個数と同数である。
サステイン回路７９１Ｂを各スキャンドライバ７８１に
１個ずつ設けてもよいが、図示のように１つのサステイ
ン回路７９１Ｂを用いる構成を採用することもできる。
サステイン回路７９１Ｂをスキャンドライバ７８１の電
源端子ＳＵ，ＳＤに接続するとき、ダイオードを介在さ
せることで、アドレス期間ＴＡにおけるスキャンドライ
バ間の電位Ｖｙａ１，Ｖｙａ２，Ｖｙａ３の競合を防止
する。
である。スキャン回路７８Ｂにおいて、アドレス期間の
分割数はスキャンドライバ７８１の個数と同数である。
サステイン回路７９１Ｂを各スキャンドライバ７８１に
１個ずつ設けてもよいが、図示のように１つのサステイ
ン回路７９１Ｂを用いる構成を採用することもできる。
サステイン回路７９１Ｂをスキャンドライバ７８１の電
源端子ＳＵ，ＳＤに接続するとき、ダイオードを介在さ
せることで、アドレス期間ＴＡにおけるスキャンドライ
バ間の電位Ｖｙａ１，Ｖｙａ２，Ｖｙａ３の競合を防止
する。
【００５４】図１０はアドレス期間の駆動電圧波形の第
３例を示す図である。本発明は、行選択順位が配列順で
ない場合にも適用可能である。例えば、奇数行のみをア
ドレスし、その後に偶数行のみをアドレスする場合に
は、図１０のように前半ＴＡ１において偶数行に対応し
た第２電極Ｙを第２非選択電位Ｖｙａ３にバイアスす
る。
３例を示す図である。本発明は、行選択順位が配列順で
ない場合にも適用可能である。例えば、奇数行のみをア
ドレスし、その後に偶数行のみをアドレスする場合に
は、図１０のように前半ＴＡ１において偶数行に対応し
た第２電極Ｙを第２非選択電位Ｖｙａ３にバイアスす
る。
【００５５】第１電極Ｘおよび第２電極Ｙの配列形式
は、行毎に一対ずつ配列する形式でも、１本を隣接する
２行の表示に共用する形式でもよい。第２電極Ｙの本数
は、必ずしもスキャンドライバ７８１が受け持つ電極数
ｊの整数倍である必要はない。アドレス期間を分割した
複数のサブ期間どうしで選択行の数が異なっていてもよ
い。
は、行毎に一対ずつ配列する形式でも、１本を隣接する
２行の表示に共用する形式でもよい。第２電極Ｙの本数
は、必ずしもスキャンドライバ７８１が受け持つ電極数
ｊの整数倍である必要はない。アドレス期間を分割した
複数のサブ期間どうしで選択行の数が異なっていてもよ
い。
【００５６】
【発明の効果】請求項１乃至請求項１２の発明によれ
ば、回路部品の耐電圧を増大することなく、動作環境の
変化の影響が小さいアドレッシングを実現し、表示の安
定を図ることができる。
ば、回路部品の耐電圧を増大することなく、動作環境の
変化の影響が小さいアドレッシングを実現し、表示の安
定を図ることができる。
【００５７】請求項２の発明によれば、壁電圧の変化し
易い時間をより短くするとができ、表示の安定性がより
高まる。請求項３の発明によれば、電極を第２非選択電
位にバイアスするための特別の電源が不要となり、駆動
回路の低価格化を図ることができる。
易い時間をより短くするとができ、表示の安定性がより
高まる。請求項３の発明によれば、電極を第２非選択電
位にバイアスするための特別の電源が不要となり、駆動
回路の低価格化を図ることができる。
【００５８】請求項７の発明によれば、回路部品の耐電
圧の仕様を必要最小限とすることができ、スイッチ回路
の集積化が容易となる。
圧の仕様を必要最小限とすることができ、スイッチ回路
の集積化が容易となる。
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図であ
る。
る。
【図３】アドレス期間の駆動電圧波形の第１例を示す図
である。
である。
【図４】アドレス期間の駆動電圧波形の第２例を示す図
である。
である。
【図５】アドレス期間のセル電圧の変化を示す図であ
る。
る。
【図６】第１波形を実現するスキャン回路の構成図であ
る。
る。
【図７】第２波形を実現するスキャン回路の構成図であ
る。
る。
【図８】第２非選択電位を接地電位とする場合のスキャ
ン回路の構成図である。
ン回路の構成図である。
【図９】スキャン回路の他の例を示す回路図である。
【図１０】アドレス期間の駆動電圧波形の第３例を示す
図である。
図である。
【図１１】駆動シーケンスの概要を示す電圧波形図であ
る。
る。
【図１２】従来におけるアドレス期間の駆動電圧波形を
示す図である。
示す図である。
【図１３】従来のスキャン回路の構成図である。
【図１４】スキャンドライバと呼称されるスイッチ回路
の構成図である。
の構成図である。
【図１５】従来におけるアドレス期間のセル電圧の変化
を示す波形図である。
を示す波形図である。
１ ＰＤＰ
ＥＳ 画面
Ｙ 第２電極
Ａ 第３電極
ＴＡ アドレス期間
ＴＡ１ 前半（サブ期間）
ＴＡ２ 後半（サブ期間）
７０ ドライブユニット（駆動装置）
ＳＵ，ＳＤ 電源端子（バイアス端子）
７８１ スキャンドライバ（スイッチ回路）
Ｑ５ 第１スイッチ
Ｑ６ 第２スイッチ
Ｑ７ 第３スイッチ
７１ 制御回路（コントローラ）
Ｑａ，Ｑｂ スイッチ（スイッチングデバイス）
１００ 表示装置
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/28
G09G 3/20 641
G09G 3/20 670
Claims (12)
- 【請求項１】第１電極群とともに行毎に面放電のための
電極対を構成する第２電極群、および各列で前記電極対
と交差する第３電極群を有した画面において、選択行の
第２電極を選択電位Ｖｙａ１にバイアスする行選択と同
期して、選択列の第３電極を前記選択電位Ｖｙａ１と異
なるアドレス電位Ｖａａにバイアスすることによって、
アドレッシングのための放電を生じさせるＡＣ型ＰＤＰ
の駆動方法であって、 アドレッシングを行うアドレス期間を複数のサブ期間に
分割し、サブ期間毎に異なる行を選択することとし、 各サブ期間において、その期間中に選択する行の第２電
極については、選択と非選択とに応じて前記選択電位Ｖ
ｙａ１と第１非選択電位Ｖｙａ２とのバイアスの切換え
を行い、かつ当該サブ期間の後のサブ期間において選択
する行の第２電極については、当該サブ期間の全体にわ
たって前記第１非選択電位Ｖｙａ２と前記アドレス電位
Ｖａａとの間の第２非選択電位Ｖｙａ３にバイアスする
ことを特徴とするＡＣ型ＰＤＰの駆動方法。 - 【請求項２】各サブ期間において、その前のサブ期間に
おいて選択した行の第２電極をも前記第２非選択電位Ｖ
ｙａ３にバイアスする請求項１記載のＡＣ型ＰＤＰの駆
動方法。 - 【請求項３】前記第２非選択電位Ｖｙａ３を接地電位と
する請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 【請求項４】行の配列順序と異なる順序で行選択を行う
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 【請求項５】アドレス期間を２つのサブ期間に分割し、
一方のサブ期間において奇数行の第２電極について選択
と非選択とに応じてバイアスの切換えを行い、かつ偶数
行の第２電極を第２非選択電位Ｖｙａ３にバイアスし、
他方のサブ期間において偶数行の第２電極について選択
と非選択とに応じてバイアスの切換えを行い、かつ奇数
行の第２電極を第２非選択電位Ｖｙａ３にバイアスする
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 【請求項６】第１電極群とともに行毎に面放電のための
電極対を構成する第２電極群、および各列で前記電極対
と交差する第３電極群を有した画面において、選択行の
第２電極を選択電位Ｖｙａ１にバイアスする行選択と同
期して、選択列の第３電極を前記選択電位Ｖｙａ１と異
なるアドレス電位Ｖａａにバイアスすることによって、
アドレッシングのための放電を生じさせるＡＣ型ＰＤＰ
の駆動装置であって、第１および第２のバイアス端子を有し、第２電極を当該
第１および第２のバイアス端子のどちらかに接続する行
選択のためのスイッチ回路と、 前記第１のバイアス端子と選択電位ラインとの導通制御
のための第１スイッチと、 前記第２のバイアス端子と第１非選択電位ラインとの導
通制御のための第２スイッチと、 前記第２のバイアス端子と第２非選択電位ラインとの導
通制御のための第３スイッチと、 前記スイッチ回路、第１スイッチ、第２スイッチ、およ
び第３スイッチを制御するコントローラとを備え、 アドレッシングを行うアドレス期間を分割した複数のサ
ブ期間のそれぞれにおいて、その期間中に選択する行の
第２電極に対しては、選択と非選択とに応じて前記選択
電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイアスの
切換えを行い、かつ当該サブ期間の後のサブ期間におい
て選択する行の第２電極を、当該サブ期間の全体にわた
って前記第１非選択電位Ｖｙａ２と前記アドレス電位Ｖ
ａａとの間の第２非選択電位Ｖｙａ３にバイアスするこ
とを特徴とするＡＣ型ＰＤＰの駆動装置。 - 【請求項７】前記スイッチ回路における前記第１および
第２のバイアス端子間の耐電圧は、前記選択電位Ｖｙａ
１と前記第１非選択電位Ｖｙａ２との電位差よりも高
く、かつ前記選択電位Ｖｙａ１と前記第２非選択電位Ｖ
ｙａ３との電位差よりも低い請求項６記載のＡＣ型ＰＤ
Ｐの駆動装置。 - 【請求項８】前記スイッチ回路は、複数の第２電極を個
々に前記第１および第２のバイアス端子のどちらかに接
続する複数のスイッチングデバイスを有した集積回路で
ある請求項７記載のＡＣ型ＰＤＰの駆動装置。 - 【請求項９】各サブ期間に選択される行の数が、前記ス
イッチ回路の１個あたりの駆動電極数である請求項８記
載のＡＣ型ＰＤＰの駆動装置。 - 【請求項１０】第１電極群とともに行毎に面放電のため
の電極対を構成する第２電極群、および各列で前記電極
対と交差する第３電極群を有した画面において、選択行
の第２電極を選択電位Ｖｙａ１にバイアスする行選択と
同期して、選択列の第３電極を前記選択電位Ｖｙａ１と
異なるアドレス電位Ｖａａにバイアスすることによっ
て、アドレッシングのための放電を生じさせるＡＣ型Ｐ
ＤＰの駆動装置であって、 第１および第２のバイアス端子を有し、第２電極を当該
第１および第２のバイアス端子のどちらかに接続する行
選択のための複数のスイッチ回路と、 前記第１のバイアス端子と選択電位ラインとの導通制御
のための第１スイッチと、 前記第２のバイアス端子と第１非選択電位ラインとの導
通制御のための第２スイッチと、 前記第２のバイアス端子と第２非選択電位ラインとの導
通制御のための第３スイッチと、 前記スイッチ回路、第１スイッチ、第２スイッチ、およ
び第３スイッチを制御するコントローラとを備え、 前記複数のスイッチ回路は、複数の第２電極を個々に前
記第１および第２のバイアス端子のどちらかに接続する
複数のスイッチングデバイスを有した同一構成の集積回
路であり、各スイッチ回路における前記第１および第２
のバイアス端子間の耐電圧は、前記選択電位Ｖｙａ１と
前記第１非選択電位Ｖｙａ２との電位差よりも高く、か
つ前記選択電位Ｖｙａ１と前記第２非選択電位Ｖｙａ３
との電位差よりも低い値であり、 アドレッシングを行うアドレス期間を分割した複数のサ
ブ期間のそれぞれにおいて、その期間中に選択する行の
第２電極に対しては、選択と非選択とに応じて前記選択
電位Ｖｙａ１と第１非選択電位Ｖｙａ２とのバイアスの
切換えを行い、かつ当該サブ期間の後のサブ期間におい
て選択する行の第２電極を、当該サブ期間の全体にわた
って前記第１非選択電位Ｖｙａ２と前記アドレス電位Ｖ
ａａとの間の第２非選択電位Ｖｙａ３にバイアスし、 各サブ期間に選択される行の数が、前記スイッチ回路の
１個あたりの駆動電極数の整数倍であることを特徴とす
るＡＣ型ＰＤＰの駆動装置。 - 【請求項１１】請求項６記載の駆動装置と、それによっ
て駆動されるＡＣ型ＰＤＰとから構成されたことを特徴
とする表示装置。 - 【請求項１２】請求項１０記載の駆動装置と、それによ
って駆動されるＡＣ型ＰＤＰとから構成されたことを特
徴とする表示装置。
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