JP3512293B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
- Publication number
- JP3512293B2 JP3512293B2 JP2729096A JP2729096A JP3512293B2 JP 3512293 B2 JP3512293 B2 JP 3512293B2 JP 2729096 A JP2729096 A JP 2729096A JP 2729096 A JP2729096 A JP 2729096A JP 3512293 B2 JP3512293 B2 JP 3512293B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- priming
- row electrode
- pixel data
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Gas Discharge Display Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、交流放電型のマトリク
ス方式プラズマディスプレイパネルの駆動方法に関す
る。 【０００２】 【従来の技術】プラズマディスプレイパネルは、周知の
如く、薄型の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図３は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。 【０００３】かかる図３において、駆動装置１００は、
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ１〜Ｄｍに印加する。ＰＤＰ１１
は、上記列電極Ｄ１〜Ｄｍ、及びかかる列電極と直交し
且つＸ及びＹなる一対にて１行を構成する行電極Ｘ１〜
Ｘｎ及びＹ１〜Ｙｎを備えている。これら列電極及び行
電極対各々は図示せぬ誘電体を挟んで形成されており、
１つの列電極及び行電極対が交差する部分に１つの画素
セルが形成される。 【０００４】駆動装置１００は、上記ＰＤＰ１１の全て
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのリセット書込みパルスＲＰｘ及びＲＰ
ｙを発生してこれらをＰＤＰ１１の行電極Ｘ１〜Ｘｎ及
びＹ１〜Ｙｎ夫々に印加する。又、駆動装置１００は、
ＰＤＰ１１に上記画素データを書き込むための走査パル
スＳＰ、放電発光を維持するための維持パルスＩＰｘ及
びＩＰｙ、更に、維持放電発光を停止させるための消去
パルスＥＰの各々を発生してこれらをＰＤＰ１１の行電
極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。 【０００５】図４は、上記の各種駆動パルスの印加タイ
ミングを示す図である。図４において、先ず、駆動装置
１００は、負電圧のリセット書込みパルスＲＰｘを全て
の行電極Ｘ１〜Ｘｎに印加すると同時に、正電圧のリセ
ット書込みパルスＲＰｙを行電極Ｙ１〜Ｙｎの各々に印
加する。かかるリセット書込みパルスの印加によりＰＤ
Ｐ１１の全ての行電極対間に放電が生じる。かかる放電
により、各画素セル内において荷電粒子及び励起粒子
（以下、プライミング粒子と称す）が発生し、その放電
終息後に壁電荷が蓄積形成される（リセット書込み行
程）。 【０００６】次に、駆動装置１００は、各行毎の画素デ
ータに対応した画素データパルスＤＰ１〜ＤＰｎを順
次、列電極Ｄ１〜Ｄｍに印加する。駆動装置１００は、
上記画素データパルスＤＰ１〜ＤＰｎ夫々の印加タイミ
ングに同期して走査パルスＳＰを行電極Ｙ１〜Ｙｎへ順
次印加していく。この際、かかる画素データパルスＤ
Ｐ、及び走査パルスＳＰが夫々列電極及び行電極に同時
に印加された画素セルにのみ放電が生じて、上記リセッ
ト書込みにて形成された壁電荷の大半が消滅する。一
方、走査パルスＳＰが印加されたものの画素データパル
スＤＰが印加されない画素セルにおいては、上述の如き
放電が生じないので、上記リセット書込みにて形成され
た所望量の壁電荷は、画素データの内容に応じて選択的
に消去されるのである（画素データ書込行程）。 【０００７】次に、駆動装置１００は、正極性の維持パ
ルスＩＰｘを連続して行電極Ｘ１〜Ｘｎの夫々に印加す
ると共に、かかる維持パルスＩＰｘの印加タイミングと
は、ずれたタイミングにて正極性の維持パルスＩＰｙを
連続して行電極Ｙ１〜Ｙｎの夫々に印加する。かかる維
持パルスが連続して印加されている期間にわたり上記壁
電荷が残留したままになっている画素セルのみが放電発
光を維持する（維持放電行程）。 【０００８】次に、駆動装置１００は、消去パルスＥＰ
を行電極Ｘ１〜Ｘｎ夫々に印加することにより、上記維
持放電を停止せしめる（維持放電停止行程）。かかるプ
ラズマディスプレイ装置においては、上記リセット書込
みによって、全画素セルの放電空間内に予め所望量のプ
ライミング粒子を形成しておくことにより、走査パルス
ＳＰのパルス幅を狭くしても放電が生じるようにしてい
る。 【０００９】しかしながら、かかるプライミング粒子
は、時間経過と共に徐々に消滅して行くので、図４に示
されるが如く、リセット書込みの終了後、走査パルスＳ
Ｐが印加されるまでの時間が長くなる、例えばｎ行目に
おける各画素セルの放電空間内に存在するプライミング
粒子の量は、走査パルスＳＰの印加直前において微量と
なる。この際、かかる微量のプライミング粒子しか存在
していない画素セルに対して、図４に示されるが如く、
パルス幅の狭い画素データパルスＤＰ及び走査パルスＳ
Ｐの同時印加を行っても直ちに放電が開始されないた
め、画素データに対応した壁電荷を形成することが出来
ない場合が生じる。よって、この際、誤った発光表示が
為されるという問題が発生した。 【００１０】 【発明が解決しようとする課題】本発明はかかる問題を
解決するために為されたものであり、画素データに対応
した正確な発光表示が可能なマトリクス方式プラズマデ
ィスプレイパネルの駆動方法を提供することを目的とす
る。 【００１１】 【課題を解決するための手段】２本ずつ対となるように
配列された複数の行電極対と前記行電極対に直交する方
向に配列された複数の列電極とを備えたプラズマディス
プレイパネルの駆動方法であって、前記複数の行電極対
を複数の行電極対からなる複数のブロックに分け、この
ブロック毎に前記行電極対の一方にプライミングパルス
を前記ブロック内各々において、順次印加するプライミ
ング期間及びそれに連続する走査パルスを順次印加する
書込み期間とを有し、前記複数のブロックの内の１のブ
ロックのプライミング期間及び書込み期間が前記１以外
のブロックのプライミング期間及び書込み期間と重なら
ず、前記ブロック内各々においては前記プライミングパ
ルスの印加開始タイミングは各行電極毎にそれぞれ異な
るとともに、前記プライミングパルスの印加期間が重な
る期間を有することを特徴とする。 【００１２】 【作用】複数の行電極対を所定数の行電極対からなる複
数のブロックに分け、このブロック毎に行電極対の一方
にプライミングパルスを順次印加するプライミング期間
及びそれに続く走査パルスを順次印加する書込み期間と
を有するようにしたため、プライミングパルスと走査パ
ルスの時間間隔がいずれのラインにおいても一定に保た
れ、安定した表示動作が得られると共に書込み時間の増
大を防止できる。 【００１３】 【発明の実施の形態】図２は、本発明による駆動方法に
てパネル駆動を行う駆動装置を備えたプラズマディスプ
レイ装置の構成を示す図である。かかる図２において、
同期分離回路１は、供給された入力ビデオ信号中から水
平及び垂直同期信号を抽出してこれらをタイミングパル
ス発生回路２に供給する。タイミングパルス発生回路２
は、これら抽出された水平及び垂直同期信号に基づいた
抽出同期信号タイミングパルスを発生してこれをＡ／Ｄ
変換器３、メモリ制御回路５及び読出タイミング信号発
生回路７の各々に供給する。Ａ／Ｄ変換器３は、上記抽
出同期信号タイミングパルスに同期して入力ビデオ信号
を１画素毎に対応したディジタル画素データに変換し、
これをフレームメモリ４に供給する。メモリ制御回路５
は、上記抽出同期信号タイミングパルスに同期した書込
信号及び読出信号をフレームメモリ４に供給する。フレ
ームメモリ４は、かかる書込信号に応じて、Ａ／Ｄ変換
器３から供給された各画素データを順次取り込む。又、
フレームメモリ４は、かかる読出信号に応じて、このフ
レームメモリ４内に記憶されている画素データを順次読
み出して次段の出力処理回路６へ供給する。読出タイミ
ング信号発生回路７は、放電発光動作を制御するための
各種タイミング信号を発生してこれらを行電極駆動パル
ス発生回路１０、及び出力処理回路６の各々に供給す
る。出力処理回路６は、読出しタイミング信号発生回路
７からのタイミング信号に同期させて、上記フレームメ
モリ４から供給された画素データを画素データパルス発
生回路１２に供給する。 【００１４】画素データパルス発生回路１２は、出力処
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰを発生して上記ＰＤＰ（プラズマディスプ
レイパネル）１１の列電極Ｄ１〜Ｄｍに印加する。行電
極駆動パルス発生回路１０は、上記ＰＤＰ１１の全ての
行電極対間に強制的に放電を励起せしめて後述する放電
空間にプライミング粒子を発生させるためのリセット書
込みパルスＰＰｘ及びＰＰｙ、上記プライミング粒子を
再形成するためのプライミングパルスＰＰ、画素データ
書き込みのための走査パルスＳＰ、放電発光を維持する
ための維持パルスＩＰｘ及びＩＰｙ、更に上記維持放電
発光を停止させるための消去パルスＥＰの各々を発生し
て、これらを上記読出しタイミング信号発生回路７から
供給された各種のタイミング信号に応じたタイミングに
てＰＤＰ１１の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加
する。 【００１５】図５は、かかるＰＤＰ１１の構造を示す図
である。図５において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対向する
面）には、互いに対となるように行電極Ｙ１〜Ｙｎ及び
行電極Ｘ１〜Ｘｎ夫々が形成されている。これら行電極
は、誘電体層１１１にて被覆されている。かかる誘電体
層１１１には、ＭｇＯ（酸化マグネシウム）層１１２が
蒸着されている。ＭｇＯ層１１２と背面ガラス基板１１
３との間には放電空間１１４が形成されている。背面ガ
ラス基板１１３には、蛍光体が塗布された列電極Ｄ１〜
Ｄｍが形成されている。この際、上記行電極Ｙ１〜Ｙｎ
及び行電極Ｘ１〜Ｘｎは、Ｘ及びＹなる一対にて画像の
１行を形成するようになっており、この１行分の行電極
対と、１つの列電極とが交差（上面から見て）する部分
に１つの画素セルが形成される。 【００１６】次に、かかる図２にて示されるプラズマデ
ィスプレイ装置にて実施される本発明によりマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図１は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。 【００１７】図１において、先ず、行電極駆動パルス発
生回路１０（図２）は、正電圧のリセット書込みパルス
ＲＰｘを全ての行電極Ｘ１〜Ｘｎに印加すると同時に、
負電圧のリセット書込みパルスＲＰｙを行電極Ｙ１〜Ｙ
ｎの各々に印加する。かかるリセット書込みパルスの印
加によりＰＤＰ１１の全ての行電極対間に放電が励起し
て、全画素セルの放電空間１１４内にプライミング粒子
が発生する。この放電終息後、全画素セルの誘電体層１
１１には一様に所定量の壁電荷が形成される（リセット
書込み行程）。 【００１８】次に、画素データパルス発生回路１２（図
２）は、各行毎の画素データに対応した正電圧の画素デ
ータパルスＤＰ１〜ＤＰｎを順次、列電極Ｄ１〜Ｄｍに
印加する。この際、行電極駆動パルス発生回路１０（図
２）は、上記画素データパルスＤＰ１〜ＤＰｎの各印加
タイミングに同期して、小なるパルス幅の走査パルスＳ
Ｐを行電極Ｙ１〜Ｙｎへ順次印加する。ここで、行電極
駆動パルス発生回路１０（図２）は、かかる走査パルス
ＳＰを各行電極Ｙ１〜Ｙｎの各々に印加する直前に、図
１にて示されるが如き正電圧のプライミングパルスＰＰ
を行電極Ｙ１〜Ｙｎ各々に印加するのである。かかるプ
ライミングパルスＰＰの印加開始から走査パルスＳＰの
印加終了迄の期間は、図１に示すように他の走査ブロッ
クの該当期間と重ならないように処理される。すなわ
ち、同時に複数の走査ブロックにプライミングパルスＰ
Ｐの印加開始から走査パルスＳＰの印加終了迄の処理が
なされないように構成される。 【００１９】かかるプライミングパルスＰＰの印加によ
り、上記リセット書込みにて得られて時間経過と共に減
少してしまったプライミング粒子が、放電空間１１４内
に再形成される。よって、放電空間１１４内に所望量の
プライミング粒子が存在する内に、上記走査パルスＳＰ
の印加による画素データ書き込みが為されるのである。
例えば、画素データの内容が論理「０」である場合に
は、走査パルスＳＰと共に画素データパルスＤＰが同時
に印加されるので、画素セル内部に形成されている壁電
荷は消滅する。一方、画素データの内容が論理「１」で
ある場合には、走査パルスＳＰのみが印加されるので放
電が生じず、その画素セル内部に形成されている壁電荷
はそのまま保持される。つまり、かかる走査パルスＳＰ
とは、画素セル内に形成されている壁電荷を画素データ
に応じて選択的に消去せしめるためのトリガとなる選択
消去パルスといえるのである（画素データ書込行程）。 【００２０】次に、行電極駆動パルス発生回路１０（図
２）は、正電圧の維持パルスＩＰｘを連続して行電極Ｘ
１〜Ｘｎの夫々に印加すると共に、かかる維持パルスＩ
Ｐｘの印加タイミングとは、ずれたタイミングにて正電
圧の維持パルスＩＰｙを連続して行電極Ｙ１〜Ｙｎの夫
々に印加する。かかる維持パルスが連続して印加されて
いる期間にわたり、上記壁電荷が残留したままとなって
いる画素セルのみが放電発光を維持する（維持放電行
程）。 【００２１】次に、行電極駆動パルス発生回路１０（図
２）は、消去パルスＥＰを行電極Ｘ１〜Ｘｎ夫々に印加
することにより、上記維持放電を停止せしめる（維持放
電停止行程）。以上の如く、かかるプラズマディスプレ
イパネルの駆動方法においては、全行電極に一斉にリセ
ット書込みパルスを印加して一斉リセット書込みを実行
した後に、放電空間内の荷電粒子を再形成させるための
プライミングパルス、及び画素データ書き込みのための
走査パルスを連続して印加して各行毎に画素データの書
き込みを行うようにしている。 【００２２】従って、このプライミングパルスによるプ
ライミング粒子の再形成から画素データの書き込みが実
施されるまでの時間は全ての行において同一の短時間と
なる。よって、全ての行において、図５の放電空間１１
４内に所定量のプライミング粒子が存在する内に、上記
走査パルスＳＰの印加により画素データ書き込みが為さ
れるので、画素データの書き込みが正確に為されるよう
になるのである。また、走査パルスの直前にプライミン
グパルスを印加しても、プライミングパルス及び走査パ
ルスの順次印加を所定数のブロックに行うことにより、
画素データ書き込み期間の増大を比較的に少なくするこ
とができる。 【００２３】尚、上記発明の実施の形態においては、
Ｘ、Ｙなる一対の行電極の片側の電極に正電圧のプライ
ミングパルスＰＰ、続いて負電圧の走査パルスＳＰを夫
々印加して、これらを行毎にスキャンするようにしてい
るが、かかる構成に限定されるものではない。 【００２４】 【発明の効果】複数の行電極対を所定数の行電極対から
なる複数のブロックに分け、このブロック毎に行電極対
の一方にプライミングパルスを順次印加するプライミン
グ期間及びそれに続く走査パルスを順次印加する書込み
期間とを有するようにしたため、書込み期間の時間の増
大を防止すると共に各走査ラインでのプライミング効果
を一定にできる。すなわち、走査ライン毎に生じる書込
み放電特性の差異をなくし、動作マージンを拡大し、よ
って安定した表示動作が得られる。
ス方式プラズマディスプレイパネルの駆動方法に関す
る。 【０００２】 【従来の技術】プラズマディスプレイパネルは、周知の
如く、薄型の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図３は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。 【０００３】かかる図３において、駆動装置１００は、
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ１〜Ｄｍに印加する。ＰＤＰ１１
は、上記列電極Ｄ１〜Ｄｍ、及びかかる列電極と直交し
且つＸ及びＹなる一対にて１行を構成する行電極Ｘ１〜
Ｘｎ及びＹ１〜Ｙｎを備えている。これら列電極及び行
電極対各々は図示せぬ誘電体を挟んで形成されており、
１つの列電極及び行電極対が交差する部分に１つの画素
セルが形成される。 【０００４】駆動装置１００は、上記ＰＤＰ１１の全て
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのリセット書込みパルスＲＰｘ及びＲＰ
ｙを発生してこれらをＰＤＰ１１の行電極Ｘ１〜Ｘｎ及
びＹ１〜Ｙｎ夫々に印加する。又、駆動装置１００は、
ＰＤＰ１１に上記画素データを書き込むための走査パル
スＳＰ、放電発光を維持するための維持パルスＩＰｘ及
びＩＰｙ、更に、維持放電発光を停止させるための消去
パルスＥＰの各々を発生してこれらをＰＤＰ１１の行電
極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。 【０００５】図４は、上記の各種駆動パルスの印加タイ
ミングを示す図である。図４において、先ず、駆動装置
１００は、負電圧のリセット書込みパルスＲＰｘを全て
の行電極Ｘ１〜Ｘｎに印加すると同時に、正電圧のリセ
ット書込みパルスＲＰｙを行電極Ｙ１〜Ｙｎの各々に印
加する。かかるリセット書込みパルスの印加によりＰＤ
Ｐ１１の全ての行電極対間に放電が生じる。かかる放電
により、各画素セル内において荷電粒子及び励起粒子
（以下、プライミング粒子と称す）が発生し、その放電
終息後に壁電荷が蓄積形成される（リセット書込み行
程）。 【０００６】次に、駆動装置１００は、各行毎の画素デ
ータに対応した画素データパルスＤＰ１〜ＤＰｎを順
次、列電極Ｄ１〜Ｄｍに印加する。駆動装置１００は、
上記画素データパルスＤＰ１〜ＤＰｎ夫々の印加タイミ
ングに同期して走査パルスＳＰを行電極Ｙ１〜Ｙｎへ順
次印加していく。この際、かかる画素データパルスＤ
Ｐ、及び走査パルスＳＰが夫々列電極及び行電極に同時
に印加された画素セルにのみ放電が生じて、上記リセッ
ト書込みにて形成された壁電荷の大半が消滅する。一
方、走査パルスＳＰが印加されたものの画素データパル
スＤＰが印加されない画素セルにおいては、上述の如き
放電が生じないので、上記リセット書込みにて形成され
た所望量の壁電荷は、画素データの内容に応じて選択的
に消去されるのである（画素データ書込行程）。 【０００７】次に、駆動装置１００は、正極性の維持パ
ルスＩＰｘを連続して行電極Ｘ１〜Ｘｎの夫々に印加す
ると共に、かかる維持パルスＩＰｘの印加タイミングと
は、ずれたタイミングにて正極性の維持パルスＩＰｙを
連続して行電極Ｙ１〜Ｙｎの夫々に印加する。かかる維
持パルスが連続して印加されている期間にわたり上記壁
電荷が残留したままになっている画素セルのみが放電発
光を維持する（維持放電行程）。 【０００８】次に、駆動装置１００は、消去パルスＥＰ
を行電極Ｘ１〜Ｘｎ夫々に印加することにより、上記維
持放電を停止せしめる（維持放電停止行程）。かかるプ
ラズマディスプレイ装置においては、上記リセット書込
みによって、全画素セルの放電空間内に予め所望量のプ
ライミング粒子を形成しておくことにより、走査パルス
ＳＰのパルス幅を狭くしても放電が生じるようにしてい
る。 【０００９】しかしながら、かかるプライミング粒子
は、時間経過と共に徐々に消滅して行くので、図４に示
されるが如く、リセット書込みの終了後、走査パルスＳ
Ｐが印加されるまでの時間が長くなる、例えばｎ行目に
おける各画素セルの放電空間内に存在するプライミング
粒子の量は、走査パルスＳＰの印加直前において微量と
なる。この際、かかる微量のプライミング粒子しか存在
していない画素セルに対して、図４に示されるが如く、
パルス幅の狭い画素データパルスＤＰ及び走査パルスＳ
Ｐの同時印加を行っても直ちに放電が開始されないた
め、画素データに対応した壁電荷を形成することが出来
ない場合が生じる。よって、この際、誤った発光表示が
為されるという問題が発生した。 【００１０】 【発明が解決しようとする課題】本発明はかかる問題を
解決するために為されたものであり、画素データに対応
した正確な発光表示が可能なマトリクス方式プラズマデ
ィスプレイパネルの駆動方法を提供することを目的とす
る。 【００１１】 【課題を解決するための手段】２本ずつ対となるように
配列された複数の行電極対と前記行電極対に直交する方
向に配列された複数の列電極とを備えたプラズマディス
プレイパネルの駆動方法であって、前記複数の行電極対
を複数の行電極対からなる複数のブロックに分け、この
ブロック毎に前記行電極対の一方にプライミングパルス
を前記ブロック内各々において、順次印加するプライミ
ング期間及びそれに連続する走査パルスを順次印加する
書込み期間とを有し、前記複数のブロックの内の１のブ
ロックのプライミング期間及び書込み期間が前記１以外
のブロックのプライミング期間及び書込み期間と重なら
ず、前記ブロック内各々においては前記プライミングパ
ルスの印加開始タイミングは各行電極毎にそれぞれ異な
るとともに、前記プライミングパルスの印加期間が重な
る期間を有することを特徴とする。 【００１２】 【作用】複数の行電極対を所定数の行電極対からなる複
数のブロックに分け、このブロック毎に行電極対の一方
にプライミングパルスを順次印加するプライミング期間
及びそれに続く走査パルスを順次印加する書込み期間と
を有するようにしたため、プライミングパルスと走査パ
ルスの時間間隔がいずれのラインにおいても一定に保た
れ、安定した表示動作が得られると共に書込み時間の増
大を防止できる。 【００１３】 【発明の実施の形態】図２は、本発明による駆動方法に
てパネル駆動を行う駆動装置を備えたプラズマディスプ
レイ装置の構成を示す図である。かかる図２において、
同期分離回路１は、供給された入力ビデオ信号中から水
平及び垂直同期信号を抽出してこれらをタイミングパル
ス発生回路２に供給する。タイミングパルス発生回路２
は、これら抽出された水平及び垂直同期信号に基づいた
抽出同期信号タイミングパルスを発生してこれをＡ／Ｄ
変換器３、メモリ制御回路５及び読出タイミング信号発
生回路７の各々に供給する。Ａ／Ｄ変換器３は、上記抽
出同期信号タイミングパルスに同期して入力ビデオ信号
を１画素毎に対応したディジタル画素データに変換し、
これをフレームメモリ４に供給する。メモリ制御回路５
は、上記抽出同期信号タイミングパルスに同期した書込
信号及び読出信号をフレームメモリ４に供給する。フレ
ームメモリ４は、かかる書込信号に応じて、Ａ／Ｄ変換
器３から供給された各画素データを順次取り込む。又、
フレームメモリ４は、かかる読出信号に応じて、このフ
レームメモリ４内に記憶されている画素データを順次読
み出して次段の出力処理回路６へ供給する。読出タイミ
ング信号発生回路７は、放電発光動作を制御するための
各種タイミング信号を発生してこれらを行電極駆動パル
ス発生回路１０、及び出力処理回路６の各々に供給す
る。出力処理回路６は、読出しタイミング信号発生回路
７からのタイミング信号に同期させて、上記フレームメ
モリ４から供給された画素データを画素データパルス発
生回路１２に供給する。 【００１４】画素データパルス発生回路１２は、出力処
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰを発生して上記ＰＤＰ（プラズマディスプ
レイパネル）１１の列電極Ｄ１〜Ｄｍに印加する。行電
極駆動パルス発生回路１０は、上記ＰＤＰ１１の全ての
行電極対間に強制的に放電を励起せしめて後述する放電
空間にプライミング粒子を発生させるためのリセット書
込みパルスＰＰｘ及びＰＰｙ、上記プライミング粒子を
再形成するためのプライミングパルスＰＰ、画素データ
書き込みのための走査パルスＳＰ、放電発光を維持する
ための維持パルスＩＰｘ及びＩＰｙ、更に上記維持放電
発光を停止させるための消去パルスＥＰの各々を発生し
て、これらを上記読出しタイミング信号発生回路７から
供給された各種のタイミング信号に応じたタイミングに
てＰＤＰ１１の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加
する。 【００１５】図５は、かかるＰＤＰ１１の構造を示す図
である。図５において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対向する
面）には、互いに対となるように行電極Ｙ１〜Ｙｎ及び
行電極Ｘ１〜Ｘｎ夫々が形成されている。これら行電極
は、誘電体層１１１にて被覆されている。かかる誘電体
層１１１には、ＭｇＯ（酸化マグネシウム）層１１２が
蒸着されている。ＭｇＯ層１１２と背面ガラス基板１１
３との間には放電空間１１４が形成されている。背面ガ
ラス基板１１３には、蛍光体が塗布された列電極Ｄ１〜
Ｄｍが形成されている。この際、上記行電極Ｙ１〜Ｙｎ
及び行電極Ｘ１〜Ｘｎは、Ｘ及びＹなる一対にて画像の
１行を形成するようになっており、この１行分の行電極
対と、１つの列電極とが交差（上面から見て）する部分
に１つの画素セルが形成される。 【００１６】次に、かかる図２にて示されるプラズマデ
ィスプレイ装置にて実施される本発明によりマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図１は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。 【００１７】図１において、先ず、行電極駆動パルス発
生回路１０（図２）は、正電圧のリセット書込みパルス
ＲＰｘを全ての行電極Ｘ１〜Ｘｎに印加すると同時に、
負電圧のリセット書込みパルスＲＰｙを行電極Ｙ１〜Ｙ
ｎの各々に印加する。かかるリセット書込みパルスの印
加によりＰＤＰ１１の全ての行電極対間に放電が励起し
て、全画素セルの放電空間１１４内にプライミング粒子
が発生する。この放電終息後、全画素セルの誘電体層１
１１には一様に所定量の壁電荷が形成される（リセット
書込み行程）。 【００１８】次に、画素データパルス発生回路１２（図
２）は、各行毎の画素データに対応した正電圧の画素デ
ータパルスＤＰ１〜ＤＰｎを順次、列電極Ｄ１〜Ｄｍに
印加する。この際、行電極駆動パルス発生回路１０（図
２）は、上記画素データパルスＤＰ１〜ＤＰｎの各印加
タイミングに同期して、小なるパルス幅の走査パルスＳ
Ｐを行電極Ｙ１〜Ｙｎへ順次印加する。ここで、行電極
駆動パルス発生回路１０（図２）は、かかる走査パルス
ＳＰを各行電極Ｙ１〜Ｙｎの各々に印加する直前に、図
１にて示されるが如き正電圧のプライミングパルスＰＰ
を行電極Ｙ１〜Ｙｎ各々に印加するのである。かかるプ
ライミングパルスＰＰの印加開始から走査パルスＳＰの
印加終了迄の期間は、図１に示すように他の走査ブロッ
クの該当期間と重ならないように処理される。すなわ
ち、同時に複数の走査ブロックにプライミングパルスＰ
Ｐの印加開始から走査パルスＳＰの印加終了迄の処理が
なされないように構成される。 【００１９】かかるプライミングパルスＰＰの印加によ
り、上記リセット書込みにて得られて時間経過と共に減
少してしまったプライミング粒子が、放電空間１１４内
に再形成される。よって、放電空間１１４内に所望量の
プライミング粒子が存在する内に、上記走査パルスＳＰ
の印加による画素データ書き込みが為されるのである。
例えば、画素データの内容が論理「０」である場合に
は、走査パルスＳＰと共に画素データパルスＤＰが同時
に印加されるので、画素セル内部に形成されている壁電
荷は消滅する。一方、画素データの内容が論理「１」で
ある場合には、走査パルスＳＰのみが印加されるので放
電が生じず、その画素セル内部に形成されている壁電荷
はそのまま保持される。つまり、かかる走査パルスＳＰ
とは、画素セル内に形成されている壁電荷を画素データ
に応じて選択的に消去せしめるためのトリガとなる選択
消去パルスといえるのである（画素データ書込行程）。 【００２０】次に、行電極駆動パルス発生回路１０（図
２）は、正電圧の維持パルスＩＰｘを連続して行電極Ｘ
１〜Ｘｎの夫々に印加すると共に、かかる維持パルスＩ
Ｐｘの印加タイミングとは、ずれたタイミングにて正電
圧の維持パルスＩＰｙを連続して行電極Ｙ１〜Ｙｎの夫
々に印加する。かかる維持パルスが連続して印加されて
いる期間にわたり、上記壁電荷が残留したままとなって
いる画素セルのみが放電発光を維持する（維持放電行
程）。 【００２１】次に、行電極駆動パルス発生回路１０（図
２）は、消去パルスＥＰを行電極Ｘ１〜Ｘｎ夫々に印加
することにより、上記維持放電を停止せしめる（維持放
電停止行程）。以上の如く、かかるプラズマディスプレ
イパネルの駆動方法においては、全行電極に一斉にリセ
ット書込みパルスを印加して一斉リセット書込みを実行
した後に、放電空間内の荷電粒子を再形成させるための
プライミングパルス、及び画素データ書き込みのための
走査パルスを連続して印加して各行毎に画素データの書
き込みを行うようにしている。 【００２２】従って、このプライミングパルスによるプ
ライミング粒子の再形成から画素データの書き込みが実
施されるまでの時間は全ての行において同一の短時間と
なる。よって、全ての行において、図５の放電空間１１
４内に所定量のプライミング粒子が存在する内に、上記
走査パルスＳＰの印加により画素データ書き込みが為さ
れるので、画素データの書き込みが正確に為されるよう
になるのである。また、走査パルスの直前にプライミン
グパルスを印加しても、プライミングパルス及び走査パ
ルスの順次印加を所定数のブロックに行うことにより、
画素データ書き込み期間の増大を比較的に少なくするこ
とができる。 【００２３】尚、上記発明の実施の形態においては、
Ｘ、Ｙなる一対の行電極の片側の電極に正電圧のプライ
ミングパルスＰＰ、続いて負電圧の走査パルスＳＰを夫
々印加して、これらを行毎にスキャンするようにしてい
るが、かかる構成に限定されるものではない。 【００２４】 【発明の効果】複数の行電極対を所定数の行電極対から
なる複数のブロックに分け、このブロック毎に行電極対
の一方にプライミングパルスを順次印加するプライミン
グ期間及びそれに続く走査パルスを順次印加する書込み
期間とを有するようにしたため、書込み期間の時間の増
大を防止すると共に各走査ラインでのプライミング効果
を一定にできる。すなわち、走査ライン毎に生じる書込
み放電特性の差異をなくし、動作マージンを拡大し、よ
って安定した表示動作が得られる。
【図面の簡単な説明】
【図１】本発明の駆動方法による駆動パルスの印加タイ
ミングを示す図である。 【図２】本発明によるプラズマディスプレイ装置の構成
を示す図である。 【図３】マトリクス方式プラズマディスプレイパネルを
含むプラズマディスプレイ装置の概略構成を示す図であ
る。 【図４】従来の駆動パルスの印加タイミングを示す図で
ある。 【図５】ＰＤＰの構造を示す図である。 【符号の説明】 １ ・・・・・ 同期分離回路 ２ ・・・・・ タイミングパルス発生回路 ３ ・・・・・ Ａ／Ｄ変換器 ４ ・・・・・ フレームメモリ ５ ・・・・・ メモリ制御回路 ６ ・・・・・ 出力処理回路 ７ ・・・・・ 読出しタイミング信号発生回路 １０ ・・・・・ 行電極駆動パルス発生回路 １１ ・・・・・ ＰＤＰ １２ ・・・・・ 画素データパルス発生回路 １００ ・・・・・ 駆動装置 １１０ ・・・・・ 前面ガラス基板 １１１ ・・・・・ 誘電体層 １１２ ・・・・・ ＭｇＯ層 １１３ ・・・・・ 背面ガラス基板 １１４ ・・・・・ 放電空間
ミングを示す図である。 【図２】本発明によるプラズマディスプレイ装置の構成
を示す図である。 【図３】マトリクス方式プラズマディスプレイパネルを
含むプラズマディスプレイ装置の概略構成を示す図であ
る。 【図４】従来の駆動パルスの印加タイミングを示す図で
ある。 【図５】ＰＤＰの構造を示す図である。 【符号の説明】 １ ・・・・・ 同期分離回路 ２ ・・・・・ タイミングパルス発生回路 ３ ・・・・・ Ａ／Ｄ変換器 ４ ・・・・・ フレームメモリ ５ ・・・・・ メモリ制御回路 ６ ・・・・・ 出力処理回路 ７ ・・・・・ 読出しタイミング信号発生回路 １０ ・・・・・ 行電極駆動パルス発生回路 １１ ・・・・・ ＰＤＰ １２ ・・・・・ 画素データパルス発生回路 １００ ・・・・・ 駆動装置 １１０ ・・・・・ 前面ガラス基板 １１１ ・・・・・ 誘電体層 １１２ ・・・・・ ＭｇＯ層 １１３ ・・・・・ 背面ガラス基板 １１４ ・・・・・ 放電空間
Claims (1)
- (57)【特許請求の範囲】 【請求項１】２本ずつ対となるように配列された複数の
行電極対と前記行電極対に直交する方向に配列された複
数の列電極とを備えたプラズマディスプレイパネルの駆
動方法であって、前記複数の行電極対を複数の行電極対
からなる複数のブロックに分け、このブロック毎に前記
行電極対の一方にプライミングパルスを前記ブロック内
各々において、順次印加するプライミング期間及びそれ
に連続する走査パルスを順次印加する書込み期間とを有
し、前記複数のブロックの内の１のブロックのプライミ
ング期間及び書込み期間が前記１以外のブロックのプラ
イミング期間及び書込み期間と重ならず、前記ブロック
内各々においては前記プライミングパルスの印加開始タ
イミングは各行電極毎にそれぞれ異なるとともに、前記
プライミングパルスの印加期間が重なる期間を有するこ
とを特徴とするプラズマディスプレイパネルの駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2729096A JP3512293B2 (ja) | 1996-01-22 | 1996-01-22 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2729096A JP3512293B2 (ja) | 1996-01-22 | 1996-01-22 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198004A JPH09198004A (ja) | 1997-07-31 |
| JP3512293B2 true JP3512293B2 (ja) | 2004-03-29 |
Family
ID=12216955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2729096A Expired - Fee Related JP3512293B2 (ja) | 1996-01-22 | 1996-01-22 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512293B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3399508B2 (ja) | 1999-03-31 | 2003-04-21 | 日本電気株式会社 | プラズマディスプレイパネルの駆動方法及び駆動回路 |
| JP3511495B2 (ja) * | 2000-03-13 | 2004-03-29 | 富士通株式会社 | Ａｃ型ｐｄｐの駆動方法および駆動装置 |
-
1996
- 1996-01-22 JP JP2729096A patent/JP3512293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09198004A (ja) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3369395B2 (ja) | マトリクス方式プラズマディスプレイパネルの駆動方法 | |
| JP3503727B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3633761B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
| JP3433032B2 (ja) | 面放電交流型プラズマディスプレイ装置及びその駆動方法 | |
| US4737687A (en) | Method for driving a gas discharge panel | |
| JP3517551B2 (ja) | 面放電型プラズマディスプレイパネルの駆動方法 | |
| JP3549138B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| US7015648B2 (en) | Plasma display panel driving method and apparatus capable of realizing reset stabilization | |
| JP2000155556A (ja) | ガス放電パネルの駆動方法 | |
| JP2000214823A5 (ja) | ||
| JP3524323B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
| JP2003271090A (ja) | プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 | |
| JP3559136B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JPH1091117A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3442852B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3512293B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP4325237B2 (ja) | プラズマディスプレイパネル | |
| JP3423817B2 (ja) | マトリクス方式プラズマディスプレイパネルの駆動方法 | |
| JPH1091116A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3345399B2 (ja) | 面放電交流型プラズマディスプレイ装置及びその駆動方法 | |
| JP3345398B2 (ja) | 面放電交流型プラズマディスプレイ装置の駆動方法 | |
| JPH07319423A (ja) | プラズマディスプレイの駆動方法 | |
| WO2004086340A1 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000172227A (ja) | プラズマディスプレイパネルの駆動方法及びプラズマディスプレイパネル装置 | |
| JPH08340504A (ja) | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040106 |
|
| LAPS | Cancellation because of no payment of annual fees |