JP3423817B2 - マトリクス方式プラズマディスプレイパネルの駆動方法 - Google Patents
マトリクス方式プラズマディスプレイパネルの駆動方法Info
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- JP3423817B2 JP3423817B2 JP9097895A JP9097895A JP3423817B2 JP 3423817 B2 JP3423817 B2 JP 3423817B2 JP 9097895 A JP9097895 A JP 9097895A JP 9097895 A JP9097895 A JP 9097895A JP 3423817 B2 JP3423817 B2 JP 3423817B2
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Description
【０００１】
【産業上の利用分野】本発明は、交流放電型のマトリク
ス方式プラズマディスプレイパネルの駆動方法に関す
る。
ス方式プラズマディスプレイパネルの駆動方法に関す
る。
【０００２】
【従来の技術】プラズマディスプレイパネルは、周知の
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図１は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図１は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。
【０００３】かかる図１において、駆動装置１００は、
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ1〜Ｄmに印加する。ＰＤＰ１１は、
上記列電極Ｄ1〜Ｄm 、及びかかる列電極と直交し且つ
Ｘ及びＹなる一対にて１行を構成する行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnを備えている。これら列電極及び行電極対
各々は図示せぬ誘電体を挟んで形成されており、１つの
列電極及び行電極対が交差する部分に１つの画素セルが
形成される。
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ1〜Ｄmに印加する。ＰＤＰ１１は、
上記列電極Ｄ1〜Ｄm 、及びかかる列電極と直交し且つ
Ｘ及びＹなる一対にて１行を構成する行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnを備えている。これら列電極及び行電極対
各々は図示せぬ誘電体を挟んで形成されており、１つの
列電極及び行電極対が交差する部分に１つの画素セルが
形成される。
【０００４】駆動装置１００は、上記ＰＤＰ１１の全て
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのプライミングパルスＰＰx及びＰＰy、
画素データを書き込むための走査パルスＳＰ、放電発光
を維持するための維持パルスＩＰx及びＩＰy、更に、維
持放電発光を停止させるための維持消去パルスＥＰの各
々を発生してこれらをＰＤＰ１１の行電極Ｘ1〜Ｘn 及
びＹ1〜Ｙnに印加する。
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのプライミングパルスＰＰx及びＰＰy、
画素データを書き込むための走査パルスＳＰ、放電発光
を維持するための維持パルスＩＰx及びＩＰy、更に、維
持放電発光を停止させるための維持消去パルスＥＰの各
々を発生してこれらをＰＤＰ１１の行電極Ｘ1〜Ｘn 及
びＹ1〜Ｙnに印加する。
【０００５】図２は、上記の各種駆動パルスの印加タイ
ミングを示す図である。図２において、先ず、駆動装置
１００は、負電圧のプライミングパルスＰＰxを全ての
行電極Ｘ1〜Ｘnに印加すると同時に、正電圧のプライミ
ングパルスＰＰy を行電極Ｙ1〜Ｙn の各々に印加する
（一斉プライミング行程）。かかるプライミングパルス
の印加により、ＰＤＰ１１の全ての行電極対間に放電が
生じる。その後、図２の区間（Ａ）において、図３
（Ａ）に示されるが如く、全画素セル内の行電極Ｘ側に
正の壁電荷が形成され、一方、行電極Ｙ側には負の壁電
荷が形成される。
ミングを示す図である。図２において、先ず、駆動装置
１００は、負電圧のプライミングパルスＰＰxを全ての
行電極Ｘ1〜Ｘnに印加すると同時に、正電圧のプライミ
ングパルスＰＰy を行電極Ｙ1〜Ｙn の各々に印加する
（一斉プライミング行程）。かかるプライミングパルス
の印加により、ＰＤＰ１１の全ての行電極対間に放電が
生じる。その後、図２の区間（Ａ）において、図３
（Ａ）に示されるが如く、全画素セル内の行電極Ｘ側に
正の壁電荷が形成され、一方、行電極Ｙ側には負の壁電
荷が形成される。
【０００６】次に、駆動装置１００は、各行毎の画素デ
ータに対応した画素データパルスＤＰ1〜ＤＰnを列電極
Ｄ1〜Ｄmに印加する。この際、画素データパルスＤＰ1
とは、第１行目における第１列〜第ｍ列各々の画素デー
タに対応したｍ個分のパルスを示すものであり、又、画
素データパルスＤＰ2とは、第２行目における第１列〜
第ｍ列各々の画素データに対応したｍ個分のパルスを示
すものである。かかるｍ個分の各画素データに対応した
画素データパルスは、列電極Ｄ1〜Ｄm各々に同時印加さ
れる。例えば、画素データが論理値「０」である列に対
しては、正電圧の画素データパルスを印加する一方、画
素データが論理値「１」である列にはパルス印加は行わ
ないのである。駆動装置１００は、上記画素データパル
スＤＰ1〜ＤＰn各々の印加タイミングと同一タイミング
にて走査パルスＳＰを発生して行電極Ｙ1〜Ｙn へ順次
印加して、各行毎に上記画素データの書き込みを実施せ
しめる（画素データ書込行程）。
ータに対応した画素データパルスＤＰ1〜ＤＰnを列電極
Ｄ1〜Ｄmに印加する。この際、画素データパルスＤＰ1
とは、第１行目における第１列〜第ｍ列各々の画素デー
タに対応したｍ個分のパルスを示すものであり、又、画
素データパルスＤＰ2とは、第２行目における第１列〜
第ｍ列各々の画素データに対応したｍ個分のパルスを示
すものである。かかるｍ個分の各画素データに対応した
画素データパルスは、列電極Ｄ1〜Ｄm各々に同時印加さ
れる。例えば、画素データが論理値「０」である列に対
しては、正電圧の画素データパルスを印加する一方、画
素データが論理値「１」である列にはパルス印加は行わ
ないのである。駆動装置１００は、上記画素データパル
スＤＰ1〜ＤＰn各々の印加タイミングと同一タイミング
にて走査パルスＳＰを発生して行電極Ｙ1〜Ｙn へ順次
印加して、各行毎に上記画素データの書き込みを実施せ
しめる（画素データ書込行程）。
【０００７】かかる画素データ書込行程にて、かかる走
査パルスＳＰと同時に正電圧の画素データパルスが列電
極Ｄに印加された画素セルは放電励起して、上記一斉プ
ライミングにて形成された壁電荷の大半が消滅する。そ
の結果、図２の区間（Ｂ）中においては、図３（Ｂ）に
示されるが如く、行電極Ｘ側に微量の正の壁電荷、列電
極Ｄ側には微量の負の壁電荷が残留するのである。一
方、上記画素データの書き込みにおいて、走査パルスＳ
Ｐが印加されるものの列電極Ｄに画素データパルスが印
加されない画素セルにおいては放電が生じないので、上
記一斉プライミングにて形成された壁電荷が、図４
（Ｂ）に示されるが如くそのまま残留する。
査パルスＳＰと同時に正電圧の画素データパルスが列電
極Ｄに印加された画素セルは放電励起して、上記一斉プ
ライミングにて形成された壁電荷の大半が消滅する。そ
の結果、図２の区間（Ｂ）中においては、図３（Ｂ）に
示されるが如く、行電極Ｘ側に微量の正の壁電荷、列電
極Ｄ側には微量の負の壁電荷が残留するのである。一
方、上記画素データの書き込みにおいて、走査パルスＳ
Ｐが印加されるものの列電極Ｄに画素データパルスが印
加されない画素セルにおいては放電が生じないので、上
記一斉プライミングにて形成された壁電荷が、図４
（Ｂ）に示されるが如くそのまま残留する。
【０００８】次に、駆動装置１００は、正電圧の維持パ
ルスＩＰxを断続的に繰り返して行電極Ｘ1〜Ｘn の夫々
に印加すると共に、かかる維持パルスＩＰxの印加タイ
ミングとは、ずらしたタイミングにて正電圧の維持パル
スＩＰyを断続的に繰り返し行電極Ｙ1〜Ｙn の夫々に印
加する（維持放電行程）。この際、上記区間（Ｂ）にお
いて、壁電荷が多く存在している画素セルのみが、かか
る維持パルスＩＰx及びＩＰyが印加される度に放電励起
して放電発光状態を維持する。つまり、図４（Ｂ）の如
き壁電荷形成状態となっている画素セルは、図２の区間
（Ｃ）にわたり、その形成されている壁電荷を図４
（Ｃ）の如く維持しつつ、維持パルスＩＰx及びＩＰyが
印加される度に放電励起するのである。一方、図３
（Ｂ）の如き壁電荷形成状態となっている画素セルは、
その形成されている壁電荷の量が微量であるため放電せ
ず、この図３（Ｂ）の如き壁電荷の状態は、図３（Ｃ）
の如くそのまま維持されるのである。
ルスＩＰxを断続的に繰り返して行電極Ｘ1〜Ｘn の夫々
に印加すると共に、かかる維持パルスＩＰxの印加タイ
ミングとは、ずらしたタイミングにて正電圧の維持パル
スＩＰyを断続的に繰り返し行電極Ｙ1〜Ｙn の夫々に印
加する（維持放電行程）。この際、上記区間（Ｂ）にお
いて、壁電荷が多く存在している画素セルのみが、かか
る維持パルスＩＰx及びＩＰyが印加される度に放電励起
して放電発光状態を維持する。つまり、図４（Ｂ）の如
き壁電荷形成状態となっている画素セルは、図２の区間
（Ｃ）にわたり、その形成されている壁電荷を図４
（Ｃ）の如く維持しつつ、維持パルスＩＰx及びＩＰyが
印加される度に放電励起するのである。一方、図３
（Ｂ）の如き壁電荷形成状態となっている画素セルは、
その形成されている壁電荷の量が微量であるため放電せ
ず、この図３（Ｂ）の如き壁電荷の状態は、図３（Ｃ）
の如くそのまま維持されるのである。
【０００９】次に、駆動装置１００は、そのパルス幅が
小なる負電圧の維持消去パルスＥＰを行電極Ｘ1〜Ｘnに
同時印加して上記維持放電を停止せしめる（維持放電停
止行程）。かかる負電圧の維持消去パルスＥＰの印加に
応じて、図２の区間（Ｃ）において図４（Ｃ）の如き壁
電荷形成状態となっている画素セルは放電励起して、そ
の壁電荷の大半が消滅する。その結果、図２の区間
（Ｄ）においては、図４（Ｄ）に示されるが如く、行電
極Ｘ側に微量の正の壁電荷、行電極Ｙ側には微量の負の
壁電荷が残留する。一方、図３（Ｃ）の如き壁電荷形成
状態となっている画素セルは、壁電荷の量が微量である
ため負電圧の維持消去パルスＥＰが行電極Ｙに印加され
ても放電励起しない。よって、図２の区間（Ｄ）におい
ては、図３（Ｄ）に示されるが如く、図３（Ｃ）の壁電
荷形成状態が維持されるのである。
小なる負電圧の維持消去パルスＥＰを行電極Ｘ1〜Ｘnに
同時印加して上記維持放電を停止せしめる（維持放電停
止行程）。かかる負電圧の維持消去パルスＥＰの印加に
応じて、図２の区間（Ｃ）において図４（Ｃ）の如き壁
電荷形成状態となっている画素セルは放電励起して、そ
の壁電荷の大半が消滅する。その結果、図２の区間
（Ｄ）においては、図４（Ｄ）に示されるが如く、行電
極Ｘ側に微量の正の壁電荷、行電極Ｙ側には微量の負の
壁電荷が残留する。一方、図３（Ｃ）の如き壁電荷形成
状態となっている画素セルは、壁電荷の量が微量である
ため負電圧の維持消去パルスＥＰが行電極Ｙに印加され
ても放電励起しない。よって、図２の区間（Ｄ）におい
ては、図３（Ｄ）に示されるが如く、図３（Ｃ）の壁電
荷形成状態が維持されるのである。
【００１０】以上の如く、かかるプラズマディスプレイ
装置においては、一斉プライミング行程、画素データ書
込行程、維持放電行程及び維持放電停止行程を１つの放
電表示サイクルとし、これを繰り返し実行することによ
り、供給されてくるビデオ信号に対応した画像表示を行
うようにしている。従って、上記の維持放電停止行程が
終了すると、次の放電表示サイクルによって再び、上記
一斉プライミング行程が実行される。よって、この際、
上記図３（Ｄ）もしくは図４（Ｄ）の如き壁電荷形成状
態となっている各画素セルの行電極Ｘ及びＹ側には、再
び、図３（Ａ）及び図４（Ａ）のように壁電荷が形成さ
れるのである。
装置においては、一斉プライミング行程、画素データ書
込行程、維持放電行程及び維持放電停止行程を１つの放
電表示サイクルとし、これを繰り返し実行することによ
り、供給されてくるビデオ信号に対応した画像表示を行
うようにしている。従って、上記の維持放電停止行程が
終了すると、次の放電表示サイクルによって再び、上記
一斉プライミング行程が実行される。よって、この際、
上記図３（Ｄ）もしくは図４（Ｄ）の如き壁電荷形成状
態となっている各画素セルの行電極Ｘ及びＹ側には、再
び、図３（Ａ）及び図４（Ａ）のように壁電荷が形成さ
れるのである。
【００１１】しかしながら、かかる一斉プライミングが
行われても列電極側には何等影響がないので、維持放電
停止行程終了後に図３（Ｄ）の如き状態となっている画
素セルの列電極Ｄ側に残留している微量の負の壁電荷
は、この一斉プライミングの終了後においても列電極Ｄ
側に残留することになる。一方、維持放電停止行程終了
後に図３（Ｃ）の如き状態となっている画素セルの列電
極Ｄ側には壁電荷が存在しないので、この一斉プライミ
ングの終了後においても列電極Ｄ側には壁電荷は形成さ
れない。
行われても列電極側には何等影響がないので、維持放電
停止行程終了後に図３（Ｄ）の如き状態となっている画
素セルの列電極Ｄ側に残留している微量の負の壁電荷
は、この一斉プライミングの終了後においても列電極Ｄ
側に残留することになる。一方、維持放電停止行程終了
後に図３（Ｃ）の如き状態となっている画素セルの列電
極Ｄ側には壁電荷が存在しないので、この一斉プライミ
ングの終了後においても列電極Ｄ側には壁電荷は形成さ
れない。
【００１２】つまり、かかる一斉プライミングの終了後
には、列電極側に形成されている壁電荷の量が互いに異
なる２種類の画素セルが存在することになるのである。
よって、かかる状態の画素セルに対して画素データの
書き込みを行っても、この際形成される壁電荷はかかる
画素データに対応した所望の状態にはならなくなり、そ
れ故に、画素データに対応した正確な発光表示が為され
なくなるという問題が発生した。
には、列電極側に形成されている壁電荷の量が互いに異
なる２種類の画素セルが存在することになるのである。
よって、かかる状態の画素セルに対して画素データの
書き込みを行っても、この際形成される壁電荷はかかる
画素データに対応した所望の状態にはならなくなり、そ
れ故に、画素データに対応した正確な発光表示が為され
なくなるという問題が発生した。
【００１３】
【発明が解決しようとする課題】本発明はかかる問題を
解決するために為されたものであり、画素データに対応
した正確な発光表示が可能なマトリクス方式プラズマデ
ィスプレイパネルの駆動方法を提供することを目的とす
る。
解決するために為されたものであり、画素データに対応
した正確な発光表示が可能なマトリクス方式プラズマデ
ィスプレイパネルの駆動方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法は、２本ず
つ対となるように配列された複数の行電極対と前記行電
極対に直行する方向に配列され複数の列電極とからなる
マトリクス方式プラズマディスプレイパネルの駆動方法
であって、全ての前記行電極対にプライミングパルスを
同時に印加して前記行電極対間に放電を励起させる一斉
プライミング行程と、前記行電極対の一方に走査パルス
を印加すると同時に前記列電極に画素データパルスを印
加して画素データの書き込みを行う画素データ書込行程
と、前記行電極対に交互に維持パルスを印加して放電維
持を行う維持放電行程と、前記行電極対の一方に維持消
去パルスを印加すると同時に前記列電極にアドレスパル
スを印加することにより前記行電極対及び前記列電極間
に放電を生じさせて前記放電維持を停止させる維持放電
停止行程とからなる。
方式プラズマディスプレイパネルの駆動方法は、２本ず
つ対となるように配列された複数の行電極対と前記行電
極対に直行する方向に配列され複数の列電極とからなる
マトリクス方式プラズマディスプレイパネルの駆動方法
であって、全ての前記行電極対にプライミングパルスを
同時に印加して前記行電極対間に放電を励起させる一斉
プライミング行程と、前記行電極対の一方に走査パルス
を印加すると同時に前記列電極に画素データパルスを印
加して画素データの書き込みを行う画素データ書込行程
と、前記行電極対に交互に維持パルスを印加して放電維
持を行う維持放電行程と、前記行電極対の一方に維持消
去パルスを印加すると同時に前記列電極にアドレスパル
スを印加することにより前記行電極対及び前記列電極間
に放電を生じさせて前記放電維持を停止させる維持放電
停止行程とからなる。
【００１５】
【作用】維持消去パルスを行電極対の一方に印加すると
同時にアドレスパルスを各列電極に印加することにより
行電極対及び列電極間に放電を生じさせて維持放電によ
る放電発光を停止する。
同時にアドレスパルスを各列電極に印加することにより
行電極対及び列電極間に放電を生じさせて維持放電によ
る放電発光を停止する。
【００１６】
【実施例】図５は、本発明による駆動方法にてパネル駆
動を行う駆動装置を備えたプラズマディスプレイ装置の
構成を示す図である。かかる図５において、同期分離回
路１は、供給された入力ビデオ信号中から水平及び垂直
同期信号を抽出してこれらをタイミングパルス発生回路
２に供給する。タイミングパルス発生回路２は、これら
抽出された水平及び垂直同期信号に基づいた抽出同期信
号タイミングパルスを発生してこれをＡ／Ｄ変換器３、
メモリ制御回路５及び読出タイミング信号発生回路７の
各々に供給する。Ａ／Ｄ変換器３は、上記抽出同期信号
タイミングパルスに同期して入力ビデオ信号を１画素毎
に対応したディジタル画素データに変換し、これをフレ
ームメモリ４に供給する。メモリ制御回路５は、上記抽
出同期信号タイミングパルスに同期した書込信号及び読
出信号をフレームメモリ４に供給する。フレームメモリ
４は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供
給された各画素データを順次取り込む。又、フレームメ
モリ４は、かかる読出信号に応じて、このフレームメモ
リ４内に記憶されている画素データを順次読み出して次
段の出力処理回路６へ供給する。
動を行う駆動装置を備えたプラズマディスプレイ装置の
構成を示す図である。かかる図５において、同期分離回
路１は、供給された入力ビデオ信号中から水平及び垂直
同期信号を抽出してこれらをタイミングパルス発生回路
２に供給する。タイミングパルス発生回路２は、これら
抽出された水平及び垂直同期信号に基づいた抽出同期信
号タイミングパルスを発生してこれをＡ／Ｄ変換器３、
メモリ制御回路５及び読出タイミング信号発生回路７の
各々に供給する。Ａ／Ｄ変換器３は、上記抽出同期信号
タイミングパルスに同期して入力ビデオ信号を１画素毎
に対応したディジタル画素データに変換し、これをフレ
ームメモリ４に供給する。メモリ制御回路５は、上記抽
出同期信号タイミングパルスに同期した書込信号及び読
出信号をフレームメモリ４に供給する。フレームメモリ
４は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供
給された各画素データを順次取り込む。又、フレームメ
モリ４は、かかる読出信号に応じて、このフレームメモ
リ４内に記憶されている画素データを順次読み出して次
段の出力処理回路６へ供給する。
【００１７】読出タイミング信号発生回路７は、放電発
光動作を制御するための各種タイミング信号を発生して
これらを行電極駆動パルス発生回路１０、及び出力処理
回路６の各々に供給する。出力処理回路６は、読出しタ
イミング信号発生回路７からのタイミング信号に同期さ
せて、上記フレームメモリ４から供給された画素データ
を画素データパルス発生回路１２に供給する。
光動作を制御するための各種タイミング信号を発生して
これらを行電極駆動パルス発生回路１０、及び出力処理
回路６の各々に供給する。出力処理回路６は、読出しタ
イミング信号発生回路７からのタイミング信号に同期さ
せて、上記フレームメモリ４から供給された画素データ
を画素データパルス発生回路１２に供給する。
【００１８】画素データパルス発生回路１２は、出力処
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰを発生してＰＤＰ（プラズマディスプレイ
パネル）１１の列電極Ｄ1〜Ｄmに印加する。更に、画素
データパルス発生回路１２は、後述する維持消去パルス
ＥＰの印加タイミングと同一タイミングにてアドレスパ
ルスＡＰを発生してこれを列電極Ｄ1〜Ｄm各々に印加す
る。
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰを発生してＰＤＰ（プラズマディスプレイ
パネル）１１の列電極Ｄ1〜Ｄmに印加する。更に、画素
データパルス発生回路１２は、後述する維持消去パルス
ＥＰの印加タイミングと同一タイミングにてアドレスパ
ルスＡＰを発生してこれを列電極Ｄ1〜Ｄm各々に印加す
る。
【００１９】行電極駆動パルス発生回路１０は、上記Ｐ
ＤＰ１１の全ての行電極対間に強制的に放電励起せしめ
て壁電荷を形成させるためのプライミングパルスＰＰx
及びＰＰy、画素データ書き込みのための走査パルスＳ
Ｐ、放電発光を維持するための維持パルスＩＰx及びＩ
Ｐy、更に上記維持放電発光を停止させるための維持消
去パルスＥＰの各々を発生して、これらを上記読出タイ
ミング信号発生回路７から供給された各種のタイミング
信号に応じたタイミングにてＰＤＰ１１の行電極Ｘ1〜
Ｘn 及びＹ1〜Ｙnに印加する。
ＤＰ１１の全ての行電極対間に強制的に放電励起せしめ
て壁電荷を形成させるためのプライミングパルスＰＰx
及びＰＰy、画素データ書き込みのための走査パルスＳ
Ｐ、放電発光を維持するための維持パルスＩＰx及びＩ
Ｐy、更に上記維持放電発光を停止させるための維持消
去パルスＥＰの各々を発生して、これらを上記読出タイ
ミング信号発生回路７から供給された各種のタイミング
信号に応じたタイミングにてＰＤＰ１１の行電極Ｘ1〜
Ｘn 及びＹ1〜Ｙnに印加する。
【００２０】図６は、かかるＰＤＰ１１の構造を示す図
である。図６において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対抗する
面）には、互いに対となるように行電極Ｙ1〜Ｙn及び行
電極Ｘ1〜Ｘn夫々が形成されている。これら行電極は、
誘電体層１１１にて被覆されている。かかる誘電体層１
１１には、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着
されている。背面ガラス基板１１３には、蛍光体が塗布
された列電極Ｄ1〜Ｄmが形成されている。この際、上記
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnは、Ｘ及びＹなる一
対にて画像の１行を形成するようになっており、この１
行分の行電極対と、１つの列電極とが交差（上面から見
て）する部分に１つの画素セルが形成される。
である。図６において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対抗する
面）には、互いに対となるように行電極Ｙ1〜Ｙn及び行
電極Ｘ1〜Ｘn夫々が形成されている。これら行電極は、
誘電体層１１１にて被覆されている。かかる誘電体層１
１１には、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着
されている。背面ガラス基板１１３には、蛍光体が塗布
された列電極Ｄ1〜Ｄmが形成されている。この際、上記
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnは、Ｘ及びＹなる一
対にて画像の１行を形成するようになっており、この１
行分の行電極対と、１つの列電極とが交差（上面から見
て）する部分に１つの画素セルが形成される。
【００２１】次に、かかる図５にて示されるプラズマデ
ィスプレイ装置にて実施される本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図７は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。
ィスプレイ装置にて実施される本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図７は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。
【００２２】図７において、先ず、図５に示される行電
極駆動パルス発生回路１０は、負電圧のプライミングパ
ルスＰＰxを全ての行電極Ｘ1〜Ｘnに印加すると同時
に、正電圧のプライミングパルスＰＰy を行電極Ｙ1〜
Ｙn の各々に印加する（一斉プライミング行程）。かか
るプライミングパルスの印加により、ＰＤＰ１１の全て
の行電極対間に放電が生じる。かかる一斉プライミング
により、図７の区間（Ａ）において、ＰＤＰ１１の全画
素セルの誘電体層１１１内の行電極Ｘ側及びＹ電極側の
各々には、図８（Ａ）に示されるが如く、正の壁電荷及
び負の壁電荷が夫々形成される。
極駆動パルス発生回路１０は、負電圧のプライミングパ
ルスＰＰxを全ての行電極Ｘ1〜Ｘnに印加すると同時
に、正電圧のプライミングパルスＰＰy を行電極Ｙ1〜
Ｙn の各々に印加する（一斉プライミング行程）。かか
るプライミングパルスの印加により、ＰＤＰ１１の全て
の行電極対間に放電が生じる。かかる一斉プライミング
により、図７の区間（Ａ）において、ＰＤＰ１１の全画
素セルの誘電体層１１１内の行電極Ｘ側及びＹ電極側の
各々には、図８（Ａ）に示されるが如く、正の壁電荷及
び負の壁電荷が夫々形成される。
【００２３】次に、行電極駆動パルス発生回路１０は、
各行毎の画素データに対応した画素データパルスＤＰ1
〜ＤＰnを列電極Ｄ1〜Ｄmに印加する。この際、画素デ
ータパルスＤＰ1は、第１行目における第１列〜第ｍ列
各々の画素データに対応したｍ個分のパルスであり、
又、画素データパルスＤＰ2は、第２行目における第１
列〜第ｍ列各々の画素データに対応したｍ個分のパルス
である。かかるｍ個分の各画素データに対応した画素デ
ータパルスは、列電極Ｄ1〜Ｄm各々に同時印加される。
ここで、供給される画素データの論理値が「０」である
列に対しては、正電圧の画素データパルスを印加する一
方、画素データの論理値が「１」である列にはパルス印
加は行わない。行電極駆動パルス発生回路１０は、上記
画素データパルスＤＰ1〜ＤＰn各々の印加タイミングと
同一タイミングにて走査パルスＳＰを発生して行電極Ｙ
1〜Ｙnへ順次印加して、各行毎に上記画素データの書き
込みを実施せしめる（画素データ書込行程）。
各行毎の画素データに対応した画素データパルスＤＰ1
〜ＤＰnを列電極Ｄ1〜Ｄmに印加する。この際、画素デ
ータパルスＤＰ1は、第１行目における第１列〜第ｍ列
各々の画素データに対応したｍ個分のパルスであり、
又、画素データパルスＤＰ2は、第２行目における第１
列〜第ｍ列各々の画素データに対応したｍ個分のパルス
である。かかるｍ個分の各画素データに対応した画素デ
ータパルスは、列電極Ｄ1〜Ｄm各々に同時印加される。
ここで、供給される画素データの論理値が「０」である
列に対しては、正電圧の画素データパルスを印加する一
方、画素データの論理値が「１」である列にはパルス印
加は行わない。行電極駆動パルス発生回路１０は、上記
画素データパルスＤＰ1〜ＤＰn各々の印加タイミングと
同一タイミングにて走査パルスＳＰを発生して行電極Ｙ
1〜Ｙnへ順次印加して、各行毎に上記画素データの書き
込みを実施せしめる（画素データ書込行程）。
【００２４】かかる画素データ書込行程にて、かかる走
査パルスＳＰと同時に正電圧の画素データパルスが列電
極Ｄに印加された画素セルは放電励起して、上記一斉プ
ライミングにて形成された壁電荷の大半が消滅する。そ
の結果、図７の区間（Ｂ）中においては、図８（Ｂ）に
示されるが如く、行電極Ｘ側に微量の正の壁電荷、列電
極Ｄ側には微量の負の壁電荷が残留するのである。一
方、上記画素データの書き込みにおいて、走査パルスＳ
Ｐが印加されるものの列電極Ｄに画素データパルスが印
加されない画素セルにおいては放電が生じない。よっ
て、上記一斉プライミングにて形成された壁電荷が、図
９（Ｂ）に示されるが如くそのまま残留する。
査パルスＳＰと同時に正電圧の画素データパルスが列電
極Ｄに印加された画素セルは放電励起して、上記一斉プ
ライミングにて形成された壁電荷の大半が消滅する。そ
の結果、図７の区間（Ｂ）中においては、図８（Ｂ）に
示されるが如く、行電極Ｘ側に微量の正の壁電荷、列電
極Ｄ側には微量の負の壁電荷が残留するのである。一
方、上記画素データの書き込みにおいて、走査パルスＳ
Ｐが印加されるものの列電極Ｄに画素データパルスが印
加されない画素セルにおいては放電が生じない。よっ
て、上記一斉プライミングにて形成された壁電荷が、図
９（Ｂ）に示されるが如くそのまま残留する。
【００２５】次に、行電極駆動パルス発生回路１０は、
正電圧の維持パルスＩＰxを断続的に繰り返して行電極
Ｘ1〜Ｘn の夫々に印加すると共に、かかる維持パルス
ＩＰxの印加タイミングとは、ずらしたタイミングにて
正電圧の維持パルスＩＰyを断続的に繰り返し行電極Ｙ1
〜Ｙn の夫々に印加する（維持放電行程）。この際、上
記区間（Ｂ）にて壁電荷が多く存在している画素セルの
みが、かかる維持パルスＩＰx及びＩＰyが印加される度
に放電励起して放電発光状態を維持する。つまり、図９
（Ｂ）の如き壁電荷形成状態となっている画素セルは、
図７の区間（Ｃ）にわたり、その形成されている壁電荷
を図９（Ｃ）の如く維持しつつ、維持パルスＩＰx及び
ＩＰyが印加される度に放電励起するのである。一方、
図８（Ｂ）の如き壁電荷形成状態となっている画素セル
は、その形成されている壁電荷の量が微量であるため放
電励起しない。それ故、かかる画素セルは、この図８
（Ｂ）の如き壁電荷の状態を図３（Ｃ）の如くそのまま
維持するのである。
正電圧の維持パルスＩＰxを断続的に繰り返して行電極
Ｘ1〜Ｘn の夫々に印加すると共に、かかる維持パルス
ＩＰxの印加タイミングとは、ずらしたタイミングにて
正電圧の維持パルスＩＰyを断続的に繰り返し行電極Ｙ1
〜Ｙn の夫々に印加する（維持放電行程）。この際、上
記区間（Ｂ）にて壁電荷が多く存在している画素セルの
みが、かかる維持パルスＩＰx及びＩＰyが印加される度
に放電励起して放電発光状態を維持する。つまり、図９
（Ｂ）の如き壁電荷形成状態となっている画素セルは、
図７の区間（Ｃ）にわたり、その形成されている壁電荷
を図９（Ｃ）の如く維持しつつ、維持パルスＩＰx及び
ＩＰyが印加される度に放電励起するのである。一方、
図８（Ｂ）の如き壁電荷形成状態となっている画素セル
は、その形成されている壁電荷の量が微量であるため放
電励起しない。それ故、かかる画素セルは、この図８
（Ｂ）の如き壁電荷の状態を図３（Ｃ）の如くそのまま
維持するのである。
【００２６】次に、行電極駆動パルス発生回路１０は、
負電圧の維持消去パルスＥＰを行電極Ｘ1〜Ｘn各々に同
時印加する。画素データパルス発生回路１２は、上記維
持消去パルスＥＰとは反対極性の正電圧のアドレスパル
スＡＰを発生して、これを上記維持消去パルスＥＰの印
加タイミングと同一タイミングにて列電極Ｄ1〜Ｄm各々
に印加する。かかる負電圧の維持消去パルスＥＰが行電
極Ｙに印加されると同時に、この維持消去パルスＥＰと
は反対極性の正電圧のアドレスパルスＡＰが列電極Ｄに
印加されることにより、行電極Ｘ、Ｙ及び列電極Ｄ間に
放電が生じる。これら維持消去パルスＥＰ及びアドレス
パルスＡＰ各々のパルス幅は、かかる放電励起後におい
て形成される壁電荷の量が最も小となるように設定され
た短パルス幅である。よって、図７の区間（Ｃ）にて図
９（Ｃ）の如き壁電荷形成状態となっている画素セル
は、かかる放電励起によりその壁電荷の大半が消滅す
る。この際、行電極Ｘ及びＹ間のみならず、列電極Ｄの
間においても放電が生じるので、図７の区間（Ｄ）にお
いては、図９（Ｄ）に示されるが如く、行電極Ｘ側に微
量の正の壁電荷、列電極Ｄ側に微量の負の壁電荷が残留
する。一方、図８（Ｃ）の如き壁電荷形成状態となって
いる画素セルは、壁電荷の量が微量であるため、上記維
持消去パルスＥＰ及びアドレスパルスＡＰが印加されて
も放電励起しない。よって、この際、図７の区間（Ｄ）
においては、図３（Ｄ）に示されるが如く、図３（Ｃ）
の如き壁電荷形成状態が維持されるのである。
負電圧の維持消去パルスＥＰを行電極Ｘ1〜Ｘn各々に同
時印加する。画素データパルス発生回路１２は、上記維
持消去パルスＥＰとは反対極性の正電圧のアドレスパル
スＡＰを発生して、これを上記維持消去パルスＥＰの印
加タイミングと同一タイミングにて列電極Ｄ1〜Ｄm各々
に印加する。かかる負電圧の維持消去パルスＥＰが行電
極Ｙに印加されると同時に、この維持消去パルスＥＰと
は反対極性の正電圧のアドレスパルスＡＰが列電極Ｄに
印加されることにより、行電極Ｘ、Ｙ及び列電極Ｄ間に
放電が生じる。これら維持消去パルスＥＰ及びアドレス
パルスＡＰ各々のパルス幅は、かかる放電励起後におい
て形成される壁電荷の量が最も小となるように設定され
た短パルス幅である。よって、図７の区間（Ｃ）にて図
９（Ｃ）の如き壁電荷形成状態となっている画素セル
は、かかる放電励起によりその壁電荷の大半が消滅す
る。この際、行電極Ｘ及びＹ間のみならず、列電極Ｄの
間においても放電が生じるので、図７の区間（Ｄ）にお
いては、図９（Ｄ）に示されるが如く、行電極Ｘ側に微
量の正の壁電荷、列電極Ｄ側に微量の負の壁電荷が残留
する。一方、図８（Ｃ）の如き壁電荷形成状態となって
いる画素セルは、壁電荷の量が微量であるため、上記維
持消去パルスＥＰ及びアドレスパルスＡＰが印加されて
も放電励起しない。よって、この際、図７の区間（Ｄ）
においては、図３（Ｄ）に示されるが如く、図３（Ｃ）
の如き壁電荷形成状態が維持されるのである。
【００２７】以上の如く、かかる駆動方法によれば、上
記維持放電停止行程が終了した際に、ＰＤＰ１１の各画
素セルの列電極Ｄ側に残留している壁電荷量は、図８
（Ｄ）及び図９（Ｄ）にて示されるが如く等しくなるの
である。
記維持放電停止行程が終了した際に、ＰＤＰ１１の各画
素セルの列電極Ｄ側に残留している壁電荷量は、図８
（Ｄ）及び図９（Ｄ）にて示されるが如く等しくなるの
である。
【００２８】
【発明の効果】以上の如く、本発明によるマトリクス方
式プラズマディスプレイパネルの駆動方法においては、
維持消去パルスを行電極対の一方に印加すると同時にア
ドレスパルスを列電極に印加することにより行電極対及
び列電極間に放電を生じさせて維持放電による放電発光
を停止するようにしている。
式プラズマディスプレイパネルの駆動方法においては、
維持消去パルスを行電極対の一方に印加すると同時にア
ドレスパルスを列電極に印加することにより行電極対及
び列電極間に放電を生じさせて維持放電による放電発光
を停止するようにしている。
【００２９】かかる駆動方法によれば、その維持放電停
止後に各画素セルの列電極に残留している壁電荷量は互
いに略等しくなるので、次の画素データ書き込み時に各
画素セルはこの画素データに対応した所望の壁電荷形成
状態となる。よって、供給されてくる画素データに対応
した正確な表示画像を得ることが出来て好ましいのであ
る。
止後に各画素セルの列電極に残留している壁電荷量は互
いに略等しくなるので、次の画素データ書き込み時に各
画素セルはこの画素データに対応した所望の壁電荷形成
状態となる。よって、供給されてくる画素データに対応
した正確な表示画像を得ることが出来て好ましいのであ
る。
【図１】マトリクス方式プラズマディスプレイパネルを
含むプラズマディスプレイ装置の概略構成を示す図であ
る。
含むプラズマディスプレイ装置の概略構成を示す図であ
る。
【図２】従来の駆動パルスの印加タイミングを示す図で
ある。
ある。
【図３】壁電荷形成状態を示す図である。
【図４】壁電荷形成状態を示す図である。
【図５】プラズマディスプレイ装置の概略構成を示す図
である。
である。
【図６】ＰＤＰ１１の構造を示す図である。
【図７】本発明の駆動方法による駆動パルスの印加タイ
ミングを示す図である。
ミングを示す図である。
【図８】壁電荷形成状態を示す図である。
【図９】壁電荷形成状態を示す図である。
１０ 行電極駆動パルス発生回路
１１ ＰＤＰ
１２ 画素データ発生回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/66 101
G09G 3/28
Claims (3)
- 【請求項１】 ２本ずつ対となるように配列された複数
の行電極対と前記行電極対に直行する方向に配列され複
数の列電極とからなるマトリクス方式プラズマディスプ
レイパネルの駆動方法であって、 全ての前記行電極対にプライミングパルスを同時に印加
して前記行電極対間に放電を励起させる一斉プライミン
グ行程と、 前記行電極対の一方に走査パルスを印加すると同時に前
記列電極に画素データパルスを印加して画素データの書
き込みを行う画素データ書込行程と、 前記行電極対に交互に維持パルスを印加して放電維持を
行う維持放電行程と、 前記行電極対の一方に維持消去パルスを印加すると同時
に前記列電極にアドレスパルスを印加することにより前
記行電極対及び前記列電極間に放電を生じさせて前記放
電維持を停止させる維持放電停止行程とからなることを
特徴とするマトリクス方式プラズマディスプレイパネル
の駆動方法。 - 【請求項２】 前記アドレスパルスは、前記維持消去パ
ルスとは反対極性のパルスであることを特徴とする請求
項１記載のマトリクス方式プラズマディスプレイパネル
の駆動方法。 - 【請求項３】 前記維持消去パルス及び前記アドレスパ
ルス各々のパルス幅は、前記放電において形成される壁
電荷の量が最も小となるような短パルス幅であることを
特徴とする請求項１記載のマトリクス方式プラズマディ
スプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097895A JP3423817B2 (ja) | 1995-04-17 | 1995-04-17 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097895A JP3423817B2 (ja) | 1995-04-17 | 1995-04-17 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08289231A JPH08289231A (ja) | 1996-11-01 |
| JP3423817B2 true JP3423817B2 (ja) | 2003-07-07 |
Family
ID=14013615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097895A Expired - Fee Related JP3423817B2 (ja) | 1995-04-17 | 1995-04-17 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423817B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100508964B1 (ko) | 1998-01-23 | 2005-11-11 | 엘지전자 주식회사 | 플라즈마 표시장치의 서스테인 펄스 인가방법 |
| KR100489446B1 (ko) * | 1998-03-17 | 2005-08-01 | 엘지전자 주식회사 | 플라즈마 표시패널 구동방법 |
| DE10160841B4 (de) * | 2001-12-12 | 2005-10-06 | Grundig Multimedia B.V. | Verfahren und Vorrichtung zur Kompensation der unterschiedlichen Anstiegs- und Abfallzeiten der Leuchtstoffe in einem Plasmadisplay |
| KR100649718B1 (ko) * | 2004-12-29 | 2006-11-27 | 엘지전자 주식회사 | 플라즈마 표시장치와 그 구동방법 |
| KR100774944B1 (ko) * | 2006-04-03 | 2007-11-09 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 장치의구동 방법 |
-
1995
- 1995-04-17 JP JP9097895A patent/JP3423817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08289231A (ja) | 1996-11-01 |
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