JPH08294071A - マトリクス方式プラズマディスプレイパネルの駆動方法 - Google Patents
マトリクス方式プラズマディスプレイパネルの駆動方法Info
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- JPH08294071A JPH08294071A JP7095471A JP9547195A JPH08294071A JP H08294071 A JPH08294071 A JP H08294071A JP 7095471 A JP7095471 A JP 7095471A JP 9547195 A JP9547195 A JP 9547195A JP H08294071 A JPH08294071 A JP H08294071A
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- Japan
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- row electrode
- row
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 良好なコントラストを得ることが出来るマト
リクス方式プラズマディスプレイパネルの駆動方法を提
供することを目的とする。 【構成】 第１極性の第１プライミングパルスを行電極
対の一方に印加すると同時に、そのパルス幅がかかる第
１プライミングパルスよりも大でありかつ第１極性とは
反対極性である第２極性の第２プライミングパルスをか
かる行電極対の他方に印加して、かかる第１プライミン
グパルスの後方エッジを含む期間中に第１極性の画素デ
ータパルスを列電極に印加することにより画素データの
書き込みを行う。
リクス方式プラズマディスプレイパネルの駆動方法を提
供することを目的とする。 【構成】 第１極性の第１プライミングパルスを行電極
対の一方に印加すると同時に、そのパルス幅がかかる第
１プライミングパルスよりも大でありかつ第１極性とは
反対極性である第２極性の第２プライミングパルスをか
かる行電極対の他方に印加して、かかる第１プライミン
グパルスの後方エッジを含む期間中に第１極性の画素デ
ータパルスを列電極に印加することにより画素データの
書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、交流放電型のマトリク
ス方式プラズマディスプレイパネルの駆動方法に関す
る。
ス方式プラズマディスプレイパネルの駆動方法に関す
る。
【０００２】
【従来の技術】プラズマディスプレイパネルは、周知の
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図１は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリクス方式のプラズマディスプレイパネルが
知られている。図１は、かかるプラズマディスプレイパ
ネルを含むプラズマディスプレイ装置の概略構成を示す
図である。
【０００３】かかる図１において、駆動装置１００は、
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ1〜Ｄmに印加する。ＰＤＰ１１は、
上記列電極Ｄ1〜Ｄm 、及びかかる列電極と直交しかつ
Ｘ及びＹなる一対にて１行を構成する行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnを備えている。これら列電極及び行電極対
各々は図示せぬ誘電体を挟んで形成されており、１つの
列電極及び行電極対が交差する部分に１つの画素セルが
形成される。
入力されたビデオ信号を１画素毎に対応したディジタル
の画素データに変換して、この画素データに対応した画
素データパルスをＰＤＰ（プラズマディスプレイパネ
ル）１１の列電極Ｄ1〜Ｄmに印加する。ＰＤＰ１１は、
上記列電極Ｄ1〜Ｄm 、及びかかる列電極と直交しかつ
Ｘ及びＹなる一対にて１行を構成する行電極Ｘ1〜Ｘn
及びＹ1〜Ｙnを備えている。これら列電極及び行電極対
各々は図示せぬ誘電体を挟んで形成されており、１つの
列電極及び行電極対が交差する部分に１つの画素セルが
形成される。
【０００４】駆動装置１００は、上記ＰＤＰ１１の全て
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのプライミングパルスＰＰx及びＰＰy、
画素データを書き込むための走査パルスＳＰ、放電発光
を維持するための維持パルスＩＰx及びＩＰy、更に、維
持放電発光を停止させるための維持消去パルスＥＰの各
々を発生してこれらをＰＤＰ１１の行電極Ｘ1〜Ｘn 及
びＹ1〜Ｙnに印加する。
の上記行電極対間に強制的に放電励起せしめて壁電荷を
形成させるためのプライミングパルスＰＰx及びＰＰy、
画素データを書き込むための走査パルスＳＰ、放電発光
を維持するための維持パルスＩＰx及びＩＰy、更に、維
持放電発光を停止させるための維持消去パルスＥＰの各
々を発生してこれらをＰＤＰ１１の行電極Ｘ1〜Ｘn 及
びＹ1〜Ｙnに印加する。
【０００５】図２は、上記の各種駆動パルスの印加タイ
ミングを示す図である。図２において、先ず、駆動装置
１００は、負電圧の第１プライミングパルスＰＰxを全
ての行電極Ｘ1〜Ｘnに印加すると同時に、正電圧の第２
プライミングパルスＰＰyを行電極Ｙ1〜Ｙnの各々に印
加する（一斉プライミング行程）。この際、かかる負電
圧の第１プライミングパルスＰＰxの立ち下がりタイミ
ング及び立ち上がりタイミングの各々にて、ＰＤＰ１１
の全ての行電極対間に放電が生じる。これらの放電終息
後、全画素セルの行電極Ｘ側には所望量の正の壁電荷、
行電極Ｙ側には所望量の負の壁電荷が形成される。
ミングを示す図である。図２において、先ず、駆動装置
１００は、負電圧の第１プライミングパルスＰＰxを全
ての行電極Ｘ1〜Ｘnに印加すると同時に、正電圧の第２
プライミングパルスＰＰyを行電極Ｙ1〜Ｙnの各々に印
加する（一斉プライミング行程）。この際、かかる負電
圧の第１プライミングパルスＰＰxの立ち下がりタイミ
ング及び立ち上がりタイミングの各々にて、ＰＤＰ１１
の全ての行電極対間に放電が生じる。これらの放電終息
後、全画素セルの行電極Ｘ側には所望量の正の壁電荷、
行電極Ｙ側には所望量の負の壁電荷が形成される。
【０００６】次に、駆動装置１００は、各行毎の画素デ
ータに対応した画素データパルスＤＰ1〜ＤＰnを列電極
Ｄ1〜Ｄmに印加する。例えば、画素データの論理値が
「１」である場合には、正電圧の画素データパルスを該
当する列電極に印加する一方、画素データの論理値が
「０」である場合にはパルス印加は行わない。駆動装置
１００は、上記画素データパルスＤＰ1〜ＤＰnの各印加
タイミングと同一タイミングにて負電圧の走査パルスＳ
Ｐを発生してこれを行電極Ｙ1〜Ｙnへ順次印加して行く
（画素データ書込行程）。
ータに対応した画素データパルスＤＰ1〜ＤＰnを列電極
Ｄ1〜Ｄmに印加する。例えば、画素データの論理値が
「１」である場合には、正電圧の画素データパルスを該
当する列電極に印加する一方、画素データの論理値が
「０」である場合にはパルス印加は行わない。駆動装置
１００は、上記画素データパルスＤＰ1〜ＤＰnの各印加
タイミングと同一タイミングにて負電圧の走査パルスＳ
Ｐを発生してこれを行電極Ｙ1〜Ｙnへ順次印加して行く
（画素データ書込行程）。
【０００７】かかる正電圧の画素データパルス、及び負
電圧の走査パルスＳＰが夫々列電極及び行電極に同時に
印加された画素セルにのみ放電が生じて、上記一斉プラ
イミングにて形成された壁電荷の大半が消滅する。一
方、負電圧の走査パルスＳＰが印加されたものの正電圧
の画素データパルスが印加されない画素セルにおいて
は、上述の如き放電が生じないので、上記一斉プライミ
ングにて形成された所望量の壁電荷はそのまま残留す
る。
電圧の走査パルスＳＰが夫々列電極及び行電極に同時に
印加された画素セルにのみ放電が生じて、上記一斉プラ
イミングにて形成された壁電荷の大半が消滅する。一
方、負電圧の走査パルスＳＰが印加されたものの正電圧
の画素データパルスが印加されない画素セルにおいて
は、上述の如き放電が生じないので、上記一斉プライミ
ングにて形成された所望量の壁電荷はそのまま残留す
る。
【０００８】従って、かかる画素データの書き込みによ
り、論理値「０」の画素データが書き込まれた画素セル
内には所望量の壁電荷が残留する一方、論理値「１」の
画素データが書き込まれた画素セル内には微量の壁電荷
しか存在しないという壁電荷形成状態になるのである。
次に、駆動装置１００は、正電圧の維持パルスＩＰxを
繰り返し行電極Ｘ1〜Ｘnの夫々に印加すると共に、かか
る維持パルスＩＰxの印加タイミングとは、ずらしたタ
イミングにて正電圧の維持パルスＩＰyを繰り返し行電
極Ｙ1〜Ｙnの夫々に印加する（維持放電行程）。
り、論理値「０」の画素データが書き込まれた画素セル
内には所望量の壁電荷が残留する一方、論理値「１」の
画素データが書き込まれた画素セル内には微量の壁電荷
しか存在しないという壁電荷形成状態になるのである。
次に、駆動装置１００は、正電圧の維持パルスＩＰxを
繰り返し行電極Ｘ1〜Ｘnの夫々に印加すると共に、かか
る維持パルスＩＰxの印加タイミングとは、ずらしたタ
イミングにて正電圧の維持パルスＩＰyを繰り返し行電
極Ｙ1〜Ｙnの夫々に印加する（維持放電行程）。
【０００９】この際、各画素セルの内、上記所望量の壁
電荷が残留したままになっている画素セルのみが、かか
る維持パルスＩＰx及びＩＰyが印加される度に放電励起
して、その放電状態を維持する。この放電が維持されて
いる時間により表示輝度が決定するのである。次に、駆
動装置１００は、そのパルス幅が小なる負電圧の維持消
去パルスＥＰを行電極Ｘ1〜Ｘnに同時印加することによ
り、画素セル内に形成されている壁電荷を消滅せしめ
て、上記の如き維持放電を停止する（維持放電停止行
程）。
電荷が残留したままになっている画素セルのみが、かか
る維持パルスＩＰx及びＩＰyが印加される度に放電励起
して、その放電状態を維持する。この放電が維持されて
いる時間により表示輝度が決定するのである。次に、駆
動装置１００は、そのパルス幅が小なる負電圧の維持消
去パルスＥＰを行電極Ｘ1〜Ｘnに同時印加することによ
り、画素セル内に形成されている壁電荷を消滅せしめ
て、上記の如き維持放電を停止する（維持放電停止行
程）。
【００１０】以上の如く、かかるプラズマディスプレイ
装置においては、先ず、全ての画素セル内に強制的に所
望量の壁電荷を形成しておき、次に、この各画素セル内
に形成された壁電荷を画素データに応じて選択的に消滅
させて発光画素セルと非発光画素セルとに分ける。この
際、かかる発光画素セルのみを繰り返し放電発光させる
ことにより、画素データに応じた発光表示を実現するよ
うにしている。
装置においては、先ず、全ての画素セル内に強制的に所
望量の壁電荷を形成しておき、次に、この各画素セル内
に形成された壁電荷を画素データに応じて選択的に消滅
させて発光画素セルと非発光画素セルとに分ける。この
際、かかる発光画素セルのみを繰り返し放電発光させる
ことにより、画素データに応じた発光表示を実現するよ
うにしている。
【００１１】しかしながら、図２に示されるが如く、維
持放電実施時において非発光となる画素セルが、この維
持放電開始前の段階において３回も放電発光してしまう
為、この維持放電の実施時に、発光画素セルと非発光画
素セルとの明暗の差が少なくなり良好なコントラストを
得ることが出来ないという問題が発生した。
持放電実施時において非発光となる画素セルが、この維
持放電開始前の段階において３回も放電発光してしまう
為、この維持放電の実施時に、発光画素セルと非発光画
素セルとの明暗の差が少なくなり良好なコントラストを
得ることが出来ないという問題が発生した。
【００１２】
【発明が解決しようとする課題】本発明はかかる問題を
解決するために為されたものであり、良好なコントラス
トを得ることが出来るマトリクス方式プラズマディスプ
レイパネルの駆動方法を提供することを目的とする。
解決するために為されたものであり、良好なコントラス
トを得ることが出来るマトリクス方式プラズマディスプ
レイパネルの駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法は、２本ず
つ対となるように配列された複数の行電極対と前記行電
極対に直行する方向に配列され複数の列電極とからなる
マトリクス方式プラズマディスプレイパネルの駆動方法
であって、第１極性の第１プライミングパルスを前記行
電極対の一方に印加すると同時に、そのパルス幅が前記
第１プライミングパルスよりも大でありかつ前記第１極
性とは反対極性である第２極性の第２プライミングパル
スを前記行電極対の他方に印加し、前記第１プライミン
グパルスの後方エッジを含む期間中に第１極性の画素デ
ータパルスを前記列電極に印加することにより画素デー
タの書き込みを行う画素データ書込行程と、前記行電極
対に第１極性の維持パルスを印加して放電維持を行う維
持放電行程とからなる。
方式プラズマディスプレイパネルの駆動方法は、２本ず
つ対となるように配列された複数の行電極対と前記行電
極対に直行する方向に配列され複数の列電極とからなる
マトリクス方式プラズマディスプレイパネルの駆動方法
であって、第１極性の第１プライミングパルスを前記行
電極対の一方に印加すると同時に、そのパルス幅が前記
第１プライミングパルスよりも大でありかつ前記第１極
性とは反対極性である第２極性の第２プライミングパル
スを前記行電極対の他方に印加し、前記第１プライミン
グパルスの後方エッジを含む期間中に第１極性の画素デ
ータパルスを前記列電極に印加することにより画素デー
タの書き込みを行う画素データ書込行程と、前記行電極
対に第１極性の維持パルスを印加して放電維持を行う維
持放電行程とからなる。
【００１４】
【作用】第１極性の第１プライミングパルスを行電極対
の一方に印加すると同時に、そのパルス幅がかかる第１
プライミングパルスよりも大でありかつ第１極性とは反
対極性である第２極性の第２プライミングパルスをかか
る行電極対の他方に印加して、かかる第１プライミング
パルスの後方エッジを含む期間中に第１極性の画素デー
タパルスを列電極に印加することにより画素データの書
き込みを行う。
の一方に印加すると同時に、そのパルス幅がかかる第１
プライミングパルスよりも大でありかつ第１極性とは反
対極性である第２極性の第２プライミングパルスをかか
る行電極対の他方に印加して、かかる第１プライミング
パルスの後方エッジを含む期間中に第１極性の画素デー
タパルスを列電極に印加することにより画素データの書
き込みを行う。
【００１５】
【実施例】図３は、本発明による駆動方法にてパネル駆
動を行う駆動装置を備えたプラズマディスプレイ装置の
構成を示す図である。かかる図３において、同期分離回
路１は、供給された入力ビデオ信号中から水平及び垂直
同期信号を抽出してこれらをタイミングパルス発生回路
２に供給する。タイミングパルス発生回路２は、これら
抽出された水平及び垂直同期信号に基づいた抽出同期信
号タイミングパルスを発生してこれをＡ／Ｄ変換器３、
メモリ制御回路５及び読出タイミング信号発生回路７の
各々に供給する。Ａ／Ｄ変換器３は、上記抽出同期信号
タイミングパルスに同期して入力ビデオ信号を１画素毎
に対応したディジタル画素データに変換し、これをフレ
ームメモリ４に供給する。メモリ制御回路５は、上記抽
出同期信号タイミングパルスに同期した書込信号及び読
出信号をフレームメモリ４に供給する。フレームメモリ
４は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供
給された各画素データを順次取り込む。又、フレームメ
モリ４は、かかる読出信号に応じて、このフレームメモ
リ４内に記憶されている画素データを順次読み出して次
段の出力処理回路６へ供給する。
動を行う駆動装置を備えたプラズマディスプレイ装置の
構成を示す図である。かかる図３において、同期分離回
路１は、供給された入力ビデオ信号中から水平及び垂直
同期信号を抽出してこれらをタイミングパルス発生回路
２に供給する。タイミングパルス発生回路２は、これら
抽出された水平及び垂直同期信号に基づいた抽出同期信
号タイミングパルスを発生してこれをＡ／Ｄ変換器３、
メモリ制御回路５及び読出タイミング信号発生回路７の
各々に供給する。Ａ／Ｄ変換器３は、上記抽出同期信号
タイミングパルスに同期して入力ビデオ信号を１画素毎
に対応したディジタル画素データに変換し、これをフレ
ームメモリ４に供給する。メモリ制御回路５は、上記抽
出同期信号タイミングパルスに同期した書込信号及び読
出信号をフレームメモリ４に供給する。フレームメモリ
４は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供
給された各画素データを順次取り込む。又、フレームメ
モリ４は、かかる読出信号に応じて、このフレームメモ
リ４内に記憶されている画素データを順次読み出して次
段の出力処理回路６へ供給する。
【００１６】読出タイミング信号発生回路７は、放電発
光動作を制御するための各種タイミング信号を発生して
これらを行電極駆動パルス発生回路１０、及び出力処理
回路６の各々に供給する。出力処理回路６は、読出しタ
イミング信号発生回路７からのタイミング信号に同期さ
せて、上記フレームメモリ４から供給された画素データ
を画素データパルス発生回路１２に供給する。
光動作を制御するための各種タイミング信号を発生して
これらを行電極駆動パルス発生回路１０、及び出力処理
回路６の各々に供給する。出力処理回路６は、読出しタ
イミング信号発生回路７からのタイミング信号に同期さ
せて、上記フレームメモリ４から供給された画素データ
を画素データパルス発生回路１２に供給する。
【００１７】画素データパルス発生回路１２は、出力処
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰ1〜ＤＰｎを発生してＰＤＰ（プラズマデ
ィスプレイパネル）１１の列電極Ｄ1〜Ｄmに順次印加す
る。行電極駆動パルス発生回路１０は、正電圧の第１プ
ライミングパルスＰＰx、負電圧のプライミングパルス
ＰＰ、正電圧の維持パルスＩＰx及びＩＰy、更に負電圧
の維持消去パルスＥＰの各々を発生して、これらを上記
読出タイミング信号発生回路７から供給された各種のタ
イミング信号に応じたタイミングにてＰＤＰ１１の行電
極Ｘ1〜Ｘn 及びＹ1〜Ｙnに印加する。
理回路６から供給される各画素データに応じた画素デー
タパルスＤＰ1〜ＤＰｎを発生してＰＤＰ（プラズマデ
ィスプレイパネル）１１の列電極Ｄ1〜Ｄmに順次印加す
る。行電極駆動パルス発生回路１０は、正電圧の第１プ
ライミングパルスＰＰx、負電圧のプライミングパルス
ＰＰ、正電圧の維持パルスＩＰx及びＩＰy、更に負電圧
の維持消去パルスＥＰの各々を発生して、これらを上記
読出タイミング信号発生回路７から供給された各種のタ
イミング信号に応じたタイミングにてＰＤＰ１１の行電
極Ｘ1〜Ｘn 及びＹ1〜Ｙnに印加する。
【００１８】図４は、かかるＰＤＰ１１の構造を示す図
である。図４において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対抗する
面）には、互いに対となるように行電極Ｙ1〜Ｙn及び行
電極Ｘ1〜Ｘn夫々が形成されている。これら行電極は、
誘電体層１１１にて被覆されている。かかる誘電体層１
１１には、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着
されている。背面ガラス基板１１３には、蛍光体が塗布
された列電極Ｄ1〜Ｄmが形成されている。この際、上記
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnは、Ｘ及びＹなる一
対にて画像の１行を形成するようになっており、この１
行分の行電極対と、１つの列電極とが交差（上面から見
て）する部分に１つの画素セルが形成される。
である。図４において、表示面である前面ガラス基板１
１０の内面（後述する背面ガラス基板１１３と対抗する
面）には、互いに対となるように行電極Ｙ1〜Ｙn及び行
電極Ｘ1〜Ｘn夫々が形成されている。これら行電極は、
誘電体層１１１にて被覆されている。かかる誘電体層１
１１には、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着
されている。背面ガラス基板１１３には、蛍光体が塗布
された列電極Ｄ1〜Ｄmが形成されている。この際、上記
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnは、Ｘ及びＹなる一
対にて画像の１行を形成するようになっており、この１
行分の行電極対と、１つの列電極とが交差（上面から見
て）する部分に１つの画素セルが形成される。
【００１９】次に、かかる図３にて示されるプラズマデ
ィスプレイ装置にて実施される本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図５は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。
ィスプレイ装置にて実施される本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法について述
べる。図５は、かかる本発明の駆動方法にてパネル駆動
を行う際にＰＤＰ１１に印加される各種パルスの印加タ
イミングを示す図である。
【００２０】図５において、先ず、行電極駆動パルス発
生回路１０は、正電圧の第１プライミングパルスＰＰx
を第１行電極Ｘ1に印加すると共に、かかる第１プライ
ミングパルスＰＰxの印加タイミングと同一タイミング
にて、そのパルス幅が上記第１プライミングパルスＰＰ
xよりも大なる負電圧の第２プライミングパルスＰＰyを
第１行電極Ｙ1に印加する。尚、図５の実施例において
は、かかる第１プライミングパルスＰＰxの前方エッジ
Ｆe1のタイミングと、第２プライミングパルスＰＰyの
前方エッジＦe2のタイミングとが全く同一タイミングと
なっているが、両者が多少ズレていても構わない。
生回路１０は、正電圧の第１プライミングパルスＰＰx
を第１行電極Ｘ1に印加すると共に、かかる第１プライ
ミングパルスＰＰxの印加タイミングと同一タイミング
にて、そのパルス幅が上記第１プライミングパルスＰＰ
xよりも大なる負電圧の第２プライミングパルスＰＰyを
第１行電極Ｙ1に印加する。尚、図５の実施例において
は、かかる第１プライミングパルスＰＰxの前方エッジ
Ｆe1のタイミングと、第２プライミングパルスＰＰyの
前方エッジＦe2のタイミングとが全く同一タイミングと
なっているが、両者が多少ズレていても構わない。
【００２１】かかる第１プライミングパルスＰＰx及び
第２プライミングパルスＰＰyの同時印加タイミングを
含む図５の区間（Ａ）にて、第１行目の各画素セルの行
電極Ｘ1及びＹ1間に、図６（Ａ）に示されるが如く放電
が生じる。その放電終息後の図５の区間（Ｂ）にて、か
かる第１行目の各画素セルの行電極Ｘ1側に所望量の負
の壁電荷、行電極Ｙ1側に所望量の正の壁電荷が、図６
（Ｂ）に示されるが如く形成される。
第２プライミングパルスＰＰyの同時印加タイミングを
含む図５の区間（Ａ）にて、第１行目の各画素セルの行
電極Ｘ1及びＹ1間に、図６（Ａ）に示されるが如く放電
が生じる。その放電終息後の図５の区間（Ｂ）にて、か
かる第１行目の各画素セルの行電極Ｘ1側に所望量の負
の壁電荷、行電極Ｙ1側に所望量の正の壁電荷が、図６
（Ｂ）に示されるが如く形成される。
【００２２】次に、画素データパルス発生回路１２は、
第１行目に対応している画素データパルスＤＰ1を列電
極Ｄ1〜Ｄmに印加する。尚、かかる画素データパルスＤ
Ｐ1とは、ＰＤＰ１１における第１行目の第１列〜第ｍ
列各々に対応している各画素データに基づいて生成され
た複数のパルスを示すものである。例えば、第１列に対
応する画素データが論理値「１」、第２列に対応する画
素データが論理値「０」、第３列に対応する画素データ
が論理値「１」である場合には、図７に示されるよう
に、正電圧の画素データパルスＤＰを第１列電極Ｄ1及
び第３列電極Ｄ3に印加する。この際、第２列電極Ｄ2に
対しては、この画素データパルスＤＰの印加は行わない
のである。
第１行目に対応している画素データパルスＤＰ1を列電
極Ｄ1〜Ｄmに印加する。尚、かかる画素データパルスＤ
Ｐ1とは、ＰＤＰ１１における第１行目の第１列〜第ｍ
列各々に対応している各画素データに基づいて生成され
た複数のパルスを示すものである。例えば、第１列に対
応する画素データが論理値「１」、第２列に対応する画
素データが論理値「０」、第３列に対応する画素データ
が論理値「１」である場合には、図７に示されるよう
に、正電圧の画素データパルスＤＰを第１列電極Ｄ1及
び第３列電極Ｄ3に印加する。この際、第２列電極Ｄ2に
対しては、この画素データパルスＤＰの印加は行わない
のである。
【００２３】尚、図５及び図７に示されるが如く、画素
データパルス発生回路１２は、上記第１プライミングパ
ルスＰＰxの後方エッジＲe1を含む期間中に、上記画素
データパルスＤＰを列電極に印加するのである。この
際、かかる正電圧の画素データパルスＤＰが印加された
画素セルのみが、上記第１プライミングパルスＰＰxの
後方エッジＲe1の発生タイミングを含む図５の区間
（Ｃ）にて放電励起する。つまり、正電圧の画素データ
パルスＤＰが列電極Ｄに印加されている間に正電圧の第
１プライミングパルスＰＰxの印加供給が停止するの
で、図６（Ｃ1）にて示されるが如く、列電極Ｄ及び行
電極Ｘ1間に放電が生じるのである。かかる放電終息
後、かかる第１行目の各画素セルの行電極Ｙ1側に形成
されていた正の壁電荷はそのまま残留する一方、行電極
Ｘ1側に形成されていた負の壁電荷は消滅する。
データパルス発生回路１２は、上記第１プライミングパ
ルスＰＰxの後方エッジＲe1を含む期間中に、上記画素
データパルスＤＰを列電極に印加するのである。この
際、かかる正電圧の画素データパルスＤＰが印加された
画素セルのみが、上記第１プライミングパルスＰＰxの
後方エッジＲe1の発生タイミングを含む図５の区間
（Ｃ）にて放電励起する。つまり、正電圧の画素データ
パルスＤＰが列電極Ｄに印加されている間に正電圧の第
１プライミングパルスＰＰxの印加供給が停止するの
で、図６（Ｃ1）にて示されるが如く、列電極Ｄ及び行
電極Ｘ1間に放電が生じるのである。かかる放電終息
後、かかる第１行目の各画素セルの行電極Ｙ1側に形成
されていた正の壁電荷はそのまま残留する一方、行電極
Ｘ1側に形成されていた負の壁電荷は消滅する。
【００２４】一方、かかる図５の区間（Ｃ）において、
画素データパルスＤＰが列電極Ｄに印加されない画素セ
ルは放電励起しないので、その行電極Ｘ1側に形成され
ていた負の壁電荷、及び行電極Ｙ1側に形成されていた
正の壁電荷は夫々そのまま残留することになる。しかし
ながら、図５の区間（Ｄ）において、第２プライミング
パルスＰＰyの後方エッジＲe2のタイミングにて、行電
極Ｘ1及びＹ1間に図６（Ｄ2）に示されるが如く放電が
生じ、かかる放電によりこの画素セルの行電極Ｘ1及び
Ｙ1側に形成されていた壁電荷は消滅する。
画素データパルスＤＰが列電極Ｄに印加されない画素セ
ルは放電励起しないので、その行電極Ｘ1側に形成され
ていた負の壁電荷、及び行電極Ｙ1側に形成されていた
正の壁電荷は夫々そのまま残留することになる。しかし
ながら、図５の区間（Ｄ）において、第２プライミング
パルスＰＰyの後方エッジＲe2のタイミングにて、行電
極Ｘ1及びＹ1間に図６（Ｄ2）に示されるが如く放電が
生じ、かかる放電によりこの画素セルの行電極Ｘ1及び
Ｙ1側に形成されていた壁電荷は消滅する。
【００２５】以上の如く、論理値「０」の画素データが
書き込まれた画素セル内には、図６（Ｄ1）の如き形態
にて壁電荷が存在する一方、論理値「１」の画素データ
が書き込まれた画素セル内には壁電荷が存在しないので
ある。ここで、かかる一連の動作を第２行目〜第ｎ行目
に対しても順次同様に実行することにより画素データの
書き込みを行う（画素データ書込行程）。
書き込まれた画素セル内には、図６（Ｄ1）の如き形態
にて壁電荷が存在する一方、論理値「１」の画素データ
が書き込まれた画素セル内には壁電荷が存在しないので
ある。ここで、かかる一連の動作を第２行目〜第ｎ行目
に対しても順次同様に実行することにより画素データの
書き込みを行う（画素データ書込行程）。
【００２６】図５に示されるが如く、かかる画素データ
書込行程によれば、各行毎に２回の放電が実施されるこ
とになるのである。次に、行電極駆動パルス発生回路１
０は、正電圧の維持パルスＩＰxを繰り返し行電極Ｘ1〜
Ｘnの夫々に印加すると共に、かかる維持パルスＩＰxの
印加タイミングとは、ずらしたタイミングにて正電圧の
維持パルスＩＰyを繰り返し行電極Ｙ1〜Ｙnの夫々に印
加する（維持放電行程）。
書込行程によれば、各行毎に２回の放電が実施されるこ
とになるのである。次に、行電極駆動パルス発生回路１
０は、正電圧の維持パルスＩＰxを繰り返し行電極Ｘ1〜
Ｘnの夫々に印加すると共に、かかる維持パルスＩＰxの
印加タイミングとは、ずらしたタイミングにて正電圧の
維持パルスＩＰyを繰り返し行電極Ｙ1〜Ｙnの夫々に印
加する（維持放電行程）。
【００２７】この際、ＰＤＰ１１の各画素セルの内その
壁電荷が、図６（Ｄ1）に示されるが如く、残留したま
まになっている画素セルのみが、かかる維持パルスＩＰ
x及びＩＰyが印加される度に放電励起してその放電状態
を維持する。この放電が維持されている時間により表示
輝度が決定するのである。次に、行電極駆動パルス発生
回路１０は、そのパルス幅が小なる負電圧の維持消去パ
ルスＥＰを行電極Ｘ1〜Ｘnに同時印加することにより、
全ての画素セル内に形成されている壁電荷を消滅せしめ
て、上記の如き維持放電を停止する（維持放電停止行
程）。
壁電荷が、図６（Ｄ1）に示されるが如く、残留したま
まになっている画素セルのみが、かかる維持パルスＩＰ
x及びＩＰyが印加される度に放電励起してその放電状態
を維持する。この放電が維持されている時間により表示
輝度が決定するのである。次に、行電極駆動パルス発生
回路１０は、そのパルス幅が小なる負電圧の維持消去パ
ルスＥＰを行電極Ｘ1〜Ｘnに同時印加することにより、
全ての画素セル内に形成されている壁電荷を消滅せしめ
て、上記の如き維持放電を停止する（維持放電停止行
程）。
【００２８】かかる駆動方法によれば、維持放電実施前
の放電発光回数は、図５にて示されるように２回で済む
為、その放電発光回数が３回となるような図２にて示さ
れる従来の駆動方法に比して良好なコントラストが得ら
れるのである。
の放電発光回数は、図５にて示されるように２回で済む
為、その放電発光回数が３回となるような図２にて示さ
れる従来の駆動方法に比して良好なコントラストが得ら
れるのである。
【００２９】
【発明の効果】前述した如く、本発明によるマトリクス
方式プラズマディスプレイパネルの駆動方法において
は、第１極性の第１プライミングパルスを行電極対の一
方に印加すると同時に、そのパルス幅がかかる第１プラ
イミングパルスよりも大でありかつ第１極性とは反対極
性である第２極性の第２プライミングパルスをかかる行
電極対の他方に印加して、かかる第１プライミングパル
スの後方エッジを含む期間中に第１極性の画素データパ
ルスを列電極に印加することにより、プライミング動作
と画素データ書き込み動作とを行うようにしている。
方式プラズマディスプレイパネルの駆動方法において
は、第１極性の第１プライミングパルスを行電極対の一
方に印加すると同時に、そのパルス幅がかかる第１プラ
イミングパルスよりも大でありかつ第１極性とは反対極
性である第２極性の第２プライミングパルスをかかる行
電極対の他方に印加して、かかる第１プライミングパル
スの後方エッジを含む期間中に第１極性の画素データパ
ルスを列電極に印加することにより、プライミング動作
と画素データ書き込み動作とを行うようにしている。
【００３０】よって、かかる駆動方法によれば、維持放
電実施時において非発光状態となる画素セル及び発光状
態となる画素セル各々がこの維持放電開始前の段階にお
いて生じる放電発光回数は共に２回であるので、維持放
電の実施時に発光画素セルと非発光画素セルとの明暗の
差がつくようになり、良好なコントラストを得ることが
出来るようになるのである。
電実施時において非発光状態となる画素セル及び発光状
態となる画素セル各々がこの維持放電開始前の段階にお
いて生じる放電発光回数は共に２回であるので、維持放
電の実施時に発光画素セルと非発光画素セルとの明暗の
差がつくようになり、良好なコントラストを得ることが
出来るようになるのである。
【図１】マトリクス方式プラズマディスプレイパネルを
含むプラズマディスプレイ装置の概略構成を示す図であ
る。
含むプラズマディスプレイ装置の概略構成を示す図であ
る。
【図２】従来の駆動パルスの印加タイミングを示す図で
ある。
ある。
【図３】プラズマディスプレイ装置の構成を示す図であ
る。
る。
【図４】ＰＤＰ１１の構造を示す図である。
【図５】本発明の駆動方法による駆動パルスの印加タイ
ミングを示す図である。
ミングを示す図である。
【図６】壁電荷形成状態を示す図である。
【図７】本発明の駆動方法による駆動パルスの印加タイ
ミングを示す図である。
ミングを示す図である。
１０ 行電極駆動パルス発生回路 １１ ＰＤＰ １２ 画素データパルス発生回路
Claims (2)
- 【請求項１】 ２本ずつ対となるように配列された複数
の行電極対と前記行電極対に直行する方向に配列され複
数の列電極とからなるマトリクス方式プラズマディスプ
レイパネルの駆動方法であって、 第１極性の第１プライミングパルスを前記行電極対の一
方に印加すると同時に、そのパルス幅が前記第１プライ
ミングパルスよりも大でありかつ前記第１極性とは反対
極性である第２極性の第２プライミングパルスを前記行
電極対の他方に印加し、前記第１プライミングパルスの
後方エッジを含む期間中に第１極性の画素データパルス
を前記列電極に印加することにより画素データの書き込
みを行う画素データ書込行程と、 前記行電極対に第１極性の維持パルスを印加して放電維
持を行う維持放電行程とからなることを特徴とするマト
リクス方式プラズマディスプレイパネルの駆動方法。 - 【請求項２】 前記第２プライミングパルスの後方エッ
ジは、前記画素データパルスの後方エッジよりも後のタ
イミングに存在することを特徴とする請求項１記載のマ
トリクス方式プラズマディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095471A JPH08294071A (ja) | 1995-04-20 | 1995-04-20 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095471A JPH08294071A (ja) | 1995-04-20 | 1995-04-20 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08294071A true JPH08294071A (ja) | 1996-11-05 |
Family
ID=14138564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095471A Pending JPH08294071A (ja) | 1995-04-20 | 1995-04-20 | マトリクス方式プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08294071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005037787A (ja) * | 2003-07-17 | 2005-02-10 | Nec Plasma Display Corp | Ａｃ型プラズマディスプレイパネルの駆動方法 |
| CN1307604C (zh) * | 2001-11-14 | 2007-03-28 | 三星Sdi株式会社 | 驱动等离子体显示屏的方法和装置 |
-
1995
- 1995-04-20 JP JP7095471A patent/JPH08294071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307604C (zh) * | 2001-11-14 | 2007-03-28 | 三星Sdi株式会社 | 驱动等离子体显示屏的方法和装置 |
| JP2005037787A (ja) * | 2003-07-17 | 2005-02-10 | Nec Plasma Display Corp | Ａｃ型プラズマディスプレイパネルの駆動方法 |
| JP4694113B2 (ja) * | 2003-07-17 | 2011-06-08 | パナソニック株式会社 | Ａｃ型プラズマディスプレイパネルの駆動方法 |
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