KR100843178B1 - Ａｃ형 ｐｄｐ의 구동 방법 및 구동 장치 - Google Patents

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Abstract

본 발명은 회로부품의 내전압을 증대시키지 않고, 동작환경의 변화의 영향이 적은 에드레싱을 실현하고, 표시의 안정을 도모하는 것을 목적으로 한다.
어드레싱을 행하는 어드레스 기간(TA)을 복수의 서브 기간(TA1, TA2)으로 분할하고, 서브 기간마다 다른 행(行)을 선택하고, 각 서브 기간에서, 그 기간 중에 선택하는 행의 제2 전극에 대하여는, 선택과 비선택에 따라서 선택 전위(Vya1)와 제1 비선택 전위(Vya2)의 바이어스의 전환을 행하고, 또한 상기 서브 기간의 다음 서브 기간에서 선택하는 행의 제2 전극에 대하여는, 제1 비선택 전위(Vya2)보다도 어드레스전위(Vaa)에 가까운 제2 비선택 전위(Vua3)로 유지한다.
AC형 PDP, 내전압

Description

ＡＣ형 ＰＤＰ의 구동 방법 및 구동 장치{AC TYPE PDP DRIVING METHOD AND DEVICE TEHREOF}
도1은 본 발명에 의한 구동 장치의 구성도.
도2는 본 발명에 의한 PDP의 셀 구조를 나타낸 도면.
도3은 어드레스 기간의 구동전압파형의 제1 예를 나타낸 도면.
도4는 어드레스 기간의 구동전압파형의 제2 예를 나타낸 도면.
도5는 어드레스 기간의 셀 전압의 변화를 나타낸 도면.
도6은 제1 파형을 실현하는 스캔 회로의 구성도.
도7은 제2 파형을 실현하는 스캔 회로의 구성도.
도8은 제2 비선택 전위를 접지 전위로 하는 경우의 스캔 회로의 구성도.
도9는 스캔 회로의 다른 예를 나타낸 회로도.
도10은 어드레스 기간의 구동전압파형의 제3 예를 나타낸 도면.
도11은 구동 시퀀스(sequence)의 개요를 나타낸 전압파형도.
도12는 종래에 있어서의 어드레스 기간의 구동전압파형을 나타낸 도면.
도13은 종래의 스캔 회로의 구성도.
도14는 스캔 드라이버로 호칭되는 스위치 회로의 구성도.
도15는 종래에 있어서의 어드레스 기간의 셀 전압의 변화를 나타낸 파형도.
※ 도면의 주요부분에 대한 부호의 설명 ※
1 PDP
ES 화면
Y 제2 전극
A 제3 전극
TA 어드레스 기간
TA1 전반 (서브 기간)
TA2 후반 (서브 기간)
70 드라이브 유닛 (구동 장치)
SU, SD 전원 단자 (바이어스 단자)
781 스캔 드라이버 (스위치 회로)
Q5 제1 스위치
Q6 제2 스위치
Q7 제3 스위치
71 제어 회로(controller)
Qa, Qb 스위치 (스위칭 디바이스)
100 구동 장치
본 발명은 AC형 PDP의 구동 방법 및 구동 장치에 관한 것이다.
PDP(Plasma Display Panel : 플라즈마 디스플레이 패널)은 컬러화면의 실용화를 계기로 텔레비전 영상이나 컴퓨터의 모니터 등의 용도로 널리 사용되어 왔다. 보급에 수반되어 사용환경이 다양화되고, 온도변화나 전원전압의 변동에 영향을 받지 않는 안정된 표시를 실현하는 구동 방법이 요구되고 있다.
컬러 표시 디바이스로서 면방전 형식의 AC형 PDP가 상품화되고 있다. 여기서 말하는 면방전 형식은 휘도를 확보하는 표시 방전에 있어 양극 및 음극으로 되는 표시전극(제1 전극 및 제2 전극)을 전면측 또는 배면측의 기판 위에 평행하게 배열하고, 표시전극 쌍과 교차되도록 제3 전극(어드레스 전극)을 배열하는 형식이다. 표시전극의 배열에는 매트릭스 표시의 행마다 한 쌍씩 배열하는 형태와 제1 및 제2 표시전극을 교호로 등 간격으로 배열하는 형태가 있다. 후자의 경우 배열의 양단을 제외한 표시전극은 인접하는 2행의 표시에 관계된다. 배열형태에 불구하고 표시전극 쌍은 유전체로 피복된다.
면방전 형식의 PDP의 표시에 있어서는, 각 행에 대응된 표시전극 쌍의 한쪽(제2 전극)을 행 선택을 위한 스캔 전극으로서 사용하고, 스캔 전극과 어드레스 전극 사이에서의 어드레스 방전과 그것을 트리거로서 표시전극 간의 어드레스 방전을 발생케 함으로써, 표시내용에 따라서 유전체의 대전량(벽전하량)을 제어하는 어드레싱이 행하여진다. 어드레싱 후에, 표시전극 쌍에 교번 극성의 유지전압(Vs)을 인가한다. 유지전압(Vs)은 (1)식을 만족시킨다.
Vfxy-Vwxy<Vs<Vfxy … (1)
Vfxy : 표시전극 간의 방전개시전압
Vwxy : 표시전극 간의 벽전압
유지전압(Vs)의 인가에 의해서 소정량의 벽전하가 존재하는 셀만으로 셀 전압(전극에 인가하는 구동전압과 벽전압과의 합계)이 방전개시전압(Vfxy)을 넘어서 기판면에 따른 면방전이 생긴다. 인가주기를 짧게 하면, 시각적으로 발광이 연속된다.
PDP의 방전 셀은 기본적으로는 2치 발광소자이다. 따라서 중간조는 프레임기간에 있어서의 개개의 방전 셀의 적분 발광량을 입력화상 데이터의 계조 값에 따라서 설정함으로써 재현된다. 컬러 표시는 계조 표시의 일종이고, 표시 색은 3원색의 휘도의 조합에 의해서 결정된다. 계조 표시에는 1프레임을 휘도의 웨이트(weight)를 둔 복수의 서브 프레임(인터레이스 표시의 경우는 서브 필드)으로 구성하고 서브 프레임 단위의 발광(점등)의 유무의 조합에 의해서 적분 발광량을 설정하는 방법이 사용된다. 예를 들면 256계조의 표시를 하려면 프레임을 휘도의 웨이트가 각각 1, 2, 4, 8, 16, 32, 64, 128의 8개의 서브 프레임으로 분할하면 된다. 일반으로는 휘도의 웨이트는 발광회수에 의해서 설정된다.
도11은 구동 시퀀스의 개요를 나타낸 전압 파형도이다. 도11에 있어서, 부호 X, Y, A는 차례로 제1 전극, 제2 전극, 제3 전극을 표시하고, X, Y에 붙인 문자 1 ∼ n은 전극 X, Y에 대응하는 행의 배열순위를 나타내고, A에 첨부한 문자 1 ∼ m은 전극 A에 대응하는 열의 배열순위를 나타낸다.
각 서브 프레임에 할당되는 서브 프레임기간(Tsf)은 화면의 대전분포를 균일화하는 준비 기간(TR), 스캔 펄스(Py) 및 어드레스 펄스(Pa)의 인가에 의해서 표시내용에 따른 대전분포를 형성하는 어드레스 기간(TA), 및 서스테인 펄스(Ps)의 인가에 의해서 계조 값에 따른 휘도를 확보하는 서스테인 기간(TS)으로 대별된다. 준비 기간(TR) 및 어드레스 기간(TA)의 길이는 휘도의 웨이트에 불구하고 일정하지만, 서스테인 기간(TS)의 길이는 휘도의 웨이트가 클수록 길다. 도11의 파형은 일례이고, 진폭·극성·타이밍을 여러 가지로 변경하는 것도 가능하다. 대전분포의 균일화에는 램프파형 펄스를 인가하여 전하량을 제어하는 방법이 적절하다.
도12는 종래에 있어서의 어드레스 기간의 구동전압파형을 나타낸 도면이다.
어드레스 기간(TA)에 있어서 n행m열의 화면에 대한 행 선택을 위한 스캔 전극으로서 사용하는 제2 전극(Y)에 대하여는 개별의 전위제어가 행하여진다. 어드레스 기간(TA)의 개시점에서 모든 제2 전극(Y)을 비선택 전위(Vya2)로 바이어스한 후, 선택 행i(1≤i≤n)에 대응한 제2 전극(Y)을 일시적으로 선택 전위(Vya1)로 바이어스한다(스캔 펄스의 인가). 또 도12의 행 선택 순위는 행의 배열순위와 같다. 행 선택에 동기하여 선택 행 중의 어드레스 방전을 발생시키는 선택 셀이 속하는 열의 제3 전극(A)을 선택 전위(Vaa)로 바이어스한다(어드레스 펄스의 인가). 비선택 셀이 속하는 열의 제3 전극(A)에 대하여는 접지 전위(통상, 0볼트)로 한다. 그리고 제1 전극(X)에 대하여는 선택 행과 비선택 행에 불구하고, 어드레싱의 개시로부터 종료까지 일정한 전위(Vxa)로 바이어스한다. 그 전위(Vxa)는 제2 전극(Y)에 스캔 펄스를 인가했을 때의 전극간(XY)의 셀 전압이 방전개시전압(Vfxy)보다 약간 낮아지도록 설정된다. 이에 의해서 제3 전극(A)과 제2 전극(Y)의 전극간(AY)에서 어드레스 방전이 생겼을 때에는, 그것을 트리거로서 전극간(XY)에서도 방전(이하, 편의상 어드레스 방전이라 한다)이 생긴다. 트리거가 없는 비선택 셀의 전극간(XY)에서는 어드레스 방전은 생기지 않는다.
도13은 종래의 스캔 회로의 구성도, 도14는 스캔 드라이버로 호칭되는 스위치 회로의 구성도이다.
종래의 스캔 회로(780)는 n개의 제2 전극(Y)의 전위를 개별로 2치 제어하기 위한 복수개의 스캔 드라이버(781), 및 스캔 드라이버군에 인가하는 전압을 전환하기 위한 2개의 스위치(상세하게는 FET로 대표되는 스위칭 디바이스)(Q50, Q60)를 갖는다. 각 스캔 드라이버(781)는 집적회로 장치이고, j개의 제2 전극(Y)의 제어를 담당한다. 실용화되고 있는 전형적인 스캔 드라이버(781)에 있어서, j는 60 ∼ 120 정도이다. 도14와 같이 각 스캔 드라이버(781)에서는 j개의 제2 전극(Y)의 각각에 한 쌍씩 스위치(Qa, Qb)가 배치되어 있고, j개의 스위치(Qa)는 전원 단자(SD)에 공통 접속되고, j개의 스위치(Qb)는 전원 단자(SU)에 공통 접속되어 있다. 스위치(Qa)가 "온(ON)"되면, 제2 전극(Y)은 그 시점의 전원 단자(SD)의 전위로 바이어스되고, 스위치(Qb)가 "온"되면, 제2 전극(Y)은 그 시점의 전원 단자(SU)의 전위로 바이어스된다. 제어 회로로부터의 제어신호는 시프트 레지스터를 통해서 스위치(Qa, Qb)에 주어지고, 시프트 레지스터의 동작에 의해서 소정 순서의 행 선택이 실현된다. 또 스캔 드라이버(781)에는 서스테인 펄스를 인가할 때의 전류로(電流路)가 되는 다이오드(Da, Db)가 집적화되어 있다.
도13으로 되돌아가서, 모든 스캔 드라이버(781)의 전원 단자(SU)는 공통으로 스위치(Q50)에 접속되고, 모든 스캔 드라이버(781)의 전원 단자(SD)에 공통으로 스위치(Q60)에 접속되어 있다. 스위치(Q50, Q60)는 스캔 드라이버(781)를 서스테인 펄스의 인가에도 이용하기 위해서 설치되어 있다. 어드레스 기간에 있어서, 스위치(Q50)의 "온"에 의해서 전원 단자(SU)는 선택 전위(Vya1)로 바이어스되고, 스위치(Q60)의 "온"에 의해서 전원 단자(SD)는 비선택 전위(Vya2)로 바이어스된다. 서스테인 기간에 있어서는, 스위치(Q50, Q60) 및 스캔 드라이브 내의 모든 스위치(Qa, Qb)는 "오프(OFF)"로 되고, 전원 단자(SU, SD)의 전위는 서스테인 회로(790)에 의해 제어된다. 서스테인 회로(790)는 제2 전극(Y)의 전위를 점등유지전위(Vs) 또는 접지 전위로 전환하기 위한 스위치와, 제1 전극과 제2 전극 전위간(XY)의 정전용량의 충방전을 LC공진을 이용하여 고속으로 행하는 전력 회수 회로도 갖는다.
PDP에 있어서는 내부의 대전특성이 동작온도에 의존하고, 표시패턴에 의해서 셀간에서 대전상태에 차이가 생긴다. 그러므로 종래의 구동 방법으로는, 제3 전극(A)과 제2 전극(Y)의 전극간(AY)에 있어서의 대전의 과부족에 기인한 어드레싱의 오류가 일어나기 쉬운 등의 문제가 있었다. 이하 이 문제를 설명하겠다.
도15는 종래에 있어서의 어드레스 기간의 셀 전압의 변화를 나타낸 파형도이 다. 도15 중의 굵은 실선은 셀 전압(인가전압과 벽전압의 합계)의 적정한 변화를 나타내고, 쇄선은 셀 전압의 부적정한 변화를 나타낸다.
여기서는 선택순위(j)의 행에 있어서의 k번째열의 셀에 주목한다. 여기서 주목하고 있는 행이 선택 행으로 되기 이전에, 선택 행이 i ∼ i+q(i<i+q<j)번째의 행인 기간에, k번째의 열에 대응한 제3 전극(A)이 어드레스전위(Vaa)로 바이어스되는 경우, 즉 행i로부터 행i+q까지의 열k의 표시 데이터(Di.k ∼ Di+q, k)가 선택 데이터인 표시 패턴을 상정한다.
동작온도가 적정하면 주목하고 있는 행이 선택 행으로 되기 이전의 단계에 있어서, 벽전압은 대략 초기치 그대로 변화하지 않는다. 따라서 주목하고 있는 행이 선택 행으로 되어서 제2 전극(Yj)이 선택 전위(Vya1)로 바이어스되고, 또한 제3 전극(Yk)이 어드레스전위(Vaa)로 바이어스되면, 전극간(AY)의 셀 전압(Vway1+Vaa-Vya1)이 방전 임계치(VfAY)를 초과하여 어드레스 방전이 일어나고, 거의 동시에 전극간(XY)에도 어드레스 방전이 일어난다. 왜냐하면 전극간(XY) 셀 전압(Vwxy1+Vxa-Vya1)이 임계치(Vfxy)보다 낮지만 극히 가까운 값으로 설정되어 있기 때문이다. 어드레스 방전에 의해서 벽전하가 변화하고, 후속의 서스테인 기간의 동작에 적합한 전하상태가 형성된다. 도15의 예에서는 벽전압의 초기치가 0볼트이고, 어드레스 방전에 의해서 전극간(XY)에 벽전압(Vwxy)이 생긴다.
주목하고 있는 행이 선택 행으로 되기 이전에서는 제3 전극(Ak)이 어드레스전위(Vaa)로 바이어스되었어도, 주목하고 있는 행의 전극간(AY)의 셀 전압은 방전 개시 임계치(VfAY)보다도 낮기 때문에 방전은 일어나지 않을 것이다. 그러나 환경온도가 상승하거나 표시에 수반되는 발열이 축적되거나 하여 셀 온도가 상온보다도 높아짐에 따라서, 전극간(AY)의 셀 전압과 방전개시 임계치(VfAY)가 접근하므로, 셀 전압이 VfAY 이하라도, 극히 미소한 방전이 생기어 전극간(AY)의 벽전압이 변화되고 만다. 잔류되어 있었던 미량의 공간전하의 영향으로 벽전압이 변화하는 경우도 있다. 이 벽전압의 변화에 기인하여 주목하고 있는 행이 선택 행으로 된 시점에서의 전극간(AY)의 셀 전압이 통상보다도 낮아지고, 어드레스 방전 강도(방전에 의한 벽전압의 변화량)가 작아진다. 따라서 전극간(AY)의 어드레스 방전이 트리거로 되어서 일어날 수 있는 극간(XY)의 어드레스 방전도 적어지고, 전극간(XY)에 있어서의 벽전압의 변화량이 작아진다. 이 경우, 점등할 셀의 전극간(XY)의 벽전압(Vwxy2')이 불충분하므로, 이후의 서스테인 기간에서 점등 실패가 생기어 표시가 산란된다. 상기의 전극간(XY)의 어드레스 방전이 일어나지 않는 경우에는, 더 점등 실패의 발생률이 증대된다.
이와 같은 의도하지 않은 벽전압의 변화를 억제하려면, 제2 전극(Y)의 비선택 전위(Vya2)와 제3 전극(A)의 어드레스전위(Vaa)와의 차이를 적게 하면 된다. 그러나 전극간(AY)에서의 어드레스 방전의 강도를 확보하기 위해서는, 선택 전위(Vya1)와 어드레스전위(Vaa)와의 차이를 충분히 큰 값으로 설정하지 않으면 안된다. 따라서 비선택 전위(Vya2)를 어드레스 전위(Vaa)에 접근시키는 것은, 제2 전극(Y)의 선택 전위(Vya1)와 비선택 전위(Vya2)와의 차이를 확대하는 것을 의미하 고, 스캔 드라이버(781)의 내전압의 증대를 요구한다. 상술한 바와 같이, 어드레스 기간에 있어서는 스캔 드라이버(781)의 전원 단자(SU)와 전원 단자(SD) 사이에, 선택 전위(Vya1)와 비선택 전위(Vya2)와의 차이에 상당하는 전압이 가해진다. 이에 견디는 사양의 스캔 드라이버(781)를 사용하지 않으면 안된다. 집적회로의 내압의 증대는 부품가격의 대폭적인 상승을 초래한다.
본 발명은 회로부품의 내전압을 증대하지 않고, 동작환경의 변화의 영향이 작은 어드레싱을 실현하고, 표시의 안정을 도모하는 것을 목적으로 하고 있다.
본 발명에 있어서는 각 스캔 전극(제2 전극(Y))에 대하여, 어드레스 기간의 일부에서는 선택/비선택의 구별이 가능한 가변전위 상태로 하고, 나머지의 기간에서는 전위를 전환하지 않는 일정전위상태로 한다. 전위를 전환하지 않을 때에는, 스캔 드라이버의 한 쌍의 전원 단자의 한쪽을 개방하고, 또는 쌍방을 동일 또는 서로 가까운 전위로 유지함으로써 스캔 드라이버의 내전압의 제약이 해소되므로, 스캔 전압의 전위를 선택 전위(Vya1)와의 차이의 확대에 상관하지 않고 임의로 설정할 수 있다. 그 설정전위를 어드레스 전극(제3 전극(A))의 어드레스 전위(Vaa)로 접근시킴으로써, 전극간(AY)의 셀 전압이 방전개시 임계치(VfAY)보다 충분히 낮은 범위 내로 유지되고, 종래의 문제였던 의도하지 않은 벽전압의 변화가 잘 생기지 않게 된다. 특히 주목하는 스캔 전극에 스캔 펄스를 인가하기 이전에 일정 전위기간을 할당하는 것이 효과적이다. 스캔 펄스를 인가하기 이전 및 이후의 쌍방에 일정전위기간을 할당하면 어드레싱의 확실성이 보다 높아진다.
가변전위상태로 하는 기간에서는 비선택 전위(Vya2)의 값에 따라서는 의도하지 않은 벽전압의 변화가 생긴다. 그러나 변화량과 가간의 길이에는 상관이 있으므로, 가변전위상태로 하는 기간이 짧으면 벽전압의 변화의 영향은 적다. 예를 들면 어드레스 기간을 전반과 후반으로 나누고, 후반에 선택하는 스캔 전극을 전반에서 일정전위로 유지하는 경우, 대체적인 계산으로 벽전압의 변화의 영향은 종래의 절반으로 된다.
청구항 제1 항의 구동 방법은 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스(bias)하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 방법으로서, 어드레싱을 하는 어드레스 기간을 복수의 서브 기간으로 분할하여, 서브 기간마다 다른 행을 선택하고, 각 서브 기간에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 간의 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스한다.
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청구항4의 발명의 구동 방법은 행의 배열순서와 다른 순서로 행 선택을 하는 것이다.
청구항5의 발명의 구동 방법은 어드레스 기간을 2개의 서브 기간으로 분할하고, 한쪽 서브 기간에서 홀수 행의 제2 전극에 대하여 선택과 비선택에 따라서 바이어스의 전환을 하고, 또한 짝수 행의 제2 전극을 제2 비선택 전위(Vya3)로 바이어스하고, 다른 쪽 서브 기간에서 짝수 행의 제2 전극에 대하여 선택과 비선택에 따라서 바이어스의 전환을 하고, 또한 홀수 행의 제2 전극을 제2 비선택 전위(Vya3)로 바이어스하는 것이다.
청구항6 발명의 구동 장치는, 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 장치로서, 제1 바이어스 단자 및 제2 바이어스 단자를 갖고, 제2 전극을 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 행 선택을 위한 스위치 회로와, 상기 제1 바이어스 단자와 선택 전위 라인의 도통 제어를 위한 제1 스위치와, 상기 제2 바이어스 단자와 제1 비선택 전위 라인의 도통 제어를 위한 제2 스위치와, 상기 제2 바이어스 단자와 제2 비선택 전위 라인의 도통 제어를 위한 제3 스위치와, 상기 스위치 회로, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 3 스위치를 제어하는 제어 회로를 구비하며, 어드레싱을 행하는 어드레스 기간을 분할한 복수의 서브 기간의 각각에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 간의 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스한다.
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청구항8 발명의 구동 장치에 있어서, 청구항6 발명의 구동 장치에서의 상기 스위치 회로에서의 상기 제1 및 제2 바이어스 단자 간의 내전압은, 상기 선택 전위(Vya1)와 상기 제1 비선택 전위(Vya2)의 전위차보다도 높고, 또한 상기 선택 전위(Vya1)와 상기 제2 비선택 전위(Vya3)의 전위차보다도 낮다.
청구항9 발명의 구동 장치에 있어서, 청구항8 발명의 구동 장치에서의 상기 스위치 회로는 복수의 제2 전극을 각각 상기 제1 및 제2 바이어스 단자의 어느 하나에 접속하는 복수의 스위칭 디바이스를 갖는 집적회로이다.
청구항10 발명의 구동 장치에 있어서, 청구항9 발명의 구동 장치에서의 각 서브 기간에 선택되는 행의 수는 상기 스위치 회로의 1개 당 구동 전극 수이다.
청구항11 발명의 구동 장치는, 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 장치로서, 제1 바이어스 단자 및 제2 바이어스 단자를 갖고, 제2 전극을 상기 제1 바어어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 행 선택을 위한 복수의 스위치 회로와, 상기 제1 바이어스 단자와 선택 전위 라인의 도통 제어를 위한 제1 스위치와,
상기 제2 바이어스 단자와 제1 비선택 전위 라인의 도통 제어를 위한 제2 스위치와, 상기 제2 바이어스 단자와 제2 비선택 전위 라인의 도통 제어를 위한 제3 스위치와, 상기 스위치 회로, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 3 스위치를 제어하는 제어 회로를 구비하며, 상기 복수의 스위치 회로는 복수의 제2 전극을 각각 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 복수의 스위칭 디바이스를 갖는 동일 구성의 집적 회로이며, 상기 각 스위치 회로에서의 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 간의 내전압은 상기 선택 전위(Vya1)와 상기 제1 비선택 전위(Vya2)의 전위차보다는 높고, 또한 상기 선택 전위(Vya1)와 상기 제2 비선택 전위(Vya3)의 전위차보다는 낮으며, 어드레싱을 행하는 어드레스 기간을 분할한 복수의 서브 기간의 각각에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 간의 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스하고, 각 서브 기간에 선택되는 행의 수가, 상기 스위치 회로의 1개 당의 구동 전극 수의 정수배인 것을 특징으로 한다.
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청구항12 발명의 표시 장치는, 청구항6 기재의 구동 장치와, 그것에 의해서 구동되는 AC형 PDP로 구성된다.
청구항13 발명의 표시 장치는, 청구항11 기재의 구동 장치와, 그것에 의해서 구동되는 AC형 PDP로 구성된다.
실시예
도1은 본 발명에 의한 구동 장치의 구성도이다. 표시 장치(100)는 m열n행의 화면을 갖는 면방전형의 PDP(1)와, 종횡으로 배열된 방전 셀을 선택적으로 발광시키기 위한 드라이버 유닛(70)으로 구성되어 있고, 벽걸이식 텔레비젼 수상기, 컴퓨터시스템의 모니터 등으로 이용된다.
PDP(1)에서는, 표시 방전을 발생시키기 위한 제1 전극(X) 및 제2 전극(Y)이 평행하게 배치되고, 이들 전극 군과 교차되도록 제3 전극(어드레스 전극)(A)이 배열되어 있다. 제1 전극(X) 및 제2 전극(Y)은 화면의 행 방향(수평 방향)으로 뻗고, 제2 전극(Y)은 어드레싱에 있어서 행 선택을 위한 스캔 전극으로서 사용된다. 제3 전극(A)은 열 방향(수직 방향)으로 뻗어 있고, 열 선택을 위한 데이터전극으로서 사용된다.
드라이버 유닛(70)은 구동 제어를 담당하는 제어 회로(71), 전원 회로(73), X 드라이버(74), Y 드라이버(77), 및 어드레스 드라이버(80)를 갖고 있다. 드라이버 유닛(70)에는 TV튜너, 컴퓨터 등의 외부 장치로부터 R, G, B의 3색의 휘도 레벨을 나타낸 다치(多値) 화상 데이터인 프레임 데이터(Df)가, 각종의 동기 신호와 동시에 입력된다. 제어 회로(71)는 프레임 데이터(Df)를 일시적으로 기억하는 프레임 메모리(711) 및 구동전압의 제어 데이터를 기억하는 파형 메모리(712)를 구비하고 있다.
프레임 데이터(Df)는 프레임 메모리(711)에 일단 저장된 후, 계조 표시를 위한 서브 필드 데이터(Dsf)로 변환되어서 어드레스 드라이버(80)에 전송된다. 서브 필드데이터(Dsf)는 q개의 서브 필드를 표시하는 q비트의 표시 데이터이고 (1서브 픽셀 당 1비트의 표시 데이터가 q화면분 집합한 것이라고 말할 수도 있다), 서브 필드는 해상도m×n의 2치 화상이다. 서브 필드데이터(Dsf)의 각 비트의 값은, 해당하는 하나의 서브 필드에 있어서의 서브 픽셀의 발광의 여부, 엄밀하게는 어드레스 방전의 여부를 나타낸다.
X드라이버(74)는 n개의 제1 전극(X)의 전위를 일괄로 제어한다. Y드라이버(77)는 스캔 회로(78)와 공통 드라이버(79)로 이루어진다. 스캔 회로(78)는 어드레싱에 있어서의 행 선택을 위한 전위 전환 수단이다. 어드레스 드라이버(80)는 서브 필드데이터(Dsf)에 의해서, 총 m개의 제3 전극(A)의 전위를 제어한다. 이들 드라이버에는 전원 회로(73)로부터 도시하지 않은 배선도체를 거쳐서 소정 전력이 공급된다.
도2는 본 발명에 의한 PDP의 셀 구조를 나타낸 도면이다. PDP(1)은 한 쌍의 기판 구조체(기판 상에 방전 셀의 구성요소를 설치한 구조체)(10, 20)로 이루어진다. 화면(ES)을 구성하는 각 방전 셀에 있어서, 표시전극 쌍(제1 전극(X) 및 제2 전극(Y)으로 구성된다)과 제3 전극(A)이 교차된다. 제1 전극(X) 및 제2 전극(Y)은 전면측의 기판 구조체(10)의 기재(基材)인 유리 기판(11)의 내면에 배열되어 있고, 각각 면방전 캡을 형성하는 투명 도전막(41)과 행의 전체 길이에 걸쳐서 뻗는 금속 막(버스 전극)(42)으로 이루어진다. 표시전극 쌍(X, Y)을 피복하도록 두께 30 ∼ 50μm 정도의 유전체층(17 )이 설치되고, 유전체층(17)의 표면에는 보호막(18)으로서 마그네시아(MgO)가 부착되어 있다. 제3 전극(A)은 배면측의 기판 구조체(20)의 기재인 유리 기판(21)의 내면에 배열되어 있고, 유전체층(24)에 의해서 피복되어 있다. 유전체층(24)의 위에는, 높이 150μm 정도의 띠 형상의 격벽(29)이 각 제3 전극(A) 사이에 하나씩 설치되어 있다. 이들 격벽(29)에 의해서 방전공간이 행 방향(화면(ES)의 수평 방향)으로 열마다 구획되어 있다. 방전공간 중의 각 열에 대응한 열 공간(31)은 모든 행에 걸쳐서 연속되어 있다. 그리고 제3 전극(A)의 위쪽 및 격벽(29)의 측면을 포함하여 배면측의 내면을 피복하도록, 컬러 표시를 위한 R, G, B의 3색의 형광체층(28R, 28G, 28B)이 형성되어 있다. 도면 중의 이탤릭체 알파벳 R, G, B는 형광체의 발광색을 나타낸다. 형광체층(28R, 28G, 28B)은 방전가스가 발하는 자외선에 의해서 국부적으로 여기되어서 발광한다.
표시에 있어서 1서브 필드분의 기간은 종래와 같이, 준비 기간(TR), 어드레스 기간(TA), 및 서스테인 기간(TS)으로 대별된다 (도11참조). 이하 본 발명에 의한 어드레스 기간(TA)의 구동 형태를 설명하겠다.
도3은 어드레스 기간의 구동전압파형의 제1 예를 나타낸 도면이다.
본 예의 어드레싱의 행 선택 순서는 배열순이다. 어드레스 기간(TA)을 전반(TA1) 및 후반(TA2)의 2개의 서브 기간으로 분할하고, 전반(TA1)에 선택대상으로 되는 총 n/2 개의 제2 전극(Y1 ~ Yn/2)과, 후반(TA2)에 선택대상으로 되는 총 n/2 개의 제2 전극(Y(n/2)+1 ∼ Yn)으로 바이어스 형태를 바꾼다.
전반(TA1)에 있어서는, 제2 전극(Y1 ~ Yn/2) 중, 선택 행에 대응한 것을 선택 전위(Vya1)로 바이어스하고, 다른 것을 제1 비선택 전위(Vya2)로 바이어스한다. 그리고 이 기간에서는 선택되지 않은 제2 전극(Y(n/2)+1 ∼ Yn)에 대하여는, 일률적으로 제2 비선택 전위(Vya3)로 바이어스한다. 제2 비선택 전위(Vya3)는 제1 비선택 전위(Vya2)에 비해서 어드레스 전극의 어드레스 전위(Vaa)에 가깝다. 예시의 어드레스 전위(Vaa)는 정전위이기 때문에, Vaa>Vya3> Vya2>Vya1의 관계를 만족한다. 어드레스 전위(Vaa)가 부전위이면, Vaa<Vya3<Vya2<Vya1로 된다.
후반(TA2)에 있어서는, 제2 전극(Y(n/2)+1 ∼ Yn) 중, 선택 행에 대응한 것을 선택 전위(Vya1)로 바이어스하고, 다른 것을 제1 비선택 전위(Vya2)로 바이어스한다. 그리고 이 기간에서는 선택되지 않은 제2 전극(Y1 ∼ Yn/2)에 대하여는 일률적으로 제2 비선택 전위(Vya3)로 바이어스한다.
이와 같이 각 제2 전극(Y)을 그것이 선택되는 서브 기간에서는 Vya1/Vya2의 전위 전환을 하고, 그것이 선택되지 않는 서브 기간에서는 일정한 전위(Vya3)로 유지하는 구동파형을 "제1 파형"으로 호칭한다.
도4는 어드레스 기간의 구동전압파형의 제2 예를 나타낸 도면이다.
본 예에 있어서도 행 선택 순서는 배열순이고, 어드레스 기간(TA)은 전반(TA1) 및 후반(TA2)으로 분할된다.
후반(TA2)에 선택대상으로 되는 총 n/2개의 제2 전극(Y (n/2)+1 ∼ Yn)의 구동형태는, 도3의 예와 같다. 이에 대하여 전반(TA1)에 선택대상으로 되는 총 n/2개의 제2 전극(Y1 ∼ Yn/2)에 대하여는 선택 행에 대응한 것을 선택 전위(Vya1)로 바이어스하고, 다른 것(비선택 행에 대응한 것)을 전반(TA1)과 후반(TA2)에 불구하고 제1 비선택 전위(Vya2)로 바이어스한다. 즉 후반(TA2)에 있어서, 그 시점에서 선택이 끝난 제2 전극(Y1 ∼ Yn/2)에 대하여는 제2 비선택 전위(Vya3)로 바이어스하지 않고, 제1 비선택 전위(Vya2)로 유지한다.
이와 같이 각 제2 전극(Y)을 그것이 선택되는 서브 기간 및 그 다음의 서브 기간에서는 Vya1 또는 Vya2 중의 어느 하나로 바이어스하고, 그것이 선택되는 서브 기간보다 전의 서브 기간에서는 일정한 전위(Vya3)로 유지하는 구동파형을 "제2 파형"로 호칭한다.
도5는 어드레스 기간의 셀 전압의 변화를 나타낸 도면이다. 도5에 있어서 표시패턴은 도15와 같다.
제2 전극(Y)을 제2 비선택 전위(Vya3)로 바이어스함으로써 전극간(AY)의 셀 전압과 방전개시 임계치(VfAY)와의 차(Vd)가 제1 비선택 전위(Vya2)로 바이어스하는 경우에 비해서 커지고, 행 선택 이전의 벽전압의 변화가 일어나기 어렵게 된다. 그 결과 행 선택시점에서의 선택 전위(Vya1)에의 바이어스에 의해서, 전극간(AY) 및 전극간(XY)에서 충분한 강도의 어드레스 방전이 일어나고, 전극간(XY)에 적정한 벽전압(Vwxy2)이 생긴다.
도6은 제1 파형을 실현하는 스캔 회로의 구성도이다.
스캔 회로(78)는 N(=n/j)개의 스캔 드라이버(781), 및 스캔 드라이버군에 인가되는 전압을 전환하기 위한 스위치(Q51, Q52, Q61, Q62, Q7 1, Q72)를 갖는다. 각 스캔 드라이버(781)의 내부구성은 종래와 같다(도14 참조).
총 N개의 스캔 드라이버(781)는 제2 전극(Y1 ∼ Yn/2)의 제어를 담당하는 제1 그룹과 제2 전극(Y(n/2)+1 ∼ Yn)의 제어를 담당하는 제2 그룹으로 나누어져 있고, 그룹마다 전원 단자의 전위는 일괄로 전환된다. 또 공통 드라이버(79) (도1 참조)는 그룹마다 1개씩 설치된 총 2개의 서스테인 회로(791)로 이루어진다.
상술한 어드레스 기간의 전반(TA1)에 있어서는, 스위치(Q 71)를 "오프"로 하고, 스위치(Q51, Q61)를 "온"으로 한다. 즉 제1 그룹에 속하는 N/2개의 스캔 드라이버(781)에 있어서의 전원 단자(SU)를 선택 전위(Vya1)로 바이어스하고, 전원 단자(SD)를 비선택 전위(Vya2)로 바이어스한다. 이 상태에서 스캔 드라이버(781)를 제어함으로써 제2 전극(Y1 ∼ Yn/2)의 스캐닝을 행할 수 있다. 한편 제2 그룹에 속하는 N/2개의 스캔 드라이버(781)에 대하여는, 스위치(Q52, Q62)를 "오프"로 하고, 스위치(Q72)를 "온"으로 하여 전원 단자(SD)를 제2 비선택 전위(Vya3)로 바이어스한다. 스캔 드라이버 (781)의 내부에서 스위치(Qa)를 "온"으로 하면, 제2 전극(Yn/2+1 ∼ Yn)이 제2 비선택 전위(Vya3)로 바이어스된다. 스위치(Q52)의 "오프"에 의해서 전원 단자(SU)가 개방 상태로 되므로, 선택 전위(Vya1)와 제2 비선택 전위(Vya3)와 의 전위차가 스캔 드라이버(781)의 내전압 이상이라도 지장은 없다. 어드레스 기간의 후반(TA1)에 있어서는 전반(TA1)의 스위치 제어를 제1 그룹과 제2 그룹으로 교체한다.
도7은 제2 파형을 실현하는 스캔 회로의 구성도이다.
스캔 회로(78b)는 도6의 스캔 회로(78)에 있어서의 스위치(Q71)를 생략한 회로에 상당한다. 제2 파형에서는, 전반(TA1)에 선택하는 제2 전극(Y1 ∼ Yn/2)을 제2 비선택 전위(Vya3)로 바이어스하는 일이 없기 때문에, 스위치(Q71)의 생략이 가능하다.
도8은 제2 비선택 전위를 접지 전위로 하는 경우의 스캔 회로의 구성도이다.
제2 비선택 전위(Vya3)는 Vaa>Vya3>Vya2>Vya1의 관계를 만족시키면 접지 전위라도 좋다. 스캔 회로(78c)에 있어서, 서스테인 회로(791)의 출력선에 직렬 삽입되는 스위치( Q81, Q82)는 정극성의 서스테인 펄스를 인가하기 위한 서스테인 회로(791)와, 부전위(Vya1, Vya2)로 바이어스할 때의 전원 단자(SU, SD)를 분리하는 역할을 담당한다. 스위치(Q81, Q82)를 "온"하면 다이오드를 경유해서 GND로부터 제2 전극(Y)에 전류를 흘릴 수 있다. 예를 들면 전반(TA1)에 있어서 스위치(Q82)를 "온"하는 동시에, 이 스위치의 속하는 블록에 대응한 서스테인 회로(791) (도면의 하측) 중에 있는 GND에 전류를 도입하는 도시하지 않은 스위치를 "온"하면, 제2 전극(Y(n/2)+1 ∼ Yn)의 모두가 GND에 쌍방향에서 접속되어서 접지 전위로 된다.
이상의 설명에서는 어드레스 기간(TA)을 2분할하는 예를 들었지만, 분할 수를 많이 할수록 개개의 제2 전극(Y)에 주목했을 때의 어드레스 기간(TA)에 대한 제2 비선택 전위(Vya3)로 바이어스하는 시간의 비율을 크게 하고, 그것에 의해서 벽전압의 의도하지 않는 변화를 억제하는 효과를 높일 수 있다.
예를 들면 어드레스 기간(TA)을 3개의 서브 기간(TA1, TA2, TA3)으로 분할하는 경우, 표1과 같이 제2 전극(Y)의 전위를 제어하면 된다.
해당하는 선택순위의 전극(Y)의 전위
기간(TA1) 기간(TA2) 기간(TA3)
선택순위 (i<j<n) 1∼i Vyal/Vya2 Vya3 Vya3
(i+1)∼j Vya3 Vya1/Vya2 Vya3
(j+1)∼n Vya3 Vya3 Vya1/Vya2
도9는 스캔 회로의 다른 예를 나타낸 회로도이다.
스캔 회로(78B)에 있어서 어드레스 기간의 분할 수는 스캔 드라이버(781)의 개수와 동수이다. 서스테인 회로(791B)를 각 스캔 드라이버(781)에 1개씩 설치하여도 되나, 도9와 같이 하나의 서스테인 회로(791B)를 사용하는 구성을 채용할 수도 있다. 서스테인 회로(791B)를 스캔 드라이버(781)의 전원 단자(SU, SD)에 접속할 때, 다이오드를 개재시킴으로써 어드레스 기간(TA)에 있어서의 스캔 드라이버 간의 전위(Vya1, Vya2, Vya3)의 경합을 방지한다.
도10은 어드레스 기간의 구동전압파형의 제3 예를 나타낸 도면이다.
본 발명은 행 선택순위가 배열순이 아닌 경우에도 적용 가능하다. 예를 들면 홀수 행만을 어드레스하고, 그 후에 짝수 행만을 어드레스하는 경우에는, 도10과 같이 전반(TA1)에 있어서 짝수 행에 대응한 제2 전극(Y)을 제2 비선택 전위(Vya3)로 바이어스한다.
제1 전극(X) 및 제2 전극(Y)의 배열형식은, 행마다 한 쌍씩 배열하는 형식이라도, 1개를 인접하는 2행의 표시에 공용하는 형식이라도 좋다. 제2 전극(Y)의 개수는 반드시 스캔 드라이버 (781)가 담당하는 전극 수j의 정수배이어야 할 필요는 없다. 어드레스 기간을 분할한 복수의 서브 기간끼리 선택 행의 수가 달라도 좋다.
청구항1, 청구항4, 청구항5, 청구항6, 청구항8 내지 청구항13의 발명에 의하면, 회로부품의 내전압을 증대하지 않고, 동작환경의 변화의 영향이 작은 어드레싱을 실현하여 표시의 안정을 도모할 수 있다.
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청구항8의 발명에 의하면, 회로부품의 내전압의 사양을 필요 최소한으로 할 수 있어, 스위치 회로의 집적화가 용이하게 된다.

Claims (13)

  1. 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스(bias)하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 방법으로서,
    어드레싱을 하는 어드레스 기간을 복수의 서브 기간으로 분할하여, 서브 기간마다 다른 행을 선택하고,
    각 서브 기간에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 사이에 존재하는 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스하는 것을 특징으로 하는 AC형 PDP의 구동 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    행의 배열순서와 다른 순서로 행 선택을 하는 것을 특징으로 하는 AC형 PDP의 구동 방법.
  5. 제 1 항에 있어서,
    어드레스 기간을 2개의 서브 기간으로 분할하고,
    한쪽 서브 기간에서 홀수 행의 제2 전극에 대하여 선택과 비선택에 따라서 바이어스의 전환을 하고, 또한 짝수 행의 제2 전극을 제2 비선택 전위(Vya3)로 바이어스하고, 다른 쪽 서브 기간에서 짝수 행의 제2 전극에 대하여 선택과 비선택에 따라서 바이어스의 전환을 하고, 또한 홀수 행의 제2 전극을 제2 비선택 전위(Vya3)로 바이어스하는 것을 특징으로 하는 AC형 PDP의 구동 방법.
  6. 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 장치로서,
    제1 바이어스 단자 및 제2 바이어스 단자를 갖고, 제2 전극을 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 행 선택을 위한 스위치 회로와,
    상기 제1 바이어스 단자와 선택 전위 라인의 도통 제어를 위한 제1 스위치와,
    상기 제2 바이어스 단자와 제1 비선택 전위 라인의 도통 제어를 위한 제2 스위치와,
    상기 제2 바이어스 단자와 제2 비선택 전위 라인의 도통 제어를 위한 제3 스위치와,
    상기 스위치 회로, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 3 스위치를 제어하는 제어 회로를 구비하며,
    어드레싱을 행하는 어드레스 기간을 분할한 복수의 서브 기간의 각각에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 사이에 존재하는 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스하는 것을 특징으로 하는 AC형 PDP의 구동 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 스위치 회로에서의 상기 제1 및 제2 바이어스 단자 간의 내전압(耐電壓)은, 상기 선택 전위(Vya1)와 상기 제1 비선택 전위(Vya2)의 전위차보다는 높고, 또한 상기 선택 전위(Vya1)와 상기 제2 비선택 전위(Vya3)의 전위차보다는 낮은 것을 특징으로 하는 AC형 PDP의 구동 장치.
  9. 제 8 항에 있어서,
    상기 스위치 회로는 복수의 제2 전극을 각각 상기 제1 및 제2 바이어스 단자의 어느 하나에 접속하는 복수의 스위칭 디바이스를 갖는 집적 회로인 것을 특징으로 하는 AC형 PDP의 구동 장치.
  10. 제 9 항에 있어서,
    각 서브 기간에 선택되는 행의 수가, 상기 스위치 회로의 1개 당의 구동 전극 수인 것을 특징으로 하는 AC형 PDP의 구동 장치.
  11. 제1 전극 군과 함께 행마다 면방전을 위한 전극 쌍을 구성하는 제2 전극 군, 및 각 열에서 상기 전극 쌍과 교차되는 제3 전극 군을 갖는 화면에서, 선택 행의 제2 전극을 선택 전위(Vya1)로 바이어스하는 행 선택과 동기하여, 선택 열의 제3 전극을 상기 선택 전위(Vya1)와 다른 어드레스 전위(Vaa)로 바이어스함으로써 어드레싱을 위한 방전을 발생시키는 AC형 PDP의 구동 장치로서,
    제1 바이어스 단자 및 제2 바이어스 단자를 갖고, 제2 전극을 상기 제1 바어어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 행 선택을 위한 복수의 스위치 회로와,
    상기 제1 바이어스 단자와 선택 전위 라인의 도통 제어를 위한 제1 스위치와,
    상기 제2 바이어스 단자와 제1 비선택 전위 라인의 도통 제어를 위한 제2 스위치와,
    상기 제2 바이어스 단자와 제2 비선택 전위 라인의 도통 제어를 위한 제3 스위치와,
    상기 스위치 회로, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 3 스위치를 제어하는 제어 회로를 구비하며,
    상기 복수의 스위치 회로는 복수의 제2 전극을 각각 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 중 어느 하나에 접속하는 복수의 스위칭 디바이스를 갖는 동일 구성의 집적 회로이며, 상기 각 스위치 회로에서의 상기 제1 바이어스 단자 및 상기 제2 바이어스 단자 간의 내전압은 상기 선택 전위(Vya1)와 상기 제1 비선택 전위(Vya2)의 전위차보다는 높고, 또한 상기 선택 전위(Vya1)와 상기 제2 비선택 전위(Vya3)의 전위차보다는 낮으며,
    어드레싱을 행하는 어드레스 기간을 분할한 복수의 서브 기간의 각각에서, 해당 각 서브 기간 중에 선택되는 행의 제 2 전극에 대해서는, 선택과 비선택에 따라서 상기 선택 전위(Vya1)와 제 1 비선택 전위(Vya2)의 바이어스의 전환을 하고, 해당 각 서브 기간 중에 선택되지 않은 행의 제 2 전극에 대해서는, 상기 해당 각 서브 기간 전체에 걸쳐서, 상기 제 1 비선택 전위(Vya2)와 상기 어드레스 전위(Vaa) 사이에 존재하는 전위를 가지며 상기 제 1 비선택 전위(Vya2)와 동일한 극성을 갖는 제 2 비선택 전위(Vya3)로 바이어스하고,
    각 서브 기간에 선택되는 행의 수가, 상기 스위치 회로의 1개 당의 구동 전극 수의 정수배인 것을 특징으로 하는 AC형 PDP의 구동 장치.
  12. 청구항6에 기재된 구동 장치와, 그것에 의해서 구동되는 AC형 PDP로 구성된 것을 특징으로 하는 표시 장치.
  13. 청구항11에 기재된 구동 장치와, 그것에 의해서 구동되는 AC형 PDP로 구성된 것을 특징으로 하는 표시 장치.
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