JP4269133B2 - Ａｃ型ｐｄｐの駆動装置および表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＣ型ＰＤＰの駆動方法および駆動装置に関する。
ＰＤＰ（Plasma Display Panel：プラズマディスプレイパネル）は、テレビジョンおよびコンピュータのモニターのどちらにも利用可能な高速性と解像度とを兼ね備えており、大画面表示デバイスとして利用されている。普及にともなって使用環境が多様化し、温度変化や電源電圧の変動に影響されない安定した表示を実現する駆動方法が求められている。また、消費電力の低減も重要課題である。
【０００２】
【従来の技術】
カラー表示デバイスとして、面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において陽極および陰極となる表示電極（第１電極および第２電極）を、前面側または背面側の基板の上に平行に配列し、表示電極対と交差するようにアドレス電極（第３電極）を配列する形式である。表示電極の配列には、マトリクス表示の行毎に１対ずつ配列する形態と、第１および第２の表示電極を交互に等間隔に配列する形態とがある。後者の場合、配列の両端を除く表示電極は隣接する２行の表示に係わる。配列形態に係わらず、表示電極対は誘電体で被覆される。
【０００３】
面放電形式のＰＤＰの表示においては、各行に対応づけられた表示電極対の一方（第２電極）を行選択のためのスキャン電極として用い、スキャン電極とアドレス電極との間でのアドレス放電と、それをトリガーとした表示電極間のアドレス放電とを生じさせることによって、表示内容に応じて誘電体の帯電量（壁電荷量）を制御するアドレッシングが行われる。アドレッシングの後、表示電極対に交番極性の維持電圧Ｖｓを印加する。維持電圧Ｖｓは（１）式を満たす。
【０００４】
ＶｆXY−ＶｗXY＜Ｖｓ＜ＶｆXY …（１）
ＶｆXY：表示電極間の放電開始電圧
ＶｗXY：表示電極間の壁電圧
維持電圧Ｖｓの印加により、所定量の壁電荷の存在するセルのみでセル電圧（電極に印加する駆動電圧と壁電圧との和）が放電開始電圧ＶｆXYを越えて基板面に沿った面放電が生じる。印加周期を短くすると、視覚的に発光が連続する。
【０００５】
ＰＤＰの放電セルは基本的には２値発光素子である。したがって、中間調はフレーム期間における個々の放電セルの積分発光量を入力画像データの階調値に応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレーム（インタレース表示の場合はサブフィールド）で構成し、サブフレーム単位の発光（点灯）の有無の組合せによって積分発光量を設定する方法が用いられる。
【０００６】
図９は駆動シーケンスの概要を示す電圧波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第１の表示電極、第２の表示電極、アドレス電極を表し、Ｘ，Ｙに添えた文字１〜ｎは表示電極Ｘ，Ｙに対応する行の配列順位を示し、Ａに添えた文字１〜ｍはアドレス電極Ａに対応する列の配列順位を示す。
【０００７】
各サブフレームに割り当てるサブフレーム期間Ｔｓｆは、画面の帯電分布を一様化するリセット期間ＴＲ、スキャンパルスＰｙおよびアドレスパルスＰａの印加によって表示内容に応じた帯電分布を形成するアドレス期間ＴＡ、および表示パルスＰｓの印加によって階調値に応じた輝度を確保するサステイン期間 (表示期間ともいう）ＴＳに大別される。リセット期間ＴＲおよびアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。駆動シーケンスはリセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序でサブフレーム毎に繰り返される
各サブフレームのサステイン期間の終了時点では、壁電荷が比較的に多く残存する放電セルとほとんど残存しない放電セルとが混在するので、次のサブフレームのアドレッシングの信頼性を高めるために、リセット期間ＴＲにおいて電荷を均等化するリセット処理を行う。
【０００８】
米国特許５７４５０８６号には、第１および第２のランプ電圧を放電セルに順に印加するリセット処理が開示されている。穏やかな勾配のランプ電圧 (漸増波形電圧）を印加することにより、次に説明する微小放電の性質から、リセット処理における発光を微小としてコントラストの低下を防ぎ、かつセル構造のバラツキに係わらず壁電圧を任意の目標値に設定することができる。
【０００９】
ランプ電圧の傾きが緩やかであれば印加電圧の上昇途中に微小な電荷調整放電が複数回起きる。さらに傾きを緩やかにすると放電強度が小さくなるとともに放電周期が短くなって、連続的な放電形態へと移行していく。以下の説明では、周期的な電荷調整放電及び連続的な電荷調整放電を総称して、“微小放電”と呼称する。
【００１０】
微小放電においては、ランプ波の最終到達電圧の設定で壁電圧を制御することができる。微小放電中には、放電空間に加わるセル電庄Ｖｃ（＝壁電圧Ｖｗ＋印加電圧Ｖｉ）が、ランプ電圧の上昇によって放電開始閾値（以下、Ｖｔという）を超えても、微小放電が起きることによってセル電圧が常にＶｔ近傍に保たれる。微小放電により、ランプ電圧の上昇分とほぼ同等分だけ壁電圧が下がるのである。ランプ電圧の最終値をＶｒ、ランプ電圧が最終値Ｖｒに達した時点の壁電圧をＶｗとすると、セル電圧ＶｃがＶｔに保たれているので、
Ｖｃ＝Ｖｒ＋Ｖｗ＝Ｖｔ
∴Ｖｗ＝−（Ｖｒ−Ｖｔ）
の関係が成立する。Ｖｔは放電セルの電気的特性で決定される一定値であるので、ランプ電圧の最終値Ｖｒの設定によって、目的とする任意の値に壁電圧を設定することができる。詳しくは、放電セル間でＶｔに微妙な差異があったとしても、全ての放電セルについてそれぞれのＶｔとＶｗとの相対差を均等にすることができる。
【００１１】
図９の例では、電圧Ｖｙｒ１へ向けて上昇する第１のランプ電圧を表示電極Ｙに印加することによって、表示電極Ｘと表示電極Ｙとの電極間（これをＸＹ電極間という）、および表示電極Ｙとアドレス電極Ａとの電極間（これをＡＹ電極間という）に壁電荷を形成する。その後、電圧Ｖｙｒ２へ向けて降下する第２のランプ電圧を表示電極Ｙに印加することによって、ＸＹ電極間およびＡＹ電極間の壁電圧を目標値に近づける。ランプ電圧の印加に同期させて、表示電極Ｘに電位Ｖｘｒ１，Ｖｘｒ２ｖを印加する。なお、ここでの電圧の印加は、電極を基準電位線との間に所定電圧が生じるようにバイアスすることを意味する。電圧Ｖｘｒ１，Ｖｙｒ１は第２のランプ電圧で必ず微小放電が起きるように選定される。
【００１２】
このようなリセット処理の後にアドレッシングを行なう。アドレス期間ＴＡにおいて、開始時点で全ての表示電極Ｙを非選択電位Ｖｙａ２にバイアスした後、選択ラインｉ（１≦ｉ≦ｎ）に対応した表示電極Ｙを一時的に選択電位Ｖｙａ１にバイアスする（スキャンパルスの印加）。ライン選択に同期して、選択ラインのうちのアドレス放電を生じさせる選択セルが属する列のみ、アドレス電極Ａを選択電位Ｖａにバイアスする（アドレスパルスの印加）。非選択セルが属する列のアドレス電極Ａについては基準電位（通常、０ボルト）にする。そして、表示電極Ｘについては、選択行と非選択行とに係わらず、アドレッシングの開始から終了まで一定の電位Ｖｘａにバイアスする。サステイン期間ＴＳでは、振幅Ｖｓの表示パルスＰｓを表示電極Ｙと表示電極Ｘとに交互に印加する。印加回数は輝度の重みにほぼ比例する。
【００１３】
従来において、リセット期間ＴＲに表示電極Ｙに印加する電圧Ｖｙｒ２は、アドレス期間ＴＡに印加する選択電圧Ｖｙａ１と同一とされ、これらの印加に１つの電源が共用されていた。また、リセット期間ＴＲに表示電極Ｘに印加する電圧Ｖｘｒ２も、アドレス期間ＴＡのバイアス電圧Ｖｘａと同一とされていた。
【００１４】
【発明が解決しようとする課題】
図１０は従来のアドレッシングのタイムチャートである。同図ではｊ番目のラインのスキャンパルスとアドレス放電の時間関係を示している。ライン選択電位はＶｙａ１、ライン非選択電位はＶｙａ２、アドレス選択電位はＶａ、アドレス非選択電位は基準電位（ここでは０ボルト）である。
【００１５】
ｊ番目のラインに対応した表示電極Ｙにスキャンパルスが印加され、アドレス電極Ａにアドレス電圧Ｖａが印加されると、ＡＹ電極間でアドレス放電が起こり、ほぼ同時にＸＹ電極間でもアドレス放電が起こってセル内に壁電荷が形成される。つまり、表示電極Ｘ側を負としてＸＹ電極間に壁電圧Ｖｗxy-aが発生する。
【００１６】
アドレス放電は、スキャンパルスの印加開始から時間ｔpeakだけ遅れて最大となり、時間ｔend が経過した時点で終息する。これら時間ｔpeak，ｔend の長さは、表示内容およびアドレス電圧Ｖａに依存し、パネルの温度およびセル構造のバラツキの影響を受ける。
【００１７】
従来では、アドレス電圧Ｖａが７０ボルト程度とされており、時間ｔend が約２マイクロ秒（μｓ）であった。駆動においては、アドレス放電が終息した後に、電極を非選択電位に戻すための時間ｔd2が必要である。一般的な回路デバイスを用いた場合、ｔd2＝０．２μｓであるので、1 ライン分のアドレス所要時間（アドレスサイクル）Ｔａｃ’は２．２μｓであった。
【００１８】
例えば、表示面のライン数が５００、サブフレーム数が１０、１サブフレーム当りのリセット処理の所要時間が３００μｓであるとすると、１フレームにおけるリセット期間とアドレス期間の総和は、
（３００＋２．２×５００）×１０＝１４０００μｓ（＝１４ｍｓ）となる。フルモーション動画のフレーム周期は約１６．７ｍｓであるので、サステイン期間に割り当て可能な時間は約２．７（＝１６．７−１４）ｍｓであった。
【００１９】
表示の輝度を高めるためにリセット期間を短縮してサステイン期間を延長すると、電荷の均等化が不十分となり、表示の安定が損なわれるという問題があった。アドレスサイクルＴａｃ’を短縮すると、アドレス放電が終息する以前にアドレス電圧の印加を終了しなければならない。それにより、アドレス放電後の壁電圧Ｖｗxy-aが不足して表示が不安定になる。また、アドレスサイクルＴａｃ’を短縮するためにアドレス電圧Ｖａを高くすると、アドレッシングにおける消費電力が増大してしまう。
【００２０】
本発明は、表示の安定度を損なうことなく、アドレッシングの所要時間を短縮することを目的としている。他の目的はアドレッシングの消費電力を低減することである。
【００２１】
【課題を解決するための手段】
本発明においては、アドレッシングに先立って、基準電位線とスキャン電極との間に漸増波形電圧を印加することによって全てのセルの電荷を均等化するリセット処理を行い、アドレッシングに際して、選択ラインに対応したスキャン電極と基準電位線との間に、リセット処理における最終印加電圧Ｖｙｒ２と同極性でかつそれよりも電位差ΔＶｙだけ高い（絶対値が大きい）選択電圧Ｖｙａ１を印加する。
【００２２】
従来の駆動方法ではＶｙａ１＝Ｖｙｒ２に設定されており、スキャンパルスの振幅を変更すると、それに伴って電圧Ｖｙｒ２も同様に変化する。このため、選択電圧Ｖｙａ１を高くしてもアドレスサイクルＴａｃを短縮することができないことが判明した。このことを説明するために、ここでＸＹ電極間とＡＹ電極間とについて微小放電が起こる閾値電圧をＶｔxy，Ｖｔayとし、セル電圧をＶｃxy，Ｖｃayする。また、印加電圧をＶｒxy，Ｖｒayとする。
【００２３】
微小放電が開始すると、その後は印加電圧Ｖｒxy，Ｖｒayを上昇させてもセル電圧Ｖｃxy，Ｖｃayはそれぞれ閾値電圧をＶｔxy，Ｖｔayに保たれる。
漸増波形電圧が印加されて微小放電が起こっている期間では、
Ｖｔxy＝Ｖｒxy＋Ｖｗxy
Ｖｔay＝Ｖｒay＋Ｖｗay
の関係が成り立つ。Ｖｗxy，Ｖｗayは，ＸＹ電極間とＡＹ電極間とに現れる壁電圧である。
【００２４】
表示電極Ｘに電圧Ｖｘｒ２を印加しアドレス電極Ａを基準電位とした状態で、表示電極Ｙの印加電圧がＶｙｒ２に達したとき、
Ｖｃay＝Ｖｙｒ２＋Ｖｗay＝Ｖｔay
Ｖｃxy＝Ｖｙｒ２＋Ｖｘｒ２＋Ｖｗay＝Ｖｔxy
となる。その後、アドレス期間において、ある表示電極Ｙに選択電圧Ｖｙａ１（＝Ｖｙｒ２）、アドレス電極Ａにアドレス電圧Ｖａ、表示電極ＸにＶｘａ（＝Ｖｘｒ２）がそれぞれ印加されると、
Ｖｃay＝Ｖｙｒ２＋Ｖｗay＋Ｖａ＝Ｖｔay＋Ｖａ
Ｖｃxy＝Ｖｙｒ２＋Ｖｘｒ２＋Ｖｗay＝Ｖｔxy
となる。このとき，ＡＹ，ＸＹ電極間の電圧を上げても Ｖｃay＝Ｖｔay＋Ｖａ、Ｖｃxy＝Ｖｔxyであり、放電ギャップの電圧は全く変化しない。したがって、上述したようにアドレスサイクルＴａｃが短縮されなかった。
【００２５】
これに対して、本発明では図１に示すようにリセット期間ＴＲにおいて、表示電極Ｙにリセット期間ＴＲの終了時点にＶｙｒ２に達する漸増波形電圧を印加し、表示電極ＸにＶｘｒ２を印加する。そして、アドレス期間ＴＡにおいて、選択ラインに対応した表示電極ＹにＶｙｒ２よりΔＶｙだけ高い選択電圧Ｖｙａ１を印加する。ΔＶｙの極性は、ＸＹ，ＡＹ電極間の電位差が広がるように選定される。
【００２６】
アドレス期間ＴＡにおける表示電極Ｘの電位Ｖｘａは、Ｖｘｒと同一の値またはＶｘｒに対してＸＹ電極間の電位差が広がるようにΔＶｘを加算した値に設定される。また、アドレス期間ＴＡにおけるアドレス電極Ａの電位は、リセット期間ＴＲの終了時点と同一の値に設定される。
【００２７】
この場合、アドレス期間ＴＡにおいて、選択ラインに対応した表示電極Ｙに選択電圧Ｖｙａ１（＝Ｖｙｒ２＋ΔＶｙ）、アドレス電極Ａにアドレス電圧Ｖａ、表示電極Ｘにバイアス電圧Ｖｘａ（＝Ｖｘｒ２＋ΔＶｘ）が印加されると、
Ｖｃay＝Ｖｔay＋Ｖａ＋ΔＶｙ
Ｖｃxy＝Ｖｔxy＋ΔＶｙ＋ΔＶｘ
となる。
【００２８】
このように本発明の駆動方法では、従来と比べて、ＡＹ電極間、ＸＹ電極間のそれぞれの放電ギャップに印加されるセル電圧Ｖｃay，ＶｃxyがそれぞれΔＶｙ，ΔＶｙ＋ΔＶｘだけ高い値になる。これにより、図２に示すアドレス放電に係る時間ｔpeak，ｔend を従来よりも短くすることができる。
【００２９】
ここで、ΔＶｘをパラメータとして測定したΔＶｙと時間ｔpeak，ｔend との関係を図３に示す。ΔＶｙの値を増やすとアドレス放電の遅れは短くなるが、増やし過ぎると逆にアドレス放電の遅れが増大することが判明した。また、ΔＶｘの値はアドレス放電の遅れに対してΔＶｙほど影響せず、ΔＶｘ＝０でもよいことが判った。ΔＶｘ＝０のときのΔＶｙと時間ｔpeak，ｔend との関係を図４に示す。
【００３０】
図４に示すとおり、アドレス放電の遅れを短縮するには、ΔＶｙを１０ボルトから３５ボルトの範囲の値に設定すれば安定した高速のアドレッシングが行えることが判る。１０ボルト＜ΔＶｙ＜３５ボルトのとき、図からパルス前縁からアドレス放電の終息までの時間ｔend は、おおよそ０．８〜１．２μｓの値になることが判る。
【００３１】
実際の駆動では図２のように電極電位を非選択状態に戻す時間ｔd2を見込んでアドレスサイクルＴａｃを設定するのが望ましい。ただし、必ずしもアドレス放電が完全に終息してから電極電位を戻す必要はなく、アドレス放電が終息に近づいた時点をパルスの後縁としても表示の安定度に大きな影響はない。
【００３２】
以上の事実から、ΔＶｘ＝０ボルト、１０ボルト＜ΔＶｙ＜３５ボルトとし、０．８μｓ＜Ｔａｃ＜１．４μｓとすれば、安定したアドレッシングが可能であると言える。従来と比べて、アドレスサイクルＴａｃが短くなるので、その短縮分をサステイン期間に割り当てれば、表示放電の回数を増やして輝度を高めることができる。
【００３３】
さらに本発明には別の効果もある。図５はアドレス電圧Ｖａのマージンを示すグラフである。図中の２本の太線に挟まれた範囲内の値にＶａを設定すれば安定した表示が可能である。上述のようにΔＶｙを１０〜３５ボルトとするとき、図からＶａを５０ボルト以下でかつ３０ボルト以上の値に設定すればよいことが判る。Ｖａ＝７０ボルト程度とする従来例と比べて、アドレス期間に消費する電力を大幅に低減することができる。
【００３４】
【発明の実施の形態】
図６は本発明に係る表示装置の構成図である。表示装置１００は、ｍ×ｎ個のセルからなる表示面をもつ３電極面放電形式のＡＣ型ＰＤＰ１と、セルを選択的に発光させるためのドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００３５】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘ，Ｙが１ライン当り１対ずつ平行配置され、計２ｎ本の表示電極と交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは表示面の水平方向に延び、表示電極Ｙはアドレッシングに際してライン選択のためのスキャン電極として用いられる。アドレス電極Ａは垂直方向に延びている。
【００３６】
ドライブユニット７０は、駆動制御を担う制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドライバ７７、およびアドレスドライバ８０を有している。制御回路７１は、コントローラ７１１およびデータ変換回路７１２からなる。コントローラ７１１は、駆動電圧の制御データを記憶する波形メモリ７１２を備えている。Ｘドライバ７４はｎ本の表示電極Ｘの電位を切り換える。Ｙドライバ７７はスキャン回路７８と共通ドライバ７９とからなる。スキャン回路７８はアドレッシングにおけるライン選択のための電位切換え手段である。共通ドライバ７９はｎ本の表示電極Ｙの電位を切り換える。アドレスドライバ８０は、サブフレームデータＤｓｆに基づいて、計ｍ本のアドレス電極Ａの電位を切り換える。これらドライバには電源回路７３から所定の電力が供給される。
【００３７】
ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示す多値画像データであるフレームデータＤｆが、同期信号ＣＬＯＣＫ，ＶＳＹＮＣ，ＨＳＹＮＣとともに入力される。フレームデータＤｆは、データ変換回路７１２内のフレームメモリに一旦格納された後、階調表示のためのサブフレームデータＤｓｆに変換されてアドレスドライバ８０へ転送される。サブフレームデータＤｓｆはｑ個のサブフレームを表すｑビットの表示データであって（１サブピクセル当たり１ビットの表示データがｑ画面分集まったものとも言える）、サブフレームは解像度ｍ×ｎの２値画像である。サブフレームデータＤｓｆの各ビットの値は、該当する１つのサブフレームにおけるサブピクセルの発光の要否、厳密にはアドレス放電の要否を示す。
【００３８】
以上の構成の表示装置１００によるカラー表示の駆動シーケンスは、基本的には図９で説明した駆動シーケンスと同様である。すなわち、フレームをｑ個のサブフレームで構成し、サブフレームごとにリセット期間、アドレス期間、およびサステイン期間を割り当ててフレームを表示する。
【００３９】
図７は本発明の実施に係るスキャン回路の構成図、図８はスキャンドライバと呼称されるスイッチ回路の構成図である。スキャン回路７８０は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ７８１、スキャンドライバ群に印加する電圧を切り換えるための２個のスイッチ（詳しくはＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ６０、および漸増波形電圧を発生するリセット電圧回路７８２，７８３を有する。各スキャンドライバ７８１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ７８１において、ｊは６０〜１２０程度である。
【００４０】
図８のように、各スキャンドライバ７８１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。制御回路７１からのスキャン制御信号ＳＣはデータコントローラ内のシフトレジスタを介してスイッチＱａ，Ｑｂに与えられ、クロックに同期したシフト動作によって所定順序のライン選択が実現される。スキャンドライバ７８１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００４１】
図７に戻って、全てのスキャンドライバ７８１の電源端子ＳＵは共通にダイオードＤ３およびスイッチＱ５０を介して電源 (電位Ｖｙａ１）に接続されるとともに、ダイオードＤ１を介してリセット電圧回路７８２に接続されている。リセット電圧回路７８２の電源電位はＶｙｒ１である。また、全てのスキャンドライバ７８１の電源端子ＳＤは共通にダイオードＤ４およびスイッチＱ６０を介して電源 (電位Ｖｙａ２）に接続されるとともに、ダイオードＤ２を介してリセット電圧回路７８３に接続されている。本例では、リセット電圧回路７８３に、電源入力としてツェナーダイオードＺＤ１を介して電位Ｖｙａ１の電源が接続されている。ツェナーダイオードＺＤ１のブレークダウン電圧はΔＶｙであり、接続方向はリセット電圧回路７８３と電源との間の電流方向に対して逆方向である。
【００４２】
図１をも参照して、リセット期間ＴＲにおいて、制御信号ＹＲ１Ｕによりリセット電圧回路７８２がオンすると、電源端子ＳＵの電位がＶｙｒ１に向かって所定変化率で変化する (図１の例示では電位が上昇する）。制御信号ＹＲ２Ｄによりリセット電圧回路７８３がオンすると、電源端子ＳＤの電位はＶｙａ１よりΔＶｙだけ高いＶｙｒ２に向かって降下する。このとき、表示電極Ｙからの電流は、スキャンドライバ７８１およびダイオードＤ２を経由し、リセット電圧回路７８３で制御され、ツェナーダイオードＺＤ１を逆方向に流れて電源 (電位Ｖｙａ１）へ流れ込む。表示電極Ｙの電位と電源電位Ｖｙａ１との差がΔＶｙ以下になるまでは、ツェナーダイオードＺＤ１を逆方向電流が流れ続け、ΔＶｙに等しくなった時点で電流は阻止され、表示電極Ｙはそのときの電位に保たれる。このようにツェナーダイオードＺＤ１を用い、そのブレークダウン電圧を選定することにより、従来の回路を大きく変更することなく簡単にΔＶｙの値を１０から３５ボルトの範囲内の値に設定することができる。
【００４３】
アドレス期間ＴＡにおいて、制御信号ＹＡ１ＤによりスイッチＱ５０がオンすると、電源端子ＳＵは選択電位Ｖｙａ１にバイアスされ、制御信号ＹＡ２ＵによりスイッチＱ６０がオンすると、電源端子ＳＤは非選択電位Ｖｙａ２にバイアスされる。サステイン期間ＴＳ（図９参照）においては、スイッチＱ５０，Ｑ６０およびリセット電圧回路７８２，７８３はオフとされ、スキャンドライバ内の全てのスイッチＱａ，Ｑｂもオフとされる。したがって、電源端子ＳＵ，ＳＤの電位はサステイン回路７９０の動作に依存する。サステイン回路７９０は、表示電極Ｙの電位を維持電位Ｖｓまたは基準電位に切り換えるためのスイッチと、ＸＹ電極間の静電容量の充放電をＬＣ共振を利用して高速に行う電力回収回路とをもつ。
【００４４】
以下、駆動条件の設定について説明する。本発明の実施に際して、アドレス放電遅れ時間と印加電圧との関係に基づいて、電位差ΔＶｘ，ΔＶｙおよびアドレスサイクルＴａｃを設定する。具体的には、ＰＤＰ１が図３〜図５の特性をもつ場合、ΔＶｘ＝０、１０ボルト＜ΔＶｙ＜３５ボルト、０．８μｓ＜Ｔａｃ＜１．４μｓに設定する。
【００４５】
例えば、ΔＶｘ＝０、ΔＶｙ＝２５ボルト、Ｔａｃ＝１．０μｓに設定する。ここで、表示面のライン数が５００、サブフレーム数ｑが１０、リセット期間ＴＲが１サブフレーム当り３００μｓであると、リセット処理およびアドレッシングに要する総時間は、（３００＋１．０×５００）×１０＝８０００μｓ（＝８ｍｓ）となる。サステイン期間に割り当て可能な当て時間は１６．７−８＝８．７ｍｓである。従来ではこの時間が２．７ｍｓであったので、本発明により最大表示発光輝度（ピーク輝度）を大幅に向上させることができる。アドレスサイクルＴａｃを短縮すると、サステイン期間の表示放電回数を増やすだけでなく、サブフレーム数を増やして階調再現性を高めることも可能である。
【００４６】
なお、リセット期間の後半とアドレス期間とで表示電極Ｘのバイアス電位を変更するには、Ｘドライバ７４に図７の回路のように複数の電源とスイッチとを設ければよい。バイアス電位を変更しない場合、すなわちΔＶｘ＝０の場合は、電位Ｖｘｒ２のバイアスと電位Ｖｘａのバイアスとに同じ電源を用いることで回路の低価格化を図ることができる。
【００４７】
本発明ではリセット期間の終了時点とアドレッシング期間とにおける電極電位の関係が重要であって、リセット期間の波形を限定するものではない。説明では表示電極Ｙに電圧が上昇する鈍波と電圧が降下する鈍波を印加する２ステップの処理を例示したが、３以上のステップから成るリセット波形であってもよいし、１つのステップから成るリセット波形（例えば表示電極Ｙに電圧が降下する鈍波を印加）であってもよい。
【００４８】
以上の実施形態においては、アドレス動作の安定度を損なうことなく、サステイン期間を延長して放電回数を増やすことができる。また、サブフレーム数を増やし、階調表現をより精密にして画質を高めることもできる。表示装置サイズや装置重量を増やさずに画質を高めることができる。さらに、アドレス電圧Ｖａを５０ボルト以下にすることができ、従来よりもアドレス消費電力を低減することができる。
【００４９】
【発明の効果】
請求項１ないし請求項３の発明によれば、表示の安定度を損なうことなく、アドレッシングの所要時間を短縮することができる。短縮分だけ表示放電の回数を増やして輝度を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る駆動電圧波形を示す図である。
【図２】本発明に係るアドレッシングのタイムチャートである。
【図３】電圧ΔＶｙアドレス放電の遅れ時間との関係を示すグラフである。
【図４】電圧ΔＶｙアドレス放電の遅れ時間との関係を示すグラフである。
【図５】アドレス電圧Ｖａのマージンを示すグラフである。
【図６】本発明に係る表示装置の構成図である。
【図７】本発明の実施に係るスキャン回路の構成図である。
【図８】スキャンドライバと呼称されるスイッチ回路の構成図である。
【図９】駆動シーケンスの概要を示す電圧波形図である。
【図１０】従来のアドレッシングノタイムチャートである。
【符号の説明】
１ ＰＤＰ
Ｘ 表示電極（第１表示電極）
Ｙ 表示電極（第２表示電極）
Ａ アドレス電極
ＴＲ リセット期間
ＴＡ アドレス期間
Ｔａｃ アドレスサイクル
Ｖａ アドレス電圧
７０ ドライブユニット（駆動装置）であって、
７３ 電源回路
ＺＤ１ ツェナーダイオード
１００ 表示装置
【発明の属する技術分野】
本発明は、ＡＣ型ＰＤＰの駆動方法および駆動装置に関する。
ＰＤＰ（Plasma Display Panel：プラズマディスプレイパネル）は、テレビジョンおよびコンピュータのモニターのどちらにも利用可能な高速性と解像度とを兼ね備えており、大画面表示デバイスとして利用されている。普及にともなって使用環境が多様化し、温度変化や電源電圧の変動に影響されない安定した表示を実現する駆動方法が求められている。また、消費電力の低減も重要課題である。
【０００２】
【従来の技術】
カラー表示デバイスとして、面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において陽極および陰極となる表示電極（第１電極および第２電極）を、前面側または背面側の基板の上に平行に配列し、表示電極対と交差するようにアドレス電極（第３電極）を配列する形式である。表示電極の配列には、マトリクス表示の行毎に１対ずつ配列する形態と、第１および第２の表示電極を交互に等間隔に配列する形態とがある。後者の場合、配列の両端を除く表示電極は隣接する２行の表示に係わる。配列形態に係わらず、表示電極対は誘電体で被覆される。
【０００３】
面放電形式のＰＤＰの表示においては、各行に対応づけられた表示電極対の一方（第２電極）を行選択のためのスキャン電極として用い、スキャン電極とアドレス電極との間でのアドレス放電と、それをトリガーとした表示電極間のアドレス放電とを生じさせることによって、表示内容に応じて誘電体の帯電量（壁電荷量）を制御するアドレッシングが行われる。アドレッシングの後、表示電極対に交番極性の維持電圧Ｖｓを印加する。維持電圧Ｖｓは（１）式を満たす。
【０００４】
ＶｆXY−ＶｗXY＜Ｖｓ＜ＶｆXY …（１）
ＶｆXY：表示電極間の放電開始電圧
ＶｗXY：表示電極間の壁電圧
維持電圧Ｖｓの印加により、所定量の壁電荷の存在するセルのみでセル電圧（電極に印加する駆動電圧と壁電圧との和）が放電開始電圧ＶｆXYを越えて基板面に沿った面放電が生じる。印加周期を短くすると、視覚的に発光が連続する。
【０００５】
ＰＤＰの放電セルは基本的には２値発光素子である。したがって、中間調はフレーム期間における個々の放電セルの積分発光量を入力画像データの階調値に応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレーム（インタレース表示の場合はサブフィールド）で構成し、サブフレーム単位の発光（点灯）の有無の組合せによって積分発光量を設定する方法が用いられる。
【０００６】
図９は駆動シーケンスの概要を示す電圧波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第１の表示電極、第２の表示電極、アドレス電極を表し、Ｘ，Ｙに添えた文字１〜ｎは表示電極Ｘ，Ｙに対応する行の配列順位を示し、Ａに添えた文字１〜ｍはアドレス電極Ａに対応する列の配列順位を示す。
【０００７】
各サブフレームに割り当てるサブフレーム期間Ｔｓｆは、画面の帯電分布を一様化するリセット期間ＴＲ、スキャンパルスＰｙおよびアドレスパルスＰａの印加によって表示内容に応じた帯電分布を形成するアドレス期間ＴＡ、および表示パルスＰｓの印加によって階調値に応じた輝度を確保するサステイン期間 (表示期間ともいう）ＴＳに大別される。リセット期間ＴＲおよびアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。駆動シーケンスはリセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序でサブフレーム毎に繰り返される
各サブフレームのサステイン期間の終了時点では、壁電荷が比較的に多く残存する放電セルとほとんど残存しない放電セルとが混在するので、次のサブフレームのアドレッシングの信頼性を高めるために、リセット期間ＴＲにおいて電荷を均等化するリセット処理を行う。
【０００８】
米国特許５７４５０８６号には、第１および第２のランプ電圧を放電セルに順に印加するリセット処理が開示されている。穏やかな勾配のランプ電圧 (漸増波形電圧）を印加することにより、次に説明する微小放電の性質から、リセット処理における発光を微小としてコントラストの低下を防ぎ、かつセル構造のバラツキに係わらず壁電圧を任意の目標値に設定することができる。
【０００９】
ランプ電圧の傾きが緩やかであれば印加電圧の上昇途中に微小な電荷調整放電が複数回起きる。さらに傾きを緩やかにすると放電強度が小さくなるとともに放電周期が短くなって、連続的な放電形態へと移行していく。以下の説明では、周期的な電荷調整放電及び連続的な電荷調整放電を総称して、“微小放電”と呼称する。
【００１０】
微小放電においては、ランプ波の最終到達電圧の設定で壁電圧を制御することができる。微小放電中には、放電空間に加わるセル電庄Ｖｃ（＝壁電圧Ｖｗ＋印加電圧Ｖｉ）が、ランプ電圧の上昇によって放電開始閾値（以下、Ｖｔという）を超えても、微小放電が起きることによってセル電圧が常にＶｔ近傍に保たれる。微小放電により、ランプ電圧の上昇分とほぼ同等分だけ壁電圧が下がるのである。ランプ電圧の最終値をＶｒ、ランプ電圧が最終値Ｖｒに達した時点の壁電圧をＶｗとすると、セル電圧ＶｃがＶｔに保たれているので、
Ｖｃ＝Ｖｒ＋Ｖｗ＝Ｖｔ
∴Ｖｗ＝−（Ｖｒ−Ｖｔ）
の関係が成立する。Ｖｔは放電セルの電気的特性で決定される一定値であるので、ランプ電圧の最終値Ｖｒの設定によって、目的とする任意の値に壁電圧を設定することができる。詳しくは、放電セル間でＶｔに微妙な差異があったとしても、全ての放電セルについてそれぞれのＶｔとＶｗとの相対差を均等にすることができる。
【００１１】
図９の例では、電圧Ｖｙｒ１へ向けて上昇する第１のランプ電圧を表示電極Ｙに印加することによって、表示電極Ｘと表示電極Ｙとの電極間（これをＸＹ電極間という）、および表示電極Ｙとアドレス電極Ａとの電極間（これをＡＹ電極間という）に壁電荷を形成する。その後、電圧Ｖｙｒ２へ向けて降下する第２のランプ電圧を表示電極Ｙに印加することによって、ＸＹ電極間およびＡＹ電極間の壁電圧を目標値に近づける。ランプ電圧の印加に同期させて、表示電極Ｘに電位Ｖｘｒ１，Ｖｘｒ２ｖを印加する。なお、ここでの電圧の印加は、電極を基準電位線との間に所定電圧が生じるようにバイアスすることを意味する。電圧Ｖｘｒ１，Ｖｙｒ１は第２のランプ電圧で必ず微小放電が起きるように選定される。
【００１２】
このようなリセット処理の後にアドレッシングを行なう。アドレス期間ＴＡにおいて、開始時点で全ての表示電極Ｙを非選択電位Ｖｙａ２にバイアスした後、選択ラインｉ（１≦ｉ≦ｎ）に対応した表示電極Ｙを一時的に選択電位Ｖｙａ１にバイアスする（スキャンパルスの印加）。ライン選択に同期して、選択ラインのうちのアドレス放電を生じさせる選択セルが属する列のみ、アドレス電極Ａを選択電位Ｖａにバイアスする（アドレスパルスの印加）。非選択セルが属する列のアドレス電極Ａについては基準電位（通常、０ボルト）にする。そして、表示電極Ｘについては、選択行と非選択行とに係わらず、アドレッシングの開始から終了まで一定の電位Ｖｘａにバイアスする。サステイン期間ＴＳでは、振幅Ｖｓの表示パルスＰｓを表示電極Ｙと表示電極Ｘとに交互に印加する。印加回数は輝度の重みにほぼ比例する。
【００１３】
従来において、リセット期間ＴＲに表示電極Ｙに印加する電圧Ｖｙｒ２は、アドレス期間ＴＡに印加する選択電圧Ｖｙａ１と同一とされ、これらの印加に１つの電源が共用されていた。また、リセット期間ＴＲに表示電極Ｘに印加する電圧Ｖｘｒ２も、アドレス期間ＴＡのバイアス電圧Ｖｘａと同一とされていた。
【００１４】
【発明が解決しようとする課題】
図１０は従来のアドレッシングのタイムチャートである。同図ではｊ番目のラインのスキャンパルスとアドレス放電の時間関係を示している。ライン選択電位はＶｙａ１、ライン非選択電位はＶｙａ２、アドレス選択電位はＶａ、アドレス非選択電位は基準電位（ここでは０ボルト）である。
【００１５】
ｊ番目のラインに対応した表示電極Ｙにスキャンパルスが印加され、アドレス電極Ａにアドレス電圧Ｖａが印加されると、ＡＹ電極間でアドレス放電が起こり、ほぼ同時にＸＹ電極間でもアドレス放電が起こってセル内に壁電荷が形成される。つまり、表示電極Ｘ側を負としてＸＹ電極間に壁電圧Ｖｗxy-aが発生する。
【００１６】
アドレス放電は、スキャンパルスの印加開始から時間ｔpeakだけ遅れて最大となり、時間ｔend が経過した時点で終息する。これら時間ｔpeak，ｔend の長さは、表示内容およびアドレス電圧Ｖａに依存し、パネルの温度およびセル構造のバラツキの影響を受ける。
【００１７】
従来では、アドレス電圧Ｖａが７０ボルト程度とされており、時間ｔend が約２マイクロ秒（μｓ）であった。駆動においては、アドレス放電が終息した後に、電極を非選択電位に戻すための時間ｔd2が必要である。一般的な回路デバイスを用いた場合、ｔd2＝０．２μｓであるので、1 ライン分のアドレス所要時間（アドレスサイクル）Ｔａｃ’は２．２μｓであった。
【００１８】
例えば、表示面のライン数が５００、サブフレーム数が１０、１サブフレーム当りのリセット処理の所要時間が３００μｓであるとすると、１フレームにおけるリセット期間とアドレス期間の総和は、
（３００＋２．２×５００）×１０＝１４０００μｓ（＝１４ｍｓ）となる。フルモーション動画のフレーム周期は約１６．７ｍｓであるので、サステイン期間に割り当て可能な時間は約２．７（＝１６．７−１４）ｍｓであった。
【００１９】
表示の輝度を高めるためにリセット期間を短縮してサステイン期間を延長すると、電荷の均等化が不十分となり、表示の安定が損なわれるという問題があった。アドレスサイクルＴａｃ’を短縮すると、アドレス放電が終息する以前にアドレス電圧の印加を終了しなければならない。それにより、アドレス放電後の壁電圧Ｖｗxy-aが不足して表示が不安定になる。また、アドレスサイクルＴａｃ’を短縮するためにアドレス電圧Ｖａを高くすると、アドレッシングにおける消費電力が増大してしまう。
【００２０】
本発明は、表示の安定度を損なうことなく、アドレッシングの所要時間を短縮することを目的としている。他の目的はアドレッシングの消費電力を低減することである。
【００２１】
【課題を解決するための手段】
本発明においては、アドレッシングに先立って、基準電位線とスキャン電極との間に漸増波形電圧を印加することによって全てのセルの電荷を均等化するリセット処理を行い、アドレッシングに際して、選択ラインに対応したスキャン電極と基準電位線との間に、リセット処理における最終印加電圧Ｖｙｒ２と同極性でかつそれよりも電位差ΔＶｙだけ高い（絶対値が大きい）選択電圧Ｖｙａ１を印加する。
【００２２】
従来の駆動方法ではＶｙａ１＝Ｖｙｒ２に設定されており、スキャンパルスの振幅を変更すると、それに伴って電圧Ｖｙｒ２も同様に変化する。このため、選択電圧Ｖｙａ１を高くしてもアドレスサイクルＴａｃを短縮することができないことが判明した。このことを説明するために、ここでＸＹ電極間とＡＹ電極間とについて微小放電が起こる閾値電圧をＶｔxy，Ｖｔayとし、セル電圧をＶｃxy，Ｖｃayする。また、印加電圧をＶｒxy，Ｖｒayとする。
【００２３】
微小放電が開始すると、その後は印加電圧Ｖｒxy，Ｖｒayを上昇させてもセル電圧Ｖｃxy，Ｖｃayはそれぞれ閾値電圧をＶｔxy，Ｖｔayに保たれる。
漸増波形電圧が印加されて微小放電が起こっている期間では、
Ｖｔxy＝Ｖｒxy＋Ｖｗxy
Ｖｔay＝Ｖｒay＋Ｖｗay
の関係が成り立つ。Ｖｗxy，Ｖｗayは，ＸＹ電極間とＡＹ電極間とに現れる壁電圧である。
【００２４】
表示電極Ｘに電圧Ｖｘｒ２を印加しアドレス電極Ａを基準電位とした状態で、表示電極Ｙの印加電圧がＶｙｒ２に達したとき、
Ｖｃay＝Ｖｙｒ２＋Ｖｗay＝Ｖｔay
Ｖｃxy＝Ｖｙｒ２＋Ｖｘｒ２＋Ｖｗay＝Ｖｔxy
となる。その後、アドレス期間において、ある表示電極Ｙに選択電圧Ｖｙａ１（＝Ｖｙｒ２）、アドレス電極Ａにアドレス電圧Ｖａ、表示電極ＸにＶｘａ（＝Ｖｘｒ２）がそれぞれ印加されると、
Ｖｃay＝Ｖｙｒ２＋Ｖｗay＋Ｖａ＝Ｖｔay＋Ｖａ
Ｖｃxy＝Ｖｙｒ２＋Ｖｘｒ２＋Ｖｗay＝Ｖｔxy
となる。このとき，ＡＹ，ＸＹ電極間の電圧を上げても Ｖｃay＝Ｖｔay＋Ｖａ、Ｖｃxy＝Ｖｔxyであり、放電ギャップの電圧は全く変化しない。したがって、上述したようにアドレスサイクルＴａｃが短縮されなかった。
【００２５】
これに対して、本発明では図１に示すようにリセット期間ＴＲにおいて、表示電極Ｙにリセット期間ＴＲの終了時点にＶｙｒ２に達する漸増波形電圧を印加し、表示電極ＸにＶｘｒ２を印加する。そして、アドレス期間ＴＡにおいて、選択ラインに対応した表示電極ＹにＶｙｒ２よりΔＶｙだけ高い選択電圧Ｖｙａ１を印加する。ΔＶｙの極性は、ＸＹ，ＡＹ電極間の電位差が広がるように選定される。
【００２６】
アドレス期間ＴＡにおける表示電極Ｘの電位Ｖｘａは、Ｖｘｒと同一の値またはＶｘｒに対してＸＹ電極間の電位差が広がるようにΔＶｘを加算した値に設定される。また、アドレス期間ＴＡにおけるアドレス電極Ａの電位は、リセット期間ＴＲの終了時点と同一の値に設定される。
【００２７】
この場合、アドレス期間ＴＡにおいて、選択ラインに対応した表示電極Ｙに選択電圧Ｖｙａ１（＝Ｖｙｒ２＋ΔＶｙ）、アドレス電極Ａにアドレス電圧Ｖａ、表示電極Ｘにバイアス電圧Ｖｘａ（＝Ｖｘｒ２＋ΔＶｘ）が印加されると、
Ｖｃay＝Ｖｔay＋Ｖａ＋ΔＶｙ
Ｖｃxy＝Ｖｔxy＋ΔＶｙ＋ΔＶｘ
となる。
【００２８】
このように本発明の駆動方法では、従来と比べて、ＡＹ電極間、ＸＹ電極間のそれぞれの放電ギャップに印加されるセル電圧Ｖｃay，ＶｃxyがそれぞれΔＶｙ，ΔＶｙ＋ΔＶｘだけ高い値になる。これにより、図２に示すアドレス放電に係る時間ｔpeak，ｔend を従来よりも短くすることができる。
【００２９】
ここで、ΔＶｘをパラメータとして測定したΔＶｙと時間ｔpeak，ｔend との関係を図３に示す。ΔＶｙの値を増やすとアドレス放電の遅れは短くなるが、増やし過ぎると逆にアドレス放電の遅れが増大することが判明した。また、ΔＶｘの値はアドレス放電の遅れに対してΔＶｙほど影響せず、ΔＶｘ＝０でもよいことが判った。ΔＶｘ＝０のときのΔＶｙと時間ｔpeak，ｔend との関係を図４に示す。
【００３０】
図４に示すとおり、アドレス放電の遅れを短縮するには、ΔＶｙを１０ボルトから３５ボルトの範囲の値に設定すれば安定した高速のアドレッシングが行えることが判る。１０ボルト＜ΔＶｙ＜３５ボルトのとき、図からパルス前縁からアドレス放電の終息までの時間ｔend は、おおよそ０．８〜１．２μｓの値になることが判る。
【００３１】
実際の駆動では図２のように電極電位を非選択状態に戻す時間ｔd2を見込んでアドレスサイクルＴａｃを設定するのが望ましい。ただし、必ずしもアドレス放電が完全に終息してから電極電位を戻す必要はなく、アドレス放電が終息に近づいた時点をパルスの後縁としても表示の安定度に大きな影響はない。
【００３２】
以上の事実から、ΔＶｘ＝０ボルト、１０ボルト＜ΔＶｙ＜３５ボルトとし、０．８μｓ＜Ｔａｃ＜１．４μｓとすれば、安定したアドレッシングが可能であると言える。従来と比べて、アドレスサイクルＴａｃが短くなるので、その短縮分をサステイン期間に割り当てれば、表示放電の回数を増やして輝度を高めることができる。
【００３３】
さらに本発明には別の効果もある。図５はアドレス電圧Ｖａのマージンを示すグラフである。図中の２本の太線に挟まれた範囲内の値にＶａを設定すれば安定した表示が可能である。上述のようにΔＶｙを１０〜３５ボルトとするとき、図からＶａを５０ボルト以下でかつ３０ボルト以上の値に設定すればよいことが判る。Ｖａ＝７０ボルト程度とする従来例と比べて、アドレス期間に消費する電力を大幅に低減することができる。
【００３４】
【発明の実施の形態】
図６は本発明に係る表示装置の構成図である。表示装置１００は、ｍ×ｎ個のセルからなる表示面をもつ３電極面放電形式のＡＣ型ＰＤＰ１と、セルを選択的に発光させるためのドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００３５】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘ，Ｙが１ライン当り１対ずつ平行配置され、計２ｎ本の表示電極と交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは表示面の水平方向に延び、表示電極Ｙはアドレッシングに際してライン選択のためのスキャン電極として用いられる。アドレス電極Ａは垂直方向に延びている。
【００３６】
ドライブユニット７０は、駆動制御を担う制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドライバ７７、およびアドレスドライバ８０を有している。制御回路７１は、コントローラ７１１およびデータ変換回路７１２からなる。コントローラ７１１は、駆動電圧の制御データを記憶する波形メモリ７１２を備えている。Ｘドライバ７４はｎ本の表示電極Ｘの電位を切り換える。Ｙドライバ７７はスキャン回路７８と共通ドライバ７９とからなる。スキャン回路７８はアドレッシングにおけるライン選択のための電位切換え手段である。共通ドライバ７９はｎ本の表示電極Ｙの電位を切り換える。アドレスドライバ８０は、サブフレームデータＤｓｆに基づいて、計ｍ本のアドレス電極Ａの電位を切り換える。これらドライバには電源回路７３から所定の電力が供給される。
【００３７】
ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示す多値画像データであるフレームデータＤｆが、同期信号ＣＬＯＣＫ，ＶＳＹＮＣ，ＨＳＹＮＣとともに入力される。フレームデータＤｆは、データ変換回路７１２内のフレームメモリに一旦格納された後、階調表示のためのサブフレームデータＤｓｆに変換されてアドレスドライバ８０へ転送される。サブフレームデータＤｓｆはｑ個のサブフレームを表すｑビットの表示データであって（１サブピクセル当たり１ビットの表示データがｑ画面分集まったものとも言える）、サブフレームは解像度ｍ×ｎの２値画像である。サブフレームデータＤｓｆの各ビットの値は、該当する１つのサブフレームにおけるサブピクセルの発光の要否、厳密にはアドレス放電の要否を示す。
【００３８】
以上の構成の表示装置１００によるカラー表示の駆動シーケンスは、基本的には図９で説明した駆動シーケンスと同様である。すなわち、フレームをｑ個のサブフレームで構成し、サブフレームごとにリセット期間、アドレス期間、およびサステイン期間を割り当ててフレームを表示する。
【００３９】
図７は本発明の実施に係るスキャン回路の構成図、図８はスキャンドライバと呼称されるスイッチ回路の構成図である。スキャン回路７８０は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ７８１、スキャンドライバ群に印加する電圧を切り換えるための２個のスイッチ（詳しくはＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ６０、および漸増波形電圧を発生するリセット電圧回路７８２，７８３を有する。各スキャンドライバ７８１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ７８１において、ｊは６０〜１２０程度である。
【００４０】
図８のように、各スキャンドライバ７８１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。制御回路７１からのスキャン制御信号ＳＣはデータコントローラ内のシフトレジスタを介してスイッチＱａ，Ｑｂに与えられ、クロックに同期したシフト動作によって所定順序のライン選択が実現される。スキャンドライバ７８１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００４１】
図７に戻って、全てのスキャンドライバ７８１の電源端子ＳＵは共通にダイオードＤ３およびスイッチＱ５０を介して電源 (電位Ｖｙａ１）に接続されるとともに、ダイオードＤ１を介してリセット電圧回路７８２に接続されている。リセット電圧回路７８２の電源電位はＶｙｒ１である。また、全てのスキャンドライバ７８１の電源端子ＳＤは共通にダイオードＤ４およびスイッチＱ６０を介して電源 (電位Ｖｙａ２）に接続されるとともに、ダイオードＤ２を介してリセット電圧回路７８３に接続されている。本例では、リセット電圧回路７８３に、電源入力としてツェナーダイオードＺＤ１を介して電位Ｖｙａ１の電源が接続されている。ツェナーダイオードＺＤ１のブレークダウン電圧はΔＶｙであり、接続方向はリセット電圧回路７８３と電源との間の電流方向に対して逆方向である。
【００４２】
図１をも参照して、リセット期間ＴＲにおいて、制御信号ＹＲ１Ｕによりリセット電圧回路７８２がオンすると、電源端子ＳＵの電位がＶｙｒ１に向かって所定変化率で変化する (図１の例示では電位が上昇する）。制御信号ＹＲ２Ｄによりリセット電圧回路７８３がオンすると、電源端子ＳＤの電位はＶｙａ１よりΔＶｙだけ高いＶｙｒ２に向かって降下する。このとき、表示電極Ｙからの電流は、スキャンドライバ７８１およびダイオードＤ２を経由し、リセット電圧回路７８３で制御され、ツェナーダイオードＺＤ１を逆方向に流れて電源 (電位Ｖｙａ１）へ流れ込む。表示電極Ｙの電位と電源電位Ｖｙａ１との差がΔＶｙ以下になるまでは、ツェナーダイオードＺＤ１を逆方向電流が流れ続け、ΔＶｙに等しくなった時点で電流は阻止され、表示電極Ｙはそのときの電位に保たれる。このようにツェナーダイオードＺＤ１を用い、そのブレークダウン電圧を選定することにより、従来の回路を大きく変更することなく簡単にΔＶｙの値を１０から３５ボルトの範囲内の値に設定することができる。
【００４３】
アドレス期間ＴＡにおいて、制御信号ＹＡ１ＤによりスイッチＱ５０がオンすると、電源端子ＳＵは選択電位Ｖｙａ１にバイアスされ、制御信号ＹＡ２ＵによりスイッチＱ６０がオンすると、電源端子ＳＤは非選択電位Ｖｙａ２にバイアスされる。サステイン期間ＴＳ（図９参照）においては、スイッチＱ５０，Ｑ６０およびリセット電圧回路７８２，７８３はオフとされ、スキャンドライバ内の全てのスイッチＱａ，Ｑｂもオフとされる。したがって、電源端子ＳＵ，ＳＤの電位はサステイン回路７９０の動作に依存する。サステイン回路７９０は、表示電極Ｙの電位を維持電位Ｖｓまたは基準電位に切り換えるためのスイッチと、ＸＹ電極間の静電容量の充放電をＬＣ共振を利用して高速に行う電力回収回路とをもつ。
【００４４】
以下、駆動条件の設定について説明する。本発明の実施に際して、アドレス放電遅れ時間と印加電圧との関係に基づいて、電位差ΔＶｘ，ΔＶｙおよびアドレスサイクルＴａｃを設定する。具体的には、ＰＤＰ１が図３〜図５の特性をもつ場合、ΔＶｘ＝０、１０ボルト＜ΔＶｙ＜３５ボルト、０．８μｓ＜Ｔａｃ＜１．４μｓに設定する。
【００４５】
例えば、ΔＶｘ＝０、ΔＶｙ＝２５ボルト、Ｔａｃ＝１．０μｓに設定する。ここで、表示面のライン数が５００、サブフレーム数ｑが１０、リセット期間ＴＲが１サブフレーム当り３００μｓであると、リセット処理およびアドレッシングに要する総時間は、（３００＋１．０×５００）×１０＝８０００μｓ（＝８ｍｓ）となる。サステイン期間に割り当て可能な当て時間は１６．７−８＝８．７ｍｓである。従来ではこの時間が２．７ｍｓであったので、本発明により最大表示発光輝度（ピーク輝度）を大幅に向上させることができる。アドレスサイクルＴａｃを短縮すると、サステイン期間の表示放電回数を増やすだけでなく、サブフレーム数を増やして階調再現性を高めることも可能である。
【００４６】
なお、リセット期間の後半とアドレス期間とで表示電極Ｘのバイアス電位を変更するには、Ｘドライバ７４に図７の回路のように複数の電源とスイッチとを設ければよい。バイアス電位を変更しない場合、すなわちΔＶｘ＝０の場合は、電位Ｖｘｒ２のバイアスと電位Ｖｘａのバイアスとに同じ電源を用いることで回路の低価格化を図ることができる。
【００４７】
本発明ではリセット期間の終了時点とアドレッシング期間とにおける電極電位の関係が重要であって、リセット期間の波形を限定するものではない。説明では表示電極Ｙに電圧が上昇する鈍波と電圧が降下する鈍波を印加する２ステップの処理を例示したが、３以上のステップから成るリセット波形であってもよいし、１つのステップから成るリセット波形（例えば表示電極Ｙに電圧が降下する鈍波を印加）であってもよい。
【００４８】
以上の実施形態においては、アドレス動作の安定度を損なうことなく、サステイン期間を延長して放電回数を増やすことができる。また、サブフレーム数を増やし、階調表現をより精密にして画質を高めることもできる。表示装置サイズや装置重量を増やさずに画質を高めることができる。さらに、アドレス電圧Ｖａを５０ボルト以下にすることができ、従来よりもアドレス消費電力を低減することができる。
【００４９】
【発明の効果】
請求項１ないし請求項３の発明によれば、表示の安定度を損なうことなく、アドレッシングの所要時間を短縮することができる。短縮分だけ表示放電の回数を増やして輝度を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る駆動電圧波形を示す図である。
【図２】本発明に係るアドレッシングのタイムチャートである。
【図３】電圧ΔＶｙアドレス放電の遅れ時間との関係を示すグラフである。
【図４】電圧ΔＶｙアドレス放電の遅れ時間との関係を示すグラフである。
【図５】アドレス電圧Ｖａのマージンを示すグラフである。
【図６】本発明に係る表示装置の構成図である。
【図７】本発明の実施に係るスキャン回路の構成図である。
【図８】スキャンドライバと呼称されるスイッチ回路の構成図である。
【図９】駆動シーケンスの概要を示す電圧波形図である。
【図１０】従来のアドレッシングノタイムチャートである。
【符号の説明】
１ ＰＤＰ
Ｘ 表示電極（第１表示電極）
Ｙ 表示電極（第２表示電極）
Ａ アドレス電極
ＴＲ リセット期間
ＴＡ アドレス期間
Ｔａｃ アドレスサイクル
Ｖａ アドレス電圧
７０ ドライブユニット（駆動装置）であって、
７３ 電源回路
ＺＤ１ ツェナーダイオード
１００ 表示装置
Claims (3)
- 複数の第１表示電極と複数の第２表示電極とがｎ対の面放電のための電極対を構成するように配列され、前記電極対と交差するようにｍ本のアドレス電極が配列された３電極面放電構造のＡＣ型ＰＤＰの駆動装置であって、
選択電圧Ｖｙａ１の電力を出力する電源回路を有し、前記電源回路にツェナーダイオードを逆方向接続することによって、前記選択電圧Ｖｙａ１よりも前記ツェナーダイオードのブレークダウン電圧の分だけ絶対値が小さい電圧Ｖｙｒ２を印加するための電源が形成されており、
前記第２表示電極をスキャン電極として用いるライン選択によって表示内容に応じて個々のセルの電荷量を制御するアドレッシングに先立って、全てのセルの電荷を減少させて均等化するリセット処理として、接地電位をもつ基準電位線と前記第２表示電極との間に前記電源回路から前記ツェナーダイオードを通じて到達電圧が前記電圧Ｖｙｒ２である漸増波形電圧を印加し、それによって全てのセルにおける前記第１表示電極と前記第２表示電極との間および前記第２表示電極と前記アドレス電極との間で電荷を減少させるための微小放電を発生させ、かつ前記アドレッシングに際して、前記第２表示電極の一部である選択ラインに対応した第２表示電極と前記基準電位線との間に、当該基準電位線に対する極性が前記漸増波形電圧と同じになるように前記選択電圧Ｖｙａ１を印加する
ことを特徴とする駆動装置。 - 前記ツェナーダイオードのブレークダウン電圧が１０〜３５ボルトの範囲内の値である
請求項１に記載の駆動装置。 - ｍ×ｎ個のセルからなる表示面をもち、複数の第１表示電極と複数の第２表示電極とが計ｎ対の面放電のための電極対を構成するように配列され、前記電極対と交差するようにｍ本のアドレス電極が配列された３電極面放電構造のＡＣ型ＰＤＰ、および前記ＡＣ型ＰＤＰを駆動する駆動装置を備えており、
前記駆動装置において、選択電圧Ｖｙａ１の電力を出力する電源回路にツェナーダイオードを逆方向接続することによって、前記選択電圧Ｖｙａ１よりも前記ツェナーダイオードのブレークダウン電圧の分だけ絶対値が小さい電圧Ｖｙｒ２を印加するための電源が形成されており、
前記駆動装置は、前記第２表示電極をスキャン電極として用いるライン選択によって表示内容に応じて個々のセルの電荷量を制御するアドレッシングに先立って、全てのセルの電荷を減少させて均等化するリセット処理として、接地電位をもつ基準電位線と前記第２表示電極との間に前記電源回路から前記ツェナーダイオードを通じて到達電圧が前記電圧Ｖｙｒ２である漸増波形電圧を印加し、それによって全てのセルにおける前記第１表示電極と前記第２表示電極との間および前記第２表示電極と前記アドレス電極との間で電荷を減少させるための微小放電を発生させ、かつ前記アドレッシングに際して、前記第２表示電極の一部である選択ラインに対応した第２表示電極と前記基準電位線との間に、当該基準電位線に対する極性が前記漸増波形電圧と同じになるように前記選択電圧Ｖｙａ１を印加する
ことを特徴とする表示装置。
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