JP5110773B2 - プラズマディスプレイパネル駆動装置 - Google Patents

Description

本発明はプラズマディスプレイパネル（ＰＤＰ）の駆動装置に関する。

プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（ＰＤＰ）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。

ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば特許文献１参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極とが交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。
隣り合う維持電極と走査電極との対及びアドレス電極の間の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、蛍光体を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスの分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。こうして、放電セルが発光する。

ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従って制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対して上記三つの期間が共通に設定される（例えば特許文献１参照）。

初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。
アドレス期間では、走査パルス電圧が走査電極に対して順次印加され、信号パルス電圧がアドレス電極のいくつかに対して印加される。信号パルス電圧が印加されるべきアドレス電極は外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との間の交差点に位置する放電セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。
放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対して同時に、かつ周期的に印加される。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガスによる放電が維持され、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択により調整される。

図24は、従来のＰＤＰ駆動装置の走査電極駆動部110と維持電極駆動部120、及びＰＤＰ20の等価回路を示す図である（例えば特許文献２参照）。ここで、ＰＤＰ20の等価回路は維持電極Xと走査電極Yとの間の浮遊容量Cp（以下、ＰＤＰ20のパネル容量という）でのみ表され、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。
初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの各電位が以下のように変化する（図25参照）。図25では、図24に示されるスイッチ素子Q1、Q2、QS、QR1、QR2、SA1、SA2、SC1、SC2、Q1X、Q2Xの各オン期間が斜線部で示される。

初期化期間中、走査電極駆動部110では、走査パルス発生部111がローサイド走査スイッチ素子SC2をオン状態に維持する。初期化パルス発生部112はローサイド走査スイッチ素子SC2を通し、初期化パルス電圧を走査電極Yに対して印加する。同時に、維持電極駆動部120では、第二の放電維持パルス発生部123が初期化パルス電圧を維持電極Xに対して印加する。それにより、走査電極Yと維持電極Xとの電位が変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。

初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。
＜モードI＞
走査電極駆動部110では、第一のローサイド維持スイッチ素子Q2、分離スイッチ素子QS、ローサイド補助スイッチ素子SA2、及びローサイド走査スイッチ素子SC2がオン状態に維持される。維持電極駆動部120では、第二のローサイド維持スイッチ素子Q2Xがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yと維持電極Xとは共に接地電位に維持される。

＜モードII＞
走査電極駆動部110では、第一のローサイド維持スイッチ素子Q2がオフにされ、第一のハイサイド維持スイッチ素子Q1がオンにされる。それにより、走査電極Yの電位が外部電源Esの電位Vsまで上昇する。
維持電極駆動部120では、全てのスイッチ素子のオンオフ状態がそのまま維持される。それにより、維持電極Xは接地電位に維持される。

＜モードIII＞
走査電極駆動部110では、分離スイッチ素子QSがオフにされ、ハイサイドランプ波形発生部QR1がオンにされる。それにより、走査電極Yの電位が一定の速度で、外部電源Esの電位Vsから初期化パルス電圧の上限Vrまで上昇する。
維持電極駆動部120では、全てのスイッチ素子のオンオフ状態がそのまま維持される。それにより、維持電極Xは接地電位に維持される。
こうして、ＰＤＰ20の全ての放電セルに対する印加電圧が一様に、初期化パルス電圧の上限Vrまで上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。

初期化期間にＰＤＰ20の全ての放電セルで壁電荷を均一化させるには、初期化パルス電圧の上限Vrが十分に高くなければならない。従って、初期化パルス電圧の上限Vrは一般に外部電源Esの電位Vsより高く設定される。
モードIIIでは、分離スイッチ素子QSからローサイド走査スイッチ素子SC2を通して二つの走査スイッチ素子SC1、SC2の直列接続1Sの接続点Jに至る経路で、電位が外部電源Esの電位Vsを超える（図24参照）。一方、分離スイッチ素子QSがオフにされ、ローサイド走査スイッチ素子SC2から第一の放電維持パルス発生部113の出力端子（二つの維持スイッチ素子Q1、Q2間の接続点）J1へ向かう電流が遮断される。それにより、初期化パルス電圧が、第一のハイサイド維持スイッチ素子Q1のボディダイオードにより外部電源Esの電位Vsでクランプされることなく、上限Vrまで確実に上昇する。

＜モードIV＞
走査電極駆動部110では、ハイサイドランプ波形発生部QR1がオフにされ、分離スイッチ素子QSがオンにされる。それにより、走査電極Yの電位が外部電源Esの電位Vsまで降下する。
維持電極駆動部120では、全てのスイッチ素子のオンオフ状態がそのまま維持される。それにより、維持電極Xは接地電位に維持される。

＜モードV＞
走査電極駆動部110では、全てのスイッチ素子のオンオフ状態がそのまま維持される。それにより、走査電極Yは外部電源Esの電位Vsに維持される。
維持電極駆動部120では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、第二のハイサイド維持スイッチ素子Q1Xがオンにされる。それにより、維持電極Xの電位が外部電源Esの電位Vsまで上昇する。

＜モードVI＞
走査電極駆動部110では、第一のハイサイド維持スイッチ素子Q1がオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、走査電極Yの電位は一定の速度で接地電位まで降下する。
維持電極駆動部120では、全てのスイッチ素子のオンオフ状態がそのまま維持される。それにより、維持電極Xは外部電源Esの電位Vsに維持される。
従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。

アドレス期間中、維持電極駆動部120では、第二のハイサイド維持スイッチ素子Q1Xがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、維持電極Xが外部電源Esの電位Vsに維持される。
走査電極駆動部110では、第一のローサイド維持スイッチ素子Q2、分離スイッチ素子QS、及びハイサイド補助スイッチ素子SA1がオン状態に維持される。従って、走査スイッチ素子SC1、SC2の直列接続1Sの一端は接地電位より第一の定電圧源E1の電圧V1だけ高い電位Vp＝V1（以下、走査パルス電圧の上限という）に維持され、他端は接地電位に維持される。

アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子SC1がオン状態に維持され、ローサイド走査スイッチ素子SC2がオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。
走査電極駆動部110は続いて、走査電極Yの電位を次のように変化させる（図25に示される走査パルス電圧SP参照）。走査電極の一つYが選択されるとき、その走査電極Yに接続されるハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。それにより、その走査電極Yの電位が接地電位まで降下する。その走査電極Yが所定時間、接地電位に維持されるとき、その走査電極Yに接続されるローサイド走査スイッチ素子SC2がオフにされ、ハイサイド走査スイッチ素子SC1がオンにされる。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部110は各走査電極に接続される走査スイッチ素子SC1、SC2の直列接続1Sについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが各走査電極に対して順次、印加される。

アドレス期間中、外部から入力される映像信号に基づきアドレス電極の一つAが選択され、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する。
例えば図25に示されるように、走査パルス電圧SPが走査電極の一つYに印加され、かつ信号パルス電圧Vaがアドレス電極の一つAに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

放電維持期間中、走査電極駆動部110では、走査パルス発生部111がローサイド走査スイッチ素子SC2をオン状態に維持し、初期化パルス発生部112が分離スイッチ素子QSをオン状態に維持する。第一の放電維持パルス発生部113は二つの維持スイッチ素子Q1、Q2を交互にオンにする。それにより、走査電極Yの電位が外部電源Esの電位Vsと接地電位との間で切り換わる。すなわち、放電維持パルス電圧が分離スイッチ素子QSとローサイド走査スイッチ素子SC2とを通し、走査電極Yに対して印加される。
同時に、維持電極駆動部120では、第二の放電維持パルス発生部123が二つの維持スイッチ素子Q1X、Q2Xを交互にオンにする。それにより、走査電極Yの電位が外部電源Esの電位Vsと接地電位との間で切り換わる。すなわち、放電維持パルス電圧が維持電極Xに対して印加される。
二つの放電維持パルス発生部113、123は逆位相で動作するので、放電維持パルス電圧が走査電極Yと維持電極Xとに対して交互に印加される（図25参照）。それにより、ＰＤＰ20の各放電セルでは、走査電極Yと維持電極Xとの間に交流電圧が生じる。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。

二つの電力回収部114、124はそれぞれ、インダクタと回収コンデンサとを含む（図示せず）。第一の電力回収部114では、走査電極Yの電位が上下するとき、インダクタがＰＤＰ20のパネル容量Cpと共振し、電力が回収コンデンサとパネル容量Cpとの間で効率良く交換される。同様に、第二の電力回収部124では、維持電極Xの電位が上下するとき、インダクタがパネル容量Cpと共振し、電力が回収コンデンサとパネル容量Cpとの間で効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。

ＰＤＰの消費電力の削減には、維持電極、走査電極、及びアドレス電極のそれぞれに対する印加電圧の低減が望ましい。例えば、初期化パルス電圧と走査パルス電圧との下限が接地電位より低く設定されるとき、初期化期間とアドレス期間とで維持電極に対する印加電圧が低減できる。それにより、ＰＤＰの放電セルに対する印加電圧を変えることなく、ＰＤＰの消費電力が低減する。
初期化パルス電圧の下限を接地電位より低く設定することを目的として、例えば図26に示されるように、ローサイドランプ波形発生部QR2が接地導体に代え、外部の負電圧源En（電圧：−Vn＜0）に接続されても良い（例えば特許文献３参照）。それにより、初期化期間のモードVIでは図25とは異なり、初期化パルス電圧の下限−Vnが接地電位を下回る。

そのようなＰＤＰ駆動装置では走査電極駆動部110がもう一つの分離スイッチ素子QS1を含む（図26参照）。ローサイドランプ波形発生部QR2のオン期間中（図25に示されるモードVI参照）、その分離スイッチ素子QS1からローサイド走査スイッチ素子SC2を通して二つの走査スイッチ素子SC1、SC2間の接続点Jに至る経路で、電位が接地電位を下回る。しかし、その分離スイッチ素子QS1がオフにされ、第一の放電維持パルス発生部113の出力端子J1からローサイド走査スイッチ素子SC2へ向かう電流が遮断される。それにより、初期化パルス電圧が第一のローサイド維持スイッチ素子Q2のボディダイオードにより接地電位でクランプされることなく、負の下限−Vnまで確実に降下する。

特開2004−13168号公報 特開2003−15600号公報 特開2000−293135号公報

上記のような従来のＰＤＰ駆動装置では、初期化パルス発生部と放電維持パルス発生部との両方が同じ走査スイッチ素子（例えばローサイド走査スイッチ素子SC2）を通して走査電極の電位を上下させる。
従って、初期化パルス電圧が放電維持パルス電圧の上限又は下限でクランプされることを防ぐには、初期化期間では放電維持パルス発生部がその走査スイッチ素子（例えばローサイド走査スイッチ素子SC2）から分離されなければならない。

従来のＰＤＰ駆動装置では、分離スイッチ素子が放電維持パルス発生部と走査スイッチ素子との間に設置される。
図24に示される例では、分離スイッチ素子QSが第一の放電維持パルス発生部113の出力端子J1とローサイド走査スイッチ素子SC2との間に挿入され、ローサイド走査スイッチ素子SC2から出力端子J1に向かう電流を遮断する。
図26に示される例では、もう一つの分離スイッチ素子QS1が第一の放電維持パルス発生部113の出力端子J1とローサイド走査スイッチ素子SC2との間に挿入され、上記の電流とは逆向きの電流を遮断する。すなわち、一対の分離スイッチ素子QS、QS1が双方向スイッチを構成する。

放電維持期間では分離スイッチ素子がオンにされ、放電維持パルス発生部が走査スイッチ素子に接続される。
初期化期間では分離スイッチ素子がオフにされ、放電維持パルス発生部が走査スイッチ素子から分離される。
こうして、初期化パルス電圧が放電維持パルス電圧の上限と下限とのいずれでもクランプされることなく、所定の上限まで上昇し、かつ所定の下限まで降下する。

分離スイッチ素子には、放電維持期間中、ＰＤＰに対する放電維持パルス電圧の印加に伴う電流（放電セルでのガス放電に伴う電流、及びパネル容量の充放電に伴う電流）が流れる。この電流量は他のパルス電圧の印加に伴う電流より一般に大きいので、ＰＤＰ駆動装置での消費電力の削減には分離スイッチ素子での導通損失の低減が重要である。特に、分離スイッチ素子のオン抵抗が十分に低く設定されねばならない。従って、分離スイッチ素子の数又はサイズが大きい。その結果、消費電力の削減と小型化の向上との両立が困難であった。

図26に示される例では、初期化パルス電圧の下限が接地電位、すなわち放電維持パルス電圧の下限より低く設定される。そのとき、初期化パルス電圧が放電維持パルス電圧の下限でクランプされることを防ぐには、分離スイッチ素子で双方向スイッチが構成されねばならなかった。その場合、分離スイッチ素子が更に増えるので、導通損失の低減と小型化の向上とが共に困難であった。

図26に示される例では更に、分離スイッチ素子QS、QS1の直列接続1Sの一端では電位が初期化パルス電圧の振幅と等しい範囲で変動し、他端では電位が放電維持パルス電圧の振幅と等しい範囲で変動する。従って、分離スイッチ素子には、初期化パルス電圧の上限と放電維持パルス電圧の下限との間の差と同程度以上の高耐圧が要求された。それ故、分離スイッチ素子のオン抵抗の低下は困難であった。その結果、分離スイッチ素子での導通損失の低減と小型化の向上とが更に困難であった。

本発明は、分離スイッチ素子の耐圧を低下させ、又は分離スイッチ素子の数を削減し、それにより、消費電力の削減と小型化の向上とを両立させるＰＤＰ駆動装置、の提供を目的とする。

本発明によるＰＤＰ駆動装置はプラズマディスプレイに搭載される。そのプラズマディスプレイは次のようなＰＤＰを具備する。そのＰＤＰは、
内部に封入されたガスの放電により発光する放電セル、並びに、
初期化パルス電圧、走査パルス電圧、及び放電維持パルス電圧を放電セルに対して印加するための維持電極と走査電極と、を有する。

以下、ハイサイド走査スイッチ素子又はローサイド走査スイッチ素子のいずれかと放電維持パルス発生部との間で放電維持パルス電圧が伝達される経路を放電維持パルス伝達路という。更に、初期化パルス電圧が上限まで上昇する期間に、初期化パルス発生部とハイサイド走査スイッチ素子との間で初期化パルス電圧が伝達される経路をハイサイド初期化パルス伝達路といい、初期化パルス電圧が下限まで降下する期間に、初期化パルス発生部とローサイド走査スイッチ素子との間で初期化パルス電圧が伝達される経路をローサイド初期化パルス伝達路という。これらの定義から明らかな通り、放電維持パルス伝達路はハイサイド初期化パルス伝達路とローサイド初期化パルス伝達路との少なくともいずれかとは端部を共有し、すなわち直結する。
本発明による上記のＰＤＰ駆動装置では従来のＰＤＰ駆動装置とは異なり、ハイサイド初期化パルス伝達路とローサイド初期化パルス伝達路とが分離される。従って、それぞれの初期化パルス伝達路では電位の変動範囲が初期化パルス電圧の上下限の差より小さい。それ故、放電維持パルス伝達路では電位の変動範囲が従来のＰＤＰ駆動装置での変動範囲より小さい。その結果、分離スイッチ素子の耐圧が低減し、又はその数が削減される。

第一の発明に係るＰＤＰ駆動装置は、
プラズマディスプレイパネル（ＰＤＰ）の走査電極に対し、初期化期間では電位が所定の速度で上昇するランプ波形である上昇ランプ波形と電位が所定の速度で降下するランプ波形である降下ランプ波形とを有する初期化パルス電圧を印加し、アドレス期間では走査パルス電圧の上限の電位から所定電位に降下し所定時間後に前記上限の電位まで上昇する波形の走査パルス電圧を印加し、放電維持期間では放電維持パルス電圧を印加するＰＤＰ駆動装置において、
直列に接続される二つのスイッチ素子であり、その接続点が前記走査電極に接続されるハイサイド走査スイッチ素子とローサイド走査スイッチ素子、を含み、前記走査電極に対し、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加し、前記ローサイド走査スイッチ素子を介して前記所定電位を印加し、その後、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加することにより走査パルス電圧を印加する、走査パルス発生部；
前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して放電維持パルス電圧を印加する、放電維持パルス発生部；及び、
前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して前記上昇ランプ波形を印加するハイサイドランプ波形発生部と、前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して前記降下ランプ波形を印加するローサイドランプ波形発生部とを含む、初期化パルス発生部；
を有し、前記ローサイドランプ波形発生部は、前記放電維持パルス発生部から前記ローサイド走査スイッチ素子までの経路である放電維持パルス伝達路に接続され、前記ハイサイドランプ波形発生部から前記ハイサイド走査スイッチ素子までの経路であるハイサイド初期化パルス伝達路と前記放電維持パルス伝達路との間に定電圧源を設けた。
ここで、前記定電圧源は、前記走査パルス電圧の上限の電位と前記所定電位との差の電圧を供給して前記走査パルス電圧を前記走査電極に印加するための電圧を供給し、かつ、前記上昇ランプ波形を生成する際には用いられず、前記走査パルス電圧の上限の電位を生成する際に前記放電維持パルス伝達路は前記所定電位に維持される。
第一の発明に係るＰＤＰ駆動装置において、放電維持パルス電圧の上限と下限とが、前記放電維持パルス伝達路を通し、走査パルス発生部に対して印加される。好ましくは、
外部電源に接続されて放電維持パルス電圧の上限に等しい電圧を印加されるハイサイド維持スイッチ素子と、
外部電源又は接地導体に接続されて放電維持パルス電圧の下限に等しい電圧を印加されるローサイド維持スイッチ素子と、
を放電維持パルス発生部が含み；
ハイサイド維持スイッチ素子とローサイド維持スイッチ素子とが直列に接続され、その接続点が放電維持パルス伝達路を通してローサイド走査スイッチ素子に接続される。
この場合、放電維持パルス伝達路がハイサイド初期化パルス伝達路には直結しなくても良い。従って、放電維持パルス伝達路の電位は初期化パルス電圧の上限より十分に低い範囲内に維持される。

放電維持パルス伝達路が、初期化期間中、ハイサイド初期化パルス伝達路から完全に分離されても良い。そのとき、放電維持パルス伝達路の電位の上限が放電維持パルス電圧の上限に等しいので、放電維持パルス伝達路を通って放電維持パルス発生部に流れ込む電流は実質上存在しない。従って、その電流を遮断するための分離スイッチ素子（以下、第二の分離スイッチ素子という）が設置されなくても良い。すなわち、分離スイッチ素子の数が削減される。

前記定電圧源の負極は前記ローサイド走査スイッチ素子に接続され、前記定電圧源の正極は前記ハイサイド走査スイッチ素子に接続されても良い。この定電圧源は特に、放電維持パルス伝達路とハイサイド初期化パルス伝達路との間の電圧を一定に維持する。
初期化パルス電圧の上限と定電圧源の電圧との間の差が放電維持パルス電圧の上限より低いとき、放電維持パルス伝達路の電位の上限が放電維持パルス電圧の上限に等しい。従って、第二の分離スイッチ素子が設置されなくても良い。すなわち、分離スイッチ素子の数が削減される。

初期化パルス電圧の上限と定電圧源の電圧との間の差が放電維持パルス電圧の上限より高いとき、第二の分離スイッチ素子が設置される。初期化パルス電圧が定電圧源の電圧と放電維持パルス電圧の上限との和を超える期間中、第二の分離スイッチ素子は定電圧源の負極から放電維持パルス伝達路を通って放電維持パルス発生部へ向かう電流を遮断する。放電維持パルス伝達路では、電位の上限が初期化パルス電圧の上限より定電圧源の電圧だけ低い。従って、第二の分離スイッチ素子の耐圧は従来の分離スイッチ素子の耐圧より十分に低い。
第二の分離スイッチ素子は好ましくは、ワイドバンドギャップ半導体スイッチ素子である。ワイドバンドギャップ半導体は、例えば、シリコンカーバイト（SiC）、ダイヤモンド、窒化ガリウム（GaN）、又は酸化亜鉛（ZnO）を含む。
ワイドバンドギャップ半導体スイッチ素子は従来のシリコン半導体スイッチ素子より耐圧の上昇に伴うオン抵抗の増大が小さい。すなわち、ワイドバンドギャップ半導体スイッチ素子は耐圧が高く、かつオン抵抗が低い。従って、ワイドバンドギャップ半導体スイッチ素子を分離スイッチ素子として利用することは、導通損失の低減と小型化の向上とに極めて効果的である。

ここで、放電維持パルス伝達路がローサイド初期化パルス伝達路に直結する。
初期化パルス電圧の下限が放電維持パルス電圧の下限より低いとき、第一の分離スイッチ素子が設置される。第一の分離スイッチ素子は好ましくはワイドバンドギャップ半導体スイッチ素子である。初期化パルス電圧が放電維持パルス電圧の下限を下回る期間中、第一の分離スイッチ素子は、放電維持パルス発生部から放電維持パルス伝達路を通ってローサイド走査スイッチ素子へ向かう電流を遮断する。それにより、初期化パルス電圧が放電維持パルス電圧の下限でクランプされることなく、所定の下限まで確実に降下する。

第二の発明に係るＰＤＰ駆動装置は、
プラズマディスプレイパネル（ＰＤＰ）の走査電極に対し、初期化期間では電位が所定の速度で上昇するランプ波形である上昇ランプ波形と電位が所定の速度で降下するランプ波形である降下ランプ波形とを有する初期化パルス電圧を印加し、アドレス期間では走査パルス電圧の上限の電位から所定電位に降下し所定時間後に前記上限の電位まで上昇する波形の走査パルス電圧を印加し、放電維持期間では放電維持パルス電圧を印加するＰＤＰ駆動装置において、
直列に接続される二つのスイッチ素子であり、その接続点が前記走査電極に接続されるハイサイド走査スイッチ素子とローサイド走査スイッチ素子、を含み、前記走査電極に対し、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加し、前記ローサイド走査スイッチ素子を介して前記所定電位を印加し、その後、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加することにより走査パルス電圧を印加する、走査パルス発生部；
前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して放電維持パルス電圧を印加する、放電維持パルス発生部；及び、
前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して前記上昇ランプ波形を印加するハイサイドランプ波形発生部と、前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して前記降下ランプ波形を印加するローサイドランプ波形発生部とを含む、初期化パルス発生部；
を有し、前記ハイサイドランプ波形発生部は、前記放電維持パルス発生部から前記ハイサイド走査スイッチ素子までの経路である放電維持パルス伝達路に接続され、前記ローサイドランプ波形発生部から前記ローサイド走査スイッチ素子までの経路であるローサイド初期化パルス伝達路と前記放電維持パルス伝達路との間に定電圧源を設けた。
ここで、前記定電圧源は、前記走査パルス電圧の上限の電位と前記所定電位との差の電圧を供給して前記走査パルス電圧を前記走査電極に印加するための電圧を供給し、かつ、前記降下ランプ波形を生成する際には用いられず、前記走査パルス電圧の上限の電位を生成する際に前記放電維持パルス伝達路は前記走査パルス電圧の上限の電位に維持される。
第二の発明に係るＰＤＰ駆動装置では、放電維持パルス電圧の上限と下限とが、放電維持パルス発生部とハイサイド走査スイッチ素子との間を接続する共通の放電維持パルス伝達路を通し、走査パルス発生部に対して印加される。好ましくは、
外部電源に接続されて放電維持パルス電圧の上限に等しい電圧を印加されるハイサイド維持スイッチ素子と、
外部電源又は接地導体に接続されて放電維持パルス電圧の下限に等しい電圧を印加されるローサイド維持スイッチ素子と、
を放電維持パルス発生部が含み；
ハイサイド維持スイッチ素子とローサイド維持スイッチ素子とが直列に接続され、その接続点が放電維持パルス伝達路を通してハイサイド走査スイッチ素子に接続される。
この場合、放電維持パルス伝達路がローサイド初期化パルス伝達路には直結しなくても良い。従って、放電維持パルス伝達路の電位は初期化パルス電圧の下限より十分に高い範囲内に維持される。

放電維持パルス伝達路はハイサイド初期化パルス伝達路には直結するので、放電維持パルス伝達路の電位は放電維持パルス電圧の上限を超え得る。従って、好ましくは、第二の分離スイッチ素子が設置される。初期化パルス電圧が放電維持パルス電圧の上限を超える期間中、第二の分離スイッチ素子はハイサイド走査スイッチ素子から放電維持パルス伝達路を通って放電維持パルス発生部へ向かう電流を遮断する。それにより、初期化パルス電圧が放電維持パルス電圧の上限でクランプされることなく、所定の上限まで上昇する。

放電維持パルス伝達路は、初期化期間中、ローサイド初期化パルス伝達路から完全に分離されても良い。そのとき、放電維持パルス伝達路の電位の下限が放電維持パルス電圧の下限に等しいので、放電維持パルス発生部から放電維持パルス伝達路に流れ出す電流は実質上存在しない。従って、その電流を遮断するための第一の分離スイッチ素子が設置されなくても良い。すなわち、分離スイッチ素子の数が削減される。

初期化パルス電圧の下限が放電維持パルス電圧の下限より低いとき、
ハイサイド走査スイッチ素子に接続される正極と、ローサイド走査スイッチ素子に接続される負極と、を含み、正極と負極との間の電圧を低くとも、放電維持パルス電圧の下限と初期化パルス電圧の下限との間の差と等しく維持する定電圧源、
を本発明による上記のＰＤＰ駆動装置が有しても良い。
この定電圧源は特に、放電維持パルス伝達路の電位をローサイド初期化パルス伝達路の電位より上記の電圧だけ高く維持する。それにより、初期化パルス電圧の下限と定電圧源の電圧との和が放電維持パルス電圧の下限以上である。従って、放電維持パルス伝達路の電位の下限が放電維持パルス電圧の下限に等しく維持される。それ故、第一の分離スイッチ素子が設置されなくても良い。すなわち、分離スイッチ素子の数が削減される。

本発明によるＰＤＰ駆動装置では上記の通り、分離スイッチ素子の耐圧が低下し、又は分離スイッチ素子の数が削減される。分離スイッチ素子では、耐圧の低下がオン抵抗の低下につながるので、導通損失の低減と更なる小型化とが共に容易である。更に、分離スイッチ素子自体の削減はＰＤＰ駆動装置全体の消費電力の削減と小型化とのいずれにも効果的である。こうして、本発明によるＰＤＰ駆動装置は従来の装置より、省電力化と小型化との向上が容易である。
更に、分離スイッチ素子の数が少ないほど、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減する。従って、ＰＤＰに対する印加電圧にはリンギングが少ないので、本発明によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１によるプラズマディスプレイは、ＰＤＰ駆動装置10、ＰＤＰ20、及び、制御部30を有する（図1参照）。
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの縦方向に配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの横方向に配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と走査電極Y1、Y2、Y3、…とは一本ずつ個別に電位を変化させ得る。

隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の間の交差点には放電セルが設置される（例えば図1に示される斜線部P参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光体を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されるとき、放電セルでは放電が生じる。そのとき、放電セル中のガス分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。こうして放電セルが発光する。

ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む（図1参照）。
走査電極駆動部11と維持電極駆動部12との入力端子は電源部Esに接続される。電源部Esはまず、外部の商用交流電源（図示せず）からの交流電圧を一定の直流電圧（例えば400V）に変換する。電源部Esは更に、その直流電圧を所定の直流電圧Vs（例えば155V）に変換する。その直流電圧VsはＰＤＰ駆動装置10に対して印加される。
走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…の各電位を個別に変化させる。
維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。
アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中からいくつかを選択する。信号パルス電圧は選択されたアドレス電極に対して印加される。

ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16.7msec）間隔で送られる。すなわち、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対して次の三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。特に放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは異なるパルス電圧が次のように、放電セルに対して印加される。

初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とに対して印加される。それにより、全ての放電セルで壁電荷が均一化される。
アドレス期間では、走査電極駆動部11が走査パルス電圧を、走査電極Y1、Y2、Y3、…のそれぞれに対して順次印加する。それと同時に、アドレス電極駆動部13が信号パルス電圧を、予め選択されたアドレス電極A1、A2、A3、…のいくつかに対して印加する。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との間の交差点に位置する放電セルではガス放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
放電維持期間では、走査電極駆動部11と維持電極駆動部12とが放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対して交互に印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガス放電と壁電荷の蓄積とが反復されるので、蛍光体の発光が維持される。
放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。

走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、各放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。

図2は、走査電極駆動部11、維持電極駆動部12、及びＰＤＰ20の等価回路図である。
走査電極駆動部11は、走査パルス発生部1A、初期化パルス発生部2A、及び第一の放電維持パルス発生部3Aを含む。
維持電極駆動部12は第二の放電維持パルス発生部3Xを含む。
ＰＤＰ20の等価回路はパネル容量Cpでのみ表され、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。

走査パルス発生部1Aは、第一の定電圧源E1、第一のバイパススイッチ素子QB1、ハイサイド走査スイッチ素子SC1、ローサイド走査スイッチ素子SC2、ハイサイド補助スイッチ素子SA1、及びローサイド補助スイッチ素子SA2を含む。
第一の定電圧源E1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、正極の電位を負極の電位より一定の電圧V1だけ高く維持する。
第一のバイパススイッチ素子QB1、二つの走査スイッチ素子SC1、SC2、及び二つの補助スイッチ素子SA1、SA2は好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。

ＭＯＳＦＥＴはボディダイオードを並列に含むので、極性を持つ。ＭＯＳＦＥＴでは一般に、ボディダイオードのアノードがソースと並列に接続され、カソードがドレインと並列に接続されている。
一方、ＩＧＢＴとバイポーラトランジスタとはいずれもＭＯＳＦＥＴとは異なり、ボディダイオードを含まない。しかし、ＩＧＢＴとバイポーラトランジスタとではスイッチ素子としての機能上、エミッタがＭＯＳＦＥＴのソースに相当し、コレクタがＭＯＳＦＥＴのドレインに相当する。
以下、スイッチ素子の二つの端子をアノードとカソードと呼ぶ。
スイッチ素子がＭＯＳＦＥＴである場合、アノードがソースに相当し、カソードがドレインに相当する。
スイッチ素子がＩＧＢＴ又はバイポーラトランジスタである場合、アノードがエミッタに相当し、カソードがコレクタに相当する。

第一の定電圧源E1の正極は第一のバイパススイッチ素子QB1のアノードに接続される。第一のバイパススイッチ素子QB1のカソードはハイサイド補助スイッチ素子SA1のカソードに接続される。ハイサイド補助スイッチ素子SA1のアノードはハイサイド走査スイッチ素子SC1のカソードとローサイド補助スイッチ素子SA2のカソードとに接続される。
ハイサイド走査スイッチ素子SC1のアノードはローサイド走査スイッチ素子SC2のカソードに接続される。それらの間の接続点JはＰＤＰ20の走査電極の一つYに接続される。ここで、ハイサイド走査スイッチ素子SC1とローサイド走査スイッチ素子SC2との直列接続1Sは実際には複数の走査電極Y1、Y2、…（図1参照）と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
ローサイド走査スイッチ素子SC2のアノードとローサイド補助スイッチ素子SA2のアノードとは共に、第一の定電圧源E1の負極に接続される。

二つの補助スイッチ素子SA1、SA2は好ましくは、二つの走査スイッチ素子SC1、SC2と同様に、交互にオンオフする。
二つの補助スイッチ素子SA1、SA2の設置は二つの走査スイッチ素子SC1、SC2に対する過電圧の防止を目的とする。それにより、二つの走査スイッチ素子SC1、SC2の誤動作が回避される。その誤動作のおそれが少ないとき、補助スイッチ素子SA1、SA2は設置されなくても良い。その場合、ハイサイド走査スイッチ素子SC1のカソードが第一のバイパススイッチ素子QB1のカソードに直結し、ローサイド走査スイッチ素子SC2のアノードには第一の定電圧源E1を通して接続される。
更に、ハイサイド補助スイッチ素子SA1は図2に示される位置とは別に、第一の定電圧源E1の負極とローサイド走査スイッチ素子SC2のアノードとの間に接続されても良い。その場合、第一のバイパススイッチ素子QB1のカソードがハイサイド走査スイッチ素子SC1のカソードに直結する。

初期化パルス発生部2Aは、正電圧源Et、第二の定電圧源E2、初期化スイッチ部Q5、ハイサイドランプ波形発生部QR1、及びローサイドランプ波形発生部QR2を含む。
正電圧源Etは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、出力端子を一定の正電位Vtに維持する。特に、正電圧源Etの電圧Vtは電源部Esの出力電圧Vsより第一の定電圧源E1の電圧だけ低い：Vt＝Vs−V1。
第二の定電圧源E2は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、正極の電位を負極の電位より一定の電圧V2だけ高く維持する。特に、電源部Esの電位Vsより第二の定電圧源E2の電圧V2だけ高い電位Vr＝Vs＋V2が初期化パルス電圧の上限に設定される。

初期化スイッチ部Q5は双方向スイッチであり、例えば二つのスイッチ素子の直列接続を含む。二つのスイッチ素子は好ましくはＭＯＳＦＥＴである。その他に、ダイオードが並列に接続されたＩＧＢＴ又はバイポーラトランジスタであっても良い。二つのスイッチ素子のアノード同士又はカソード同士が接続され、それらのスイッチ素子が互いに同期してオンオフする。
初期化スイッチ部Q5は、二つのＩＧＢＴ又はバイポーラトランジスタの並列接続であっても良い。その場合、二つのトランジスタの一方のコレクタが他方のエミッタに接続される。

ランプ波形発生部QR1、QR2は好ましくはＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を含む。そのＮＭＯＳのゲートとドレインとはコンデンサを含む素子で接続される。ランプ波形発生部QR1、QR2がオンするとき、両端電圧が実質的に一定の速度で零まで変化する。
ランプ波形発生部QR1、QR2はその他に、放電回路で構成されても良い。放電回路はコンデンサと抵抗とを含み、その時定数がランプ波形発生部QR1、QR2の両端電圧の減衰時間に相当する。

正電圧源Etは初期化スイッチ部Q5を通してローサイドランプ波形発生部QR2のカソードに接続される。ローサイドランプ波形発生部QR2のアノードは接地される。
ローサイドランプ波形発生部QR2のカソードは更に、第一の定電圧源E1の負極に接続される。第一の定電圧源E1の正極は第二の定電圧源E2の負極に接続される。第二の定電圧源E2の正極はハイサイドランプ波形発生部QR1のカソードに接続される。ハイサイドランプ波形発生部QR1のアノードはハイサイド補助スイッチ素子SA1のカソードに接続される。

第一の放電維持パルス発生部3Aは、第一のハイサイド維持スイッチ素子Q1、第一のローサイド維持スイッチ素子Q2、及び第一の電力回収部4を含む。
二つの維持スイッチ素子Q1、Q2は好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。更に好ましくは、ワイドバンドギャップ半導体スイッチ素子である。

第一のハイサイド維持スイッチ素子Q1のカソードは電源部Esに接続される。第一のハイサイド維持スイッチ素子Q1のアノードは第一のローサイド維持スイッチ素子Q2のカソードに接続される。第一のローサイド維持スイッチ素子Q2のアノードは接地される。
第一のハイサイド維持スイッチ素子Q1と第一のローサイド維持スイッチ素子Q2との間の接続点J1は第一の放電維持パルス発生部3Aの出力端子であり、ローサイド走査スイッチ素子SC2のアノードに直結する。
本発明の実施形態１による走査電極駆動部11では従来の装置とは異なり、第一の放電維持パルス発生部3Aの出力端子J1からローサイド走査スイッチ素子SC2のアノードまでの経路（以下、放電維持パルス伝達路という）を流れる電流を遮断するための分離スイッチ素子が設置されない。

第一の電力回収部4は、第一の回収コンデンサC、第一のハイサイド回収スイッチ素子Q3、第一のローサイド回収スイッチ素子Q4、第一のハイサイドダイオードD1、第一のローサイドダイオードD2、及び第一のインダクタLを含む（図2、図3（A）参照）。
第一の回収コンデンサCの容量はＰＤＰ20のパネル容量Cpより十分に大きい。第一の回収コンデンサCの両端電圧は電源部Esの出力電圧Vsの半値Vs／2と実質的に等しく維持される。
二つの回収スイッチ素子Q3、Q4は好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。更に好ましくは、ワイドバンドギャップ半導体スイッチ素子である。

第一の回収コンデンサCの一端は接地され、他端は第一のハイサイド回収スイッチ素子Q3のカソードと第一のローサイド回収スイッチ素子Q4のアノードとに接続される。第一のハイサイド回収スイッチ素子Q3のアノードは第一のハイサイドダイオードD1のアノードへ接続される。第一のハイサイドダイオードD1のカソードは第一のローサイドダイオードD2のアノードへ接続される。第一のローサイドダイオードD2のカソードは第一のローサイド回収スイッチ素子Q4のカソードへ接続される。
第一のハイサイドダイオードD1と第一のローサイドダイオードD2との間の接続点は、第一のインダクタLの一端に接続される。第一のインダクタLの他端40は好ましくは、第一の放電維持パルス発生部3Aの出力端子J1に直結する配線に接続される（図2参照）。その他に、第一の定電圧源E1の正極に直結する配線（例えば節点J2）、又はハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）に接続されても良い。

第一のハイサイド回収スイッチ素子Q3と第一のハイサイドダイオードD1とは逆に接続されても良い。すなわち、第一の回収コンデンサCの他端が第一のハイサイドダイオードD1のアノードに接続され、第一のハイサイドダイオードD1のカソードが第一のハイサイド回収スイッチ素子Q3のカソードに接続され、第一のハイサイド回収スイッチ素子Q3のアノードが第一のインダクタLの一端に接続されても良い。
同様に、第一のローサイド回収スイッチ素子Q4と第一のローサイドダイオードD2とは逆に接続されても良い。すなわち、第一の回収コンデンサCの他端が第一のローサイドダイオードD2のカソードに接続され、第一のローサイドダイオードD2のアノードが第一のローサイド回収スイッチ素子Q4のアノードに接続され、第一のローサイド回収スイッチ素子Q4のカソードが第一のインダクタLの一端に接続されても良い。

図2、図3（A）に示される第一の電力回収部4では、回収コンデンサCの充放電に伴う電流が一つのインダクタLを双方向に流れる。
その他に、例えば図3（B）に示されるように、回収コンデンサCの放電電流と充電電流とが異なるインダクタL1、L2をそれぞれ流れても良い。
二つのインダクタL1、L2の他端41、42は、第一の放電維持パルス発生部3Aの出力端子J1に直結する配線、第一の定電圧源E1の正極に直結する配線（例えば節点J2）、又はハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）、のいずれか一つに接続されても良く、いずれか二つに別々に接続されても良い。

第二の放電維持パルス発生部3Xは、第二のハイサイド維持スイッチ素子Q1X、第二のローサイド維持スイッチ素子Q2X、及び第二の電力回収部4Xを含む（図2参照）。
二つの維持スイッチ素子Q1X、Q2Xは好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。更に好ましくは、ワイドバンドギャップ半導体スイッチ素子である。

第二のハイサイド維持スイッチ素子Q1Xのカソードは電源部Esに接続される。第二のハイサイド維持スイッチ素子Q1Xのアノードは第二のローサイド維持スイッチ素子Q2Xのカソードに接続される。第二のローサイド維持スイッチ素子Q2Xのアノードは接地される。
第二のハイサイド維持スイッチ素子Q1Xと第二のローサイド維持スイッチ素子Q2Xとの間の接続点J1XはＰＤＰ20の維持電極Xに接続される。

第二の電力回収部4Xは、第二の回収コンデンサCX、第二のハイサイド回収スイッチ素子Q3X、第二のローサイド回収スイッチ素子Q4X、第二のハイサイドダイオードD1X、第二のローサイドダイオードD2X、及び第二のインダクタLXを含む。
第二の回収コンデンサCXの容量はＰＤＰ20のパネル容量Cpより十分に大きい。第二の回収コンデンサCXの両端電圧は電源部Esの出力電圧Vsの半値Vs／2と実質的に等しく維持される。
二つの回収スイッチ素子Q3X、Q4Xは好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。更に好ましくは、ワイドバンドギャップ半導体スイッチ素子である。

第二の回収コンデンサCXの一端は接地され、他端は第二のハイサイド回収スイッチ素子Q3Xのカソードと第二のローサイド回収スイッチ素子Q4Xのアノードとに接続される。第二のハイサイド回収スイッチ素子Q3Xのアノードは第二のハイサイドダイオードD1Xのアノードへ接続される。第二のハイサイドダイオードD1Xのカソードは第二のローサイドダイオードD2Xのアノードへ接続される。第二のローサイドダイオードD2Xのカソードは第二のローサイド回収スイッチ素子Q4Xのカソードへ接続される。第二のハイサイドダイオードD1Xと第二のローサイドダイオードD2Xとの間の接続点J2Xは第二のインダクタLXの一端に接続される。第二のインダクタLXの他端は二つの維持スイッチ素子Q1X、Q2X間の接続点J1Xに接続される。
第二の電力回収部4Xは図2に示される構成とは別に、例えば図3（B）に示される構成を有しても良い。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの各電位が以下のように変化する（図4参照）。図4では、走査電極駆動部11に含まれるスイッチ素子Q1〜Q5、QB1、QR1、QR2、SA1、SA2、SC1、SC2、及び維持電極駆動部12に含まれるスイッチ素子Q1X〜Q4Xの各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11と維持電極駆動部12とに含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、ハイサイド補助スイッチ素子SA1はオン状態に維持され、ローサイド補助スイッチ素子SA2はオフ状態に維持される。更に、回収スイッチ素子Q3、Q4、Q3X、Q4Xはいずれもオフ状態に維持される。

＜モードI＞
走査電極駆動部11では、第一のローサイド維持スイッチ素子Q2、第一のバイパススイッチ素子QB1、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとが接地電位に維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオンにされる。それにより、維持電極Xが接地電位に維持される。

＜モードII＞
走査電極駆動部11では、第一のローサイド維持スイッチ素子Q2とローサイド走査スイッチ素子SC2とがオフにされ、ハイサイド走査スイッチ素子SC1と初期化スイッチ部Q5とがオンにされる。それにより、走査電極Yが、正電圧源Etの電位Vtより第一の定電圧源E1だけ高い電位、すなわち電源部Esの電位Vsに維持される：Vs＝Vt＋V1。
放電維持パルス伝達路J1−SC2は正電圧源Etの電位Vtに維持される。すなわち、その電位は電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い：Vt＝Vs−V1。
維持電極駆動部12では、モードIの状態が維持されるので、維持電極Xは接地電位に維持される。

＜モードIII＞
走査電極駆動部11では、第一のバイパススイッチ素子QB1がオフにされ、ハイサイドランプ波形発生部QR1がオンにされる。それにより、走査電極Yの電位が一定の速度で第二の定電圧源E2の電圧V2だけ上昇し、初期化パルス電圧の上限Vr＝Vs＋V2に達する。すなわち初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
初期化パルス電圧の伝達路（以下、ハイサイド初期化パルス伝達路という）は、ハイサイドランプ波形発生部QR1のアノードからハイサイド補助スイッチ素子SA1を通り、ハイサイド走査スイッチ素子SC1のカソードに至る。放電維持パルス伝達路J1−SC2は、二つの定電圧源E1、E2を通してハイサイド初期化パルス伝達路QR1−SA1−SC1に接続される。従って、放電維持パルス伝達路J1−SC2は正電圧源Etの電位Vtに維持される。すなわち、その電位は電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い：Vt＝Vs−V1。

維持電極駆動部12では、モードIIの状態が維持されるので、維持電極Xは接地電位に維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

モードII、IIIでは上記の通り、電源部Esの電位Vsに代え、正電圧源Etと第一の定電圧源E1との電圧の和Vt＋V1＝Vsが利用される。その他に、正電圧源Etと初期化スイッチ部Q5との直列接続が省略されても良い。そのとき、第一の定電圧源E1と第二の定電圧源E2との電圧の和V1＋V2が、初期化パルス電圧の上限Vr、又はそれより電源部Esの出力電圧Vsだけ低い値Vr−Vsのいずれかに設定される。
二つの維持スイッチ素子Q1、Q2のオンオフ状態により、モードIIでは走査電極Yが、接地電位又は電源部Esの電位Vsのいずれかより第一の定電圧源E1の電圧V1だけ高い電位に維持される。モードIIIでは走査電極Yの電位が、モードIIでの電位から初期化パルス電圧の上限Vrまで上昇する。放電維持パルス伝達路J1−SC2はモードII、IIIを通して、接地電位又は電源部Esの電位Vsのいずれかに維持される。

上記の例では、正電圧源Etと第一の定電圧源E1との電圧の和Vt＋V1が電源部Esの電位Vsに等しく設定される：Vt＋V1＝Vs。その他に、それらの電圧の和Vt＋V1が電源部Esの電位Vsより高く設定されても良い：Vt＋V1＞Vs。
その場合、モードIIIの開始時点で走査電極Yの電位が上記の値Vsより高いので、初期化パルス電圧が上限Vrに達するまでに要する時間、すなわち、モードIIIの時間が短縮される。従って、初期化時間全体が短縮される。

＜モードIV＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1、初期化スイッチ部Q5、及びハイサイド走査スイッチ素子SC1がオフにされ、第一のハイサイド維持スイッチ素子Q1、第一のバイパススイッチ素子QB1、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、走査電極Yの電位が電源部Esの電位Vsまで降下する。一方、放電維持パルス伝達路J1−SC2は電源部Esの電位Vsに維持される。
維持電極駆動部12では、モードIIIの状態が維持されるので、維持電極Xは接地電位に維持される。

＜モードV＞
走査電極駆動部11では、モードIVの状態が維持されるので、放電維持パルス伝達路J1−SC2と走査電極Yとは共に、電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、第二のハイサイド維持スイッチ素子Q1Xがオンにされる。それにより、維持電極Xの電位が電源部Esの電位Vsまで上昇する。
こうして、走査電極Yと維持電極Xとが同電位Vsに維持される。

＜モードVI＞
走査電極駆動部11では、第一のハイサイド維持スイッチ素子Q1がオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が共に一定の速度で、電源部Esの電位Vsから接地電位まで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限、すなわち接地電位に達する。
初期化パルス電圧の伝達路（以下、ローサイド初期化パルス伝達路という）はローサイドランプ波形発生部QR2のカソードからローサイド走査スイッチ素子SC2のアノードに至る。放電維持パルス伝達路J1−SC2の一部はローサイド初期化パルス伝達路QR2−SC2と重複する。しかし、初期化パルス電圧の下限が放電維持パルス電圧の下限と同じく、接地電位に等しい。従って、放電維持パルス伝達路J1−SC2の電位は接地電位以上に維持される。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xは電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様にモードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに降下する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。

アドレス期間中、維持電極駆動部12では、第二のハイサイド維持スイッチ素子Q1Xがオン状態に維持され、残りのスイッチ素子がオフ状態に維持される。それにより、維持電極Xが電源部Esの電位Vsに維持される。
走査電極駆動部11では、第一のローサイド維持スイッチ素子Q2、第一のバイパススイッチ素子QB1、及びハイサイド補助スイッチ素子SA1がオン状態に維持される。従って、ハイサイド走査スイッチ素子SC1のカソードは、接地電位より第一の定電圧源E1の電圧V1だけ高い電位Vp＝V1（以下、走査パルス電圧の上限という）に維持される。
一方、放電維持パルス伝達路J1−SC2、特にローサイド走査スイッチ素子SC2のアノードは接地電位に維持される。

アドレス期間の開始時、全ての走査電極Y1、Y2、Y3、…（図1参照）について、ハイサイド走査スイッチ素子SC1がオン状態に維持され、ローサイド走査スイッチ素子SC2がオフ状態に維持される。それにより、全ての走査電極Yが一様に走査パルス電圧の上限Vpに維持される。
走査電極駆動部11は続いて、走査電極Y1、Y2、Y3、…の各電位を順次、次のように変化させる（図4に示される走査パルス電圧SP参照）。走査電極の一つYが選択されるとき、その走査電極Yに接続されるハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。それにより、その走査電極Yの電位が接地電位まで降下する。その走査電極Yが所定時間、接地電位に維持されるとき、その走査電極Yに接続されるローサイド走査スイッチ素子SC2がオフにされ、ハイサイド走査スイッチ素子SC1がオンにされる。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。
走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれに接続される走査スイッチ素子SC1、SC2の直列接続1Sについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極Y1、Y2、Y3、…のそれぞれに対して順次、印加される。

アドレス期間中、アドレス電極駆動部13は、外部から入力される映像信号に基づきアドレス電極の一つAを選択し、その選択されたアドレス電極Aの電位を所定時間、信号パルス電圧の上限Vaまで上昇させる。
例えば図3に示されるように、走査パルス電圧SPが走査電極の一つYに印加され、かつ信号パルス電圧Vaがアドレス電極の一つAに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し、以下のように印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガス放電と壁電荷の蓄積とが反復されるので、蛍光体の発光が維持される。

放電維持期間中、走査パルス発生部1Aでは、第一のバイパススイッチ素子QB1、ローサイド補助スイッチ素子SA2、及びローサイド走査スイッチ素子SC2がオン状態に維持され、ハイサイド補助スイッチ素子SA1とハイサイド走査スイッチ素子SC1とがオフ状態に維持される。それにより、第一の放電維持パルス発生部3Aは放電維持パルス伝達路J1−SC2とローサイド走査スイッチ素子SC2とを通し、走査電極Yの電位を以下のように上下させる。そのとき、放電維持パルス伝達路J1−SC2の電位は電源部Esの電位Vsと接地電位（≒0）との間で推移する。すなわち、放電維持パルス電圧の上限は電源部Esの電位Vsに等しく、下限は接地電位に等しい。

放電維持期間の開始時、第一の放電維持パルス発生部3Aでは第一のローサイド維持スイッチ素子Q2がオン状態に維持され、第二の放電維持パルス発生部3Xでは第二のローサイド維持スイッチ素子Q2Xがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yと維持電極Xとは共に接地電位に維持される。

第一の放電維持パルス発生部3Aでは、第一のハイサイド回収スイッチ素子Q3がオンにされる。それにより、接地端子→第一の回収コンデンサC→第一のハイサイド回収スイッチ素子Q3→第一のハイサイドダイオードD1→第一のインダクタL→ローサイド走査スイッチ素子SC2→パネル容量Cp→第二のローサイド維持スイッチ素子Q2X→接地端子のループが導通する（矢印は電流の向きを示す。図2参照）。そのとき、第一のインダクタLとパネル容量Cpとの直列回路が、第一の回収コンデンサCから電圧Vs／2を印加されて共振する。従って、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が滑らかに上昇する。

共振電流が実質的に零まで減衰するとき、第一のハイサイドダイオードD1がオフすると共に、走査電極Yの電位が放電維持パルス電圧の上限Vsまで達する。そのとき、第一のハイサイド回収スイッチ素子Q3がオフにされ、第一のハイサイド維持スイッチ素子Q1がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が放電維持パルス電圧の上限Vsにクランプされる。
ＰＤＰ20で放電が維持されるとき、放電電流を維持するための電力が電源部Esから第一のハイサイド維持スイッチ素子Q1を通して供給される。

走査電極Yが所定時間、放電維持パルス電圧の上限Vsに維持されるとき、第一の放電維持パルス発生部3Aでは、第一のハイサイド維持スイッチ素子Q1がオフにされ、第一のローサイド回収スイッチ素子Q4がオンにされる。それにより、接地端子→第二のローサイド維持スイッチ素子Q2X→パネル容量Cp→ローサイド走査スイッチ素子SC2→第一のインダクタL→第一のローサイドダイオードD2→第一のローサイド回収スイッチ素子Q4→第一の回収コンデンサC→接地端子のループが導通する（矢印は電流の向きを示す。図2参照）。そのとき、第一のインダクタLとパネル容量Cpとの直列回路が、走査電極Yと第一の回収コンデンサCとの間の電圧Vs／2を印加されて共振する。従って、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が滑らかに降下する。

共振電流が実質的に零まで減衰するとき、第一のローサイドダイオードD2がオフすると共に、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が接地電位まで達する。そのとき、第一のローサイド回収スイッチ素子Q4がオフにされ、第一のローサイド維持スイッチ素子Q2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとの電位が接地電位にクランプされる。

放電維持期間中、ローサイド補助スイッチ素子SA2がオン状態に維持されるので、走査電極Yから第一の放電維持パルス発生部3Aの出力端子J1に向かう電流は、ローサイド走査スイッチ素子SC2だけでなく、ハイサイド走査スイッチ素子SC1のボディダイオードをも通り得る。それにより、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

第一の放電維持パルス発生部3Aでは、第一のローサイド維持スイッチ素子Q2がオン状態に維持されるので、放電維持パルス伝達路J1−SC2と走査電極Yとが共に接地電位に維持される。
第二の放電維持パルス発生部3Xではまず、第二のローサイド維持スイッチ素子Q2Xがオフにされ、第二のハイサイド回収スイッチ素子Q3Xがオンにされる。残りのスイッチ素子はオフ状態に維持される。それにより、接地端子→第二の回収コンデンサCX→第二のハイサイド回収スイッチ素子Q3X→第二のハイサイドダイオードD1X→第二のインダクタLX→パネル容量Cp→ローサイド走査スイッチ素子SC2→第一のローサイド維持スイッチ素子Q2→接地端子のループが導通する（矢印は電流の向きを示す。図2参照）。そのとき、第二のインダクタLXとパネル容量Cpとの直列回路が、第二の回収コンデンサCXから電圧Vs／2を印加されて共振する。従って、維持電極Xの電位が滑らかに上昇する。

共振電流が実質的に零まで減衰するとき、第二のハイサイドダイオードD1Xがオフすると共に、維持電極Xの電位が放電維持パルス電圧の上限Vsまで達する。そのとき、第二のハイサイド回収スイッチ素子Q3Xがオフにされ、第二のハイサイド維持スイッチ素子Q1Xがオンにされる。それにより、維持電極Xの電位が放電維持パルス電圧の上限Vsにクランプされる。
ＰＤＰ20で放電が維持されるとき、放電電流を維持するための電力が電源部Esから第二のハイサイド維持スイッチ素子Q1Xを通して供給される。

維持電極Xが所定時間、放電維持パルス電圧の上限Vsに維持されるとき、第二の放電維持パルス発生部3Xでは、第二のハイサイド維持スイッチ素子Q1Xがオフにされ、第二のローサイド回収スイッチ素子Q4Xがオンにされる。それにより、接地端子→第一のローサイド維持スイッチ素子Q2→ローサイド走査スイッチ素子SC2→パネル容量Cp→第二のインダクタLX→第二のローサイドダイオードD2X→第二のローサイド回収スイッチ素子Q4X→第二の回収コンデンサCX→接地端子のループが導通する（矢印は電流の向きを示す。図2参照）。そのとき、第二のインダクタLXとパネル容量Cpとの直列回路が、維持電極Xと第二の回収コンデンサCXとの間の電圧Vs／2を印加されて共振する。従って、維持電極Xの電位が滑らかに降下する。

共振電流が実質的に零まで減衰するとき、第二のローサイドダイオードD2Xがオフすると共に、維持電極Xの電位が接地電位まで達する。そのとき、第二のローサイド回収スイッチ素子Q4Xがオフにされ、第二のローサイド維持スイッチ素子Q2Xがオンにされる。それにより、維持電極Xの電位が接地電位にクランプされる。

走査電極Yの電位上昇に伴って第一の回収コンデンサCからパネル容量Cpへ供給される電力は、走査電極Yの電位降下に伴ってパネル容量Cpから第一の回収コンデンサCへ回収される。同様に、維持電極Xの電位上昇に伴って第二の回収コンデンサCXからパネル容量Cpへ供給される電力は、維持電極Xの電位降下に伴ってパネル容量Cpから第二の回収コンデンサCXへ回収される。こうして、放電維持パルス電圧の立ち上がりと立ち下がりとではＰＤＰ20のパネル容量CpとインダクタL又はLYとが共振し、パネル容量Cpと回収コンデンサC又はCXとの間で電力が効率良く交換される。すなわち、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
尚、電力回収部4、4Xが図3（B）の構成を有する場合でも、上記のスイッチング動作は全く同様である。特に、二つのインダクタL1、L2の端点41、42が節点J1、J2、J3のいずれに接続されていても、スイッチング動作は共通で良い。

本発明の実施形態１によるＰＤＰ駆動装置10では上記の通り、放電維持パルス伝達路（第一の放電維持パルス発生部3Aの出力端子J1〜ローサイド走査スイッチ素子SC2のアノード）の電位が初期化期間とアドレス期間との両方にわたり、放電維持パルス電圧の変動範囲（接地電位以上、電源部Esの電位Vs以下）内に維持される。従って、従来の駆動装置（図24参照）とは異なり、分離スイッチ素子が設置されなくても、初期化パルス電圧が放電維持パルス電圧の上限Vs又は下限（≒0）にクランプされることなく、所定の上限Vr又は下限−Vnまで確実に達する。
こうして、本発明の実施形態１によるＰＤＰ駆動装置10では分離スイッチ素子による導通損失が削減される。それ故、従来の駆動装置より消費電力が低い。更に、分離スイッチ素子の除去により小型化が容易である。その上、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態１によるＰＤＰ駆動装置10はプラズマディスプレイの更なる高画質化にも有利である。

本発明の実施形態１による上記の初期化パルス発生部2Aでは第二の定電圧源E2の負極が第一の定電圧源E1の正極に接続される。その他に、第二の定電圧源E2の負極が接地され、第一の定電圧源E1から分離されても良い。
その場合、第二の定電圧源E2の電圧V2は、上記の例での値より電源部Esの出力電圧Vsだけ高い値、すなわち初期化パルス電圧の上限Vrに設定される。
更に、初期化パルス電圧の上限Vrが電源部Esの出力電圧Vsと第一の定電圧源E1の電圧V1との和Vs＋V1より低いとき（V2＝Vr＜Vs＋V1）、第一の定電圧源E1の正極がハイサイド補助スイッチ素子SA1のカソードに直結しても良い。それにより、第一のバイパススイッチ素子QB1が除去され得るので、部品点数が低減できる。
その上、二つの走査スイッチ素子SC1、SC2の耐圧が第一の定電圧源E1の電圧V1程度で良いので、それらの導通損失とサイズとが低減できる。

《実施形態２》
本発明の実施形態２によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態２による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態２による走査電極駆動部11では、初期化パルス発生部2Bが実施形態１による初期化パルス発生部2A（図2参照）とは異なり、負電圧源Enと第二のバイパススイッチ素子QB2とを含む（図5、6参照）。更に、第一の分離スイッチ素子QS1が設置される。その他の構成要素は実施形態１による構成要素と同様である。図5、6では、それら同様な構成要素に対し、図2に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については、本発明の実施形態１の説明を援用する。

負電圧源Enは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、出力端子を一定の負電位−Vnに維持する。
第二のバイパススイッチ素子QB2と第一の分離スイッチ素子QS1とは好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
第一の分離スイッチ素子QS1は更に好ましくはワイドバンドギャップ半導体スイッチ素子である。第一の分離スイッチ素子QS1には大きな電流容量が要求されるので、第一の分離スイッチ素子QS1は例えば複数のスイッチ素子の並列接続であっても良い。
ローサイドランプ波形発生部QR2の電流容量が十分に大きいとき、第二のバイパススイッチ素子QB2は設置されなくても良い。

負電圧源Enはローサイドランプ波形発生部QR2のアノードと第二のバイパススイッチ素子QB2のアノードとに接続される。第二のバイパススイッチ素子QB2のカソードはローサイド走査スイッチ素子SC2のアノードに接続される。ローサイドランプ波形発生部QR2又は第二のバイパススイッチ素子QB2がオンにされるとき、ローサイド走査スイッチ素子SC2のアノードに対し、負電圧−Vnが印加される。

第一の分離スイッチ素子QS1の接続は次の二通りの態様が可能である。
第一の態様では、第一の分離スイッチ素子QS1のカソードが第一の放電維持パルス発生部3Aの出力端子J1に接続され、アノードがローサイド走査スイッチ素子SC2のアノードに接続される（図5参照）。
第二の態様では、第一の分離スイッチ素子QS1のカソードが第一のローサイド維持スイッチ素子Q2のカソードに接続され、アノードが第一のハイサイド維持スイッチ素子Q1のアノードに接続される（図6参照）。第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との間の接続点J1が第一の放電維持パルス発生部3Bの出力端子であり、ローサイド走査スイッチ素子SC2のアノードに接続される。
第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2とは逆に接続されても良い。すなわち、第一の分離スイッチ素子QS1のカソードが接地され、アノードが第一のローサイド維持スイッチ素子Q2のアノードに接続されても良い。
上記二種類の接続のいずれでも、接地端子から第一のローサイド維持スイッチ素子Q2と放電維持パルス伝達路J1−SC2とを通ってローサイド走査スイッチ素子SC2のアノードへ向かう電流を、第一の分離スイッチ素子QS1は遮断できる。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図5、6では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。

図5では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Aの出力端子J1に直結する配線；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；又は、第一の分離スイッチ素子QS1のアノードに直結する配線（例えば節点J4）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

図6では、インダクタL1、L2の他端41、42が例えば、放電維持パルス伝達路J1−SC2上の節点J1；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；又は、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2との間の配線（節点J5）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

但し、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2とが図6に示される極性とは逆の極性で接続される場合、両スイッチ素子間の節点J5には第一の電力回収部4は接続されない。放電維持期間のうち、二つの維持スイッチ素子Q1、Q2のいずれもがオフ状態に維持される期間（デッドタイム）に、第一の電力回収部4は走査電極Yに接続されるべきだからである（図4参照）。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図7参照）。図7では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、Q5、QR1、QB1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11に含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、ハイサイド補助スイッチ素子SA1はオン状態に維持され、第二のバイパススイッチ素子QB2とローサイド補助スイッチ素子SA2とはオフ状態に維持される。

＜モードI＞
第一のローサイド維持スイッチ素子Q2、第一の分離スイッチ素子QS1、第一のバイパススイッチ素子QB1、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとが接地電位に維持される。

＜モードII＞
第一のローサイド維持スイッチ素子Q2とローサイド走査スイッチ素子SC2とがオフにされ、初期化スイッチ部Q5とハイサイド走査スイッチ素子SC1とがオンにされる。それにより、走査電極Yの電位が、正電圧源Etの電位Vtより第一の定電圧源E1の電圧V1だけ高い電位、すなわち電源部Esの電位Vsまで上昇する：Vt＋V1＝Vs。
放電維持パルス伝達路J1−SC2、特にローサイド走査スイッチ素子SC2のアノードは正電圧源Etの電位Vtに維持される。その電位Vtは電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い。従って、モードIIでは、第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との少なくともいずれかがオフ状態に維持されれば良い。

＜モードIII＞
第一のバイパススイッチ素子QB1がオフにされ、ハイサイドランプ波形発生部QR1がオンにされる。それにより、走査電極Yの電位が一定の速度で第二の定電圧源E2の電圧V2だけ上昇し、初期化パルス電圧の上限Vr＝Vs＋V2に達する。すなわち、初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
放電維持パルス伝達路J1−SC2は二つの定電圧源E1、E2を通し、ハイサイド初期化パルス伝達路QR1−SA1−SC1に接続される。従って、放電維持パルス伝達路J1−SC2、特にローサイド走査スイッチ素子SC2のアノードは正電圧源Etの電位Vtに維持される。その電位Vtは電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い。それ故、モードIIIではモードIIと同様に、第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との少なくともいずれかがオフ状態に維持されれば良い。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

モードII、IIIでは上記の通り、電源部Esの電位Vsに代え、正電圧源Etと第一の定電圧源E1との電圧の和Vt＋V1＝Vsが利用される。その他に、正電圧源Etと初期化スイッチ部Q5との直列接続が省略されても良い。そのとき、第一の定電圧源E1と第二の定電圧源E2との電圧の和V1＋V2が、初期化パルス電圧の上限Vr、又はそれより電源部Esの出力電圧Vsだけ低い値Vr−Vsのいずれかに設定される。更に、第一の分離スイッチ素子QS1がオン状態に維持される。
二つの維持スイッチ素子Q1、Q2のオンオフ状態により、モードIIでは走査電極Yが、接地電位又は電源部Esの電位Vsのいずれかより第一の定電圧源E1の電圧V1だけ高い電位に維持される。モードIIIでは走査電極Yの電位が、モードIIでの電位から初期化パルス電圧の上限Vrまで上昇する。放電維持パルス伝達路J1−SC2はモードII、IIIを通して、接地電位又は電源部Esの電位Vsのいずれかに維持される。

上記の例では、正電圧源Etと第一の定電圧源E1との電圧の和Vt＋V1が電源部Esの電位Vsに等しく設定される：Vt＋V1＝Vs。その他に、それらの電圧の和Vt＋V1が電源部Esの電位Vsより高く設定されても良い：Vt＋V1＞Vs。
その場合、モードIIIの開始時点で走査電極Yの電位が上記の値Vsより高いので、初期化パルス電圧が上限Vrに達するまでに要する時間、すなわち、モードIIIの時間が短縮される。従って、初期化時間全体が短縮される。

＜モードIV＞
初期化スイッチ部Q5、ハイサイドランプ波形発生部QR1、及びハイサイド走査スイッチ素子SC1がオフにされ、第一のハイサイド維持スイッチ素子Q1、第一の分離スイッチ素子QS1、第一のバイパススイッチ素子QB1、及びローサイド走査スイッチ素子SC2がオンにされる。但し、図6では、第一の分離スイッチ素子QS1はオンにされなくても良い。
それにより、走査電極Yの電位が電源部Esの電位Vsまで降下する。一方、放電維持パルス伝達路J1−SC2は電源部Esの電位Vsに維持される。

＜モードV＞
走査電極駆動部11では、モードIVの状態が維持されるので、放電維持パルス伝達路J1−SC2と走査電極Yとは共に、電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、第二のハイサイド維持スイッチ素子Q1Xがオンにされる（図2参照）。それにより、維持電極Xの電位が電源部Esの電位Vsまで上昇する。
こうして、走査電極Yと維持電極Xとが同電位Vsに維持される。

＜モードVI＞
第一のハイサイド維持スイッチ素子Q1と第一の分離スイッチ素子QS1とがオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、第一の分離スイッチ素子QS1のアノード側にある放電維持パルス伝達路と走査電極Yとの電位が共に一定の速度で、負電圧源Enの電位−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
ローサイド初期化パルス伝達路はローサイドランプ波形発生部QR2のカソードからローサイド走査スイッチ素子SC2のアノードに至る。放電維持パルス伝達路J1−SC2の一部はローサイド初期化パルス伝達路QR2−SC2と重複する。しかし、第一の分離スイッチ素子QS1がオフ状態に維持され、第一の放電維持パルス発生部3A（又は3B）の出力端子J1からローサイド走査スイッチ素子SC2へ向かう電流を遮断する。従って、第一の分離スイッチ素子QS1のアノード側、すなわちローサイド初期化パルス伝達路QR2−SC2の電位が負電位−Vnまで確実に降下し得る。すなわち、初期化パルス電圧は接地電位、すなわち放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xは電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは負であり、実施形態１での下限（＝接地電位≒0）より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

アドレス期間中、第一のバイパススイッチ素子QB1、第二のバイパススイッチ素子QB2、及びハイサイド補助スイッチ素子SA1がオン状態に維持され、第一の分離スイッチ素子QS1とローサイド補助スイッチ素子SA2とがオフ状態に維持される。従って、ハイサイド走査スイッチ素子SC1のカソードは、負電圧源Enの電位−Vnより第一の定電圧源E1の電圧V1だけ高い電位Vp＝V1−Vn（以下、走査パルス電圧の上限という）に維持される。一方、放電維持パルス伝達路J1−SC2のうち、第一の分離スイッチ素子QS1のアノード側（特にローサイド走査スイッチ素子SC2のアノード）が負電圧源Enの電位−Vn（以下、走査パルス電圧の下限という）に維持される。

アドレス期間の開始時、全ての走査電極Y1、Y2、Y3、…（図1参照）について、ハイサイド走査スイッチ素子SC1がオン状態に維持され、ローサイド走査スイッチ素子SC2がオフ状態に維持される。それにより、全ての走査電極Yが一様に走査パルス電圧の上限Vpに維持される。
走査電極駆動部11は続いて、走査電極Y1、Y2、Y3、…の各電位を順次、次のように変化させる（図6に示される走査パルス電圧SP参照）。走査電極の一つYが選択されるとき、その走査電極Yに接続されるハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。それにより、その走査電極Yの電位が走査パルス電圧の下限−Vnまで降下する。その走査電極Yの電位が所定時間、走査パルス電圧の下限−Vnに維持されるとき、その走査電極Yに接続されるローサイド走査スイッチ素子SC2がオフにされ、ハイサイド走査スイッチ素子SC1がオンにされる。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。
走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれに接続される走査スイッチ素子SC1、SC2の直列接続1Sについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極Y1、Y2、Y3、…のそれぞれに対して順次、印加される。

アドレス期間中、アドレス電極駆動部13は、外部から入力される映像信号に基づきアドレス電極の一つAを選択し、その選択されたアドレス電極Aの電位を所定時間、信号パルス電圧の上限Vbまで上昇させる。ここで、本発明の実施形態２による信号パルス電圧の上限Vbは本発明の実施形態１での上限Va（図4参照）より低くても良い。
例えば図7に示されるように、走査パルス電圧SPが走査電極の一つYに印加され、かつ信号パルス電圧Vbがアドレス電極の一つAに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

放電維持期間中、第一の分離スイッチ素子QS1、第一のバイパススイッチ素子QB1、ローサイド補助スイッチ素子SA2、及びローサイド走査スイッチ素子SC2がオン状態に維持される。残りのスイッチ素子、特に第二のバイパススイッチ素子QB2、ハイサイド補助スイッチ素子SA1、及びハイサイド走査スイッチ素子SC1がオフ状態に維持される。それにより、第一の放電維持パルス発生部3A（又は3B）は、放電維持パルス伝達路J1−SC2とローサイド走査スイッチ素子SC2とを通し、走査電極Yの電位を上下させる。そのとき、放電維持パルス伝達路J1−SC2の電位は放電維持パルス電圧の上限Vsと下限（接地電位）との間で推移する。
但し、図6では、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2との間の節点J5に第一の電力回収部4が接続されていない場合、第一の分離スイッチ素子QS1が第一のローサイド維持スイッチ素子Q2と同期して、オンオフしても良い。

放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し、実施形態１と同様に印加する（図4参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガス放電と壁電荷の蓄積とが反復されるので、蛍光体の発光が維持される。

放電維持期間中、ローサイド補助スイッチ素子SA2がオン状態に維持されるので、走査電極Yから第一の放電維持パルス発生部3Aの出力端子J1に向かう電流は、ローサイド走査スイッチ素子SC2だけでなく、ハイサイド走査スイッチ素子SC1のボディダイオードをも通り得る。それにより、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

本発明の実施形態２によるＰＤＰ駆動装置では上記の通り、放電維持パルス伝達路J1−SC2の電位が初期化期間とアドレス期間との両方にわたり放電維持パルス電圧の上限Vs以下に維持されるので、出力端子J1を通り第一の放電維持パルス発生部3A（又は3B）に流れ込む電流が実質上存在しない。従って、従来の駆動装置（図26参照）とは異なり、その電流を遮断するための分離スイッチ素子が設置されなくても、初期化パルス電圧が放電維持パルス電圧の上限にクランプされることなく、上限Vrまで確実に達する。
こうして、分離スイッチ素子数が削減されるので、本発明の実施形態２によるＰＤＰ駆動装置では分離スイッチ素子による導通損失が低い。それ故、従来の駆動装置より消費電力が低い。更に、分離スイッチ素子数の削減により小型化が容易である。その上、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態２によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

《実施形態３》
本発明の実施形態３によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態３による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態３による走査電極駆動部11では、走査パルス発生部1Bが実施形態１、２による走査パルス発生部1A（図2、5、6参照）とは異なり、第一のバイパススイッチ素子QB1を含まない（図8〜11参照）。すなわち、第一の定電圧源E1の正極がハイサイド補助スイッチ素子SA1のカソードに直結する。
初期化パルス発生部2Cは実施形態２による初期化パルス発生部2B（図5参照）の構成要素とは異なり、正電圧源Er、初期化スイッチ素子Q6、及び保護ダイオードDpを含む（図8〜11参照）。
更に、実施形態２による走査電極駆動部11（図5、6参照）とは異なり、第一の分離スイッチ素子QS1に加え、第二の分離スイッチ素子QS2が設置される。
その他の構成要素は実施形態１又は２による構成要素と同様である。図8〜11では、それら同様な構成要素に対し、図2、5、6に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については、本発明の実施形態１又は２の説明を援用する。

正電圧源Erは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、出力端子の電位を初期化パルス電圧の上限Vrに維持する。
初期化スイッチ素子Q6と第二の分離スイッチ素子QS2とは好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
第二の分離スイッチ素子QS2は更に好ましくはワイドバンドギャップ半導体スイッチ素子である。第二の分離スイッチ素子QS2には大きな電流容量が要求されるので、第二の分離スイッチ素子QS2は例えば複数のスイッチ素子の並列接続であっても良い。

正電圧源Erはハイサイドランプ波形発生部QR1のカソードに接続される。ハイサイドランプ波形発生部QR1のアノードからハイサイド補助スイッチ素子SA1を通ってハイサイド走査スイッチ素子SC1のカソードに至る経路がハイサイド初期化パルス伝達路として利用される。
ハイサイドランプ波形発生部QR1がオンにされるとき、正電圧源Erからハイサイドランプ波形発生部QR1とハイサイド補助スイッチ素子SA1とを通してハイサイド走査スイッチ素子SC1のカソードに対して高電圧が印加される。その印加電圧は一定速度で初期化パルス電圧の上限Vrまで上昇する。

保護ダイオードDpのアノードは電源部Esに接続され、カソードは初期化スイッチ素子Q6のカソードに接続される。初期化スイッチ素子Q6のアノードはハイサイド補助スイッチ素子SA1のカソードに接続される。
初期化スイッチ素子Q6のオン期間中、ハイサイド補助スイッチ素子SA1のカソードの電位は電源部Esの電位Vs以上に維持される。

二つの分離スイッチ素子QS1、QS2の接続は次の四通りの態様が可能である。
第一の態様では、二つの分離スイッチ素子QS1、QS2が直列に接続される（図8参照）。すなわち、二つの分離スイッチ素子QS1、QS2のカソード同士、又はアノード同士が直結する。その直列接続の一端は第一の放電維持パルス発生部3Aの出力端子J1に接続され、他端はローサイド走査スイッチ素子SC2のアノードに接続される。
第二の態様では、第一の分離スイッチ素子QS1のカソードが第一のローサイド維持スイッチ素子Q2のカソードに接続され、アノードが第一のハイサイド維持スイッチ素子Q1のアノードに接続される（図9参照）。
第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2とは逆に接続されても良い。すなわち、第二の分離スイッチ素子QS2のアノードは、第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との間の接続点（第一の放電維持パルス発生部3Bの出力端子）J1に接続され、カソードはローサイド走査スイッチ素子SC2のアノードに接続される。

第三の態様では、第二の分離スイッチ素子QS2のアノードが第一のハイサイド維持スイッチ素子Q1のアノードに接続され、カソードが第一のローサイド維持スイッチ素子Q2のカソードに接続される（図10参照）。
第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1とは逆に接続されても良い。すなわち、第二の分離スイッチ素子QS2のアノードが電源部Esに接続され、カソードが第一のハイサイド維持スイッチ素子Q1のカソードに接続されても良い。
第一の分離スイッチ素子QS1のカソードは第二の分離スイッチ素子QS2と第一のローサイド維持スイッチ素子Q2との間の接続点（第一の放電維持パルス発生部3Cの出力端子）J1に接続され、アノードはローサイド走査スイッチ素子SC2のアノードに接続される。

第四の態様では、第一の分離スイッチ素子QS1のカソードが第一のローサイド維持スイッチ素子Q2のカソードに接続され、アノードが第一の放電維持パルス発生部3Dの出力端子J1に接続される（図11参照）。第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2とは逆に接続されても良い。
第二の分離スイッチ素子QS2のアノードは第一のハイサイド維持スイッチ素子Q1のアノードに接続され、カソードは第一の放電維持パルス発生部3Dの出力端子J1に接続される。第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1とは逆に接続されても良い。
第一の放電維持パルス発生部3Dの出力端子J1はローサイド走査スイッチ素子SC2のアノードに直結する。

上記四種類の接続のいずれでも、接地端子から第一のローサイド維持スイッチ素子Q2と放電維持パルス伝達路J1−SC2とを通ってローサイド走査スイッチ素子SC2のアノードへ向かう電流を、第一の分離スイッチ素子QS1は遮断できる。
同様に、電源部Esから第一のハイサイド維持スイッチ素子Q1と放電維持パルス伝達路J1−SC2とを通ってローサイド走査スイッチ素子SC2のアノードへ向かう電流を、第二の分離スイッチ素子QS2は遮断できる。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図8〜11では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。

図8では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Aの出力端子J1に直結する配線；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；ローサイド走査スイッチ素子SC2のアノードに直結する配線（例えば節点J4）；又は、二つの分離スイッチ素子QS1、QS2間の節点J6；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

図9では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Bの出力端子J1に直結する配線；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；ローサイド走査スイッチ素子SC2のアノードに直結する配線（例えば節点J4）；又は、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2との間の節点J5；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

図10では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Cの出力端子J1に直結する配線；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；ローサイド走査スイッチ素子SC2のアノードに直結する配線（例えば節点J4）；又は、第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1との間の節点J7；のいずれか一つに接続され、いずれか二つに別々に接続される。

図11では、インダクタL1、L2の他端41、42が例えば、放電維持パルス伝達路J1−SC2（例えば第一の放電維持パルス発生部3Dの出力端子J1）；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J3）；第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2との間の節点J5；又は、第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1との間の節点J7；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

但し、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2とが図9、11に示される極性とは逆の極性で接続される場合、両スイッチ素子間の節点J5には第一の電力回収部4は接続されない。
同様に、第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1とが図8、10に示される極性とは逆の極性で接続される場合、両スイッチ素子間の節点J7には第一の電力回収部4は接続されない。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図12参照）。図12では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11に含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、ハイサイド補助スイッチ素子SA1はオン状態に維持され、第二のバイパススイッチ素子QB2とローサイド補助スイッチ素子SA2とはオフ状態に維持される。

＜モードI＞
第一のローサイド維持スイッチ素子Q2、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとが接地電位に維持される。但し、図10、11では、第二の分離スイッチ素子QS2はオンにされなくても良い。

＜モードII＞
第一のローサイド維持スイッチ素子Q2、二つの分離スイッチ素子QS1、QS2、及びローサイド走査スイッチ素子SC2がオフにされ、初期化スイッチ素子Q6とハイサイド走査スイッチ素子SC1とがオンにされる。それにより、走査電極Yの電位が電源部Esの電位Vsまで上昇する。
放電維持パルス伝達路J1−SC2のうち、ローサイド走査スイッチ素子SC2のアノードに直結する部分は、電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い電位に維持される。従って、図8、10では、第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との少なくともいずれかがオフ状態に維持されれば良い。

＜モードIII＞
初期化スイッチ素子Q6がオフにされ、ハイサイドランプ波形発生部QR1がオンにされるので、走査電極Yの電位が一定の速度で上昇し、正電圧源Erの電位（初期化パルス電圧の上限）Vrに達する。すなわち、初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

放電維持パルス伝達路J1−SC2は第一の定電圧源E1を通し、ハイサイド初期化パルス伝達路QR1−SA1−SC1に接続される。従って、放電維持パルス伝達路J1−SC2のうち、ローサイド走査スイッチ素子SC2のアノードに直結する部分の電位は、ハイサイド初期化パルス伝達路QR1−SA1−SC1の電位より第一の定電圧源E1の電圧V1だけ低く維持される。
初期化パルス電圧の上限Vrと第一の定電圧源E1の電圧V1との差Vr−V1が電源部Esの電位すなわち放電維持パルス電圧の上限Vsより低い（Vr−V1＜Vs）とき、放電維持パルス伝達路J1−SC2の電位は放電維持パルス電圧の上限Vs以下に維持される。従って、初期化パルス電圧が放電維持パルス電圧の上限Vsでクランプされないので、第二の分離スイッチ素子QS2が設置されなくても良い。それにより、分離スイッチ素子数が削減される。
更に、図8、10では、第一の分離スイッチ素子QS1と第一のハイサイド維持スイッチ素子Q1との少なくともいずれかがオフ状態に維持されれば良い。

初期化パルス電圧の上限Vrと第一の定電圧源E1の電圧V1との差Vr−V1が電源部Esの電位すなわち放電維持パルス電圧の上限Vsより高い（Vr−V1＞Vs）とき、放電維持パルス伝達路J1−SC2のうち、ローサイド走査スイッチ素子SC2のアノードに直結する部分の電位が放電維持パルス電圧の上限Vsを超える。しかし、第二の分離スイッチ素子QS2がオフ状態に維持され、放電維持パルス伝達路J1−SC2から第一の放電維持パルス発生部3A（3B、3C、又は3D）の出力端子J1に流れ込む電流を遮断する。従って、初期化パルス電圧は放電維持パルス電圧の上限Vsにクランプされることなく、上限Vrまで確実に達する。
そのとき、第二の分離スイッチ素子QS2の両端電圧は、初期化パルス電圧の上限Vrと第一の定電圧源E1の電圧V1との差Vr−V1以下に維持される。すなわち、第二の分離スイッチ素子QS2の耐圧は従来の分離スイッチ素子の耐圧（初期化パルス電圧の上限Vr程度）より十分に低い。

＜モードIV＞
ハイサイドランプ波形発生部QR1とハイサイド走査スイッチ素子SC1とがオフにされ、第一のハイサイド維持スイッチ素子Q1、二つの分離スイッチ素子QS1、QS2、及びローサイド走査スイッチ素子SC2がオンにされる。但し、図9、11では、第一の分離スイッチ素子QS1はオンにされなくても良い。
それにより、走査電極Yの電位が電源部Esの電位Vsまで降下する。一方、放電維持パルス伝達路J1−SC2は電源部Esの電位Vsに維持される。

＜モードV＞
走査電極駆動部11では、モードIVの状態が維持されるので、放電維持パルス伝達路J1−SC2と走査電極Yとは共に、電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、第二のハイサイド維持スイッチ素子Q1Xがオンにされる（図2参照）。それにより、維持電極Xの電位が電源部Esの電位Vsまで上昇する。
こうして、走査電極Yと維持電極Xとが同電位Vsに維持される。

＜モードVI＞
第一のハイサイド維持スイッチ素子Q1と二つの分離スイッチ素子QS1、QS2とがオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、放電維持パルス伝達路J1−SC2のうち、ローサイド走査スイッチ素子SC2のアノードに直結する部分の電位と走査電極Yとの電位が共に一定の速度で負電圧源Enの電位−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
ローサイド初期化パルス伝達路はローサイドランプ波形発生部QR2のカソードからローサイド走査スイッチ素子SC2のアノードに至る。放電維持パルス伝達路J1−SC2の一部はローサイド初期化パルス伝達路QR2−SC2と重複する。しかし、第一の分離スイッチ素子QS1がオフ状態に維持され、第一の放電維持パルス発生部3A（3B、3C、又は3D）の出力端子J1からローサイド走査スイッチ素子SC2へ向かう電流を遮断する。従って、放電維持パルス伝達路J1−SC2のうち、ローサイド走査スイッチ素子SC2のアノードに直結する部分の電位が負電位−Vnまで降下し得る。すなわち、初期化パルス電圧は接地電位、すなわち放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xの電位は電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは接地電位より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

アドレス期間と放電維持期間とでは、走査電極駆動部11は実施形態２による走査電極駆動部11と全く同様に動作する。従って、その詳細については、実施形態２の説明を援用する。
但し、図9、11では、第一の分離スイッチ素子QS1と第一のローサイド維持スイッチ素子Q2との間の節点J5に第一の電力回収部4が接続されていない場合、放電維持期間中、第一の分離スイッチ素子QS1が第一のローサイド維持スイッチ素子Q2と同期して、オンオフしても良い。同様に、図10、11では、第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1との間の節点J7に第一の電力回収部4が接続されていない場合、第二の分離スイッチ素子QS2が第一のハイサイド維持スイッチ素子Q1と同期して、オンオフしても良い。
更に、図9〜11では図8とは異なり、二つの分離スイッチ素子QS1、QS2の少なくとも一方に、ＰＤＰ20内でのガス放電に伴う電流が一方向にしか流れない。従って、その分離スイッチ素子は導通損失が低い。

放電維持期間中、ローサイド補助スイッチ素子SA2がオン状態に維持されるので、走査電極Yから第一の放電維持パルス発生部3A〜3Dの出力端子J1に向かう電流は、ローサイド走査スイッチ素子SC2だけでなく、ハイサイド走査スイッチ素子SC1のボディダイオードをも通り得る。それにより、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

本発明の実施形態３によるＰＤＰ駆動装置では上記の通り、第二の分離スイッチ素子QS2が除去され、又はその耐圧が十分に低い。従って、本発明の実施形態３によるＰＤＰ駆動装置では第二の分離スイッチ素子QS2による導通損失が低く、小型化が容易である。
第二の分離スイッチ素子QS2が除去可能な場合は更に、放電維持パルス伝達路上の寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態３によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

《実施形態４》
本発明の実施形態４によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態４による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態４による走査電極駆動部11では、初期化パルス発生部2C1が実施形態３による初期化パルス発生部2C（図8〜11参照）とは異なり、電源部Esに接続される初期化スイッチ素子Q6と保護ダイオードDpとから成る直列回路を含まない（図13参照）。
更に、ハイサイドランプ波形発生部QR1のアノードがハイサイド走査スイッチ素子SC1のカソードに直結する。
その上、初期化スイッチ駆動部DR2が、ハイサイドランプ波形発生部QR1をオン状態に維持する期間中、補助スイッチ駆動部DR1によるハイサイド補助スイッチ素子SA1のオンを、後述のように抑制する（図14、15参照）。
その他の構成要素、及びそれらの動作は、実施形態３による構成要素、及びそれらの動作と同様である。特に、二つの分離スイッチ素子QS1、QS2は図13に示される位置の他に、図9〜11と同様な位置に設置されても良い。図13〜15では、それら同様な構成要素に対して図8〜12に示される符号と同じ符号を付す。更に、それら同様な構成要素、及び動作の詳細については、本発明の実施形態３の説明を援用する。

補助スイッチ駆動部DR1は二つの補助スイッチ素子SA1、SA2に対し、同じ第一の制御信号CT1を送出する（図14参照）。第一の制御信号CT1は論理信号であり、好ましくは、Ｈレベルが送出先の補助スイッチ素子のオンを示し、Ｌレベルがオフを示す。第一の制御信号CT1は、ハイサイド補助スイッチ素子SA1に対してはバッファB1を通して元の極性で印加され、ローサイド補助スイッチ素子SA2に対しては第一のインバータB2により逆の極性で印加される。
補助スイッチ駆動部DR1は上記とは別に、二つの補助スイッチ素子SA1、SA2に対し、異なる二つの制御信号を送出しても良い。各制御信号は論理信号であり、好ましくは、Ｈレベルが送出先の補助スイッチ素子のオンを示し、Ｌレベルがオフを示す。この場合、二つの制御信号間では、極性が互いに逆に維持される。

初期化スイッチ駆動部DR2はハイサイドランプ波形発生部QR1に対し、第二の制御信号CT2を送出する（図14参照）。第二の制御信号CT2は論理信号であり、好ましくは、Ｈレベルがハイサイドランプ波形発生部のオンを示し、Ｌレベルがオフを示す。第二の制御信号CT2はハイサイドランプ波形発生部QR1に対しては元の極性で印加され、ハイサイド補助スイッチ素子SA1に対しては第二のインバータB3により逆の極性で印加される。

特に、バッファB1の出力端子と第二のインバータB3の出力端子との間の節点WではワイヤードＯＲ回路、すなわち負論理のＯＲ回路が構成される。従って、第二の制御信号CT2がＬレベルである間はハイサイド補助スイッチ素子SA1は第一の制御信号CT1に従ってオンオフし、第二の制御信号CT2がＨレベルである間はハイサイド補助スイッチ素子SA1は第一の制御信号CT1のレベルに関わらず、オフ状態に維持される。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が図15に示されるように変化する。図15では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。
実施形態４の動作は実施形態３の動作と、初期化期間のモードI〜IIIでのみ異なる。従って、以下、それらの期間での動作について説明し、その他の期間の動作については実施形態３の説明を援用する。

＜モードI＞
第一のローサイド維持スイッチ素子Q2、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、放電維持パルス伝達路J1−SC2と走査電極Yとが接地電位に維持される。但し、第二の分離スイッチ素子QS2は、図10、11に示される位置ではオンにされなくても良い。
一方、二つの制御信号CT1、CT2が共にＬレベルに維持されるので、ハイサイド補助スイッチ素子SA1とハイサイドランプ波形発生部QR1とがオフ状態に維持され、ローサイド補助スイッチ素子SA2がオン状態に維持される。
更に、ハイサイド走査スイッチ素子SC1がオフ状態に維持され、ローサイド走査スイッチ素子SC2がオン状態に維持される。

＜モードII＞
第一のローサイド維持スイッチ素子Q2がオフにされ、第一のハイサイド維持スイッチ素子Q1がオンにされる。それにより、放電維持パルス伝達路J1−SC2の電位と走査電極Yの電位とが電源部Esの電位Vsまで上昇する。但し、第一の分離スイッチ素子QS1は、図9、11に示される位置ではオンにされなくても良い。

＜モードIII＞
第二の分離スイッチ素子QS2がオフにされる。ここで、第一のハイサイド維持スイッチ素子Q1と第一の分離スイッチ素子QS1とはオン状態とオフ状態とのいずれを維持しても良い。
一方、二つの制御信号CT1、CT2が共にＨレベルに切り換えられるので、ハイサイドランプ波形発生部QR1がオンにされ、二つの補助スイッチ素子SA1、SA2が共にオフにされる。
更に、ハイサイド走査スイッチ素子SC1がオンにされ、ローサイド走査スイッチ素子SC2がオフにされる。
こうして、初期化パルス電圧が第一の定電圧源E1の正極の電位、すなわち放電維持パルス電圧の上限Vsより第一の定電圧源E1の電圧V1だけ高い電位Vs＋V1にクランプされることなく、上限Vrまで確実に達する。

本発明の実施形態４による走査電極駆動部11では実施形態３による走査電極駆動部11とは異なり、ハイサイドランプ波形発生部QR1のアノードがハイサイド走査スイッチ素子SC1のカソードに直結し、第一の制御信号CT1の経路と第二の制御信号CT2の経路との間が第二のインバータB3とワイヤードＯＲ回路Wとで接続される（図13、14参照）。そのような比較的簡単な回路変更により、補助スイッチ駆動部DR1の構成を変更することなく、ハイサイドランプ波形発生部QR1のオン期間に二つの補助スイッチ素子SA1、SA2を共にオフ状態に維持できる（図15参照）。その結果、図13に示される通り、電源部Esに接続される初期化スイッチ素子Q6と保護ダイオードDpとから成る直列回路（図8〜11参照）が削減される。こうして、走査電極駆動部11の部品点数、及びサイズが低減する。
本発明の実施形態１、２による走査電極駆動部11についても同様に、バイパススイッチ素子QB1が削減され得る（図1、5参照）。

《実施形態５》
本発明の実施形態５によるプラズマディスプレイは、上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。

本発明の実施形態５による走査電極駆動部11は実施形態１〜３による走査電極駆動部11（図2、5、6、8〜11参照）と比べ、走査パルス発生部1Cと初期化パルス発生部2Dとの構成が異なる（図16参照）。更に、第二の分離スイッチ素子QS2を含む。その他の構成要素については実施形態１〜３による構成要素と同様である。
図16では、実施形態１〜３による構成要素と同様な構成要素に対し、図2、5、6、8〜11に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については、本発明の実施形態１〜３の説明を援用する。

走査パルス発生部1Cは、実施形態１、２による走査パルス発生部1A（図2、5、6参照）と実施形態３による走査パルス発生部1B（図8〜11参照）と同様に、二つの走査スイッチ素子SC1、SC2の直列接続1S、第一の定電圧源E1、及び二つの補助スイッチ素子SA1、SA2を含む。
但し、第一の定電圧源E1の電圧V1は負電圧源Enの出力電圧Vnより高い：V1＞Vn。
第一の定電圧源E1の正極はハイサイド走査スイッチ素子SC1のカソードとハイサイド補助スイッチ素子SA1のカソードとに接続される。ローサイド走査スイッチ素子SC2のアノードとハイサイド補助スイッチ素子SA1のアノードとはローサイド補助スイッチ素子SA2のカソードに接続される。ローサイド補助スイッチ素子SA2のアノードは第一の定電圧源E1の負極に接続される。

実施形態１〜３による走査パルス発生部1A、1Bと同様に、二つの補助スイッチ素子SA1、SA2は設置されなくても良い。その場合、ローサイド走査スイッチ素子SC2のアノードが第一の定電圧源E1の負極に直結し、ハイサイド走査スイッチ素子SC1のカソードには第一の定電圧源E1を通して接続される。
ローサイド補助スイッチ素子SA2は更に、図16に示される位置とは別に、第一の定電圧源E1の正極とハイサイド走査スイッチ素子SC1のカソードとの間に接続されても良い。その場合、第一の定電圧源E1の負極がローサイド走査スイッチ素子SC2のアノードに直結する。

初期化パルス発生部2Dは、負電圧源En、二つのランプ波形発生部QR1、QR2、及び第二のバイパススイッチ素子QB2に加え、保護ダイオードDn、第二の定電圧源E2、第三の定電圧源E3、第一の正電圧源Eu、及び二つの初期化スイッチ部Q5、Q7を含む。
保護ダイオードDnは負電圧源Enから第一の定電圧源E1へ向かう電流を阻止する。第一の定電圧源E1の正極が第二の分離スイッチ素子QS2と第一のローサイド維持スイッチ素子Q2とを通して接地されるとき、保護ダイオードDnは、負電圧源Enを通した第一の定電圧源E1の地絡を防止する。
第二の定電圧源E2では実施形態１、２による第二の定電圧源E2（図2、5、6参照）と同様に、出力電圧V2が初期化パルス電圧の上限Vrと放電維持パルス電圧の上限（＝電源部Esの電位）Vsとの間の差に等しい：V2＝Vr−Vs。
第三の定電圧源E3は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、正極の電位を負極の電位より一定の電圧V3だけ高く維持する。その電圧V3は第一の定電圧源E1の電圧V1に等しく、第二の定電圧源E2の電圧V2より低い：V3＝V1＜V2。
第一の正電圧源Euは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、出力端子を一定の電位Vuに維持する。その電位Vuは放電維持パルス電圧の上限Vsより低い：Vu＜Vs。

二つの初期化スイッチ部Q5、Q7はいずれも双方向スイッチであり、例えば、二つのスイッチ素子の直列接続を含む。それらのスイッチ素子は好ましくはＭＯＳＦＥＴである。その他に、ダイオードが並列に接続されたＩＧＢＴ又はバイポーラトランジスタであっても良い。各初期化スイッチ部では二つのスイッチ素子のアノード同士又はカソード同士が接続され、それらのスイッチ素子が互いに同期してオンオフする。
二つの初期化スイッチ部Q5、Q7は、二つのＩＧＢＴ又はバイポーラトランジスタの並列接続であっても良い。その場合、二つのトランジスタの一方のコレクタが他方のエミッタに接続される。

負電圧源Enは保護ダイオードDnのカソードに接続される。保護ダイオードDnのアノードは、ローサイドランプ波形発生部QR2のアノードと第二のバイパススイッチ素子QB2のアノードとに接続される。第二のバイパススイッチ素子QB2のカソードとローサイドランプ波形発生部QR2のカソードとはいずれも、ローサイド補助スイッチ素子SA2のアノードと第一の定電圧源E1の負極との両方に接続される。

第二の定電圧源E2の負極は第一の放電維持パルス発生部3Aの出力端子J1に接続され、正極はハイサイドランプ波形発生部QR1のカソードに接続される。ハイサイドランプ波形発生部QR1のアノードはハイサイド走査スイッチ素子SC1のカソードに接続される。
第三の定電圧源E3の負極は第一の放電維持パルス発生部3Aの出力端子J1に接続され、正極は第一の初期化スイッチ部Q5を通してハイサイド走査スイッチ素子SC1のカソードに接続される。
第二の分離スイッチ素子QS2のアノードは第一の放電維持パルス発生部3Aの出力端子J1に接続され、カソードはハイサイド走査スイッチ素子SC1のカソードに接続される。
第一の正電圧源Euは第二の初期化スイッチ部Q7を通して第二の分離スイッチ素子QS2のアノードに接続される。

本発明の実施形態５による走査電極駆動部11では実施形態１〜３による走査電極駆動部11とは異なり、第一の放電維持パルス発生部3Aの出力端子J1から第二の分離スイッチ素子QS2を通ってハイサイド走査スイッチ素子SC1のカソードに至る経路が放電維持パルス電圧伝達路として利用される。
一方、ハイサイドランプ波形発生部QR1のアノードからハイサイド走査スイッチ素子SC1のカソードまでの経路がハイサイド初期化パルス伝達路として利用される。更に、ローサイドランプ波形発生部QR2のカソードからローサイド補助スイッチ素子SA2を通ってローサイド走査スイッチ素子SC2のアノードに至る経路がローサイド初期化パルス伝達路として利用される。
第一の定電圧源E1は放電維持パルス伝達路J1−SC1の電位をローサイド初期化パルス伝達路QR2−SA2−SC2の電位より一定の電圧V1だけ高く維持する。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図16では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。
図16では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Aの出力端子J1に直結する配線；第二の分離スイッチ素子QS2のカソードに直結する配線（例えば節点J4）；ローサイド走査スイッチ素子SC2のアノードに直結する配線（例えば節点J8）；又は、第一の定電圧源E1の負極に直結する配線（例えば節点J9）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

本発明の実施形態５による維持電極駆動部12は実施形態１による維持電極駆動部12（図2参照）とは異なり、第二の放電維持パルス発生部3Xに加え、初期化／走査パルス発生部2Xと分離スイッチ部Q7Xとを含む（図16参照）。
その他の構成要素については実施形態１による構成要素と同様である。図16では、実施形態１による構成要素と同様な構成要素に対し、図2に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については本発明の実施形態１の説明を援用する。
特に第二の電力回収部4Xは本発明の実施形態１による第二の電力回収部4X（図2参照）と全く同じ回路構成を持つ。従って、図16では第二の電力回収部4Xの等価回路の図示を省略し、その等価回路の詳細については実施形態１の説明及び図2を援用する。

初期化／走査パルス発生部2Xは、第四の定電圧源Ec、第二の正電圧源Ed、ハイサイドスイッチ素子Q5X、及びローサイドスイッチ素子Q6Xを含む。
第四の定電圧源Ecは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、正極の電位を負極の電位より一定の電圧Vcだけ高く維持する。その電圧Vcは電源部Esの出力電圧Vsより低い：Vc＜Vs。
第二の正電圧源Edは、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部Esの出力電圧Vsに基づき、出力端子を一定の電位Vdに維持する。その電位Vdは電源部Esの出力電圧Vsと第四の定電圧源Ecの電圧Vcとのいずれよりも十分に低い：Vd≪Vs、Vc。
二つのスイッチ素子Q5X、Q6Xは好ましくはＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。更に好ましくは、ワイドバンドギャップ半導体スイッチ素子である。

分離スイッチ部Q7Xは双方向スイッチであり、例えば、二つのスイッチ素子の直列接続を含む。それらのスイッチ素子は好ましくはＭＯＳＦＥＴである。その他に、ダイオードが並列に接続されたＩＧＢＴ又はバイポーラトランジスタであっても良い。分離スイッチ部Q7Xでは二つのスイッチ素子のアノード同士又はカソード同士が接続され、それらのスイッチ素子が互いに同期してオンオフする。
分離スイッチ部Q7Xは、二つのＩＧＢＴ又はバイポーラトランジスタの並列接続であっても良い。その場合、二つのトランジスタの一方のコレクタが他方のエミッタに接続される。

第二の正電圧源Edはハイサイドスイッチ素子Q5Xのカソードに接続される。ハイサイドスイッチ素子Q5Xのアノードはローサイドスイッチ素子Q6Xのカソードに接続される。ローサイドスイッチ素子Q6Xのアノードは接地される。二つスイッチ素子Q5X、Q6X間の接続点J3Xは第四の定電圧源Ecの負極に接続される。第四の定電圧源Ecの正極は分離スイッチ部Q7Xを通してＰＤＰ20の維持電極Xに接続される。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図17参照）。図17では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q5、Q7、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2、並びに、維持電極駆動部12に含まれるスイッチ素子Q1X、Q2X、Q5X、Q6X、及びQ7Xの各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aの電位は接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに各スイッチ素子のオンオフ状態が切り換えられる。
但し、初期化期間中、走査電極駆動部11では、第二の初期化スイッチ部Q7、第二のバイパススイッチ素子QB2、ハイサイド補助スイッチ素子SA1がオフ状態に維持され、ローサイド補助スイッチ素子SA2がオン状態に維持される。維持電極駆動部12では、第二のハイサイド維持スイッチ素子Q1Xとハイサイドスイッチ素子Q5Xとがオフ状態に維持される。

＜モードI＞
走査電極駆動部11では、第一のローサイド維持スイッチ素子Q2、第二の分離スイッチ素子QS2、及びハイサイド走査スイッチ素子SC1がオンにされる。それにより、放電維持パルス伝達路J1−SC1と走査電極Yとが接地電位に維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオンにされる。それにより、維持電極Xが接地電位に維持される。

＜モードII＞
走査電極駆動部11では、第一のローサイド維持スイッチ素子Q2がオフにされ、第一のハイサイド維持スイッチ素子Q1がオンにされる。それにより、放電維持パルス伝達路J1−SC1と走査電極Yとの電位が電源部Esの電位Vsまで上昇する。
維持電極駆動部12では、モードIの状態が維持されるので、維持電極Xは接地電位に維持される。

＜モードIII＞
走査電極駆動部11では、第二の分離スイッチ素子QS2がオフにされ、ハイサイドランプ波形発生部QR1がオンにされる。それにより、ハイサイド初期化パルス伝達路QR1−SC1と走査電極Yとの電位が一定の速度で第二の定電圧源E2の電圧V2だけ上昇し、初期化パルス電圧の上限Vr＝Vs＋V2に達する。すなわち、初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
放電維持パルス伝達路J1−SC1の一部は、ハイサイド初期化パルス伝達路QR1−SC1と重複する。しかし、第二の分離スイッチ素子QS2がオフ状態に維持され、ハイサイド走査スイッチ素子SC1から第一の放電維持パルス発生部3Aの出力端子J1へ向かう電流を遮断する。従って、第二の分離スイッチ素子QS2のカソード側では放電維持パルス伝達路の電位が放電維持パルス電圧の上限Vsを確実に超え得る。すなわち、初期化パルス電圧は放電維持パルス電圧の上限Vsにクランプされることなく、初期化パルス電圧の上限Vrまで確実に達する。
そのとき、第二の分離スイッチ素子QS2の両端電圧は第二の定電圧源E2の電圧V2程度に維持される。すなわち、第二の分離スイッチ素子QS2の耐圧は従来の分離スイッチ素子の耐圧（初期化パルス電圧の上限Vr程度）より十分に低い。

維持電極駆動部12では、モードIIの状態が維持されるので、維持電極Xは接地電位に維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードIV＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1がオフにされ、第一の初期化スイッチ部Q5がオンにされる。それにより、ハイサイド初期化パルス伝達路QR1−SC1と走査電極Yとの電位が電源部Esの電位Vsより第三の定電圧源E3の電圧V3だけ高い電位Vtまで降下する：Vt＝Vs＋V3＜Vs＋V2＝Vr。ここで、第二の分離スイッチ素子QS2がオフ状態に維持されるので、第一の放電維持パルス発生部3Aの出力端子J1は電源部Esの電位Vsに維持される。
維持電極駆動部12では、モードIIIの状態が維持されるので、維持電極Xは接地電位に維持される。
従って、ＰＤＰ20の放電セルでは走査電極Yと維持電極Xとの間の電圧が降下するので、微弱な発光が止まる。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。すなわち、走査電極Yに対して電圧がローサイド走査スイッチ素子SC2を通して印加される。特に、第一と第三との定電圧源E1、E3間で電圧が相殺される（V1＝V3）ので、走査電極Yの電位が電源部Esの電位Vsまで降下する。
ハイサイド初期化パルス伝達路、特にハイサイド走査スイッチ素子SC1のカソードはモードIVでの電位Vt＝Vs＋V3に維持される。そのとき、第二の分離スイッチ素子QS2がオフ状態に維持されるので、第一の放電維持パルス発生部3Aの出力端子J1は電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、ローサイドスイッチ素子Q6X、及び分離スイッチ部Q7Xがオンにされる。それにより、維持電極Xの電位が第四の定電圧源Ecの電圧Vcだけ上昇する。
こうして、ＰＤＰ20の放電セルでは走査電極Yと維持電極Xとの間に電圧Vs−Vcが印加される。

モードIV〜Vでは走査電極Yの電位が初期化パルス電圧の上限Vrから二段階で降下する。その他に、モードIVが省略され、すなわち走査電極Yの電位が初期化パルス電圧の上限Vrから電源部Esの電位Vsまで一段階で降下しても良い。それにより、初期化時間が短縮される。
モードIVが省略される場合、第三の定電圧源E3と第一の初期化スイッチ部Q5との直列接続は省略されても良い。そのとき、モードVではハイサイドランプ波形発生部QR1がオン状態に維持され、走査電極Yが初期化パルス電圧の上限Vrより第一の定電圧源E1の電圧V1だけ低い電位Vr−V1に維持される。

＜モードVI＞
走査電極駆動部11では、第一のハイサイド維持スイッチ素子Q1と第一の初期化スイッチ部Q5とがオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、ローサイド初期化パルス伝達路QR2−SA2−SC2と走査電極Yとの電位が共に一定の速度で、負電圧源Enの電位（初期化パルス電圧の下限）−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
ここで、放電維持パルス伝達路J1−SC1のうち、第二の分離スイッチ素子QS2のカソードに直結する部分、すなわちハイサイド初期化パルス伝達路QR1−SC1の電位は、ローサイド初期化パルス伝達路QR2−SA2−SC2の電位より第一の定電圧源E1の電圧V1だけ高い。従って、モードVIでは、第二の分離スイッチ素子QS2のオンオフに関わらず、放電維持パルス伝達路J1−SC1全体が接地電位より高い電位に維持される。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極XはモードVでの電位Vcに維持される。
従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに降下する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは接地電位より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

モードVでは、第一と第三との定電圧源E1、E3間で電圧が相殺する：V1＝V3。従って、モードVとモードVIの開始時点とでは走査電極Yの電位が電源部Esの電位Vsと等しい。
その他に、第一の定電圧源E1の電圧V1が第三の定電圧源E3の電圧V3より高くても良い：V1＞V3。そのとき、モードVとモードVIの開始時点とでは、走査電極Yの電位が電源部Esの電位Vsより二つの定電圧源E1、E3間の電圧の差V1−V3だけ低い：Vs−(V1−V3)。それにより、モードVIの時間が短縮されるので、初期化時間全体が短縮される。

アドレス期間中、維持電極駆動部12では、ハイサイドスイッチ素子Q5Xと分離スイッチ部Q7Xとがオン状態に維持され、他のスイッチ素子Q1X、Q2X、及びQ6Xはオフ状態に維持される。それにより、維持電極Xが第二の正電圧源Edの電位Vdより第四の定電圧源Ecの電圧Vcだけ高い電位Vc＋Vdに維持される。

アドレス期間中、走査電極駆動部11では、第二のバイパススイッチ素子QB2とローサイド補助スイッチ素子SA2とがオン状態に維持される。ここで、第二の分離スイッチ素子QS2はオン／オフいずれの状態に維持されても良い。そのとき、ローサイド走査スイッチ素子SC2のアノードは負電圧源Enの電位−Vn（以下、走査パルス電圧の下限という）に維持される。一方、放電維持パルス伝達路J1−SC1のうち、第二の分離スイッチ素子QS2のカソード側（特にハイサイド走査スイッチ素子SC1のカソード）が、走査パルス電圧の下限−Vnより第一の定電圧源E1の電圧V1だけ高い電位Vp＝V1−Vn（以下、走査パルス電圧の上限という）に維持される。

アドレス期間中、走査電極駆動部11は実施形態２による走査電極駆動部11と同様に、走査電極Y1、Y2、Y3、…のそれぞれに接続される走査スイッチ素子SC1、SC2のオンオフ状態を順次切り換える。こうして、走査パルス電圧SPが走査電極Y1、Y2、Y3、…のそれぞれに対して順次、印加される。
アドレス電極駆動部13は実施形態２によるアドレス電極駆動部13と同様に、選択されたアドレス電極Aの電位を変化させる。
以上の結果、所定の放電セル表面に新たな壁電荷が蓄積される。

放電維持期間中、走査電極駆動部11では、第二の分離スイッチ素子QS2、ハイサイド補助スイッチ素子SA1、及びハイサイド走査スイッチ素子SC1がオン状態に維持され、ローサイド補助スイッチ素子SA2がオフ状態に維持される。それにより、第一の放電維持パルス発生部3Aの出力端子J1が、ハイサイド走査スイッチ素子SC1を通して走査電極Yに接続される。
走査電極駆動部11では更に、第一の放電維持パルス発生部3Aが二つの維持スイッチ素子Q1、Q2を交互にオンオフさせる。その結果、走査電極Yの電位が電源部Esの電位Vsと接地電位との間で推移する。そのとき、第一の放電維持パルス発生部3Aの出力端子J1から走査電極Yに向かう電流は、ハイサイド走査スイッチ素子SC1だけでなく、ローサイド走査スイッチ素子SC2のボディダイオードをも通り得る。それにより、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

維持電極駆動部12では、分離スイッチ部Q7Xがオフ状態に維持され、第二の放電維持パルス発生部3Xが二つの維持スイッチ素子Q1X、Q2Xを交互にオンオフさせる。その結果、維持電極Xの電位が電源部Esの電位Vsと接地電位との間で推移する。
走査電極駆動部11と維持電極駆動部12とは放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対して交互に印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは、ガス放電と壁電荷の蓄積とが反復されるので、蛍光体の発光が維持される。

上記の放電維持期間、アドレス期間、及び放電維持期間は例えばサブフィールドごとに反復される。
その他に、例えば次のモードVIIのように、初期化期間の上記のモードI〜Vでの初期化パルス電圧に代え、放電維持期間終了時での走査電極Yに対する放電維持パルス電圧が利用されても良い（図17に示されるモードVII参照）。

＜モードVII＞
放電維持期間終了時、走査電極Yに対して最後に印加される放電維持パルス電圧LPが立ち上がった状態で、次の初期化期間のモードVIIが開始される。ここで、最後の放電維持パルス電圧LPの幅は他の放電維持パルス電圧の幅より狭い。それにより、その放電維持期間に発光していた放電セルでは、モードVIIの開始時点で壁電荷が除去される。
走査電極駆動部11では、第一のハイサイド維持スイッチ素子Q1とハイサイド補助スイッチ素子SA1とがオフにされ、第二の初期化スイッチ部Q7とローサイド補助スイッチ素子SA2とがオンにされる。それにより、放電維持パルス伝達路J1−SC1と走査電極Yとの電位が第一の正電圧源Euの電位Vuまで降下する。その電位Vuは放電維持パルス電圧の上限Vsより低いので、放電維持パルス伝達路J1−SC1全体がその電位Vuに安定に維持される。

維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされ、ハイサイドスイッチ素子Q5Xと分離スイッチ部Q7Xとがオンにされる。それにより、維持電極Xの電位が第四の定電圧源Ecの電圧Vcだけ上昇する。
こうして、モードVIIではモードVと同様に、走査電極Yの電位Vuが維持電極Xの電位Vcより少し高く維持される。

モードVIIの後は上記のモードVIが実行され、走査電極Yの電位が一定の速度で、初期化パルス電圧の下限−Vn（＜0）まで降下する。一方、維持電極XがモードVIIでの電位Vc（＞0）に維持される。
従って、ＰＤＰ20の放電セルにはモードVIIでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
モードVIIとその直後のモードVIとでの放電セルの発光は、モードI〜VIでの発光より弱い。例えば一フィールド期間中、モードI〜VIによる初期化は先頭のサブフィールドでのみ行われ、残りのサブフィールドではモードVII〜VIによる初期化が行われても良い。そのとき、ＰＤＰ20による「黒」の発光レベルが低減するので、ＰＤＰ20のコントラストが向上する。

本発明の実施形態５によるＰＤＰ駆動装置では上記の通り、放電維持パルス伝達路J1−SC1の電位が初期化期間とアドレス期間との両方にわたり、接地電位、すなわち放電維持パルス電圧の下限以上に維持される。従って、第一の放電維持パルス発生部3Aの出力端子J1から流れ出す電流が実質上存在しない。それ故、その電流を遮断するための分離スイッチ素子が設置されなくても、初期化パルス電圧が放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。
こうして、分離スイッチ素子数が削減されるので、本発明の実施形態５によるＰＤＰ駆動装置では分離スイッチ素子による導通損失が低い。それ故、従来の駆動装置より消費電力が低い。更に、分離スイッチ素子数の削減により小型化が容易である。その上、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態５によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

本発明の実施形態５による上記の初期化パルス発生部2Dでは、第三の定電圧源E3と第一の初期化スイッチ部Q5との直列接続が、第一の放電維持パルス発生部3Aの出力端子J1とハイサイド走査スイッチ素子SC1のカソードとの間で、第二の分離スイッチ素子QS2と並列に接続される。
その他に、第三の定電圧源E3と第一の初期化スイッチ部Q5との直列接続が第二の分離スイッチ素子QS2のアノードと接地端子との間に接続されても良い（第三の定電圧源E3の負極が接地される）。その場合、第三の定電圧源E3の電圧V3と第二の定電圧源E2の電圧V2＝Vr−Vsとの和が上記のモードIVでの走査電極Yの電位Vtと等しいように、第三の定電圧源E3の電圧V3は設定される：V3＝Vt−V2＝Vt−(Vr−Vs)。初期化期間のモードIV、Vでは、第一のハイサイド維持スイッチ素子Q1がオフ状態に維持され、ハイサイドランプ波形発生部QR1がオン状態に維持される。それにより、ハイサイド走査スイッチ素子SC1のカソードは上記と同じ電位Vtに維持される。
更に、第一の正電圧源Euの出力電圧Vuが第三の定電圧源E3の電圧V3と等しくても良い場合、共通の定電圧源が第一の正電圧源Euと第三の定電圧源E3として兼用されても良い。それにより、定電圧源とそれに接続されるべき双方向スイッチとの数が削減できる。

上記の他に、第三の定電圧源E3と第一の初期化スイッチ部Q5との直列接続が第二の分離スイッチ素子QS2のカソードと接地端子との間に接続されても良い（第三の定電圧源E3の負極が接地される）。その場合、第三の定電圧源E3の電圧V3は上記のモードIVでの走査電極Yの電位Vtと等しく設定される：V3＝Vt。初期化期間のモードIV、Vでは、第一のハイサイド維持スイッチ素子Q1がオフ状態に維持されても、ハイサイド走査スイッチ素子SC1のカソードは上記と同じ電位Vtに維持される。

《実施形態６》
本発明の実施形態６によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態６による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態６による走査電極駆動部11では、実施形態１〜３、５による走査電極駆動部11とは異なり、第一の放電維持パルス発生部3Bの出力端子J1がハイサイド走査スイッチ素子SC1のカソードに直結する（図18参照）。
初期化パルス発生部2Eは、実施形態３による初期化パルス発生部2C（図8〜11参照）と同様な構成要素に加え、実施形態１、２による正電圧源Et（図2、5、6参照）と同様な第二の正電圧源Etと、実施形態５による保護ダイオードDn（図16参照）と同様な第二の保護ダイオードDnとを更に含む。
第一の放電維持パルス発生部3Bでは実施形態２による第二の接続態様（図6参照）と同様に、電源部Esと出力端子J1との間に第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1との直列接続が設置される。
その他の構成要素は実施形態１〜３、５による構成要素と同様である。図18ではそれら同様な構成要素に対し、図2、5、6、8〜11、16に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については本発明の実施形態１〜３、５の説明を援用する。

第一の正電圧源Erは出力端子の電位を初期化パルス電圧の上限Vrに維持する。
第一の正電圧源Erはハイサイドランプ波形発生部QR1のカソードに接続される。ハイサイドランプ波形発生部QR1のアノードはハイサイド走査スイッチ素子SC1のカソードに直結する。

第二の正電圧源Etは出力端子を一定の電位Vtに維持する。その電位Vtは好ましくは、電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ高い：Vt＝Vs＋V1。
第二の正電圧源Etは第一の保護ダイオードDpのアノードに接続される。第一の保護ダイオードDpのカソードは初期化スイッチ素子Q6のカソードに接続される。初期化スイッチ素子Q6のアノードはハイサイド走査スイッチ素子SC1のカソードに直結する。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図18では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。
図18では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Bの出力端子J1に直結する配線；第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2との間の節点J7；ローサイド走査スイッチ素子SC2のアノードに直結する配線（例えば節点J8）；又は、第一の定電圧源E1の負極に直結する配線（例えば節点J9）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。
但し、第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2とが図18に示される極性とは逆の極性で接続される場合、両スイッチ素子間の節点J7には第一の電力回収部4は接続されない。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図19参照）。図19では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11に含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、第二のバイパススイッチ素子QB2とハイサイド補助スイッチ素子SA1とはオフ状態に維持され、ローサイド補助スイッチ素子SA2はオン状態に維持される。

＜モードI＞
第一のローサイド維持スイッチ素子Q2とハイサイド走査スイッチ素子SC1とがオンにされるので、放電維持パルス伝達路J1−SC1と走査電極Yとが接地電位に維持される。第二の分離スイッチ素子QS2はオンにされなくても良い。
＜モードII＞
第一のローサイド維持スイッチ素子Q2がオフにされ、第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2とがオンにされる。それにより、放電維持パルス伝達路J1−SC1と走査電極Yとの電位が電源部Esの電位Vsまで上昇する。

＜モードIII＞
第二の分離スイッチ素子QS2がオフにされ、ハイサイドランプ波形発生部QR1がオンにされるので、放電維持パルス伝達路J1−SC1と走査電極Yとの電位が一定の速度で電源部Esの電位Vsから上昇し、第一の正電圧源Erの電位（初期化パルス電圧の上限）Vrに達する。すなわち初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
ここで、図18ではハイサイド維持スイッチ素子Q1がオンにされなくても良い。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

放電維持パルス伝達路J1−SC1はハイサイド初期化パルス伝達路QR1−SC1と重複する。しかし、第二の分離スイッチ素子QS2がオフ状態に維持されるので、放電維持パルス伝達路J1−SC1の電位が放電維持パルス電圧の上限Vsを確実に超え得る。すなわち、初期化パルス電圧が放電維持パルス電圧の上限Vsでクランプされることなく、上限Vrまで確実に達する。
そのとき、第二の分離スイッチ素子QS2の両端電圧は、初期化パルス電圧の上限Vrと電源部Esの電位Vsとの間の差Vr−Vs程度に維持される。すなわち、第二の分離スイッチ素子QS2の耐圧は従来の分離スイッチ素子の耐圧（初期化パルス電圧の上限Vr程度）より十分に低い。従って、第二の分離スイッチ素子QS2では導通損失が低い。

＜モードIV＞
ハイサイドランプ波形発生部QR1がオフにされ、初期化スイッチ素子Q6がオンにされるので、放電維持パルス伝達路J1−SC1と走査電極Yとの電位が第二の正電圧源Etの電位Vtまで降下する。
＜モードV＞
ハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。すなわち、走査電極Yに対して電圧がローサイド走査スイッチ素子SC2を通して印加される。第二の正電圧源Etの出力電圧Vtは第一の定電圧源E1を通して走査電極Yに対して印加されるので、走査電極Yの電位が電源部Esの電位Vsまで降下する：Vs＝Vt−V1。一方、放電維持パルス伝達路J1−SC1は第二の正電圧源Etの電位Vtに維持される。
こうして、ＰＤＰ20の放電セルでは走査電極Yと維持電極Xとが同電位Vsに維持される。

モードIV〜Vでは走査電極Yの電位が初期化パルス電圧の上限Vrから二段階で降下する。その他に、モードIVが省略され、すなわち走査電極Yの電位が初期化パルス電圧の上限Vrから電源部Esの電位Vsまで一段階で降下しても良い。それにより、初期化時間が短縮される。
モードIVが省略される場合、第二の正電圧源Et、第一の保護ダイオードDp、及び初期化スイッチ素子Q6は省略されても良い。そのとき、モードVではハイサイドランプ波形発生部QR1がオン状態に維持され、走査電極Yが初期化パルス電圧の上限Vrより第一の定電圧源E1の電圧V1だけ低い電位Vr−V1に維持される。

＜モードVI＞
初期化スイッチ素子Q6がオフにされ、ローサイドランプ波形発生部QR2がオンにされるので、ローサイド初期化パルス伝達路QR2−SA2−SC2と走査電極Yとの電位が一定の速度で負電圧源Enの電位−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
放電維持パルス伝達路J1−SC1の電位はローサイド初期化パルス伝達路QR2−SA2−SC2の電位より第一の定電圧源E1の電圧V1だけ高い。従って、モードVIでは、放電維持パルス伝達路J1−SC1全体が接地電位より高い電位に維持される。すなわち、初期化パルス電圧は接地電位（放電維持パルス電圧の下限）にクランプされることなく、下限−Vnまで確実に達する。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xの電位は電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは接地電位より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

アドレス期間と放電維持期間とでは、走査電極駆動部11は実施形態５による走査電極駆動部11と全く同様に動作する。従って、その詳細については、実施形態５の説明を援用する。
但し、第二の分離スイッチ素子QS2と第一のハイサイド維持スイッチ素子Q1との間の節点J7に第一の電力回収部4が接続されていない場合、放電維持期間中、第二の分離スイッチ素子QS2が第一のハイサイド維持スイッチ素子Q1と同期して、オンオフしても良い。
更に、放電維持期間中、第二の分離スイッチ素子QS2には、ＰＤＰ20内でのガス放電に伴う電流が一方向にしか流れない。従って、第二の分離スイッチ素子QS2は導通損失が低い。

放電維持期間中、ハイサイド補助スイッチ素子SA1がオン状態に維持されるので、第一の放電維持パルス発生部3Bの出力端子J1から走査電極Yに向かう電流は、ハイサイド走査スイッチ素子SC1だけでなく、ローサイド走査スイッチ素子SC2のボディダイオードをも通り得る。それにより、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

本発明の実施形態６によるＰＤＰ駆動装置では上記の通り、放電維持パルス伝達路J1−SC1の電位が初期化期間とアドレス期間との両方にわたり、接地電位、すなわち放電維持パルス電圧の下限以上に維持される。従って、第一の放電維持パルス発生部3Bの出力端子J1から流れ出す電流が実質上存在しない。それ故、その電流を遮断するための分離スイッチ素子が設置されなくても、初期化パルス電圧が放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。
こうして、分離スイッチ素子数が削減されるので、本発明の実施形態６によるＰＤＰ駆動装置では分離スイッチ素子による導通損失が低い。それ故、従来の駆動装置より消費電力が低い。更に、分離スイッチ素子数の削減により小型化が容易である。その上、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態６によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

《実施形態７》
本発明の実施形態７によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態７による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態７による走査電極駆動部11では、実施形態１〜６による走査電極駆動部11とは異なり、第一の放電維持パルス発生部3Eが二つの出力端子J11、J12を持つ（図20参照）。
第一のハイサイド維持スイッチ素子Q1のアノードがハイサイド出力端子J11と第二の分離スイッチ素子QS2とを通し、ハイサイド走査スイッチ素子SC1のカソードに接続される。すなわち、放電維持パルス電圧の上限Vsは、ハイサイド出力端子J11から第二の分離スイッチ素子QS2を通ってハイサイド走査スイッチ素子SC1に至る経路（以下、ハイサイド放電維持パルス伝達路という）を通し、走査電極Yに対して印加される。
第一のローサイド維持スイッチ素子Q2のカソードがローサイド出力端子J12と第一の分離スイッチ素子QS1とを通し、ローサイド走査スイッチ素子SC2のアノードに接続される。すなわち、放電維持パルス電圧の下限（＝接地電圧）は、ローサイド出力端子J12から第一の分離スイッチ素子QS1を通ってローサイド走査スイッチ素子SC2に至る経路（以下、ローサイド放電維持パルス伝達路という）を通し、走査電極Yに対して印加される。

第一のローサイド維持スイッチ素子Q2と第一の分離スイッチ素子QS1とは逆に接続されても良い。すなわち、第一の分離スイッチ素子QS1のカソードが接地され、アノードが第一のローサイド維持スイッチ素子Q2のアノードに接続され、第一のローサイド維持スイッチ素子Q2のカソードがローサイド出力端子J12に接続されても良い。

走査パルス発生部1Bは実施形態３による走査パルス発生部1B（図8〜11参照）と同様な構成を有する（図20参照）。特に、ハイサイド放電維持パルス伝達路J11−QS2−SC1の電位はローサイド放電維持パルス伝達路J12−QS1−SC2の電位より、第一の定電圧源E1の電圧V1だけ高く維持される。

初期化パルス発生部2Fは、第一の正電圧源Euと第二の初期化スイッチ部Q7との直列接続及び第二の保護ダイオードDnを含まない点を除き、実施形態５による初期化パルス発生部2D（図16参照）と同様な構成を有する（図20参照）。
初期化パルス発生部はその他に、実施形態６による初期化パルス発生部2E（図18参照）と同様な構成を有しても良い。その場合、第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2とは図20に示されている極性とは逆の極性で接続されても良い。すなわち、第二の分離スイッチ素子QS2のアノードが電源部Esに接続され、カソードが第一のハイサイド維持スイッチ素子Q1のカソードに接続され、第一のハイサイド維持スイッチ素子Q1のアノードがハイサイド出力端子J11に接続されても良い。

その他の構成要素は実施形態１〜３、５、６による構成要素と同様である。図20では、それら同様な構成要素に対し、図8〜11、図16に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については本発明の実施形態１〜３、５、６の説明を援用する。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図20では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。
図20では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Eの二つの出力端子J11、J12のそれぞれに直結する配線；ハイサイド走査スイッチ素子SC1のカソードに直結する配線（例えば節点J2）；第一の定電圧源E1の正極に直結する配線（例えば節点J3）；又は、第一の定電圧源E1の負極に直結する配線（例えば節点J4）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図21参照）。図21では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、Q5、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11に含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、第二のバイパススイッチ素子QB2はオフ状態に維持される。

＜モードI＞
第一のローサイド維持スイッチ素子Q2、第一の分離スイッチ素子QS1、及びローサイド走査スイッチ素子SC2がオンにされるので、ローサイド放電維持パルス伝達路J12−QS1−SC2と走査電極Yとが接地電位に維持される。一方、ハイサイド放電維持パルス伝達路J11−QS2−SC1の電位は接地電位より第一の定電圧源E1の電圧V1以上の電位に維持される。
＜モードII＞
第一のローサイド維持スイッチ素子Q2、第一の分離スイッチ素子QS1、及びローサイド走査スイッチ素子SC2がオフにされ、第一のハイサイド維持スイッチ素子Q1、第二の分離スイッチ素子QS2、及びハイサイド走査スイッチ素子SC1がオンにされる。それにより、ハイサイド放電維持パルス伝達路J11−QS2−SC1が電源部Esの電位Vsに維持されるので、走査電極Yの電位が電源部Esの電位Vsまで上昇する。
一方、ローサイド放電維持パルス伝達路J12−QS1−SC2は電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い電位Vs−V1に維持される。

＜モードIII＞
第二の分離スイッチ素子QS2がオフにされ、ハイサイドランプ波形発生部QR1がオンにされるので、ハイサイド初期化パルス伝達路QR1−SC1と走査電極Yとの電位が一定の速度で第二の定電圧源E2の電圧V2だけ上昇し、初期化パルス電圧の上限Vr＝Vs＋V2に達する。すなわち初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

ハイサイド放電維持パルス伝達路J11−QS2−SC1の一部QS2−SC1はハイサイド初期化パルス伝達路QR1−SC1と重複する。しかし、第二の分離スイッチ素子QS2がオフ状態に維持されるので、ハイサイド走査スイッチ素子SC1のカソードの電位が放電維持パルス電圧の上限Vsを確実に超え得る。すなわち、初期化パルス電圧が、放電維持パルス電圧の上限Vsでクランプされることなく、上限Vrまで確実に達する。
そのとき、第二の分離スイッチ素子QS2の両端電圧は第二の定電圧源E2の電圧V2＝Vr−Vs程度に維持される。すなわち、第二の分離スイッチ素子QS2の耐圧は従来の分離スイッチ素子の耐圧（初期化パルス電圧の上限Vr程度）より十分に低い。従って、第二の分離スイッチ素子QS2では導通損失が低い。
一方、ローサイド放電維持パルス伝達路J12−QS1−SC2の電位は、初期化パルス電圧の上限Vrより第一の定電圧源E1の電圧V1だけ低い電位Vr−V1まで上昇する。

＜モードIV＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1がオフにされ、第一の初期化スイッチ部Q5がオンにされる。それにより、ハイサイド初期化パルス伝達路QR1−SC1と走査電極Yとの電位が、電源部Esの電位Vsより第三の定電圧源E3の電圧V3だけ高い電位Vtまで降下する：Vt＝Vs＋V3＜Vs＋V2＝Vr。ここで、第二の分離スイッチ素子QS2がオフ状態に維持されるので、ハイサイド出力端子J11は電源部Esの電位Vsに維持される。
一方、ローサイド放電維持パルス伝達路J12−QS1−SC2の電位は、ハイサイド初期化パルス伝達路QR1−SC1の電位Vt＝Vs＋V3＝Vs＋V1より第一の定電圧源E1の電圧V1だけ低い電位、すなわち電源部Esの電位Vsまで降下する。
維持電極駆動部12では、モードIIIの状態が維持されるので、維持電極Xは接地電位に維持される。
従って、ＰＤＰ20の放電セルでは走査電極Yと維持電極Xとの間の電圧が降下するので、微弱な発光が止まる。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子SC1がオフにされ、ローサイド走査スイッチ素子SC2がオンにされる。すなわち、走査電極Yに対して電圧がローサイド走査スイッチ素子SC2を通して印加される。特に、第一と第三との定電圧源E1、E3間で電圧が相殺される（V1＝V3）ので、ローサイド放電維持パルス伝達路J12−QS1−SC2は電源部Esの電位Vsに維持される。従って、走査電極Yの電位が電源部Esの電位Vsまで降下する。
一方、ハイサイド初期化パルス伝達路QR1−SC1は、モードIVでの電位Vt＝Vs＋V3に維持される。しかし、第二の分離スイッチ素子QS2がオフ状態に維持されるので、ハイサイド出力端子J11は電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされる（図2参照）ので、維持電極Xの電位が電源部Esの電位Vsまで上昇する。
こうして、走査電極Yと維持電極Xとが同電位Vsに維持される。

モードIV〜Vでは走査電極Yの電位が初期化パルス電圧の上限Vrから二段階で降下する。その他に、モードIVが省略され、すなわち走査電極Yの電位が初期化パルス電圧の上限Vrから電源部Esの電位Vsまで一段階で降下しても良い。それにより、初期化時間が短縮される。
モードIVが省略される場合、第三の定電圧源E3と第一の初期化スイッチ部Q5との直列接続は省略されても良い。そのとき、モードVではハイサイドランプ波形発生部QR1がオン状態に維持され、走査電極Yが、初期化パルス電圧の上限Vrより第一の定電圧源E1の電圧V1だけ低い電位Vr−V1に維持される。

＜モードVI＞
走査電極駆動部11では、第一のハイサイド維持スイッチ素子Q1と第一の初期化スイッチ部Q5とがオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、ローサイド初期化パルス伝達路QR2−SC2と走査電極Yとの電位が共に一定の速度で、負電圧源Enの電位（初期化パルス電圧の下限）−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
ローサイド放電維持パルス伝達路J12−QR1−SC2の一部は、ローサイド初期化パルス伝達路QR2−SC2と重複する。しかし、第一の分離スイッチ素子QS1がオフ状態に維持され、ローサイド出力端子J12からローサイド走査スイッチ素子SC2へ向かう電流を遮断する。従って、第一の分離スイッチ素子QS1のアノード側ではローサイド初期化パルス伝達路QR2−SC2の電位が負電位−Vnまで確実に降下し得る。すなわち、初期化パルス電圧は接地電位、すなわち放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xの電位は電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは接地電位より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

モードVでは、第一と第三との定電圧源E1、E3間で電圧が相殺する：V1＝V3。従って、モードVとモードVIの開始時点とでは走査電極Yの電位が電源部Esの電位Vsと等しい。
その他に、第一の定電圧源E1の電圧V1が第三の定電圧源E3の電圧V3より高くても良い：V1＞V3。そのとき、モードVとモードVIの開始時点とでは、走査電極Yの電位が電源部Esの電位Vsより二つの定電圧源E1、E3間の電圧の差V1−V3だけ低い：Vs−(V1−V3)。それにより、モードVIの時間が短縮されるので、初期化時間全体が短縮される。

アドレス期間と放電維持期間とでは、走査電極駆動部11は実施形態４による走査電極駆動部11と全く同様に動作する。従って、その詳細については、実施形態４の説明を援用する。
放電維持期間では特に、各分離スイッチ素子QS1、QS2にはＰＤＰ20内でのガス放電に伴う電流が一方向にしか流れないので、二つの分離スイッチ素子QS1、QS2はいずれも導通損失が低い。

放電維持期間では、二つの分離スイッチ素子QS1、QS2が共に、オン状態に維持される。
その他に、第一の電力回収部4がローサイド出力端子J12に直結していない場合、第一の分離スイッチ素子QS1が第一のローサイド維持スイッチ素子Q2と同期してオンオフしても良い。
同様に、第一の電力回収部4がハイサイド出力端子J11に直結していない場合、第二の分離スイッチ素子QS2が第一のハイサイド維持スイッチ素子Q1と同期してオンオフしても良い。

図21では、放電維持期間中、ハイサイド補助スイッチ素子SA1とローサイド走査スイッチ素子SC2とがオフ状態に維持され、ローサイド補助スイッチ素子SA2とハイサイド走査スイッチ素子SC1とがオン状態に維持される。そのとき、第一の放電維持パルス発生部3Eのハイサイド出力端子J11から走査電極Yに向かう電流は、ハイサイド走査スイッチ素子SC1だけでなく、ローサイド走査スイッチ素子SC2のボディダイオードをも通り得る。
二つの走査スイッチ素子SC1、SC2のオンオフ状態が逆であっても良い。そのとき、走査電極Yから第一の放電維持パルス発生部3Eのローサイド出力端子J12に向かう電流は、ローサイド走査スイッチ素子SC2だけでなく、ハイサイド走査スイッチ素子SC1のボディダイオードをも通り得る。
いずれの場合でも、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

その他に、放電維持期間中、第一のハイサイド維持スイッチ素子Q1がオンにされるときはハイサイド走査スイッチ素子SC1がオンにされ、第一のローサイド維持スイッチ素子Q2がオンにされるときはローサイド走査スイッチ素子SC2がオンにされても良い。
但し、二つの維持スイッチ素子Q1、Q2が共にオフ状態に維持される期間（デッドタイム）では、二つの走査スイッチ素子SC1、SC2のいずれか一方がオン状態に維持される。その走査スイッチ素子を通し、第一の電力回収部4に含まれるインダクタ（図3参照）とＰＤＰ20のパネル容量Cpとの共振に伴う電流が流れる。

《実施形態８》
本発明の実施形態８によるプラズマディスプレイは上記の実施形態１によるプラズマディスプレイ（図1参照）と全く同様な構成を有する。従って、その構成の詳細については上記の実施形態１の説明及び図1を援用する。
本発明の実施形態８による維持電極駆動部（図示せず）は実施形態１による維持電極駆動部12（図2参照）と全く同様な構成を有する。従って、その構成の詳細については実施形態１の説明及び図2を援用する。

本発明の実施形態８による走査電極駆動部11は実施形態７による走査電極駆動部11（図20参照）と、走査パルス発生部1Bと第一の放電維持パルス発生部3Eとの構成で共通する（図22参照）。
しかし、実施形態８による走査電極駆動部11は実施形態７による走査電極駆動部11とは異なり、第一の分離スイッチ素子QS1を含まない。
更に、初期化パルス発生部2Eが実施形態６による初期化パルス発生部2E（図18参照）と同様な構成を持つ。但し、第一の保護ダイオードDpには第二の正電圧源Etに代え、電源部Es（又は電源部Esと同電位Vsの正電圧源）が接続される。
その上、第一の放電維持パルス発生部3Eの二つの出力端子J11、J12と二つの走査スイッチ素子SC1、SC2の直列接続1Sとの間の接続の極性が実施形態７による走査電極駆動部11での極性（図20参照）とは次のように逆である。

ハイサイド出力端子J11は第二の分離スイッチ素子QS2を通し、ローサイド走査スイッチ素子SC2のアノードに接続される。すなわち、放電維持パルス電圧の上限Vsは、ハイサイド出力端子J11から第二の分離スイッチ素子QS2を通ってローサイド走査スイッチ素子SC2に至る経路（以下、ハイサイド放電維持パルス伝達路という）を通し、走査電極Yに対して印加される。
ローサイド出力端子J12はハイサイド走査スイッチ素子SC1のカソードに直結する。すなわち、放電維持パルス電圧の下限（＝接地電圧）は、ローサイド出力端子J12からハイサイド走査スイッチ素子SC1に至る経路（以下、ローサイド放電維持パルス伝達路という）を通し、走査電極Yに対して印加される。
ハイサイド放電維持パルス伝達路J11−QS2−SC2の電位はローサイド放電維持パルス伝達路J12−SC1の電位より、第一の定電圧源E1の電圧V1だけ低く維持される。

第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2とは図22に示されている極性とは逆の極性で接続されても良い。すなわち、第二の分離スイッチ素子QS2のアノードが電源部Esに接続され、カソードが第一のハイサイド維持スイッチ素子Q1のカソードに接続され、第一のハイサイド維持スイッチ素子Q1のアノードがハイサイド出力端子J11に接続されても良い。

その他の構成要素は実施形態１〜７による構成要素と同様である。図22では、それら同様な構成要素に対し、図18、20に示される符号と同じ符号を付す。更に、それら同様な構成要素の詳細については本発明の実施形態１〜７の説明を援用する。

第一の電力回収部4は実施形態１による第一の電力回収部4（図2、3参照）と全く同じ回路構成を持つ。従って、図22では第一の電力回収部4の等価回路の図示を省略する。その等価回路の詳細については実施形態１の説明及び図2、3を援用する。
特に、図3（B）に示されるように第一の電力回収部4が二つのインダクタL1、L2を含むとき、それらの他端41、42は同じ節点に接続されても、異なる節点に接続されても良い。
図22では、インダクタL1、L2の他端41、42が例えば、第一の放電維持パルス発生部3Eの二つの出力端子J11、J12のそれぞれに直結する配線；第一の定電圧源E1の正極に直結する配線（例えば節点J2）；又は、第一の定電圧源E1の負極に直結する配線（例えば節点J4）；のいずれか一つに接続され、又はいずれか二つに別々に接続される。

初期化期間、アドレス期間、及び放電維持期間では、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aの電位が以下のように変化する（図23参照）。図23では、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間が斜線部で示される。

初期化期間では走査電極Yと維持電極Xとの電位が初期化パルス電圧の印加で変化する。一方、アドレス電極Aは接地電位（≒0）に維持される。
初期化パルス電圧の変化に応じ、初期化期間は次の六つのモードI〜VIに分けられる。各モードごとに、走査電極駆動部11に含まれるスイッチ素子のオンオフ状態が切り換えられる。但し、初期化期間中、第二のバイパススイッチ素子QB2とローサイド補助スイッチ素子SA2とはオフ状態に維持され、ハイサイド補助スイッチ素子SA1はオン状態に維持される。

＜モードI＞
第一のローサイド維持スイッチ素子Q2とハイサイド走査スイッチ素子SC1とがオンにされる。それにより、ローサイド放電維持パルス伝達路J12−SC1と走査電極Yとが接地電位に維持される。一方、ハイサイド放電維持パルス伝達路J11−QS2−SC2の電位は接地電位より第一の定電圧源E1の電圧V1以下の電位に維持される。
＜モードII＞
第一のローサイド維持スイッチ素子Q2がオフにされ、初期化スイッチ素子Q6がオンにされる。それにより、ローサイド放電維持パルス伝達路J12−SC1と走査電極Yとの電位が電源部Esの電位Vsまで上昇する。
一方、ハイサイド放電維持パルス伝達路J11−QS2−SC2は電源部Esの電位Vsより第一の定電圧源E1の電圧V1だけ低い電位Vs−V1まで上昇する。

＜モードIII＞
初期化スイッチ素子Q6がオフにされ、ハイサイドランプ波形発生部QR1がオンにされる。それにより、ハイサイド初期化パルス伝達路QR1−SC1、すなわちローサイド放電維持パルス伝達路J12−SC1と走査電極Yとの電位が一定の速度で上昇し、初期化パルス電圧の上限Vrに達する。すなわち、初期化パルス電圧はハイサイド走査スイッチ素子SC1のオン期間中、上限Vrに達する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

初期化パルス電圧の上限Vrと第一の定電圧源E1の電圧V1との差Vr−V1が電源部Esの電位Vsより低い（Vr−V1＜Vs）とき、ハイサイド放電維持パルス伝達路J11−QS2−SC2の電位は放電維持パルス電圧の上限Vs以下に維持される。従って、初期化パルス電圧が放電維持パルス電圧の上限Vsでクランプされないので、第二の分離スイッチ素子QS2が設置されなくても良い。それにより、分離スイッチ素子数が削減される。

初期化パルス電圧の上限Vrと第一の定電圧源E1の電圧V1との間の差Vr−V1が電源部Esの電位Vsより高い（Vr−V1＞Vs）とき、ハイサイド放電維持パルス伝達路J11−QS2−SC1のうち、第二の分離スイッチ素子QS2のカソード側QS2−SC1では、電位が放電維持パルス電圧の上限Vsを超え得る。しかし、第二の分離スイッチ素子QS2がオフ状態に維持されるので、ハイサイド走査スイッチ素子SC1のカソードの電位が放電維持パルス電圧の上限Vsを確実に超え得る。すなわち、初期化パルス電圧が放電維持パルス電圧の上限Vsでクランプされることなく、上限Vrまで確実に達する。
そのとき、第二の分離スイッチ素子QS2の両端電圧は、初期化パルス電圧の上限Vrより第一の定電圧源E1の電圧V1だけ低い電位Vr−V1と電源部Esの電位Vsとの差Vr−V1−Vs程度に維持される。すなわち、第二の分離スイッチ素子QS2の耐圧は従来の分離スイッチ素子の耐圧（初期化パルス電圧の上限Vr程度）より十分に低い。従って、第二の分離スイッチ素子QS2では導通損失が低い。

＜モードIV＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1とハイサイド走査スイッチ素子SC1とがオフにされ、第一のハイサイド維持スイッチ素子Q1、第二の分離スイッチ素子QS2、及びローサイド走査スイッチ素子SC2がオンにされる。それにより、ハイサイド放電維持パルス伝達路J11−QS2−SC2が電源部Esの電位Vsに維持されるので、走査電極Yの電位が電源部Esの電位Vsまで降下する。
ローサイド放電維持パルス伝達路J12−SC1は、ハイサイド放電維持パルス伝達路J11−QS2−SC2の電位Vsより第一の定電圧源E1の電圧V1だけ高い電位に維持される。
維持電極駆動部12では、モードIIIの状態が維持されるので、維持電極Xは接地電位に維持される。
従って、ＰＤＰ20の放電セルでは走査電極Yと維持電極Xとの間の電圧が降下するので、微弱な発光が止まる。

＜モードV＞
走査電極駆動部11では、モードIVの状態が維持されるので、走査電極Yが電源部Esの電位Vsに維持される。
維持電極駆動部12では、第二のローサイド維持スイッチ素子Q2Xがオフにされる（図2参照）ので、維持電極Xの電位が電源部Esの電位Vsまで上昇する。
こうして、走査電極Yと維持電極Xとが同電位Vsに維持される。

＜モードVI＞
走査電極駆動部11では、第一のハイサイド維持スイッチ素子Q1と第二の分離スイッチ素子QS2とがオフにされ、ローサイドランプ波形発生部QR2がオンにされる。それにより、ローサイド初期化パルス伝達路QR2−SC2と走査電極Yとの電位が共に一定の速度で、負電圧源Enの電位（初期化パルス電圧の下限）−Vnまで降下する。すなわち、初期化パルス電圧はローサイド走査スイッチ素子SC2のオン期間中、下限−Vnに達する。
ローサイド放電維持パルス伝達路J12−SC1の電位はローサイド初期化パルス伝達路QR2−SC2の電位より第一の定電圧源E1の電圧V1だけ高く、特に接地電位より高い。従って、ローサイド放電維持パルス伝達路J12−SC1からローサイド出力端子J12に流れる電流を遮断するための分離スイッチ素子が設置されなくても、ローサイド初期化パルス伝達路QR2−SC2の電位が負電位−Vnまで確実に降下し得る。すなわち、初期化パルス電圧は接地電位、すなわち放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。こうして、分離スイッチ素子数が削減される。

維持電極駆動部12では、モードVの状態が維持されるので、維持電極Xの電位は電源部Esの電位Vsに維持される。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の降下速度が小さいので、放電セルの発光は微弱に抑えられる。
特に、初期化パルス電圧の下限−Vnは接地電位より低い：−Vn＜0。従って、ＰＤＰ20の放電セルに対する印加電圧が十分に高められるので、壁電荷が十分に除去される。その他に、初期化期間での維持電極Xに対する印加電圧が低減されても良い。それにより、消費電力が削減される。

アドレス期間と放電維持期間とでは、走査電極駆動部11は実施形態５による走査電極駆動部11と全く同様に動作する。従って、その詳細については、実施形態５の説明を援用する。
放電維持期間では特に、第二の分離スイッチ素子QS2にはＰＤＰ20内でのガス放電に伴う電流が一方向にしか流れないので、第二の分離スイッチ素子QS2は導通損失が低い。

放電維持期間では、第二の分離スイッチ素子QS2がオン状態に維持される。
その他に、第一の電力回収部4がハイサイド出力端子J11に直結していない場合、第二の分離スイッチ素子QS2が第一のハイサイド維持スイッチ素子Q1と同期してオンオフしても良い。

図23では、放電維持期間中、ハイサイド補助スイッチ素子SA1とハイサイド走査スイッチ素子SC1とがオフ状態に維持され、ローサイド補助スイッチ素子SA2とローサイド走査スイッチ素子SC2とがオン状態に維持される。そのとき、走査電極Yから第一の放電維持パルス発生部3Eのローサイド出力端子J12に向かう電流は、ローサイド走査スイッチ素子SC2だけでなく、ハイサイド走査スイッチ素子SC1のボディダイオードをも通り得る。
二つの走査スイッチ素子SC1、SC2のオンオフ状態が逆であっても良い。そのとき、第一の放電維持パルス発生部3Eのハイサイド出力端子J11から走査電極Yに向かう電流は、ハイサイド走査スイッチ素子SC1だけでなく、ローサイド走査スイッチ素子SC2のボディダイオードをも通り得る。
いずれの場合でも、走査スイッチ素子SC1、SC2の直列接続1Sでは電流量の増大によるラッチアップの発生が効果的に抑えられる。

その他に、放電維持期間中、第一のハイサイド維持スイッチ素子Q1がオンにされるときはハイサイド走査スイッチ素子SC1がオンにされ、第一のローサイド維持スイッチ素子Q2がオンにされるときはローサイド走査スイッチ素子SC2がオンにされても良い。
但し、二つの維持スイッチ素子Q1、Q2が共にオフ状態に維持される期間（デッドタイム）では、二つの走査スイッチ素子SC1、SC2のいずれか一方がオン状態に維持される。その走査スイッチ素子を通し、第一の電力回収部4に含まれるインダクタ（図3参照）とＰＤＰ20のパネル容量Cpとの共振に伴う電流が流れる。

本発明の実施形態８によるＰＤＰ駆動装置では上記の通り、特にローサイド放電維持パルス伝達路J12−SC1の電位が初期化期間とアドレス期間との両方にわたり放電維持パルス電圧の下限（＝接地電位）以上に維持されるので、ローサイド出力端子J12を通り第一の放電維持パルス発生部3Eに流れ込む電流が実質上存在しない。従って、従来の駆動装置（図24参照）とは異なり、その電流を遮断するための分離スイッチ素子が設置されなくても、初期化パルス電圧が放電維持パルス電圧の下限にクランプされることなく、下限−Vnまで確実に達する。
こうして、分離スイッチ素子数が削減されるので、本発明の実施形態８によるＰＤＰ駆動装置では分離スイッチ素子による導通損失が低い。それ故、従来の駆動装置より消費電力が低い。更に、分離スイッチ素子数の削減により小型化が容易である。その上、放電維持パルス伝達路上の回路素子と配線とによる寄生インダクタンスが低減するので、ＰＤＰに対する印加電圧に含まれるリンギングが減少する。その結果、本発明の実施形態８によるＰＤＰ駆動装置はプラズマディスプレイの更なる高画質化にも有利である。

本発明の実施形態８による走査電極駆動部11では実施形態４による走査電極駆動部11と同様に、第一の制御信号CT1の経路と第二の制御信号CT2の経路との間が第二のインバータB3とワイヤードＯＲ回路Wとで接続されても良い（図14参照）。それにより、補助スイッチ駆動部DR1の構成を変更することなく、ハイサイドランプ波形発生部QR1のオン期間に二つの補助スイッチ素子SA1、SA2を共にオフ状態に維持できる（図15参照）。その結果、図13と同様に、電源部Esに接続される初期化スイッチ素子Q6と保護ダイオードDpとから成る直列回路が削減され得る。

本発明はＰＤＰ駆動装置に関し、上記の通り、各パルス発生部間を従来の駆動装置とは異なる態様で接続する。このように、本発明は産業上利用可能な発明である。

本発明の実施形態によるプラズマディスプレイの構成を示すブロック図である。 本発明の実施形態１による走査電極駆動部11、維持電極駆動部12、及びＰＤＰ20の等価回路図である。 本発明の実施形態による第一の電力回収部4の等価回路図である。 本発明の実施形態１について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1〜Q5、QB1、QR1、QR2、SA1、SA2、SC1、SC2の各オン期間、及び維持電極駆動部12に含まれるスイッチ素子Q1X〜Q4Xの各オン期間を示す波形図である。 本発明の実施形態２による走査電極駆動部11とＰＤＰ20との等価回路図である。第一の分離スイッチ素子QS1は第一の態様により接続される。 本発明の実施形態２による走査電極駆動部11とＰＤＰ20との等価回路図である。第一の分離スイッチ素子QS1は第二の態様により接続される。 本発明の実施形態２について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、Q5、QR1、QB1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間を示す波形図である。 本発明の実施形態３による走査電極駆動部11とＰＤＰ20との等価回路図である。二つの分離スイッチ素子QS1、QS2は第一の態様により接続される。 本発明の実施形態３による走査電極駆動部11とＰＤＰ20との等価回路図である。二つの分離スイッチ素子QS1、QS2は第二の態様により接続される。 本発明の実施形態３による走査電極駆動部11とＰＤＰ20との等価回路図である。二つの分離スイッチ素子QS1、QS2は第三の態様により接続される。 本発明の実施形態３による走査電極駆動部11とＰＤＰ20との等価回路図である。二つの分離スイッチ素子QS1、QS2は第四の態様により接続される。 本発明の実施形態３について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間を示す波形図である。 本発明の実施形態４による走査電極駆動部11とＰＤＰ20との等価回路図である。 本発明の実施形態４による走査電極駆動部11について、補助スイッチ駆動部DR1と補助スイッチ素子SA1、SA2との間の信号線、及び、初期化スイッチ駆動部DR2とハイサイドランプ波形発生部QR1との間の信号線を示すブロック図である。 本発明の実施形態４について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、QR1、QR2、QB2、SA1、SA2、SC1、SC2の各オン期間を示す波形図である。 本発明の実施形態５による走査電極駆動部11と維持電極駆動部12、及びＰＤＰ20の等価回路図である。 本発明の実施形態５について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q5、Q7、QR1、QR2、QB2、SA1、SA2、SC1、SC2の各オン期間、及び、維持電極駆動部12に含まれるスイッチ素子Q1X、Q2X、Q5X、Q6X、Q7Xの各オン期間を示す波形図である。 本発明の実施形態６による走査電極駆動部11とＰＤＰ20との等価回路図である。 本発明の実施形態６について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間を示す波形図である。 本発明の実施形態７による走査電極駆動部11とＰＤＰ20との等価回路図である。 本発明の実施形態７について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS1、QS2、Q5、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間を示す波形図である。 本発明の実施形態８による走査電極駆動部11とＰＤＰ20との等価回路図である。 本発明の実施形態８について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部11に含まれるスイッチ素子Q1、Q2、QS2、Q6、QR1、QR2、QB2、SA1、SA2、SC1、及びSC2の各オン期間を示す波形図である。 従来のＰＤＰ駆動装置について、走査電極駆動部110と維持電極駆動部120、及びＰＤＰ20の等価回路を示す図である。 従来のＰＤＰ駆動装置について、初期化期間、アドレス期間、及び放電維持期間での、ＰＤＰ20の走査電極Y、維持電極X、及びアドレス電極Aに対する印加電圧、並びに、走査電極駆動部110に含まれるスイッチ素子Q1、Q2、QS、QR1、QR2、SA1、SA2、SC1、SC2の各オン期間、及び維持電極駆動部120に含まれるスイッチ素子Q1X、Q2Xの各オン期間を示す波形図である。 従来のＰＤＰ駆動装置について、初期化パルス電圧の下限−Vnが接地電位を下回る走査電極駆動部110の等価回路を示す図である。

符号の説明

1A 走査パルス発生部
SC1 ハイサイド走査スイッチ素子
SC2 ローサイド走査スイッチ素子
SA1 ハイサイド補助スイッチ素子
SA2 ローサイド補助スイッチ素子
V1 第一の定電圧源
QB1 バイパススイッチ素子
2A 初期化パルス発生部
QR1 ハイサイドランプ波形発生部
QR2 ローサイドランプ波形発生部
Q5 初期化スイッチ部
Vt 正電圧源
V2 第二の定電圧源
3A 第一の放電維持パルス発生部
Q1 第一のハイサイド維持スイッチ素子
Q2 第一のローサイド維持スイッチ素子
4 第一の電力回収部
Q3 第一のハイサイド回収スイッチ素子
Q4 第一のローサイド回収スイッチ素子
L 第一のインダクタ
C 第一の回収コンデンサ
D1 第一のハイサイドダイオード
D2 第一のローサイドダイオード
3X 第二の放電維持パルス発生部
Q1X 第二のハイサイド維持スイッチ素子
Q2X 第二のローサイド維持スイッチ素子
4X 第二の電力回収部
LX 第二のインダクタ
CX 第二の回収コンデンサ
D1X 第二のハイサイドダイオード
D2X 第二のローサイドダイオード
Es 電源部
Vs 電源部Esから印加される直流電圧
20 ＰＤＰ
X ＰＤＰ20の維持電極
Y ＰＤＰ20の走査電極
Cp ＰＤＰ20のパネル容量

Claims (10)

1. プラズマディスプレイパネル（ＰＤＰ）の走査電極に対し、初期化期間では電位が所定の速度で上昇するランプ波形である上昇ランプ波形と電位が所定の速度で降下するランプ波形である降下ランプ波形とを有する初期化パルス電圧を印加し、アドレス期間では走査パルス電圧の上限の電位から所定電位に降下し所定時間後に前記上限の電位まで上昇する波形の走査パルス電圧を印加し、放電維持期間では放電維持パルス電圧を印加するＰＤＰ駆動装置において、
   直列に接続される二つのスイッチ素子であり、その接続点が前記走査電極に接続されるハイサイド走査スイッチ素子とローサイド走査スイッチ素子、を含み、前記走査電極に対し、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加し、前記ローサイド走査スイッチ素子を介して前記所定電位を印加し、その後、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加することにより走査パルス電圧を印加する、走査パルス発生部；
   前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して放電維持パルス電圧を印加する、放電維持パルス発生部；及び、
   前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して前記上昇ランプ波形を印加するハイサイドランプ波形発生部と、前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して前記降下ランプ波形を印加するローサイドランプ波形発生部とを含む、初期化パルス発生部；
   を有し、前記ローサイドランプ波形発生部は、前記放電維持パルス発生部から前記ローサイド走査スイッチ素子までの経路である放電維持パルス伝達路に接続され、前記ハイサイドランプ波形発生部から前記ハイサイド走査スイッチ素子までの経路であるハイサイド初期化パルス伝達路と前記放電維持パルス伝達路との間に定電圧源を設け、
   前記定電圧源は、前記走査パルス電圧の上限の電位と前記所定電位との差の電圧を供給して前記走査パルス電圧を前記走査電極に印加するための電圧を供給し、かつ、前記上昇ランプ波形を生成する際には用いられず、前記走査パルス電圧の上限の電位を生成する際に前記放電維持パルス伝達路は前記所定電位に維持される
   ＰＤＰ駆動装置。
2. 前記放電維持パルス電圧の上限と下限とが、前記放電維持パルス伝達路を通し、前記走査パルス発生部に対して印加される、
   請求項１記載のＰＤＰ駆動装置。
3. 外部電源に接続されて前記放電維持パルス電圧の上限に等しい電圧を印加されるハイサイド維持スイッチ素子と、
   外部電源又は接地導体に接続されて前記放電維持パルス電圧の下限に等しい電圧を印加されるローサイド維持スイッチ素子と、
   を前記放電維持パルス発生部が含み；
   前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子とが直列に接続され、その接続点が前記放電維持パルス伝達路を通して前記ローサイド走査スイッチ素子に接続される；
   請求項２記載のＰＤＰ駆動装置。
4. 前記初期化パルス電圧の下限が前記放電維持パルス電圧の下限より低いとき、前記初期化パルス電圧が前記放電維持パルス電圧の下限を下回る期間中、前記放電維持パルス発生部から前記放電維持パルス伝達路を通って前記ローサイド走査スイッチ素子へ向かう電流を遮断する第一の分離スイッチ素子、
   を更に有する、請求項２記載のＰＤＰ駆動装置。
5. 前記定電圧源の負極は前記ローサイド走査スイッチ素子に接続され、前記定電圧源の正極は前記ハイサイド走査スイッチ素子に接続され、
   前記初期化パルス電圧の上限と前記定電圧源の電圧との差が前記放電維持パルス電圧の上限より高いとき、前記初期化パルス電圧が前記定電圧源の電圧と前記放電維持パルス電圧の上限との和を超える期間中、前記定電圧源の負極から前記放電維持パルス伝達路を通って前記放電維持パルス発生部へ向かう電流を遮断する第二の分離スイッチ素子；
   を更に有する、請求項２記載のＰＤＰ駆動装置。
6. プラズマディスプレイパネル（ＰＤＰ）の走査電極に対し、初期化期間では電位が所定の速度で上昇するランプ波形である上昇ランプ波形と電位が所定の速度で降下するランプ波形である降下ランプ波形とを有する初期化パルス電圧を印加し、アドレス期間では走査パルス電圧の上限の電位から所定電位に降下し所定時間後に前記上限の電位まで上昇する波形の走査パルス電圧を印加し、放電維持期間では放電維持パルス電圧を印加するＰＤＰ駆動装置において、
   直列に接続される二つのスイッチ素子であり、その接続点が前記走査電極に接続されるハイサイド走査スイッチ素子とローサイド走査スイッチ素子、を含み、前記走査電極に対し、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加し、前記ローサイド走査スイッチ素子を介して前記所定電位を印加し、その後、前記ハイサイド走査スイッチ素子を介して前記走査パルス電圧の上限の電位を印加することにより走査パルス電圧を印加する、走査パルス発生部；
   前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して放電維持パルス電圧を印加する、放電維持パルス発生部；及び、
   前記ハイサイド走査スイッチ素子に接続されかつ前記ハイサイド走査スイッチ素子を介して前記走査電極に対して前記上昇ランプ波形を印加するハイサイドランプ波形発生部と、前記ローサイド走査スイッチ素子に接続されかつ前記ローサイド走査スイッチ素子を介して前記走査電極に対して前記降下ランプ波形を印加するローサイドランプ波形発生部とを含む、初期化パルス発生部；
   を有し、前記ハイサイドランプ波形発生部は、前記放電維持パルス発生部から前記ハイサイド走査スイッチ素子までの経路である放電維持パルス伝達路に接続され、前記ローサイドランプ波形発生部から前記ローサイド走査スイッチ素子までの経路であるローサイド初期化パルス伝達路と前記放電維持パルス伝達路との間に定電圧源を設け、
   前記定電圧源は、前記走査パルス電圧の上限の電位と前記所定電位との差の電圧を供給して前記走査パルス電圧を前記走査電極に印加するための電圧を供給し、かつ、前記降下ランプ波形を生成する際には用いられず、前記走査パルス電圧の上限の電位を生成する際に前記放電維持パルス伝達路は前記走査パルス電圧の上限の電位に維持される
   ＰＤＰ駆動装置。
7. 前記放電維持パルス電圧の上限と下限とが、前記放電維持パルス発生部と前記ハイサイド走査スイッチ素子との間を接続する共通の放電維持パルス伝達路を通し、前記走査パルス発生部に対して印加される、
   請求項６記載のＰＤＰ駆動装置。
8. 外部電源に接続されて前記放電維持パルス電圧の上限に等しい電圧を印加されるハイサイド維持スイッチ素子と、
   外部電源又は接地導体に接続されて前記放電維持パルス電圧の下限に等しい電圧を印加されるローサイド維持スイッチ素子と、
   を前記放電維持パルス発生部が含み；
   前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子とが直列に接続され、その接続点が前記放電維持パルス伝達路を通して前記ハイサイド走査スイッチ素子に接続される；
   請求項７記載のＰＤＰ駆動装置。
9. 前記初期化パルス電圧が前記放電維持パルス電圧の上限を超える期間中、前記ハイサイド走査スイッチ素子から前記放電維持パルス伝達路を通って前記放電維持パルス発生部へ向かう電流を遮断する第二の分離スイッチ素子、
   を更に有する、請求項７記載のＰＤＰ駆動装置。
10. 前記定電圧源の正極は前記ハイサイド走査スイッチ素子に接続され、前記定電圧源の負極は前記ローサイド走査スイッチ素子に接続され、
    前記初期化パルス電圧の下限が前記放電維持パルス電圧の下限より低いとき、
    前記定電圧源は、前記正極と前記負極との間の電圧を低くとも、前記放電維持パルス電圧の下限と前記初期化パルス電圧の下限との差に等しく維持する
    請求項７記載のＰＤＰ駆動装置。

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