JPWO2007088804A1 - プラズマディスプレイ駆動装置並びにプラズマディスプレイ - Google Patents

Abstract

初期化期間の長大化を招かず、良好なコントラスト、階調を実現するＰＤＰの駆動装置、駆動方法を提供することを課題とする。各放電セルにおける壁電荷を初期化する初期化期間において印加する単調増加波形（モードＶ）の開始電圧を、放電させるべき放電セルを選択するアドレス期間中に走査電極に印加される電圧の最大値から最小値を引いた電圧差である第１の電圧（Ｖ１）より大きく、且つ放電開始電圧未満に設定する。

Description

本発明は、プラズマディスプレイパネルの駆動方法、駆動装置並びにプラズマディスプレイに関する。

プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（以下「ＰＤＰ」という。）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。

ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば特許文献1，2参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極と（それぞれ、Ｘ電極とＹ電極ともいう）が交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。

互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、蛍光体を含む層（蛍光体層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスが励起し、紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。こうして、放電セルが発光する。

ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対し上記三つの期間が共通に設定される（例えば特許文献1〜2参照）。

初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。

アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、アドレスパルス電圧がアドレス電極のいくつかに対し印加される。ここで、アドレスパルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつアドレスパルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。

放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に、かつ周期的に印加される。ここで、放電維持パルス電圧は放電開始電圧より低い。しかし、アドレス期間中に壁電荷が蓄積された放電セルでは壁電荷による電圧、すなわち壁電圧が放電維持パルス電圧に加わる。従って、維持電極と走査電極との間の電圧が放電開始電圧を超える。その結果、ガスによる放電が持続し、発光が生じる。

放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択により調整される。

特開２００５−２６６７７６号公報 特開２００４−２８７００３号公報

初期化期間においては、各放電セルに蓄積された壁電荷の消去、及び全放電セルに対する均一な壁電荷の蓄積が行われる。このため、初期化期間では、他の期間に比べ多様に変化する電圧が走査電極に印加される。

例えば、初期化期間において壁電荷の消去動作後、走査電極への印加電圧は一定速度で上昇させる。このときの波形を「上りランプ波形」という。上りランプ波形を急峻に立ち上げると、強い発光が生じ、コントラストに悪影響が出る。このため、上りランプ波形の上昇速度は、微放電を発生させるために一定以下に制限される。よって、上りランプ波形の開始電圧が低すぎると、走査電極への印加電圧が所定の上限電位に達するまでに時間がかかり、初期化期間が長くなる。初期化期間が長くなると、設定できるサブフィールド数が減少し、表示階調数が減少する。初期化期間は短いのが好ましい。また、上りランプ波形の開始電圧を高くすると（例えば、放電開始電圧より高くすると）、強い発光が起こり、コントラストに悪影響が出る。

また、ＰＤＰ駆動装置は分離スイッチ素子を備え、分離スイッチ素子を介して各電極駆動回路の維持電圧源を必要に応じて電気的に切り離すことで、電位変動を実現している。

放電維持期間中は大きな電流が分離スイッチ素子を流れるため、分離スイッチ素子の抵抗値を小さく設定する必要がある。このため、複数の分離スイッチ素子が並列接続されて、分離スイッチ素子に関する実装面積が大きくなる。実装面積の増大化は、基板による配線インピーダンスの増加を招き、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが増加する。リンギングの増加はＰＤＰの動作マージンの減少を招く。

本発明は上記課題を解決すべくなされたものであり、その目的とするところは、初期化期間の長大化を招かず、良好なコントラスト、階調を実現するＰＤＰの駆動装置、駆動方法を提供することにある。

また、本発明は、分離スイッチ素子の低耐圧化によるスイッチ素子の低抵抗化が可能なＰＤＰの駆動装置、駆動方法を提供することを目的とする。

本発明の第１の態様において、走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディスプレイパネルの駆動方法が提供される。
その駆動方法は、放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する初期化期間において、単調増加波形の開始電圧を、アドレス期間中に走査電極に印加される電圧の最大値から最小値を引いた電圧差である第１の電圧より大きく、且つ放電開始電圧未満に設定する。

本発明の第２の態様において、走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディスプレイパネルの駆動方法が提供される。
その駆動方法は、放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する消去期間において、単調増加波形の開始電圧を、放電維持期間に走査電極に印加される電圧の最小値の電圧より大きく、且つ、放電維持期間に走査電極に印加される電圧の最大値である維持電圧未満の所定電圧に設定し、、所定電圧を開始電圧として単調増加波形を印加する。

本発明の第３の態様において、維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、初期化期間の開始時に急峻に立ち上がり、その後、単調増加する波形を生成するためのハイサイドランプ波形発生部と、放電維持期間に走査電極に印加する電圧を与える維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、放電させるべき放電セルを選択するアドレス期間中に走査電極に印加する電圧を与える走査電圧源と、電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路とを備える。

本発明の第４の態様において、維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、単調増加波形を生成するためのハイサイドランプ波形発生部と、放電維持期間に走査電極に印加する電圧を与える維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、放電させるべき放電セルを選択するアドレス期間中に前期走査電極に印加する電圧を与える走査電圧源と、電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路と、維持電圧源の正極とハイサイドランプ波形発生部との間の経路中に挿入され、維持電源の正極への電流の流入を阻止可能な第１の分離スイッチ素子とを備える。

本発明の第５の態様において、電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、上記のいずれかの態様のプラズマディスプレイパネルを駆動する駆動装置とを備えたプラズマディスプレイが提供される。

本発明によれば、初期化期間において印加する上りランプ波形の開始電圧を所定範囲の値に設定することで、初期化期間の長大化を招かず、かつ、良好なコントラスト及び階調表示を実現するＰＤＰの駆動装置を実現できる。

また、本発明によれば、分離スイッチ素子の低耐圧化が図れる。低耐圧化にともない、分離スイッチ素子が低抵抗となるため、分離スイッチ素子の並列接続数を低減でき、実装面積の低減が図れ、配線インピーダンスの低減、リンギングの低減、PDPの動作マージンの拡大等の効果が得られる。さらに、放電維持期間での分離スイッチ素子による導通損失が削減されるので、消費電力も低減できる。

本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図 実施の形態１における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態１における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態１のＰＤＰ駆動方法の別の例における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態１のＰＤＰ駆動方法の別の例における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 実施の形態２における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 ハイサイドランプ波形発生部の具体的な構成を示す図 ハイサイドランプ波形発生部の別の構成を示す図 実施の形態２における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態３における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態４における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態４における保護回路の具体的な構成例を示す図 実施の形態４における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態５における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態６における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態６における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図

符号の説明

１ 入力端子
１０ ＰＤＰ駆動装置
１１ 走査電極駆動部
１２ 維持電極駆動部
１３ アドレス電極駆動部
２０ プラズマディスプレイパネル（PDP）
３０ 制御部
５０、５０ａ〜５０ｄ 保護回路
１Ｙ 走査パルス発生部
２Ｙ、５Ｙ〜９Ｙ 初期化パルス発生部
３Ｙ 放電維持パルス発生部
４Ｙ 回収回路
Ｑ１Ｙ ハイサイド走査スイッチ素子
Ｑ２Ｙ ローサイド走査スイッチ素子
Ｑ７Ｙ ハイサイド維持スイッチ素子
Ｑ８Ｙ ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３、ＱＲ４ ハイサイドランプ波形発生部
ＱＲ２ ローサイドランプ波形発生部
ＱＳ１、ＱＳ２ 分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3 定電圧源
Ｖs 維持電圧源

以下、添付の図面を参照しつつ本発明の最良の実施形態について説明する。

実施の形態１
１．１ 構成
１．１．１ プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。

（プラズマディスプレイパネル）
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。

互いに隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の交差点には放電セルが設置される（例えば、図1に示される斜線部P部分参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セルで放電が生じる。そのとき、放電セル中のガスが励起し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。

（ＰＤＰ駆動装置）
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。

走査電極駆動部11と維持電極駆動部12の入力端子１は、電源部（図示せず）に接続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば400V）に変換する。更に、その直流電圧をＤＣ−ＤＣコンバータにより、維持電圧Vsへ変換する。その維持電圧VsはＰＤＰ駆動装置10に印加される。これにより、入力端子1の電位は、接地電位（≒0）に対して維持電圧Vsだけ高く維持される。

走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれの電位を個別に変化させる。

維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。

アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中から選択された電極に対し印加する。

ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16.7msec）間隔で送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対し三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。

初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。

アドレス期間では、走査電極駆動部11が走査パルス電圧を走査電極Y1、Y2、Y3、…に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部13が信号パルス電圧を、アドレス電極A1、A2、A3、…に対し印加する。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。

走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。

１．１．２ 走査電極駆動部
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Y、回収回路４Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。

（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1と、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yの直列回路（以下「走査回路」という）10Yとを含む。

第一の定電圧源V1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第一の定電圧源V1は正極の電位を負極の電位より一定の電圧V1だけ高く維持する。

二つの走査スイッチ素子Q1Y、Q2Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。

第一の定電圧源V1の正極はハイサイド走査スイッチ素子Q1Yのドレインに接続される。ハイサイド走査スイッチ素子Q1Yのソースはローサイド走査スイッチ素子Q2Yのドレインに接続される。それらの間の接続点J1YはＰＤＰ20の一つの走査電極Yに接続される。ローサイド走査スイッチ素子Q2Yのソースは、第一の定電圧源V1の負極に接続される。

ここで、走査回路10Yは、実際には、走査電極Y1、Y2、…と同数だけ設けられた、ハイサイド走査スイッチ素子とローサイド走査スイッチ素子の直列回路を含む。各直列回路は走査電極Y1、Y2、…のそれぞれに接続される。

（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、第三の定電圧源V3、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS２を含む。

第二の定電圧源V2は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V2だけ高く維持する。

第三の定電圧源V3は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V3だけ高く維持する。

ハイサイドランプ波形発生部QR1、QR2は、例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）と、そのＮＭＯＳのゲートとドレインを接続するコンデンサとから構成される。ランプ波形発生部QR1、QR2がオンすると、ＮＭＯＳのドレイン・ソース間電圧が実質的に一定の速度で零まで変化する。すなわち、ランプ波形発生部QR1、QR2は単調増加または単調減少するランプ波形を生成する。ここで、ランプ波形は、直線的に増加または減少する波形に限らず、ＣＲ時定数等による曲線的に増加または減少する波形及び段階状に増加または減少する波形も含む。

第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は接地される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。

第二の分離スイッチ素子QS2のソースは第一の定電圧源V1の負極に接続される。第二の分離スイッチ素子QS2のドレインは第一の分離スイッチ素子QS1のドレインと接続し、第一の分離スイッチ素子QS1のソースは放電維持パルス発生部3Yの接続点J2Yと接続する。

本実施の形態では第二の定電圧源の電圧V2が維持電圧Vsより大きい場合について説明しているが、第二の定電圧源の電圧V2が維持電圧Vs以下の場合は、ハイサイド維持スイッチ素子Q7Yがオフしていれば、モードＶにおいて維持電圧Vsにクランプされないため、第一の分離スイッチ素子QS1はなくてもよい。

（放電維持パルス発生部）
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路を含む。

維持電圧源Vsは、正極の電位を負極の電位より一定の電圧Vｓだけ高く維持する。維持電圧源Vsの正極はハイサイド維持スイッチ素子Q7Yのドレインに接続され、ハイサイド維持スイッチ素子Q7Yのソースはローサイド維持スイッチ素子Q8Yのドレインに接続される。ローサイド維持スイッチ素子Q8Yのソースは維持電圧源Vsの負極に接続される。維持電圧源Vsの負極は例えば0V（接地状態）である。ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yとの間の接続点J2Yは、放電維持パルス発生部3Yの出力端子として、第一の分離スイッチ素子QS1のソースに接続される。電圧Vｓは維持放電動作時に走査電極に印加される最大電圧値である。なお、以降の説明においては、接地電位から電圧Vだけ高い電位を電位Vと表記する。

（回収回路）
回収回路4Yは、第一の回収インダクタLY1、第二の回収インダクタLY2、回収コンデンサCY、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。

ハイサイド回収スイッチ素子Q9Yのソースは第一の回収ダイオードD1のアノードと接続し、第一の回収ダイオードD1のカソードは第一の回収インダクタLY1の一端に接続する。第二の回収インダクタLY2の一端は、第二の回収ダイオードD2のアノードと接続し、第二の回収ダイオードD2のカソードは、ローサイド回収スイッチ素子Q10Yのドレインと接続する。第一の回収インダクタLY1の他端は接続点J2Yに接続される。第二の回収インダクタLY2の他端は接続点J2Yに接続される。回収コンデンサCYの一端は直流電圧Vsの負極と接続され、他端はハイサイド回収スイッチ素子Q9Yのドレイン及びローサイド回収スイッチ素子Q10Yのソースと接続する。

回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される維持電圧Vsの半値Vs／2と実質的に等しく維持される。

回収回路4Yは、第一及び二の回収インダクタLY1,LY2と、回収コンデンサCYと、ＰＤＰ20のパネル容量とをＬＣ共振させることで、ダイオードD2及びローサイド回収スイッチ素子Q10Yを介して、ＰＤＰ20から回収コンデンサCYへ電力を回収する。さらに、ハイサイド回収スイッチ素子Q9Y及びダイオードD1を介して、回収した電力を回収コンデンサCYからＰＤＰ20へ供給する。なお、回収回路4Yの出力端（第一の回収インダクタLY1の他端）を「電力供給端」、回収回路4Yの入力端（第二の回収インダクタLY2の他端）を「電力回収端」と呼ぶ。回収回路4Yにより消費電力の削減を実現する。

１．２ 動作
図３Ａは、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図３Ａでは、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の維持電極X及びアドレス電極Aに対する印加電圧波形のみ示し、各スイッチ素子のオン期間を示す図は省略する。

１．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。図３Ａに示すように、モードII、モードＶ、モードIXにおいて上昇または下降する電圧波形（ランプ波形）が走査電極に印加されている。以下、各モードの動作について説明する。なお、初期化期間のモードI、IIの期間を「消去期間」という。消去期間は放電維持期間において放電していた放電セルの壁電荷を消去する期間である。よって、放電維持期間において放電していなかった放電セルの壁電荷は変化しないので、モードＩ、IIにおいて放電維持期間において放電していなかった放電セルは、強放電、微弱放電は起こらない。一方、モードIII〜IXでは、消去期間後であるので、ほぼ放電セルに蓄積された壁電荷は一様となっており、このため、上りランプ波形、下りランプ波形によって、全ての放電セルで微弱放電が起こる。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位Vsに維持される。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に印加電圧が、−V3の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が除去（消去）され、均一化される。このとき、印加電圧の下降速度は小さいので、放電セルの発光は微弱に抑えられる。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、モードI期間中に維持電圧Vsが印加されてもよい。

＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。

＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位V1まで上昇する。電圧V1は維持放電動作時に走査電極に印加される放電開始電圧よりも小さい。本実施形態ではこのように初期化期間において走査電極Yへの印加電圧を上昇させる際の開始電圧を、放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。以下この理由を説明する。

モードII以前の期間、例えば放電維持期間（注：モードＩは放電維持期間の一部）において、放電セルが発光（放電）しているか否か、すなわち、放電セルに壁電荷が蓄積されているか否かは画像の状態に依存する。また、発光（放電）している放電セルの近傍に存在する発光（放電）していない放電セルは放電開始電圧が通常より低くなることから、発光（放電）している放電セルの位置も、画像の状態に依存することになる。また、PDP20の放電セルには、各々の放電セルでの放電開始電圧のバラツキや放電セルでの発光（放電）時間の差による経時変化が存在する。これらの条件が重なることによって、モードIIにおいて、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が充分に除去されない場合がある。本実施形態では、走査電極Yへの印加電圧を放電開始電圧より低い電圧までしか上昇させないので、このような場合においてもPDP20の全ての放電セルで発光が起こらない。なお、放電開始電圧には、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。この放電開始電圧は、一般的に維持電圧Ｖｓより少し高い値となる。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は一定速度で、接地電位を基準として、電位V1から、電圧V1と電圧V2の和電圧Vrだけ高い電位Vr（＝V1+V2）に向かって上昇する。以下、和電圧Vrを「初期化パルス電圧の上限」という。このとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、印加電圧が放電開始電圧を越える時には、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードVIでは走査電極Yの電位はすでに電位Vrに達している。

モードVにより第一の分離スイッチ素子QS1のドレイン電位は上昇する。第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源V2による電位V2になったときに、ハイサイドスイッチ素子Q7Yをオンしてもよい。このとき、ハイサイド維持スイッチ素子Q7Yのオン直前の第一の分離スイッチ素子QS1のソース電位と、ハイサイド維持スイッチ素子Q7Yのオン直後の第一の分離スイッチ素子QS1のソース電位（＝Vs）との差（以降、「電圧変動ΔV」と呼ぶ）が発生する。第一の分離スイッチ素子QS1のボディーダイオードはオフしたままであるが、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレインに電圧変動ΔVは伝わる。しかし、ハイサイドランプ波形発生部QR1のボディーダイオードが導通することによって、第二の分離スイッチ素子QS2のソース電位がクランプされるので、走査電極Yの電位に電圧変動ΔVは発生しない。

図３Ａでは、モードVIにおいてハイサイド維持スイッチ素子Q7Yをオンしている。しかし、第一の分離スイッチ素子QS1のドレイン電位は、第二の定電圧源の電圧V2以上に上昇しないため、ハイサイド維持スイッチ素子Q7Yをオフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位（Vs+V1）まで下降する。

図３Ａの例では、ハイサイド維持スイッチ素子Q7Yをオンしている。しかし、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通するので、ハイサイド維持スイッチ素子Q7Yはオフしたままでもよい。

＜モードVIII＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位Vsまで下降する。

＜モードIX＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位−V3まで下降する。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、維持電極Ｘには、モードVII、VIII期間中に維持電圧Vsが印加されもよい。

モードIX直前の期間（モードIV〜VIII）では、PDP20のすべての放電セルで一様な壁電荷が蓄積されている。この状態で、モードIXにおいて、モードIV〜VIIIでの印加電圧とは逆極性の比較的緩やか電圧が印加されるので、モードIIとは異なり、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードIV期間中及びモードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。具体的にはモードIVの期間中に信号パルス電圧を印加する場合、モードIV期間内に、全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達するようにしてもよい。

またモードＶの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。

またモードIV〜Ｖの期間中に信号パルス電圧を印加する場合、モードIVの期間中からアドレス電極に信号パルス電圧を印加し始めて、モードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達すればよい。この場合も、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。逆に、モードIIIにおいて、信号パルス電圧を印加すると、モードIVの走査電極の電位の急上昇（Ｖ1電圧）により、走査電極とアドレス電極の容量結合のため、アドレス電極の電位が信号パルス電圧の上限Vaより大幅に高くになるので、望ましくない。

さらに、モードVII〜モードVIII期間中に、全てのアドレス電極Aに印加する信号パルス電圧を上限Vaから接地電位にしてもよい（アドレス電極Aに印加する信号パルスをオフしてもよい。）。特に、モードIV〜IXの期間に維持電極Xの電位は維持電圧Vsに達する（図ではモードIX）。信号パルス電圧は維持電極駆動部の電圧印加より先に、信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アドレス電位の電位が上昇するが、このときはすでに、信号パルス電圧は接地電位にしているため、信号パルス電圧の上限Va以上にならない。

また、図３Ｂに初期化期間における別の駆動方法例を示す。図３Ｂに示す例では、走査電極への印加電圧を初期化パルス電圧の上限Vrから維持電圧Vsまで降下させるモードVII〜VIIIの動作が図３Ａに示すものと異なっている。

具体的には、実施の形態１では、モードVIIにおいて、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンし、モードVIIIにおいて、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンしていた。これに対して、図３Ｂに示す例では、モードVIIにおいて、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンし、モードVIIIにおいて、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。このように、図３Ｂに示す例は、モードVIIの動作とモードVIIIの動作が図３Ａに示す場合と逆になっている。なお、図３Ｂに示す駆動方法の考え方は、後述する他の実施形態においても適応可能である。

さらに、図３Cに初期化期間における別の駆動方法例を示す。図３Cに示す例では、走査電極への印加電圧を接地電位から初期化パルス電圧の上限Vrまで上昇させるモードIV〜Vの動作が図３Ａに示すものと異なっている。モードIV〜Vの動作について説明する。

＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Ｑ２Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は一定速度で、上昇する。

＜モードＶ＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）を基準としてモードIV期間中にハイサイドランプ波形発生部ＱＲ1によって上昇した電圧Vｋと、第一の電圧源V1の電圧V1だけ高い電位V1との和の電圧（Ｖｋ+Ｖ1）から、初期化パルス電圧の上限Ｖｒまで上昇する。電圧（Ｖｋ+Ｖ1）は放電開始電圧よりも小さい。本実施形態ではこのように初期化期間において走査電極Yへの印加電圧を上昇させる際の開始電圧を、放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。

なお、図３Ｃに示す駆動方法の考え方は、後述する他の実施形態においても適応可能である。

また、初期化期間中、発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。このとき信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに、全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。

１．２．２ アドレス期間
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは−V3から第一の定電圧源の電圧V1だけ高い電位Vp（＝V1-V3、以下「走査パルス電圧の上限」と呼ぶ）に維持され、ローサイド走査スイッチ素子Q2Yのソースは−V3に維持される。また、維持電極には維持電圧Ｖｓが維持される。

アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。

走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図３Ａに示される走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が−V3まで下降する。その走査電極Yの電位が所定時間、−V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。

アドレス期間中、外部から入力される映像信号に基づきの一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する。

例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図３Ａ参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。

１．２．３ 放電維持期間
放電維持期間における走査電極駆動部11の動作について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。

ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、第一の回収インダクタLY1と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。

次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。

所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、第二の回収インダクタLY2と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。

次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。

走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。

１．３ その他の回路構成
（回路構成2）
本実施形態の技術思想は図２の回路構成以外に図４の回路構成に対しても適用できる。図４は初期化パルス発生部のハイサイドランプ波形発生部QR1の接続位置が図２とは異なり、ハイサイド波形発生部QR1のソースが第二の分離スイッチ素子QS2のドレインと接続される。これにより、ハイサイド波形発生部ＱＲ1の最大絶対定格のドレイン・ソース間電圧が低減できる。

（回路構成3）
さらに、本実施形態の技術思想は図5の回路構成に対しても適用できる。図５は初期化パルス発生部6Yのハイサイドランプ波形発生部QR1の接続位置が図２とは異なり、ハイサイド波形発生部QR1のソースがハイサイド走査スイッチ素子Q1Yのドレインに接続される。また初期化パルス発生部6Yの第二の定電圧源V2を第四の定電圧源Vrに置換している。第四の定電圧源Vrは、例えばDC-DCコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第四の定電圧源Vrは正極の電位を負極の電位より一定の電圧Vrだけ高く維持する。ここで、電圧Vrは初期化パルス電圧の上限Vrと同じ電圧である。

（回路構成4）
さらに、本実施形態の技術思想は図６Ａの回路構成に対しても適用できる。図６Ａは初期化パルス発生部7Yの第一の分離スイッチ素子QS1の接続位置が図２とは異なり、第一の分離スイッチ素子QS1のソースがハイサイド維持スイッチ素子Q7Yのソースに接続され、第一の分離スイッチ素子QS1のドレインがローサイド維持スイッチ素子Q8Yのドレインに接続される。これにより、維持期間に第一の分離スイッチ素子ＱＳ1に流れる電流量を減らすことが出来る。

（回路構成5）
さらに、本実施形態の技術思想は図７Ａの回路構成に対しても適用できる。図７Ａは回収回路8Yの第一の回収インダクタLY1の接続位置が図６Ａとは異なり、第一の回収インダクタLY1の他端が、接続点J2Yではなく、ハイサイド維持スイッチ素子Q7Yのソースに接続される。これにより、維持期間に第一の分離スイッチ素子ＱＳ1に流れる電流量を減らしつつ、回収回路8Ｙに印加される電圧を低下させることが出来る。

（回路構成6）
さらに、本実施形態の技術思想は図６Ｂの回路構成に対しても適用できる。図６Ｂの構成は、図６Ａのものとはハイサイドランプ波形発生部QR1のソースの接続位置が異なる。すなわち、図６Ｂに示す構成では、ハイサイドランプ波形発生部QR1のソースが第二の分離スイッチQS2のドレインに接続されている。この構成により、ハイサイドランプ波形発生部ＱＲ1の絶対最大定格のドレイン・ソース間電圧を低くすることが出来る。

（回路構成7）
さらに、本実施形態の技術思想は図７Ｂの回路構成に対しても適用できる。図７Ｂの構成は、図７Ａのものとはハイサイドランプ波形発生部QR1のソースの接続位置が異なる。すなわち、図７Ｂに示す構成では、ハイサイドランプ波形発生部QR1のソースが第二の分離スイッチQS2のドレインに接続されている。この構成により、ハイサイドランプ波形発生部ＱＲ1の絶対最大定格のドレイン・ソース間電圧を低くすることが出来る

１．４ まとめ
本実施形態のＰＤＰの駆動装置は、初期化期間の上りランプ波形の開始電圧（すなわち、走査電極Yへの印加電圧を上昇させる際の開始電圧）を放電開始電圧より低い電圧に設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。これにより、印加電圧の上昇時の発光が抑制され、ＰＤＰでの画像表示において良好なコントラストが得られる。

実施の形態２
本実施形態では、プラズマディスプレイパネルの駆動装置の別の構成を説明する。

２．１ 走査電極駆動部
図８に、本発明の実施形態２による走査電極駆動部の詳細な構成を示す。
本実施形態による走査電極駆動部１１は、図２に示す実施形態１のものとは、初期化パルス発生部の構成が異なる。より具体的には、初期化パルス発生部内のハイサイドランプ波形発生部QR1の構成が異なる。そのほかの構成要素は実施形態１のものと同様である。

本実施形態の初期化パルス発生部9Yは、実施形態１の初期化パルス発生部2Yのハイサイドランプ波形発生部QR1の構成が異なる。

図９Ａにハイサイドランプ波形発生部QR3の詳細な構成を示す。ハイサイドランプ波形発生部QR3は、ハイサイドNMOS（Q30Y）、ランプ波形用コンデンサC1、ランプ波形用ツェナーダイオードZD1及びゲート回路33を含む。

ハイサイドNMOS（Q30Y）のドレインは第二の定電圧源V2の正極と接続し、ソースは第一の定電圧源V1の負極と接続する。ランプ波形用コンデンサC1の一端はハイサイドNMOS（Q30Y）のドレインと接続し、その他端はランプ波形用ツェナーダイオードZD1のアノードと接続する。ランプ波形用ツェナーダイオードZD1のカソードはハイサイドNMOS（Q30Y）のゲートと接続する。ゲート回路33はハイサイドNMOS（Q30Y）のゲートに接続し、制御部30から制御信号を受信し、その制御信号に基づき所定の電流を出力する。

本実施形態のハイサイドランプ波形発生部QR3において、ゲート回路33は制御部30からの信号を受信すると、一定の電流を出力する。これによりランプ波形用ツェナーダイオードZD1に電流が流れ、ツェナー電圧Veを発生する。このとき、ランプ波形用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧はツェナー電圧によって急激に低下している。このため、制御部30の信号の受信直後においても、ハイサイドNMOS（Q30Y）のソース電位は急峻に立ち上がる。この急峻な立ち上がり電圧はランプ波形用ツェナーダイオードZD1のツェナー電圧に依存する。

ゲート回路33からの電流によってランプ波形用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（Q30Y）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（Q30Y）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。

以上のようにして、ランプ波形用ツェナーダイオードのツェナー電圧の設定によって初期化期間の上りランプ波形の開始電圧（モードＶの開始電圧）を任意に設定することができる。

上記以外の方法として、ツェナーダイオードの代わりにシャントレギュレータとダイオードと抵抗を用いてもよい。内部の基準電圧と抵抗の関係により任意の電圧に設定可能である。

図９Ｂに、シャントレギュレータを含むハイサイドランプ波形発生部QR3の構成例を示す。図９Ａに示した回路構成と異なる点は、図９Ａの構成におけるツェナ−ダイオードZD1の代わりに、ダイオードD11と、抵抗R11、R12の直列回路と、シャントレギュレータ３５との並列回路を設けた点である。

ゲート回路33がオフしているときは、ダイオードD11が導通して、コンデンサC1に電荷が充電される。ゲート回路33がオンして、電流が流れると、シャントレギュレータ35内において、ノードＫ−Ａ間に基準電圧REFと抵抗R11、R12の値で定まる所定の電圧が発生する。このとき、ランプ波形用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧はダイオードD11によって急激に低下している。このため、制御部30の信号の受信直後においても、ハイサイドNMOS（Q30Y）のソース電位は急峻に立ち上がる。この急峻な立ち上がり電圧はシャントレギュレータ35による所定の電圧に依存する。

ゲート回路33からの電流によってランプ波形用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（Q30Y）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（Q30Y）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。

以上のようにして、シャントレギュレータ35の所定の電圧の設定によって初期化期間の上りランプ波形の開始電圧（モードＶの開始電圧）を任意に設定することができる。この他にこのような定電圧回路が利用できることは言うまでもない。

初期化期間のランプ波形の期間（モードII、モードＶ、モードIX）において、壁電荷を一様に且つ均一に蓄積または除去するため、かつ、強い発光を防止するために、ランプ波形の傾きは急峻にすることはできない。また、初期化期間の時間は、ランプ波形の傾き、ランプ波形開始電圧、及びランプ波形終了電圧の電位差に依存するため、ランプ波形の傾きを緩やかにすると初期化期間が長くなり、これにより、サブフィールド期間の数が抑制され、画像表示における階調数が抑制される。

このような問題を解決するため、本実施形態では、初期化期間の上りランプ波形の開始電圧を、走査電極Yの電位がV1より大きく放電開始電圧未満になるように設定する。走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑えることができる。ここで放電開始電圧には、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。この放電開始電圧は、一般的に維持電圧Ｖｓより少し高い値となる。また、走査電極Yの電位をV1より大きくすることで、モードＶでのランプ波形開始電圧を高くすることができるので、初期化期間の時間短縮が図れる。このように、初期化期間の時間短縮とモードIVでの発光の抑制を両立することができる。すなわち、画像表示においてコントラストを上昇できるととともに階調を増加することができる。

２．２ 動作
図１０は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１０では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の維持電極X及びアドレス電極Aに対する印加電圧波形のみ示し、各スイッチ素子のオン期間を示す図は省略する。

２．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsの電圧Vsだけ高い電位に維持される。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が電位−V3まで比較的緩やかに下降する。それにより、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が除去（消去）され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、モードI期間中に維持電圧Vsが印加されもよい。

＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。

＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位まで上昇する。

本実施形態においても、実施の形態１の場合と同様、モードIVにおいて走査電極Yの電圧を、電圧V1すなわち放電開始電圧より低い電圧までしか上昇させないので、モードII以前の期間、例えば放電維持期間（注：モードＩは放電維持期間の一部）における画像状態に依存せずPDP20の全ての放電セルにおいて発光が起こらない。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR3がオンする。残りのスイッチ素子はオフ状態に維持される。これにより、走査電極Yの電位がランプ波形用ツェナーダイオードZD1によって所定電位（図１０では、電位Vs）まで急峻に立ち上がり、その後、一定の速度で、接地電位（≒0）から初期化パルス電圧の上限Vrの電位に向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。

なお、図１０では、所定電位の値（すなわち、上りランプ波形の開始電圧）を、V1より大きく且つ放電開始電圧未満の値の一例としてVsとしている。この所定電位の値は、ランプ波形用ツェナーダイオードZD1のツェナー電圧Veを調整することで適宜変更できる。所定電位の値（すなわち、上りランプ波形の開始電圧）は、V1より大きく且つ放電開始電圧より小さい値に設定してもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR3がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードVIでは走査電極Yの電位はすでに、接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位に達している。

モードVにより第一の分離スイッチ素子QS1のドレイン電位は上昇する。第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源の電圧V2になったときに、ハイサイドスイッチ素子Q7Yをオンしてもよい。このとき、ハイサイド維持スイッチ素子Q7Yのオン直前の第一の分離スイッチ素子QS1のソース電位と、ハイサイド維持スイッチ素子Q7Yのオン直後の第一の分離スイッチ素子QS1のソース電位（＝Vs）との差（＝これ以降は「電圧変動ΔV」と呼ぶ）が発生する。第一の分離スイッチ素子QS1のボディーダイオードはオフしたままであるが、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレインに電圧変動ΔVは伝わる。しかし、ハイサイドランプ波形発生部QR3におけるハイサイドNMOS（Q30Y）のボディーダイオードが導通することによって第二の分離スイッチ素子QS2のソース電位がクランプされるので、走査電極Yの電位に電圧変動ΔVは発生しない。

図１０では、モードVIにおいてハイサイド維持スイッチ素子Q7Yをオンしている。しかし、第一の分離スイッチ素子QS1のドレイン電位は第二の定電圧源の電圧V2以上には上昇しないため、ハイサイド維持スイッチ素子Q7Yをオフしたままでもよい

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR3がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位がVrから（Vs+V1）まで下降する。なお、図１０では、ハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイドスイッチ素子Q7Yのボディーダイオードが導通するので、オフしたままでもよい

＜モードVIII＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは電位Vsまで下降する。

＜モードIX＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で第三の定電圧源により電位−V3まで下降する。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、維持電極Ｘには、モードVII、VIII期間中に維持電圧Vsが印加されもよい。

モードIX直前の期間（モードIV〜VIII）では、PDP20のすべての放電セルで一様な壁電荷が蓄積されている。この状態で、モードIXにおいて、モードIV〜VIIIでの印加電圧とは逆極性の比較的緩やか電圧が印加されるので、モードIIとは異なり、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードIV期間中及びモードＶの初期にすべてのアドレス電極Aに信号パルス電圧の上限Vaを印加してもよい。例えば、モードIVの期間中に信号パルス電圧を印加する場合、モードIV期間中に、全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達するようにしてもよい。

またモードＶの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

またモードIV〜Ｖの期間中に信号パルス電圧を印加する場合、モードIVの期間中からアドレス電極に信号パルス電圧を印加し始めて、モードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達すればよい。この場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇するので、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

逆に、モードIIIにおいて、信号パルス電圧を印加すると、モードIVの走査電極の電位の急上昇（Ｖ1電圧）により、走査電極とアドレス電極の容量結合のため、アドレス電極の電位が信号パルス電圧の上限Vaより大幅に高くになるので、望ましくない。

また、モードＶでツェナー電圧によって走査電極Ｙの電圧上昇し、アドレス電極Ａの電位が上昇する。しかし、モードIVの走査電極の電位の急上昇（Ｖ1電圧）によるアドレス電極の電位の上昇と比較して、ツェナー電圧によるアドレス電極Ａの電位の上昇は低い。これは、ツェナー電圧によるモードＶの走査電極の電位の上昇時のパルス電圧の立上り時間が、モードIVの走査電極の電位の上昇に比べて長いこと及びツェナー電圧の大きさが小さいためである。以上より信号パルス電圧の上限Ｖａより大幅に高くなることはないので、アドレス電極駆動部に与える影響は小さい。

さらに、モードVII〜モードVIII期間中に、全てのアドレス電極Aに印加する信号パルス電圧を上限Vaから接地電位にしてもよい（アドレス電極Aに印加する信号パルスをオフしてもよい。）。特に、モードVII〜IXの期間に維持電極Xの電位は維持電圧Vsに達する（図ではモードIX）。信号パルス電圧は維持電極駆動部の電圧印加より先に、信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アドレス電位の電位が上昇するが、このときはすでに、信号パルス電圧は接地電位にしているため、信号パルス電圧の上限Va以上にならない。

２．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

２．３ その他の回路構成
実施の形態１で示した図４〜図７Ｂにおいても、ハイサイドランプ波形発生部QR1の代わりにハイサイドランプ波形発生部QR3を設けることができる。

２．４ その他の駆動方法
本実施の形態の回路構成に対して実施の形態1で示した図3Ｂ、3Ｃの駆動方法を適応できることは言うまでもない。ただし、図3Ｃの駆動方法を用いる場合、初期化期間のモードＶにおける走査電極Yへの印加電圧を上昇させる際の開始電圧が電圧Ｖｋ+Ｖ1+Veとなる。このときの電圧Ｖｋ+Ｖ1+Veは放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。このとき信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇するので、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

２．４ まとめ
本実施形態では、初期化期間の上りランプ波形の開始電圧を、走査電極Yの電位がV1より大きく放電開始電圧より小さくなるように設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。これにより、走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑え、また、走査電極Yの電位をV1より大きい値にすることで、モードＶでのランプ波形開始電圧を高くし、初期化期間の時間短縮を図る。したがって、初期化期間の時間短縮とモードIVでの発光の抑制を両立することができ、すなわち、画像表示においてコントラストを上昇できるととともに階調を増加することができる。

実施の形態３
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

３．１ 走査電極駆動部
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものと回路構成は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離スイッチ素子QS1のドレイン・ソース間に印加される電圧の低減を可能とする。

実施の形態１では、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、モードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、そのときの第一の分離スイッチ素子QS1のソース電位を減じた値（＝Vb）以上が必要であった。例えば、第一の分離スイッチ素子QS1のソース電位が上昇しなければ（すなわち、０であれば）、絶対最大定格のドレイン・ソース間電圧としてVb＝V2以上が必要となる。

これに対して、モードＶ期間中に第一の分離スイッチ素子ＱＳ1のドレイン・ソース間の印加される最高電圧は、ハイサイド維持スイッチ素子Ｑ７Ｙがオンする直前のハイサイドランプ波形発生部ＱＲ1のソース電位（＝Ｖ4＜Ｖ2）から、その時の第一の分離スイッチ素子ＱＳ1のソース電位を減じた値（＝Vd）となる。例えば、第一の分離スイッチ素子QS1のソース電位が上昇しなれば（すなわち、0であれば）、ドレイン・ソース間にはVd＝V4（＜V2）が印加される。また、モードVI期間中に第一の分離スイッチ素子ＱＳ1のドレイン・ソース間の印加される最高電圧は、ハイサイドランプ波形発生部QR1のソース電位（＝V2）になるときに、ドレイン・ソース間には、Ｖ2-Ｖｓが印加される。

本実施形態による第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、電圧Vdと電圧V2-Vsとのうち大きい方の値以上を第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧に設定すればよい。つまり、絶対最大定格のドレイン・ソース間電圧を、実施の形態1のモードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、その時の第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）未満に設定することができる。

３．２ 動作
図１１は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図11では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

３．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードＩ〜IXに分けられる。

＜モードI〜IV＞
モードI〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位V1から初期化パルス電圧の上限Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2のボディーダイオードを介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。よって、図8のモードVでは第二の分離スイッチ素子QS2はオフ状態であるが、オンしてもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

実施の形態１では、モードＶにおいて走査電極Yの電位が電圧Ｖrに達した時点で、モードVIへの切り替わりが行われた。これに対して本実施形態では、モードＶにおいて走査電極Yの電位が電圧Ｖrに達する前にモードVIへ切り替えられる。この切り替えのタイミングについては後述する。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及びハイサイドランプ波形発生部QR1がオン状態に維持し、第二の分離スイッチ素子QS2をオフ状態に維持したまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードＶに引き続き、走査電極Yの電位が一定の速度で、接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位まで上昇する。

低耐圧化のためには第一の分離スイッチ素子QS1のドレイン電位がV2になる前に、ハイサイド維持スイッチ素子Q7Yがオンすることが必要である。このため、第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源の電圧V2より低い所定の電位であるときに、ハイサイドスイッチ素子Q7Yをオンする。これによりモードVからモードVIへ切り替えられる。

このとき、維持電圧Vsは、ハイサイド維持スイッチ素子Q7Yを介して、第一の分離スイッチ素子QS1のソース電位を上昇させる。このとき、第一の分離スイッチ素子QS1のボディーダイオードが導通する場合は、第一の分離スイッチ素子QS1のドレイン電位が維持電圧Vsとなる。また、第一の分離スイッチ素子QS1のボディーダイオードが導通しない場合は、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレイン電位が上昇する。いずれの場合でも、第一の分離スイッチ素子QS1のドレイン電位が上昇する。

以上のように、第一の分離スイッチ素子QS1のドレインの電位が電圧V2になる前に、ハイサイド維持スイッチ素子Q7Yをオンすることで、第一の分離スイッチ素子QS1のソース電位を上昇させ、第一の分離スイッチ素子QS1のドレイン・ソース間の電圧を抑制することができるため、第一の分離スイッチ素子QS1の絶対最大定格のドレインソース間電圧を低減できる。このとき、第二の分離スイッチ素子QS2がオンすると、電圧Vsに起因する電圧が第二の分離スイッチ素子QS2を介して上昇中の走査電極Yの印加電圧に重畳してしまう場合があり、滑らかなランプ波形の形成の妨げとなる。そこで、本実施形態では、ハイサイド維持スイッチ素子Q7Yをオンする前に、第二の分離スイッチ素子QS2をオフしている。

ここで、ハイサイド維持スイッチ素子Q7Yがオンする直前の第二の分離スイッチ素子QS2のドレイン電位と、ハイサイド維持スイッチ素子Q7Yがオンした直後の第二の分離スイッチ素子QS2のドレイン電位との差を「第二の電圧変動ΔＵ」と呼ぶ。

ハイサイド維持スイッチ素子Q7Yがオンするときは、第二の分離スイッチ素子QS2をオフするため、第二の電圧変動ΔUは走査電極Yにそのまま現れず、大幅に抑制される。つまり第二の電圧変動ΔUは、第二の分離スイッチ素子QS2の寄生容量C2とパネル容量Cpによって容量分割される。よって、第二の分離スイッチ素子QS2の寄生容量C2とパネル容量Cpの比に応じて、走査電極Yには、C2/（C2+Cp）×ΔUの電圧変動が発生する。しかし、走査電極Yに発生するこの電圧変動はかなり小さいため、放電セルの発光は微弱に抑えられる。第二の分離スイッチ素子QS2の寄生容量C2を減らすことで、走査電極Yに発生する電圧変動をさらに抑制することができる。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS2がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が（Vs+V1）まで下降する。

＜モードVIII〜IX＞
モードVIII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

３．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

３．３ その他の回路構成
実施の形態１と同様、本実施形態で説明した駆動方法は、図２の回路構成以外に図4〜図７Bの回路構成に対しても同様に適用できる。

３．４ まとめ
以上のように本実施形態によれば、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減化を図れる。従来、分離スイッチ素子に対して維持放電期間では大電流が流れるため、分離スイッチ素子は多数並列に接続して設ける必要があった。しかし、本実施形態では、第一の分離スイッチ素子の低耐圧化を実現できることから、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態４
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

４．１ 走査電極駆動部
図１２に、本発明の実施形態４による走査電極駆動部の詳細な構成を示す。
本実施形態による走査電極駆動部１１は、図２に示す実施形態１のものと、初期化パルス発生部2Yの構成が異なる。より具体的には、初期化パルス発生部2Yにおいて、第一の分離スイッチ素子QS1に並列に、第一の分離スイッチ素子QS1のドレイン・ソース間電圧を制限する保護回路５０を設けた点が異なる。保護回路５０は、第一の分離スイッチ素子QS1のソース電位を上昇させることで第一の分離スイッチ素子QS1のドレイン・ソース間電圧を一定範囲内に制限する。そのほかの構成は実施形態１のものと同様である。本実施形態の保護回路５０を設けたことにより、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）以上の値であればよい。以下、保護回路５０の具体的な構成例５０ａ〜５０ｄについて説明する。

４．１．1 スイッチ素子を用いた保護回路
図１３（ａ）に保護回路の一の構成例を示す。
保護回路５０ａは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD2、第一の検出抵抗R2及び第二の検出抵抗R3を含む。

保護用スイッチ素子S1において、コレクタは第一の制限抵抗R1の一端と接続し、ベースはゲート用ツェナーダイオードZD2のアノードと接続し、エミッタは第一の分離スイッチ素子QS1のソースと接続する。

第一の制限抵抗R1の他端は第一の分離スイッチ素子QS1のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD2のカソードと接続し、第一の検出抵抗R2は第一の分離スイッチ素子QS1のドレインと接続し、第二の検出抵抗R3は第一の分離スイッチ素子QS1のソースと接続する。

保護回路５０ａは、第一の分離スイッチ素子QS1がオフしている時に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第二の検出抵抗R3の両端電圧が上昇する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が所定の電圧Vcに達すると、第二の検出抵抗R3の両端電圧もある電圧値（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、ゲート用ツェナーダイオードZD2のツェナー電圧と、保護用スイッチ素子S1のベース・エミッタ間電圧とが等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御される電圧値Vcは第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧以下に設定してもよい。例えば、定電圧制御される電圧値Vcを第二の定電圧源の電圧V2から維持電圧Vsを引いたもの（＝V2-Vs）より小さい値に設定した場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVcになると保護回路５０ａが動作し始める。

さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路５０ａが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。このとき、保護用スイッチ素子S1は定電圧制御するために、電流を流そうと動作するが、第一の制限抵抗R1によってその動作が制限され、定電圧に制御することができなくなる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までとなり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子QS1のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになるので第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．２ ツェナーダイオードを用いた保護回路
図１３（ｂ）に保護回路５０ｂの別の構成を示す。図１３（ｂ）に示す保護回路５０ｂは、保護用ツェナーダイオードZD3、第二の制限抵抗を含む。保護用ツェナーダイオードのアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD3のカソードは第一の分離スイッチ素子QS1のドレインに接続し、第二の制限抵抗R4の他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｂは、第一の分離スイッチ素子QS1がオフしている時に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していき、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がツェナー電圧Vzに達すると、保護用ツェナーダイオードZD3が動作し始める。この保護用ツェナーダイオードZD3によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御される電圧値Vzは第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧以下に設定してもよい。例えば、定電圧制御される電圧値Vzを第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）より小さい値に設定した場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVzになると保護回路が動作し始める。さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路５０ｂが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。

しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。それにより、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通し、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツェナーダイオードZD3は一定電圧Vzとなるが、それを超える電圧については第二の制限抵抗R4に印加され、第一の分離スイッチ素子QS1のソースに向かって電流が流れる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｂにより維持電圧Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．３ 抵抗を用いた保護回路
図１３（ｃ）に保護回路のさらに別の構成を示す。図１３（ｃ）に示す保護回路５０ｃは、第四の制限抵抗R4を含む。第三の制限抵抗R5の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｃは、第一の分離スイッチ素子QS1がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、第一の分離スイッチ素子QS1のソースに向かって電流が流れ、第一の分離スイッチ素子QS1のソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｃにより維持電圧Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間の電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．４ コンデンサを用いた保護回路
図１３（ｄ）に保護回路の別の構成を示す。図１３（ｄ）に示す保護回路５０ｄは保護用コンデンサC2を含む。保護用コンデンサC2の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｄは第一の分離スイッチ素子QS1がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護用コンデンサC2の容量と第一の分離スイッチ素子QS1のソース・接地間に存在する寄生容量との容量分割に応じてソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｄにより維持電圧Vsに制限されるので第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．２ 動作
図１４は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１４では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

４．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。
＜モードＩ〜IV＞
モードＩ〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で電位Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。そして保護回路５０の働きによって、第一の分離スイッチ素子QS1のソース電位は上昇し、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達したときに、ハイサイド維持スイッチ素子Q7Yのボディーダイオードによって第一の分離スイッチ素子QS1のソース電位がクランプされる。このように、初期化パルス電圧の上限Vrに達する前に（すなわち、第一の分離スイッチ素子QS1のドレイン電位が電位V2に達する前に）、第一の分離スイッチ素子QS1のソース電位は、維持電圧VSに達する。このため、第一の分離スイッチ素子QS1のドレイン・ソース間電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、モードVの期間中にハイサイド維持スイッチ素子Q7Yをオンする場合は、実施の形態３のようにハイサイド維持スイッチ素子Q7Yがオンする前に第二の分離スイッチ素子QS2をオフしておくと、電圧変動ΔUが抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位が接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位を維持する。このとき、保護回路５０の働きによってすでに、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

図１４ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII〜IX＞
モードVII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

４．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

４．３ その他の回路構成
本実施形態の保護回路５０の思想は実施の形態１で示した図４〜図７Ｂにおいても同様に適用できる。

４．４ まとめ
以上のように本実施形態によれば、初期化期間のモードVにおける走査電極Yの印加電圧上の電圧変動の発生を防止しつつ、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減を図れる。第一の分離スイッチ素子の絶対最大定格のドレイン・ソース間電圧の低減化により、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態５
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

５．１ 走査電極駆動部
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものと回路構成は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減を可能とする。

実施の形態１では、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、モードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、そのときの第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）以上が必要であった。

これに対して、本実施形態による第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）以上であればよい。つまり実施の形態1のモードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）と、その時の第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）未満に設定できる。

５．２ 動作
図１５は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１５では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

５．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。

＜モードI〜IV＞
モードＩ〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。特に、第一の分離スイッチ素子QS1を、走査電極への印加電圧の上昇途中まではオンし、所定のタイミングでオフする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位V1から初期化パルス電圧の上限Vrに向かって上昇する。

こうして、第一の分離スイッチ素子QS1がオン期間中は第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位及びソース電位も上昇する。

本実施形態では、第一の分離スイッチ素子QS1をオフする所定のタイミングとは、第一の分離スイッチ素子QS1のソース電位が電位Vsに達したとき（すなわち、走査電極への印加電圧が（Vs+V1）に達したとき）とする。

また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する前に、第一の分離スイッチ素子QS1をオフする場合は、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を高く設定する必要がある。その場合、モードVIでハイサイド維持スイッチ素子Q7Yをオンする前に、第二の分離スイッチ素子QS2をオフして、電圧変動を抑制する必要がある。

以上のように、第一の分離スイッチ素子QS1を適当なタイミングでオンオフすることで、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の上昇を抑制し、第一の分離スイッチ素子QS1の低耐圧化を実現している。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、モードVの期間中にハイサイド維持スイッチ素子Q7Yをオンする場合は、実施の形態３のようにハイサイド維持スイッチ素子Q7Yがオンする前に第二の分離スイッチ素子QS2をオフしておくと、電圧変動ΔUが抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yは接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位に維持する。

このとき、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

図18ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII〜IX＞
モードVII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

５．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

５．３ その他の回路構成
実施の形態１と同様、本実施形態で説明した駆動方法は、図２の回路構成以外に図４〜図７Bの回路構成に対しても同様に適用できる。

５．４ まとめ
以上のように本実施形態によれば、実施の形態４のように保護回路を設けず簡易な構成で、初期化期間のモードVにおいて走査電極Yの印加電圧上の電圧変動の発生を防止しつつ、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減が図れる。第一の分離スイッチ素子の絶対最大定格のドレイン・ソース間電圧の低減により、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態６
６．１ 構成
走査電極駆動部の別の構成を示す。図１６に本実施形態の走査電極駆動部の構成を示す。本実施形態の走査電極駆動部１１は、第二のハイサイドランプ波形発生部ＱＲ４を備えた点が図２に示す実施の形態1のものとは異なる。第二のハイサイドランプ波形発生部QR4の詳細な構成は、実施の形態2において図９Aまたは図９Bで示したハイサイドランプ波形発生部QR3の構成と同じである。第二のハイサイドランプ波形発生部QR4は、内部に含むハイサイドNMOSのドレインが第二の定電圧源V2の正極に接続し、そのソースが第一の定電圧源V1の負極に接続する。

実施の形態１では、走査電極Ｙの電位が維持電圧Ｖｓにした状態で、放電維持期間が終了し、初期化期間のモードＩに遷移していた（例えば図３Ａ参照）。しかし、本実施の形態では、放電維持期間において、維持電極Ｘの電位が接地電位、走査電極Ｙの電位が接地電位の状態で、放電維持期間が終了し、初期化期間のモードＩに遷移する（図１７参照）。そして初期化期間のモードＩの開始時点で、走査電極Ｙの電位を維持電圧Ｖｓよりも低い電圧まで急激に立ち上げ、その後、走査電極Ｙの電圧を維持電圧Ｖｓよりも高い電圧まで緩やかに立ち上げる。

実施の形態1では、初期化期間のモードＩにおいて、壁電荷をもつ放電セルの放電は維持電圧Ｖｓが印加されるため、強放電が生じていた。これに対して、本実施の形態では、走査電極Ｙの電位が放電開始電圧（維持電圧Ｖｓよりもやや低い電圧）を超えるときには電位の上昇速度は小さいので、壁電荷を持つ放電セルにおいて、放電セルの発光は微弱に抑えられる。

６．２ 動作
以下、本実施形態の走査電極駆動部１１の動作波形について説明する。本実施形態は、初期化期間の消去期間、すなわち、モードＩとIIの動作が実施の形態1のものと異なる。図１７は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１７では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、初期化期間のモードＩとIIの動作についてのみ説明する。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及び第二のハイサイドランプ波形発生部QR4がオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。第二のハイサイドランプ波形発生部ＱＲ4がオンすると、ランプ波形用ツェナーダイオードの作用により、走査電極Ｙの電位が接地電位からツェナー電圧（Vm）だけ急峻に立ち上がり、その後電圧が一定の速度で上昇し始める。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、第二の分離スイッチ素子QS2及び第二のハイサイドランプ波形発生部QR4がオフし、ローサイドランプ波形発生部QR2及び第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。第二のハイサイドランプ波形発生部QR4をオフしたタイミングで、走査電極Yの電圧上昇は止まる。よって、第二のハイサイドランプ波形発生部QR4のオン期間を調整することにより、走査電極の電位をV2以下の任意の電圧に設定することが可能である。また、初期化期間のモードV用の定電圧源と初期化期間のモードＩ用の定電圧源を共用化することにより部品点数を削減することができる。その後、ローサイドランプ波形発生部ＱＲ2により、走査電極Yの電位は、一定の速度で、-Ｖ3に向かって低下し始める。

初期化期間のその他のモードの動作並びにアドレス期間及び放電維持期間の動作は実施の形態１のものと同様であるので、ここでの説明は省略する。

従来、初期化期間（モードＩ）において、上りランプ波形は接地電位から開始していた（例えば、特開２００５−２５０５０５号公報参照）。これに対して、本実施の形態では、初期化期間（モードＩ）の上りランプ波形の開始電圧を接地電位から所定電位だけ立ち上げて、走査電極Yの電位を接地電位より大きな値にする。これにより、従来の方法に比して、その後にランプ波形を所望電圧まで上昇させるために必要な時間を短縮でき、初期化期間の時間短縮が図れる。

また、初期化期間（モードＩ）の上りランプ波形の開始電圧を、走査電極Yの電位が接地電位より大きく、且つ、放電開始電圧より小さくなるように設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。このように初期化期間開始時の走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑える。

以上のように、初期化期間の時間短縮とモードIでの発光の抑制を両立することができる。すなわち、画像表示においてコントラストを向上できるととともに階調を増加することができる。

なお、本実施の形態では、放電維持期間に放電していた放電セルには壁電荷が存在するため、初期化期間のモードＩの放電開始電圧は維持電圧Ｖｓよりも小さい値となる。ここで、放電開始電圧には、放電維持期間に放電していた放電セルにおいて、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。

本実施の形態では、初期化期間のモードIIの後は初期化期間のモードIIIに遷移しているが、初期化期間のモードIIの後すぐにアドレス期間に遷移しても良い。例えば、初期化期間のモードIII〜IXは1テレビフィールドに1回だけ実行され、サブフィールド毎には、初期化期間のモードＩ〜IIの実行後、アドレス期間に遷移してもよい。これにより初期化時間の大幅な削減が可能となる。さらに、初期化期間のモードIII〜IXにおいても微弱な発光が発生しているので、このような方法によりその微弱な発光が抑制されるため、黒色表示時の輝度が抑制される。すなわち、コントラストを向上できる。

６．３ その他の回路構成
実施の形態2で示した構成に対しても本実施形態の駆動方法が適用できることは言うまでもない。さらに、実施の形態2で用いるハイサイドランプ波形発生部ＱＲ3と本実施の形態で用いるハイサイドランプ波形発生部ＱＲ4でのランプ波形の傾きが同じ場合は、それらを共用しても良い。

また、図４〜７Ｂに示す回路構成に対しても本実施形態の駆動方法が適用できることは言うまでもない。また、実施の形態３〜５の駆動方法及び駆動回路に対しても本実施形態の駆動方法が適用できることは言うまでもない。

６．４ まとめ
以上のように本実施形態によれば、初期化期間（モードＩ）の上りランプ波形の開始電圧を接地電位から所定電位だけ立ち上げる。これにより、その後にランプ波形を所望電圧まで上昇させるために必要な時間を短縮でき、初期化期間の時間短縮が図れる。また、初期化期間（モードＩ）の上りランプ波形の開始電圧を、走査電極Yの電位が接地電位より大きく、且つ、放電開始電圧より小さくなるように設定する。これにより、初期化期間における発光を微弱なものとすることができる。このように、初期化期間の時間短縮とモードIでの発光の抑制を両立することができ、画像表示においてコントラストを向上できるととともに階調を増加することができる。

本発明は、良好なコントラスト、多彩な階調表示または低消費電力等が要求されるプラズマディスプレイの駆動装置に有用である。

本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は日本国特許出願、特願２００６−０２６７９２号（２００６年２月３日提出）に関連し、それらの内容は引用することで本文中に組み入れられる。

本発明は、プラズマディスプレイパネルの駆動装置並びにプラズマディスプレイに関する。

プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（以下「ＰＤＰ」という。）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。

ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば特許文献1，2参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極と（それぞれ、Ｘ電極とＹ電極ともいう）が交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。

互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、蛍光体を含む層（蛍光体層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスが励起し、紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。こうして、放電セルが発光する。

ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対し上記三つの期間が共通に設定される（例えば特許文献1〜2参照）。

初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。

アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、アドレスパルス電圧がアドレス電極のいくつかに対し印加される。ここで、アドレスパルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつアドレスパルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。

放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に、かつ周期的に印加される。ここで、放電維持パルス電圧は放電開始電圧より低い。しかし、アドレス期間中に壁電荷が蓄積された放電セルでは壁電荷による電圧、すなわち壁電圧が放電維持パルス電圧に加わる。従って、維持電極と走査電極との間の電圧が放電開始電圧を超える。その結果、ガスによる放電が持続し、発光が生じる。

放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択により調整される。

特開２００５−２６６７７６号公報 特開２００４−２８７００３号公報

初期化期間においては、各放電セルに蓄積された壁電荷の消去、及び全放電セルに対する均一な壁電荷の蓄積が行われる。このため、初期化期間では、他の期間に比べ多様に変化する電圧が走査電極に印加される。

例えば、初期化期間において壁電荷の消去動作後、走査電極への印加電圧は一定速度で上昇させる。このときの波形を「上りランプ波形」という。上りランプ波形を急峻に立ち上げると、強い発光が生じ、コントラストに悪影響が出る。このため、上りランプ波形の上昇速度は、微放電を発生させるために一定以下に制限される。よって、上りランプ波形の開始電圧が低すぎると、走査電極への印加電圧が所定の上限電位に達するまでに時間がかかり、初期化期間が長くなる。初期化期間が長くなると、設定できるサブフィールド数が減少し、表示階調数が減少する。初期化期間は短いのが好ましい。また、上りランプ波形の開始電圧を高くすると（例えば、放電開始電圧より高くすると）、強い発光が起こり、コントラストに悪影響が出る。

また、ＰＤＰ駆動装置は分離スイッチ素子を備え、分離スイッチ素子を介して各電極駆動回路の維持電圧源を必要に応じて電気的に切り離すことで、電位変動を実現している。

放電維持期間中は大きな電流が分離スイッチ素子を流れるため、分離スイッチ素子の抵抗値を小さく設定する必要がある。このため、複数の分離スイッチ素子が並列接続されて、分離スイッチ素子に関する実装面積が大きくなる。実装面積の増大化は、基板による配線インピーダンスの増加を招き、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが増加する。リンギングの増加はＰＤＰの動作マージンの減少を招く。

本発明は上記課題を解決すべくなされたものであり、その目的とするところは、初期化期間の長大化を招かず、良好なコントラスト、階調を実現するＰＤＰの駆動装置を提供することにある。

また、本発明は、分離スイッチ素子の低耐圧化によるスイッチ素子の低抵抗化が可能なＰＤＰの駆動装置を提供することを目的とする。

本発明の第１の態様において、維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、初期化期間の開始時に急峻に立ち上がり、その後、単調増加する波形を生成するためのハイサイドランプ波形発生部と、放電維持期間に走査電極に印加する電圧を与える維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、放電させるべき放電セルを選択するアドレス期間中に走査電極に印加する電圧を与える走査電圧源と、電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路とを備える。

本発明の第２の態様において、維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、単調増加波形を生成するためのハイサイドランプ波形発生部と、放電維持期間に走査電極に印加する電圧を与える維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、放電させるべき放電セルを選択するアドレス期間中に前期走査電極に印加する電圧を与える走査電圧源と、電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路と、維持電圧源の正極とハイサイドランプ波形発生部との間の経路中に挿入され、維持電源の正極への電流の流入を阻止可能な第１の分離スイッチ素子とを備える。

本発明の第３の態様において、電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、上記のいずれかの態様のプラズマディスプレイパネルを駆動する駆動装置とを備えたプラズマディスプレイが提供される。

本発明によれば、初期化期間において印加する上りランプ波形の開始電圧を所定範囲の値に設定することで、初期化期間の長大化を招かず、かつ、良好なコントラスト及び階調表示を実現するＰＤＰの駆動装置を実現できる。

また、本発明によれば、分離スイッチ素子の低耐圧化が図れる。低耐圧化にともない、分離スイッチ素子が低抵抗となるため、分離スイッチ素子の並列接続数を低減でき、実装面積の低減が図れ、配線インピーダンスの低減、リンギングの低減、PDPの動作マージンの拡大等の効果が得られる。さらに、放電維持期間での分離スイッチ素子による導通損失が削減されるので、消費電力も低減できる。

以下、添付の図面を参照しつつ本発明の最良の実施形態について説明する。

実施の形態１
１．１ 構成
１．１．１ プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。

（プラズマディスプレイパネル）
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。

互いに隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の交差点には放電セルが設置される（例えば、図1に示される斜線部P部分参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セルで放電が生じる。そのとき、放電セル中のガスが励起し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。

（ＰＤＰ駆動装置）
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。

走査電極駆動部11と維持電極駆動部12の入力端子１は、電源部（図示せず）に接続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば400V）に変換する。更に、その直流電圧をＤＣ−ＤＣコンバータにより、維持電圧Vsへ変換する。その維持電圧VsはＰＤＰ駆動装置10に印加される。これにより、入力端子1の電位は、接地電位（≒0）に対して維持電圧Vsだけ高く維持される。

走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれの電位を個別に変化させる。

維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。

アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中から選択された電極に対し印加する。

ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16.7msec）間隔で送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対し三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。

初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。

アドレス期間では、走査電極駆動部11が走査パルス電圧を走査電極Y1、Y2、Y3、…に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部13が信号パルス電圧を、アドレス電極A1、A2、A3、…に対し印加する。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。

走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。

１．１．２ 走査電極駆動部
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Y、回収回路４Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。

（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1と、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yの直列回路（以下「走査回路」という）10Yとを含む。

第一の定電圧源V1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第一の定電圧源V1は正極の電位を負極の電位より一定の電圧V1だけ高く維持する。

二つの走査スイッチ素子Q1Y、Q2Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。

第一の定電圧源V1の正極はハイサイド走査スイッチ素子Q1Yのドレインに接続される。ハイサイド走査スイッチ素子Q1Yのソースはローサイド走査スイッチ素子Q2Yのドレインに接続される。それらの間の接続点J1YはＰＤＰ20の一つの走査電極Yに接続される。ローサイド走査スイッチ素子Q2Yのソースは、第一の定電圧源V1の負極に接続される。

ここで、走査回路10Yは、実際には、走査電極Y1、Y2、…と同数だけ設けられた、ハイサイド走査スイッチ素子とローサイド走査スイッチ素子の直列回路を含む。各直列回路は走査電極Y1、Y2、…のそれぞれに接続される。

（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、第三の定電圧源V3、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS２を含む。

第二の定電圧源V2は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V2だけ高く維持する。

第三の定電圧源V3は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V3だけ高く維持する。

ハイサイドランプ波形発生部QR1、QR2は、例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）と、そのＮＭＯＳのゲートとドレインを接続するコンデンサとから構成される。ランプ波形発生部QR1、QR2がオンすると、ＮＭＯＳのドレイン・ソース間電圧が実質的に一定の速度で零まで変化する。すなわち、ランプ波形発生部QR1、QR2は単調増加または単調減少するランプ波形を生成する。ここで、ランプ波形は、直線的に増加または減少する波形に限らず、ＣＲ時定数等による曲線的に増加または減少する波形及び段階状に増加または減少する波形も含む。

第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は接地される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。

第二の分離スイッチ素子QS2のソースは第一の定電圧源V1の負極に接続される。第二の分離スイッチ素子QS2のドレインは第一の分離スイッチ素子QS1のドレインと接続し、第一の分離スイッチ素子QS1のソースは放電維持パルス発生部3Yの接続点J2Yと接続する。

本実施の形態では第二の定電圧源の電圧V2が維持電圧Vsより大きい場合について説明しているが、第二の定電圧源の電圧V2が維持電圧Vs以下の場合は、ハイサイド維持スイッチ素子Q7Yがオフしていれば、モードＶにおいて維持電圧Vsにクランプされないため、第一の分離スイッチ素子QS1はなくてもよい。

（放電維持パルス発生部）
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路を含む。

維持電圧源Vsは、正極の電位を負極の電位より一定の電圧Vｓだけ高く維持する。維持電圧源Vsの正極はハイサイド維持スイッチ素子Q7Yのドレインに接続され、ハイサイド維持スイッチ素子Q7Yのソースはローサイド維持スイッチ素子Q8Yのドレインに接続される。ローサイド維持スイッチ素子Q8Yのソースは維持電圧源Vsの負極に接続される。維持電圧源Vsの負極は例えば0V（接地状態）である。ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yとの間の接続点J2Yは、放電維持パルス発生部3Yの出力端子として、第一の分離スイッチ素子QS1のソースに接続される。電圧Vｓは維持放電動作時に走査電極に印加される最大電圧値である。なお、以降の説明においては、接地電位から電圧Vだけ高い電位を電位Vと表記する。

（回収回路）
回収回路4Yは、第一の回収インダクタLY1、第二の回収インダクタLY2、回収コンデンサCY、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。

ハイサイド回収スイッチ素子Q9Yのソースは第一の回収ダイオードD1のアノードと接続し、第一の回収ダイオードD1のカソードは第一の回収インダクタLY1の一端に接続する。第二の回収インダクタLY2の一端は、第二の回収ダイオードD2のアノードと接続し、第二の回収ダイオードD2のカソードは、ローサイド回収スイッチ素子Q10Yのドレインと接続する。第一の回収インダクタLY1の他端は接続点J2Yに接続される。第二の回収インダクタLY2の他端は接続点J2Yに接続される。回収コンデンサCYの一端は直流電圧Vsの負極と接続され、他端はハイサイド回収スイッチ素子Q9Yのドレイン及びローサイド回収スイッチ素子Q10Yのソースと接続する。

回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される維持電圧Vsの半値Vs／2と実質的に等しく維持される。

回収回路4Yは、第一及び二の回収インダクタLY1,LY2と、回収コンデンサCYと、ＰＤＰ20のパネル容量とをＬＣ共振させることで、ダイオードD2及びローサイド回収スイッチ素子Q10Yを介して、ＰＤＰ20から回収コンデンサCYへ電力を回収する。さらに、ハイサイド回収スイッチ素子Q9Y及びダイオードD1を介して、回収した電力を回収コンデンサCYからＰＤＰ20へ供給する。なお、回収回路4Yの出力端（第一の回収インダクタLY1の他端）を「電力供給端」、回収回路4Yの入力端（第二の回収インダクタLY2の他端）を「電力回収端」と呼ぶ。回収回路4Yにより消費電力の削減を実現する。

１．２ 動作
図３Ａは、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図３Ａでは、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の維持電極X及びアドレス電極Aに対する印加電圧波形のみ示し、各スイッチ素子のオン期間を示す図は省略する。

１．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。図３Ａに示すように、モードII、モードＶ、モードIXにおいて上昇または下降する電圧波形（ランプ波形）が走査電極に印加されている。以下、各モードの動作について説明する。なお、初期化期間のモードI、IIの期間を「消去期間」という。消去期間は放電維持期間において放電していた放電セルの壁電荷を消去する期間である。よって、放電維持期間において放電していなかった放電セルの壁電荷は変化しないので、モードＩ、IIにおいて放電維持期間において放電していなかった放電セルは、強放電、微弱放電は起こらない。一方、モードIII〜IXでは、消去期間後であるので、ほぼ放電セルに蓄積された壁電荷は一様となっており、このため、上りランプ波形、下りランプ波形によって、全ての放電セルで微弱放電が起こる。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位Vsに維持される。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に印加電圧が、−V3の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が除去（消去）され、均一化される。このとき、印加電圧の下降速度は小さいので、放電セルの発光は微弱に抑えられる。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、モードI期間中に維持電圧Vsが印加されてもよい。

＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。

＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位V1まで上昇する。電圧V1は維持放電動作時に走査電極に印加される放電開始電圧よりも小さい。本実施形態ではこのように初期化期間において走査電極Yへの印加電圧を上昇させる際の開始電圧を、放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。以下この理由を説明する。

モードII以前の期間、例えば放電維持期間（注：モードＩは放電維持期間の一部）において、放電セルが発光（放電）しているか否か、すなわち、放電セルに壁電荷が蓄積されているか否かは画像の状態に依存する。また、発光（放電）している放電セルの近傍に存在する発光（放電）していない放電セルは放電開始電圧が通常より低くなることから、発光（放電）している放電セルの位置も、画像の状態に依存することになる。また、PDP20の放電セルには、各々の放電セルでの放電開始電圧のバラツキや放電セルでの発光（放電）時間の差による経時変化が存在する。これらの条件が重なることによって、モードIIにおいて、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が充分に除去されない場合がある。本実施形態では、走査電極Yへの印加電圧を放電開始電圧より低い電圧までしか上昇させないので、このような場合においてもPDP20の全ての放電セルで発光が起こらない。なお、放電開始電圧には、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。この放電開始電圧は、一般的に維持電圧Ｖｓより少し高い値となる。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は一定速度で、接地電位を基準として、電位V1から、電圧V1と電圧V2の和電圧Vrだけ高い電位Vr（＝V1+V2）に向かって上昇する。以下、和電圧Vrを「初期化パルス電圧の上限」という。このとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、印加電圧が放電開始電圧を越える時には、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードVIでは走査電極Yの電位はすでに電位Vrに達している。

モードVにより第一の分離スイッチ素子QS1のドレイン電位は上昇する。第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源V2による電位V2になったときに、ハイサイドスイッチ素子Q7Yをオンしてもよい。このとき、ハイサイド維持スイッチ素子Q7Yのオン直前の第一の分離スイッチ素子QS1のソース電位と、ハイサイド維持スイッチ素子Q7Yのオン直後の第一の分離スイッチ素子QS1のソース電位（＝Vs）との差（以降、「電圧変動ΔV」と呼ぶ）が発生する。第一の分離スイッチ素子QS1のボディーダイオードはオフしたままであるが、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレインに電圧変動ΔVは伝わる。しかし、ハイサイドランプ波形発生部QR1のボディーダイオードが導通することによって、第二の分離スイッチ素子QS2のソース電位がクランプされるので、走査電極Yの電位に電圧変動ΔVは発生しない。

図３Ａでは、モードVIにおいてハイサイド維持スイッチ素子Q7Yをオンしている。しかし、第一の分離スイッチ素子QS1のドレイン電位は、第二の定電圧源の電圧V2以上に上昇しないため、ハイサイド維持スイッチ素子Q7Yをオフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位（Vs+V1）まで下降する。

図３Ａの例では、ハイサイド維持スイッチ素子Q7Yをオンしている。しかし、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通するので、ハイサイド維持スイッチ素子Q7Yはオフしたままでもよい。

＜モードVIII＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位Vsまで下降する。

＜モードIX＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位−V3まで下降する。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、維持電極Ｘには、モードVII、VIII期間中に維持電圧Vsが印加されもよい。

モードIX直前の期間（モードIV〜VIII）では、PDP20のすべての放電セルで一様な壁電荷が蓄積されている。この状態で、モードIXにおいて、モードIV〜VIIIでの印加電圧とは逆極性の比較的緩やか電圧が印加されるので、モードIIとは異なり、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードIV期間中及びモードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。具体的にはモードIVの期間中に信号パルス電圧を印加する場合、モードIV期間内に、全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達するようにしてもよい。

またモードＶの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。

またモードIV〜Ｖの期間中に信号パルス電圧を印加する場合、モードIVの期間中からアドレス電極に信号パルス電圧を印加し始めて、モードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達すればよい。この場合も、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。逆に、モードIIIにおいて、信号パルス電圧を印加すると、モードIVの走査電極の電位の急上昇（Ｖ1電圧）により、走査電極とアドレス電極の容量結合のため、アドレス電極の電位が信号パルス電圧の上限Vaより大幅に高くになるので、望ましくない。

さらに、モードVII〜モードVIII期間中に、全てのアドレス電極Aに印加する信号パルス電圧を上限Vaから接地電位にしてもよい（アドレス電極Aに印加する信号パルスをオフしてもよい。）。特に、モードIV〜IXの期間に維持電極Xの電位は維持電圧Vsに達する（図ではモードIX）。信号パルス電圧は維持電極駆動部の電圧印加より先に、信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アドレス電位の電位が上昇するが、このときはすでに、信号パルス電圧は接地電位にしているため、信号パルス電圧の上限Va以上にならない。

また、図３Ｂに初期化期間における別の駆動方法例を示す。図３Ｂに示す例では、走査電極への印加電圧を初期化パルス電圧の上限Vrから維持電圧Vsまで降下させるモードVII〜VIIIの動作が図３Ａに示すものと異なっている。

具体的には、実施の形態１では、モードVIIにおいて、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンし、モードVIIIにおいて、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンしていた。これに対して、図３Ｂに示す例では、モードVIIにおいて、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンし、モードVIIIにおいて、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。このように、図３Ｂに示す例は、モードVIIの動作とモードVIIIの動作が図３Ａに示す場合と逆になっている。なお、図３Ｂに示す駆動方法の考え方は、後述する他の実施形態においても適応可能である。

さらに、図３Cに初期化期間における別の駆動方法例を示す。図３Cに示す例では、走査電極への印加電圧を接地電位から初期化パルス電圧の上限Vrまで上昇させるモードIV〜Vの動作が図３Ａに示すものと異なっている。モードIV〜Vの動作について説明する。

＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Ｑ２Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は一定速度で、上昇する。

＜モードＶ＞
走査電極駆動部11では、ハイサイドランプ波形発生部QR1及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）を基準としてモードIV期間中にハイサイドランプ波形発生部ＱＲ1によって上昇した電圧Vｋと、第一の電圧源V1の電圧V1だけ高い電位V1との和の電圧（Ｖｋ+Ｖ1）から、初期化パルス電圧の上限Ｖｒまで上昇する。電圧（Ｖｋ+Ｖ1）は放電開始電圧よりも小さい。本実施形態ではこのように初期化期間において走査電極Yへの印加電圧を上昇させる際の開始電圧を、放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。

なお、図３Ｃに示す駆動方法の考え方は、後述する他の実施形態においても適応可能である。

また、初期化期間中、発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。このとき信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に達するモードＶの初期の期間までに、全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。

１．２．２ アドレス期間
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは−V3から第一の定電圧源の電圧V1だけ高い電位Vp（＝V1-V3、以下「走査パルス電圧の上限」と呼ぶ）に維持され、ローサイド走査スイッチ素子Q2Yのソースは−V3に維持される。また、維持電極には維持電圧Ｖｓが維持される。

アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。

走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図３Ａに示される走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が−V3まで下降する。その走査電極Yの電位が所定時間、−V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。

アドレス期間中、外部から入力される映像信号に基づきの一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する。

例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。

その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図３Ａ参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。

１．２．３ 放電維持期間
放電維持期間における走査電極駆動部11の動作について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。

ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、第一の回収インダクタLY1と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。

次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。

所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、第二の回収インダクタLY2と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。

次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。

走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。

１．３ その他の回路構成
（回路構成2）
本実施形態の技術思想は図２の回路構成以外に図４の回路構成に対しても適用できる。図４は初期化パルス発生部のハイサイドランプ波形発生部QR1の接続位置が図２とは異なり、ハイサイド波形発生部QR1のソースが第二の分離スイッチ素子QS2のドレインと接続される。これにより、ハイサイド波形発生部ＱＲ1の最大絶対定格のドレイン・ソース間電圧が低減できる。

（回路構成3）
さらに、本実施形態の技術思想は図5の回路構成に対しても適用できる。図５は初期化パルス発生部6Yのハイサイドランプ波形発生部QR1の接続位置が図２とは異なり、ハイサイド波形発生部QR1のソースがハイサイド走査スイッチ素子Q1Yのドレインに接続される。また初期化パルス発生部6Yの第二の定電圧源V2を第四の定電圧源Vrに置換している。第四の定電圧源Vrは、例えばDC-DCコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第四の定電圧源Vrは正極の電位を負極の電位より一定の電圧Vrだけ高く維持する。ここで、電圧Vrは初期化パルス電圧の上限Vrと同じ電圧である。

（回路構成4）
さらに、本実施形態の技術思想は図６Ａの回路構成に対しても適用できる。図６Ａは初期化パルス発生部7Yの第一の分離スイッチ素子QS1の接続位置が図２とは異なり、第一の分離スイッチ素子QS1のソースがハイサイド維持スイッチ素子Q7Yのソースに接続され、第一の分離スイッチ素子QS1のドレインがローサイド維持スイッチ素子Q8Yのドレインに接続される。これにより、維持期間に第一の分離スイッチ素子ＱＳ1に流れる電流量を減らすことが出来る。

（回路構成5）
さらに、本実施形態の技術思想は図７Ａの回路構成に対しても適用できる。図７Ａは回収回路8Yの第一の回収インダクタLY1の接続位置が図６Ａとは異なり、第一の回収インダクタLY1の他端が、接続点J2Yではなく、ハイサイド維持スイッチ素子Q7Yのソースに接続される。これにより、維持期間に第一の分離スイッチ素子ＱＳ1に流れる電流量を減らしつつ、回収回路8Ｙに印加される電圧を低下させることが出来る。

（回路構成6）
さらに、本実施形態の技術思想は図６Ｂの回路構成に対しても適用できる。図６Ｂの構成は、図６Ａのものとはハイサイドランプ波形発生部QR1のソースの接続位置が異なる。すなわち、図６Ｂに示す構成では、ハイサイドランプ波形発生部QR1のソースが第二の分離スイッチQS2のドレインに接続されている。この構成により、ハイサイドランプ波形発生部ＱＲ1の絶対最大定格のドレイン・ソース間電圧を低くすることが出来る。

（回路構成7）
さらに、本実施形態の技術思想は図７Ｂの回路構成に対しても適用できる。図７Ｂの構成は、図７Ａのものとはハイサイドランプ波形発生部QR1のソースの接続位置が異なる。すなわち、図７Ｂに示す構成では、ハイサイドランプ波形発生部QR1のソースが第二の分離スイッチQS2のドレインに接続されている。この構成により、ハイサイドランプ波形発生部ＱＲ1の絶対最大定格のドレイン・ソース間電圧を低くすることが出来る

１．４ まとめ
本実施形態のＰＤＰの駆動装置は、初期化期間の上りランプ波形の開始電圧（すなわち、走査電極Yへの印加電圧を上昇させる際の開始電圧）を放電開始電圧より低い電圧に設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。これにより、印加電圧の上昇時の発光が抑制され、ＰＤＰでの画像表示において良好なコントラストが得られる。

実施の形態２
本実施形態では、プラズマディスプレイパネルの駆動装置の別の構成を説明する。

２．１ 走査電極駆動部
図８に、本発明の実施形態２による走査電極駆動部の詳細な構成を示す。
本実施形態による走査電極駆動部１１は、図２に示す実施形態１のものとは、初期化パルス発生部の構成が異なる。より具体的には、初期化パルス発生部内のハイサイドランプ波形発生部QR1の構成が異なる。そのほかの構成要素は実施形態１のものと同様である。

本実施形態の初期化パルス発生部9Yは、実施形態１の初期化パルス発生部2Yのハイサイドランプ波形発生部QR1の構成が異なる。

図９Ａにハイサイドランプ波形発生部QR3の詳細な構成を示す。ハイサイドランプ波形発生部QR3は、ハイサイドNMOS（Q30Y）、ランプ波形用コンデンサC1、ランプ波形用ツェナーダイオードZD1及びゲート回路33を含む。

ハイサイドNMOS（Q30Y）のドレインは第二の定電圧源V2の正極と接続し、ソースは第一の定電圧源V1の負極と接続する。ランプ波形用コンデンサC1の一端はハイサイドNMOS（Q30Y）のドレインと接続し、その他端はランプ波形用ツェナーダイオードZD1のアノードと接続する。ランプ波形用ツェナーダイオードZD1のカソードはハイサイドNMOS（Q30Y）のゲートと接続する。ゲート回路33はハイサイドNMOS（Q30Y）のゲートに接続し、制御部30から制御信号を受信し、その制御信号に基づき所定の電流を出力する。

本実施形態のハイサイドランプ波形発生部QR3において、ゲート回路33は制御部30からの信号を受信すると、一定の電流を出力する。これによりランプ波形用ツェナーダイオードZD1に電流が流れ、ツェナー電圧Veを発生する。このとき、ランプ波形用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧はツェナー電圧によって急激に低下している。このため、制御部30の信号の受信直後においても、ハイサイドNMOS（Q30Y）のソース電位は急峻に立ち上がる。この急峻な立ち上がり電圧はランプ波形用ツェナーダイオードZD1のツェナー電圧に依存する。

ゲート回路33からの電流によってランプ波形用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（Q30Y）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（Q30Y）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。

以上のようにして、ランプ波形用ツェナーダイオードのツェナー電圧の設定によって初期化期間の上りランプ波形の開始電圧（モードＶの開始電圧）を任意に設定することができる。

上記以外の方法として、ツェナーダイオードの代わりにシャントレギュレータとダイオードと抵抗を用いてもよい。内部の基準電圧と抵抗の関係により任意の電圧に設定可能である。

図９Ｂに、シャントレギュレータを含むハイサイドランプ波形発生部QR3の構成例を示す。図９Ａに示した回路構成と異なる点は、図９Ａの構成におけるツェナ−ダイオードZD1の代わりに、ダイオードD11と、抵抗R11、R12の直列回路と、シャントレギュレータ３５との並列回路を設けた点である。

ゲート回路33がオフしているときは、ダイオードD11が導通して、コンデンサC1に電荷が充電される。ゲート回路33がオンして、電流が流れると、シャントレギュレータ35内において、ノードＫ−Ａ間に基準電圧REFと抵抗R11、R12の値で定まる所定の電圧が発生する。このとき、ランプ波形用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧はダイオードD11によって急激に低下している。このため、制御部30の信号の受信直後においても、ハイサイドNMOS（Q30Y）のソース電位は急峻に立ち上がる。この急峻な立ち上がり電圧はシャントレギュレータ35による所定の電圧に依存する。

ゲート回路33からの電流によってランプ波形用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（Q30Y）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（Q30Y）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（Q30Y）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。

以上のようにして、シャントレギュレータ35の所定の電圧の設定によって初期化期間の上りランプ波形の開始電圧（モードＶの開始電圧）を任意に設定することができる。この他にこのような定電圧回路が利用できることは言うまでもない。

初期化期間のランプ波形の期間（モードII、モードＶ、モードIX）において、壁電荷を一様に且つ均一に蓄積または除去するため、かつ、強い発光を防止するために、ランプ波形の傾きは急峻にすることはできない。また、初期化期間の時間は、ランプ波形の傾き、ランプ波形開始電圧、及びランプ波形終了電圧の電位差に依存するため、ランプ波形の傾きを緩やかにすると初期化期間が長くなり、これにより、サブフィールド期間の数が抑制され、画像表示における階調数が抑制される。

このような問題を解決するため、本実施形態では、初期化期間の上りランプ波形の開始電圧を、走査電極Yの電位がV1より大きく放電開始電圧未満になるように設定する。走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑えることができる。ここで放電開始電圧には、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。この放電開始電圧は、一般的に維持電圧Ｖｓより少し高い値となる。また、走査電極Yの電位をV1より大きくすることで、モードＶでのランプ波形開始電圧を高くすることができるので、初期化期間の時間短縮が図れる。このように、初期化期間の時間短縮とモードIVでの発光の抑制を両立することができる。すなわち、画像表示においてコントラストを上昇できるととともに階調を増加することができる。

２．２ 動作
図１０は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１０では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の維持電極X及びアドレス電極Aに対する印加電圧波形のみ示し、各スイッチ素子のオン期間を示す図は省略する。

２．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsの電圧Vsだけ高い電位に維持される。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が電位−V3まで比較的緩やかに下降する。それにより、ＰＤＰ20の壁電荷をもつ放電セルで壁電荷が除去（消去）され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、モードI期間中に維持電圧Vsが印加されもよい。

＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。

＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位まで上昇する。

本実施形態においても、実施の形態１の場合と同様、モードIVにおいて走査電極Yの電圧を、電圧V1すなわち放電開始電圧より低い電圧までしか上昇させないので、モードII以前の期間、例えば放電維持期間（注：モードＩは放電維持期間の一部）における画像状態に依存せずPDP20の全ての放電セルにおいて発光が起こらない。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR3がオンする。残りのスイッチ素子はオフ状態に維持される。これにより、走査電極Yの電位がランプ波形用ツェナーダイオードZD1によって所定電位（図１０では、電位Vs）まで急峻に立ち上がり、その後、一定の速度で、接地電位（≒0）から初期化パルス電圧の上限Vrの電位に向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。

なお、図１０では、所定電位の値（すなわち、上りランプ波形の開始電圧）を、V1より大きく且つ放電開始電圧未満の値の一例としてVsとしている。この所定電位の値は、ランプ波形用ツェナーダイオードZD1のツェナー電圧Veを調整することで適宜変更できる。所定電位の値（すなわち、上りランプ波形の開始電圧）は、V1より大きく且つ放電開始電圧より小さい値に設定してもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR3がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードVIでは走査電極Yの電位はすでに、接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位に達している。

モードVにより第一の分離スイッチ素子QS1のドレイン電位は上昇する。第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源の電圧V2になったときに、ハイサイドスイッチ素子Q7Yをオンしてもよい。このとき、ハイサイド維持スイッチ素子Q7Yのオン直前の第一の分離スイッチ素子QS1のソース電位と、ハイサイド維持スイッチ素子Q7Yのオン直後の第一の分離スイッチ素子QS1のソース電位（＝Vs）との差（＝これ以降は「電圧変動ΔV」と呼ぶ）が発生する。第一の分離スイッチ素子QS1のボディーダイオードはオフしたままであるが、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレインに電圧変動ΔVは伝わる。しかし、ハイサイドランプ波形発生部QR3におけるハイサイドNMOS（Q30Y）のボディーダイオードが導通することによって第二の分離スイッチ素子QS2のソース電位がクランプされるので、走査電極Yの電位に電圧変動ΔVは発生しない。

図１０では、モードVIにおいてハイサイド維持スイッチ素子Q7Yをオンしている。しかし、第一の分離スイッチ素子QS1のドレイン電位は第二の定電圧源の電圧V2以上には上昇しないため、ハイサイド維持スイッチ素子Q7Yをオフしたままでもよい

こうして、ＰＤＰ20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR3がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位がVrから（Vs+V1）まで下降する。なお、図１０では、ハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイドスイッチ素子Q7Yのボディーダイオードが導通するので、オフしたままでもよい

＜モードVIII＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは電位Vsまで下降する。

＜モードIX＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で第三の定電圧源により電位−V3まで下降する。また、維持電極Xには、ローサイドランプ波形発生部QR2がオンする直前に、維持電圧Vsが印加される。維持電極Ｘに印加される電圧は維持電圧Ｖｓより低い値であってもよい。さらに、維持電極Ｘには、モードVII、VIII期間中に維持電圧Vsが印加されもよい。

モードIX直前の期間（モードIV〜VIII）では、PDP20のすべての放電セルで一様な壁電荷が蓄積されている。この状態で、モードIXにおいて、モードIV〜VIIIでの印加電圧とは逆極性の比較的緩やか電圧が印加されるので、モードIIとは異なり、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードIV期間中及びモードＶの初期にすべてのアドレス電極Aに信号パルス電圧の上限Vaを印加してもよい。例えば、モードIVの期間中に信号パルス電圧を印加する場合、モードIV期間中に、全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達するようにしてもよい。

またモードＶの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇する。よって、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期の期間までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

またモードIV〜Ｖの期間中に信号パルス電圧を印加する場合、モードIVの期間中からアドレス電極に信号パルス電圧を印加し始めて、モードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Ｖａに達すればよい。この場合、信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇するので、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

逆に、モードIIIにおいて、信号パルス電圧を印加すると、モードIVの走査電極の電位の急上昇（Ｖ1電圧）により、走査電極とアドレス電極の容量結合のため、アドレス電極の電位が信号パルス電圧の上限Vaより大幅に高くになるので、望ましくない。

また、モードＶでツェナー電圧によって走査電極Ｙの電圧上昇し、アドレス電極Ａの電位が上昇する。しかし、モードIVの走査電極の電位の急上昇（Ｖ1電圧）によるアドレス電極の電位の上昇と比較して、ツェナー電圧によるアドレス電極Ａの電位の上昇は低い。これは、ツェナー電圧によるモードＶの走査電極の電位の上昇時のパルス電圧の立上り時間が、モードIVの走査電極の電位の上昇に比べて長いこと及びツェナー電圧の大きさが小さいためである。以上より信号パルス電圧の上限Ｖａより大幅に高くなることはないので、アドレス電極駆動部に与える影響は小さい。

さらに、モードVII〜モードVIII期間中に、全てのアドレス電極Aに印加する信号パルス電圧を上限Vaから接地電位にしてもよい（アドレス電極Aに印加する信号パルスをオフしてもよい。）。特に、モードVII〜IXの期間に維持電極Xの電位は維持電圧Vsに達する（図ではモードIX）。信号パルス電圧は維持電極駆動部の電圧印加より先に、信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アドレス電位の電位が上昇するが、このときはすでに、信号パルス電圧は接地電位にしているため、信号パルス電圧の上限Va以上にならない。

２．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

２．３ その他の回路構成
実施の形態１で示した図４〜図７Ｂにおいても、ハイサイドランプ波形発生部QR1の代わりにハイサイドランプ波形発生部QR3を設けることができる。

２．４ その他の駆動方法
本実施の形態の回路構成に対して実施の形態1で示した図3Ｂ、3Ｃの駆動方法を適応できることは言うまでもない。ただし、図3Ｃの駆動方法を用いる場合、初期化期間のモードＶにおける走査電極Yへの印加電圧を上昇させる際の開始電圧が電圧Ｖｋ+Ｖ1+Veとなる。このときの電圧Ｖｋ+Ｖ1+Veは放電開始電圧より低い値に設定している。これにより放電セルでの発光を防止している。

なお、初期化期間中発光（走査電極Ｙとアドレス電極Ａ間の放電による発光）をより微弱に抑えるために、モードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。このとき信号パルス電圧の印加により、アドレス電極Aと走査電極Yの容量結合により走査電極Yの電位が上昇するので、信号パルス電圧印加による影響で走査電極Yの電位が放電開始電圧に上昇するモードＶの初期までに全てのアドレス電極Ａの電位が信号パルス電圧の上限Vaに達すればよい。ここで、ツェナー電圧VeはモードＶでツェナー電圧による走査電極Ｙの電圧上昇と信号パルス電圧印加よる走査電極Ｙの電圧上昇とを考慮して設定してよい。

２．４ まとめ
本実施形態では、初期化期間の上りランプ波形の開始電圧を、走査電極Yの電位がV1より大きく放電開始電圧より小さくなるように設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。これにより、走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑え、また、走査電極Yの電位をV1より大きい値にすることで、モードＶでのランプ波形開始電圧を高くし、初期化期間の時間短縮を図る。したがって、初期化期間の時間短縮とモードIVでの発光の抑制を両立することができ、すなわち、画像表示においてコントラストを上昇できるととともに階調を増加することができる。

実施の形態３
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

３．１ 走査電極駆動部
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものと回路構成は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離スイッチ素子QS1のドレイン・ソース間に印加される電圧の低減を可能とする。

実施の形態１では、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、モードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、そのときの第一の分離スイッチ素子QS1のソース電位を減じた値（＝Vb）以上が必要であった。例えば、第一の分離スイッチ素子QS1のソース電位が上昇しなければ（すなわち、０であれば）、絶対最大定格のドレイン・ソース間電圧としてVb＝V2以上が必要となる。

これに対して、モードＶ期間中に第一の分離スイッチ素子ＱＳ1のドレイン・ソース間の印加される最高電圧は、ハイサイド維持スイッチ素子Ｑ７Ｙがオンする直前のハイサイドランプ波形発生部ＱＲ1のソース電位（＝Ｖ4＜Ｖ2）から、その時の第一の分離スイッチ素子ＱＳ1のソース電位を減じた値（＝Vd）となる。例えば、第一の分離スイッチ素子QS1のソース電位が上昇しなれば（すなわち、0であれば）、ドレイン・ソース間にはVd＝V4（＜V2）が印加される。また、モードVI期間中に第一の分離スイッチ素子ＱＳ1のドレイン・ソース間の印加される最高電圧は、ハイサイドランプ波形発生部QR1のソース電位（＝V2）になるときに、ドレイン・ソース間には、Ｖ2-Ｖｓが印加される。

本実施形態による第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、電圧Vdと電圧V2-Vsとのうち大きい方の値以上を第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧に設定すればよい。つまり、絶対最大定格のドレイン・ソース間電圧を、実施の形態1のモードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、その時の第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）未満に設定することができる。

３．２ 動作
図１１は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図11では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

３．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードＩ〜IXに分けられる。

＜モードI〜IV＞
モードI〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位V1から初期化パルス電圧の上限Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2のボディーダイオードを介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。よって、図8のモードVでは第二の分離スイッチ素子QS2はオフ状態であるが、オンしてもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

実施の形態１では、モードＶにおいて走査電極Yの電位が電圧Ｖrに達した時点で、モードVIへの切り替わりが行われた。これに対して本実施形態では、モードＶにおいて走査電極Yの電位が電圧Ｖrに達する前にモードVIへ切り替えられる。この切り替えのタイミングについては後述する。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及びハイサイドランプ波形発生部QR1がオン状態に維持し、第二の分離スイッチ素子QS2をオフ状態に維持したまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。モードＶに引き続き、走査電極Yの電位が一定の速度で、接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位まで上昇する。

低耐圧化のためには第一の分離スイッチ素子QS1のドレイン電位がV2になる前に、ハイサイド維持スイッチ素子Q7Yがオンすることが必要である。このため、第一の分離スイッチ素子QS1のドレイン電位が第二の定電圧源の電圧V2より低い所定の電位であるときに、ハイサイドスイッチ素子Q7Yをオンする。これによりモードVからモードVIへ切り替えられる。

このとき、維持電圧Vsは、ハイサイド維持スイッチ素子Q7Yを介して、第一の分離スイッチ素子QS1のソース電位を上昇させる。このとき、第一の分離スイッチ素子QS1のボディーダイオードが導通する場合は、第一の分離スイッチ素子QS1のドレイン電位が維持電圧Vsとなる。また、第一の分離スイッチ素子QS1のボディーダイオードが導通しない場合は、第一の分離スイッチ素子QS1の寄生容量を介して、第一の分離スイッチ素子QS1のドレイン電位が上昇する。いずれの場合でも、第一の分離スイッチ素子QS1のドレイン電位が上昇する。

以上のように、第一の分離スイッチ素子QS1のドレインの電位が電圧V2になる前に、ハイサイド維持スイッチ素子Q7Yをオンすることで、第一の分離スイッチ素子QS1のソース電位を上昇させ、第一の分離スイッチ素子QS1のドレイン・ソース間の電圧を抑制することができるため、第一の分離スイッチ素子QS1の絶対最大定格のドレインソース間電圧を低減できる。このとき、第二の分離スイッチ素子QS2がオンすると、電圧Vsに起因する電圧が第二の分離スイッチ素子QS2を介して上昇中の走査電極Yの印加電圧に重畳してしまう場合があり、滑らかなランプ波形の形成の妨げとなる。そこで、本実施形態では、ハイサイド維持スイッチ素子Q7Yをオンする前に、第二の分離スイッチ素子QS2をオフしている。

ここで、ハイサイド維持スイッチ素子Q7Yがオンする直前の第二の分離スイッチ素子QS2のドレイン電位と、ハイサイド維持スイッチ素子Q7Yがオンした直後の第二の分離スイッチ素子QS2のドレイン電位との差を「第二の電圧変動ΔＵ」と呼ぶ。

ハイサイド維持スイッチ素子Q7Yがオンするときは、第二の分離スイッチ素子QS2をオフするため、第二の電圧変動ΔUは走査電極Yにそのまま現れず、大幅に抑制される。つまり第二の電圧変動ΔUは、第二の分離スイッチ素子QS2の寄生容量C2とパネル容量Cpによって容量分割される。よって、第二の分離スイッチ素子QS2の寄生容量C2とパネル容量Cpの比に応じて、走査電極Yには、C2/（C2+Cp）×ΔUの電圧変動が発生する。しかし、走査電極Yに発生するこの電圧変動はかなり小さいため、放電セルの発光は微弱に抑えられる。第二の分離スイッチ素子QS2の寄生容量C2を減らすことで、走査電極Yに発生する電圧変動をさらに抑制することができる。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS2がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が（Vs+V1）まで下降する。

＜モードVIII〜IX＞
モードVIII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

３．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

３．３ その他の回路構成
実施の形態１と同様、本実施形態で説明した駆動方法は、図２の回路構成以外に図4〜図７Bの回路構成に対しても同様に適用できる。

３．４ まとめ
以上のように本実施形態によれば、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減化を図れる。従来、分離スイッチ素子に対して維持放電期間では大電流が流れるため、分離スイッチ素子は多数並列に接続して設ける必要があった。しかし、本実施形態では、第一の分離スイッチ素子の低耐圧化を実現できることから、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態４
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

４．１ 走査電極駆動部
図１２に、本発明の実施形態４による走査電極駆動部の詳細な構成を示す。
本実施形態による走査電極駆動部１１は、図２に示す実施形態１のものと、初期化パルス発生部2Yの構成が異なる。より具体的には、初期化パルス発生部2Yにおいて、第一の分離スイッチ素子QS1に並列に、第一の分離スイッチ素子QS1のドレイン・ソース間電圧を制限する保護回路５０を設けた点が異なる。保護回路５０は、第一の分離スイッチ素子QS1のソース電位を上昇させることで第一の分離スイッチ素子QS1のドレイン・ソース間電圧を一定範囲内に制限する。そのほかの構成は実施形態１のものと同様である。本実施形態の保護回路５０を設けたことにより、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）以上の値であればよい。以下、保護回路５０の具体的な構成例５０ａ〜５０ｄについて説明する。

４．１．1 スイッチ素子を用いた保護回路
図１３（ａ）に保護回路の一の構成例を示す。
保護回路５０ａは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD2、第一の検出抵抗R2及び第二の検出抵抗R3を含む。

保護用スイッチ素子S1において、コレクタは第一の制限抵抗R1の一端と接続し、ベースはゲート用ツェナーダイオードZD2のアノードと接続し、エミッタは第一の分離スイッチ素子QS1のソースと接続する。

第一の制限抵抗R1の他端は第一の分離スイッチ素子QS1のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD2のカソードと接続し、第一の検出抵抗R2は第一の分離スイッチ素子QS1のドレインと接続し、第二の検出抵抗R3は第一の分離スイッチ素子QS1のソースと接続する。

保護回路５０ａは、第一の分離スイッチ素子QS1がオフしている時に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第二の検出抵抗R3の両端電圧が上昇する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が所定の電圧Vcに達すると、第二の検出抵抗R3の両端電圧もある電圧値（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、ゲート用ツェナーダイオードZD2のツェナー電圧と、保護用スイッチ素子S1のベース・エミッタ間電圧とが等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御される電圧値Vcは第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧以下に設定してもよい。例えば、定電圧制御される電圧値Vcを第二の定電圧源の電圧V2から維持電圧Vsを引いたもの（＝V2-Vs）より小さい値に設定した場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVcになると保護回路５０ａが動作し始める。

さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路５０ａが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。このとき、保護用スイッチ素子S1は定電圧制御するために、電流を流そうと動作するが、第一の制限抵抗R1によってその動作が制限され、定電圧に制御することができなくなる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までとなり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子QS1のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになるので第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．２ ツェナーダイオードを用いた保護回路
図１３（ｂ）に保護回路５０ｂの別の構成を示す。図１３（ｂ）に示す保護回路５０ｂは、保護用ツェナーダイオードZD3、第二の制限抵抗を含む。保護用ツェナーダイオードのアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD3のカソードは第一の分離スイッチ素子QS1のドレインに接続し、第二の制限抵抗R4の他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｂは、第一の分離スイッチ素子QS1がオフしている時に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していき、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がツェナー電圧Vzに達すると、保護用ツェナーダイオードZD3が動作し始める。この保護用ツェナーダイオードZD3によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御される電圧値Vzは第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧以下に設定してもよい。例えば、定電圧制御される電圧値Vzを第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）より小さい値に設定した場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVzになると保護回路が動作し始める。さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路５０ｂが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。

しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。それにより、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通し、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツェナーダイオードZD3は一定電圧Vzとなるが、それを超える電圧については第二の制限抵抗R4に印加され、第一の分離スイッチ素子QS1のソースに向かって電流が流れる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｂにより維持電圧Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．３ 抵抗を用いた保護回路
図１３（ｃ）に保護回路のさらに別の構成を示す。図１３（ｃ）に示す保護回路５０ｃは、第四の制限抵抗R4を含む。第三の制限抵抗R5の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｃは、第一の分離スイッチ素子QS1がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、第一の分離スイッチ素子QS1のソースに向かって電流が流れ、第一の分離スイッチ素子QS1のソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｃにより維持電圧Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間の電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．１．４ コンデンサを用いた保護回路
図１３（ｄ）に保護回路の別の構成を示す。図１３（ｄ）に示す保護回路５０ｄは保護用コンデンサC2を含む。保護用コンデンサC2の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は第一の分離スイッチ素子QS1のソースに接続する。

保護回路５０ｄは第一の分離スイッチ素子QS1がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護用コンデンサC2の容量と第一の分離スイッチ素子QS1のソース・接地間に存在する寄生容量との容量分割に応じてソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路５０ｄにより維持電圧Vsに制限されるので第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を低下させることができる。また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsになってから、ハイサイド維持スイッチ素子Q7Yをオンにするので、走査電極Yの電位に電圧変動ΔVは発生しない。

４．２ 動作
図１４は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１４では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

４．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。
＜モードＩ〜IV＞
モードＩ〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で電位Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。そして保護回路５０の働きによって、第一の分離スイッチ素子QS1のソース電位は上昇し、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達したときに、ハイサイド維持スイッチ素子Q7Yのボディーダイオードによって第一の分離スイッチ素子QS1のソース電位がクランプされる。このように、初期化パルス電圧の上限Vrに達する前に（すなわち、第一の分離スイッチ素子QS1のドレイン電位が電位V2に達する前に）、第一の分離スイッチ素子QS1のソース電位は、維持電圧VSに達する。このため、第一の分離スイッチ素子QS1のドレイン・ソース間電圧は、その絶対最大定格のドレイン・ソース間電圧を低下させることができる。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、モードVの期間中にハイサイド維持スイッチ素子Q7Yをオンする場合は、実施の形態３のようにハイサイド維持スイッチ素子Q7Yがオンする前に第二の分離スイッチ素子QS2をオフしておくと、電圧変動ΔUが抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位が接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位を維持する。このとき、保護回路５０の働きによってすでに、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

図１４ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII〜IX＞
モードVII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

４．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

４．３ その他の回路構成
本実施形態の保護回路５０の思想は実施の形態１で示した図４〜図７Ｂにおいても同様に適用できる。

４．４ まとめ
以上のように本実施形態によれば、初期化期間のモードVにおける走査電極Yの印加電圧上の電圧変動の発生を防止しつつ、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減を図れる。第一の分離スイッチ素子の絶対最大定格のドレイン・ソース間電圧の低減化により、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態５
本実施形態では、実施の形態１の構成において、さらに第一の分離スイッチ素子QS1の低耐圧化を可能とする例を説明する。

５．１ 走査電極駆動部
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものと回路構成は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減を可能とする。

実施の形態１では、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、モードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）から、そのときの第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）以上が必要であった。

これに対して、本実施形態による第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧は、第二の定電圧源の電圧V2から維持電圧Vsを引いた値（＝V2-Vs）以上であればよい。つまり実施の形態1のモードVIでハイサイド維持スイッチ素子Q７Yがオンする直前のハイサイドランプ波形発生部QR1のソース電位（＝V2）と、その時の第一の分離スイッチ素子QS1のソース電位を引いた値（＝Vb）未満に設定できる。

５．２ 動作
図１５は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１５では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。

５．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。

＜モードI〜IV＞
モードＩ〜IVの動作は実施の形態１で説明したとおりである。

＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。特に、第一の分離スイッチ素子QS1を、走査電極への印加電圧の上昇途中まではオンし、所定のタイミングでオフする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位V1から初期化パルス電圧の上限Vrに向かって上昇する。

こうして、第一の分離スイッチ素子QS1がオン期間中は第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位及びソース電位も上昇する。

本実施形態では、第一の分離スイッチ素子QS1をオフする所定のタイミングとは、第一の分離スイッチ素子QS1のソース電位が電位Vsに達したとき（すなわち、走査電極への印加電圧が（Vs+V1）に達したとき）とする。

また、第一の分離スイッチ素子QS1のソース電位が維持電圧Vsに達する前に、第一の分離スイッチ素子QS1をオフする場合は、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧を高く設定する必要がある。その場合、モードVIでハイサイド維持スイッチ素子Q7Yをオンする前に、第二の分離スイッチ素子QS2をオフして、電圧変動を抑制する必要がある。

以上のように、第一の分離スイッチ素子QS1を適当なタイミングでオンオフすることで、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の上昇を抑制し、第一の分離スイッチ素子QS1の低耐圧化を実現している。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

なお、モードVの期間中にハイサイド維持スイッチ素子Q7Yをオンする場合は、実施の形態３のようにハイサイド維持スイッチ素子Q7Yがオンする前に第二の分離スイッチ素子QS2をオフしておくと、電圧変動ΔUが抑えられる。

＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yは接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位に維持する。

このとき、第一の分離スイッチ素子QS1のソース電位は維持電圧Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しないため、走査電極Yの電位に電位差ΔVの変動は発生しない。

図18ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。

こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。

＜モードVII〜IX＞
モードVII〜IXの動作は実施の形態１で説明したとおりである。

また、本実施形態の技術思想と、実施の形態２の技術思想とを組み合わせることが可能であることは言うまでもない。

５．２．２ アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。

５．３ その他の回路構成
実施の形態１と同様、本実施形態で説明した駆動方法は、図２の回路構成以外に図４〜図７Bの回路構成に対しても同様に適用できる。

５．４ まとめ
以上のように本実施形態によれば、実施の形態４のように保護回路を設けず簡易な構成で、初期化期間のモードVにおいて走査電極Yの印加電圧上の電圧変動の発生を防止しつつ、第一の分離スイッチ素子QS1の絶対最大定格のドレイン・ソース間電圧の低減が図れる。第一の分離スイッチ素子の絶対最大定格のドレイン・ソース間電圧の低減により、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第一の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。

実施の形態６
６．１ 構成
走査電極駆動部の別の構成を示す。図１６に本実施形態の走査電極駆動部の構成を示す。本実施形態の走査電極駆動部１１は、第二のハイサイドランプ波形発生部ＱＲ４を備えた点が図２に示す実施の形態1のものとは異なる。第二のハイサイドランプ波形発生部QR4の詳細な構成は、実施の形態2において図９Aまたは図９Bで示したハイサイドランプ波形発生部QR3の構成と同じである。第二のハイサイドランプ波形発生部QR4は、内部に含むハイサイドNMOSのドレインが第二の定電圧源V2の正極に接続し、そのソースが第一の定電圧源V1の負極に接続する。

実施の形態１では、走査電極Ｙの電位が維持電圧Ｖｓにした状態で、放電維持期間が終了し、初期化期間のモードＩに遷移していた（例えば図３Ａ参照）。しかし、本実施の形態では、放電維持期間において、維持電極Ｘの電位が接地電位、走査電極Ｙの電位が接地電位の状態で、放電維持期間が終了し、初期化期間のモードＩに遷移する（図１７参照）。そして初期化期間のモードＩの開始時点で、走査電極Ｙの電位を維持電圧Ｖｓよりも低い電圧まで急激に立ち上げ、その後、走査電極Ｙの電圧を維持電圧Ｖｓよりも高い電圧まで緩やかに立ち上げる。

実施の形態1では、初期化期間のモードＩにおいて、壁電荷をもつ放電セルの放電は維持電圧Ｖｓが印加されるため、強放電が生じていた。これに対して、本実施の形態では、走査電極Ｙの電位が放電開始電圧（維持電圧Ｖｓよりもやや低い電圧）を超えるときには電位の上昇速度は小さいので、壁電荷を持つ放電セルにおいて、放電セルの発光は微弱に抑えられる。

６．２ 動作
以下、本実施形態の走査電極駆動部１１の動作波形について説明する。本実施形態は、初期化期間の消去期間、すなわち、モードＩとIIの動作が実施の形態1のものと異なる。図１７は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１７では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、初期化期間のモードＩとIIの動作についてのみ説明する。

＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及び第二のハイサイドランプ波形発生部QR4がオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。第二のハイサイドランプ波形発生部ＱＲ4がオンすると、ランプ波形用ツェナーダイオードの作用により、走査電極Ｙの電位が接地電位からツェナー電圧（Vm）だけ急峻に立ち上がり、その後電圧が一定の速度で上昇し始める。

＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、第二の分離スイッチ素子QS2及び第二のハイサイドランプ波形発生部QR4がオフし、ローサイドランプ波形発生部QR2及び第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。第二のハイサイドランプ波形発生部QR4をオフしたタイミングで、走査電極Yの電圧上昇は止まる。よって、第二のハイサイドランプ波形発生部QR4のオン期間を調整することにより、走査電極の電位をV2以下の任意の電圧に設定することが可能である。また、初期化期間のモードV用の定電圧源と初期化期間のモードＩ用の定電圧源を共用化することにより部品点数を削減することができる。その後、ローサイドランプ波形発生部ＱＲ2により、走査電極Yの電位は、一定の速度で、-Ｖ3に向かって低下し始める。

初期化期間のその他のモードの動作並びにアドレス期間及び放電維持期間の動作は実施の形態１のものと同様であるので、ここでの説明は省略する。

従来、初期化期間（モードＩ）において、上りランプ波形は接地電位から開始していた（例えば、特開２００５−２５０５０５号公報参照）。これに対して、本実施の形態では、初期化期間（モードＩ）の上りランプ波形の開始電圧を接地電位から所定電位だけ立ち上げて、走査電極Yの電位を接地電位より大きな値にする。これにより、従来の方法に比して、その後にランプ波形を所望電圧まで上昇させるために必要な時間を短縮でき、初期化期間の時間短縮が図れる。

また、初期化期間（モードＩ）の上りランプ波形の開始電圧を、走査電極Yの電位が接地電位より大きく、且つ、放電開始電圧より小さくなるように設定する。よって、放電開始電圧を超える電圧が走査電極Ｙに印加されるときは、走査電極Ｙへ電圧が徐々に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。このように初期化期間開始時の走査電極Yの電位を放電開始電圧より小さくすることで強い発光を抑える。

以上のように、初期化期間の時間短縮とモードIでの発光の抑制を両立することができる。すなわち、画像表示においてコントラストを向上できるととともに階調を増加することができる。

なお、本実施の形態では、放電維持期間に放電していた放電セルには壁電荷が存在するため、初期化期間のモードＩの放電開始電圧は維持電圧Ｖｓよりも小さい値となる。ここで、放電開始電圧には、放電維持期間に放電していた放電セルにおいて、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放電開始電圧を採用する。

本実施の形態では、初期化期間のモードIIの後は初期化期間のモードIIIに遷移しているが、初期化期間のモードIIの後すぐにアドレス期間に遷移しても良い。例えば、初期化期間のモードIII〜IXは1テレビフィールドに1回だけ実行され、サブフィールド毎には、初期化期間のモードＩ〜IIの実行後、アドレス期間に遷移してもよい。これにより初期化時間の大幅な削減が可能となる。さらに、初期化期間のモードIII〜IXにおいても微弱な発光が発生しているので、このような方法によりその微弱な発光が抑制されるため、黒色表示時の輝度が抑制される。すなわち、コントラストを向上できる。

６．３ その他の回路構成
実施の形態2で示した構成に対しても本実施形態の駆動方法が適用できることは言うまでもない。さらに、実施の形態2で用いるハイサイドランプ波形発生部ＱＲ3と本実施の形態で用いるハイサイドランプ波形発生部ＱＲ4でのランプ波形の傾きが同じ場合は、それらを共用しても良い。

また、図４〜７Ｂに示す回路構成に対しても本実施形態の駆動方法が適用できることは言うまでもない。また、実施の形態３〜５の駆動方法及び駆動回路に対しても本実施形態の駆動方法が適用できることは言うまでもない。

６．４ まとめ
以上のように本実施形態によれば、初期化期間（モードＩ）の上りランプ波形の開始電圧を接地電位から所定電位だけ立ち上げる。これにより、その後にランプ波形を所望電圧まで上昇させるために必要な時間を短縮でき、初期化期間の時間短縮が図れる。また、初期化期間（モードＩ）の上りランプ波形の開始電圧を、走査電極Yの電位が接地電位より大きく、且つ、放電開始電圧より小さくなるように設定する。これにより、初期化期間における発光を微弱なものとすることができる。このように、初期化期間の時間短縮とモードIでの発光の抑制を両立することができ、画像表示においてコントラストを向上できるととともに階調を増加することができる。

本発明は、良好なコントラスト、多彩な階調表示または低消費電力等が要求されるプラズマディスプレイの駆動装置に有用である。

本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は日本国特許出願、特願２００６−０２６７９２号（２００６年２月３日提出）に関連し、それらの内容は引用することで本文中に組み入れられる。

本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図 実施の形態１における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態１における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態１のＰＤＰ駆動方法の別の例における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態１のＰＤＰ駆動方法の別の例における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 走査電極駆動部の別の回路構成例を示す図 実施の形態２における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 ハイサイドランプ波形発生部の具体的な構成を示す図 ハイサイドランプ波形発生部の別の構成を示す図 実施の形態２における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態３における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態４における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態４における保護回路の具体的な構成例を示す図 実施の形態４における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態５における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図 実施の形態６における、プラズマディスプレイの駆動装置における走査電極駆動部の詳細な構成図 実施の形態６における、初期化期間、アドレス期間及び放電維持期間での、ＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図

符号の説明

１ 入力端子
１０ ＰＤＰ駆動装置
１１ 走査電極駆動部
１２ 維持電極駆動部
１３ アドレス電極駆動部
２０ プラズマディスプレイパネル（PDP）
３０ 制御部
５０、５０ａ〜５０ｄ 保護回路
１Ｙ 走査パルス発生部
２Ｙ、５Ｙ〜９Ｙ 初期化パルス発生部
３Ｙ 放電維持パルス発生部
４Ｙ 回収回路
Ｑ１Ｙ ハイサイド走査スイッチ素子
Ｑ２Ｙ ローサイド走査スイッチ素子
Ｑ７Ｙ ハイサイド維持スイッチ素子
Ｑ８Ｙ ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３、ＱＲ４ ハイサイドランプ波形発生部
ＱＲ２ ローサイドランプ波形発生部
ＱＳ１、ＱＳ２ 分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3 定電圧源
Ｖs 維持電圧源

Claims (36)

1. 走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディスプレイパネルの駆動方法であって、
   放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する初期化期間において、単調増加波形の開始電圧を、前記アドレス期間中に前記走査電極に印加される電圧の最大値から最小値を引いた電圧差である第１の電圧より大きく、且つ放電開始電圧未満に設定する、
   プラズマディスプレイパネルの駆動方法。
2. 前記単調増加波形の印加開始前に、前記走査電極に印加する電圧を前記第１の電圧に第１の所定期間維持する、請求項１記載のプラズマディスプレイパネルの駆動方法。
3. 前記第１の所定期間中または単調増加波形の所定期間までに、前記アドレス電極に印加する電圧を立ち上げる、請求項２記載のプラズマディスプレイパネルの駆動方法。
4. 前記第１の所定期間経過後、第２の所定期間中に、前記アドレス電極へ印加した電圧を立ち下げる、請求項３記載のプラズマディスプレイパネルの駆動方法。
5. 走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディスプレイパネルの駆動方法であって、
   放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する消去期間において、単調増加波形の開始電圧を、放電維持期間に前記走査電極に印加される電圧の最小値の電圧より大きく、且つ、放電維持期間に前記走査電極に印加される電圧の最大値である維持電圧未満の所定電圧に設定し、
   前記所定電圧を開始電圧として前記単調増加波形を印加する、プラズマディスプレイパネルの駆動方法。
6. 前記所定電圧は放電開始電圧未満である、請求項５記載のプラズマディスプレイパネルの駆動方法。
7. 維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置であって、
   初期化期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成するためのハイサイドランプ波形発生部と、
   放電維持期間に前記走査電極に印加する電圧を供給する維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、
   放電させるべき放電セルを選択するアドレス期間中に前記走査電極に印加する電圧を供給する走査電圧源と、
   電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路とを備えた、
   プラズマディスプレイパネルの駆動装置。
8. 前記ハイサイドランプ波形発生部がツェナーダイオードを含む、請求項７記載のプラズマディスプレイパネルの駆動装置。
9. 前記ハイサイドランプ波形発生部がシャントレギュレータを含む、請求項７記載のプラズマディスプレイパネルの駆動装置。
10. 前記ハイサイドランプ波形発生部は、前記走査電圧源の正極または負極に電気的に接続される、請求項７記載のプラズマディスプレイパネルの駆動装置。
11. 前記維持電圧源の正極と、前記ハイサイドランプ波形発生部との間の経路中に、前記維持電源の正極への電流の流入を阻止可能な第１の分離スイッチ素子が挿入され、前記第１の分離スイッチ素子は、前記単調増加する波形の印加時はオフする、請求項７記載のプラズマディスプレイパネルの駆動装置。
12. 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回収端及び電力供給端を両方共に、前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子の電気的接続点の同じ位置に接続した、請求項７記載のプラズマディスプレイパネルの駆動装置。
13. 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回収端及び電力供給端をそれぞれ個別に、前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子の電気的接続点の異なる位置に接続した、請求項７記載のプラズマディスプレイパネルの駆動装置。
14. 前記維持電源の負極からの電流の流出を阻止可能な第２の分離スイッチ素子をさらに備え、前記第２の分離スイッチ素子は、前記単調増加する波形の印加時は、前記ハイサイド維持スイッチ素子がオンするときにオフする、請求項７記載のプラズマディスプレイパネルの駆動装置。
15. 前記第一の分離スイッチ素子の両端に接続された保護回路をさらに備えた、請求項７記載のプラズマディスプレイパネルの駆動装置。
16. 前記保護回路は定電圧回路である、請求項１５記載のプラズマディスプレイパネルの駆動装置。
17. 前記保護回路はスイッチ素子を含む、請求項１５記載のプラズマディスプレイパネルの駆動装置。
18. 前記保護回路は、ツェナーダイオードを含む、請求項１５記載のプラズマディスプレイパネルの駆動装置。
19. 前記保護回路は、抵抗を含む、請求項１５記載のプラズマディスプレイパネルの駆動装置。
20. 前記保護回路は、コンデンサを含む、請求項１５記載のプラズマディスプレイパネルの駆動装置。
21. 前記第１の分離スイッチ素子は、前記単調増加する波形の印加時において、所定の期間オン状態を維持し、その後オフする、請求項７記載のプラズマディスプレイパネルの駆動装置。
22. 消去期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成する第２のランプ波形発生部をさらに備える、請求項７記載のプラズマディスプレイパネルの駆動装置。
23. 維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置であって、
    単調増加波形を生成するためのハイサイドランプ波形発生部と、
    放電維持期間に前記走査電極に印加する電圧を供給する維持電源と、電気的に直列に接続されたハイサイド維持スイッチ素子及びローサイド維持スイッチ素子とを含む放電維持パルス発生回路と、
    放電させるべき放電セルを選択するアドレス期間中に前期走査電極に印加する電圧を供給する走査電圧源と、
    電気的に直列に接続されたハイサイド走査スイッチ素子とローサイド走査スイッチ素子とを含む走査回路と、
    前記維持電圧源の正極と前記ハイサイドランプ波形発生部との間の経路中に挿入された、前記維持電源の正極への電流の流入を阻止可能な第１の分離スイッチ素子とを備えた、
    プラズマディスプレイパネルの駆動装置。
24. 前記ハイサイドランプ波形発生部は、前記走査電圧源の正極または負極に電気的に接続される、請求項２３記載のプラズマディスプレイパネルの駆動装置。
25. 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回収端及び電力供給端を両方共に、前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子の電気的接続点の同じ位置に接続した、請求項２３記載のプラズマディスプレイパネルの駆動装置。
26. 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回収端及び電力供給端をそれぞれ個別に、前記ハイサイド維持スイッチ素子と前記ローサイド維持スイッチ素子の電気的接続点の異なる位置に接続した、請求項２３記載のプラズマディスプレイパネルの駆動装置。
27. 前記維持電源の負極からの電流の流出を阻止可能な第２の分離スイッチ素子を備え、前記第２の分離スイッチ素子は、単調増加波形印加時において、前記ハイサイド維持スイッチ素子がオンするときにオフする、請求項２３記載のプラズマディスプレイパネルの駆動装置。
28. 前記第一の分離スイッチ素子の両端に接続された保護回路をさらに備えた、請求項２３記載のプラズマディスプレイパネルの駆動装置。
29. 前記保護回路は定電圧回路である、請求項２８記載のプラズマディスプレイパネルの駆動装置。
30. 前記保護回路はスイッチ素子を含む、請求項２８記載のプラズマディスプレイパネルの駆動装置。
31. 前記保護回路は、ツェナーダイオードを含む、請求項２８記載のプラズマディスプレイパネルの駆動装置。
32. 前記保護回路は、抵抗を含む、請求項２８記載のプラズマディスプレイパネルの駆動装置。
33. 前記保護回路は、コンデンサを含む、請求項２８記載のプラズマディスプレイパネルの駆動装置。
34. 前記第１の分離スイッチ素子は、単調増加波形印加時において、所定の期間オン状態を維持し、その後オフする、請求項２３記載のプラズマディスプレイパネルの駆動装置。
35. 消去期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成する第２のランプ波形発生部をさらに備える、請求項２３記載のプラズマディスプレイパネルの駆動装置。
36. 電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、
    前記プラズマディスプレイパネルを駆動する請求項７または２３に記載のプラズマディスプレイパネルの駆動装置と
    を備える、プラズマディスプレイ。

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