JP4338766B2 - プラズマディスプレイパネル駆動回路 - Google Patents

Description

本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイパネルの駆動回路およびプラズマディスプレイ装置に関する。

ＡＣ型として代表的な交流面放電型プラズマディスプレイパネル（以下、「ＰＤＰ」と略記する）は、面放電を行う走査電極および維持電極を配列して形成したガラス基板からなる前面板と、データ電極を配列して形成したガラス基板からなる背面板とを、両電極がマトリックスを組むように、しかも間隙に放電空間を形成するように平行に対向配置し、その外周部をガラスフリット等の封着材によって封着することにより構成されている。そして、前面板と背面板との両基板間には、隔壁によって区画された放電セルが設けられ、この隔壁間のセル空間に蛍光体層が形成された構成である。このような構成のＰＤＰにおいては、ガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起して発光させることによりカラー表示を行っている。

このようなプラズマディスプレイ装置では、その消費電力を削減するため、様々な消費電力削減技術が提案されている。

消費電力を削減する技術の一つとして、ＰＤＰが容量性の負荷であることに着目し、インダクタを構成要素に含む共振回路によってそのインダクタとＰＤＰの容量性負荷とをＬＣ共振させ、ＰＤＰの容量性負荷に蓄えられた電力を電力回収用のコンデンサに回収し、回収した電力をＰＤＰの駆動に再利用する、いわゆる電力回収回路が開示されている（例えば、特許文献１参照）。

また、上記特許文献１に開示される従来技術を踏まえ、プラズマディスプレイ装置における電極駆動回路構成において、維持期間中の電力回収部と電圧クランプ部を切替えるタイミングを利用して、さらに消費電力を削減する技術が開示されている（例えば、特許文献２参照）。この特許文献２で開示される電極駆動回路構成は、電力回収部から電流をＬＣ共振にてパネルに供給する際に第１の放電を発生させ、続けて電圧クランプ部がパネルに電圧値Ｖｓｕｓを印加することで第２の放電を発生させる。放電を２回続けて行うことで、１回の放電に比べて必要な電流量のピーク値を低減できるため、消費電力が削減できる。また、特許文献２では、２回の放電のタイミングを画面の点灯率(発光させる画素数を全画素数で除した値)で可変させる技術も開示されている。

また、書込み期間における消費電力を削減する技術も開示されている。データ電極も走査電極あるいは維持電極と同様に容量性であるため、走査電極あるいは維持電極駆動回路に備える回収回路部と同様の回路をデータ電極駆動回路に備えることで、書込み期間にパネルに蓄えられた電荷を回収することが可能となる。また、回収回路部に新たな回路を付加し、さらに消費電力を削減する回路も提示されている（例えば特許文献３参照）。

なお、上記特許文献３に開示されるＰＤＰ装置は、パネルの大画面化および高精細化に伴って発生する書込み動作が正しく行えないという課題を解決する手段も備える。つまり、ＰＤＰが大画面化・高精細化すると、アドレス放電電流が増大し、走査パルスに大きな電圧降下が発生してしまい、書込み動作が不安定になってしまう。そこで、上記特許文献３に開示されるＰＤＰ装置は、書込み動作の不安定化を防ぐために、データ電極によってデータ印加電圧のタイミングを変えるという手段を利用する。
特公平７−１０９５４２号公報 特開２００２−１３２２１２号公報 特開２００５−４９８２３号公報

近年では、消費電力を低減することを目的としてパネルの発光効率を高めるように、パネル性能が向上している。すなわち、１回の放電で発生する発光輝度が高くなっている。一方で、画質を高めるために、できるだけ階調を多く設定したいという要求もある。特に、画面の暗い映像、すなわち点灯率の低い映像を表示する時などは暗い映像を表示する際に階調が少ないと明暗がつきにくくなるため、画質が低下してしまう。したがって、画質を高めるために階調をできるだけ多く設定することが望まれている。それと同時に、１回の放電で発生する絶対的な輝度を低下させることで、暗い映像表示をより暗く表示する駆動方法も望まれている。

上記特許文献１に開示される従来技術に係るＰＤＰ装置は、パネルが容量性負荷であることに着目し、パネルの電荷を回収して、再利用する回収回路を備えるため、優れた損失低減効果を有する。しかしながら、電荷の回収方法は一意に決まっているため、点灯率の大小に関わらず、回収回路の動作によって階調あるいは輝度を変化させることはできない。

上記特許文献２に開示される従来技術に係るＰＤＰ装置は、維持期間における電力回収部からの放電と、電圧クランプ部からの放電の２つの放電を使うことで、第１の従来技術に比べて消費電力を低減させている。また、点灯率に応じて、電力回収部と電圧クランプ部の時間間隔を変更することで、さらに消費電力を低減させている。しかしながら、１つ目の放電は電力回収部のインダクタを介して電流を供給するため、インダクタにて電流供給量が決まってしまう。つまり、１つ目の放電の強度は点灯率、すなわち、放電する画素数で変化する。したがって、特許文献２に開示されるＰＤＰ装置では、各画素の１つ目の発光輝度が点灯率に応じて変化してしまう。その結果、例えば暗い映像を表示すべき点灯率が低い映像を作成するために輝度を低下させたい場合などには、点灯率を低下させればさせるほど、負荷が小さく結果として輝度が高くなってしまう。このため、この従来技術のみでは、点灯率が低い時などに輝度を低く抑えた映像を表示することができない。また、特許文献２に開示されるＰＤＰ装置では、２つ目の放電強度は１つ目の放電強度に影響されることから、２つ目の発光輝度を制御するために電圧クランプ部の電圧を調整することが開示されている。しかしながら、電圧クランプ部には通常大容量のコンデンサが並列接続されており、電圧クランプ部の電圧を調整するには、大容量の電源が必要となるため、回路コストの増大を招いてしまうなどの問題も生じてしまう。

上記特許文献３に開示される従来技術に係るＰＤＰ装置は、データ電極駆動回路に回収回路部を備えているため、回収回路部がない従来技術と比べると、消費電力を低減するのに有効である。更に、特許文献３に開示されるＰＤＰ装置では、従来の回収回路部よりもさらにパネル容量を回収できるように電流制限回路を設けているので、より消費電力低減には望ましい。しかしながら、回収コンデンサの電圧が設定電圧を超える場合、特許文献３に開示されるＰＤＰ装置では、回収コンデンサの電圧が設定電圧に納まるように、回収した電力を抵抗で消費させている。抵抗で消費させずに、回収された余剰となる電力を有効に利用することが望ましいといえる。

また、特許文献３に開示されるＰＤＰ装置における、書込み期間においてデータ電極駆動回路の書込み動作を時間的にずらす技術は、書込み動作を安定化するのには有効である。しかしながら、このように時間的にずらす動作によって、アドレス放電の放電強度が弱くなってしまい、アドレス動作が不安定になるという別の課題が生じる（図９参照）。すなわち、データ電圧の印加タイミングが遅いデータ電極（例えば、図９におけるＤｍ２の方）では、走査パルス（図９におけるＳＣｎ）が印加してからデータ電圧が印加されるまでの期間（図９におけるｔ１〜ｔ２）においては、低いデータ電圧（図９では、Ｖｍ２Ｌ近傍の電圧）が印加される状態が長く続く。このような低いデータ電圧が印加されることによって、初期化動作で形成した壁電荷が時間とともに減少してしまう。その結果、印加タイミングが遅い方のデータ電極にデータ電圧を印加して書き込み動作をするとき、壁電荷が既に少なくなっているため、アドレス放電の放電強度が弱くなってしまうことがある。このような課題を解決する技術が望まれている。

本発明は、上述の課題を解決するためになされたものである。本発明に係る請求項１に記載のプラズマディスプレイパネル駆動回路は、
負荷容量を有する表示パネルに所定の電圧を印加する前後で、前記表示パネルの負荷容量に対する電力の供給と回収を行うため、前記表示パネルに誘導素子とスイッチとコンデンサを接続して一時的にＬＣ共振回路を形成するプラズマディスプレイパネル駆動回路において、
前記コンデンサの電圧を可変する制御回路を有し、
前記制御回路が、
基準電圧に合わせるように前記コンデンサの電圧を制御し、
前記コンデンサの電圧を下げるときには、前記表示パネルに電力を供給する電力供給源に前記コンデンサに蓄積した電荷を回収することを特徴とする。

本発明に係る請求項２に記載のプラズマディスプレイパネル駆動回路は、
前記制御回路が、
前記コンデンサに一端が接続された誘導素子と、
前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子が維持電圧の負側電源に接続されたトランジスタと、
前記トランジスタのコレクタ端子にアノード側が接続され、カソード側が維持電圧の正側電源に接続されたダイオード
とから構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項３に記載のプラズマディスプレイパネル駆動回路は、
前記制御回路が、
前記コンデンサに一端が接続された誘導素子と、
前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子が維持電圧の負側電源に接続された第一のトランジスタと、
前記第一のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第一のダイオードと、
前記第一のトランジスタのコレクタ端子にエミッタ端子が接続され、コレクタ端子が前記維持電圧の正側電源に接続された第二のトランジスタと、
前記第二のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第二のダイオード
から構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項４に記載のプラズマディスプレイパネル駆動回路は、
１フィールドの期間が複数に分割されてなるサブフィールド期間の、サブフィールド毎に前記基準電圧を可変することを特徴とする請求項１乃至３のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項５に記載のプラズマディスプレイパネル駆動回路は、
点灯率に応じて前記基準電圧を可変することを特徴とする請求項１乃至３のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項６に記載のプラズマディスプレイパネル駆動回路は、
階調の小さい前記サブフィールドほど、前記基準電圧を小さくすることを特徴とする請求項４に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項７に記載のプラズマディスプレイパネル駆動回路は、
前記サブフィールド期間において少なくとも書込み動作と維持動作を行うように制御信号を発生するサブフィールド処理回路を有し、
前記サブフィールド処理回路が、前記基準電圧に応じて維持パルス数を可変することを特徴とする請求項４に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項８に記載のプラズマディスプレイパネル駆動回路は、
前記制御回路が、維持電極あるいは走査電極の少なくとも一方に接続されて成る前記ＬＣ共振回路に接続されてなることを特徴とする請求項１乃至７のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項９に記載のプラズマディスプレイパネル駆動回路は、
前記制御回路が、
前記コンデンサに一端が接続された誘導素子と、
前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子がデータ電圧の負側電源に接続されたトランジスタと、
前記トランジスタのコレクタ端子にアノード側が接続され、カソード側がデータ電圧の正側電源に接続されたダイオードとから構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項１０に記載のプラズマディスプレイパネル駆動回路は、
前記制御回路が、
前記コンデンサに一端が接続された誘導素子と、
前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子がデータ電圧の負側電源に接続された第一のトランジスタと、
前記第一のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第一のダイオードと、
前記第一のトランジスタのコレクタ端子にエミッタ端子が接続され、コレクタ端子が前記データ電圧の正側電源に接続された第二のトランジスタと、
前記第二のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第二のダイオード
から構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項１１に記載のプラズマディスプレイパネル駆動回路は、
アドレス放電する画素の隣接間の論理レベルの変化に応じて前記基準電圧を可変することを特徴とする請求項９または１０に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項１２に記載のプラズマディスプレイ駆動回路は、
１サブフィールド内の書込み期間中は前記基準電圧を保持することを特徴とする請求項９または１０に記載のプラズマディスプレイパネル駆動回路である。

本発明に係る請求項１３に記載のプラズマディスプレイ駆動回路は、
データ電極に接続されている前記ＬＣ共振回路を少なくとも２つ以上有し、
第一の前記ＬＣ共振回路に接続される第一の制御回路と、
第二の前記ＬＣ共振回路に接続される第二の制御回路とを有し、
前記第一のＬＣ共振回路が行う電力の供給及び回収動作は前記第二のＬＣ共振回路が行う電力の供給ならびに回収動作よりも早められていることを特徴とする請求項９乃至１２のいずれか一に記載のプラズマディスレイパネル駆動回路である。

本発明に係る請求項１４に記載のプラズマディスプレイ駆動回路は、
前記第一のＬＣ共振回路のコンデンサ電圧と前記第二のＬＣ共振回路のコンデンサ電圧とが異なるように前記第一の制御回路への基準電圧と前記第二の制御回路への基準電圧とを異ならせることを特徴とする請求項１３記載のプラズマディスプレイパネル駆動回路である。

本発明によるプラズマディスプレイパネル駆動回路では上記の通り、維持期間中の輝度を低減させることができるので、階調を高くすることができ、画質の高いプラズマディスプレイ装置を提供することができる。また、１つ目の放電を点灯率が変化しても安定して制御できるので、２つ目の放電も安定し、表示の品質が高まる。同時に、ＰＤＰの発光形態も安定化するため、消費される電流も安定し、消費電力が低減できる。

また、本発明によるプラズマディスプレイ装置では、上記の通り、書込み期間中における回収コンデンサの電位を制限する際に余剰の電荷を電源電圧に供給することができるので、さらに消費電力を低減させることができる。また、抵抗による発熱がなくなるので、回路が小型化されるなどの効果も有する。

また、本発明によるプラズマディスプレイ装置では、上記の通り、データ電極側に電力回収回路を備え、かつ書込み期間において書込み動作のタイミングを異ならせた場合においても、データ電極に電圧を印加するまでの期間における電圧を低減できる。その結果、この期間における壁電荷の減少を防ぐことができるので、書込み動作が安定し、より表示の品質が高まるという効果を有する。

以下、図面を参照して、本発明に係る好適な実施の形態を説明する。

《実施形態１》
［ＰＤＰ駆動回路］
図１は、本発明の実施形態に係るＰＤＰ１０の構造を示す斜視図である。第１の基板であるガラス製の前面板２０上には、ストライプ状の走査電極２２とストライプ状の維持電極２３とで対をなす表示電極が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２４が形成され、その誘電体層２４上に保護層２５が形成されている。

第２の基板である背面板３０上には、走査電極２２および維持電極２３と立体交差するように、誘電体層３３で覆われた複数のストライプ状のデータ電極３２が形成されている。誘電体層３３上にはデータ電極３２と平行に複数の隔壁３４が配置され、この隔壁３４間の誘電体層３３上に蛍光体層３５が設けられている。また、データ電極３２は隣り合う隔壁３４の間の位置に配置されている。

これら前面板２０と背面板３０とは、走査電極２２および維持電極２３とデータ電極３２とが直交するように、微小な放電空間を挟んで対向配置されるとともに、その外周部をガラスフリット等の封着材によって封着している。そして放電空間には、例えばネオン（Ｎｅ）とキセノン（Ｘｅ）の混合ガスが放電ガスとして封入されている。放電空間は、隔壁３４によって複数の区画に仕切られており、各区画には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が順次配置されている。そして、走査電極２２および維持電極２３とデータ電極３２とが交差する部分に放電セルが形成され、各色に発光する蛍光体層３５が形成された隣接する３つの放電セルにより１つの画素が構成される。この画素を構成する放電セルが形成された領域が画像表示領域となり、画像表示領域の周囲は、ガラスフリットが形成された領域等のように画像表示が行われない非表示領域となる。

［プラズマディスプレイパネル（ＰＤＰ）］
次に、図２は、本発明の実施形態に係るＰＤＰ１０の電極配列図である。行方向にｎ行の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）とｎ行の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）とが交互に配列され、列方向にはｍ列のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、一対の走査電極ＳＣｉ、維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とを含む放電セルＣｉ，ｊが放電空間内に形成され、放電セルＣの総数は（ｍ×ｎ）個になる。

このような構成のＰＤＰ１０においては、ガス放電により紫外線を発生させ、その紫外線でＲ、Ｇ、Ｂの各色の蛍光体を励起して発光させることによりカラー表示を行っている。また、ＰＤＰ１０は、１フィールド期間を複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって駆動されることにより階調表示を行う。各サブフィールドは初期化期間、書込み期間および維持期間からなり、画像データを表示するために、初期化期間、書込み期間および維持期間でそれぞれ異なる信号波形を各電極に印加している。

［ＰＤＰの駆動電圧波形］
更に、図３は、本発明の実施形態に係るＰＤＰ１０の各電極に印加する各駆動電圧波形を示す図である。図３に示すように、各サブフィールドは初期化期間、書込み期間、維持期間を有している。また、それぞれのサブフィールドは発光期間の重みを変えるため維持期間における維持パルスの数を異ならせている以外はほぼ同様の動作を行い、各サブフィールドにおける動作原理もほぼ同様であるので、ここでは１つのサブフィールドについて動作を説明する。

まず、初期化期間では、例えば、正のパルス電圧を全ての走査電極ＳＣ１〜ＳＣｎに印加し、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎを覆う誘電体層２４上の保護層２５および蛍光体層３５上に必要な壁電荷を蓄積する。

具体的には、初期化期間前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎをそれぞれ０（Ｖ）に保持し、走査電極ＳＣ１〜ＳＣｎには、データ電極Ｄ１〜Ｄｍに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧を印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ１回目の微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１〜Ｄｍ上部および維持電極ＳＵ１〜ＳＵｎ上部には正の壁電圧が蓄積される。ここで、電極上部の壁電圧とは電極を覆う誘電体層上に蓄積された壁電荷により生じる電圧を表す。

初期化期間後半部では、維持電極ＳＵ１〜ＳＵｎを正電圧Ｖｅに保ち、走査電極ＳＣ１〜ＳＣｎには、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ２回目の微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１〜ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１〜Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。以上により初期化動作が終了する（以下、初期化期間に各電極に印加される駆動電圧波形を「初期化波形」と略記する）。

次に、書込み期間では、全ての走査電極ＳＣ１〜ＳＣｎに順次負の走査パルスを印加することによって走査を行う。そして、走査電極ＳＣ１〜ＳＣｎを走査している間に、表示データにもとづきデータ電極Ｄ１〜Ｄｍに正の書込みパルス電圧を印加する。こうして走査電極ＳＣ１〜ＳＣｎとデータ電極Ｄ１〜Ｄｍとの間に書込み放電が発生し、走査電極ＳＣ１〜ＳＣｎ上の保護層２５の表面に壁電荷が形成される。

具体的には、書込み期間では、走査電極ＳＣ１〜ＳＣｎを一旦電圧Ｖｓｃｎに保持する。次に、放電セルＣｐ，１〜Ｃｐ，ｍ（ｐは１〜ｎの整数）の書込み動作では、走査電極ＳＣｐに走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうちｐ行目に表示すべき映像信号に対応するデータ電極Ｄｑ（ＤｑはＤ１〜Ｄｍのうち映像信号にもとづき選択されるデータ電極）に正の書込みパルス電圧Ｖｄを印加する。こうして、書込みパルス電圧が印加されたデータ電極Ｄｑと走査パルス電圧が印加された走査電極ＳＣＰとの交差部に対応する放電セルＣｐ、ｑで書込み放電が発生する。この書込み放電により放電セルＣｐ，ｑの走査電極ＳＣｐ上部に正電圧が蓄積され、維持電極ＳＵｐ上部に負電圧が蓄積されて、書込み動作が終了する。以下、同様の書込み動作をｎ行目の放電セルＣｎ，ｑに至るまで行い、書込み動作が終了する。

続く維持期間では、一定の期間、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に放電を維持するのに充分な電圧を印加する。これにより、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に放電プラズマが生成され、一定の期間、蛍光体層を励起発光させる。このとき、書込み期間において書込みパルス電圧が印加されなかった放電空間では、放電は発生せず蛍光体層３５の励起発光は起こらない。

具体的には、維持期間では、走査電極ＳＣ１〜ＳＣｎを０（Ｖ）に一旦戻した後、維持電極ＳＵ１〜ＳＵｎを０（Ｖ）に戻す。その後、走査電極ＳＣ１〜ＳＣｎに正の維持パルス電圧Ｖｓｕｓを印加する。このとき、書込み放電を起こした放電セルＣｐ，ｑにおける走査電極ＳＣｐ上部と維持電極ＳＵｐ上部との間の電圧は、正の維持パルス電圧Ｖｓｕｓに加えて、書込み期間において走査電極ＳＣｐ上部および維持電極ＳＵｐ上部に蓄積された壁電圧が加算されて、放電開始電圧より大きくなり、１回目の維持放電が発生する。そして、維持放電を起こした放電セルＣｐ，ｑでは、維持放電発生時における走査電極ＳＣＰと維持電極ＳＵｐとの電位差を打ち消すように走査電極ＳＣｐ上部に負電圧が蓄積され、維持電極ＳＵｐ上部に正電圧が蓄積される。こうして、１回目の維持放電が終了する。１回目の維持放電の後、走査電極ＳＣ１〜ＳＣｎを０（Ｖ）に戻し、その後、維持電極ＳＵ１〜ＳＵｎにＶｓｕｓを印加する。このとき、１回目の維持放電を起こした放電セルＣｐ，ｑにおける走査電極ＳＣｐ上部と維持電極ＳＵｐ上部との間の電圧は、正の維持パルス電圧Ｖｓｕｓに加えて、１回目の維持放電において走査電極ＳＣｐ上部および維持電極ＳＵｐ上部に蓄積された壁電圧が加算されて放電開始電圧より大きくなり、２回目の維持放電が発生する。以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに維持パルスを交互に印加することにより、書込み放電を起こした放電セルＣｐ，ｑに対して維持パルスの回数だけ維持放電が継続して行われる。

［プラズマディスプレイ装置］
更に、図４は、本発明の実施形態に係るＰＤＰ１０を組み込んだプラズマディスプレイ装置の電気的構成を示すブロック図である。図４に示すプラズマディスプレイ装置は、ＡＤコンバータ１、映像信号処理回路２、サブフィールド処理回路３、データ電極駆動回路４、走査電極駆動回路５、維持電極駆動回路６、ＰＤＰ１０を備えている。

ＡＤコンバータ１は、入力されたアナログの映像信号をデジタルの映像信号に変換する。映像信号処理回路２は、入力されたデジタルの映像信号を発光期間の重みの異なる複数のサブフィールドの組み合わせによってＰＤＰ１０に発光表示するため、１フィールドの映像信号から各サブフィールドの制御を行うサブフィールドデータに変換する。

サブフィールド処理回路３は、映像信号処理回路２で作成されたサブフィールドデータからデータ電極駆動回路用制御信号、走査電極駆動回路用制御信号および維持電極駆動回路用制御信号を生成し、データ電極駆動回路４、走査電極駆動回路５、維持電極駆動回路６へそれぞれ出力する。

ＰＤＰ１０は、上述したとおり、行方向にｎ行の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）とｎ行の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）とが交互に配列され、列方向にｍ列のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、一対の走査電極ＳＣｉ、維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とを含む放電セルＣｉ，ｊが放電空間内に（ｍ×ｎ）個形成され、赤色、緑色および青色の各色に発光する３つの放電セルにより１つの画素が構成される。

データ電極駆動回路４は、データ電極駆動回路用制御信号にもとづいて各データ電極Ｄｊを独立して駆動する。

走査電極駆動回路５は、維持期間に走査電極ＳＣ１〜ＳＣｎに印加する維持パルスを発生するための維持パルス発生回路５１（Ａ、Ｂ）を内部に備え、各走査電極ＳＣ１〜ＳＣｎをそれぞれ独立して駆動することができる。そして、走査電極駆動回路用制御信号にもとづいて各走査電極ＳＣ１〜ＳＣｎを独立して駆動する。

維持電極駆動回路６は、維持期間に維持電極ＳＵ１〜ＳＵｎに印加する維持パルスを発生するための維持パルス発生回路６１を内部に備え、ＰＤＰ１０の全ての維持電極ＳＵ１〜ＳＵｎをまとめて駆動することができる。そして、維持電極駆動回路用制御信号にもとづいて維持電極ＳＵ１〜ＳＵｎを駆動する。

［走査電極駆動回路、及び維持電極駆動回路］
図５は、本発明の実施形態１に係るＰＤＰ装置における電力回収部を備えた走査電極駆動回路５および維持電極駆動回路６の回路図である。

この実施形態１に係るＰＤＰ装置では、例えば、維持期間における走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎへの維持パルス電圧の印加にＰＤＰ１０から回収した電力を再利用し、維持期間に消費される電力を削減することで、消費電力の削減を実現することができる。

すなわち、維持パルス発生回路５１Ａに、インダクタを備えた共振回路、すなわち電力回収部を備え、ＰＤＰ１０の容量性負荷（走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷）に蓄えられた電力を回収し、その回収された電力を走査電極ＳＣ１〜ＳＣｎの駆動電力として再利用するという構成にして、消費電力を削減する。また、維持パルス発生回路６１にも同様の電力回収部を備え、ＰＤＰ１０の容量性負荷（維持電極ＳＵ１〜ＳＵｎに生じた容量性負荷）に蓄えられた電力を回収し、その回収された電力を維持電極ＳＵ１〜ＳＵｎの駆動電力として再利用するという構成にして、消費電力を削減するようにしてもよい。以下、具体的に述べる。

走査電極駆動回路５は、維持パルス発生回路５１Ａ、初期化波形発生回路５２および走査パルス発生回路５３を備えている。

維持パルス発生回路５１Ａは、各スイッチ素子Ｓ１、Ｓ２、Ｓ５、Ｓ６の切替えによって、電力回収部と電圧クランプ部とを切替え、走査電極ＳＣ１〜ＳＣｎに印加するための維持パルスを発生する。このとき、ＬＣ共振を利用した維持パルス発生回路５１Ａでは、維持パルスの電圧が極大値になるまで電力回収部によって電力供給を行い、その後電圧クランプ部に切替えることで、理論的な消費電力が０である電力回収部を最大限に利用した駆動を行うことができ、走査電極駆動回路５の消費電力を低減することができる。

走査電極駆動回路５の維持パルス発生回路５１Ａについては、後で詳しく説明する。

初期化波形発生回路５２は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のスイッチ動作を行う一般的に知られた素子からなる。初期化正パルススイッチ素子Ｓ２１、初期化負パルススイッチ素子Ｓ２２と電圧値Ｖｓｅｔの定電圧電源Ｖ２と負の電圧値Ｖａｄの定電圧電源Ｖ３とを有している。そして、定電圧電源Ｖ２から初期化正パルススイッチ素子Ｓ２１を介して走査電極ＳＣ１〜ＳＣｎに電力を供給し、また、定電圧電源Ｖ３から初期化負パルススイッチ素子Ｓ２２を介して走査電極ＳＣ１〜ＳＣｎに負の電位となる電力を供給して、初期化波形を発生する。また、初期化正パルススイッチ素子Ｓ２１は、初期化正パルススイッチ素子Ｓ２１が遮断（以下、スイッチ素子を遮断させることを「オフ」と略記する）されているときにそのボディダイオード（ＩＧＢＴの場合は逆並列ダイオード）を通って定電圧電源Ｖ２から主放電経路（維持パルス発生回路５１Ａ、初期化波形発生回路５２、走査パルス発生回路５３が共通して接続され、走査電極ＳＣ１〜ＳＣｎへ供給する電力および走査電極ＳＣ１〜ＳＣｎからの回収電力が流れる経路）に電流が流れ込まないような向きで配置され、初期化負パルススイッチ素子Ｓ２２は、初期化負パルススイッチ素子Ｓ２２がオフのときにそのボディダイオード（ＩＧＢＴの場合は逆並列ダイオード）を通って主放電経路から定電圧電源Ｖ３に電流が流れ込まないような向きで配置されている。

こうして初期化波形発生回路５２は上述したような初期化波形を発生させ、初期化期間前半部では、データ電極Ｄ１〜Ｄｍに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２、すなわちＶｓｅｔに向かって緩やかに上昇する傾斜波形を発生させ、初期化期間後半部では、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４、すなわちＶａｄに向かって緩やかに下降する傾斜波形を発生させる。

走査パルス発生回路５３は、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチ動作を行う一般的に知られた素子からなるハイサイド走査スイッチ素子Ｓ３１、ローサイド走査スイッチ素子Ｓ３２と、電圧値Ｖｓｃｎの定電圧電源Ｖ４と、定電圧電源Ｖ４へ流れ込む電流を防止する走査電圧逆流防止ダイオードＤ３１と、走査電圧コンデンサＣ３１と、２つの入力口を有しスイッチ動作により２つの入力口に入力される電力のいずれか一方を出力して走査パルス波形を生成するＳＣＡＮドライバであるＩＣ３１とを有している。

書込み期間では、全ての走査電極ＳＣ１〜ＳＣｎに順次負の走査パルスを印加することによって走査を行う。そのために、書込み期間では、ハイサイド走査スイッチ素子Ｓ３１を導通（以下、スイッチ素子を導通させることを「オン」と略記する）させて定電圧電源Ｖ４から走査電圧逆流防止ダイオードＤ３１およびハイサイド走査スイッチ素子Ｓ３１を介して供給される電圧値Ｖｓｃｎの電力をＩＣ３１の一方の入力口に入力する。また、初期化波形発生回路５２のローサイド走査スイッチ素子Ｓ２２をオンにして、定電圧電源Ｖ３からローサイド走査スイッチ素子Ｓ２２を介して供給される負の電圧値Ｖａｄの電力をＩＣ３１の他方の入力口に入力する。そして、定電圧電源Ｖ４から供給される電力と定電圧電源Ｖ３から供給される電力とのいずれか一方の電力がＩＣ３１で選択され、走査電極ＳＣ１〜ＳＣｎに供給される構成としている。すなわち、ＩＣ３１は、負の走査パルスを印加するタイミングでは定電圧電源Ｖ３からの電力を、それ以外の時には定電圧電源Ｖ４からの電力を走査電極ＳＣ１〜ＳＣｎに供給するようにスイッチ動作する。

なお、各スイッチ素子Ｓ１、Ｓ２、Ｓ５、Ｓ６、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２およびＩＣ３１は、サブフィールド処理回路３において作成されたサブフィールド制御信号に基づき切替えが制御される。

また、維持パルス発生回路５１Ａを初期化波形発生回路５２から電気的に分離するために、維持パルス発生回路５１Ａと初期化波形発生回路５２との間には、第一の分離スイッチ素子Ｓ９および第二の分離スイッチ素子Ｓ１０が直列に、かつそれぞれのボディダイオードが互いに逆方向となるようにして挿入されている。このような構成とすることにより、第一の分離スイッチＳ９および第二の分離スイッチＳ１０を同時にオフにすれば、維持パルス発生回路５１Ａから初期化波形発生回路５２へ流れる電流と、初期化波形発生回路５２から維持パルス発生回路５１Ａへ流れる電流とのいずれの電流も遮断することができ、維持パルス発生回路５１Ａを初期化波形発生回路５２から電気的に分離することが可能となる。

維持電極駆動回路６の維持パルス発生回路６１Ａについても、後で詳しく説明する。

［走査電極駆動回路における維持パルス発生回路］
図５に示される本発明の実施形態１に係る維持パルス発生回路５１Ａは、第一のインダクタＬ１と第一の回収コンデンサＣ１と第一のハイサイド回収スイッチ素子Ｓ１、第一のローサイド回収スイッチ素子Ｓ２と第一のハイサイド回収ダイオードＤ１、第一のローサイド回収ダイオードＤ２とを有する電力回収部と、第一のハイサイド維持スイッチ素子Ｓ５、第一のローサイド維持スイッチ素子Ｓ６と電圧値Ｖｓｕｓの定電圧電源Ｖ１とを有する電圧クランプ部とを含む。電力回収部は、ＰＤＰ１０の容量性負荷（走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷）と第一のインダクタＬ１とをＬＣ共振させて、電力の回収および供給を行う。電力の回収時には、走査電極ＳＣ１〜ＳＣｎに生じた容量性負荷に蓄えられた電力を、第一のローサイド回収ダイオードＤ２および第一のローサイド回収スイッチ素子Ｓ２を介して第一の回収コンデンサＣ１に移動させる。電力の供給時には、第一の回収コンデンサＣ１に蓄えられた電力を、第一のハイサイド回収スイッチ素子Ｓ１および第一のハイサイド回収ダイオードＤ１を介してＰＤＰ１０（走査電極ＳＣ１〜ＳＣｎ）に移動させる。こうして維持期間における走査電極ＳＣ１〜ＳＣｎの駆動を行う。したがって電力回収部は、維持期間において、電源から電力を供給されることなく、ＬＣ共振によって走査電極ＳＣ１〜ＳＣｎの駆動を行うため、理論的には消費電力は０となる。

一方、電圧クランプ部は、電圧値Ｖｓｕｓの定電圧電源Ｖ１から第一のハイサイド維持スイッチ素子Ｓ５を介して走査電極ＳＣ１〜ＳＣｎに電力を供給して走査電極ＳＣ１〜ＳＣｎを電圧値Ｖｓｕｓにクランプし、また、走査電極ＳＣ１〜ＳＣｎを第一のローサイド維持スイッチ素子Ｓ６を介して接地電位にクランプすることによって、走査電極ＳＣ１〜ＳＣｎの駆動を行う。したがって、電圧クランプ部による走査電極ＳＣ１〜ＳＣｎの駆動時においては、電力供給のインピーダンスが非常に小さく維持パルスの立ち上がり立ち下がりは急峻になるが、電源から電力が供給されることによる消費電力が発生する。

なお、各スイッチ素子Ｓ１、Ｓ２、Ｓ５、Ｓ６は、ＭＯＳＦＥＴ等のスイッチ動作を行う一般的に知られた素子からなる。ＭＯＳＦＥＴは、一般にボディダイオードと呼ばれる寄生ダイオード（ＭＯＳＦＥＴの構造に寄生して発生するダイオード）が、スイッチ動作を行う部分に対して並列に、かつスイッチ動作を行う部分に対してアノード、カソードが逆向きに生成される（以下、このような構成を「逆並列」と記す）。そのため、スイッチ素子は、スイッチ動作が遮断状態であってもボディダイオードに対して順方向となる電流を流すことができる。あるいはＩＧＢＴ等のスイッチ動作を行う素子を用いて、逆並列ダイオードを別途備えたものであってもよい。

更に、図５に示される本発明の実施形態１に係る維持パルス発生回路５１Ａは制御回路を含む。この制御回路は、第三のインダクタＬ３、第三のローサイド回収スイッチ素子Ｓ１３、及び、第三の回収ダイオードＤ６を含む。第三のインダクタＬ３の一端は第一の回収コンデンサＣ１と第一のハイサイド回収スイッチ素子Ｓ１のドレイン端子との接続点に接続され、他端は第三のローサイド回収スイッチ素子Ｓ１３のドレイン端子（第三のローサイド回収スイッチ素子Ｓ１３がＩＧＢＴなどのトランジスタの場合はコレクタ端子）に接続される。第三のローサイド回収スイッチ素子Ｓ１３のソース端子（あるいはエミッタ端子）はＧＮＤ端子に接続される。また、第三のローサイド回収スイッチ素子Ｓ１３のドレイン端子（あるいはコレクタ端子）には、第三の回収ダイオードＤ６のアノード側が接続され、第三の回収ダイオードＤ６のカソード側は、定電圧電源Ｖ１に接続される。

第三のローサイド回収スイッチ素子Ｓ１３は、定められたオンオフ時比率に従って、特定の周期でオンオフするＰＷＭ動作を行う。ＰＷＭ動作を行う周期は、おおむね２マイクロ秒〜５０マイクロ秒程度の範囲であり、固定の周期であっても可変周期であってもよい。

次に、オンオフ時比率の設定方法について説明する。第一の回収コンデンサＣ１の電圧Ｖｃ１と、基準電圧Ｖｃｓを比較し、Ｖｃ１の方が基準電圧Ｖｃｓよりも大きい場合、第三のローサイド回収スイッチ素子Ｓ１３のオンオフ時比率を大きくする（オン時間を長くし、オフ時間を短くする）。逆に基準電圧Ｖｃｓの方がＶｃ１よりも大きい場合は、オンオフ時比率を小さくする（オン時間を短くし、オフ時間を長くする）。このような動作を特定の周期で実施することで、第一の回収コンデンサＣ１の電圧Ｖｃ１が基準電圧Ｖｃｓとなるように、制御される。なお、オンオフ時比率は、予め最大値が設定され、その最大値以下となるように制限される。その最大値は、６０％から９０％程度の値に設定されるのが好ましい。なお、オンオフ時比率の最小値は０％である。

なお、電圧Ｖｃ１の検出手段、電圧Ｖｃｓとの比較手段、及び、第三のローサイド回収スイッチ素子Ｓ１３の動作信号生成手段は、演算増幅器などのアナログ回路で形成されてもよいし、マイクロコンピュータや制御ＩＣなどの集積回路で形成されてもよく、若しくはそれらの組み合わせで形成されてもよい。また、制御アルゴリズムは比例制御、比例積分制御、比例積分微分制御などの既知の制御アルゴリズムを用いてもよい。

次に、基準電圧Ｖｃｓの設定について説明する。

まず、放電画素数が増大する場合は、基準電圧Ｖｃｓを高く設定する。一方、放電画素数が減少する場合は、基準電圧Ｖｃｓを低く設定する。第一の回収コンデンサＣ１の電圧Ｖｃ１は、基準電圧Ｖｃｓに等しくなるように制御されるから、維持放電期間中に共振回路を形成して回収動作をさせる際、基準電圧Ｖｃｓを高くすると第一のインダクタＬ１を通る電流が増大し、基準電圧Ｖｃｓを低くすると第一インダクタＬ１を通る電流が減少する。

前述の第２の従来技術では、１回目の放電は、インダクタによって電流が規定（制限）されるので、放電画素数に応じて放電強度が変化してしまうという問題がある。本実施形態１によれば、例えば放電画素数が多い時には基準電圧Ｖｃｓを高く設定することで、インダクタを流れる電流を増大させることができる。その結果、各放電画素に十分な放電電流を供給することが可能となり、放電画素数が増大しても放電強度が低下することはない。逆に、放電画素数が少ない時には基準電圧Ｖｃｓを低く設定することで、インダクタを流れる電流を減少させることができる。その結果、各放電画素に必要最小限の放電電流を供給することが可能となり、放電画素数が減少しても放電強度が強まることはない。このように基準電圧Ｖｃｓを放電画素数に応じて設定することで、インダクタから放電電流を供給する１回目の放電における放電強度が、放電画素数に関わらず一定となる。したがって、ハイサイド維持スイッチ素子を経由して電流をＰＤＰ１０に流す２回目の放電においても放電強度が安定し、結果として、輝度のばらつきが発生せず、高品質な映像を表示することができる。

次に、基準電圧Ｖｃｓのその他の好適な設定について説明する。

表示する映像が暗い映像の場合など、階調を多く設定して暗い映像の輝度差をできるだけ多く設定したい場合は、特に低階調のサブフィールドにおける基準電圧Ｖｃｓを小さく設定する。本発明によって、１回の放電強度が強いような発光効率の高いＰＤＰ１０を用いても、暗い映像を表示できるように発光輝度を低下させることが可能である。したがって、低階調のサブフィールドにおいては、発光輝度そのものを低下させて高画質の映像を表示させることが可能となる。また、低階調のサブフィールドにおいて、コンデンサ電圧を低下させると同時に、高階調のサブフィールドにおいて、維持パルス数を減少させることで、１フィールド内における余剰時間が生まれる。したがって、サブフィールド数を増やし、階調をさらに増大することもできる。このようにコンデンサ電圧の基準電圧の増減に伴って各サブフィールドにおける維持パルス数を変化させてもよい。以上のように、本発明によって、より高画質なプラズマディスプレイパネル駆動装置ならびにプラズマディスプレイ装置を提供することができる。

［維持電極駆動回路の維持パルス発生回路］
なお、維持電極駆動回路６における維持パルス発生回路６１は、第二の回収インダクタＬ２と第二の回収コンデンサＣ２と第二のハイサイド回収スイッチ素子Ｓ３、第二のローサイド回収スイッチ素子Ｓ４と第二のハイサイド回収ダイオードＤ３、第二のローサイド回収ダイオードＤ４とを有する電力回収部と、第二のハイサイド維持スイッチ素子、第二のローサイド維持スイッチ素子Ｓ８と電圧値Ｖｓｕｓの定電圧電源Ｖ５とを有する電圧クランプ部とからなり、ＰＤＰ１０の容量性負荷（維持電極ＳＵ１〜ＳＵｎに生じた容量性負荷）と第二のインダクタＬ２とのインダクタンスを共振させて、第二の回収コンデンサＣ２に電力の回収を行うという構成である。

回収された電力を維持電極ＳＵ１〜ＳＵｎの駆動電力として再利用するために、この維持電極駆動回路６における維持パルス発生回路６１の構成を、前述の走査電極駆動回路５における維持パルス発生回路５１Ａと同様のものにしてもよい。

《実施形態２》
本発明の実施形態２に係るプラズマディスプレイパネル駆動回路は、実施形態１で説明した維持パルス発生回路５１Ａの制御回路を修正するものである。したがって、本発明に含まれるプラズマディスプレイパネル駆動回路ならびにプラズマディスプレイ装置は、維持パルス発生回路５１Ａの制御回路以外の部分については実施形態１と同様の構成でよいので、説明を省略する。

図６は、本発明の実施形態２に係る制御回路を有する維持パルス発生回路５１Ｂの回路図である。維持パルス発生回路５１Ｂにおける、第一のインダクタＬ１、第一の回収コンデンサＣ１、第一のハイサイド回収スイッチ素子Ｓ１、第一のローサイド回収スイッチ素子Ｓ２、第一のハイサイド回収ダイオードＤ１、第一のローサイド回収ダイオードＤ２、第一のハイサイド維持スイッチ素子Ｓ５、及び、第一のローサイド維持スイッチ素子Ｓ６の、具体的な回路構成及び接続構成は実施形態１に係る維持パルス発生回路５１Ａと同様である（図５参照）。

本発明の実施形態２に係る維持パルス発生回路５１Ｂの制御回路は、第三のインダクタＬ３、第三のローサイド回収スイッチ素子Ｓ１３、及び、第三のハイサイド回収スイッチ素子Ｓ１２を含む。第三のインダクタＬ３の一端は第一の回収コンデンサＣ１と第一のハイサイド回収スイッチ素子Ｓ１のドレイン端子との接続点に接続され、他端は第三のローサイド回収スイッチ素子Ｓ１３のドレイン端子（第三のローサイド回収スイッチ素子Ｓ１３がＩＧＢＴなどのトランジスタの場合はコレクタ端子）に接続される。第三のローサイド回収スイッチ素子Ｓ１３のソース端子（ＩＧＢＴ等の場合はエミッタ端子）はＧＮＤ端子に接続される。また、第三のローサイド回収スイッチ素子Ｓ１３のドレイン端子（コレクタ端子）には、第三のハイサイド回収スイッチ素子Ｓ１２のソース端子（エミッタ端子）が接続され、第三のハイサイド回収スイッチ素子Ｓ１２のドレイン端子（コレクタ端子）は、定電圧電源Ｖ１に接続される。

第三のハイサイド回収スイッチ素子Ｓ１２並びに第三のローサイド回収スイッチ素子Ｓ１３は、定められたオンオフ時比率に従って、特定の周期でオンオフするＰＷＭ動作を行う。ＰＷＭ動作を行う際のオンオフする１回の周期は、おおむね２マイクロ秒〜５０マイクロ秒程度の範囲であり、固定の周期であっても可変周期であってもよい。また、それぞれのスイッチ素子Ｓ１２、Ｓ１３のいずれか一方は、必ずオフしており、両方が同時にオンする期間は存在しない。スイッチ素子Ｓ１２が、あるオンオフ時比率にてＰＷＭ動作している期間、スイッチ素子Ｓ１３はオフしているのが好ましい。逆に、スイッチ素子Ｓ１３が、あるオンオフ時比率にてＰＷＭ動作している期間、スイッチ素子Ｓ１２はオフしているのが好ましい。

次に、オンオフ時比率の設定について説明する。第一の回収コンデンサＣ１の電圧Ｖｃ１と、基準電圧Ｖｃｓを比較し、Ｖｃ１の方が基準電圧Ｖｃｓよりも大きい場合、第三のローサイド回収スイッチ素子Ｓ１３のオンオフ時比率を大きくする（オン時間を長くし、オフ時間を短くする）。つまり、第三のハイサイド回収スイッチ素子Ｓ１２が０％ではないオンオフ時比率にて動作中であれば、このＳ１２のオンオフ時比率を小さくして０％にした後、Ｓ１３のオンオフ時比率を大きくするのが好ましい。

逆に、基準電圧Ｖｃｓの方がＶｃ１よりも大きい場合は、第三のハイサイド回収スイッチ素子Ｓ１２のオンオフ時比率を大きくする。つまり、第三のローサイド回収スイッチ素子Ｓ１３が０％ではないオンオフ時比率にて動作中であれば、このＳ１３のオンオフ時比率を小さくして０％にした後、Ｓ１２のオンオフ時比率を大きくするのが好ましい。

このような動作を特定の周期で実施することで、第一の回収コンデンサＣ１の電圧Ｖｃ１が基準電圧Ｖｃｓとなるように制御される。なお、第三のローサイド回収スイッチ素子Ｓ１３のオンオフ時比率は、予め最大値が設定され、その最大値以下となるように制限される。その最大値は、６０％から９０％程度の値に設定される。なお、オンオフ時比率の最小値は０％である。また、第三のハイサイド回収スイッチ素子Ｓ１２のオンオフ時比率の最小値は０％であり、最大値は１００％である。

なお、電圧Ｖｃ１の検出手段、電圧Ｖｃｓとの比較手段、並びに、第三のハイサイド回収スイッチ素子Ｓ１２及び第三のローサイド回収スイッチ素子Ｓ１３の動作信号生成手段は、演算増幅器などのアナログ回路で形成されてもよいし、マイクロコンピュータや制御ＩＣなどの集積回路で形成されてもよく、若しくはそれらの組み合わせで形成されてもよい。また、制御アルゴリズムは比例制御、比例積分制御、比例積分微分制御などの既知の制御アルゴリズムを用いてもよい。また、基準電圧Ｖｃｓの設定方法については実施形態１で説明したので省略する。

本実施形態２のように制御回路を構成することで、第一の回収コンデンサＣ１の電圧Ｖｃ１が基準電圧Ｖｃｓに高速に追従することが可能となるので、実施形態１よりもさらに追従性がよいプラズマディスプレイパネル駆動回路を提供することができる。その結果として、放電強度がさらに安定し、かつ階調の高い映像表示を作成することが可能である。

《実施形態３》
図７は、本発明の実施形態３に係るデータ電圧発生回路４１Ａの回路図である。データ電圧発生回路４１Ａは、ＰＤＰ装置におけるデータ電極駆動回路４に含まれる（図４参照）。

実施形態３に係るデータ電圧発生回路４１Ａは、書込み期間における消費電力を削減する。つまり、データ電極も走査電極あるいは維持電極と同様に容量性であるため、走査電極（若しくは維持電極）駆動回路に備える回収回路部と同様の回路をデータ電極駆動回路に備えることで、書込み期間にパネルに蓄えられた電荷を回収することが可能となる。

本発明の実施形態３に係るプラズマディスプレイパネル駆動回路ならびにプラズマディスプレイ装置は、データ電圧発生回路４１Ａ以外の部分については実施形態１又は実施形態２と同様の構成でよいので、説明を省略する。

図７は、本発明の実施形態３に係る制御回路を有するデータ電圧発生回路４１Ａの回路図である。データ電圧発生回路４１Ａは、データ電極駆動インダクタＬ４１、データ電極駆動回収コンデンサＣ４１、データ電極駆動ハイサイド回収スイッチ素子Ｓ４１、データ電極駆動ローサイド回収スイッチ素子Ｓ４２、データ電極駆動ハイサイド回収ダイオードＤ４１、データ電極駆動ローサイド回収ダイオードＤ４２、データ電極駆動ハイサイド維持スイッチ素子Ｓ４３、及び、データ電極駆動ローサイド維持スイッチ素子Ｓ４４を備えている。

これらの回路構成及び接続構成は、実施形態１に係る維持パルス発生回路５１Ａと同様である（図５参照）。

更に、本発明の実施形態３に係るデータ電圧発生回路４１Ａの制御回路は、第二のデータ電極駆動インダクタＬ４２、第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７、及び、データ電極駆動ダイオードＤ４３を含む。第二のデータ電極駆動インダクタＬ４２の一端はデータ電極駆動回収コンデンサＣ４１と第一のデータ電極駆動ハイサイド回収スイッチ素子Ｓ４１のドレイン端子（コレクタ端子）との接続点に接続され、他端は第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のドレイン端子に接続される。第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のソース端子（エミッタ端子）はＧＮＤ端子に接続される。また、第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のドレイン端子（コレクタ端子）には、データ電極駆動ダイオードＤ４３のアノード側が接続され、データ電極駆動ダイオードＤ４３のカソード側は、定電圧電源Ｖ６に接続される。

つまり、これらの回路構成及び接続構成も実施形態１に係る維持パルス発生回路５１Ａと同様である。

第二のデータ電極駆動ローサイド回収スイッチ素Ｓ４７は、定められたオンオフ時比率に従って、特定の周期でオンオフするＰＷＭ動作を行う。ＰＷＭ動作を行う周期は、２マイクロ秒〜５０マイクロ秒程度の範囲であり、固定の周期であっても可変周期であってもよい。

オンオフ時比率の設定は、実施形態１と同様であるので、詳細な説明は省略する。即ち、実施形態１に係る駆動回路における第三のローサイド回収スイッチ素子Ｓ１３は第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７と置き換えられる。第一の回収コンデンサＣ１はデータ電極駆動回収コンデンサＣ４１と置き換えられ、該回収コンデンサＣ４１の電圧Ｖｃ４１が検出されて、基準電圧Ｖｃ４ｓと比較され、その結果がオンオフ時比率にフィードバックされ、第二のデータ電極駆動ローサイド回収スイッチＳ４７が駆動されればよい。更に、オンオフ時比率の最大値及び最小値等も、実施形態１と同様である。このような構成にすることで、データ電極駆動回収コンデンサＣ４１の電圧Ｖｃ４１は、基準電圧Ｖｃ４ｓを維持するように制御される。

次に、基準電圧Ｖｃ４ｓの設定について説明する。

基準電圧Ｖｃ４ｓは、書込み期間における各走査ラインの書込み放電画素数に応じて設定する。ここで、書込み期間における、理想的なデータ側パネル容量の電力回収について説明する。ＬＣ共振によってパネル容量を回収する回収動作を行う際に要する共振時間と、書込み期間中において走査電極ＳＣｍが負の走査パルスを印加終了してから次の走査電極ＳＣｍ＋１に負の書込みパルスを印加開始するまでの時間（以下、この時間を書込みアイドル時間と呼ぶ）の関係は、消費電力を最も削減する条件を満たす理想式で示すと、書込みアイドル時間をＴｉ秒とし、共振時間をＴＬとすると、「２×ＴＬ＝Ｔｉ」となる。しかしながら、データ電極側の静電容量は、走査電極と維持電極間のパネル容量とは異なり、放電させる画素の論理状態で変化する。図２における画素Ｃｉｊを例に説明する。

はじめに、左右方向（走査方向）に隣り合うデータ電極間の静電容量について説明する。画素Ｃｉｊが書込み期間において書込み動作をする場合、データ電極Ｄｊは電源電圧Ｖｄを印加する。この時、左側の画素Ｃｉｊ−１が書込み動作をする場合はデータ電極Ｄｊ−１は電源電圧Ｖｄが印加されるので、画素Ｃｉｊと画素Ｃｉｊ−１間は電位差がないため静電容量が発生しない。逆に画素Ｃｉｊ−１が書込み動作をしない場合は、データ電極Ｄｊ−１には接地電位が印加されるので、画素Ｃｉｊと画素Ｃｉｊ−１は電位差が生じ静電容量が発生する。このように、隣り合う画素同士が書込み動作をするか否かで、静電容量が異なってくる。勿論、画素Ｃｉｊの右隣の画素Ｃｉｊ＋１との間にも同様の関係が成立する。このように、隣り合う画素同士について、書込み動作をＰＤＰ１０の全画素にわたって演算することで、隣り合うデータ電極間の静電容量を求めることができる。この演算は、映像信号処理回路２あるいはサブフィールド処理回路３などで行うことができるので、その演算結果に基づいてデータ電極間の静電容量を求めることができる。

次に、上下方向（副走査方向）に隣り合うデータ電極間の静電容量について説明する。画素Ｃｉｊが期間ｉの書込み期間において書込み動作をする場合、（画素Ｃｉ−１ｊが）期間ｉ−１の時に書込み動作をしていたら、期間ｉ−１から期間ｉに遷移する時の静電容量は変化しない。一方、（画素Ｃｉ−１ｊが）期間ｉ−１の時に書込み動作をしていなかったら、期間ｉ−１から期間ｉに遷移する時の静電容量は変化する。このように、上下方向の静電容量についても、書込み動作をするか否かで、静電容量が変化する。この変化する数についても上述と同様に映像信号処理回路２あるいはサブフィールド処理回路３などで演算することができるので、上下方向の静電容量の変化を求めることができる。

ところで、予め表示する画像は決められているので、２つの静電容量の変化も予め演算できる。このように、上下左右に隣接する画素における書込み動作の指令値が異なっている場合の個数をすべての画素にわたって積算した結果を用いて、その結果が増大するか減少するかに応じて、基準電圧Ｖｃ４ｓを設定すればよい。すなわち、結果が増大方向であれば、静電容量が増大するので基準電圧Ｖｃ４ｓを高く設定すればよい。逆に、この結果が減少方向であれば、基準電圧Ｖｃ４ｓを低く設定すればよい。このように基準電圧を設定することで、画素の書込み状態に応じて変化する静電容量に対応して共振時間が変わっても、書込みアイドル時間内で電圧変動が最適となるように制御することが可能となる。その結果、データ電極からの回収電力を最大化することができ、電力損失を低減できる。

なお、通常ＰＤＰは、左右のデータ電極間の容量の方が、上下の電極間の容量よりも大きいため、上述した左右の演算結果と上下の演算結果を単純に加算するのではなく、左右の結果の影響を大きくし、上下の結果の影響を小さくするようにして、重み付けをして加算してもよい。また、上下の容量の演算を行わず、左右の容量の演算結果のみを用いてもよい。このように、データ電極側の電力回収を制御することで、回収電力を最大化することができる。

次に、基準電圧Ｖｃ４ｓのその他の好適な設定について説明する。

上述の設定は、書込み期間における理想的な基準電圧Ｖｃ４ｓの設定である。ところで、放電画素数の変化が小さい場合や、元々のパネル容量が小さいために放電画素数の変化が容量としては無視できる場合は、共振時間がほとんど変化しない。その場合には、書込み期間中の基準電圧Ｖｃ４ｓを一定に保持してもよい。放電画素数に応じて、制御回路のオンオフ時比率を変化させてスイッチ動作を行う上述の方法よりも、制御回路そのものが動作することによって消費される電力の方が大きくなってしまうと、逆に電力損失が増大してしまうからである。したがって、書込み期間中に基準電圧Ｖｃ４ｓの値を一定の保持するような設定をしてもよい。このように一定に保持すべき基準電圧Ｖｃ４ｓの値は、放電画素数の変化に伴うパネル容量の変化量や、パネル容量そのものの値に依存するため、定量的には設定できないが、おおむねＶ６の５０％から９０％程度の電圧値に設定すれば消費電力の削減効果が大きい。むろん基準電圧Ｖｃ４ｓの設定値はこれに限るものではない。

本実施形態３のようにデータ電圧発生回路４１Ａを構成することで、データ電極側のパネル容量を適切に回収することができ、しかも回収に伴う余剰電力を抵抗で消費することなく定電圧電源に回生することができるので、電力損失を削減できる。また、回収コンデンサの電圧を制御することができるので、パネル容量からの回収電力を最大化することができるため、電力損失を最小にすることができる。本発明によって、消費電力の少ないプラズマディスプレイパネル駆動回路ならびにプラズマディスプレイ装置を提供することができる。

《実施形態４》
本発明の実施形態４に係るプラズマディスプレイパネル駆動回路は、実施形態３で説明したデータ電圧維持パルス発生回路４１Ａの制御回路を修正するものである。したがって、本発明に含まれるプラズマディスプレイパネル駆動回路ならびにプラズマディスプレイ装置は、データ電圧維持パルス発生回路４１Ａの制御回路以外の部分については実施形態３と同様の構成でよいので、説明を省略する。

図８は、本発明の実施形態４に係る制御回路を有するデータ電圧発生回路４１Ｂの回路図である。データ電圧発生回路４１Ｂは、データ電極駆動インダクタＬ４１、データ電極駆動回収コンデンサＣ４１、データ電極駆動ハイサイド回収スイッチ素子Ｓ４１、データ電極駆動ローサイド回収スイッチ素子Ｓ４２、データ電極駆動ハイサイド回収ダイオードＤ４１、データ電極駆動ローサイド回収ダイオードＤ４２、データ電極駆動ハイサイド維持スイッチ素子Ｓ４３、及び、データ電極駆動ローサイド維持スイッチ素子Ｓ４４を備えており、回路構成及び接続構成は実施形態３に係るデータ電圧維持パルス発生回路４１Ａと同様である。

本発明の実施形態４に係るデータ電圧発生回路４１Ｂの制御回路は、上述の実施形態２に係る維持パルス発生回路５１Ｂの制御回路と同様のものである。即ち、実施形態４に係るデータ電圧発生回路４１Ｂの制御回路は、第二のデータ電極駆動インダクタＬ４２、第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７、第二のデータ電極駆動ハイサイド回収スイッチ素子Ｓ４６を含む。第二のデータ電極駆動インダクタＬ４２の一端はデータ電極駆動回収コンデンサＣ４１と第一のデータ電極駆動ハイサイド回収スイッチ素子Ｓ４１のドレイン端子（コレクタ端子）との接続点に接続され、他端は第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のドレイン端子に接続される。第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のソース端子（エミッタ端子）はＧＮＤ端子に接続される。また、第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のドレイン端子（コレクタ端子）には、第二のデータ電極駆動ハイサイド回収スイッチ素子Ｓ４６のソース端子（エミッタ端子）が接続され、ドレイン端子（コレクタ端子）は、定電圧電源Ｖ６に接続される。

第二のデータ電極駆動ハイサイド回収スイッチ素子Ｓ４６及び第二のデータ電極駆動ローサイド回収スイッチ素子Ｓ４７のオンオフ時比率の設定は、実施形態２で説明したものと同様であるため、説明は省略する。また、データ電極駆動回収コンデンサＣ４１の電圧Ｖｃ４１の電圧目標である基準電圧Ｖｃ４ｓの設定は、実施形態３で説明したものと同様であるため、説明は省略する（図７参照）。

実施形態２にて説明したように、制御回路に第二のデータ電極駆動ハイサイドスイッチ素子Ｓ４６を更に設けることにより、データ電極駆動回収コンデンサＣ４１の電圧は基準電圧により高精度に追従することができるので、さらに消費電力が削減できるという効果が得られる。

《実施形態５》
本発明の実施形態５に係るプラズマディスプレイ装置は、実施形態３又は４に係るデータ電極駆動回路を少なくとも２つ以上有する。そのうちの２つのデータ電極駆動回路において、書込み動作の電圧印加タイミングが異なっている。２つの電圧印加タイミングは、例えば、以下に説明する図９のような状態のものとなる。

この実施形態５に係るプラズマディスプレイ装置は、パネルの大画面化および高精細化に伴って発生する書込み動作が正しく行えないという課題を解決する手段を備える。つまり、大画面化、高精細化するとアドレス放電電流が増大し、走査パルスに大きな電圧降下が発生してしまい、書込み動作が不安定になるという現象が発生する。そこで、書込み動作の不安定化を防ぐために、データ印加電圧のタイミングを変えるという手段を利用する。

図９は、書込み期間における走査電極の電圧ＳＣｎ、並びに、タイミングを変えたデータ電極の電圧Ｄｍ１及びＤｍ２の、夫々の波形を示す図である。負の走査パルスがｔ１の時刻に印加されてから、データ電極回収回路のハイサイド回収スイッチ素子Ｓ４１がオンしてデータ電極電圧が上昇するＤｍ１と、ｔ１から所定の時間経過したｔ２の時刻においてハイサイド回収スイッチ素子Ｓ４１がオンしてデータ電極電圧が上昇するＤｍ２の２つの異なるデータ電極駆動回路を設けてある。このように、データ電極に印加する電圧のタイミングを異ならせることで、アドレス放電が発生する時刻を異ならせ、結果としてアドレス放電電流のピーク値が小さくなり、書込み動作が安定する。

更に、本発明の実施形態５の主旨は、上記のような電圧印加タイミングのずれのみにあるのではなく、図９のように電圧印加タイミングを異ならせた複数のデータ電極駆動回路において、回収コンデンサ電圧を制御する基準電圧の設定にある。基準電圧の設定値は、実施形態３又は４のものとは異なる。電圧印加波形Ｄｍ１のようにデータ電極に電圧を印加するデータ電極駆動回路は、実施形態３又は４に示した基準電圧Ｖｃ４ｓを設定するものと同様でもよいが、電圧印加タイミングの遅いＤｍ２を駆動するデータ電極駆動回路は、実施形態３又は４に示したものと異なる。

電圧印加波形Ｄｍ２を駆動するデータ電極駆動回路の基準電圧Ｖｃ４ｓの設定は、走査パルスが印加されてから、データ電極の電圧を印加するｔ１からｔ２までの期間におけるＤｍ２の電圧値Ｖｍ２Ｌが、壁電荷を減少させない程度の低さの電圧値となるようにすればよい。回収コンデンサの電圧が高いと電圧値Ｖｍ２Ｌの電圧も高くなり、回収コンデンサの電圧が低いと電圧値Ｖｍ２Ｌの電圧も低くなる。したがって、アドレス動作が不安定とならないようなＶｍ２Ｌの値を例えば実験的に求め、その求めたＶｍ２Ｌ以下となるように回収コンデンサの電圧値を決定すればよい。なお、この時の回収コンデンサ電圧は、点灯させる画素数などの条件に応じても変化するので、実施形態３のようにパネル容量に応じてＶｃ４ｓを設定してもよいし、書き込み期間中、一定値としてもよい。

《その他の実施形態について》
なお、実施形態１から４にて説明した各スイッチ素子は、いずれもIGBT、MOSFETあるいは、GaNやSiCを用いたトランジスタ等であってもよい。図５から図８は、ＭＯＳＦＥＴを念頭に置いた回路図であり、実施形態の説明もＭＯＳＦＥＴを念頭に置いた説明であるが、本発明はいずれもＭＯＳＦＥＴに限るものではない。ただし、内部に寄生ダイオードを含まないIGBTなどのトランジスタの場合には、逆並列ダイオードを接続してもよい。

本発明はプラズマディスプレイパネル駆動回路ならびにプラズマディスプレイ装置に関し、上記の通り、消費電力の削減や、画質の向上などの効果を奏するので、産業上有用である。

本発明の実施形態に係るプラズマディスプレイパネルの構成を示す斜視図である。 本発明の実施形態に係るプラズマディスプレイパネルの電極配列を示す図である。 本発明の実施形態に係るプラズマディスプレイパネルの各電極に、１サブフィールド期間中に印加する電圧波形図である。 本発明の実施形態に係るプラズマディスプレイ装置を機能ブロック毎に示したブロック構成図である。 本発明の実施形態１に係るプラズマディスプレイ装置における走査電極駆動回路と維持電極駆動回路の具体的な回路図である。 本発明の実施形態２に係るプラズマディスプレイパネル駆動回路の維持パルス発生回路の具体的な回路図である。 本発明の実施形態３に係るプラズマディスプレイパネル駆動回路のデータ電圧発生回路の具体的な回路図である。 本発明の実施形態４に係るプラズマディスプレイパネル駆動回路のデータ電圧発生回路の具体的な回路図である。 本発明の実施形態５に係るプラズマディスプレイ装置における書き込み期間中において走査電極およびデータ電極に印加する電圧の時間変化を示す図である。

符号の説明

1 Ａ／Ｄコンバータ
2 映像信号処理回路
3 サブフィールド処理回路
4 データ電極駆動回路
5 走査電極駆動回路
6 維持電極駆動回路
10 ＰＤＰ
20 前面板
22 走査電極
23 維持電極
24 誘電体層
25 保護層
30 背面板
32 データ電極
33 誘電体層
34 隔壁
35 蛍光体層
41,41A,41B データ電圧発生回路
51,51A,51B 維持パルス発生回路
52 初期化波形発生回路
53 走査パルス発生回路
C1 第一の回収コンデンサ
C2 第二の回収コンデンサ
C31 走査電圧コンデンサ
D1 第一のハイサイド回収ダイオード
D2 第一のローサイド回収ダイオード
D3 第二のハイサイド回収ダイオード
D4 第二のローサイド回収ダイオード
D6 第三の回収ダイオード
D31 走査電圧逆流防止ダイオード
IC31 ＳＣＡＮドライバ
L1 第一のインダクタ
L2 第二のインダクタ
L3 第三のインダクタ
S1 第一のハイサイド回収スイッチ素子
S2 第一のローサイド回収スイッチ素子
S3 第二のハイサイド回収スイッチ素子
S4 第二のローサイド回収スイッチ素子
S5 第一のハイサイド維持スイッチ素子
S6 第一のローサイド維持スイッチ素子
S7 第二のハイサイド維持スイッチ素子
S8 第二のローサイド維持スイッチ素子
S9 第一の分離スイッチ素子
S10 第二の分離スイッチ素子
S12 第三のハイサイド回収スイッチ素子
S13 第三のローサイド回収スイッチ素子
S21 初期化正パルススイッチ素子
S22 初期化負パルススイッチ素子
S31 ハイサイド走査スイッチ素子
S32 ローサイド走査スイッチ素子
S41 第一のデータ電極駆動ハイサイド回収スイッチ素子
S42 第一のデータ電極駆動ローサイド回収スイッチ素子
S43 データ電極駆動ハイサイド維持スイッチ素子
S44 データ電極駆動ローサイド維持スイッチ素子
S45 トランジスタ
S46 第二のデータ電極駆動ハイサイド回収スイッチ素子
S47 第二のデータ電極駆動ローサイド回収スイッチ素子
C41 データ電極駆動回収コンデンサ
L41 第一のデータ電極駆動インダクタ
L42 第二のデータ電極駆動インダクタ
D41 データ電極駆動ハイサイド回収ダイオード
D42 データ電極駆動ローサイド回収ダイオード
D43 データ電極駆動ダイオード
R41,R42,R43 抵抗
X ＰＤＰ10の維持電極
Y ＰＤＰ10の走査電極
Cp ＰＤＰ10のパネル容量

Claims (14)

1. 負荷容量を有する表示パネルに所定の電圧を印加する前後で、前記表示パネルの負荷容量に対する電力の供給と回収を行うため、前記表示パネルに誘導素子とスイッチとコンデンサを接続して一時的にＬＣ共振回路を形成するプラズマディスプレイパネル駆動回路において、
   前記コンデンサの電圧を可変する制御回路を有し、
   前記制御回路が、
   基準電圧に合わせるように前記コンデンサの電圧を制御し、
   前記コンデンサの電圧を下げるときには、前記表示パネルに電力を供給する電力供給源に前記コンデンサに蓄積した電荷を回収することを特徴とするプラズマディスプレイパネル駆動回路。
2. 前記制御回路が、
   前記コンデンサに一端が接続された誘導素子と、
   前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子が維持電圧の負側電源に接続されたトランジスタと、
   前記トランジスタのコレクタ端子にアノード側が接続され、カソード側が維持電圧の正側電源に接続されたダイオード
   とから構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路。
3. 前記制御回路が、
   前記コンデンサに一端が接続された誘導素子と、
   前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子が維持電圧の負側電源に接続された第一のトランジスタと、
   前記第一のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第一のダイオードと、
   前記第一のトランジスタのコレクタ端子にエミッタ端子が接続され、コレクタ端子が前記維持電圧の正側電源に接続された第二のトランジスタと、
   前記第二のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第二のダイオード
   から構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路。
4. １フィールドの期間が複数に分割されてなるサブフィールド期間の、サブフィールド毎に前記基準電圧を可変することを特徴とする請求項１乃至３のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路。
5. 点灯率に応じて前記基準電圧を可変することを特徴とする請求項１乃至３のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路。
6. 階調の小さい前記サブフィールドほど、前記基準電圧を小さくすることを特徴とする請求項４に記載のプラズマディスプレイパネル駆動回路。
7. 前記サブフィールド期間において少なくとも書込み動作と維持動作を行うように制御信号を発生するサブフィールド処理回路を有し、
   前記サブフィールド処理回路が、前記基準電圧に応じて維持パルス数を可変することを特徴とする請求項４に記載のプラズマディスプレイパネル駆動回路。
8. 前記制御回路が、維持電極あるいは走査電極の少なくとも一方に接続されて成る前記ＬＣ共振回路に接続されてなることを特徴とする請求項１乃至７のうちのいずれか一に記載のプラズマディスプレイパネル駆動回路。
9. 前記制御回路が、
   前記コンデンサに一端が接続された誘導素子と、
   前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子がデータ電圧の負側電源に接続されたトランジスタと、
   前記トランジスタのコレクタ端子にアノード側が接続され、カソード側がデータ電圧の正側電源に接続されたダイオードとから構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路。
10. 前記制御回路が、
    前記コンデンサに一端が接続された誘導素子と、
    前記誘導素子の他端にコレクタ端子が接続され、エミッタ端子がデータ電圧の負側電源に接続された第一のトランジスタと、
    前記第一のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第一のダイオードと、
    前記第一のトランジスタのコレクタ端子にエミッタ端子が接続され、コレクタ端子が前記データ電圧の正側電源に接続された第二のトランジスタと、
    前記第二のトランジスタのコレクタ端子にカソード側が接続され、エミッタ端子にアノード側が接続された第二のダイオード
    から構成されることを特徴とする請求項１に記載のプラズマディスプレイパネル駆動回路。
11. アドレス放電する画素の隣接間の論理レベルの変化に応じて前記基準電圧を可変することを特徴とする請求項９または１０に記載のプラズマディスプレイパネル駆動回路。
12. １サブフィールド内の書込み期間中は前記基準電圧を保持することを特徴とする請求項９または１０に記載のプラズマディスプレイパネル駆動回路。
13. データ電極に接続されている前記ＬＣ共振回路を少なくとも２つ以上有し、
    第一の前記ＬＣ共振回路に接続される第一の制御回路と、
    第二の前記ＬＣ共振回路に接続される第二の制御回路とを有し、
    前記第一のＬＣ共振回路が行う電力の供給及び回収動作は前記第二のＬＣ共振回路が行う電力の供給ならびに回収動作よりも早められていることを特徴とする請求項９乃至１２のいずれか一に記載のプラズマディスレイパネル駆動回路。
14. 前記第一のＬＣ共振回路のコンデンサ電圧と前記第二のＬＣ共振回路のコンデンサ電圧とが異なるように前記第一の制御回路への基準電圧と前記第二の制御回路への基準電圧とを異ならせることを特徴とする請求項１３記載のプラズマディスプレイパネル駆動回路。

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