JP2007025628A - プラズマディスプレイ装置及びその駆動方法 - Google Patents
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Abstract
【課題】バイアス電圧を供給する構成を改善して製造費用を低減できるプラズマディスプレイ装置及びその駆動方法を提供する。
【解決手段】エネルギー回収部30と、エネルギー回収部30から回収される電圧を、アドレス区間の間、サステイン電極にバイアス電圧として印加するサステイン駆動部とを含んで構成されるプラズマディスプレイ装置。このプラズマディスプレイ装置では、アドレス区間の間、ソースキャパシタに回収された電圧をバイアス電圧としてサステイン電極に印加する。パネルのサステイン電圧に応じて可変されなければならないバイアス電圧を別の外部電圧源無しで印加できるので、プラズマディスプレイ装置の製造費用を低減できる。
【選択図】図4a
【解決手段】エネルギー回収部30と、エネルギー回収部30から回収される電圧を、アドレス区間の間、サステイン電極にバイアス電圧として印加するサステイン駆動部とを含んで構成されるプラズマディスプレイ装置。このプラズマディスプレイ装置では、アドレス区間の間、ソースキャパシタに回収された電圧をバイアス電圧としてサステイン電極に印加する。パネルのサステイン電圧に応じて可変されなければならないバイアス電圧を別の外部電圧源無しで印加できるので、プラズマディスプレイ装置の製造費用を低減できる。
【選択図】図4a
Description
本発明は、プラズマディスプレイ装置及びその駆動方法に関し、特に、パネルキャパシタから電圧を回収し、これを再供給するエネルギー回収部に備えられたスイッチのオン・オフを制御して、アドレス区間の間、バイアス電圧を印加するプラズマディスプレイ装置及びその駆動方法に関する。
一般に、プラズマディスプレイパネルは、He+Xe、Ne+Xe、またはHe+Ne+Xeのようなガス放電時発生する真空紫外線により蛍光体を発光させることによって画像を表示する装置である。
図1は、通常のプラズマディスプレイパネルの構造が示された斜視図である。
まず、パネルを構成する前面基板Aには、スキャン電極1及びサステイン電極2、該スキャン電極1及びサステイン電極2を覆う誘電体層3、そして、該誘電体層3を覆う保護層4が形成される。
前記スキャン電極1及びサステイン電極2は、パネル前面に可視光が透過されるように、透明電極物質ITOからなる透明電極1a、2aと、該透明電極1a、2aの面抵抗を補償するための金属バス電極1b、2bとから構成される。
また、前記背面基板Bには、前記スキャン電極1及びサステイン電極2と交差されるように、アドレス電極6が形成され、該アドレス電極6を覆う誘電体層8が形成される。
該誘電体層8には、放電空間を画定する隔壁7及び該隔壁の側面及び前記誘電体層8上には、紫外線により励起発光される蛍光体9が形成されて、赤色、緑色、または青色のうち、いずれか一つの可視光線を放出する。
このように構成されるプラズマディスプレイパネルは、一つのフレームを発光回数の異なる複数個のサブフィールドに分けて駆動される。例えば、256階調で画像を表示する場合、1/60秒に該当するフレームが8個のサブフィールドに分けられ、各サブフィールドは、放電セルを初期化するリセット区間R、放電セルを選択するためのアドレス区間A、放電回数に応じて階調を具現するサステイン区間Sに分けられる。
まず、パネルを構成する前面基板Aには、スキャン電極1及びサステイン電極2、該スキャン電極1及びサステイン電極2を覆う誘電体層3、そして、該誘電体層3を覆う保護層4が形成される。
前記スキャン電極1及びサステイン電極2は、パネル前面に可視光が透過されるように、透明電極物質ITOからなる透明電極1a、2aと、該透明電極1a、2aの面抵抗を補償するための金属バス電極1b、2bとから構成される。
また、前記背面基板Bには、前記スキャン電極1及びサステイン電極2と交差されるように、アドレス電極6が形成され、該アドレス電極6を覆う誘電体層8が形成される。
該誘電体層8には、放電空間を画定する隔壁7及び該隔壁の側面及び前記誘電体層8上には、紫外線により励起発光される蛍光体9が形成されて、赤色、緑色、または青色のうち、いずれか一つの可視光線を放出する。
このように構成されるプラズマディスプレイパネルは、一つのフレームを発光回数の異なる複数個のサブフィールドに分けて駆動される。例えば、256階調で画像を表示する場合、1/60秒に該当するフレームが8個のサブフィールドに分けられ、各サブフィールドは、放電セルを初期化するリセット区間R、放電セルを選択するためのアドレス区間A、放電回数に応じて階調を具現するサステイン区間Sに分けられる。
図2は、通常のプラズマディスプレイパネルに供給される駆動波形が示された図である。上記のように、図2に示されたサブフィールドは、リセット区間R、アドレス区間A、サステイン区間Sからなる。
前記リセット区間Rの間、スキャン電極Yにランプ状に立ち上がるセットアップ信号R_upが印加されて、放電セル内に壁電荷が蓄積され、負極性の特定電圧レベルまでランプ状に立ち下がるセットダウン信号R_dnが印加されて、前記放電セルの内部に過度に形成された壁電荷の一部が消去される。
前記アドレス区間Aの間、スキャンバイアス電圧を維持し、負極性の電圧レベルに立ち下がるスキャンパルスscpが印加され、この時、前記スキャンパルスscpに同期してアドレス電極Xに正極性の電圧レベルに立ち上がるデータパルスdpが印加される。このように、スキャン電極Yに印加されたスキャンパルスscpとアドレス電極Xに印加されたデータパルスdpとの電圧差によりアドレス放電が生じる。
前記サステイン区間Sの間、前記スキャン電極Yとサステイン電極Zとにサステイン電圧Vsレベルを有するサステインパルスが交互に印加されて、サステイン放電が生じる。
図2に示すように、前記スキャン電極Yにセットダウン信号R_dnが印加される区間及びアドレス区間Aの間、サステイン電極Zには、サステイン電圧Vsより小さな正極性のバイアス電圧Vzbが印加されて、前記スキャン電極Yとの電圧差を減らして誤放電が発生しないようにする。
このような電圧レベルを有する正極性のバイアス電圧Vzbを印加するためには、図3に示すようなサステイン駆動回路が備えられる。
前記リセット区間Rの間、スキャン電極Yにランプ状に立ち上がるセットアップ信号R_upが印加されて、放電セル内に壁電荷が蓄積され、負極性の特定電圧レベルまでランプ状に立ち下がるセットダウン信号R_dnが印加されて、前記放電セルの内部に過度に形成された壁電荷の一部が消去される。
前記アドレス区間Aの間、スキャンバイアス電圧を維持し、負極性の電圧レベルに立ち下がるスキャンパルスscpが印加され、この時、前記スキャンパルスscpに同期してアドレス電極Xに正極性の電圧レベルに立ち上がるデータパルスdpが印加される。このように、スキャン電極Yに印加されたスキャンパルスscpとアドレス電極Xに印加されたデータパルスdpとの電圧差によりアドレス放電が生じる。
前記サステイン区間Sの間、前記スキャン電極Yとサステイン電極Zとにサステイン電圧Vsレベルを有するサステインパルスが交互に印加されて、サステイン放電が生じる。
図2に示すように、前記スキャン電極Yにセットダウン信号R_dnが印加される区間及びアドレス区間Aの間、サステイン電極Zには、サステイン電圧Vsより小さな正極性のバイアス電圧Vzbが印加されて、前記スキャン電極Yとの電圧差を減らして誤放電が発生しないようにする。
このような電圧レベルを有する正極性のバイアス電圧Vzbを印加するためには、図3に示すようなサステイン駆動回路が備えられる。
従来、サステイン駆動回路は、前記バイアス電圧Vzbを供給する外部電圧源Vzbと、該外部電圧源Vzbと接続され、タイミングコントローラの制御により導通されて、前記バイアス電圧をサステイン電極に印加するスイッチング素子Fzbとが備えられる。
また、前記サステイン駆動回路は、パネルキャパシタCpに格納されたエネルギーを回収して、サステイン区間Sの間、供給するエネルギー回収部10と、サステイン区間Sの間、サステインパルスを供給するサステイン信号印加部20とを含んで構成される。
この時、前記スイッチング素子Fzbは、前記スキャン電極Yにセットダウン信号R_dnが印加され始めると、導通されてバイアス電圧Vzbを印加し、アドレス区間Aが終了されると、遮蔽されて前記バイアス電圧印加を終了させる。
したがって、従来、サステイン駆動回路は、セットダウン信号R_dnが印加される区間及びアドレス区間Aの間、バイアス電圧Vzbを印加するために、別の外部電圧源Vzb及び前記バイアス電圧を印加するスイッチング素子Fzbが備えられなければならないため、回路が複雑になり、費用が上昇する問題がある。
また、前記サステイン駆動回路は、パネルキャパシタCpに格納されたエネルギーを回収して、サステイン区間Sの間、供給するエネルギー回収部10と、サステイン区間Sの間、サステインパルスを供給するサステイン信号印加部20とを含んで構成される。
この時、前記スイッチング素子Fzbは、前記スキャン電極Yにセットダウン信号R_dnが印加され始めると、導通されてバイアス電圧Vzbを印加し、アドレス区間Aが終了されると、遮蔽されて前記バイアス電圧印加を終了させる。
したがって、従来、サステイン駆動回路は、セットダウン信号R_dnが印加される区間及びアドレス区間Aの間、バイアス電圧Vzbを印加するために、別の外部電圧源Vzb及び前記バイアス電圧を印加するスイッチング素子Fzbが備えられなければならないため、回路が複雑になり、費用が上昇する問題がある。
本発明は、上記した従来の技術の問題点を解決するために案出されたものであって、その目的は、バイアス電圧を供給する構成を改良して製造費用を低減できるプラズマディスプレイ装置及びその駆動方法を提供することにある。
そこで、上記の目的を達成するために、本発明のプラズマディスプレイ装置は、少なくとも一つの電極を含んで構成されるパネルと、サステイン区間の間にパネルから回収された電圧を、次のサブフィールドのアドレス区間の間において、バイアス電圧として印加するサステイン駆動部とを含んで構成される。
この時、前記バイアス電圧は、サステイン電圧レベルの半分くらいの大きさと実質的に同じである。
この時、前記バイアス電圧は、サステイン電圧レベルの半分くらいの大きさと実質的に同じである。
前記サステイン駆動部は、サステイン区間の間、信号を印加するサステイン信号印加部と、前記サステイン区間の間にパネルから電圧を回収し、回収された電圧をアドレス区間において、バイアス電圧として印加するエネルギー回収部とを含んで構成される。
また、前記エネルギー回収部は、サステイン区間の間にパネルキャパシタとLC共振を形成するインダクターと、サステイン区間の間に回収された電圧をパネルキャパシタに供給する第1のスイッチと、前記パネルキャパシタから電圧を回収する第2のスイッチと、そして、LC共振により回収された電圧が格納されるソースキャパシタとを含んで構成される。
前記インダクタをバイパスするように、前記第1スイッチと前記パネルキャパシタとを電気的に接続する第2経路を更に備えることが可能である。また、前記第2経路上に介装された経路形成用素子を更に備え、前記経路形成用素子により前記インダクタを含む経路と前記第2経路とを切り換えることが可能である。
前記インダクタをバイパスするように、前記第1スイッチと前記パネルキャパシタとを電気的に接続する第2経路を更に備えることが可能である。また、前記第2経路上に介装された経路形成用素子を更に備え、前記経路形成用素子により前記インダクタを含む経路と前記第2経路とを切り換えることが可能である。
前記エネルギー回収部は、アドレス区間において前記第1のスイッチを導通して、サステイン区間の間に回収された電圧を次のサブフィールドのセットダウン区間及びアドレス区間において、バイアス電圧として供給する。
なお、前記エネルギー回収部は、アドレス区間において前記第1のスイッチ及び第2のスイッチを導通して、サステイン区間の間に回収された電圧を次のサブフィールドのセットダウン区間及びアドレス区間において、バイアス電圧として供給する。
なお、前記エネルギー回収部は、アドレス区間において前記第1のスイッチ及び第2のスイッチを導通して、サステイン区間の間に回収された電圧を次のサブフィールドのセットダウン区間及びアドレス区間において、バイアス電圧として供給する。
この時、前記サステイン区間において、前記エネルギー回収部に電圧が回収される経路を第1の経路とし、該第1の経路を介して回収された電圧がアドレス区間において、バイアス電圧に供給される経路を第2の経路とする。
さらに、第2の経路上には、セットダウン及びアドレス区間において、前記バイアス電圧が印加されるように導通され、これ以外の区間の間、遮断される経路形成用素子が接続される。前記経路形成用素子には、FET、IGBTなどのスイッチ素子が用いられる。
さらに、第2の経路上には、セットダウン及びアドレス区間において、前記バイアス電圧が印加されるように導通され、これ以外の区間の間、遮断される経路形成用素子が接続される。前記経路形成用素子には、FET、IGBTなどのスイッチ素子が用いられる。
このように構成される本発明のプラズマディスプレイパネルは、サステイン駆動回路にバイアス電圧のための別の外部電圧源無しでも、サステイン区間においてパネルから電圧を回収する第1のステップと、前記サステイン区間以後のアドレス区間において前記回収された電圧をサステイン電極のバイアス電圧に印加する第2のステップと、を含んで駆動される。
本発明によれば、ソースキャパシタに回収された電圧を、アドレス区間においてバイアス電圧として印加し、パネルのサステイン電圧に応じて可変されなければならないバイアス電圧を、別の外部電圧源無しで印加できるという効果がある。
以下、添付された図面を参照して、本発明に係わるサステイン駆動回路及び前記駆動回路によって駆動されるプラズマディスプレイパネルの実施形態を説明する。
但し、本発明に係わるプラズマディスプレイパネルは、その実施形態が複数個存在する可能性があるので、本明細書に記載された実施形態に限定されない。
但し、本発明に係わるプラズマディスプレイパネルは、その実施形態が複数個存在する可能性があるので、本明細書に記載された実施形態に限定されない。
以下、図4a及び図4bを参照して本発明のプラズマディスプレイ装置のサステイン駆動回路の第1実施形態及び第2実施形態を説明する。本発明のサステイン駆動回路は、従来に比べてバイアス電圧Vzbを印加するための外部電圧源が省略されるので、簡単な回路構成を有する。
エネルギー回収部30は、パネルキャパシタCpから回収されたエネルギーを格納するためのソースキャパシタCsと、共振電流を形成するインダクターLと、前記ソースキャパシタCsとインダクターLとの間に互いに並列に接続される第1のスイッチQ1及び第2のスイッチQ2とを含んで構成される。また、エネルギー回収回路30は、第1スイッチQ1に直列に接続されるダイオードD1、第2スイッチQ2に直列に接続されるダイオードD2を含む。ダイオードD1は、第1スイッチQ1を通じてパネルキャパシタCpにエネルギーを供給する際に、インダクタLから第1スイッチQ1に向かって電流が逆流することを防止する。ダイオードD2は、第2スイッチQ2を通じてパネルキャパシタCpからエネルギーを回収する際に、インダクタLから第2スイッチQ2に向かって電流が逆流することを防止する。
サステイン区間Sの間、前記第2のスイッチQ2が導通されると、前記パネルキャパシタCpに格納されたエネルギーが前記ソースキャパシタCsに回収され、前記第1のスイッチQ1が導通されると、前記ソースキャパシタCsに回収されたエネルギーが前記パネルキャパシタに供給される。
すなわち、前記第1のスイッチQ1が導通されると、前記ソースキャパシタCsから前記第1のスイッチQ1、インダクターL及びパネルキャパシタCpに繋がる第1の電流経路I1が形成され、前記インダクターLと前記パネルキャパシタCpは、直列共振回路を形成するので、前記パネルキャパシタCpの電圧は、前記ソースキャパシタCsに充電された電圧の約2倍になる電圧レベル分立ち上がる。
前記第2のスイッチQ2が導通されると、前記パネルキャパシタCpから前記インダクターL、第2のスイッチQ2及びソースキャパシタCsに繋がる電流経路が形成されて、前記パネルキャパシタCpに蓄積されたエネルギーが前記ソースキャパシタCsに回収される。したがって、前記ソースキャパシタCsには、サステイン電圧Vsの半分に該当する電圧(Vs/2)が充電される。
すなわち、前記第1のスイッチQ1が導通されると、前記ソースキャパシタCsから前記第1のスイッチQ1、インダクターL及びパネルキャパシタCpに繋がる第1の電流経路I1が形成され、前記インダクターLと前記パネルキャパシタCpは、直列共振回路を形成するので、前記パネルキャパシタCpの電圧は、前記ソースキャパシタCsに充電された電圧の約2倍になる電圧レベル分立ち上がる。
前記第2のスイッチQ2が導通されると、前記パネルキャパシタCpから前記インダクターL、第2のスイッチQ2及びソースキャパシタCsに繋がる電流経路が形成されて、前記パネルキャパシタCpに蓄積されたエネルギーが前記ソースキャパシタCsに回収される。したがって、前記ソースキャパシタCsには、サステイン電圧Vsの半分に該当する電圧(Vs/2)が充電される。
また、前記インダクターLとパネルキャパシタCpとの間には、サステイン区間Sの間、サステインの最高電圧レベルVsまで立ち上がった後、基底電圧レベルGNDまで立ち下がるサステインパルスを供給するサステイン信号印加部40が接続される。
前記サステイン信号印加部40は、前記パネルキャパシタCpと前記インダクターLとの間に並列に接続される第3のスイッチQ3及び第4のスイッチQ4を含んで構成される。
サステイン区間Sの間、前記エネルギー回収部30によりパネルキャパシタCpに電圧が供給された後、前記第3のスイッチQ3が導通されて、サステイン電圧Vsが供給される。すなわち、前記エネルギー回収部30の共振によるリップル電圧がサステイン電圧レベルVsに維持される。
前記サステイン信号印加部40は、前記パネルキャパシタCpと前記インダクターLとの間に並列に接続される第3のスイッチQ3及び第4のスイッチQ4を含んで構成される。
サステイン区間Sの間、前記エネルギー回収部30によりパネルキャパシタCpに電圧が供給された後、前記第3のスイッチQ3が導通されて、サステイン電圧Vsが供給される。すなわち、前記エネルギー回収部30の共振によるリップル電圧がサステイン電圧レベルVsに維持される。
また、第2のスイッチQ2が導通されると、パネルキャパシタCpからインダクターL、第2のスイッチQ2及びソースキャパシタCsに繋がる電流経路が形成されて、パネルキャパシタCpに蓄積されたエネルギーがソースキャパシタCsに回収される。これにより、パネルキャパシタCpの電圧は基底電圧レベルGNDに下降する。パネルキャパシタCpの電圧が基底電圧レベルGND又は基底電圧レベルGNDの近傍まで低下した段階で、前記第4のスイッチQ4が導通されて、前記パネルキャパシタCpの電圧が基底電圧レベルGNDまで立ち下がる。
このように構成される本発明のエネルギー回収部30に備えられた第1のスイッチQ1は、図5aに示すように、セットダウン信号R_dnが印加される区間及びアドレス区間Aの間、タイミングコントローラにより導通されて、サステイン区間Sの間、ソースキャパシタCsに格納された電圧をサステイン電極Zのバイアス電圧Vzbとして供給する。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
さらに、前記エネルギー回収部30に備えられた第1のスイッチQ1及び第2のスイッチQ2は、同時に導通して、サステイン電極Zのバイアス電圧を供給することが好ましい。すなわち、前記第1のスイッチQ1及び第2のスイッチQ2が共に導通されると、第1スイッチQ1によりソースキャパシタCsに格納された電圧がバイアス電圧Vzbとして供給されると共に、前記第1の電流経路I1上に瞬間にピークノイズ(peak noise)が生じる場合にも、第2のスイッチQ2を介して前記ノイズ成分が前記ソースキャパシタCsに回収されて、前記サステイン電極Zにさらに安定したバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、セットダウン信号が印加される区間及びアドレス区間の間、サステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
また、本発明のエネルギー回収部30に備えられた第1のスイッチQ1は、図5bに示すように、アドレス区間Aにのみ導通されて、ソースキャパシタCsに格納された電圧がサステイン電極Zのバイアス電圧Vzbとして供給される。
そして、前記第1のスイッチQ1及び第2のスイッチQ2が同時に導通されると、第1のスイッチQ1によりソースキャパシタCsに格納された電圧がバイアス電圧Vzbとして供給されると共に、第2のスイッチQ2により前記第1の電流経路I1上に瞬間にピークノイズが生じる場合にも、ノイズ成分が前記ソースキャパシタCsに回収されて、前記サステイン電極Zにさらに安定したバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、アドレス区間Aの間にのみサステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
そして、前記第1のスイッチQ1及び第2のスイッチQ2が同時に導通されると、第1のスイッチQ1によりソースキャパシタCsに格納された電圧がバイアス電圧Vzbとして供給されると共に、第2のスイッチQ2により前記第1の電流経路I1上に瞬間にピークノイズが生じる場合にも、ノイズ成分が前記ソースキャパシタCsに回収されて、前記サステイン電極Zにさらに安定したバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、ソースキャパシタCsから回収された電圧は、サステイン電圧の半分(Vs/2)くらいであるから、アドレス区間Aの間にのみサステイン電圧の半分(Vs/2)くらいのバイアス電圧Vzbが印加される。
このように、図4aに示された第1の実施形態に係わるサステイン駆動部は、別の外部電圧源及び前記電圧源からサステイン電極に電圧印加のためのスイッチング素子が備えられなくても、バイアス電圧Vzbを印加でき、サステイン駆動部の回路構成に要する費用を減らすことができる。
図4bに示された第2の実施形態に係わるサステイン駆動部の回路は、バイアス電圧Vzbの印加のために、スイッチング素子がさらに接続される。したがって、第2の実施形態に係わるエネルギー回収部31及びサステイン信号印加部41の回路は、図4aに示された第1の実施形態のエネルギー回収部30及びサステイン信号印加部40とそれぞれ同じであるので、これに関する説明は省略する。
但し、第2の実施形態の回路では、サステイン区間Sの間、エネルギー回収部31によりパネルキャパシタCpから電圧が回収される第1の電流経路と相違した第2の電流経路I2を介して前記パネルキャパシタCpにバイアス電圧を供給する点が特徴である。具体的には、第2の電流経路I2は、インダクタLをバイパスする経路であり、インダクタLに並列に接続された経路形成用素子ER_passによって形成される。インダクタLを通る経路(第1の電流経路I1等)と、第2の電流経路I2との切換は、経路形成用素子ER_passのオン・オフによって行われる。経路形成用素子ER_passは、インダクタL、ダイオードD1及びダイオードD2に接続されるノードN1と、パネルキャパシタCpの一端が接続されるノードN2とに接続される。
但し、第2の実施形態の回路では、サステイン区間Sの間、エネルギー回収部31によりパネルキャパシタCpから電圧が回収される第1の電流経路と相違した第2の電流経路I2を介して前記パネルキャパシタCpにバイアス電圧を供給する点が特徴である。具体的には、第2の電流経路I2は、インダクタLをバイパスする経路であり、インダクタLに並列に接続された経路形成用素子ER_passによって形成される。インダクタLを通る経路(第1の電流経路I1等)と、第2の電流経路I2との切換は、経路形成用素子ER_passのオン・オフによって行われる。経路形成用素子ER_passは、インダクタL、ダイオードD1及びダイオードD2に接続されるノードN1と、パネルキャパシタCpの一端が接続されるノードN2とに接続される。
仮りに、第1の実施形態のように、前記サステイン駆動部にバイアス電圧Vzbが供給される第2の電流経路I2が別に形成されなければ、前記ソースキャパシタCsに格納された電圧は、第1の電流経路I1を介して、前記インダクターLを通過しサステイン電極Zに印加される。
この時、電流が前記インダクターLを介して流れるため、インダクターLにより逆起電力が発生して、バイアス電圧Vzbにリップルが生じるので、第2の実施形態のように、第2の電流経路I2が形成されるように結線し、前記第2の電流経路I2上に経路形成用素子ER_passを接続して、前記バイアス電圧にリップルが生じることを防ぐことができる。
したがって、前記経路形成用素子ER_passが導通されると、前記ソースキャパシタCsから前記第1のスイッチQ1及び前記経路形成用素子ER_passを経る第2の電流経路I2が形成されて、前記インダクターLを通過せず、ソースキャパシタCsに蓄積された電圧がパネルキャパシタCpに印加されるので、第1の実施形態に比べてより安定したバイアス電圧Vzbが印加される。
この時、電流が前記インダクターLを介して流れるため、インダクターLにより逆起電力が発生して、バイアス電圧Vzbにリップルが生じるので、第2の実施形態のように、第2の電流経路I2が形成されるように結線し、前記第2の電流経路I2上に経路形成用素子ER_passを接続して、前記バイアス電圧にリップルが生じることを防ぐことができる。
したがって、前記経路形成用素子ER_passが導通されると、前記ソースキャパシタCsから前記第1のスイッチQ1及び前記経路形成用素子ER_passを経る第2の電流経路I2が形成されて、前記インダクターLを通過せず、ソースキャパシタCsに蓄積された電圧がパネルキャパシタCpに印加されるので、第1の実施形態に比べてより安定したバイアス電圧Vzbが印加される。
この時、前記経路形成用素子ER_passは、前記エネルギー回収部31に使用されるスイッチのように、FET、IGBTなどのスイッチング素子を使用して構成されることができる。
仮りに、前記経路形成用素子ER_passをFETで具現した場合、前記FETスイッチのドレイン端dは、前記エネルギー回収部31に備えられる第1及び第2のスイッチQ1、Q2と前記インダクターLとの間に接続され、ソース端sは、前記パネルキャパシタCpと接続される。
仮りに、前記経路形成用素子ER_passをFETで具現した場合、前記FETスイッチのドレイン端dは、前記エネルギー回収部31に備えられる第1及び第2のスイッチQ1、Q2と前記インダクターLとの間に接続され、ソース端sは、前記パネルキャパシタCpと接続される。
このように構成される第1のスイッチQ1及び経路形成用素子ER_passは、図5aに示すように、セットダウン区間R_dn及びアドレス区間Aの間導通されて、ソースキャパシタCsに格納された電圧がバイアス電圧Vzbとして供給される。
また、前記第1のスイッチQ1及び経路形成用素子ER_passは、図5bに示すように、アドレス区間Aにのみ導通されて、ソースキャパシタCsに格納された電圧がバイアス電圧Vzbに供給される。
また、前記第1のスイッチQ1及び経路形成用素子ER_passは、図5bに示すように、アドレス区間Aにのみ導通されて、ソースキャパシタCsに格納された電圧がバイアス電圧Vzbに供給される。
更に、前記第1のスイッチQ1及び第2のスイッチQ2が同時に導通されると、第1のスイッチQ1によりソースキャパシタCsに格納された電圧がバイアス電圧に供給されると共に、瞬間にピークノイズが生じる場合にも、ノイズ成分が前記第2のスイッチQ2により前記ソースキャパシタCsに回収されて、前記サステイン電極にさらに安定したバイアス電圧Vzbが印加される。
この時、前記サステイン区間Sの間、パネルキャパシタCpからソースキャパシタCsに回収された電圧は、サステイン電圧の半分(Vs/2) くらいであるから、サステイン電極に印加されるバイアス電圧は、サステイン電圧の半分(Vs/2)くらいである。
この時、前記サステイン区間Sの間、パネルキャパシタCpからソースキャパシタCsに回収された電圧は、サステイン電圧の半分(Vs/2) くらいであるから、サステイン電極に印加されるバイアス電圧は、サステイン電圧の半分(Vs/2)くらいである。
このように、図4bに示された第2の実施形態によるサステイン駆動部は、別の外部電圧源が備えられなくてもバイアス電圧Vzbを印加でき、経路形成用素子ER_passを利用してより安定したバイアス電圧を印加できるようになる。
本明細書では、ウェーバー回路に起因したエネルギー回収部30、31を使用して記載されたが、これは、他の回路構成を有するエネルギー回収部でも代替され得ることを明示する。即ち、サステイン区間Sの間、パネルキャパシタCpからエネルギー回収回路30、31に回収された電圧がサステイン電圧Vs以下であるエネルギー回収回路30、31であれば、ウェーバ回路以外のエネルギー回収回路を用いてバイアス電圧を供給することが可能である。
同様に、本発明は、サステイン電極Zにバイアス電圧Vzb及びサステインパルスを供給するサステイン駆動部を特徴とするので、スキャン電極Yの回路構成またはスキャン電極Yに印加される駆動信号の波形は、提示された図面により限定されないことを明示する。
同様に、本発明は、サステイン電極Zにバイアス電圧Vzb及びサステインパルスを供給するサステイン駆動部を特徴とするので、スキャン電極Yの回路構成またはスキャン電極Yに印加される駆動信号の波形は、提示された図面により限定されないことを明示する。
図5aでは、従来の発明で説明したリセット信号と波形が同一であるが、図5bでは、2段にランプが立ち上がるセットアップ信号R_upと4段に立ち下がるセットダウン信号R_dnとからなる波形を例示した。
前記セットアップ信号R_upは、第1の傾き及び第2の傾きでランプが立ち上がる波形であり、前記セットダウン信号R_dnは、3段階で基底電圧源GNDレベルまで立ち下がった後、再び負極性電圧レベルまで立ち下がる。
このようなリセット信号がスキャン電極Yに印加されるに従ってリセット放電が発生し、前記スキャン電極Y及びサステイン電極Zに形成された壁電荷が消去されて、アドレス放電がなされるのに適当な量の壁電荷が放電セルの内部に存在するようになる。
前記セットアップ信号R_upは、第1の傾き及び第2の傾きでランプが立ち上がる波形であり、前記セットダウン信号R_dnは、3段階で基底電圧源GNDレベルまで立ち下がった後、再び負極性電圧レベルまで立ち下がる。
このようなリセット信号がスキャン電極Yに印加されるに従ってリセット放電が発生し、前記スキャン電極Y及びサステイン電極Zに形成された壁電荷が消去されて、アドレス放電がなされるのに適当な量の壁電荷が放電セルの内部に存在するようになる。
また、図5bでは、前記リセット信号を印加する前に、予めリセット信号が印加されることを例示したが、これをプレリセット信号R_preという。前記プレリセット信号R_preは、基底電圧から負極性電圧までランプに立ち下がる波形であり、前記負極性電圧レベルは、セットダウン信号R_dnの最低電圧レベルと同一に設定されることもでき、異なって設定されることもできる。
前記プレリセット信号R_preが印加されるプレリセット区間の間、前記スキャン電極Yには、プレリセット信号R_preが供給され、前記サステイン電極Zには、正極性のバイアス電圧Vzb’が印加され、アドレス電極Xには、グラウンドレベルの電圧が印加される。プリリセット期間のバイアス電圧Vzb’(=Vs)は、例えば、図5bに示すように、図4a,bのエネルギー回収回路30の第1スイッチQ1をオンさせ第1の経路I1を通じて、ソースキャパシタCsからパネルキャパシタCpにエネルギーを供給する。第1スイッチQ1をオンすると、パネルキャパシタCpとインダクタL1との直列共振により、サステイン電極の電圧はVsまで上昇する。サステイン電極の電圧がVsまで上昇した時点で、サステイン信号印加部41の第3スイッチQ3をオンして、サステイン電極をVsに維持する。
前記プレリセット信号R_preが印加されると、前記スキャン電極Yとサステイン電極Zとの間で弱い放電が生じ、これにより、前記スキャン電極Y及びアドレス電極Xには、正極性の壁電荷が形成され、サステイン電極Zには、負極性の壁電荷が形成される。
前記プレリセット信号R_preが印加されるプレリセット区間の間、前記スキャン電極Yには、プレリセット信号R_preが供給され、前記サステイン電極Zには、正極性のバイアス電圧Vzb’が印加され、アドレス電極Xには、グラウンドレベルの電圧が印加される。プリリセット期間のバイアス電圧Vzb’(=Vs)は、例えば、図5bに示すように、図4a,bのエネルギー回収回路30の第1スイッチQ1をオンさせ第1の経路I1を通じて、ソースキャパシタCsからパネルキャパシタCpにエネルギーを供給する。第1スイッチQ1をオンすると、パネルキャパシタCpとインダクタL1との直列共振により、サステイン電極の電圧はVsまで上昇する。サステイン電極の電圧がVsまで上昇した時点で、サステイン信号印加部41の第3スイッチQ3をオンして、サステイン電極をVsに維持する。
前記プレリセット信号R_preが印加されると、前記スキャン電極Yとサステイン電極Zとの間で弱い放電が生じ、これにより、前記スキャン電極Y及びアドレス電極Xには、正極性の壁電荷が形成され、サステイン電極Zには、負極性の壁電荷が形成される。
前記プレリセット信号R_preは、弱放電を通して放電セルの初期化が円滑に行われるように印加される信号であるから、一つのフレームを構成する全てのサブフィールドに対して前記プレリセット信号R_preが印加される必要はない。
したがって、前記プレリセット信号R_preは、毎サブフィールドSFごとにリセット信号前に印加されることもでき、初期の1個ないし3個程度のサブフィールドに対してのみ前記プレリセット信号R_preを印加してプライミング粒子が生成されるようにする。
したがって、前記プレリセット信号R_preは、毎サブフィールドSFごとにリセット信号前に印加されることもでき、初期の1個ないし3個程度のサブフィールドに対してのみ前記プレリセット信号R_preを印加してプライミング粒子が生成されるようにする。
また、本発明のプラズマディスプレイパネルに印加されるリセット信号は、一つのサブフィールドSFに複数個が印加されることもでき、サブフィールドSFごとに最高電圧レベルの相違した波形が印加されることもできる。
上記のように構成される本発明のプラズマディスプレイ装置の駆動方法は、サステイン区間Sの間、パネルから電圧を回収する第1のステップと、前記サステイン区間以後のアドレス区間Aの間、前記回収された電圧をサステイン電極のバイアス電圧に印加する第2のステップとを含んでなる。これを図5a及び図5bに示された第1のスイッチQ1、第2のスイッチQ2、及び経路形成用素子Q3のタイミングチャートを参照説明する。
図5aにおいて、第1実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第1スイッチQ1と第2スイッチQ2とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン電極へのエネルギーの供給は、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタCp、インダクタL、ダイオードD2、第2スイッチQ2を介してソースキャパシタCsに至る経路を通じて行われる。
リセット区間のセットアップ区間R−upでは、第1スイッチQ1、第2スイッチQ3は遮断される。その後、セットダウン区間R−dnでは、第1スイッチQ1及び第2スイッチQ2が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて、サステイン電極にバイアス電圧Vzbが供給される。
図5aでは、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Vzbを供給するようにしても良い。
リセット区間のセットアップ区間R−upでは、第1スイッチQ1、第2スイッチQ3は遮断される。その後、セットダウン区間R−dnでは、第1スイッチQ1及び第2スイッチQ2が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて、サステイン電極にバイアス電圧Vzbが供給される。
図5aでは、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Vzbを供給するようにしても良い。
図5aにおいて、第2実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第1スイッチQ1と第2スイッチQ2とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン区間において、経路形成用素子Q3は遮断されている。サステイン電極へのエネルギーの供給は、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタCp、インダクタL、ダイオードD2、第2スイッチQ2を介してソースキャパシタCsに至る経路を通じて行われる。
リセット区間のセットアップ区間R−upでは、第1スイッチQ1、第2スイッチQ3は遮断され、経路形成用素子Q3は遮断状態を継続する。その後、セットダウン区間R−dnでは、第1スイッチQ1、第2スイッチQ2及び経路形成用素子Q3が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、経路形成用素子Q3を介してパネルキャパシタCpに至る第2の経路I2を通じて、サステイン電極にバイアス電圧Vzbが供給される。即ち、第1の経路の一部、即ちインダクタLをバイパスして、バイアス電圧Vzbが供給される。
図5aでは、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Vzbを供給するようにしても良い。
リセット区間のセットアップ区間R−upでは、第1スイッチQ1、第2スイッチQ3は遮断され、経路形成用素子Q3は遮断状態を継続する。その後、セットダウン区間R−dnでは、第1スイッチQ1、第2スイッチQ2及び経路形成用素子Q3が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、経路形成用素子Q3を介してパネルキャパシタCpに至る第2の経路I2を通じて、サステイン電極にバイアス電圧Vzbが供給される。即ち、第1の経路の一部、即ちインダクタLをバイパスして、バイアス電圧Vzbが供給される。
図5aでは、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間のみでバイアス電圧Vzbを供給するようにしても良い。
図5bにおいて、第1実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第1スイッチQ1と第2スイッチQ2とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン電極へのエネルギーの供給は、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて行われる。サステイン電極からのエネルギーの回収は、パネルキャパシタCp、インダクタL、ダイオードD2、第2スイッチQ2を介してソースキャパシタCsに至る経路を通じて行われる。
リセット区間(セットアップ区間R−up及びセットダウン区間R−dn)では、第1スイッチQ1、第2スイッチQ3は遮断される。その後、アドレス区間では、第1スイッチQ1及び第2スイッチQ2が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて、サステイン電極にバイアス電圧Vzbが供給される。
図5bでは、アドレス区間のみバイアス電圧Vzbを供給する場合を記載しているが、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給するようにしても良い。
リセット区間(セットアップ区間R−up及びセットダウン区間R−dn)では、第1スイッチQ1、第2スイッチQ3は遮断される。その後、アドレス区間では、第1スイッチQ1及び第2スイッチQ2が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて、サステイン電極にバイアス電圧Vzbが供給される。
図5bでは、アドレス区間のみバイアス電圧Vzbを供給する場合を記載しているが、セットダウン区間R−dn及びアドレス区間でバイアス電圧Vzbを供給するようにしても良い。
図5bにおいて、第2実施形態のプラズマディスプレイ装置によれば、サステイン区間において、第1スイッチQ1と第2スイッチQ2とを交互に導通させて、サステイン電極にエネルギーを供給、及び、サステイン電極からエネルギーを回収する。サステイン区間において、経路形成用素子Q3は遮断されている。サステイン電極へのエネルギーの供給は、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、インダクタLを介してパネルキャパシタCpに至る第1の経路I1を通じて行われる。サステイン電極からのエネルギーの供給は、パネルキャパシタCp、インダクタL、ダイオードD2、第2スイッチQ2を介してソースキャパシタCsに至る経路を通じて行われる。
リセット区間(セットアップ区間R−up及びセットダウン区間R−dn)では、第1スイッチQ1、第2スイッチQ3は遮断され、経路形成用素子Q3は遮断状態を継続する。その後、アドレス区間では、第1スイッチQ1、第2スイッチQ2及び経路形成用素子Q3が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、経路形成用素子Q3を介してパネルキャパシタCpに至る第2の経路I2を通じて、サステイン電極にバイアス電圧Vzbが供給される。即ち、第1の経路の一部、即ちインダクタLをバイパスして、バイアス電圧Vzbが供給される。
図5bでは、アドレス区間のみバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間及びセットダウン区間R−dnでバイアス電圧Vzbを供給するようにしても良い。
リセット区間(セットアップ区間R−up及びセットダウン区間R−dn)では、第1スイッチQ1、第2スイッチQ3は遮断され、経路形成用素子Q3は遮断状態を継続する。その後、アドレス区間では、第1スイッチQ1、第2スイッチQ2及び経路形成用素子Q3が導通し、ソースキャパシタCs、第1スイッチQ1、ダイオードD1、経路形成用素子Q3を介してパネルキャパシタCpに至る第2の経路I2を通じて、サステイン電極にバイアス電圧Vzbが供給される。即ち、第1の経路の一部、即ちインダクタLをバイパスして、バイアス電圧Vzbが供給される。
図5bでは、アドレス区間のみバイアス電圧Vzbを供給する場合を記載しているが、アドレス区間及びセットダウン区間R−dnでバイアス電圧Vzbを供給するようにしても良い。
この時、前記バイアス電圧Vzbは、エネルギー回収部30、31によりソースキャパシタCsに回収された電圧レベル(Vs/2)と実質的に同一であるので、サステイン電圧レベルVsの約半分くらいである。
前記サステイン区間Sの間、回収した電圧をサステイン電極のバイアス電圧Vzbとして供給するために、アドレス区間Aの間、前記エネルギー回収部30、31の第1のスイッチQ1が導通される。
前記サステイン区間Sの間、回収した電圧をサステイン電極のバイアス電圧Vzbとして供給するために、アドレス区間Aの間、前記エネルギー回収部30、31の第1のスイッチQ1が導通される。
また、前記サステイン区間Sの間、回収した電圧をサステイン電極のバイアス電圧として供給するために、アドレス区間Aの間、前記エネルギー回収部30、31の第1のスイッチQ1及び第2のスイッチQ2が同時に導通されて、インダクターLによるリップル成分を除去できる。
仮りに、第2の実施形態のように、サステイン駆動部が構成されれば、アドレス区間Aの間、前記エネルギー回収部31の第1のスイッチQ1及び経路形成用素子ER_passが同時に導通される。
同様に、第2の実施形態のようにサステイン駆動部が構成されれば、アドレス区間Aの間、前記エネルギー回収部31の第1のスイッチQ1及び第2のスイッチQ2、そして、経路形成用素子ER_passが同時に導通されて、サステイン電極にバイアス電圧Vzbを印加する。
同様に、第2の実施形態のようにサステイン駆動部が構成されれば、アドレス区間Aの間、前記エネルギー回収部31の第1のスイッチQ1及び第2のスイッチQ2、そして、経路形成用素子ER_passが同時に導通されて、サステイン電極にバイアス電圧Vzbを印加する。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
Claims (20)
- 少なくとも一つの電極を含んで構成されるパネルと、
サステイン区間の間に前記パネルから回収された電圧を、次のサブフィールドのアドレス区間において、サステイン電極のバイアス電圧として印加するサステイン駆動部と、
を含んで構成されることを特徴とするプラズマディスプレイ装置。 - 前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項1に記載のプラズマディスプレイ装置。
- 前記サステイン駆動部は、
サステイン区間の間、信号を印加するサステイン信号印加部と、
前記サステイン区間の間、前記パネルから電圧を回収し、該回収された電圧をアドレス区間の間において、前記バイアス電圧として印加するエネルギー回収部と、
を含んで構成されることを特徴とする請求項1に記載のプラズマディスプレイ装置。 - 前記エネルギー回収部は、
サステイン区間の間、前記パネルが構成するパネルキャパシタとLC共振を形成するインダクターと、
サステイン区間の間、前記回収された電圧を前記パネルキャパシタに供給する第1のスイッチと、
前記パネルキャパシタから電圧を回収する第2のスイッチと、
を含んで構成されることを特徴とする請求項3に記載のプラズマディスプレイ装置。 - 前記エネルギー回収部は、LC共振により回収された電圧が格納されるソースキャパシタをさらに含んで構成されることを特徴とする、請求項4に記載のプラズマディスプレイ装置。
- 前記エネルギー回収部は、アドレス区間において、前記第1のスイッチを導通して、サステイン区間の間に回収された電圧を前記バイアス電圧として供給することを特徴とする、請求項4に記載のプラズマディスプレイ装置。
- 前記エネルギー回収部は、アドレス区間において、前記第1のスイッチ及び第2のスイッチを導通して、サステイン区間の間に回収された電圧を前記バイアス電圧として供給することを特徴とする、
請求項4に記載のプラズマディスプレイ装置。 - 前記サステイン信号印加部は、
サステインパルスの最高電位を印加する第3のスイッチと、
サステインパルスの最低電位を印加する第4のスイッチと、
を含んで構成されることを特徴とする請求項3に記載のプラズマディスプレイ装置。 - サステイン区間の間に前記エネルギー回収部に電圧が回収される第1の経路の一部をバイパスして接続された第2の経路であって、、該第1の経路を介して回収された電圧が、アドレス区間において前記第2の経路を介して前記バイアス電圧として供給される第2の経路が形成されることを特徴とする、請求項3に記載のプラズマディスプレイ装置。
- 前記第2の経路上には、アドレス区間において、前記バイアス電圧が印加されるように導通される経路形成用素子が介装されていることを特徴とする、請求項9に記載のプラズマディスプレイ装置。
- 前記経路形成用素子は、ソース端が前記サステイン電極と接続され、ドレイン端が前記エネルギー回収部と接続されるFETスイッチであることを特徴とする、請求項10に記載のプラズマディスプレイ装置。
- 前記第2の経路は、アドレス区間以外の区間では、遮断されることを特徴とする請求項9に記載のプラズマディスプレイ装置。
- 少なくとも一つの電極を含んで構成されるパネルと、
サステイン区間の間に前記パネルから回収された電圧を、次のサブフィールドのアドレス区間において、サステイン電極のバイアス電圧として印加するための経路形成用素子を含むサステイン駆動部と、
から構成されることを特徴とするプラズマディスプレイ装置。 - 前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項15に記載のプラズマディスプレイ装置。
- 前記経路形成用素子は、サステイン区間の間に前記パネルから回収された電圧を、アドレス区間の間において前記バイアス電圧として供給する経路上に形成されることを特徴とする、請求項13に記載のプラズマディスプレイ装置。
- 前記経路遮断用素子は、アドレス区間の間だけで導通されることを特徴とする、請求項13に記載のプラズマディスプレイ装置。
- 少なくとも1つの電極を含むプラズマディスプレイ装置の駆動方法であって、
サステイン区間の間、パネルから電圧を回収する第1のステップと、
前記サステイン区間以後のアドレス区間の間、前記回収された電圧をサステイン電極のバイアス電圧として印加する第2のステップと、
を含んでなることを特徴とするプラズマディスプレイの駆動方法。 - 前記バイアス電圧は、サステイン電圧レベルの略半分の大きさと実質的に同じであることを特徴とする、請求項17に記載のプラズマディスプレイの駆動方法。
- 前記第2のステップは、エネルギー回収回路において、サステイン区間にエネルギーをパネルキャパシタに供給する第1のスイッチを導通することで、前記バイアス電圧を供給する過程を含んでなることを特徴とする、請求項18に記載のプラズマディスプレイの駆動方法。
- 前記第2のステップは、エネルギー回収回路において、サステイン区間にエネルギーをパネルキャパシタに供給する第1のスイッチ、及び、サステイン区間において前記パネルキャパシタからエネルギーを回収する第2のスイッチを導通することで、前記バイアス電圧を供給する過程を含んでなることを特徴とする、
請求項19又は20に記載のプラズマディスプレイの駆動方法。
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