KR100493623B1 - 플라즈마 디스플레이 패널의 구동장치 - Google Patents

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Abstract

본 발명은 소비전력을 저감 시킴과 아울러 고속 구동이 가능하도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
본 발명에 의한 플라즈마 디스플레이 패널의 구동장치는 선택적 소거 서브필드에서는 제 1 제어신호, 선택적 쓰기 서브필드에서는 제 2 제어신호를 생성하는 서브필드 맵핑부와; 서브필드 맵핑부로부터의 상기 제 1 제어신호에 대응되어 직류전압을 공급하기 위한 직류전압 공급부와; 서브필드 맵핑부로부터의 상기 제 2 제어신호에 대응되어 데이터전압을 공급하기 위한 에너지 회수회로와; 에너지 회수회로 및 상기 직류전압 공급부로부터 공급되는 직류전압 및 데이터전압 중 어느 하나의 전압을 이용하여 데이터펄스를 생성하기 위한 어드레스 구동부를 구비한다.

Description

플라즈마 디스플레이 패널의 구동장치{Apparatus For Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 소비전력을 저감 시킴과 아울러 고속 구동이 가능하도록 한 플라즈마 디스플레이 패널의 구동 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 교류 면방전 플라즈마 디스플레이 패널의 방전셀을 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(12Y) 및 유지전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사전극(12Y)과 유지전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사전극(12Y) 및 유지전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이와 같은 PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 리셋기간은 램프펄스가 공급되는 전면라이팅기간과 안정화 펄스가 공급되는 안정화기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 첫 번째 서브필드(SF1)는 전술한 바와 같이, 리셋기간, 어드레스 기간 및 서스테인 기간으로 나누어지게 된다. 이 때, 리셋기간은 전면 라이팅 기간으로 모든 셀들을 켜주게 된다. 이후의 서브필드(SF2 내지 SF8)는 리셋기간 없이 어드레스 기간과 서스테인 기간으로 나누어지게 된다. 각 서브필드의 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사전극라인들(Y1내지Ym), 유지전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사전극라인들(Y1내지Ym)을 구동하기 위한 주사구동부(32)와, 유지전극라인들(Z1내지Zm)을 구동하기 위한 유지구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다.
주사구동부(32)는 주사전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 유지구동부(34)는 유지전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이와 같이 구동되는 교류 면방전 PDP에서는 어드레스 방전 및 서스테인 방전에 수백 볼트 이상의 고압이 필요하게 된다. 이에 따라, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 주사구동부(32), 유지구동부(34) 및 어드레스 구동부(36A,36B)에 전력 회수장치가 설치된다. 전력 회수장치는 패널에 충전되는 전압을 회수하여 이를 다음 방전시의 구동 전압으로서 재공급한다.
도 4는 어드레스 구동부의 앞단에 설치된 종래의 전력 회수장치를 나타내는 도면이다.
도 4를 참조하면, 종래의 전력회수장치(40)는 제 1 어드레스 구동부(36A)와 에너지 회수용 커패시터(Cs) 사이에 접속된 인덕터(L)와, 에너지 회수용 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 인덕터(L)와 제 1 어드레스 구동부(36A) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)를 구비한다. 패널 커패시터(Cp)는 PDP 방전셀의 정전용량을 등가적으로 나타낸 것이다.
제 2스위치(S2)는 전압원(Vd)에 접속되고, 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 에너지 회수용 커패시터(Cs)는 어드레스 방전시 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 에너지 회수용 커패시터(Cs)는 어드레스 전압(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전한다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 턴-온 및 턴-오프되면서 에너지 회수용 커패시터(Cs)에 전압을 충전시키거나, 충전된 전압을 패널 커패시터(Cp)로 공급한다.
제 1 어드레스 구동부(36A)는 다수의 제 5 및 제 6스위치(S5,S6)를 구비한다. 제 5스위치(S5)는 전력회수장치(40)에 접속되고, 제 6스위치(S6)는 기저전압원(GND)에 접속된다. 제 5스위치(S5)는 데이터 펄스가 공급될 때 턴-온되며, 데이터 펄스가 공급되지 않을 때 턴-오프된다. 한편, 제 2 어드레스 구동부(36B)의 앞단에 형성된 전력회수장치는 패널 커패시터(Cp)를 중심으로 제 1 어드레스 구동부(36A) 및 전력 회수장치(40)와 대칭적으로 형성된다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 공급되는 전압값을 나타내는 타이밍도이다.
도 4 및 도 5를 결부하여 전력 회수장치(40)의 동작과정을 상세히 설명하기로 한다.
먼저, T1 기간 이전에 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 에너지 회수용 커패시터(Cs)에는 Vd/2의 전압이 충전되어 있다고 가정한다.
T1 기간에는 제 1 및 제 5 스위치(S1,S5)가 턴-온된다. 이때, 방전셀이 선택되지 않는다면, 즉 어드레스전극라인(X)에 데이터 펄스가 공급되지 않는다면 제 5 스위치(S5)는 턴-오프 상태를 유지한다. 제 1 및 제 5 스위치(S1,S5)가 턴-온되면 에너지 회수용 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 따라서, 에너지 회수용 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)는 Vd의 전압이 공급된다.
T2 기간에는 제 2 스위치(S2)가 턴-온된다. 제 2 스위치(S2)가 턴-온되면 어드레스 전압원(Vd)의 전압이 패널 커패시터(Cp)로 공급된다. T2 기간에 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd) 이하로 떨어지는 것을 방지하고, 이에 따라 안정적인 어드레스 방전이 일어날 수 있다. 한편, T1 기간에 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd)까지 상승하였으므로 어드레스 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온상태를 유지한다. 따라서, T3기간동안 패널 커패시터(Cp)는 어드레스 전압(Vd)을 유지하게 된다.
T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 인덕터(L) 및 제 3 스위치(S3)를 통해 에너지 회수용 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 에너지 회수용 커패시터(Cs)로 회수된다.
T5 기간에는 제 3 및 제 5 스위치(S3,S5)가 턴-오프됨과 아울러 제 4 및 제 6 스위치(S4,S6)가 턴-온된다. 제 4 및 제 6 스위치(S4,S6)가 턴-온되면 기저전압원(GND)과 패널 커패시터(Cp)간에 전류패스가 형성되어 패널 커패시터(Cp)의 전압을 0 볼트로 하강된다. 실제로, 종래의 전력회수장치는 T1 내지 T5의 동작과정을 반복하면서 데이터펄스를 패널 커패시터(Cp)로 공급하게 된다.
하지만, 이와 같은 종래의 전력회수장치에서 공급되는 데이터펄스는 넓은 펄스폭을 갖기 때문에 고속 어드레싱이 불가능한 단점이 있다. 이를 도 6를 참조하여 상세히 설명하면, 먼저 종래의 전력회수장치에서 공급되는 데이터 펄스는 패널 커패시터(Cp)에 전압이 충전되는 T1 기간, 어드레스전압이 패널 커패시터(Cp)로 공급되는 T2 기간, 패널 커패시터(Cp)에 충전된 전압을 회수하여 에너지 회수용 커패시터(Cs)에 충전시키기 위한 T3 기간 및 패널 커패시터(Cp)의 전압을 0 볼트로 하강시키기 위한 T4 기간으로 나누어진다.
여기서, 실제 어드레스 방전에 필요한 기간은 T2 기간이고, T1, T3 및 T4 기간은 커패시터(Cs,Cp)에 전압을 충전하는 예비구간이다. 다시 말하여, 종래에는 실제 어드레스 방전에 필요한 T2기간을 제외한 예비구간(T1,T3,T4)에 의하여 고속 어드레싱을 불가능하게 된다.
이러한 문제점을 해결하기 위하여 본원 출원인은 국내 등록번호 10-0330032(출원번호 2000-19763)에서 도 7과 같은 전력회수장치(50)를 제안하였다.
도 7를 참조하면, 전력회수장치(50A)는 제 1 어드레스 구동부(36A)와 에너지 회수용 커패시터(Cs) 사이에 접속된 인덕터(L)와, 에너지 회수용 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 인덕터(L)와 제 1 어드레스 구동부(36A) 사이에 접속된 제 2 스위치(S2)를 구비한다. 패널 커패시터(Cp)는 방전셀의 정전용량을 등가적으로 나타낸 것이다.
제 2스위치(S2)는 어드레스 전압원(Vd)에 접속된다. 에너지 회수용 커패시터(Cs)는 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이때, 에너지 회수용 커패시터(Cs)에 충전되는 전압은 공급되는 데이터에 따라 변화된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 3스위치(S1 내지 S3)는 턴-온 및 턴-오프되면서 에너지 회수용 커패시터(Cs)에 전압을 충전시키거나, 충전된 전압을 패널 커패시터(Cp)로 공급한다.
제 1 어드레스 구동부(36A)는 다수의 제 4 및 제 5스위치(S4,S5)를 구비한다. 제 4스위치(S4)는 전력회수장치(50)에 접속되고, 제 5스위치(S5)는 기저전압원(GND)에 접속된다. 제 4스위치(S4)는 데이터 펄스가 공급될 때 턴-온되며, 데이터 펄스가 공급되지 않을 때 턴-오프된다. 한편, 제 2 어드레스 구동부(36B)의 앞단에 형성된 전력회수장치는 패널 커패시터(Cp)를 중심으로 제 1 어드레스 구동부(36A) 및 전력 회수장치(40)와 대칭적으로 형성된다.
도 8은 도 7에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 공급되는 전압값을 나타내는 타이밍도이다.
도 7 및 도 8을 결부하여 본 발명에 의한 전력회수장치(50A)의 동작과정을 설명하기로 한다. 먼저, T1 기간 이전에 패널 커패시터(Cp)에 충전된 전압은 0 볼트이며 에너지 회수용 커패시터(Cs)에는 소정의 전압이 충전되어 있다고 가정한다.
T1 기간에는 제 1 및 제 4 스위치(S1,S4)가 턴-온된다. 이때, 방전셀이 선택되지 않는다면, 즉 패널 커패시터(Cp)로 데이터 펄스가 공급되지 않는다면 제 4 스위치(S4)는 턴-오프 상태를 유지한다. 제 1 및 제 4 스위치(S1,S4)가 턴-온되면 에너지 회수용 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L), 제 4 스위치(S4) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성하여 패널 커패시터(Cp)에 어드레스 전압(Vd)이 공급된다.
T2 기간에는 제 2 스위치(S2)가 턴-온 된다. 제 2 스위치(S2)가 턴-온되면 어드레스 전압(Vd)의 전압값이 패널 커패시터(Cp)로 공급된다. 이때, 패널 커패시터(Cp)로 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd) 이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다.
T3 기간에는 제 1 스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온상태를 유지한다. 따라서, T3기간동안 패널 커패시터(Cp)는 어드레스 전압(Vd)을 유지하게 된다.
T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 4 스위치(S4), 인덕터(L) 및 제 3 스위치(S3)를 통해 에너지 회수용 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 에너지 회수용 커패시터(Cs)로 회수된다.
T5 기간에는 T1 기간의 동작을 반복하며 어드레스 펄스를 어드레스전극라인(X)에 공급한다. 실제 패널 커패시터(Cp)로 공급되는 데이터 펄스는 T1 내지 T4 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
또한, 본원 출원인은 도 4에 도시된 종래의 전력회수장치(40)의 문제점을 해결하기 위하여 국내 등록번호 10-0351466(출원번호 2000-08944)에서 도 9와 같은 전력회수장치(50B)를 제안하였다.
도 9를 참조하면, 전력 회수장치(50B)는 제 1 어드레스 구동부(36A)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L) 및 제 1 스위치(S1)와, 인덕터(L)와 제 1 어드레스 구동부(36A) 사이에 접속된 제 2 스위치(S2)를 구비한다. 도 9에 도시된 전력 회수장치(50B)는 도 4에 도시된 전력 회수장치(40)와 대비해 보면 도 4에 도시된 전력 회수장치(40)는 인덕터(L)와 소스 커패시터(Cs)사이에 2개의 스위치가 병렬로 연결되어 있었지만, 도 9에 도시된 전력 회수장치(50)에서는 인덕터(L)와 소스 커패시터(Cs) 사이에 하나의 스위치(S1)가 직렬로 연결되어 있음을 알 수 있다. 제 1 어드레스 구동부(36A)는 전력 회수장치(50B)와 패널 커패시터(Cp) 사이에 접속된 제 3 및 제 4 스위치(S3,S4)로 구성된다. 패널 커패시터(Cp)는 어드레스전극라인들(X1 내지 Xn) 사이에 형성된 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 어드레스 전압원(Vd)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 어드레스 방전시 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 소스 커패시터(Cs)는 어드레스 전압(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전할 수 있도록 큰 용량값을 가진다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 3 스위치(S3)는 데이터 펄스가 공급될 때 턴-온되며, 데이터 펄스가 공급되지 않을 때 턴-오프된다. 제 2 어드레스 구동부(36B)의 앞단에 형성된 전력회수장치는 패널 커패시터(Cp)를 중심으로 제 1 어드레스 구동부(36A)와 대향하게 형성된다.
도 10은 도 9에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 9 및 도 10을 결부하여 전력 회수장치(50B)의 동작과정을 설명하기로 한다.
먼저, T1 기간 이전에 어드레스전극라인들(X) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vd/2의 전압이 충전되어 있다고 가정한다.
T1 기간에는 제 1 및 제 3 스위치(S1,S3)가 턴-온된다. 이때, 방전셀이 선택되지 않는다면, 즉 어드레스전극라인(X)에 데이터 펄스가 공급되지 않는다면 제 3 스위치(S3)는 턴-오프 상태를 유지한다. 제 1 및 제 3 스위치(S1,S3)가 턴-온되면 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L), 제 3 스위치(S3) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 소스 커패시터(Cs)에는 Vd/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 인덕터(L)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 소스 커패시터(Cs) 전압의 두배인 어드레스 전압(Vd)까지 상승하게 된다.
T2 기간에는 제 2 스위치(S2)가 턴-온된다. 제 2 스위치(S2)가 턴-온되면 어드레스 전압(Vd)이 어드레스전극라인(X)에 공급된다. 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd) 이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd)까지 상승하였으므로 어드레스 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프됨과 아울러 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)을 유지한다.
T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 1 스위치(S1)가 턴-온된다. 제 1 스위치(S1)가 턴-온되면 패널 커패시터(Cp)로부터 제 3 스위치(S3), 인덕터(L), 제 1 스위치(S1) 및 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 패널 커패시터(Cp)가 방전되면서 패널 커패시터(Cp)의 전압이 하강하게 되고, 이와 동시에 소스 커패시터(Cs)에는 Vd/2의 전압이 충전된다. 이때, 제 1 스위치(S1)는 턴-온 상태를 유지하고 있기 때문에 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L), 제 3 스위치(S3) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 즉 소스 커패시터(Cs)는 T5 기간처럼 Vd/2의 전압이 충전된 후 패널 커패시터(Cp)로 방전을 시작한다. 제 4 스위치(S4)는 데이터 펄스가 어드레스전극라인(X)에 공급되지 않을 때 턴-온된다. 실제 어드레스전극라인들(X)에 공급되는 데이터 펄스는 T1 내지 T4 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
이와 같은 도 7 및 도 9에 도시된 전력회수장치(50A,50B)에서 생성되는 데이터 펄스는 도 11과 같이 패널 커패시터(Cp)에 전압이 충전되는 T1 기간, 어드레스전압(Vd)이 패널 커패시터(Cp)로 공급되는 T2기간, 패널 커패시터(Cp)에 충전된 전압을 회수하여 에너지 회수용 커패시터(Cs)에 충전시키는 T3 기간으로 나누어진다. 즉, 도 7 및 도 9에 도시된 전력회수장치(50A,50B)에서는 에너지 회수용 커패시터(Cs)의 전압을 Vd/2로 유지시키기 위한 T4 기간이 제거되어 고속 어드레싱이 가능해진다.
하지만, 이와 같은 전력 회수장치(50A,50B)는 어드레스 전극라인들에 데이타 펄스가 공급될 때 마다 전력 회수장치(50A,50B)를 동작시키게 된다. 따라서, 적은 수의 데이타 펄스가 어드레스 전극라인들에 공급된다면 즉, 어드레스 전극라인들의 데이타 로드가 적다면 전력 회수장치(50A,50B)를 구동시 오히려 소비 전력을 증가시키는 문제점이 있다. 즉, 소비 전력을 줄이기 위해 전력 회수장치(50A,50B)를 이용하여 전력을 회수하는 과정에 있어서 데이타 로드가 적을 경우 전력 회수장치(50A,50B)내의 각종 부품들을 구동시키기 위한 전력이 데이타 펄스를 공급하기 위한 전력보다 오히려 크게 되어 소비전력이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 소비전력을 저감 시킴과 아울러 고속 구동이 가능하도록 한 PDP의 구동장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 PDP의 구동장치는 선택적 소거 서브필드에서는 제 1 제어신호, 선택적 쓰기 서브필드에서는 제 2 제어신호를 생성하는 서브필드 맵핑부와; 서브필드 맵핑부로부터의 상기 제 1 제어신호에 대응되어 직류전압을 공급하기 위한 직류전압 공급부와; 서브필드 맵핑부로부터의 상기 제 2 제어신호에 대응되어 데이터전압을 공급하기 위한 에너지 회수회로와; 에너지 회수회로 및 상기 직류전압 공급부로부터 공급되는 직류전압 및 데이터전압 중 어느 하나의 전압을 이용하여 데이터펄스를 생성하기 위한 어드레스 구동부를 구비한다.
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상기 PDP의 구동장치에서 서브필드 맵핑부는 상기 선택적 쓰기 서브필드 및 선택적 소거 서브필드별로 공급되는 데이터의 로드를 파악하고, 상기 데이터 로드가 미리 설정된 기준치 이하이면 상기 제 1 제어신호를 생성하고, 그 외의 경우에는 상기 제 2 제어신호를 생성하는 것을 특징으로 한다.
상기 PDP의 구동장치에서 기준치는 상기 데이터펄스의 최대 스위칭 횟수의 절반으로 설정되는 것을 특징으로 한다.
상기 PDP의 구동장치에서 직류전압 공급부 및 에너지 회수회로는 상기 어드레스 구동부 내부 및 외부 중 어느 하나에 설치되는 것을 특징으로 한다.
상기 PDP의 구동장치에서 서브필드 맵핑부는 데이터의 로드와 무관하게 상기 선택적 소거 서브필드에서는 상기 제 1 제어신호를 공급하는 것을 특징으로 한다.
상기 PDP의 구동장치에서 서브필드 맵핑부는 상기 데이터의 로드와 무관하게 상기 선택적 쓰기 서브필드에서는 상기 제 2 제어신호를 공급하는 것을 특징으로 한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 12 내지 도 17를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 12는 본 발명의 제 1 실시 예에 의한 PDP의 구동장치를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 구동장치는 입력라인(61)과 패널부(80) 사이에 접속된 제 1 역감마 보정부(62A), 이득 조정부(64), 오차 확산부(66), 서브필드 맵핑부(68) 및 데이터 정렬부(74)와; 서브필드 맵핑부(68)와 패널부(80) 사이에 접속된 데이터 로드 검출부(72) 및 직류전압 공급부(79)와; 입력라인(61)과 패널부(80) 사이에 접속된 제 2 역감마 조정부(62B), APL(Average Picture Level : 평균영상값)부(76)와; 타이밍 컨트롤러(Timing Controller)(78)를 구비한다.
제 1 및 제 2 역감마 보정부(62A,62B)는 감마보정된 비디오신호를 역감마보정하여 영상신호의 계조값에 따른 휘도값을 선형적으로 변환시킨다.
APL 부(76)는 제 2 역감마 보정부(62B)에 의해 보정된 비디오 데이터를 입력받아 서스테인 펄스수를 조절하기 위한 N단계 신호를 발생한다. 한편, APL 부(76)에 의해 검출된 APL은 타이밍 컨트롤러(78)에 입력된다.
이득 조정부(64)는 제 1 역감마 보정부(62A)에서 보정된 비디오 데이터를 유효이득만큼 증폭시킨다.
오차 확산부(66)는 셀의 오차성분을 인접한 셀들로 확산시킴으로써 휘도값을 미세하게 조정한다.
서브필드 맵핑부(68)는 오차 확산부(66)로부터 보정된 비디오 데이터를 서브필드별로 재할당한다.
데이터 정렬부(74)는 PDP(79)의 해상도 포맷에 적합하게 서브필드 맵핑부(68)로부터 입력되는 비디오 데이터를 변환하여 메모리(70)에 저장함과 아울러 메모리(70)에 저장된 데이터를 독출하여 패널부(80) 내 어드레스 구동부(86)로 공급한다.
데이터 로드 검출부(72)는 서브필드 맵핑부(68)에 의해 서브필드별로 재할당된 데이터의 스위칭 비율 즉, 데이터 로드를 검출하게 된다. 그리고, 검출된 데이터 로드에 대응하여 제어신호(CS1 또는 CS2)를 직류전압 공급부(79) 또는 어드레스 구동부(86)의 전력회수장치(85)로 공급한다.
직류전압 공급부(79)는 데이터 로드 검출부(72)로부터 공급된 제 1 제어 신호(CS1)에 의해 구동되어 직류전압을 어드레스 구동부(86)로 공급한다. 이러한 직류전압 공급부(79)는 데이터 로드 검출부(72)에 의해 검출된 데이터 로드가 적을때 직류전압을 어드레스 구동부(86)에 공급하여 데이터 펄스가 데이터전극 라인들에 공급되도록 해당 데이터전극 라인들에 연결된 스위치를 턴-온 시키게 된다. 이 때, 직류전압 공급부(79)는 어드레스 구동부(86) 내에 설치될 수 있다.
타이밍 컨트롤러(78)는 APL 부(76)와 패널부(80) 사이에 접속되어 APL에 따라 서스테인 펄스를 발생하는 회로를 제어하여 서스테인 펄스 수를 조정하게 된다.
패널부(80)는 화상을 표시하는 패널(88)과, 패널(88) 내 주사전극, 유지전극 및 어드레스전극들 각각을 구동하기 위한 구동부들을 구비한다. 구동부들은 각 전극들을 구동하기 위한 주사 구동부(82), 유지 구동부(84) 및 어드레스 구동부(86)를 구비한다. 이 때, 구동부들은 타이밍 컨트롤러(78)로부터의 타이밍 제어신호에 의해 구동된다. 또한, 주사 구동부(82) 및 유지 구동부(84)는 서스테인 기간에 타이밍 컨트롤러(78)의 제어에 따른 표시방전을 일으키기 위한 서스테인펄스를 주사전극 및 유지전극에 공급한다. 이러한 패널부(80) 내 어드레스 구동부(86)에는 소비전력을 줄이기 위해 전력회수장치(85)가 설치된다.
전력회수장치(85)는 데이터 로드 검출부(72)로부터 공급된 제 2 제어신호(CS2)에 의해 구동된다. 이러한 전력회수장치(85)는 데이터 로드가 많을때 즉, 제 2 제어신호(CS2)가 공급될 때 스위칭 동작에 의해 데이터 펄스를 패널(88) 내의 데이터전극라인들에 공급한다. 이 때, 전력회수장치(85)는 도 7 및 도 9에 도시된 전력회수장치를 이용하므로 전력을 회수하여 소비전력을 줄일 수 있을 뿐만 아니라 고속 어드레싱이 가능하다.
이를 도 13를 참조하여 자세히 설명하면, 데이터 로드 검출부(72)는 데이터 로드가 기준치 이상이면 제 2 제어신호(CS2)를 패널부(80) 내 어드레스 구동부(86)로 공급하여 전력회수장치(85)를 구동시키게 된다. 만약, 데이터 로드가 기준치 이하이면 데이터 로드 검출부(72)는 제 1 제어신호(CS1)를 패널부(80) 내 어드레스 구동부(86)와 연결된 직류전압 공급부(79)에 공급하여 직류전압 공급부(79)를 구동시키게 된다. 이 때, 데이터 로드에 따라 각각 다른 제어신호를 발생시켜 직류전압 공급부(79) 및 전력회수장치(85) 중 어느 하나를 구동시키는 이유는 소비전력을 감소시키기 위해서이다. 즉, 데이터 로드가 기준치 이상이라는 것은 데이터전극라인들에 공급되어야 할 데이터 펄스의 개수가 많다는 것을 의미한다. 이러한 경우 제 2 제어신호(Cs2)를 어드레스 구동부(89)로 공급하여 어드레스 구동부(86) 내의 전력회수장치(85)를 구동시킨다. 이러한 전력회수장치(85)에 의해 회수된 전력이 다음 데이타 펄스를 공급할 때 이용되므로 소비전력이 줄어들게 된다.
한편, 데이터 로드가 기준치 이하라는 것은 데이터전극라인들에 공급되어야 할 데이터 펄스의 개수가 적다는 것을 의미한다. 이러한 경우에 어드레스 구동부(86) 내의 전력회수장치(85)를 구동시키게 되면 전력회수장치(85)에 의해 회수된 전력보다 전력회수장치(85)의 스위칭 소자들을 구동시키기 위한 전력 소모가 더 많아 오히려 소비전력이 증가하게 된다. 따라서, 데이터 로드가 기준치 이하인 경우 전력회수장치(85)를 구동시키기 않고 제 1 제어신호(CS1)를 공급하여 직류전압 공급부(79)를 구동시킨다. 이러한 직류전압 공급부(79)가 구동되면 직류전압을 어드레스 구동부(86)에 공급하여 데이터 펄스가 데이터전극 라인들에 공급되도록 해당 데이터전극 라인들에 연결된 스위치를 턴-온 시키게 된다. 이에 따라, 전력회수장치가 구동되지 않고, 데이터 펄스가 데이터전극 라인들로 공급되므로 소비전력이 줄어들게 된다.
여기서, 데이터 로드 검출부(72)가 제 1 제어신호(CS1) 및 제 2 제어신호(CS2) 중 어느 하나를 발생시키기 위해 설정되는 데이터 로드 기준치의 설정 방법을 총 480 데이터 라인들을 갖는 VGA(Video Graphics Array)급을 예를 들어 설명하면, 480 데이터 라인의 경우 데이터 펄스의 최대 스위칭 횟수는 240이 된다. 이에 따라, 데이터 로드 기준치는 최대 스위칭 횟수의 절반인 120이 된다. 즉, VGA급의 경우 스위칭되는 스위칭 횟수가 120 이하이면 데이터 로드 검출부(72)는 제 1 제어신호(CS1)를 패널부(80) 내 어드레스 구동부(86)와 연결된 직류전압 공급부(79)로 공급하여 직류전압 공급부(79)를 구동시키게 된다. 이에 따라, 소비전력이 줄어들게 된다. 만약, 스위칭되는 스위칭 횟수가 120 이상이면 데이터 로드 검출부(72)는 제 2 제어신호(CS2)를 패널부(80) 내 어드레스 구동부(86)로 공급하여 전력회수장치(85)를 구동시키게 된다. 이에 따라, 소비전력이 줄어들게 된다.
이와 같은 본 발명의 제 1 실시 예에 의한 PDP의 구동장치의 구동방법을 도 14를 참조하여 설명하면, 먼저 서브필드별로 재할당된 데이터가 데이터 로드 검출부(72)로 공급된다.(S100) 데이터 로드 검출부(72)에서 서브필드별 데이터 로드를 검출하여 데이터 로드가 기준치 이하이면 제 1 제어신호(CS1)를 직류전압 공급부(79)로 공급하고, 기준치 이상이면 제 2 제어신호(CS2)를 패널부(80)의 어드레스 구동부(86)로 공급한다.(S110) 이 때, 데이터 로드가 기준치 이상이 되면 제 2 제어신호(CS2)가 패널부(80)의 어드레스 구동부(86)로 공급되어 전력회수장치(85)를 구동시키게 된다.(S120) 이에 따라, 데이타전극라인들에 데이터 펄스 공급시 전력회수장치(85)는 전력을 회수하여 다음 데이터 펄스 공급시 이용되므로 소비전력을 줄일 수 있다. 이 때, 전력회수장치(85)는 도 7 및 도 9에 도시된 전력회수장치를 이용하므로 전력을 회수하여 소비전력을 줄일 수 있을 뿐만 아니라 고속 어드레싱이 가능해진다. 만약, 데이터 로드가 기준치 이하이면 제 1 제어신호(CS1)가 직류전압 공급부(79)로 공급되어 스위칭 동작에 의해 데이타가 데이터전극라인들에 공급될 수 있도록 직류전압 공급부(79)를 구동시키게 된다.(S130) 이에 따라, 전력회수장치(85)를 구동시키지 않게 되어 전력회수장치(85)의 스위칭 소자들(도시하지 않음)을 구동시키기 위한 전력이 소모되지 않으므로 소비전력을 줄일 수 있게 된다. 이러한 S120 단계 및 S130 단계의 제어에 의해 PDP의 데이터전극라인들로 데이터 펄스가 공급된다.(S140)
도 15는 본 발명의 제 2 실시 예에 의한 PDP의 구동장치를 나타내는 도면이다.
도 15를 참조하면, 본 발명의 제 2 실시 예에 의한 PDP의 구동장치는 본 발명의 제 1 실시 예에 의한 구동장치와 비교하여 데이터 로드 검출부가 제거되는 것을 제외하고는 동일한 구성요소를 구비한다.
제 1 및 제 2 역감마 보정부(162A,162B)는 감마보정된 비디오신호를 역감마보정하여 영상신호의 계조값에 따른 휘도값을 선형적으로 변환시킨다.
APL 부(176)는 제 2 역감마 보정부(162B)에 의해 보정된 비디오 데이터를 입력받아 서스테인 펄스수를 조절하기 위한 N단계 신호를 발생한다. 한편, APL 부(176)에 의해 검출된 APL은 타이밍 컨트롤러(178)에 입력된다.
이득 조정부(164)는 제 1 역감마 보정부(162A)에서 보정된 비디오 데이터를 유효이득만큼 증폭시킨다.
오차 확산부(166)는 셀의 오차성분을 인접한 셀들로 확산시킴으로써 휘도값을 미세하게 조정한다.
서브필드 맵핑부(168)는 오차 확산부(166)로부터 보정된 비디오 데이터를 서브필드별로 재할당한다. 이러한 서브필드 맵핑부(168)에서는 공급되는 데이터가 선택적 쓰기 방식(Selective Wirite : 이하 "SW"라함)으로 구동되는지 선택적 소거 방식(Selective Erase : 이하 "SE"라함)으로 구동되는지 판단하게 된다. 이러한 구동방식에 따라 제어신호(CS11 또는 CS12)를 직류전압 공급부(179) 또는 패널부(180) 내 어드레스 구동부(186)의 전력회수장치(185)로 공급한다.
직류전압 공급부(179)는 서브필드 맵핑부(168)로부터 공급된 제 11 제어 신호(CS11)에 의해 구동되어 직류전압을 패널부(180) 내 어드레스 구동부(186)로 공급한다. 이러한 직류전압 공급부(179)는 입력되는 데이터가 SE로 구동되면 직류전압을 어드레스 구동부(186)에 공급하여 데이터 펄스가 데이터전극 라인들에 공급되도록 해당 데이터전극 라인들에 연결된 스위치를 턴-온 시키게 된다. 이 때, 직류전압 공급부(179)는 어드레스 구동부(186) 내에 설치될 수 있다.
데이터 정렬부(174)는 패널(188)의 해상도 포맷에 적합하게 서브필드 맵핑부(168)로부터 입력되는 비디오 데이터를 변환하여 메모리(170)에 저장함과 아울러 메모리(170)에 저장된 데이터를 독출하여 패널부(180) 내 어드레스 구동부(186)로 공급한다.
타이밍 컨트롤러(178)는 APL 부(176)와 패널부(180) 사이에 접속되어 APL에 따라 서스테인 펄스를 발생하는 회로를 제어하여 서스테인 펄스 수를 조정하게 된다.
패널부(180)는 화상을 표시하는 패널(188)과, 패널(188) 내 주사전극, 유지전극 및 어드레스전극들 각각을 구동하기 위한 구동부들을 구비한다. 구동부들은 각 전극들을 구동하기 위한 주사 구동부(182), 유지 구동부(184) 및 어드레스 구동부(186)를 구비한다. 이 때, 구동부들은 타이밍 컨트롤러(178)로부터의 타이밍 제어신호에 의해 구동된다. 또한, 주사 구동부(182) 및 유지 구동부(184)는 서스테인 기간에 타이밍 컨트롤러(178)의 제어에 따른 표시방전을 일으키기 위한 서스테인펄스를 주사전극 및 유지전극에 공급한다. 이러한 패널부(180) 내 어드레스 구동부(186)에는 소비전력을 줄이기 위해 전력회수장치(185)가 설치된다.
전력회수장치(185)는 서브필드 맵핑부(168)로부터 공급된 제 12 제어신호(CS12)에 의해 구동된다. 이러한 전력회수장치(185)는 입력되는 데이터가 SW로 구동되면 스위칭 동작에 의해 데이터를 패널(188) 내의 데이터전극라인들에 공급한다. 이 때, 전력회수장치(185)는 도 7 및 도 9에 도시된 전력회수장치를 이용하므로 전력을 회수하여 소비전력을 줄일 수 있을 뿐만 아니라 고속 어드레싱이 가능하다.
도 16은 본 발명의 제 2 실시 예에 이용되는 선택적 쓰기 및 소거방식(Selective Write Selective Erase : 이하 "SWSE"라함)의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 16을 참조하면, 선택적 쓰기 서브필드의 리셋기간(RPD)에는 주사전극라인들(Y)에 셋업(Set-up)파형의 리셋펄스(RP)에 이어서 셋다운(Set-down) 파형의 리셋펄스(-RP)가 순차적으로 공급된다. 또한, 유지전극라인들(Z)에는 정극성의 직류전압이 공급된다.
선택적 쓰기 서브필드의 어드레스 기간(APD)에는 유지전극라인들(Z)에 정극성(+)의 직류전압이 공급되는 동안에 주사전극라인들(Y)과 어드레스전극라인들(X) 각각에 부극성의 선택적 쓰기 스캔펄스(SWSP)와 정극성의 선택적 쓰기 데이터 펄스(SWDP)가 상호 동기되게끔 공급된다. 선택적 쓰기 서브필드의 어드레스 방전에 의해 켜진 셀에 대하여 서스테인 방전이 일어나도록 서스테인펄스(SUSPy,SUSPz)가 주사전극라인들(Y)과 유지전극라인들(Z)에 교번적으로 공급된다. 그리고, 각 선택적 쓰기 서브필드의 종료시점에는 서스테인 방전이 소거되게 하는 소거펄스(도시하지 않음)가 유지전극라인들(Z)에 공급된다.
선택적 소거 서브필드의 리셋기간(RPD)은 생략된다. 선택적 소거 서브필드(ESF)의 어드레스 기간(APD)에는 주사전극라인들(Y)과 어드레스전극라인들(X) 각각에 셀을 끄기 위한 부극성의 선택적 소거 스캔펄스(SESP)와 정극성의 선택적 소거 데이터 펄스(SEDP)가 상호 동기되게끔 공급된다. 이 선택적 소거 스캔펄스(SEDP)는 부극성의 스캔기준전압(Vw)보다 높은 부극성의 선택적 소거용 스캔전압(Ve)까지 하강한다. 선택적 소거 서브필드의 어드레스 방전에 의해 꺼지지 않은 셀들에 대하여 서스테인 방전이 일어나도록 서스테인펄스(SUSPy,SUSPz)가 주사전극라인들(Y)과 유지전극라인들(Z)에 교번적으로 공급된다. 이어지는 다음 서브필드가 선택적 소거필드인 경우에 현재의 선택적 소거 서브필드의 종료시점에는 비교적 펄스폭이 큰 서스테인펄스(SUSPy)가 주사전극라인들(Y)에 공급된다. 그리고 다음 서브필드가 선택적 쓰기 서브필드인 마지막 선택적 소거 서브필드에는 주사전극라인들(Y)과 유지전극라인들(Z)에 도시하지 않은 소거펄스와 램프신호가 공급되어 켜진 셀들의 서스테인 방전을 소거시킨다.
이와 같은 SWSE 구동방식에서 입력되는 데이터가 SE 방식으로 구동하면 서브필드 맵핑부(168)에서 제 11 제어신호(CS11)를 패널부(180) 내 어드레스 구동부(186)와 연결된 직류전압 공급부(179)에 공급하여 직류전압 공급부(179)를 구동시키게 된다. 만약, 입력되는 데이터가 SW 방식으로 구동하면 서브필드 맵핑부(168)에서 제 12 제어신호(CS12)를 패널부(180) 내 어드레스 구동부(186)로 공급하여 전력회수장치(185)를 구동시키게 된다. 이 때, SW 구동방식 및 SE 구동방식에 따라 각각 다른 제어신호를 발생시켜 직류전압 공급부(179) 및 전력회수장치(185) 중 어느 하나를 구동시키는 이유는 소비전력을 감소시키기 위해서 이다. 즉, SWSE는 통상 SE 서브필드를 6개, SE 서브필드를 6개 총 12개의 서브필드로 구성된다.(이 때, 서브필드의 수는 다르게 구성될 수도 있다.) 여기서 SW는 6개의 서브필드를 독립적으로 구동한다. 즉, 6개의 서브필드에서 각 셀들은 독립된 데이터 펄스를 발생시켜서 계조 구현을 한다. 그런데, SE 구동은 한 번 꺼진 셀은 이후 서브필드에서는 더 이상의 데이터 펄스가 발생하지 않는다. 즉, SE 구간에서는 켜있는 셀을 대상으로 단 한번의 데이터 펄스만이 필요하기 때문에 SW 구간에서의 데이터 로드가 SE구간에서보다 훨씬 크다. 따라서, 데이타 로드가 큰 SW 구간에서는 제 12 제어신호(CS12)를 어드레스 구동부(189)로 공급하여 어드레스 구동부(186) 내의 전력회수장치(185)를 구동시킨다. 이러한 전력회수장치(185)에 의해 회수된 전력이 다음 데이타 펄스를 공급할 때 이용되므로 소비전력이 줄어들게 된다. 그리고, 데이터 로드가 작은 SE 구간에서는 제 11 제어신호(Cs11)를 공급하여 직류전압 공급부(179)를 구동시킨다. 이러한 직류전압 공급부(179)가 구동되면 직류전압을 어드레스 구동부(186)에 공급하여 데이터 펄스가 데이터전극 라인들에 공급되도록 해당 데이터전극 라인들에 연결된 스위치를 턴-온 시키게 된다. 이에 따라, 전력회수장치가 구동되지 않고, 데이터 펄스가 데이터전극 라인들로 공급되므로 소비전력이 줄어들게 된다.
한편, 본 발명의 제 2 실시 예에서 처럼 입력되는 데이터가 SW 방식으로 구동되는지 SE 방식으로 구동되는지에 따라 각각 다른 장치를 이용하여 데이터 펄스를 데이터전극라인들에 공급하였다. 즉, 데이터 로드가 큰 SW 구간에서는 전력회수장치(185)를 구동시키고, 데이터 로드가 작은 SE 구간에서는 전력회수장치(185)를 구동시키지 않았다. 여기에 본 발명의 제 1 실시 예를 적용하여 SW 구간에서 비교적 데이터 로드가 적은 서브필드 예를 들어, 도 17에서 처럼 제 6 서브필드(SF6)에서는 전력회수장치를 구동시키지 않고 직류전압 공급부를 구동시킴으로써 소비 전력을 감소시킬 수 있다. 또한, SE 구간에서 비교적 데이터 로드가 큰 서브필드 예를 들어, 도 17에서 처럼 제 7 내지 제 9 서브필드(SF7 내지 SF9)에서는 전력회수장치(185)를 구동시킴으로써 소비 전력을 감소시킬 수 있다. 이 때, 도 17에서 검게 표시된 부분이 많은 서브필드는 데이터 로드가 많은 서브필드이고, 그렇지 않은 서브필드는 데이터 로드가 적은 서브필드이다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동장치는 입력되는 비디오 데이터의 데이터로드 및 구동방식에 따라 전력회수장치를 구동/비구동으로 적절히 구분하여 구동할 수 있으므로 구동 효율을 높임과 아울러 고속구동이 가능한 전력회수장치를 이용함으로써 고속 구동을 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 교류 면방전형 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 종래의 플라즈마 디스플레이 패널을 구동하기 위한 구동부들을 나타내는 도면.
도 4는 종래의 플라즈마 디스플레이 패널의 전력회수장치를 나타내는 도면.
도 5는 도 4에 도시된 전력회수장치의 동작과정을 나타내는 파형도.
도 6은 도 4에 도시된 전력회수장치에서 공급되는 데이터펄스를 나타내는 도면.
도 7은 종래의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전력회수장치를 나타내는 도면.
도 8은 도 7에 도시된 전력회수장치의 동작과정을 나타내는 파형도.
도 9는 종래의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전력회수장치를 나타내는 도면.
도 10은 도 9에 도시된 전력회수장치의 동작과정을 나타내는 파형도.
도 11은 도 7 및 도 9에 도시된 전력회수장치에서 공급되는 데이터펄스를 나타내는 도면.
도 12는 본 발명의 제 1 실시 예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면.
도 13은 도 12에 도시된 플라즈마 디스플레이 패널의 구동장치를 상세히 나타내는 도면.
도 14는 도 12에 도시된 플라즈마 디스플레이 패널의 구동장치의 구동방법을 나타내는 흐름도.
도 15는 본 발명의 제 2 실시 예에 의한 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면.
도 16은 도 15에 도시된 플라즈마 디스플레이 패널의 구동장치에 이용되는 선택적 쓰기 및 소거방식으로 구동되는 파형도.
도 17은 선택적 쓰기 서브필드 및 선택적 소거 서브필드에서 데이터 로드를 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사전극 12Z : 유지전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체층
30,88,188 : PDP 32,82,182 : 주사 구동부
34,84,184 : 유지 구동부 36A,36B,85,185 : 어드레스 구동부
40,50A,50B,85,185 : 전력회수장치 80,180 : 패널부
62A,162A,62B,162B : 제 1 및 제 2 역감마 보정부
64,164 : 이득조정부 66,166 : 오차확산부
68,168 : 서브필드 맵핑부 70,170 : 메모리
72 : 데이터 로드 검출부 74,174 : 데이터 정렬부
76,176 : APL 부 78,178 : 타이밍 컨트롤러
79,179 : 직류전압 공급부

Claims (15)

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  7. 한 프레임이 적어도 하나 이상의 선택적 쓰기 서브필드 및 선택적 소거 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동장치에 있어서,
    상기 선택적 소거 서브필드에서는 제 1 제어신호, 상기 선택적 쓰기 서브필드에서는 제 2 제어신호를 생성하는 서브필드 맵핑부와;
    상기 서브필드 맵핑부로부터의 상기 제 1 제어신호에 대응되어 직류전압을 공급하기 위한 직류전압 공급부와;
    상기 서브필드 맵핑부로부터의 상기 제 2 제어신호에 대응되어 데이터전압을 공급하기 위한 에너지 회수회로와;
    상기 에너지 회수회로 및 상기 직류전압 공급부로부터 공급되는 직류전압 및 데이터전압 중 어느 하나의 전압을 이용하여 데이터펄스를 생성하기 위한 어드레스 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 7 항에 있어서,
    상기 서브필드 맵핑부는 상기 선택적 쓰기 서브필드 및 선택적 소거 서브필드별로 공급되는 데이터의 로드를 파악하고, 상기 데이터 로드가 미리 설정된 기준치 이하이면 상기 제 1 제어신호를 생성하고, 그 외의 경우에는 상기 제 2 제어신호를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  9. 제 8 항에 있어서,
    상기 기준치는 상기 데이터펄스의 최대 스위칭 횟수의 절반으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 제 7 항에 있어서,
    상기 직류전압 공급부 및 에너지 회수회로는 상기 어드레스 구동부 내부 및 외부 중 어느 하나에 설치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  11. 제 7 항에 있어서,
    상기 서브필드 맵핑부는 데이터의 로드와 무관하게 상기 선택적 소거 서브필드에서는 상기 제 1 제어신호를 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  12. 제 7 항에 있어서,
    상기 서브필드 맵핑부는 상기 데이터의 로드와 무관하게 상기 선택적 쓰기 서브필드에서는 상기 제 2 제어신호를 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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