JP2001306028A

JP2001306028A - 表示パネルの駆動装置

Info

Publication number: JP2001306028A
Application number: JP2000120813A
Authority: JP
Inventors: Tetsuro Nagakubo; 哲朗長久保; Tetsuya Shigeta; 哲也重田; Koji Honda; 広史本田; Shigeo Ide; 茂生井手
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2000-04-21
Filing date: 2000-04-21
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】画素データパルス発生時の電力消費量を低減
可能な表示パネルの駆動装置を提供する。【解決手段】コンデンサと、コンデンサに蓄積されて
いる電荷を選択的に放電せしめてこれを電源ラインに供
給する第１スイッチング電流路と、電源電位を選択的に
電源ラインに印加する第２スイッチング電流路と、列電
極上に蓄積された電荷を選択的に電源ラインを介してコ
ンデンサに充電せしめる第３スイッチング電流路と、電
源ラインを選択的に接地せしめる第４スイッチング電流
路と、からなる電源回路と、映像信号に応じて電源ライ
ンと列電極とを所定期間だけ接続することにより列電極
上に画素データパルスを発生せしめる画素データパルス
発生回路と、を備え、画素データパルス発生回路に供給
される画素データが２行以上に亘って全て発光を示す論
理値となる場合には、電源回路において第２スイッチン
グ電流路のみをオンとして電源ラインに電源電位を供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、交流駆動型プラズ
マディスプレイパネル、又はエレクトロルミネセンスデ
ィスプレイパネルの如き表示パネルを駆動する駆動装置
に関する。

【０００２】

【従来技術】現在、壁掛ＴＶとして、プラズマディスプ
レイパネル、又はエレクトロルミネセンスディスプレイ
パネル等の如き容量性発光素子をマトリクス状に配列し
てなる表示パネルを用いた表示装置が製品化されてい
る。図１は、かかる表示パネルとしてプラズマディスプ
レイパネルを用いた表示装置の概略構成を示す図であ
る。

【０００３】図１において、プラズマディスプレイパネ
ル（以下、ＰＤＰと称す）１０は、Ｘ及びＹの１対にて
１画面の各行（第１行〜第ｎ行）に対応した行電極対を
なす行電極Ｙ₁〜Ｙ_n及びＸ₁〜Ｘ_nを備えている。更に、
ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ
誘電体層及び放電空間を挟んで１画面の各列（第１列〜
第ｍ列）に対応した列電極Ｚ₁〜Ｚ_mが形成されている。
なお、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの
交差部に１画素を担う放電セルが形成される。

【０００４】各放電セルは、その放電セル内において放
電が生起されるか否かにより、"発光"及び"非発光"の２
つの状態しかもたない。すなわち、最低輝度(非発光状
態)、及び最高輝度(発光状態)の２階調分の輝度しか表
現できないのである。そこで、このような発光素子を有
するＰＤＰ１０に対して、入力された映像信号に対応し
た中間調の輝度を得るべく、駆動装置１００には、サブ
フィールド法を用いた階調駆動が適用される。

【０００５】サブフィールド法では、入力された映像信
号を各画素毎に対応したＮビットの画素データに変換
し、このＮビットのビット桁各々に対応させて、１フィ
ールドの表示期間をＮ個のサブフィールドに分割する。
各サブフィールドには、そのサブフィールドの重み付け
に対応した放電実行回数が各々割り当ててあり、映像信
号に応じたサブフィールドにおいてのみでこの放電を選
択的に生起させる。各サブフィールドで生起された放電
回数の合計(１フィールド表示期間内での)により、映像
信号に対応した中間調の輝度が得られるのである。

【０００６】かかるサブフィールド法を利用してＰＤＰ
を階調駆動する方法として、選択消去アドレス法が知ら
れている。図２は、その選択消去アドレス法による階調
駆動において、駆動装置１００が、１サブフィールド内
においてＰＤＰ１０の列電極及び行電極に印加する各種
駆動パルスの印加タイミングを示す図である。

【０００７】先ず、駆動装置１００は、負極性のリセッ
トパルスＲＰ_xを行電極Ｘ₁〜Ｘ_n、更に正極性のリセッ
トパルスＲＰ_Yを行電極Ｙ₁〜Ｙ_n各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰ_x
及びＲＰ_Yの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、"発光セル"に初期設定される。

【０００８】次に、駆動装置１００は、入力された映像
信号を各画素毎の例えば８ビットの画素データに変換す
る。駆動装置１００は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。駆動装置１００は、かかる画素
データパルスを１行分毎(ｍ個)にグループ化した、第１
行〜第ｎ行各々に対応した画素データパルス群ＤＰ₁〜
ＤＰ_nを、図２に示されるように順次、列電極Ｚ ₁〜Ｚ_m
に印加して行く。なお、駆動装置１００は、上記画素デ
ータビットが例えば論理レベル"１"である場合には高電
圧、論理レベル"０"である場合には低電圧(０ボルト)の
画素データパルスを発生する。更に、駆動装置１００
は、上記画素データパルス群ＤＰ各々の印加タイミング
にて、図２に示されるが如き走査パルスＳＰを発生し、
これを行電極Ｙ₁〜Ｙ_nへと順次印加して行く(画素デー
タ書込行程Ｗｃ)。

【０００９】走査パルスＳＰが印加された"行"と、高電
圧の画素データパルスが印加された"列"との交差部の放
電セルにのみ放電（選択消去放電）が生じ、その放電セ
ル内に残存していた壁電荷が選択的に消去される。これ
により、上記一斉リセット行程Ｒｃにおいて"発光セル"
の状態に初期化された放電セルは、"非発光セル"に推移
する。一方、走査パルスＳＰが印加されたものの、低電
圧の画素データパルスが印加された"行"及び"列"に交叉
して形成されている放電セルには前述した如き選択消去
放電は生起されず、上記一斉リセット行程Ｒｃにて初期
化された状態、つまり"発光セル"の状態が保持される。

【００１０】次に、駆動装置１００は、図２に示される
が如き正極性の維持パルスＩＰ_Xを繰り返し行電極Ｘ₁〜
Ｘ_nに印加すると共に、この維持パルスＩＰ_Xが行電極Ｘ
₁〜Ｘ_nに印加されていない期間中に、図２に示されるが
如き正極性の維持パルスＩＰ_Yを繰り返し行電極Ｙ₁〜Ｙ
_nに印加する(発光維持行程Ｉｃ)。壁電荷が残留したま
まとなっている放電セル、すなわち"発光セル"のみが、
その維持パルスＩＰ_X及びＩＰ_Yが交互に印加される度に
放電(維持放電)する。つまり、上記画素データ書込行程
Ｗｃにおいて"発光セル"に設定された放電セルのみが、
このサブフィールドの重み付けに対応した回数分だけ維
持放電に伴う発光を繰り返し、これにより視覚上の発光
状態が維持されるのである。その維持パルスＩＰ_X及び
ＩＰ_Yが印加される回数は、各サブフィールド毎の重み
付けに応じて予め設定されている回数である。

【００１１】次に、駆動装置１００は、図２に示される
が如き消去パルスＥＰを行電極Ｙ₁〜Ｙ_nに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を１フィールド内において
複数回実行することにより、視覚上において、映像信号
に対応した中間輝度が得られるのである。

【００１２】

【発明が解決しようとする課題】しかしながら、プラズ
マディスプレイパネル又はエレクトロルミネセンスディ
スプレイパネルの如き容量性発光素子を有する表示パネ
ルの列電極に画素データパルスを印加すると、列電極間
に生じる電位差により列電極間に存在する寄生容量で充
放電が生起されてしまい、無効電力が消費されるという
問題があった。

【００１３】また、高品位なテレビジョン画像表示のた
めに列電極の数を増加すると、それに応じて、列電極に
印加すべき画素データパルスの数も増加するので、電力
消費量も増加してしまう。よって、現在、電力消費を抑
えつつ画素データパルスを表示パネルに印加させること
ができる駆動装置が望まれている。

【００１４】本発明の目的は、画素データパルス発生時
の電力消費量を低減可能な表示パネルの駆動装置を提供
することである。

【００１５】

【課題を解決するための手段】本発明による表示パネル
の駆動装置は、複数の行電極と、行電極に交差して配列
された複数の列電極とを有する表示パネルの列電極の各
々に映像信号に対応した画素データパルスを印加する表
示パネルの駆動装置であって、コンデンサと、コンデン
サに蓄積されている電荷を選択的に放電せしめてこれを
電源ラインに供給する第１スイッチング電流路と、電源
電位を選択的に電源ラインに印加する第２スイッチング
電流路と、列電極上に蓄積された電荷を選択的に電源ラ
インを介してコンデンサに充電せしめる第３スイッチン
グ電流路と、電源ラインを選択的に接地せしめる第４ス
イッチング電流路と、からなる電源回路と、映像信号に
応じて電源ラインと列電極とを所定期間だけ接続するこ
とにより列電極上に画素データパルスを発生せしめる画
素データパルス発生回路と、を備え、画素データパルス
発生回路に供給される画素データが２行以上に亘って全
て発光を示す論理値となる場合には、電源回路において
第２スイッチング電流路のみをオンとして電源ラインに
電源電位を供給することを特徴としている。

【００１６】

【発明の実施の形態】図３は、本発明による駆動装置を
備えた表示装置の構成を示す図である。図３において、
プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ
及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対
応した行電極対をなす行電極Ｙ ₁〜Ｙ_n及びＸ₁〜Ｘ_nを備
えている。更に、ＰＤＰ１０には、行電極対Ｙ₁〜Ｙ_n及
びＸ₁〜Ｘ_nに各々直交し、かつ図示せぬ誘電体層及び放
電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応
した列電極Ｚ₁〜Ｚ_mが形成されている。１対の行電極対
（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う
放電セルが形成される。

【００１７】駆動制御回路５０は、図２に示したが如
き、リセットパルスＲＰ_X及びＲＰ_Y、走査パルスＳＰ、
並びに維持パルスＩＰ_X及びＩＰ_Y各々を生成させるため
の各種タイミング信号を発生し、これらを行電極駆動回
路３０及び４０の各々に供給する。行電極駆動回路３０
は、かかるタイミング信号に応じてリセットパルスＲＰ
_X及び維持パルスＩＰ_Xを生成し、それらパルスを図２に
示されるが如きタイミングにてＰＤＰ１０の行電極Ｘ₁
〜Ｘ_nに印加する。一方、行電極駆動回路４０は、駆動
制御回路５０から供給された各種タイミング信号に応じ
てリセットパルスＲＰ_Y、走査パルスＳＰ、維持パルス
ＩＰ_Y及び消去パルスＥＰの各々を生成し、それらパル
スを図２に示したが如きタイミングにてＰＤＰ１０の行
電極Ｙ₁〜Ｙ_nに印加する。

【００１８】駆動制御回路５０には表示データパターン
検出回路５１が接続されている。表示データパターン検
出回路５１は入力された映像信号のラインのパターン
が、図５に示すラインｊ−２，ｊ−１（ｊは正の整数）
の如く連続する行各々において選択放電が連続しない第
１パターンと、ラインｊ，ｊ＋１，ｊ＋２の如く連続す
る行各々において選択放電が連続する第２パターンとの
いずれであるかを検出する。この検出結果が駆動制御回
路５０に供給される。第１パターンはＰＤＰ１０におけ
る負荷が小の場合であり、第２パターンはＰＤＰ１０に
おける負荷が大の場合である。

【００１９】駆動制御回路５０は、入力された映像信号
を各画素毎の例えば８ビットの画素データに変換し、こ
の画素データを各ビット桁毎に分割して第１〜第ｎ行各
々に対応したもの同士で１行分(ｍ個)毎に抽出したもの
を画素データビットＤＢ₁〜ＤＢ_mとして列電極駆動回路
２０に供給する。駆動制御回路５０は、かかる画素デー
タビットＤＢに応じた画素データパルスを発生するため
のスイッチング信号ＳＷ１〜ＳＷ４を生成し、そのスイ
ッチング信号ＳＷ１〜ＳＷ４を列電極駆動回路２０に供
給する。スイッチング信号ＳＷ１〜ＳＷ４は表示データ
パターン検出回路５１のパターンの検出結果に応じて後
述するように発生される。

【００２０】図４は、列電極駆動回路２０の内部構成を
示す図である。列電極駆動回路２０は、図４に示すよう
に、電源回路２１及び画素データパルス発生回路２２か
ら構成される。電源回路２１には、一端がＰＤＰ１０の
接地電位としてのＰＤＰ接地電位Ｖｓに接地されたコン
デンサＣ１が備えられている。スイッチング素子Ｓ１
は、駆動制御回路５０から論理レベル"０"のスイッチン
グ信号ＳＷ１が供給されている間はオフ状態にある。一
方、スイッチング信号ＳＷ１の論理レベルが"１"である
場合にはオン状態となって、コンデンサＣ１の他端に生
じた電位をコイルＬ１及びダイオードＤ１を介して電源
ライン２上に印加する。これによりコンデンサＣ１は放
電を開始し、その放電により生じた電位が電源ライン２
上に印加される。スイッチング素子Ｓ２は、駆動制御回
路５０から論理レベル"０"のスイッチング信号ＳＷ２が
供給されている間はオフ状態である一方、スイッチング
信号ＳＷ２の論理レベルが"１"である場合にはオン状態
となって電源ライン２上の電位をコイルＬ２及びダイオ
ードＤ２を介してコンデンサＣ１の他端に印加する。ス
イッチング素子Ｓ２のオン時にコンデンサＣ１は電源ラ
イン２上の電位によって充電される。スイッチング素子
Ｓ３は、駆動制御回路５０から論理レベル"０"のスイッ
チング信号ＳＷ３が供給されている間はオフ状態である
一方、スイッチング信号ＳＷ３の論理レベルが"１"であ
る場合にはオン状態となって直流電源Ｂ１による電源電
位Ｖaを電源ライン２上に印加する。直流電源Ｂ１の負
側端子は、ＰＤＰ接地電位Ｖｓにて等しくされている。
スイッチング素子Ｓ４は、駆動制御回路５０から論理レ
ベル"０"のスイッチング信号ＳＷ４が供給されている間
はオフ状態である一方、スイッチング信号ＳＷ４の論理
レベルが"１"である場合にはオン状態となって電源ライ
ン２をＰＤＰ接地電位Ｖｓに等しくさせる。

【００２１】画素データパルス発生回路２２には、駆動
制御回路５０から供給された１行分(ｍ個)の画素データ
ビットＤＢ₁〜ＤＢ_mの各々に応じて、独立してオン・オ
フ制御されるスイッチング素子ＳＷＺ₁〜ＳＷＺ_m、及び
ＳＷＺ_1O〜ＳＷＺ_mOが設けられている。スイッチング素
子ＳＷＺ₁〜ＳＷＺ_mの各々は、供給された画素データビ
ットＤＢが論理レベル"１"である場合に限りオン状態と
なって、電源ライン２上に生じている電位をＰＤＰ１０
の列電極Ｚ₁〜Ｚ_mに印加する。スイッチング素子ＳＷＺ
_1O〜ＳＷＺ_mO各々は、画素データビットＤＢが論理レベ
ル"０"である場合に限りオン状態となって、列電極上の
電位をＰＤＰ接地電位Ｖｓに等しくさせる。

【００２２】図５は、列電極駆動回路２０の内部動作波
形を示す図である。ＰＤＰ１０における負荷が小の場
合、すなわち、表示データパターン検出回路５１による
検出結果が図５に示すラインｊ−２，ｊ−１の如く連続
する行各々において選択放電が連続しない第１パターン
の場合には、列電極Ｚ_i（ｉは１〜ｍ）では図６の期間
Ｔ１に示すように電位変動が生ずる。

【００２３】この場合、画素データビットＤＢが論理レ
ベル“１”である場合、画素データパルス発生回路２２
の列電極Ｚ_iに対応したスイッチング素子ＳＷＺ_iはオン
状態になり、また、スイッチング素子ＳＷＺ_ioはオフ状
態となり、一方、画素データビットＤＢが論理レベル
“０”である場合、画素データパルス発生回路２２のス
イッチング素子ＳＷＺ_iはオフ状態、スイッチング素子
ＳＷＺ_ioはオン状態となる。

【００２４】従って、画素データビットＤＢが論理レベ
ル“１”から“０”に切り換わると、スイッチング素子
ＳＷＺ_i0はオン状態となり、列電極Ｚ_iは接地され、列
電極Ｚ_iの電位は０［Ｖ］に固定される。また、画素デ
ータビットＤＢが論理レベル“０”から“１”に切り換
わると、スイッチング素子ＳＷＺ_iはオン状態、スイッ
チング素子ＳＷＺ_i0はオフ状態となる。

【００２５】スイッチング素子ＳＷＺ_iのオンと同時
に、スイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷が放電される。よっ
て、コイルＬ１、ダイオードＤ１、スイッチング素子Ｓ
１及びスイッチング素子ＳＷＺ_iを介して電流が列電極
Ｚ_iに流れ、負荷容量Ｃ₀が充電される。このとき、コイ
ルＬ１及び負荷容量Ｃ₀で決まる時定数により列電極Ｚ_i
の電位は、図６に示すように徐々に上昇する（駆動行程
Ｇ１）。

【００２６】スイッチング素子ＳＷＺ_iがオンとなった
時点からコイルＬ１及び負荷容量による共振周期の半周
期が経過した後に、スイッチング素子Ｓ３をオン状態と
し、直流電源Ｂ１による電源電位Ｖａが電源ライン２上
に印加され、列電極Ｚ_iの電位が電源電位Ｖａに固定さ
れる（駆動行程Ｇ２）。次に、スイッチング素子Ｓ１が
オフ状態となり、コイルＬ１及び負荷容量Ｃ₀による共
振動作が停止する（駆動行程Ｇ３）。

【００２７】次いで、駆動制御回路５０は、スイッチン
グ素子Ｓ２をオン、スイッチング素子Ｓ３をオフとし、
負荷容量Ｃ₀に蓄えられていた電荷が放電される。よっ
て、スイッチング素子ＳＷＺ_i、コイルＬ２、ダイオー
ドＤ２及びスイッチング素子Ｓ２を介して電流がコンデ
ンサＣ１に流れ、コンデンサＣ１が充電される。このと
き、コイルＬ２及び負荷容量Ｃ₀で決まる時定数により
列電極Ｚ_iの電位は、図６に示すように徐々に低下する
（駆動行程Ｇ４）。

【００２８】次に、コイルＬ１及び負荷容量による共振
周期の半周期が経過した時点で、スイッチング素子ＳＷ
Ｚ_iをオフ状態にする。その後、スイッチング素子Ｓ４
が所定の短期間だけオン状態にされる（駆動行程Ｇ
５）。上述の一連の動作により、不連続な画素データパ
ルスが列電極Ｚ_iに印加される。

【００２９】一方、ＰＤＰ１０における負荷が大の場
合、すなわち、表示データパターン検出回路５１による
検出結果が図５に示すラインｊ，ｊ＋１，ｊ＋２の如く
連続する行各々において選択放電が連続する第２パター
ン場合には、列電極Ｚ_iには図６の期間Ｔ２に示すよう
に一定電位Ｖａが印加される。高電圧の画素データパル
スが連続して列電極Ｚ_i（ｉは１〜ｍ）に印加される負
荷が大の場合には、図６の期間Ｔ２に示されるようにス
イッチング素子ＳＷＺ _i（ｉは１〜ｍ）がオン状態で、
スイッチング素子ＳＷＺ_io（ｉは１〜ｍ）がオフ状態と
なっている。

【００３０】駆動制御回路５０は、論理レベル“０”の
スイッチング信号ＳＷ１，ＳＷ２，ＳＷ４、及び論理レ
ベル“１”のスイッチング信号ＳＷ３を電源回路２１に
供給する。これにより、スイッチング素子Ｓ１〜Ｓ４の
うちのスイッチング素子Ｓ３のみがオン状態となる。よ
って、直流電源Ｂ１による電源電位Ｖａが電源ライン２
上に印加され、列電極Ｚ_iの電位はそのまま電源電位Ｖ
ａに固定され、列電極Ｚ_iに関わるセルは直流駆動が行
われる。

【００３１】このように選択放電を実行するセルが垂直
方向に連続する負荷が大きい場合には、共振動作を停止
して直流駆動を行うので、列電極Ｚ_i及びコンデンサＣ
１による充放電が行われなくなる。よって、充放電によ
る電力消費分だけ消費電力を減少させることができる。

【００３２】

【発明の効果】以上、詳述した如く本発明の駆動装置に
よれば、画素データパルス発生時の負荷が大となる場合
において、列電極各々に存在する寄生容量間での無駄な
充放電動作、並びに、表示パネルから駆動装置側への余
分な電流の流れ込みが抑制されるので、電力消費量が低
減される。

【図面の簡単な説明】

【図１】平面表示パネルとしてプラズマディスプレイパ
ネルを用いたプラズマ表示装置の概略構成を示す図であ
る。

【図２】１サブフィールド内においてＰＤＰ１０に印加
する各種駆動パルスの印加タイミングを示す図である。

【図３】本発明による駆動装置を搭載した表示装置の構
成を示す図である。

【図４】列電極駆動回路２０の内部構成を示す図であ
る。

【図５】ＰＤＰにおける負荷の大小となる場合を示す図
である。

【図６】列電極駆動回路２０の内部動作を説明するため
の図である。

【主要部分の符号の説明】

B1 直流電源 C1 コンデンサ D1,D2 ダイオード L1,L2 コイル S1〜S4 スイッチング素子 10 ＰＤＰ 20 列電極駆動回路 50 駆動制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/28 Ｂ (72)発明者本田広史山梨県中巨摩郡田富町西花輪2680番地パイオニア株式会社内 (72)発明者井手茂生山梨県中巨摩郡田富町西花輪2680番地パイオニア株式会社内Ｆターム(参考） 5C080 AA05 AA06 DD26 FF12 JJ01 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有する表示パネルの前記列
電極の各々に映像信号に対応した画素データパルスを印
加する表示パネルの駆動装置であって、コンデンサと、前記コンデンサに蓄積されている電荷を
選択的に放電せしめてこれを電源ラインに供給する第１
スイッチング電流路と、電源電位を選択的に前記電源ラ
インに印加する第２スイッチング電流路と、前記列電極
上に蓄積された電荷を選択的に前記電源ラインを介して
前記コンデンサに充電せしめる第３スイッチング電流路
と、前記電源ラインを選択的に接地せしめる第４スイッ
チング電流路と、からなる電源回路と、前記映像信号に応じて前記電源ラインと前記列電極とを
所定期間だけ接続することにより前記列電極上に前記画
素データパルスを発生せしめる画素データパルス発生回
路と、を備え、前記画素データパルス発生回路に供給される前記画素デ
ータが２行以上に亘って全て発光を示す論理値となる場
合には、前記電源回路において前記第２スイッチング電
流路のみをオンとして前記電源ラインに電源電位を供給
することを特徴とする表示パネルの駆動装置。
【請求項２】前記第１スイッチング電流路は、前記コ
ンデンサの一端にその一端が接続された第１コイルと、
前記第１コイルの他端に発生した電位を前記電源ライン
に印加する第１スイッチング素子とからなり、前記第３スイッチング電流路は、前記電源ラインにその
一端が接続された第２コイルと、前記第２コイルの他端
を前記コンデンサの一端に接地せしめる第２スイッチン
グ素子と、からなることを特徴とする請求項１記載の表
示パネルの駆動装置。