JP3775968B2 - プラズマディスプレイ装置 - Google Patents
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Description
【発明が属する技術分野】
本発明は、プラズマディスプレイ装置に関する。
【0002】
【従来の技術】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの1つとして着目されている。
図1は、かかるプラズマディスプレイパネルと、これを駆動する駆動回路とからなるプラズマディスプレイ装置の概略構成を示す図である。
【0003】
図1において、プラズマディスプレイパネルとしてのPDP200は、データ電極としてのm個の列電極D1〜Dmと、これら列電極各々と交叉して配列されている夫々n個の行電極X1〜Xn及び行電極Y1〜Ynを備えている。これら行電極X1〜Xn及び行電極Y1〜Ynは、一対の行電極X及びYにて画面の1行分に対応した表示ラインを担っている。すなわち、PDP200の表示ライン数は、図1に示されるが如く表示ラインL1〜Lnなるn本である。尚、列電極Dと、行電極X及びYとは、放電空間を挟んで互いに対向して配置された2つのガラス基板に夫々形成されている。そして、図1に示されるように、表示ラインLと列電極Dとの交叉部に、図1に示されるが如く、各画素に対応した放電セルG11〜Gnmが形成される構造となっている。
【0004】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の2つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の2階調分の輝度しか表現出来ないのである。そこで、駆動回路100は、このようなPDP200に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。 サブフィールド法では、入力された映像信号を各画素毎に対応した例えばnビットの画素データに変換し、このnビットの各ビット桁に対応させて1フィールドをn個のサブフィールドに分割する。
【0005】
図2は、1サブフィールド内において、駆動回路100が上記PDP200の行電極対及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
図2に示されるように、先ず、駆動回路100は、正極性のリセットパルスRPXを行電極X1〜Xn、負極性のリセットパルスRPYを行電極Y1〜Ynに印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP200の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。その直後に、駆動回路100は、消去パルスEPをPDP200の行電極X1〜Xnに一斉に印加する。これにより、全ての放電セルには消去放電が生起され、上記壁電荷が消滅する(一斉リセット行程Rc)。かかる一斉リセット行程Rcにより、PDP200における全ての放電セルは、"非発光セル"の状態に初期化される。次に、駆動回路100は、入力された映像信号に対応した1行分毎の画素データパルス群DP1〜DPnを順次、列電極D1-mに印加して行くと共に、各画素データパルス群DPの印加タイミングにて走査パルスSPを発生し、これを行電極Y1〜Ynへと順次印加して行く(画素データ書込行程Wc)。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じて壁電荷が形成される。これにより、上記一斉リセット行程Rcにおいて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、走査パルスSPが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択書込放電は生起されず、上記一斉リセット行程Rcにて初期化された状態、つまり"非発光セル"の状態が保持される。次に、駆動回路100は、図2に示されるように、維持パルスIPX及びIPYを交互に、かつ繰り返し行電極X1〜Xn及び行電極Y1〜Ynに印加する(発光維持行程Ic)。尚、1サブフィールド内において維持パルスIPX及びIPYを印加する回数は、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、つまり"発光セル"のみが、上記維持パルスIPX及びIPYが印加される度に放電(維持放電)を起こす。すなわち、上記画素データ書込行程Wcにおいて"発光セル"に設定された放電セルのみが、各サブフィールドの重み付けに対応した回数分だけ発光を伴う維持放電を繰り返して、その発光状態を維持するのである。
【0006】
駆動回路100は、以上の如き動作を各サブフィールド毎に実施し、各サブフィールドで生起させた上記維持放電の回数の合計(1フィールドでの)により、映像信号に対応した中間調の輝度を表現するのである。
この際、図1に示されるPDP200の電極構成によると、各表示ライン間、例えば表示ラインL1の行電極Y1と、表示ラインL2の行電極X2との間でも維持パルスIPX及びIPYによる電位差が生じる。よって、かかる表示ライン間において、画素データには関与しない誤った放電が生起される可能性が出てくる。従って、この誤った放電を防止するために、図1に示されるが如き表示ライン間ピッチLPを十分大きくとる必要があり、表示ライン間ピッチLPを狭めることによる高精細化が困難であった。
【0007】
更に、現時点においてプラズマディスプレイパネルは、CRT、又は液晶ディスプレイ等に比べて消費電力が高いので、低消費電力化が望まれている。
【0008】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、低消費電力、高精細表示が可能なプラズマディスプレイ装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
請求項1記載によるプラズマディスプレイ装置は、入力映像信号に対応した画像表示を行うプラズマディスプレイ装置であって、水平方向に伸張しかつ交互に形成されている複数の第1行電極及び第2行電極と、放電ガスが封入された放電空間と、前記放電空間を介して前記第1行電極及び第2行電極と対向しかつ垂直方向に伸張して形成された複数の列電極とを備え、前記第1行電極及び第2行電極と前記列電極との各交叉部に画素に対応した放電セルが形成されておりかつ前記第1行電極及び第2行電極による行電極間の全てが画面の表示ラインに対応づけされてなるプラズマディスプレイパネルと、電源電位を電源ラインに印加する電流路と、前記電源ラインに接続されている一端を有するコンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを前記電源ラインに供給する第1スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第2スイッチング電流路と、からなる電源回路と、前記入力映像信号に応じて前記電源ラインと前記列電極とを所定期間だけ接続することにより前記入力映像信号に対応した画素データパルスを発生せしめてこれを前記列電極上に印加する画素データパルス発生回路と、を備え、前記電流路は、アノードに前記電源電位が供給され且つカソードが前記電源ラインに接続されているダイオードからなり、前記第1スイッチング電流路は、一端が前記ダイオードのアノードに接続され他端が前記コンデンサの他端に接続されている第1スイッチング素子からなり、前記第2スイッチング電流路は、前記コンデンサの他端にその一端が接続され他端が接地電位に設定されている第2スイッチング素子からなる。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を図を参照しつつ説明する。
図3は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
図3において、プラズマディスプレイパネルとしてのPDP10は、m個の列電極D1〜Dmと、これら列電極各々と交叉して配列されている夫々n個の行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP10は、これら行電極X1〜Xn及び行電極Y1〜Ynにて、(2n−1)本の表示ラインL1〜L(2n−1)を備える。
【0011】
図4は、かかるPDP10の電極構造を示す図である。
尚、図4においては、PDP10中における列電極D1〜D6と、行電極X1〜X5び行電極Y1〜Y5との交叉部を抜粋して示すものである。
図4において、表示ラインを担う行電極X及び行電極Yは、前面ガラス基板(図示せぬ)の内面に交互に形成されている。これら行電極X及びYは誘電体層にて被覆されている。この誘電体層と背面ガラス基板(図示せぬ)との間には放電ガスとしての混合希ガスが封入されている放電空間(図示せぬ)が形成されている。そして、この背面ガラス基板の内面、すなわち上記前面ガラス基板と対向する面に、各列電極Dが図4に示されるが如く上記行電極X及びYと交叉する方向に伸長して形成されている。この際、行電極X及びY(あるいは、行電極Y及びX)と、列電極Dとの交叉部、つまり図4中の破線にて囲まれる領域中の上記放電空間を含む部分に、画素に対応した放電セルが形成される。更に、PDP10には、各放電セルから発せられた放電光が互いに漏れ込まないように、図4に示されるが如き井桁状のリブLBが設けられている。
【0012】
駆動制御回路50は、入力された映像信号中の同期信号に応じて、PDP10をサブフィールド法に基づいて発光駆動する為の各種タイミング信号を発生し、行電極駆動回路30に供給する。更に、駆動制御回路50は、入力された映像信号をPDP10の1画面[(2n−1)行×m列]を担う各画素に対応した画素データに変換し、この画素データを各表示ライン毎にm個の画素データビットDB1〜DBmとしてグループ化する。そして、奇数フィールド時には、奇数表示ラインL1、L3、L5、・・・・、L(2n−1)各々に対応した画素データビットDB1〜DBmを、各奇数表示ライン毎に順次、列電極駆動回路20に供給して行く。一方、偶数フィールド時には、偶数表示ラインL2、L4、L6、・・・・、L(2n−2)各々に対応した画素データビットDB1〜DBmを、各偶数表示ライン毎に順次、列電極駆動回路20に供給して行く。又、駆動制御回路50は、各表示ライン毎の画素データビットDBの供給タイミングに同期して、夫々が所定のシーケンスに従って変化するスイッチング信号SW1〜SW4を生成し、これらを列電極駆動回路20に供給する。
【0013】
列電極駆動回路20は、これらスイッチング信号SW1〜SW4に応じて、上記画素データビットDB1〜DBm各々の論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらを同時にPDP10の列電極D1〜Dmに印加する。
図5は、かかる列電極駆動回路20の内部構成を示す図である。
【0014】
図5に示されるように、列電極駆動回路20は、電源回路21及び画素データパルス発生回路22から構成される。
電源回路21におけるコンデンサC1は、その一端がPDP10の接地電位としてのPDP接地電位Vsに接地されている。スイッチング素子S1は、上記駆動制御回路50から論理レベル"0"のスイッチング信号SW1が供給されている間はオフ状態にある。一方、かかるスイッチング信号SW1の論理レベルが"1"である場合にはオン状態となって、上記コンデンサC1の他端に生じた電位をコイルL1及びダイオードDD1を介して電源ライン2上に印加する。これによりコンデンサC1は放電を開始し、その放電により生じた電位が電源ライン2上に印加される。スイッチング素子S2は、上記駆動制御回路50から論理レベル"0"のスイッチング信号SW2が供給されている間はオフ状態である一方、かかるスイッチング信号SW2の論理レベルが"1"である場合にはオン状態となって上記電源ライン2上の電位をコイルL2及びダイオードDD2を介して上記コンデンサC1の他端に印加する。この際、コンデンサC1は、上記電源ライン2上の電位によって充電される。スイッチング素子S3は、上記駆動制御回路50から論理レベル"0"のスイッチング信号SW3が供給されている間はオフ状態である一方、かかるスイッチング信号SW3の論理レベルが"1"である場合にはオン状態となって直流電源B1による電源電位Vaを電源ライン2上に印加する。尚、この直流電源B1の負側端子は、上記PDP接地電位Vsにて接地されている。スイッチング素子S4は、上記駆動制御回路50から論理レベル"0"のスイッチング信号SW4が供給されている間はオフ状態である一方、かかるスイッチング信号SW4の論理レベルが"1"である場合にはオン状態となって上記電源ライン2をPDP接地電位Vsに接地する。
【0015】
画素データパルス発生回路22には、駆動制御回路50から供給された1行分(m個)の画素データビットDB1〜DBmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子SWZ1〜SWZm、及びSWZ1O〜SWZmOが設けられている。スイッチング素子SWZ1〜SWZmの各々は、夫々に供給された画素データビットDBが論理レベル"1"である場合に限りオン状態となって、上記電源ライン2上に生じている電位をPDP10の列電極D1〜Dmに印加する。上記スイッチング素子SWZ1O〜SWZmO各々は、夫々、画素データビットDBが論理レベル"0"である場合に限りオン状態となって、列電極上の電位をPDP接地電位Vsに接地する。
【0016】
図6は、上記列電極駆動回路20の内部動作波形を示す図である。
先ず、駆動制御回路50は、論理レベル"0"のスイッチング信号SW2〜SW4、並びに論理レベル"1"のスイッチング信号SW1を電源回路21に供給する(駆動行程G1)。これにより、スイッチング素子S1〜S4の内、スイッチング素子S1のみがオン状態となり、コンデンサC1に蓄えられていた電荷が放電される。よって、この間、画素データビットDBが論理レベル"1"であると、スイッチング素子SWZiがオン状態となり、コイルL1,ダイオードDD1、スイッチング素子S1及びスイッチング素子SWZiを介して電流が列電極Diに流れ込む。そして、かかる電流によりPDP10の負荷容量C0が充電される。このとき、コイルL1及び負荷容量C0で決まる時定数により列電極Diの電位は図6に示すように徐々に上昇する。
【0017】
駆動制御回路50は、上記コイルL1及び負荷容量による共振周期の半周期が経過した時点で、スイッチング信号SW3のみを論理レベル"1"に切り換える(駆動行程G2)。これにより、スイッチング素子S3がオン状態となり、上記直流電源B1による電源電位Vaが電源ライン2上に印加され、列電極Diの電位が図6に示されるように電源電位Vaに固定される。
【0018】
次に、駆動制御回路50は、スイッチング信号SW1を論理レベル"0"に切り換える(駆動行程G3)。これにより、スイッチング素子S1がオフ状態となり、コイルL1及び負荷容量C0による共振動作が停止する。
次に、駆動制御回路50は、スイッチング信号SW2を論理レベル"1"、スイッチング信号SW3を論理レベル"0"に各々切り換える(駆動行程G4)。これにより、負荷容量C0に蓄えられていた電荷が放電される。よって、スイッチング素子SWZi、コイルL2、ダイオードDD2及びスイッチング素子S2を介して電流がコンデンサC1に流れ、コンデンサC1が充電される。このとき、コイルL2及び負荷容量C0で決まる時定数により列電極Diの電位は、図6に示されるように徐々に低下する。
【0019】
ここで、コイルL1及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路50は、スイッチング素子S4を所定の短期間だけオン状態にせしめるべき短パルスの論理レベル"1"のスイッチング信号SW4を電源回路21に供給する(駆動行程G5)。これにより、電源ライン2は、上記短期間だけPDP接地電位Vsに接地される。この間、スイッチング素子SWZi、電源ライン2を介してPDP10からスイッチング素子S4に電流が流れ込んでくる。
【0020】
駆動制御回路50は、上記駆動行程G1〜G5からなる一連の動作を繰り返し実行されるべく、図6に示されるが如きシーケンスを有するスイッチング信号SW1〜SW4を繰り返し列電極駆動回路20に供給するのである。この間、画素データビットDBが論理レベル"1"であると、図6に示されるように、電源ライン2上に生成された電源電位Vaが列電極Dに印加され、これが高電圧の画素データパルスとなる。一方、画素データビットDBが論理レベル"0"であると、スイッチング素子SWZiOがオン状態となるので、列電極DはPDP接地電位Vsに接地され、これが低電圧の画素データパルスとなる。
【0021】
以上の如く、列電極駆動回路20においては、先ず、コイルL1、ダイオードDD1、及びスイッチング素子S1からなる第1スイッチング電流路により、コンデンサC1に蓄積されている電荷を選択的に放電せしめて、画素データパルスの立ち上がりエッジ部を生成する。次に、直流電源B1及びスイッチング素子S3からなる第2スイッチング電流路により、上記電源ライン2上に電源電位を印加することにより、画素データパルスとしてのパルス電圧Vaを発生する。次に、コイルL2、ダイオードDD2、及びスイッチング素子S2からなる第3スイッチング電流路により、列電極に存在する負荷容量C0に蓄積された電荷を選択的に電源ライン2を介してコンデンサC1に充電せしめて回収することにより、画素データパルスの立ち下がりエッジ部を生成する。そして、最後に、第4スイッチング電流路としてのスイッチング素子S4によって、上記電源ライン2を所定の短期間だけ強制的に接地することにより、画素データパルスとしての最低電位を決定するのである。
【0022】
このように、列電極駆動回路20では、コンデンサ及びコイルからなる共振回路を用いた共振を利用した動作により、画素データパルスを発生する構成としている。よって、画素データパルスの波高値よりも低い電圧値を有する直流電源でこの画素データパルスを発生することが出来るようになるので、消費電力が低減される。
【0037】
尚、上記実施例においては、列電極駆動回路20の電源回路21として共振回路を用いた例を示したが、この共振回路に代えてポンプアップ回路を採用しても良い。
【0038】
図7は、電源回路としてポンプアップ回路を採用した列電極駆動回路20'の内部構成を示す図である。図7に示されるように、列電極駆動回路20'は、電源回路21'及び画素データパルス発生回路22'から構成される。電源回路21'において、直流電源B2の正側端子はダイオードD10を介して電源ライン2に接続され、その負側端子はPDP接地電位Vsに接地されている。スイッチング素子S11の一端は直流電源B2の正側端子に接続され、他端はコンデンサC10の一端に接続されている。スイッチング素子S12の一端はコンデンサC10の一端に接続され、他端はPDP接地電位Vsに接地されている。コンデンサC10の他端は電源ライン2に接続されている。
【0039】
スイッチング素子S11は、上記駆動制御回路50から論理レベル“0”のスイッチング信号SW11が供給されている間はオフ状態である。スイッチング素子S12は、上記駆動制御回路50から論理レベル“1”のスイッチング信号SW12が供給されている間はオン状態である。そして、スイッチング素子S11がオフ状態でかつスイッチング素子S12がオン状態の場合、直流電源B2による電源電位Vd/2がダイオードD10を介して電源ライン2上に印加され、コンデンサC10の一端がPDP接地電位Vsに接地される。
【0040】
スイッチング信号SW11の論理レベルが"1"でかつスイッチング信号SW12の論理レベルが"0"である場合には、スイッチング素子S11がオン状態でかつスイッチング素子S12がオフ状態となり、コンデンサC10の他端に生じた電位を電源ライン2上に印加する。これによりコンデンサC10は放電を開始し、その放電により生じた電位Vd/2と電源電位Vd/2とを加算した電位Vdが電源ライン2上に印加される。
【0041】
画素データパルス発生回路22'には、駆動制御回路50から供給された1行分(m個)の画素データビットDB1〜DBmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子SWD1〜SWDm、及びSWD10〜SWDm0が設けられている。また、ダイオードDD11〜DDm1が夫々スイッチング素子SWD1〜SWDmに並列接続され、ダイオードDD12〜DDm2が夫々スイッチング素子SWD10〜SWDm0に並列接続されている。スイッチング素子SWD1〜SWDmの各々は、夫々に供給された画素データビットDBの論理レベルが"1"である場合に限りオン状態となって、上記電源ライン2上に生じている電位をPDP10の列電極D1〜Dmに印加する。スイッチング素子SWD10〜SWDm0の各々は、夫々に供給された画素データビットDBの論理レベルが"0"である場合に限りオン状態となって、列電極D1〜Dmの電位をPDP接地電位Vsに接地する。
【0042】
図8は、図7に示す列電極駆動回路20'の内部動作波形を示す図である。先ず、駆動制御回路50から、論理レベル"0"のスイッチング信号SW11及び論理レベル"1"のスイッチング信号SW12が供給される(駆動工程G10)。これにより、スイッチング素子S11がオフ状態、スイッチング素子S12がオン状態となり、電源ライン2上の電位は電源電位Vd/2となる。
【0043】
この間、画素データビットDBが論理レベル"0"であると、スイッチング素子SWDiがオフ状態、スイッチング素子SWDi0がオン状態となり、列電極Diの電位はPDP接地電位Vsとなる。
また、画素データビットDBの論理レベルが"1"であると、スイッチング素子SWDiがオン状態、スイッチング素子SWDi0がオフ状態となり、直流電源B2からダイオードD10、スイッチング素子SWDiを介して電流が列電極Diに流れ込む。そして、かかる電流によりPDP10の負荷容量C0が充電され、列電極Diの電位は、電源電位Vd/2に上昇する(駆動工程G11)。
【0044】
次に、画素データビットDBの論理レベルが"1"に切り替わった時から所定期間経過した時点で、スイッチング信号SW11の論理レベルを"1"、スイッチング信号SW12の論理レベルを"0"に夫々切り替える(駆動工程G12)。これにより電源電位Vd/2とコンデンサC10の電位Vd/2とを加算した電位Vdが電源ライン2上に印加され、コンデンサC10は放電を開始し、スイッチング素子S11、コンデンサC10、スイッチング素子SWDiを介して電流が列電極Diに流れ込む。そして、かかる電流によりPDP10の負荷容量C0が充電され、列電極Diの電位は電源電位Vd/2からコンデンサC10の放電により生じた電位Vd/2分だけ上昇して電位Vdとなる。
【0045】
次に、スイッチング信号SW11の論理レベルが"1"に切り替わった時から所定期間経過した時点で、スイッチング信号SW11の論理レベルを"0"、スイッチング信号SW12の論理レベルを"1"に夫々切り替える(駆動工程G13)。これにより、負荷容量C0に蓄えられていた電荷が放電される。よって、スイッチング素子SWDi、コンデンサC10、スイッチング素子S12を介して電流が流れ、コンデンサC10が充電される。このとき、列電極Diの電位及び電源ライン2上の電位はVdから電位Vd/2分だけ減少して電位Vd/2(電源電位)となる。
【0046】
次に、スイッチング信号SW11の論理レベルが"0"に切り替わった時から所定期間経過した時点で、画素データビットDBの論理レベルが"0"になると、スイッチング素子SWDiがオフ状態、スイッチング素子SWDi0がオン状態となる(駆動工程G14)。これにより、負荷容量C0に蓄えられていた電荷が放電される。よって、スイッチング素子SWDi0を介して電流が流れ、列電極Diの電位は、PDP接地電位Vsに接地される。
【0047】
駆動制御回路50は、上記駆動工程G10〜G14からなる一連の動作を繰り返し実行すべく、図8に示されるが如きシーケンスを有するスイッチング信号SW11及びSW12を繰り返し列電極駆動回路20'に供給する。この間、画素データビットDBの論理レベルが"1"であると、図8に示されるように、電源ライン2上に生じた電位Vd/2、Vdが列電極Dに印加され、これが高電圧の画素データパルスとなる。一方、画素データビットDBの論理レベルが"0"であると、スイッチング素子SWDi0がオン状態となるので、列電極Dは、PDP接地電位Vsに接地され、これが低電圧の画素データパルスとなる。
【0048】
以上の如く、列電極駆動回路20'においては、直流電源B2及びダイオードD10からなる電流路により、電源ライン2上に電源電位Vd/2を印加する。そして、スイッチング素子S11からなる第1スイッチング電流路により、電荷が蓄積されたコンデンサC10の電位Vd/2と電源電位Vd/2とを選択的に加算して得た電位Vdを電源ライン2上に印加する。又、スイッチング素子S12からなる第2スイッチング電流路により、負荷容量C0に蓄えられていた電荷を選択的に電源ラインを介してコンデンサC10に充電せしめて回収する。
【0049】
従って、図7に示されるが如きポンプアップ回路を採用した列電極駆動回路20'によれば、図8に示されるように、画素データパルスの出力波形の立ち上がり部及び立ち下がり部が段階的になるので、消費電力が低減される。
【0050】
【発明の効果】
以上の如く、本発明によるプラズマディスプレイ装置においては、一対の行電極X及びYを、奇数表示ラインに対する駆動、並びに偶数表示ラインに対する駆動の各々に共有使用している。従って、行電極対の数よりも画面の表示ライン数を増やすことが出来るので、高精細化表示が可能となる。更に、本発明においては、共振回路を用いた共振を利用することにより所定のパルス電圧値を有する画素データパルスを発生し、これを行電極に印加するようにしている。よって、画素データパルスの波高値よりも低い電圧の直流電源にて、この画素データパルスを発生させることが出来るので消費電力が低減される。
【図面の簡単な説明】
【図1】 従来のプラズマディスプレイ装置の概略構成を示す図である。
【図2】 従来のプラズマディスプレイ装置において、プラズマディスプレイパネルの列電極及び行電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図3】 本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図4】 本発明のプラズマディスプレイ装置におけるPDP10の電極構造の一部を示す図である。
【図5】 列電極駆動回路20の内部構成を示す図である。
【図6】 列電極駆動回路20の内部動作波形を示す図である。
【図7】 列電極駆動回路20'の内部構成を示す図である。
【図8】 列電極駆動回路20'の内部動作波形を示す図である。
Claims (1)
- 入力映像信号に対応した画像表示を行うプラズマディスプレイ装置であって、
水平方向に伸張しかつ交互に形成されている複数の第1行電極及び第2行電極と、放電ガスが封入された放電空間と、前記放電空間を介して前記第1行電極及び第2行電極と対向しかつ垂直方向に伸張して形成された複数の列電極とを備え、前記第1行電極及び第2行電極と前記列電極との各交叉部に画素に対応した放電セルが形成されておりかつ前記第1行電極及び第2行電極による行電極間の全てが画面の表示ラインに対応づけされてなるプラズマディスプレイパネルと、
電源電位を電源ラインに印加する電流路と、前記電源ラインに接続されている一端を有するコンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを前記電源ラインに供給する第1スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第2スイッチング電流路と、からなる電源回路と、
前記入力映像信号に応じて前記電源ラインと前記列電極とを所定期間だけ接続することにより前記入力映像信号に対応した画素データパルスを発生せしめてこれを前記列電極上に印加する画素データパルス発生回路と、を備え、
前記電流路は、アノードに前記電源電位が供給され且つカソードが前記電源ラインに接続されているダイオードからなり、
前記第1スイッチング電流路は、一端が前記ダイオードのアノードに接続され他端が前記コンデンサの他端に接続されている第1スイッチング素子からなり、
前記第2スイッチング電流路は、前記コンデンサの他端にその一端が接続され他端が接地電位に設定されている第2スイッチング素子からなることを特徴とするプラズマディスプレイ装置。
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