JP4748878B2 - プラズマディスプレイ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。
【0002】
【従来の技術】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの1つとして着目されている。
図1は、かかるプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【0003】
図1において、プラズマディスプレイパネルとしてのPDP10は、m個の列電極D1〜Dmと、これら列電極各々と交叉して配列された夫々n個の行電極X1〜Xn及び行電極Y1〜Ynを備えている。これら行電極X1〜Xn及び行電極Y1〜Ynは、夫々一対の行電極Xi(1≦i≦n)及びYi(1≦i≦n)にてPDP10における第1表示ライン〜第n表示ラインを担っている。列電極Dと、行電極X及びYとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に、画素を担う放電セルが形成される構造となっている。
【0004】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の2つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の2階調分の輝度しか表現出来ないのである。
そこで、駆動装置100は、このようなPDP10に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。サブフィールド法には、選択消去アドレス法と、選択書込アドレス法とがある。選択消去アドレス法は、予め全放電セル内に壁電荷を形成しておき(一斉リセット行程Rc)、各放電セル内の壁電荷を入力映像信号に応じて選択的に消去する(画素データ書込行程Wc)ものであり、一方、選択書込アドレス法は、予め全放電セル内の壁電荷を消滅させ(一斉リセット行程Rc)、入力映像信号に応じて各放電セル内に選択的に壁電荷を形成する(画素データ書込行程Wc)ものである。
【0005】
また、サブフィールド法では、入力された映像信号を各画素毎に対応した例えば4ビットの画素データに変換し、この4ビットのビット桁各々に対応させて1フィールドを図2に示す如く4個のサブフィールドSF1〜SF4に分割する。この際、図2に示す如く、サブフィールドSF1〜SF4各々に、上記画素データビットの重み付けに対応した発光実施回数を割り当てる。そして、各サブフィールド毎に、そのサブフィールドに対応している画素データビットの論理レベルに応じて発光を実施させる。
【0006】
図3は、駆動装置100が、例えば選択消去アドレス法にて駆動を実現すべく、1サブフィールド内において上記PDP10の行電極対及び列電極に印加する各種駆動パルスと、その印加タイミングとを示す図である。
先ず、一斉リセット行程Rcにおいて、駆動装置100は、図3に示す如き立ち下がり変化の緩やかな負極性のリセットパルスRPXを行電極X1〜Xn各々に一斉に印加する。更に、かかるリセットパルスRPXの印加と同時に、駆動装置100は、図3に示す如き立ち上がり変化の緩やかな正極性のリセットパルスRPYを行電極Y1〜Yn各々に一斉に印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP10の全ての放電セルがリセット放電する。そのリセット放電終息後、各放電セル内には一様に所定量の壁電荷が形成され、これが保持される。
【0007】
かかる一斉リセット行程Rcの実行により、PDP10における全放電セルは、後述する発光維持行程Icにおいて発光(維持放電)可能な状態(以下、"発光セル"状態と称する)に初期化される。
次に、画素データ書込行程Wcにおいて、駆動装置100は、4ビットの上記画素データの各ビットをサブフィールドSF1〜SF4各々に対応させて分離し、そのビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、サブフィールドSF1の画素データ書込行程Wcでは、駆動装置100は、上記画素データの第1ビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、駆動装置100は、この第1ビット目の論理レベルが"1"である場合には高電圧、"0"である場合には低電圧(0ボルト)のパルス電圧を有する画素データパルスを生成する。そして、駆動装置100は、かかる画素データパルスを、第1〜第n表示ライン各々に対応した1表示ライン分毎の画素データパルス群DP1〜DPnとして、図3に示す如く順次、列電極D1〜Dmに印加して行く。更に、駆動装置100は、各画素データパルス群DP各々の印加タイミングに同期して図3に示す如き負極性の走査パルスSPを発生し、これを行電極Y1〜Ynへと順次印加して行く。この際、上記走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、この放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Icにおいて発光(維持放電)することができない状態(以下、"非発光セル"状態と称する)に推移する。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、この放電セルは、上記一斉リセット行程Rcにて初期化された状態、つまり"発光セル"の状態を維持する。
【0008】
すなわち、かかる画素データ書込行程Wcによれば、PDP10の各放電セルは、入力映像信号に基づく画素データに応じて"発光セル"状態又は"非発光セル"状態のいずれか一方の状態に設定されるのである。
次に、発光維持行程Icにおいて駆動装置100は、図3に示されるように、正極性の維持パルスIPX及び正極性の維持パルスIPYを交互に繰り返し行電極X1〜Xn及び行電極Y1〜Ynに夫々印加する。尚、1サブフィールド内においてこれら維持パルスIPX及びIPYを印加する回数(期間)は、図2に示されるが如く、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、すなわち"発光セル"状態にある放電セルのみが、維持パルスIPX及びIPYが印加される度に維持放電する。つまり、上記画素データ書込行程Wcにおいて"発光セル"状態に設定された放電セルのみが、図2に示す如き、各サブフィールドの重み付けに対応して設定された回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。
【0009】
駆動装置100は、以上の如き動作を各サブフィールド毎に実施する。この際、各サブフィールドで生起された上記維持放電に伴う発光の総数(1フィールド内での)により、映像信号に対応した中間調の輝度が表現される。つまり、上記維持放電に伴う発光により、映像信号に対応した画像表示が為されるのである。
ところが、上述した如き放電現象を利用して画像表示を行うには、表示画像には関与しない発光を生じさせる放電をも生起させなければならない。特に、上記一斉リセット行程Rcで生起されるリセット放電によると、全ての放電セルが一斉に発光してしまうので、低輝度な画像を表示する際にコントラストの低下が顕著に表れてしまうという問題が生じる。そこで、図3に示す如く、上記リセット放電を生起させるべく印加するリセットパルスRPXの立ち下がり変化、及びリセットパルスRPYの立ち上がり変化を夫々緩やかにしている。これにより、リセット放電に伴う発光量は減少するが、それに伴い、壁電荷及びプライミング粒子の形成量も減少してしまう。この際、所望量の壁電荷及びプライミング粒子を形成させる為には、リセットパルス(RPY、RPX)のパルス電圧値(VR、−VR)を高め、更にそのパルス幅(TR)を広くする必要がある。従って、リセットパルスを発生するドライバとしては高耐圧のものを用いることになり、コスト高となる。更に、リセットパルスのパルス幅を広げると一斉リセット行程Rcに費やされる時間が長くなるので、その分だけ上記画素データ書込行程Wc及び発光維持行程Icに費やす時間を短縮しなければならない。ところが、画素データ書込行程Wcに費やす時間を短くすべく上記画素データパルス及び走査パルスSPのパルス幅を短くすると誤放電が生じ、発光維持行程Icに費やす時間を短縮すべく維持放電の実施回数を減らすと画面全体の輝度が低下する。すなわち、画質が低下するという問題が生じるのである。
【0010】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みて為されたものであり、高画質及び低コスト化を図ることが出来るプラズマディスプレイ装置を提供することである。
【0011】
【課題を解決するための手段】
本発明のプラズマディスプレイ装置は、複数の列電極と、前記複数の列電極と交差して配列された2つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に印加するリセットパルス生成手段と、前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に交互に印加する維持パルス生成手段と、を有し、前記一方の行電極に印加される前記リセットパルスのパルス電圧値は、第1パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第1パルス電圧推移区間直後の第2パルス電圧推移区間において前記第1パルス電圧推移区間より急峻に上昇し、前記2つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第1パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第2パルス電圧推移区間において前記第1パルス電圧推移区間より急峻に下降することを特徴としている。
【0012】
本発明のプラズマディスプレイ装置は、複数の列電極と、前記複数の列電極と交差して配列された2つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に印加するリセットパルス生成手段と、前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に交互に印加する維持パルス生成手段と、を有し、前記一方の前記行電極に印加される前記リセットパルスのパルス電圧値は、第1パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第1パルス電圧推移区間直後の第2パルス電圧推移区間において前記第1パルス電圧推移区間より緩やかに上昇し、前記2つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第1パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第2パルス電圧推移区間において前記第1パルス電圧推移区間より緩やかに下降することを特徴としている。
【0017】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図4は、本発明に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の構成を示す図である。図4において、プラズマディスプレイパネルとしてのPDP10は、m個の列電極D1〜Dmと、これら列電極各々と交叉して配列された夫々n個の行電極X1〜Xn 及び行電極Y1〜Ynを備えている。これら行電極X1〜Xn及び行電極Y1〜Ynは、夫々一対の行電極Xi(1≦i≦n)及びYi(1≦i≦n)にてPDP10における第1表示ライン〜第n表示ラインを担っている。列電極Dと、行電極X及びYとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との各交差部に、表示画素を担う放電セルがマトリクス状に形成される構造となっている。
【0018】
A/D変換器1は、入力された映像信号をサンプリングして、これを各画素毎の輝度レベルを表すNビットの画素データPDに変換する。
メモリ3は、駆動制御回路4から供給された書込信号に従って上記画素データPDを順次書き込む。そして、1画面分、つまり第1行・第1列の画素に対応した画素データPD11から、第n行・第m列の画素に対応した画素データPDnmまでの(n×m)個分の画素データPDの書き込みが終了すると、メモリ3は、以下の如き読み出し動作を行う。先ず、メモリ3は、画素データPD11〜PDnm各々の第1ビット目を画素駆動データビットDB111〜DB1nmと捉え、これらを駆動制御回路4から供給された読出アドレスに従って1表示ライン分ずつ読み出してアドレスドライバ6に供給する。次に、メモリ3は、画素データPD11〜PDnm各々の第2ビット目を画素駆動データビットDB211〜DB2nmと捉え、これらを駆動制御回路4から供給された読出アドレスに従って1表示ライン分ずつ読み出してアドレスドライバ6に供給する。以下、同様にしてメモリ3は、画素データPD11〜PDnm各々の第3〜第Nビットを夫々画素駆動データビットDB3〜DB(N)と捉え、各DB毎に1表示ライン分ずつ読み出してアドレスドライバ6に供給して行く。
【0019】
駆動制御回路4は、図5に示す発光駆動フォーマットに従ってPDP10を階調駆動すべき各種スイッチング信号を発生して、アドレスドライバ6、X行電極ドライバ7及びY行電極ドライバ8各々に供給する。尚、図5に示す発光駆動フォーマットでは、1フィールドの表示期間をN個のサブフィールドSF1〜SF(N)に分割し、各サブフィールド内において前述した如き画素データ書込行程Wc及び発光維持行程Icの各々を実行する。更に、先頭のサブフィールドSF1においてのみで一斉リセット行程Rcを実行し、最後尾のサブフィールドSF(N)においてのみで、各放電セル内に残留している壁電荷を消滅させる消去行程Eを実行する。
【0020】
図6は、上記X行電極ドライバ7及びY行電極ドライバ8各々の内部構成を示す図である。
図6に示すように、X行電極ドライバ7には、上記リセットパルスRPX'を発生する為のリセットパルス発生回路RX、及び上記維持パルスIPXを発生する為の維持パルス発生回路IXが設けられている。
【0021】
上記維持パルス発生回路IXは、直流の電圧VS1を発生する直流電源B1、スイッチング素子S1〜S4、コイルL1及びL2、ダイオードD1及びD2、及びコンデンサC1から構成される。スイッチング素子S1は、駆動制御回路4から供給されたスイッチング信号SW1が論理レベル"1"である期間中に限りオン状態となり、コンデンサC1の一端上の電位をコイルL1、ダイオードD1を介して行電極Xに印加する。スイッチング素子S2は、駆動制御回路4から供給されたスイッチング信号SW2が論理レベル"1"である期間中に限りオン状態となり、行電極X上の電位をコイルL2、及びダイオードD2を介してコンデンサC1の一端に印加する。スイッチング素子S3は、駆動制御回路4から供給されたスイッチング信号SW3が論理レベル"1"である期間中に限りオン状態となり、上記直流電源B1が発生した電圧VS1を行電極Xに印加する。スイッチング素子S4は、駆動制御回路4から供給されたスイッチング信号SW4が論理レベル"1"である期間中に限りオン状態となり、行電極Xを接地する。
【0022】
上記リセットパルス発生回路RXは、直流の電圧VR'を発生する直流電源B2、スイッチング素子S7、S8、抵抗R1及びR2から構成される。尚、抵抗R1の抵抗値r1は抵抗R2の抵抗値r2よりも高い。直流電源B2の正側端子は接地されており、その負側端子は上記スイッチング素子S7及びS8各々に接続されている。スイッチング素子S7は、駆動制御回路4から供給されたスイッチング信号SW7が論理レベル"1"である期間中に限りオン状態となり、直流電源B2の負側端子電圧である電圧−VR'を抵抗R1を介して行電極Xに印加する。スイッチング素子S8は、駆動制御回路4から供給されたスイッチング信号SW8が論理レベル"1"である期間中に限りオン状態となり、直流電源B2の負側端子電圧である電圧−VR'を抵抗R2を介して行電極Xに印加する。
【0023】
一方、Y行電極ドライバ8には、上記リセットパルスRPY'を発生する為のリセットパルス発生回路RY、上記走査パルスSPを発生する為の走査パルス発生回路SY、及び上記維持パルスIPYを発生する為の維持パルス発生回路IYが設けられている。
上記リセットパルス発生回路RYは、直流の電圧VR'を発生する直流電源B4、スイッチング素子S15〜S17、抵抗R3及びR4から構成される。尚、抵抗R3の抵抗値r1は抵抗R4の抵抗値r2よりも高い。直流電源B4の負側端子は接地されており、その正側端子は上記スイッチング素子S16及びS17各々に接続されている。スイッチング素子S16は、駆動制御回路4から供給されたスイッチング信号SW16が論理レベル"1"である期間中に限りオン状態となり、直流電源B4の正側端子電圧である電圧VR'を抵抗R3を介してライン20上に印加する。スイッチング素子S17は、駆動制御回路4から供給されたスイッチング信号SW17が論理レベル"1"である期間中に限りオン状態となり、直流電源B4の正側端子電圧である電圧VR'を抵抗R4を介して上記ライン20上に印加する。スイッチング素子S15は、駆動制御回路4から供給されたスイッチング信号SW15が論理レベル"1"である期間中に限りオン状態となって、上記ライン20と後述するライン12を接続する。
【0024】
上記維持パルス発生回路IYは、直流の電圧VS1を発生する直流電源B3、スイッチング素子S11〜S14、コイルL3及びL4、ダイオードD3及びD4、及びコンデンサC2から構成される。スイッチング素子S11は、駆動制御回路4から供給されたスイッチング信号SW11が論理レベル"1"である期間中に限りオン状態となり、コンデンサC2の一端上の電位をコイルL3、ダイオードD3を介してライン12上に印加する。スイッチング素子S12は、駆動制御回路4から供給されたスイッチング信号SW12が論理レベル"1"である期間中に限りオン状態となり、上記ライン12上の電位をコイルL4、及びダイオードD4を介してコンデンサC2の一端に印加する。スイッチング素子S13は、駆動制御回路4から供給されたスイッチング信号SW13が論理レベル"1"である期間中に限りオン状態となり、上記直流電源B3が発生した電圧VS1を上記ライン12上に印加する。スイッチング素子S14は、駆動制御回路4から供給されたスイッチング信号SW14が論理レベル"1"である期間中に限りオン状態となり、上記ライン12を接地する。
【0025】
上記走査パルス発生回路SYは、実際には、各行電極Y1〜Yn毎に設けられており、夫々、直流の電圧Vhを発生する直流電源B5、スイッチング素子S21、S22、ダイオードD5及びD6から構成される。スイッチング素子S21は、駆動制御回路4から供給されたスイッチング信号SW21が論理レベル"1"である期間中に限りオン状態となり、直流電源B5の正側端子、行電極Y及びダイオードD6のカソード端を夫々接続する。スイッチング素子S22は、駆動制御回路4から供給されたスイッチング信号SW22が論理レベル"1"である期間中に限りオン状態となり、直流電源B5の負側端子、行電極Y及びダイオードD5のアノード端を夫々接続する。
【0026】
図7は、図5に示すサブフィールドSF1内において、上記アドレスドライバ6、X行電極ドライバ7及びY行電極ドライバ8が、選択消去アドレス法を採用した場合の、PDP10に印加する各種駆動パルスとその印加タイミングとを示す図である。
一斉リセット行程Rcにおいて、駆動制御回路4は、上記リセットパルス発生回路RXに対して図7に示す如く変化するスイッチング信号SW7及びSW8を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"1"のスイッチング信号SW7及び論理レベル"0"のスイッチング信号SW8を20[μsec]以上の時間に亘って上記リセットパルス発生回路RXに供給しつづける(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S7及びS8の内、S7のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R1を介して行電極Xに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在する為、行電極X上の電圧は図7に示す如く緩やかに下降して行く。すなわち、上記第1パルス電圧推移区間Taでは、行電極X上の電圧が緩やかに低下し始めてから20[μsec]程度経過後に、そのパルス電圧値が最小リセット放電開始電圧−VMINの1/2の電圧(−VMIN>−VR')に到達し、これを下回る。この際、駆動制御回路4は、上記スイッチング信号SW7を論理レベル"0"、SW8を論理レベル"1"に切り換える(第2パルス電圧推移区間Tb)。これにより、スイッチング素子S7及びS8の内のS8のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R2を介して行電極Xに印加される。尚、抵抗R2の抵抗値r2は抵抗R1の抵抗値r1よりも低い為、図7に示す如くその電圧値は急峻に降下して電圧−VR'に至る。
【0027】
かかる動作により、X行電極ドライバ7は、図7に示す如き波形を有する負極性のリセットパルスRPX'を行電極X1〜Xn各々に一斉に印加する。すなわち、X行電極ドライバ7は、図7に示す如く、最初、緩やかに電圧が低下して最小リセット放電開始電圧−VMINの1/2の電圧に到達してこれを下回り(第1パルス電圧推移区間Ta)、その後、急峻に電圧が低下してパルス電圧−VR'に到達する(第2パルス電圧推移区間Tb)リセットパルスRPX'を行電極X1〜Xnに印加するのである。なお、一斉リセット行程Rcの間において、第2パルス電圧推移区間Tbの後から画素データ書込行程Wcが開始されるまでの期間は、移行区間Trとなる。
【0028】
更に、かかる一斉リセット行程Rcにおいて、駆動制御回路4は、論理レベル"1"のスイッチング信号SW21及び論理レベル"0"のスイッチング信号SW22を上記走査パルス発生回路SYに供給する。これにより、スイッチング素子S21がオン状態となり、ライン20上の電位はそのまま行電極Yに印加されることになる。更に、かかる一斉リセット行程Rc内において、駆動制御回路4は、上記リセットパルス発生回路RYに対して図7に示す如く変化するスイッチング信号SW16及びSW17を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"1"のスイッチング信号SW16及び論理レベル"0"のスイッチング信号SW17を20[μsec]以上の時間に亘って上記リセットパルス発生回路RYに供給しつづける(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S16及びS17の内、S16のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R3及びライン20を介して行電極Yに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在する為、行電極Y上の電圧は図7に示す如く緩やかに上昇して行く。すなわち、上記第1パルス電圧推移区間Taでは、行電極Y上の電圧が上昇し始めてから20[μsec]程度経過後に、そのパルス電圧値が最小リセット放電開始電圧VMINの1/2の電圧(VMIN<VR')に到達し、これを上回る。この際、駆動制御回路4は、上記スイッチング信号SW16を論理レベル"0"、SW17を論理レベル"1"に切り換える(第2パルス電圧推移区間Tb)。これにより、スイッチング素子S16及びS17の内、S17のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R4及びライン20を介して行電極Yに印加される。尚、抵抗R4の抵抗値r2は抵抗R3の抵抗値r1よりも低い為、図7に示す如くその電圧値は上記第1パルス電圧推移区間Taでの場合よりも急峻に上昇して電圧VR'に至る。
【0029】
かかる動作により、Y行電極ドライバ8は、図7に示す如き波形を有する正極性のリセットパルスRPY'を上記リセットパルスRPX'の印加と同時に行電極Y1〜Yn各々に一斉に印加する。すなわち、Y行電極ドライバ8は、図7に示す如く、最初、緩やかに電圧が上昇して最小リセット放電開始電圧VMINの1/2の電圧に到達してこれを上回り(第1パルス電圧推移区間Ta)、その後、急峻に電圧が上昇して電圧VR'に到達する(第2パルス電圧推移区間Tb)リセットパルスRPY'を行電極Y1〜Ynに印加するのである。
【0030】
上記リセットパルスRPx'及びRPY'の印加に応じて、PDP10の全放電セル内では、対となる行電極X及びY間の電位差が上記最小リセット放電開始電圧VMIN(−VMIN)を越えたあたりで微弱なリセット放電が断続的に生じてプライミング粒子が発生する。そして、上記第2パルス電圧推移区間Tbにおいて電圧VR(−VR)近傍の電圧が所定期間に亘り印加されつづけることにより、各放電セル内に所定量の壁電荷が形成されるのである。すなわち、上記第1パルス電圧推移区間Taでは、リセット放電を生起し得る最小の電圧(VMIN、−VMIN)を放電セルに印加することにより、発光輝度の低いリセット放電を生起させる。そして、上記第2パルス電圧推移区間Tbでは、放電セルに印加すべき電圧を直ちに壁電荷を形成し得る電圧VR'にまで高め(電圧−VR'まで低め)、これを印加しつづけることにより、短期間で所定量の壁電荷を形成させるのである。
【0031】
上記一斉リセット行程Rcの実行により、PDP10の全放電セルは、後述する発光維持行程Icにおいて発光(維持放電)が可能な"発光セル"状態に初期化される。
なお、選択書込アドレス法を採用した場合、図8に示すように、移行区間Trにて、リセットパルスRPX'に対して極性が反対となり且つ短パルスである消去パルスEPを全ての行電極X1〜Xnに一斉に印加して放電を生起させる。放電の発生により、全放電セル内の壁電荷は消滅されて、全放電セルが"非発光"の状態に初期化されるのである。
【0032】
次に、再び図7を参照すると、画素データ書込行程Wcでは、アドレスドライバ6が上記メモリ3から供給された画素駆動データビットDBに応じたパルス電圧を有する画素データパルスを生成する。このサブフィールドSF1では、アドレスドライバ6は、画素駆動データビットDB111〜DB1nm各々に対し、そのデータビットの論理レベルが"1"である場合には高電圧、"0"である場合には低電圧(0ボルト)の画素データパルスを生成する。そして、アドレスドライバ6は、上記画素データパルスを1表示ライン分毎にグループ化した画素データパルス群DP1〜DPnを図7に示す如く順次、列電極D1〜Dmに印加して行く。
【0033】
この間、駆動制御回路4は、図7に示すように、上記画素データパルス群DP1〜DPn各々の印加タイミングに同期して、論理レベル"0"のスイッチング信号SW21及び論理レベル"1"のスイッチング信号SW22を順次、行電極Y1〜Yn各々に対応した走査パルス発生回路SYの各々に供給して行く。この際、かかるスイッチング信号SW21及びSW22が供給された走査パルス発生回路SYでは、スイッチング素子S22がオン状態、S21がオフ状態となる。これにより、この走査パルス発生回路SYに対応した行電極Y上には、図7に示す如き電圧−Vhを有する負極性の走査パルスSPが印加されることになる。この際、上記走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Icにおいて発光(維持放電)することができない"非発光セル"状態に推移する。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、この放電セルは、上記一斉リセット行程Rcにて初期化された状態、つまり"発光セル"の状態を維持する。
【0034】
なお、選択書込アドレス法を採用した場合は、画素データ書込行程Wcにおいて負極性の走査パルスSPが印加されると、走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、後の発光維持行程Icにおいて発光(維持放電)可能な”発光セル”に設定される。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Rcにて初期化された状態、即ち壁電荷の無い状態を維持して"非発光セル"に設定される。
【0035】
すなわち、上記画素データ書込行程Wcにより、選択消去アドレス法、または選択書込アドレス法の何れにおいても、PDP10の各放電セルは、入力映像信号に基づく画素データに応じて"発光セル"状態又は"非発光セル"状態のいずれか一方の状態に設定されるのである。
次に、発光維持行程Icでは、駆動制御回路4は、図7に示す如く変化するスイッチング信号SW1〜SW4各々を上記維持パルス発生回路IXに供給する。かかるスイッチング信号SW1〜SW4により、先ず、スイッチング素子S1のみがオン状態となり、コンデンサC1に蓄えられていた電荷に伴う電流がコイルL1、ダイオードD1、行電極Xを介して放電セルに流れ込む。これにより、行電極X上の電圧は図7に示す如く徐々に上昇して行く。次に、スイッチング素子S3のみがオン状態となり、直流電源B1が発生した電圧VS1が直に行電極Xに印加される。これにより、行電極X上の電圧は図7に示す如く電圧VS1となる。次に、スイッチング素子S2のみがオン状態となり、行電極X及びY間の負荷容量C0に蓄えられていた電荷に伴う電流がコイルL2、ダイオードD2を介してコンデンサC1に流れ込む。これにより、行電極X上の電圧は図7に示す如く徐々に下降して行く。以上の如き動作を図7に示す如く繰り返し実施することにより、維持パルス発生回路IXは、図7に示す如き波形を有する維持パルスIPXを繰り返し行電極X上に印加する。
【0036】
更に、発光維持行程Icにおいて、駆動制御回路4は、図7に示す如く変化するスイッチング信号SW11〜SW14各々を上記維持パルス発生回路IYに供給する。かかるスイッチング信号SW11〜SW14により、先ず、スイッチング素子S11のみがオン状態となる。従って、コンデンサC2に蓄えられていた電荷に伴う電流がコイルL3、ダイオードD3、ライン12、スイッチング素子S15、ライン20、スイッチング素子S21及び行電極Yを介して放電セルに流れ込む。これにより、行電極Y上の電圧は図7に示す如く徐々に上昇して行く。次に、スイッチング素子S13のみがオン状態となり、直流電源B3が発生した電圧VS1が、ライン12、スイッチング素子S15、ライン20、及びスイッチング素子S21を介して行電極Yに印加される。これにより、行電極Y上の電圧は図7に示す如く電圧VS1となる。次に、スイッチング素子S12のみがオン状態となり、行電極X及びY間の負荷容量C0に蓄えられていた電荷に伴う電流が、行電極Y、スイッチング素子S21、ライン20、スイッチング素子S15、コイルL4、ダイオードD4を介してコンデンサC2に流れ込む。これにより、行電極Y上の電圧は図7に示す如く徐々に下降して行く。以上の如き動作を、図7に示す如く繰り返し実施することにより、維持パルス発生回路IYは、図7に示す如き波形を有する維持パルスIPYを繰り返し行電極Y上に印加する。
【0037】
すなわち、発光維持行程Icでは、X行電極ドライバ7及びY行電極ドライバ8各々が、図7に示す如く正極性の維持パルスIPX及び正極性の維持パルスIPYを交互に繰り返し行電極X1〜Xn及び行電極Y1〜Ynに印加するのである。この際、壁電荷が存在している放電セル、つまり"発光セル"状態にある放電セルのみが、維持パルスIPX及びIPYが印加される度に繰り返し放電(維持放電)し、その放電に伴う発光を繰り返す。
【0038】
以上の如く、上記一斉リセット行程Rcのリセット放電によって形成された壁電荷が上記画素データ書込行程Wcにおいても消去されずに残留している放電セルのみが、上記発光維持行程Icにて繰り返し発光して表示画像を形成するのである。
この際、本発明では、上記一斉リセット行程Rcにおいてリセット放電を生起させるべく、図7に示す如き波形を有するリセットパルスRPX'及びRPY'を生成するようにしている。
【0039】
すなわち、リセットパルスRPX'(RPY')の第1パルス電圧推移区間Taでは、対となる行電極X及びY間に印加すべき電圧を、リセット放電を生起し得る最小のリセット放電開始電圧−VMIN(VMIN)を越えるまで緩やかに下降(上昇)させることにより、発光輝度の低いリセット放電を断続的に生起せしめる。そして、次の第2パルス電圧推移区間Tbにおいて、急峻に電圧を下降(上昇)させて、その電圧値を、壁電荷を形成し得る最低の電圧−VR'(電圧VR')近傍にまで推移させ、これを印加しつづけることにより、所望量の壁電荷の形成を促すのである。
【0040】
これにより、図3に示す如き波形を有する従来のリセットパルスRPに比してそのパルス幅及び電圧値を小にしても所望量の壁電荷を形成させることが可能となるのである。
尚、リセットパルスRPX'、及びRPY'の波形としては、図7に示すものに代わり図9に示すものを採用しても同様な効果が得られる。
【0041】
図9に示す如き波形を有するリセットパルスRPX'、及びRPY'を発生させるべく、駆動制御回路4は、上記リセットパルス発生回路RXに対して図9に示す如く変化するスイッチング信号SW7及びSW8を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"0"のスイッチング信号SW7及び論理レベル"1"のスイッチング信号SW8を上記リセットパルス発生回路RXに供給する(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S7及びS8の内、S8のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R2を介して行電極Xに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在するが、前述した如く抵抗R2は比較的低抵抗である為、行電極X上の電圧は図9に示す如く急峻に下降する。ここで、行電極X上の電圧が最小リセット放電開始電圧−VMINの1/2の電圧を下回る前に、駆動制御回路4は、上記スイッチング信号SW7を論理レベル"1"、SW8を論理レベル"0"に夫々切り換え、かかる状態を20[μsec]以上維持する(第2パルス電圧推移区間Tb)。よって、第2パルス電圧推移区間Tbの間は、スイッチング素子S7及びS8の内、S7のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R1を介して行電極Xに印加される。尚、前述した如く抵抗R1はR2よりも高抵抗である為、行電極X上の電圧は図9に示す如く緩やかに降下して最小リセット放電開始電圧−VMINの1/2の電圧を下回り、電圧−VR'に至る。
【0042】
更に、図9に示す一斉リセット行程Rc内において、駆動制御回路4は、上記リセットパルス発生回路RYに対して図9に示す如く変化するスイッチング信号SW16及びSW17を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"0"のスイッチング信号SW16及び論理レベル"1"のスイッチング信号SW17を上記リセットパルス発生回路RYに供給する(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S16及びS17の内、S17のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R4、ライン20及びスイッチング素子S21を介して行電極Yに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在するが、前述した如く抵抗R4は比較的低抵抗である為、行電極Y上の電圧は図9に示す如く急峻に上昇する。ここで、行電極Y上の電圧が最小リセット放電開始電圧VMINの1/2の電圧を上回る前に、駆動制御回路4は、上記スイッチング信号SW16を論理レベル"1"、SW17を論理レベル"0"に夫々切り換え、かかる状態を20[μsec]以上維持する(第2パルス電圧推移区間Tb)。よって、第2パルス電圧推移区間Tbの間は、スイッチング素子S16及びS17の内、S16のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R3、ライン20、及びスイッチング素子S21を介して行電極Yに印加される。この際、前述した如く抵抗R3はR4よりも高抵抗である為、行電極Y上の電圧は図9に示す如く緩やかに上昇して最小リセット放電開始電圧VMINの1/2の電圧を上回り、電圧VR'に至る。
【0043】
なお、一斉リセット行程Rcの間において、第2パルス電圧推移区間Tbの後から画素データ書込行程Wcが開始されるまでの期間は、移行区間Trとなる。
図9に示す如きリセットパルスRPx'及びRPY'の印加に応じて、PDP10の全放電セル内では、上記第2パルス電圧推移区間Tbにおいて、行電極X及びY間に印加される電圧が最小リセット放電開始電圧VMIN(−VMIN)を越えたあたりで微弱なリセット放電が断続的に生じる。そして、この第2パルス電圧推移区間Tbにおいて、上記電圧VR(−VR)近傍の電圧が所定期間に亘り印加されつづけることにより、各放電セル内に所定量の壁電荷が形成されるのである。
【0044】
このように、図9に示すリセットパルスRPX'及びRPY'では、第1パルス電圧推移区間Taにおいて急峻にパルス電圧値を推移させることにより、行電極X及びY間に印加される電圧が最小リセット放電開始電圧VMIN(−VMIN)に到達するまでの時間を、図7に示すリセットパルスに比して短縮しているのである。
尚、上記実施例においては、図7及び図9に示すように、一斉リセット行程Rc内においてリセットパルスRP'の電圧推移形態を2段階で切り換えているが、図10に示す如く3段階で切り換えるようにしても良い。
【0045】
図10に示す如き波形を有するリセットパルスRPX'、及びRPY'を発生させるべく、駆動制御回路4は、上記リセットパルス発生回路RXに対して図10に示す如く変化するスイッチング信号SW7及びSW8を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"0"のスイッチング信号SW7及び論理レベル"1"のスイッチング信号SW8を上記リセットパルス発生回路RXに供給する(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S7及びS8の内、S8のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R2を介して行電極Xに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在するが、前述した如く抵抗R2は比較的低抵抗である為、行電極X上の電圧は図10に示す如く急峻に下降する。ここで、行電極X上の電圧が最小リセット放電開始電圧−VMINの1/2の電圧近傍まで下回ってきたら、駆動制御回路4は、上記スイッチング信号SW7を論理レベル"1"、SW8を論理レベル"0"に夫々切り換え、その状態を20[μsec]以上維持する(第2パルス電圧推移区間Tb)。これにより、第2パルス電圧推移区間Tbの間は、スイッチング素子S7及びS8の内、S7のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R1を介して行電極Xに印加される。この際、前述した如く抵抗R1はR2よりも高抵抗である為、行電極X上の電圧は図10に示す如く緩やかに降下して最小リセット放電開始電圧−VMINの1/2の電圧を下回る。次に、駆動制御回路4は、再び上記スイッチング信号SW7を論理レベル"0"、SW8を論理レベル"1"に夫々切り換える(第3パルス電圧推移区間Tc)。これにより、再びスイッチング素子S8のみがオン状態となり、直流電源B2の負側端子電圧である電圧−VR'が抵抗R2を介して行電極Xに印加される。従って、行電極X上の電圧は図10に示す如く急峻に下降して電圧−VR'に至る。
【0046】
更に、図10に示す一斉リセット行程Rc内において、駆動制御回路4は、上記リセットパルス発生回路RYに対して図10に示す如く変化するスイッチング信号SW16及びSW17を供給する。すなわち、先ず、駆動制御回路4は、論理レベル"0"のスイッチング信号SW16及び論理レベル"1"のスイッチング信号SW17を上記リセットパルス発生回路RYに供給する(第1パルス電圧推移区間Ta)。これにより、スイッチング素子S16及びS17の内、S17のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R4、ライン20及びスイッチング素子S21を介して行電極Yに印加される。この際、行電極X及び行電極Y間には負荷容量C0が存在するが、前述した如く抵抗R4は比較的低抵抗である為、行電極Y上の電圧は図10に示す如く急峻に上昇する。ここで、行電極Y上の電圧が最小リセット放電開始電圧VMINの1/2の電圧近傍まで高まったら、駆動制御回路4は、上記スイッチング信号SW16を論理レベル"1"、SW17を論理レベル"0"に夫々切り換え、かかる状態を20[μsec]以上維持する(第2パルス電圧推移区間Tb)。これにより、スイッチング素子S16及びS17の内、S16のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R3、ライン20、及びスイッチング素子S21を介して行電極Yに印加される。この際、前述した如く抵抗R3はR4よりも高抵抗である為、行電極Y上の電圧は図10に示す如く緩やかに上昇して行く。次に、駆動制御回路4は、再びスイッチング信号SW16を論理レベル"0"、SW17を論理レベル"1"に夫々切り換える(第3パルス電圧推移区間Tc)。これにより、再びスイッチング素子S17のみがオン状態となり、直流電源B4の正側端子電圧である電圧VR'が抵抗R4を介して行電極Yに印加される。従って、行電極Y上の電圧は図10に示す如く急峻に上昇して電圧VR'に至る。なお、一斉リセット行程Rcの間において、第3パルス電圧推移区間Tcの後から画素データ書込行程Wcが開始されるまでの期間は、移行区間Trとなる。
【0047】
すなわち、図10に示すリセットパルスRPX'(RPY')では、対となる行電極X及びY間に印加される電圧が、上記最小リセット放電開始電圧−VMIN(VMIN)に到達する直前まで急峻に下降(上昇)する(第1パルス電圧推移区間Ta)。その後、緩やかな電圧下降(上昇)となり、この状態を所定期間(20[μsec]以上)に亘り継続する(第2パルス電圧推移区間Tb)。この際、第2パルス電圧推移区間Tb内では、行電極X及びY間に印加される電圧が上記最小リセット放電開始電圧−VMIN(VMIN)を緩やかに越えるので、微弱なリセット放電が断続的に生起される。その後、再び急峻な電圧下降(上昇)となり、その電圧値を、壁電荷を形成し得る最低の電圧−VR'(電圧VR')にまで推移する(第3パルス電圧推移区間Tc)のである。
【0048】
【発明の効果】
以上の如く、本発明によるプラズマディスプレイ装置では、そのパルス電圧値が緩やかに推移する区間と、急峻に推移する区間とからなるパルスを、プラズマディスプレイパネルの放電セルをリセット放電せしめるべく印加するリセットパルスとして生成するようにしている。この際、本発明においては、上記パルス電圧値が緩やかに推移する区間において、そのパルス電圧値を、最小のリセット放電開始電圧値に到達させるようにしたのである。これにより、比較的短い期間内において、発光輝度の低い微弱なリセット放電を生起させつつも、壁電荷形成に必要な印加電圧及び時間が得られるようになる。
【0049】
よって、本発明によれば、リセットパルスのパルス電圧値及びパルス幅を大にせずとも、各放電セル内に所望量の壁電荷を形成できるので、リセットパルスを発生するドライバとして、比較的安価な低耐圧ドライバを用いることが可能となる。更に、従来に比して、リセットパルスのパルス幅を狭めることが可能なので、その分だけ上記画素データ書込行程及び発光維持行程に費やす時間を増加して高画質化を図ることができるようになる。
【図面の簡単な説明】
【図1】プラズマディスプレイ装置の概略構成を示す図である。
【図2】発光駆動フォーマットの一例を示す図である。
【図3】1サブフィールド内においてPDP10に印加される駆動パルスと、その印加タイミングを示す図である。
【図4】本発明によるプラズマディスプレイ装置の構成を示す図である。
【図5】図4に示されるプラズマディスプレイ装置で採用される発光駆動フォーマットの一例を示す図である。
【図6】X行電極ドライバ7及びY行電極ドライバ8の内部構成を示す図である。
【図7】選択消去アドレス法において、スイッチング信号SWに応じて生成される各種駆動パルスと、その印加タイミングを示す図である。
【図8】選択書込アドレス法における一斉リセット行程及び画素データ書込行程における駆動パルスと、その印加タイミングとを示す図である。
【図9】リセットパルスRP'の他の実施例の波形を示す図である。
【図10】リセットパルスRP'の他の実施例の波形を示す図である。
【符号の説明】
4 駆動制御回路
7 X行電極ドライバ
8 Y行電極ドライバ
10 PDP
Claims (4)
- 複数の列電極と、前記複数の列電極と交差して配列された2つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイ装置であって、
前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に印加するリセットパルス生成手段と、
前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、
発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に交互に印加する維持パルス生成手段と、を有し、
前記一方の行電極に印加される前記リセットパルスのパルス電圧値は、第1パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第1パルス電圧推移区間直後の第2パルス電圧推移区間において前記第1パルス電圧推移区間より急峻に上昇し、
前記2つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第1パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第2パルス電圧推移区間において前記第1パルス電圧推移区間より急峻に下降することを特徴とするプラズマディスプレイ装置。 - 前記第1パルス電圧推移区間は、20[μsec]以上であることを特徴とする請求項1記載のプラズマディスプレイ装置。
- 複数の列電極と、前記複数の列電極と交差して配列された2つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、
前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に印加するリセットパルス生成手段と、
前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、
発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記2つの行電極に交互に印加する維持パルス生成手段と、を有し、
前記一方の前記行電極に印加される前記リセットパルスのパルス電圧値は、第1パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第1パルス電圧推移区間直後の第2パルス電圧推移区間において前記第1パルス電圧推移区間より緩やかに上昇し、
前記2つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第1パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第2パルス電圧推移区間において前記第1パルス電圧推移区間より緩やかに下降することを特徴とするプラズマディスプレイ装置。 - 前記第2パルス電圧推移区間は、20[μsec]以上であることを特徴とする請求項3記載のプラズマディスプレイ装置。
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