JP2003295815A - 表示パネルの駆動装置 - Google Patents
表示パネルの駆動装置Info
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
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- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 画素データ書込行程時における消費電力を低
減できる表示パネルの駆動装置を提供することを目的と
する。 【解決手段】 所定の共振振幅を有する共振パルス電源
電位を電源ライン上に印加すると共に、画素データに応
じて選択的に容量性表示パネルの列電極及び電源ライン
間を接続することにより画素データパルスを生成する。
この際、上記共振パルス電源電位の共振振幅の中間電位
が所定の基準電位よりも大となった場合には、共振パル
ス電源電位の低下期間中において電源ラインを強制的に
接地する。
減できる表示パネルの駆動装置を提供することを目的と
する。 【解決手段】 所定の共振振幅を有する共振パルス電源
電位を電源ライン上に印加すると共に、画素データに応
じて選択的に容量性表示パネルの列電極及び電源ライン
間を接続することにより画素データパルスを生成する。
この際、上記共振パルス電源電位の共振振幅の中間電位
が所定の基準電位よりも大となった場合には、共振パル
ス電源電位の低下期間中において電源ラインを強制的に
接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル又はエレクトロルミネセンスディスプレイパ
ネルの如き表示パネルを駆動する駆動装置に関する。
レイパネル又はエレクトロルミネセンスディスプレイパ
ネルの如き表示パネルを駆動する駆動装置に関する。
【０００２】
【背景技術】現在、壁掛ＴＶとして、プラズマディスプ
レイパネル(以下、ＰＤＰと称する)、又はエレクトロル
ミネセンスディスプレイパネルの如き容量性発光素子か
らなる表示パネルを搭載したディスプレイ装置が着目さ
れている。図１は、表示パネルとしてＰＤＰを搭載した
プラズマディスプレイ装置の概略構成を示す図である。
レイパネル(以下、ＰＤＰと称する)、又はエレクトロル
ミネセンスディスプレイパネルの如き容量性発光素子か
らなる表示パネルを搭載したディスプレイ装置が着目さ
れている。図１は、表示パネルとしてＰＤＰを搭載した
プラズマディスプレイ装置の概略構成を示す図である。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
【０００４】この際、各放電セルは、その放電セル内に
おいて放電が生起されるか否かにより、発光状態及び非
発光状態の２つの状態しかもたない。すなわち、最低輝
度(非発光状態)、及び最高輝度(発光状態)の２階調分の
輝度しか表現出来ないのである。そこで、このような発
光素子を有するＰＤＰ１０に対して、入力された映像信
号に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
サブフィールド法では、入力された映像信号を各画素毎
に対応したＮビットの画素データに変換し、このＮビッ
トのビット桁各々に対応させて、１フィールド(フレー
ム)の表示期間をＮ個のサブフィールド(サブフレーム)
に分割する。各サブフィールドには、そのサブフィール
ドの重み付けに対応した放電実行回数が夫々割り当てて
あり、映像信号に応じたサブフィールドにおいてのみで
この放電を選択的に生起させる。この際、各サブフィー
ルドで生起された放電回数の合計(１フィールド表示期
間内での)により、映像信号に対応した中間調の輝度が
得られるのである。
おいて放電が生起されるか否かにより、発光状態及び非
発光状態の２つの状態しかもたない。すなわち、最低輝
度(非発光状態)、及び最高輝度(発光状態)の２階調分の
輝度しか表現出来ないのである。そこで、このような発
光素子を有するＰＤＰ１０に対して、入力された映像信
号に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
サブフィールド法では、入力された映像信号を各画素毎
に対応したＮビットの画素データに変換し、このＮビッ
トのビット桁各々に対応させて、１フィールド(フレー
ム)の表示期間をＮ個のサブフィールド(サブフレーム)
に分割する。各サブフィールドには、そのサブフィール
ドの重み付けに対応した放電実行回数が夫々割り当てて
あり、映像信号に応じたサブフィールドにおいてのみで
この放電を選択的に生起させる。この際、各サブフィー
ルドで生起された放電回数の合計(１フィールド表示期
間内での)により、映像信号に対応した中間調の輝度が
得られるのである。
【０００５】尚、かかるサブフィールド法を利用して実
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施すべく、駆動装置１００が１
サブフィールド内においてＰＤＰ１０の列電極及び行電
極に印加する各種駆動パルスの印加タイミングを示す図
である。
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施すべく、駆動装置１００が１
サブフィールド内においてＰＤＰ１０の列電極及び行電
極に印加する各種駆動パルスの印加タイミングを示す図
である。
【０００６】先ず、駆動装置１００は、負極性のリセッ
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、発光セル状態に初期設定される。
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、発光セル状態に初期設定される。
【０００７】次に、駆動装置１００は、入力された映像
信号を各画素毎の例えば８ビットの画素データに変換す
る。駆動装置１００は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。例えば、駆動装置１００は、上
記画素データビットが論理レベル１である場合には高電
圧、論理レベル０である場合には低電圧(０ボルト)の画
素データパルスを発生する。そして、駆動装置１００
は、図２に示す如く、１画面分(ｎ行×ｍ列)の画素デー
タパルスＤＰ11〜ＤＰnmを１行分毎(ｍ個)にグループ化
した画素データパルス群ＤＰ11-1m、ＤＰ2 1-2m、ＤＰ
31-3m、・・・・、ＤＰn1-nm各々を、順次、列電極Ｚ1〜Ｚm
に印加して行く。更に、駆動装置１００は、上記画素デ
ータパルス群ＤＰ各々の印加タイミングにて、図２に示
されるが如き走査パルスＳＰを発生し、これを行電極Ｙ
1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ
ｃ)。この際、走査パルスＳＰが印加された行電極と、
高電圧の画素データパルスＤＰが印加された列電極との
交差部の放電セルにのみ放電（選択消去放電）が生じ、
その放電セル内に残存していた壁電荷が消去される。こ
れにより、上記一斉リセット行程Ｒｃにおいて発光セル
状態に初期化された放電セルは、非発光セル状態に推移
する。一方、走査パルスＳＰが印加されたものの、低電
圧の画素データパルスＤＰが印加された放電セルには前
述した如き選択消去放電は生起されず、上記一斉リセッ
ト行程Ｒｃにて初期化された状態、つまり発光セル状態
が保持される。
信号を各画素毎の例えば８ビットの画素データに変換す
る。駆動装置１００は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。例えば、駆動装置１００は、上
記画素データビットが論理レベル１である場合には高電
圧、論理レベル０である場合には低電圧(０ボルト)の画
素データパルスを発生する。そして、駆動装置１００
は、図２に示す如く、１画面分(ｎ行×ｍ列)の画素デー
タパルスＤＰ11〜ＤＰnmを１行分毎(ｍ個)にグループ化
した画素データパルス群ＤＰ11-1m、ＤＰ2 1-2m、ＤＰ
31-3m、・・・・、ＤＰn1-nm各々を、順次、列電極Ｚ1〜Ｚm
に印加して行く。更に、駆動装置１００は、上記画素デ
ータパルス群ＤＰ各々の印加タイミングにて、図２に示
されるが如き走査パルスＳＰを発生し、これを行電極Ｙ
1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ
ｃ)。この際、走査パルスＳＰが印加された行電極と、
高電圧の画素データパルスＤＰが印加された列電極との
交差部の放電セルにのみ放電（選択消去放電）が生じ、
その放電セル内に残存していた壁電荷が消去される。こ
れにより、上記一斉リセット行程Ｒｃにおいて発光セル
状態に初期化された放電セルは、非発光セル状態に推移
する。一方、走査パルスＳＰが印加されたものの、低電
圧の画素データパルスＤＰが印加された放電セルには前
述した如き選択消去放電は生起されず、上記一斉リセッ
ト行程Ｒｃにて初期化された状態、つまり発光セル状態
が保持される。
【０００８】次に、駆動装置１００は、図２に示される
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、正極性の維持パル
スＩＰYを繰り返し行電極Ｙ 1〜Ｙnに印加する(発光維持
行程Ｉｃ)。この際、壁電荷が残留したままとなってい
る放電セル、すなわち発光セル状態にある放電セルのみ
が、これら維持パルスＩＰX及びＩＰYが交互に印加され
る度に放電(維持放電)する。つまり、上記画素データ書
込行程Ｗｃにおいて発光セル状態に設定された放電セル
のみが、このサブフィールドの重み付けに対応した回数
分だけ維持放電に伴う発光を繰り返し、その発光状態を
維持するのである。尚、これら維持パルスＩＰX及びＩ
ＰYが印加される回数は、各サブフィールド毎の重み付
けに応じて予め設定されている回数である。
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、正極性の維持パル
スＩＰYを繰り返し行電極Ｙ 1〜Ｙnに印加する(発光維持
行程Ｉｃ)。この際、壁電荷が残留したままとなってい
る放電セル、すなわち発光セル状態にある放電セルのみ
が、これら維持パルスＩＰX及びＩＰYが交互に印加され
る度に放電(維持放電)する。つまり、上記画素データ書
込行程Ｗｃにおいて発光セル状態に設定された放電セル
のみが、このサブフィールドの重み付けに対応した回数
分だけ維持放電に伴う発光を繰り返し、その発光状態を
維持するのである。尚、これら維持パルスＩＰX及びＩ
ＰYが印加される回数は、各サブフィールド毎の重み付
けに応じて予め設定されている回数である。
【０００９】次に、駆動装置１００は、図２に示される
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を各フィールド内において
複数回実行することにより、各サブフィールドの発光維
持行程Ｉｃにて生起された維持放電の１フィールド表示
期間内での合計回数に対応した中間輝度が視覚されるよ
うになる。
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を各フィールド内において
複数回実行することにより、各サブフィールドの発光維
持行程Ｉｃにて生起された維持放電の１フィールド表示
期間内での合計回数に対応した中間輝度が視覚されるよ
うになる。
【００１０】ここで、図２に示す画素データ書込行程Ｗ
ｃによれば、走査パルスＳＰが行電極Ｙ1〜Ｙnへと順次
印加されて行き、これにより１行分ずつ各放電セルに対
して画素データ書込が為されることになる。この際、Ｐ
ＤＰ１０が容量性発光素子である為、各行に走査パルス
ＳＰが印加される度にその１行分の放電セル各々にて充
放電が生じる。更に、走査パルスＳＰが印加されている
間、画素データパルスＤＰが１つの列電極Ｚに印加され
ているので、この列電極に属する放電セル、つまり画素
データの書込対称とはなっていない放電セルに対しても
充放電を実施しなければならない。このため、画素デー
タ書き込みの際の電力消費が大きいという問題があっ
た。
ｃによれば、走査パルスＳＰが行電極Ｙ1〜Ｙnへと順次
印加されて行き、これにより１行分ずつ各放電セルに対
して画素データ書込が為されることになる。この際、Ｐ
ＤＰ１０が容量性発光素子である為、各行に走査パルス
ＳＰが印加される度にその１行分の放電セル各々にて充
放電が生じる。更に、走査パルスＳＰが印加されている
間、画素データパルスＤＰが１つの列電極Ｚに印加され
ているので、この列電極に属する放電セル、つまり画素
データの書込対称とはなっていない放電セルに対しても
充放電を実施しなければならない。このため、画素デー
タ書き込みの際の電力消費が大きいという問題があっ
た。
【００１１】
【発明が解決しようとする課題】本発明は、画素データ
書込行程時における消費電力を低減可能な表示パネルの
駆動装置を提供することを目的とする。
書込行程時における消費電力を低減可能な表示パネルの
駆動装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の第１の特徴によ
る表示パネルの駆動装置は、複数の行電極と前記行電極
に交叉する複数の列電極と、前記行電極と前記列電極と
の交叉部の各々に配置された容量性発光素子とからなる
表示パネルの前記列電極の各々に、映像信号に基づく画
素データに応じたパルス電圧を有する画素データパルス
を印加する列電極ドライバを含む表示パネルの駆動装置
であって、前記列電極ドライバは、所定の共振振幅を有
する共振パルス電源電位を発生してこれを電源ライン上
に印加する電源回路と、前記画素データに応じて選択的
に前記列電極及び前記電源ラインを接続することにより
前記列電極に前記画素データパルスを印加する画素デー
タパルス発生回路と、前記共振振幅の中間電位が所定の
基準電位よりも大となった場合には前記共振パルス電源
電位の低下期間中において前記電源ラインを強制的に接
地せしめる直流駆動防止回路と、を含んでいることを特
徴とする。
る表示パネルの駆動装置は、複数の行電極と前記行電極
に交叉する複数の列電極と、前記行電極と前記列電極と
の交叉部の各々に配置された容量性発光素子とからなる
表示パネルの前記列電極の各々に、映像信号に基づく画
素データに応じたパルス電圧を有する画素データパルス
を印加する列電極ドライバを含む表示パネルの駆動装置
であって、前記列電極ドライバは、所定の共振振幅を有
する共振パルス電源電位を発生してこれを電源ライン上
に印加する電源回路と、前記画素データに応じて選択的
に前記列電極及び前記電源ラインを接続することにより
前記列電極に前記画素データパルスを印加する画素デー
タパルス発生回路と、前記共振振幅の中間電位が所定の
基準電位よりも大となった場合には前記共振パルス電源
電位の低下期間中において前記電源ラインを強制的に接
地せしめる直流駆動防止回路と、を含んでいることを特
徴とする。
【００１３】又、本発明の第２の特徴による表示パネル
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記映像信号が絵、図形又は表を表すグラフィ
ックス画像信号でありかつ前記共振振幅の中間電位が所
定の基準電位より大となった場合には前記共振パルス電
源電位の低下期間中において前記電源ラインを強制的に
接地せしめる直流駆動防止回路と、を含んでいることを
特徴とする。
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記映像信号が絵、図形又は表を表すグラフィ
ックス画像信号でありかつ前記共振振幅の中間電位が所
定の基準電位より大となった場合には前記共振パルス電
源電位の低下期間中において前記電源ラインを強制的に
接地せしめる直流駆動防止回路と、を含んでいることを
特徴とする。
【００１４】又、本発明の第３の特徴による表示パネル
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記表示パネルの大半の列上において互いに隣
接した各行に対応した前記画素データの相関が強く、一
部の列上において互いに隣接する各行に対応した前記画
素データの相関が弱い場合には前記共振パルス電源電位
の低下期間中において前記電源ラインを強制的に接地せ
しめる直流駆動防止回路と、を含んでいることを特徴と
する。
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記表示パネルの大半の列上において互いに隣
接した各行に対応した前記画素データの相関が強く、一
部の列上において互いに隣接する各行に対応した前記画
素データの相関が弱い場合には前記共振パルス電源電位
の低下期間中において前記電源ラインを強制的に接地せ
しめる直流駆動防止回路と、を含んでいることを特徴と
する。
【００１５】
【発明の実施の形態】図３は、本発明による駆動装置を
備えたプラズマディスプレイ装置の構成を示す図であ
る。図３において、プラズマディスプレイパネルとして
のＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第
１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ 1〜
Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０に
は、上記行電極対に直交し、かつ図示せぬ誘電体層及び
放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対
応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行
電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を
担う放電セルが形成される。
備えたプラズマディスプレイ装置の構成を示す図であ
る。図３において、プラズマディスプレイパネルとして
のＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第
１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ 1〜
Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０に
は、上記行電極対に直交し、かつ図示せぬ誘電体層及び
放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対
応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行
電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を
担う放電セルが形成される。
【００１６】駆動制御回路５０は、各サブフィールド内
において図２に示す如き、リセットパルスＲＰX及びＲ
ＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰ
Y各々を生成させる為の各種タイミング信号を発生し、
これらを行電極駆動回路３０及び４０の各々に供給す
る。行電極駆動回路３０は、かかるタイミング信号に応
じてリセットパルスＲＰX及び維持パルスＩＰXを生成
し、これらを図２に示されるが如きタイミングにてＰＤ
Ｐ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動
回路４０は、上記駆動制御回路５０から供給された各種
タイミング信号に応じてリセットパルスＲＰY、走査パ
ルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々
を生成し、これらを図２に示されるが如きタイミングに
てＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
において図２に示す如き、リセットパルスＲＰX及びＲ
ＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰ
Y各々を生成させる為の各種タイミング信号を発生し、
これらを行電極駆動回路３０及び４０の各々に供給す
る。行電極駆動回路３０は、かかるタイミング信号に応
じてリセットパルスＲＰX及び維持パルスＩＰXを生成
し、これらを図２に示されるが如きタイミングにてＰＤ
Ｐ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動
回路４０は、上記駆動制御回路５０から供給された各種
タイミング信号に応じてリセットパルスＲＰY、走査パ
ルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々
を生成し、これらを図２に示されるが如きタイミングに
てＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１７】更に、駆動制御回路５０は、入力された映
像信号を各画素毎の例えば８ビットの画素データに変換
し、この画素データを各ビット桁毎に分割して画素デー
タビットを得る。そして、駆動制御回路５０は、図２に
示す如き各サブフィールド毎の画素データ書込行程Ｗｃ
において、ＰＤＰ１０の第１列〜第ｍ列各々に対応した
１行分の画素データビットＤＢ1〜ＤＢmを順次、列電極
駆動回路２０に供給する。
像信号を各画素毎の例えば８ビットの画素データに変換
し、この画素データを各ビット桁毎に分割して画素デー
タビットを得る。そして、駆動制御回路５０は、図２に
示す如き各サブフィールド毎の画素データ書込行程Ｗｃ
において、ＰＤＰ１０の第１列〜第ｍ列各々に対応した
１行分の画素データビットＤＢ1〜ＤＢmを順次、列電極
駆動回路２０に供給する。
【００１８】この間、すなわち画素データ書込行程Ｗｃ
において、駆動制御回路５０は、図４に示す如きスイッ
チング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆
動回路２０に供給する。すなわち、駆動制御回路５０
は、駆動行程Ｇ１では、 ＳＷ１＝１ ＳＷ２＝"０" ＳＷ３＝"０" ＳＷ４＝"０" 駆動行程Ｇ２では、 ＳＷ１＝"０" ＳＷ２＝"０" ＳＷ３＝１ ＳＷ４＝"０" 駆動行程Ｇ３では、 ＳＷ１＝"０" ＳＷ２＝１ ＳＷ３＝"０" ＳＷ４＝"０" 駆動行程Ｇ４では、 ＳＷ１＝"０" ＳＷ２＝"０" ＳＷ３＝"０" ＳＷ４＝１ なる論理レベルを有するスイッチング信号ＳＷ１〜ＳＷ
４を生成する。そして、駆動制御回路５０は、上記駆動
行程Ｇ１〜Ｇ４を１サイクルとして、上述した如く推移
するスイッチング信号ＳＷ１〜ＳＷ４を繰り返し列電極
駆動回路２０に供給するのである。
において、駆動制御回路５０は、図４に示す如きスイッ
チング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆
動回路２０に供給する。すなわち、駆動制御回路５０
は、駆動行程Ｇ１では、 ＳＷ１＝１ ＳＷ２＝"０" ＳＷ３＝"０" ＳＷ４＝"０" 駆動行程Ｇ２では、 ＳＷ１＝"０" ＳＷ２＝"０" ＳＷ３＝１ ＳＷ４＝"０" 駆動行程Ｇ３では、 ＳＷ１＝"０" ＳＷ２＝１ ＳＷ３＝"０" ＳＷ４＝"０" 駆動行程Ｇ４では、 ＳＷ１＝"０" ＳＷ２＝"０" ＳＷ３＝"０" ＳＷ４＝１ なる論理レベルを有するスイッチング信号ＳＷ１〜ＳＷ
４を生成する。そして、駆動制御回路５０は、上記駆動
行程Ｇ１〜Ｇ４を１サイクルとして、上述した如く推移
するスイッチング信号ＳＷ１〜ＳＷ４を繰り返し列電極
駆動回路２０に供給するのである。
【００１９】図５は、かかる列電極駆動回路２０の内部
構成を示す図である。図５に示すように、列電極駆動回
路２０は、所定の振幅を有する共振パルス電源電位を電
源ライン２上に印加する電源回路２１と、かかる共振パ
ルス電源電位に基づいて画素データパルスを発生する画
素データパルス発生回路２２と、直流駆動防止回路２３
とから構成される。
構成を示す図である。図５に示すように、列電極駆動回
路２０は、所定の振幅を有する共振パルス電源電位を電
源ライン２上に印加する電源回路２１と、かかる共振パ
ルス電源電位に基づいて画素データパルスを発生する画
素データパルス発生回路２２と、直流駆動防止回路２３
とから構成される。
【００２０】電源回路２１におけるスイッチング素子Ｓ
１は、上記駆動制御回路５０から論理レベル０のスイッ
チング信号ＳＷ１が供給されている間はオフ状態にあ
る。一方、かかるスイッチング信号ＳＷ１の論理レベル
が"１"である場合にはオン状態となって、上記コンデン
サＣ１の一端に生じた電位をダイオードＤ１及びコイル
Ｌを介して電源ライン２上に印加する。尚、コンデンサ
Ｃ１の他端は、ＰＤＰ１０の接地電位としてのＰＤＰ接
地電位Ｖｓに接地されている。スイッチング素子Ｓ２
は、上記駆動制御回路５０から論理レベル０のスイッチ
ング信号ＳＷ２が供給されている間はオフ状態である一
方、スイッチング信号ＳＷ２の論理レベルが"１"である
場合にはオン状態となって上記電源ライン２上の電位を
コイルＬ及びダイオードＤ２を介してコンデンサＣ１の
一端に印加する。この際、コンデンサＣ１は、上記電源
ライン２上の電位によって充電される。スイッチング素
子Ｓ３は、上記駆動制御回路５０から論理レベル０のス
イッチング信号ＳＷ３が供給されている間はオフ状態で
ある一方、スイッチング信号ＳＷ３の論理レベルが"１"
である場合にはオン状態となって直流電源Ｂ１による電
源電位Ｖaを電源ライン２上に印加する。直流電源Ｂ１
の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されて
いる。
１は、上記駆動制御回路５０から論理レベル０のスイッ
チング信号ＳＷ１が供給されている間はオフ状態にあ
る。一方、かかるスイッチング信号ＳＷ１の論理レベル
が"１"である場合にはオン状態となって、上記コンデン
サＣ１の一端に生じた電位をダイオードＤ１及びコイル
Ｌを介して電源ライン２上に印加する。尚、コンデンサ
Ｃ１の他端は、ＰＤＰ１０の接地電位としてのＰＤＰ接
地電位Ｖｓに接地されている。スイッチング素子Ｓ２
は、上記駆動制御回路５０から論理レベル０のスイッチ
ング信号ＳＷ２が供給されている間はオフ状態である一
方、スイッチング信号ＳＷ２の論理レベルが"１"である
場合にはオン状態となって上記電源ライン２上の電位を
コイルＬ及びダイオードＤ２を介してコンデンサＣ１の
一端に印加する。この際、コンデンサＣ１は、上記電源
ライン２上の電位によって充電される。スイッチング素
子Ｓ３は、上記駆動制御回路５０から論理レベル０のス
イッチング信号ＳＷ３が供給されている間はオフ状態で
ある一方、スイッチング信号ＳＷ３の論理レベルが"１"
である場合にはオン状態となって直流電源Ｂ１による電
源電位Ｖaを電源ライン２上に印加する。直流電源Ｂ１
の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されて
いる。
【００２１】かかる電源回路２１の動作により、電源ラ
イン２上には、上記電源電位Ｖaを最大電位とする共振
振幅Ｖ1の共振パルス電源電位が印加される。画素デー
タパルス発生回路２２には、駆動制御回路５０から供給
された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの
各々に応じて、夫々独立してオン・オフ制御されるスイ
ッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺ
mOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷ
Ｚmの各々は、夫々に供給された画素データビットＤＢ
が論理レベル１である場合に限りオン状態となって、電
源ライン２上に印加されている上記共振パルス電源電位
をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。一方、上記
スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画
素データビットＤＢが論理レベル０である場合に限りオ
ン状態となって、列電極Ｚ上の電位をＰＤＰ接地電位Ｖ
ｓに接地する。
イン２上には、上記電源電位Ｖaを最大電位とする共振
振幅Ｖ1の共振パルス電源電位が印加される。画素デー
タパルス発生回路２２には、駆動制御回路５０から供給
された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの
各々に応じて、夫々独立してオン・オフ制御されるスイ
ッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺ
mOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷ
Ｚmの各々は、夫々に供給された画素データビットＤＢ
が論理レベル１である場合に限りオン状態となって、電
源ライン２上に印加されている上記共振パルス電源電位
をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。一方、上記
スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画
素データビットＤＢが論理レベル０である場合に限りオ
ン状態となって、列電極Ｚ上の電位をＰＤＰ接地電位Ｖ
ｓに接地する。
【００２２】直流駆動防止回路２３の分圧抵抗Ｒ１及び
Ｒ２は、上記コンデンサＣ１の一端に生じている上記共
振振幅Ｖ1の中間電位Ｖｃを所定比で分圧して得た中間
電位Ｖｃ'を比較器ＣＭに供給する。比較器ＣＭは、か
かる中間電位Ｖｃ'と所定の基準電位ＶREF'との大小比
較を行う。この際、比較器ＣＭは、上記中間電位Ｖｃ'
が基準電位ＶREF'以上の電位である場合には論理レベル
１、中間電位Ｖｃ'が基準電位ＶREF'より小である場合
には論理レベル０のイネーブル信号ＥＮをアンドゲート
ＡＮに供給する。尚、基準電位ＶREF'とは、上記電源電
位Ｖa〜0.5・Ｖａ間の電位にて予め設定されている基準
電位ＶREFを所定比倍した電位である。アンドゲートＡ
Ｎは、上記イネーブル信号ＥＮが論理レベル０である場
合には論理レベル０のスイッチング信号ＳＷ４'をスイ
ッチング素子Ｓ４に供給する。一方、上記イネーブル信
号ＥＮが論理レベル１である場合には、アンドゲートＡ
Ｎは、上記駆動制御回路５０から供給されたスイッチン
グ信号ＳＷ４をそのまま上記スイッチング信号ＳＷ４'
としてスイッチング素子Ｓ４に供給する。スイッチング
素子Ｓ４は、スイッチング信号ＳＷ４'が論理レベル０
である間はオフ状態である一方、スイッチング信号ＳＷ
４'が論理レベル１である場合にはオン状態となって電
源ライン２上の電位を上記ＰＤＰ接地電位Ｖｓに保持す
る。
Ｒ２は、上記コンデンサＣ１の一端に生じている上記共
振振幅Ｖ1の中間電位Ｖｃを所定比で分圧して得た中間
電位Ｖｃ'を比較器ＣＭに供給する。比較器ＣＭは、か
かる中間電位Ｖｃ'と所定の基準電位ＶREF'との大小比
較を行う。この際、比較器ＣＭは、上記中間電位Ｖｃ'
が基準電位ＶREF'以上の電位である場合には論理レベル
１、中間電位Ｖｃ'が基準電位ＶREF'より小である場合
には論理レベル０のイネーブル信号ＥＮをアンドゲート
ＡＮに供給する。尚、基準電位ＶREF'とは、上記電源電
位Ｖa〜0.5・Ｖａ間の電位にて予め設定されている基準
電位ＶREFを所定比倍した電位である。アンドゲートＡ
Ｎは、上記イネーブル信号ＥＮが論理レベル０である場
合には論理レベル０のスイッチング信号ＳＷ４'をスイ
ッチング素子Ｓ４に供給する。一方、上記イネーブル信
号ＥＮが論理レベル１である場合には、アンドゲートＡ
Ｎは、上記駆動制御回路５０から供給されたスイッチン
グ信号ＳＷ４をそのまま上記スイッチング信号ＳＷ４'
としてスイッチング素子Ｓ４に供給する。スイッチング
素子Ｓ４は、スイッチング信号ＳＷ４'が論理レベル０
である間はオフ状態である一方、スイッチング信号ＳＷ
４'が論理レベル１である場合にはオン状態となって電
源ライン２上の電位を上記ＰＤＰ接地電位Ｖｓに保持す
る。
【００２３】以下に、図５に示す如き構成を有する列電
極駆動回路２０の内部動作について図４、並びに図６を
参照しつつ説明する。尚、図４中の(ｂ)は、ＰＤＰ１０
の第ｉ列の第１行〜第６行各々に対応した画素データビ
ットＤＢの系列が、 ［１、０、１、０、１、０］ なる場合に、列電極Ｚiに印加される画素データパルス
ＤＰを示す図である。
極駆動回路２０の内部動作について図４、並びに図６を
参照しつつ説明する。尚、図４中の(ｂ)は、ＰＤＰ１０
の第ｉ列の第１行〜第６行各々に対応した画素データビ
ットＤＢの系列が、 ［１、０、１、０、１、０］ なる場合に、列電極Ｚiに印加される画素データパルス
ＤＰを示す図である。
【００２４】かかる画素データビットＤＢに応じて、画
素データパルス発生回路２２のスイッチング素子ＳＷＺ
i及びＳＷＺi0は、図４中の(ｂ)に示すように、オン状
態及びオフ状態の反転を繰り返す。この際、駆動行程Ｇ
１では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３の
内のスイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷が放電される。尚、第
１サイクルＣＹＣ１では、スイッチング素子ＳＷＺ iが
オン状態にあるので、上記放電に伴う放電電流はスイッ
チング素子Ｓ１、ダイオードＤ１、コイルＬ、電源ライ
ン２、及びスイッチング素子ＳＷＺiを介してＰＤＰ１
０の列電極Ｚiに流れ込む。この時、列電極Ｚiに寄生す
る負荷容量Ｃ 0が充電されて負荷容量Ｃ0内に電荷の蓄積
が為される。又、上記コンデンサＣ１の放電に伴って電
源ライン２上の電位はコイルＬ及び負荷容量Ｃ0による
共振作用によって徐々に上昇する。そして、電源ライン
２上の電位は、図４に示す如く、コンデンサの一端の電
位Ｖcの２倍の電位を有する電位Ｖaに到達する。この
際、上述した如き電源ライン２上での緩やかな電位上昇
部分が、上記共振パルス電源電位のフロントエッジ部と
なる。又、第１サイクルＣＹＣ１では、上述した如き共
振パルス電源電位のフロントエッジ部がそのまま、図４
中の(ｂ)に示す如く、列電極Ｚiに印加されるべき画素
データパルスＤＰ1iのフロントエッジ部となる。
素データパルス発生回路２２のスイッチング素子ＳＷＺ
i及びＳＷＺi0は、図４中の(ｂ)に示すように、オン状
態及びオフ状態の反転を繰り返す。この際、駆動行程Ｇ
１では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３の
内のスイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷が放電される。尚、第
１サイクルＣＹＣ１では、スイッチング素子ＳＷＺ iが
オン状態にあるので、上記放電に伴う放電電流はスイッ
チング素子Ｓ１、ダイオードＤ１、コイルＬ、電源ライ
ン２、及びスイッチング素子ＳＷＺiを介してＰＤＰ１
０の列電極Ｚiに流れ込む。この時、列電極Ｚiに寄生す
る負荷容量Ｃ 0が充電されて負荷容量Ｃ0内に電荷の蓄積
が為される。又、上記コンデンサＣ１の放電に伴って電
源ライン２上の電位はコイルＬ及び負荷容量Ｃ0による
共振作用によって徐々に上昇する。そして、電源ライン
２上の電位は、図４に示す如く、コンデンサの一端の電
位Ｖcの２倍の電位を有する電位Ｖaに到達する。この
際、上述した如き電源ライン２上での緩やかな電位上昇
部分が、上記共振パルス電源電位のフロントエッジ部と
なる。又、第１サイクルＣＹＣ１では、上述した如き共
振パルス電源電位のフロントエッジ部がそのまま、図４
中の(ｂ)に示す如く、列電極Ｚiに印加されるべき画素
データパルスＤＰ1iのフロントエッジ部となる。
【００２５】次に、駆動行程Ｇ２では、電源回路２１の
スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ
３のみがオン状態となるので、直流電源Ｂ１による直流
の電位Ｖaが、スイッチング素子Ｓ３を介して電源ライ
ン２上に印加される。この際、上記電位Ｖaが上記共振
パルス電源電位の最大電位部分となる。尚、第１サイク
ルＣＹＣ１では、この共振パルス電源電位の最大電位部
分(電位Ｖa)がそのまま、図４に示す如く、列電極Ｚi上
に印加されるべき画素データパルスＤＰ1iの最大電位部
分となる。この際、ＰＤＰ１０の列電極Ｚiには電流が
流れ、この列電極Ｚiに寄生する負荷容量Ｃ0が充電され
て電荷の蓄積が為される。
スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ
３のみがオン状態となるので、直流電源Ｂ１による直流
の電位Ｖaが、スイッチング素子Ｓ３を介して電源ライ
ン２上に印加される。この際、上記電位Ｖaが上記共振
パルス電源電位の最大電位部分となる。尚、第１サイク
ルＣＹＣ１では、この共振パルス電源電位の最大電位部
分(電位Ｖa)がそのまま、図４に示す如く、列電極Ｚi上
に印加されるべき画素データパルスＤＰ1iの最大電位部
分となる。この際、ＰＤＰ１０の列電極Ｚiには電流が
流れ、この列電極Ｚiに寄生する負荷容量Ｃ0が充電され
て電荷の蓄積が為される。
【００２６】次に、駆動行程Ｇ３では、電源回路２１の
スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ
２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ0が
放電を開始する。かかる放電により、列電極Ｚi、スイ
ッチング素子ＳＷＺi、電源ライン２、コイルＬ、ダイ
オードＤ２、及びスイッチング素子Ｓ２を介してコンデ
ンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負
荷容量Ｃ0内に蓄積された電荷が電源回路２１内に形成
されているコンデンサＣ１に回収されて行く。このと
き、コイルＬ及び負荷容量Ｃ0で決まる時定数により、
電源ライン２上の電位は図４に示す如く徐々に低下す
る。この際、上述した如き電源ライン２上での緩やかな
電位下降部分が、上記共振パルス電源電位のリアエッジ
部となる。尚、第１サイクルＣＹＣ１では、上述した如
き共振パルス電源電位のリアエッジ部がそのまま、図４
中の(ｂ)に示す如く、列電極Ｚi上に印加されるべき画
素データパルスＤＰ1iのリアエッジ部となる。
スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ
２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ0が
放電を開始する。かかる放電により、列電極Ｚi、スイ
ッチング素子ＳＷＺi、電源ライン２、コイルＬ、ダイ
オードＤ２、及びスイッチング素子Ｓ２を介してコンデ
ンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負
荷容量Ｃ0内に蓄積された電荷が電源回路２１内に形成
されているコンデンサＣ１に回収されて行く。このと
き、コイルＬ及び負荷容量Ｃ0で決まる時定数により、
電源ライン２上の電位は図４に示す如く徐々に低下す
る。この際、上述した如き電源ライン２上での緩やかな
電位下降部分が、上記共振パルス電源電位のリアエッジ
部となる。尚、第１サイクルＣＹＣ１では、上述した如
き共振パルス電源電位のリアエッジ部がそのまま、図４
中の(ｂ)に示す如く、列電極Ｚi上に印加されるべき画
素データパルスＤＰ1iのリアエッジ部となる。
【００２７】駆動行程Ｇ４では、駆動制御回路５０から
論理レベル１のスイッチング信号ＳＷ４が直流駆動防止
回路２３のアンドゲートＡＮに供給される。尚、第１サ
イクルＣＹＣ１の駆動行程Ｇ４の段階では、図４に示す
如き電源ライン２上の電位変化に伴う共振振幅Ｖ1の中
間電位Ｖｃ(一点鎖線にて示すレベル)は、上記基準電位
ＶREF(破線にて示すレベル)よりも小である。よって、
この際、直流駆動防止回路２３の比較器ＣＭは、論理レ
ベル０のイネーブル信号ＥＮをアンドゲートＡＮに供給
する。これにより、スイッチング素子Ｓ４がオフ状態と
なる。つまり、駆動行程Ｇ４では、電源回路２１のスイ
ッチング素子Ｓ１〜Ｓ３及び直流駆動防止回路２３のス
イッチング素子Ｓ４の全てがオフ状態となるので、電源
ライン２はフローティング状態となる。
論理レベル１のスイッチング信号ＳＷ４が直流駆動防止
回路２３のアンドゲートＡＮに供給される。尚、第１サ
イクルＣＹＣ１の駆動行程Ｇ４の段階では、図４に示す
如き電源ライン２上の電位変化に伴う共振振幅Ｖ1の中
間電位Ｖｃ(一点鎖線にて示すレベル)は、上記基準電位
ＶREF(破線にて示すレベル)よりも小である。よって、
この際、直流駆動防止回路２３の比較器ＣＭは、論理レ
ベル０のイネーブル信号ＥＮをアンドゲートＡＮに供給
する。これにより、スイッチング素子Ｓ４がオフ状態と
なる。つまり、駆動行程Ｇ４では、電源回路２１のスイ
ッチング素子Ｓ１〜Ｓ３及び直流駆動防止回路２３のス
イッチング素子Ｓ４の全てがオフ状態となるので、電源
ライン２はフローティング状態となる。
【００２８】上記の如き駆動行程Ｇ１〜Ｇ４の動作を、
第２サイクルＣＹＣ２以降においても同様に繰り返し実
行する。これにより、スイッチング素子ＳＷＺiがオン
状態となっている第１サイクルＣＹＣ１、第３サイクル
ＣＹＣ３、及び第５サイクルＣＹＣ５各々において、図
４中の(ｂ)に示す如き画素データパルスＤＰ1i、Ｄ
Ｐ 3i、及びＤＰ5iが列電極Ｚiに印加される。一方、第
２サイクルＣＹＣ２、第４サイクルＣＹＣ４、及び第６
サイクルＣＹＣ６の各々では、スイッチング素子ＳＷＺ
iがオフ状態にある。よって、第２行、第４行、及び第
６行各々に対応した画素データパルスＤＰ2i、ＤＰ4i、
ＤＰ6iとしては、低電圧(０ボルト)のものが列電極Ｚi
に印加される。又、これら偶数のサイクルＣＹＣでは、
スイッチング素子ＳＷＺi0がオン状態にあるので、ＰＤ
Ｐ１０の負荷容量Ｃ0に残存していた電荷が列電極Ｚi及
びスイッチング素子ＳＷＺi0なる電流路を介して全て回
収される。よって、例えば、第２サイクルＣＹＣ２が終
了し、次の第３サイクルＣＹＣ３が開始された直後のス
イッチング素子ＳＷＺiがオフ状態からオン状態に切り
替わった時には、図４に示すように電源ライン２上の電
位は、ほぼ０ボルトになる。
第２サイクルＣＹＣ２以降においても同様に繰り返し実
行する。これにより、スイッチング素子ＳＷＺiがオン
状態となっている第１サイクルＣＹＣ１、第３サイクル
ＣＹＣ３、及び第５サイクルＣＹＣ５各々において、図
４中の(ｂ)に示す如き画素データパルスＤＰ1i、Ｄ
Ｐ 3i、及びＤＰ5iが列電極Ｚiに印加される。一方、第
２サイクルＣＹＣ２、第４サイクルＣＹＣ４、及び第６
サイクルＣＹＣ６の各々では、スイッチング素子ＳＷＺ
iがオフ状態にある。よって、第２行、第４行、及び第
６行各々に対応した画素データパルスＤＰ2i、ＤＰ4i、
ＤＰ6iとしては、低電圧(０ボルト)のものが列電極Ｚi
に印加される。又、これら偶数のサイクルＣＹＣでは、
スイッチング素子ＳＷＺi0がオン状態にあるので、ＰＤ
Ｐ１０の負荷容量Ｃ0に残存していた電荷が列電極Ｚi及
びスイッチング素子ＳＷＺi0なる電流路を介して全て回
収される。よって、例えば、第２サイクルＣＹＣ２が終
了し、次の第３サイクルＣＹＣ３が開始された直後のス
イッチング素子ＳＷＺiがオフ状態からオン状態に切り
替わった時には、図４に示すように電源ライン２上の電
位は、ほぼ０ボルトになる。
【００２９】ここで、上記第ｉ列を除くその他多くの列
の第１行〜第６行各々に対応した画素データビットＤＢ
の系列が、 ［１、１、１、１、１、１］ なる場合には、図４に示す如く電源ライン２上の電位の
共振振幅Ｖ1が徐々に小となる。すなわち、図４中の
(ａ)に示すように、スイッチング素子ＳＷＺjはオン状
態、ＳＷＺj0がオフ状態固定になるので、図４中の(ｂ)
の場合とは異なり、列電極Ｚj及びスイッチング素子Ｓ
ＷＺj0なる電流路による電荷回収が為されない。よっ
て、各サイクルＣＹＣ毎の駆動行程Ｇ３で回収しきれな
かった電荷が徐々にＰＤＰ１０の負荷容量Ｃ0内に蓄積
される。その結果、電源ライン２上に印加された共振パ
ルス電源電位は、その最大電位Ｖaを維持しつつ共振振
幅Ｖ1が徐々に小となる。従って、共振作用に伴う充放
電動作によって流れる電流量が小となるので無効電力の
抑制が為される。
の第１行〜第６行各々に対応した画素データビットＤＢ
の系列が、 ［１、１、１、１、１、１］ なる場合には、図４に示す如く電源ライン２上の電位の
共振振幅Ｖ1が徐々に小となる。すなわち、図４中の
(ａ)に示すように、スイッチング素子ＳＷＺjはオン状
態、ＳＷＺj0がオフ状態固定になるので、図４中の(ｂ)
の場合とは異なり、列電極Ｚj及びスイッチング素子Ｓ
ＷＺj0なる電流路による電荷回収が為されない。よっ
て、各サイクルＣＹＣ毎の駆動行程Ｇ３で回収しきれな
かった電荷が徐々にＰＤＰ１０の負荷容量Ｃ0内に蓄積
される。その結果、電源ライン２上に印加された共振パ
ルス電源電位は、その最大電位Ｖaを維持しつつ共振振
幅Ｖ1が徐々に小となる。従って、共振作用に伴う充放
電動作によって流れる電流量が小となるので無効電力の
抑制が為される。
【００３０】ところが、かかる状態がそのまま継続する
と、図６に示すように、電源ライン２上の電位は最終的
に上記最大電位Ｖａに固定されてしまう。この際、例え
ば、第ｉ列の第７行〜第１３行各々に対応した画素デー
タビットＤＢの系列が、 ［１、０、１、０、１、０、１］ であると、画素データパルス発生回路２２のスイッチン
グ素子ＳＷＺi及びＳＷＺi0は、図６に示す如く交互に
オン状態及びオフ状態を繰り返す。よって、スイッチン
グ素子ＳＷＺiは、オン状態にある期間中は電源ライン
２上の直流の電位Ｖａをそのまま列電極Ｚiに印加する
いわゆる直流駆動状態となり、過大な電力損失が生じて
しまうのである。
と、図６に示すように、電源ライン２上の電位は最終的
に上記最大電位Ｖａに固定されてしまう。この際、例え
ば、第ｉ列の第７行〜第１３行各々に対応した画素デー
タビットＤＢの系列が、 ［１、０、１、０、１、０、１］ であると、画素データパルス発生回路２２のスイッチン
グ素子ＳＷＺi及びＳＷＺi0は、図６に示す如く交互に
オン状態及びオフ状態を繰り返す。よって、スイッチン
グ素子ＳＷＺiは、オン状態にある期間中は電源ライン
２上の直流の電位Ｖａをそのまま列電極Ｚiに印加する
いわゆる直流駆動状態となり、過大な電力損失が生じて
しまうのである。
【００３１】そこで、このような電力損失が生じないよ
うに、列電極駆動回路２０内には図５に示す如き直流駆
動防止回路２３が設けられている。直流駆動防止回路２
３の比較器ＣＭは、図４に示す如き電源ライン２上の電
位の共振振幅Ｖ1が十分に大なるが故に、その中間電位
Ｖｃ(一点鎖線にて示すレベル)が基準電位ＶREF(破線に
て示すレベル)よりも小である期間中は、論理レベル０
のイネーブル信号ＥＮをアンドゲートＡＮに供給する。
よって、この間、直流駆動防止回路２３のスイッチング
素子Ｓ４はスイッチング信号ＳＷ４による制御を受け付
けないので直流駆動防止動作は無効となる。一方、図４
に示すように、上記共振振幅Ｖ1が徐々に小となり、そ
の中間電位Ｖｃ(一点鎖線にて示すレベル)が基準電位Ｖ
REF(破線にて示すレベル)よりも大になると、比較器Ｃ
Ｍは、論理レベル１のイネーブル信号ＥＮをアンドゲー
トＡＮに供給する。すると、直流駆動防止回路２３のス
イッチング素子Ｓ４はスイッチング信号ＳＷ４による制
御を受け付けるようになり、直流駆動防止動作が有効と
なる。
うに、列電極駆動回路２０内には図５に示す如き直流駆
動防止回路２３が設けられている。直流駆動防止回路２
３の比較器ＣＭは、図４に示す如き電源ライン２上の電
位の共振振幅Ｖ1が十分に大なるが故に、その中間電位
Ｖｃ(一点鎖線にて示すレベル)が基準電位ＶREF(破線に
て示すレベル)よりも小である期間中は、論理レベル０
のイネーブル信号ＥＮをアンドゲートＡＮに供給する。
よって、この間、直流駆動防止回路２３のスイッチング
素子Ｓ４はスイッチング信号ＳＷ４による制御を受け付
けないので直流駆動防止動作は無効となる。一方、図４
に示すように、上記共振振幅Ｖ1が徐々に小となり、そ
の中間電位Ｖｃ(一点鎖線にて示すレベル)が基準電位Ｖ
REF(破線にて示すレベル)よりも大になると、比較器Ｃ
Ｍは、論理レベル１のイネーブル信号ＥＮをアンドゲー
トＡＮに供給する。すると、直流駆動防止回路２３のス
イッチング素子Ｓ４はスイッチング信号ＳＷ４による制
御を受け付けるようになり、直流駆動防止動作が有効と
なる。
【００３２】すなわち、スイッチング素子Ｓ４は、図４
に示す如き、電源ライン２上の電位の低下期間中(駆動
行程Ｇ４)においてオン状態となり、この間、電源ライ
ン２上を強制的にＰＤＰ接地電位Ｖｓに接地する。これ
により、ＰＤＰ１０の負荷容量Ｃ0内に蓄積されてしま
った電荷の一部が放電するので、共振振幅Ｖ1の減少が
抑制され、図６に示すような直流駆動が防止される。よ
って、ある１列上における各行に対応した画素データビ
ットのビット列が１、０、１、０、１、０、・・・・となる
ような特殊な絵柄を表す映像信号が供給された場合に
も、過大な電力損失を防止することができるのである。
に示す如き、電源ライン２上の電位の低下期間中(駆動
行程Ｇ４)においてオン状態となり、この間、電源ライ
ン２上を強制的にＰＤＰ接地電位Ｖｓに接地する。これ
により、ＰＤＰ１０の負荷容量Ｃ0内に蓄積されてしま
った電荷の一部が放電するので、共振振幅Ｖ1の減少が
抑制され、図６に示すような直流駆動が防止される。よ
って、ある１列上における各行に対応した画素データビ
ットのビット列が１、０、１、０、１、０、・・・・となる
ような特殊な絵柄を表す映像信号が供給された場合に
も、過大な電力損失を防止することができるのである。
【００３３】尚、図５に示す直流駆動防止回路２３で
は、共振振幅Ｖ1の中間電位Ｖｃが基準電位ＶREFよりも
大になったときに直流駆動防止動作を有効にしている
が、上述した如き画素データビットのパターンを検出し
たら直流駆動防止動作を有効にするようにしても良い。
図７は、かかる点に鑑みて為された本発明の他の実施例
による列電極駆動回路２０の内部構成を示す図である。
は、共振振幅Ｖ1の中間電位Ｖｃが基準電位ＶREFよりも
大になったときに直流駆動防止動作を有効にしている
が、上述した如き画素データビットのパターンを検出し
たら直流駆動防止動作を有効にするようにしても良い。
図７は、かかる点に鑑みて為された本発明の他の実施例
による列電極駆動回路２０の内部構成を示す図である。
【００３４】尚、図７に示す列電極駆動回路２０におい
ては、電源回路２１及び画素データパルス発生回路２２
の内部構成は図５に示すものと同一であり、直流駆動防
止回路２３に代わり直流駆動防止回路２３'を採用して
いる。直流駆動防止回路２３'は、直流駆動防止回路２
３において用いられている分圧抵抗Ｒ１及びＲ２並びに
比較器ＣＭの代わりに画素データビットパターン解析回
路２００を採用している。尚、直流駆動防止回路２３'
に設けられているアンドゲートＡＮ及びスイッチング素
子Ｓ４各々の動作は図５に示す如き直流駆動防止回路２
３の場合と同一であるのでその動作説明は省略する。
ては、電源回路２１及び画素データパルス発生回路２２
の内部構成は図５に示すものと同一であり、直流駆動防
止回路２３に代わり直流駆動防止回路２３'を採用して
いる。直流駆動防止回路２３'は、直流駆動防止回路２
３において用いられている分圧抵抗Ｒ１及びＲ２並びに
比較器ＣＭの代わりに画素データビットパターン解析回
路２００を採用している。尚、直流駆動防止回路２３'
に設けられているアンドゲートＡＮ及びスイッチング素
子Ｓ４各々の動作は図５に示す如き直流駆動防止回路２
３の場合と同一であるのでその動作説明は省略する。
【００３５】画素データビットパターン解析回路２００
は、上記画素データビットＤＢ1〜ＤＢmが下記の如き条
件及びを共に満たすビットパターンである場合に限
り論理レベル１のイネーブル信号ＥＮをアンドゲートＡ
Ｎに供給する。 ＰＤＰ１０の大半の列上において、互いに隣接する各
行に対応した画素データビットの系列が１、１、１、
１、１の如く相関の強いパターンとなる。
は、上記画素データビットＤＢ1〜ＤＢmが下記の如き条
件及びを共に満たすビットパターンである場合に限
り論理レベル１のイネーブル信号ＥＮをアンドゲートＡ
Ｎに供給する。 ＰＤＰ１０の大半の列上において、互いに隣接する各
行に対応した画素データビットの系列が１、１、１、
１、１の如く相関の強いパターンとなる。
【００３６】ＰＤＰ１０の一部の列上において、互い
に隣接する各行に対応した画素データビットの系列が
１、０、１、０、１、０の如く相関の弱いパターンとな
る。これにより、直流駆動防止回路２３'での直流駆動
防止動作が有効となり、図５に示す直流駆動防止回路２
３と同様に、画素データパルス発生回路２２に対する直
流駆動が防止される。
に隣接する各行に対応した画素データビットの系列が
１、０、１、０、１、０の如く相関の弱いパターンとな
る。これにより、直流駆動防止回路２３'での直流駆動
防止動作が有効となり、図５に示す直流駆動防止回路２
３と同様に、画素データパルス発生回路２２に対する直
流駆動が防止される。
【００３７】又、例えば、テレビジョン信号の如き１画
面内の列方向及び行方向において画像に相関がある映像
が入力対象となっている場合には、前述した如き特殊な
絵柄を表示する可能性が極めて低い。そこで、図５に示
す直流駆動防止回路２３に映像信号種別判別回路を加え
て図８に示す如き構成として直流駆動防止制御を実施す
るようにしても良い。
面内の列方向及び行方向において画像に相関がある映像
が入力対象となっている場合には、前述した如き特殊な
絵柄を表示する可能性が極めて低い。そこで、図５に示
す直流駆動防止回路２３に映像信号種別判別回路を加え
て図８に示す如き構成として直流駆動防止制御を実施す
るようにしても良い。
【００３８】映像種別判別回路３００は、映像信号とし
てテレビジョン信号が入力された場合には論理レベル
０、一方、上述した如き特殊な絵柄を表す可能性のある
絵、図、又は表等を担うグラフィクス画像信号が入力さ
れた場合には論理レベル１のイネーブル信号をアンドゲ
ートＡＮ２に供給する。比較器ＣＭは、上記コンデンサ
Ｃ１の一端の電位、つまり共振振幅Ｖ１の中間電位Ｖｃ
が基準電位ＶREFよりも小である場合は論理レベル０、
大である場合には論理レベル１のイネーブル信号ＥＮを
アンドゲートＡＮ２に供給する。これにより、グラフィ
クス画像信号が入力され、かつ中間電位Ｖｃが所定の基
準電位ＶREFよりも大となった場合に限り、駆動行程Ｇ
４のタイミング、つまりスイッチング素子Ｓ３がオン状
態からオフ状態に切り替わるタイミングでスイッチング
素子Ｓ４をオン状態にして電源ライン２を強制的に接地
せしめて、直流駆動防止を図るのである。
てテレビジョン信号が入力された場合には論理レベル
０、一方、上述した如き特殊な絵柄を表す可能性のある
絵、図、又は表等を担うグラフィクス画像信号が入力さ
れた場合には論理レベル１のイネーブル信号をアンドゲ
ートＡＮ２に供給する。比較器ＣＭは、上記コンデンサ
Ｃ１の一端の電位、つまり共振振幅Ｖ１の中間電位Ｖｃ
が基準電位ＶREFよりも小である場合は論理レベル０、
大である場合には論理レベル１のイネーブル信号ＥＮを
アンドゲートＡＮ２に供給する。これにより、グラフィ
クス画像信号が入力され、かつ中間電位Ｖｃが所定の基
準電位ＶREFよりも大となった場合に限り、駆動行程Ｇ
４のタイミング、つまりスイッチング素子Ｓ３がオン状
態からオフ状態に切り替わるタイミングでスイッチング
素子Ｓ４をオン状態にして電源ライン２を強制的に接地
せしめて、直流駆動防止を図るのである。
【００３９】
【発明の効果】以上の如く、本発明においては、所定の
共振振幅を有する共振パルス電源電位を電源ライン上に
印加すると共に、画素データに応じて選択的に容量性表
示パネルの列電極及び電源ライン間を接続することによ
り画素データパルスを生成する。この際、上記共振パル
ス電源電位の共振振幅の中間電位が所定の基準電位より
も大となった場合には、共振パルス電源電位の低下期間
中において電源ラインを強制的に接地するようにしてい
る。
共振振幅を有する共振パルス電源電位を電源ライン上に
印加すると共に、画素データに応じて選択的に容量性表
示パネルの列電極及び電源ライン間を接続することによ
り画素データパルスを生成する。この際、上記共振パル
ス電源電位の共振振幅の中間電位が所定の基準電位より
も大となった場合には、共振パルス電源電位の低下期間
中において電源ラインを強制的に接地するようにしてい
る。
【００４０】従って、本発明によれば、容量性表示パネ
ルに蓄積された電荷の影響による直流駆動動作を回避し
つつも、共振作用に伴う充放電動作によって流れる電流
量を小にすることが可能となるので無効電力が低減され
る。
ルに蓄積された電荷の影響による直流駆動動作を回避し
つつも、共振作用に伴う充放電動作によって流れる電流
量を小にすることが可能となるので無効電力が低減され
る。
【図１】表示パネルとしてプラズマディスプレイパネル
を搭載したプラズマディスプレイ装置の概略構成を示す
図である。
を搭載したプラズマディスプレイ装置の概略構成を示す
図である。
【図２】１サブフィールド内においてＰＤＰ１０に印加
する各種駆動パルスの印加タイミングを示す図である。
する各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による表示パネルの駆動装置を搭載した
プラズマディスプレイ装置の構成を示す図である。
プラズマディスプレイ装置の構成を示す図である。
【図４】列電極駆動回路２０の内部動作を示す図であ
る。
る。
【図５】列電極駆動回路２０の内部構成を示す図であ
る。
る。
【図６】列電極駆動回路２０における直流駆動時での内
部動作を示す図である。
部動作を示す図である。
【図７】列電極駆動回路２０の他の構成を示す図であ
る。
る。
【図８】列電極駆動回路２０の他の構成を示す図であ
る。
る。
２０ 列電極駆動回路
２１ 電源回路
２２ 画素データパルス発生回路
２３ 直流駆動防止回路
５０ 駆動制御回路
２００ 画素データビットパターン解析回路
３００ 映像種別判別回路
ＡＮ アンドゲート
Ｂ１ 直流電源
Ｃ１ コンデンサ
ＣＭ 比較器
D1,D2 ダイオード
Ｌ コイル
S1〜S4 スイッチング素子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/28 Ｈ
Ｆターム(参考） 5C080 AA05 AA06 BB05 DD26 EE18
EE19 EE29 FF03 FF12 GG08
HH04 HH09 JJ02 JJ03 JJ04
KK43
Claims (6)
- 【請求項１】 複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
源ラインを接続することにより前記列電極に前記画素デ
ータパルスを印加する画素データパルス発生回路と、 前記共振振幅の中間電位が所定の基準電位よりも大とな
った場合には前記共振パルス電源電位の低下期間中にお
いて前記電源ラインを強制的に接地せしめる直流駆動防
止回路と、を含んでいることを特徴とする表示パネルの
駆動装置。 - 【請求項２】 前記電源回路は、コンデンサと、前記コ
ンデンサの一端及び前記電源ライン間をコイルを介して
接続する第１スイッチング素子と、前記電源ライン及び
前記コンデンサの一端の間を前記コイルを介して接続す
る第２スイッチング素子と、直流の電源電位を前記電源
ラインに印加する第３スイッチング素子と、前記第１ス
イッチング素子、前記第２スイッチング素子及び前記第
３スイッチング素子を順次択一的にオン状態にすること
により前記電源ライン上に前記共振パルス電源電位を発
生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
る第４スイッチング素子と、前記コンデンサの一端の電
位を前記中間電位として前記中間電位が前記基準電位よ
りも大となった場合に限り前記第３スイッチング素子が
オン状態からオフ状態に切り替わったタイミングで前記
第４スイッチング素子をオフ状態からオン状態に切り換
える直流駆動防止制御回路と、を含むことを特徴とする
請求項１記載の表示パネルの駆動装置。 - 【請求項３】 複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
源ラインを接続することにより前記列電極に前記画素デ
ータパルスを印加する画素データパルス発生回路と、 前記映像信号が絵、図形又は表を表すグラフィックス画
像信号でありかつ前記共振振幅の中間電位が所定の基準
電位より大となった場合には前記共振パルス電源電位の
低下期間中において前記電源ラインを強制的に接地せし
める直流駆動防止回路と、を含んでいることを特徴とす
る表示パネルの駆動装置。 - 【請求項４】 前記電源回路は、コンデンサと、前記コ
ンデンサの一端及び前記電源ライン間をコイルを介して
接続する第１スイッチング素子と、前記電源ライン及び
前記コンデンサの一端の間を前記コイルを介して接続す
る第２スイッチング素子と、直流の電源電位を前記電源
ラインに印加する第３スイッチング素子と、前記第１ス
イッチング素子、前記第２スイッチング素子及び前記第
３スイッチング素子を順次択一的にオン状態にすること
により前記電源ライン上に前記共振パルス電源電位を発
生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
る第４スイッチング素子と、前記映像信号がテレビジョ
ン信号及び前記グラフィックス画像信号のいずれである
かを判別し前記グラフィックス画像信号であると判別し
かつ前記コンデンサの一端の電位を前記中間電位として
この中間電位が前記基準電位よりも大となった場合に限
り前記第３スイッチング素子がオン状態からオフ状態に
切り替わったタイミングで前記第４スイッチング素子を
オフ状態からオン状態に切り換える直流駆動防止制御回
路と、を含むことを特徴とする請求項３記載の表示パネ
ルの駆動装置。 - 【請求項５】 複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
源ラインを接続することにより前記列電極に前記画素デ
ータパルスを印加する画素データパルス発生回路と、 前記表示パネルの大半の列上において互いに隣接した各
行に対応した前記画素データの相関が強く、一部の列上
において互いに隣接する各行に対応した前記画素データ
の相関が弱い場合には前記共振パルス電源電位の低下期
間中において前記電源ラインを強制的に接地せしめる直
流駆動防止回路と、を含んでいることを特徴とする表示
パネルの駆動装置。 - 【請求項６】 前記電源回路は、コンデンサと、前記コ
ンデンサの一端及び前記電源ライン間をコイルを介して
接続する第１スイッチング素子と、前記電源ライン及び
前記コンデンサの一端の間を前記コイルを介して接続す
る第２スイッチング素子と、直流の電源電位を前記電源
ラインに印加する第３スイッチング素子と、前記第１ス
イッチング素子、前記第２スイッチング素子及び前記第
３スイッチング素子を順次択一的にオン状態にすること
により前記電源ライン上に前記共振パルス電源電位を発
生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
る第４スイッチング素子と、前記表示パネルの大半の列
上において互いに隣接した各行に対応した前記画素デー
タの相関が強く、一部の列上において互いに隣接する各
行に対応した前記画素データの相関が弱い場合に限り前
記第３スイッチング素子がオン状態からオフ状態に切り
替わったタイミングで前記第４スイッチング素子をオフ
状態からオン状態に切り換える直流駆動防止制御回路
と、を含むことを特徴とする請求項５記載の表示パネル
の駆動装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098273A JP4188618B2 (ja) | 2002-04-01 | 2002-04-01 | 表示パネルの駆動装置 |
| US10/402,958 US7212194B2 (en) | 2002-04-01 | 2003-04-01 | Drive apparatus for a display panel |
| DE60314197T DE60314197T2 (de) | 2002-04-01 | 2003-04-01 | Datenelektrodetreiber mit einem Resonanzkreis für eine Anzeigetafel |
| EP03252073A EP1351212B1 (en) | 2002-04-01 | 2003-04-01 | Data electrode drive apparatus having a resonance circuit for a display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098273A JP4188618B2 (ja) | 2002-04-01 | 2002-04-01 | 表示パネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003295815A true JP2003295815A (ja) | 2003-10-15 |
| JP4188618B2 JP4188618B2 (ja) | 2008-11-26 |
Family
ID=28035884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002098273A Expired - Fee Related JP4188618B2 (ja) | 2002-04-01 | 2002-04-01 | 表示パネルの駆動装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7212194B2 (ja) |
| EP (1) | EP1351212B1 (ja) |
| JP (1) | JP4188618B2 (ja) |
| DE (1) | DE60314197T2 (ja) |
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