JP2003295815A - 表示パネルの駆動装置 - Google Patents

表示パネルの駆動装置

Info

Publication number
JP2003295815A
JP2003295815A JP2002098273A JP2002098273A JP2003295815A JP 2003295815 A JP2003295815 A JP 2003295815A JP 2002098273 A JP2002098273 A JP 2002098273A JP 2002098273 A JP2002098273 A JP 2002098273A JP 2003295815 A JP2003295815 A JP 2003295815A
Authority
JP
Japan
Prior art keywords
power supply
switching element
pixel data
potential
supply line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002098273A
Other languages
English (en)
Other versions
JP4188618B2 (ja
Inventor
Shiro Nagaoka
志朗 長岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Pioneer Display Products Corp
Original Assignee
Pioneer Display Products Corp
Pioneer Electronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Display Products Corp, Pioneer Electronic Corp filed Critical Pioneer Display Products Corp
Priority to JP2002098273A priority Critical patent/JP4188618B2/ja
Priority to US10/402,958 priority patent/US7212194B2/en
Priority to DE60314197T priority patent/DE60314197T2/de
Priority to EP03252073A priority patent/EP1351212B1/en
Publication of JP2003295815A publication Critical patent/JP2003295815A/ja
Application granted granted Critical
Publication of JP4188618B2 publication Critical patent/JP4188618B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/06Details of flat display driving waveforms
    • G09G2310/066Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04Display protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

(57)【要約】 【課題】 画素データ書込行程時における消費電力を低
減できる表示パネルの駆動装置を提供することを目的と
する。 【解決手段】 所定の共振振幅を有する共振パルス電源
電位を電源ライン上に印加すると共に、画素データに応
じて選択的に容量性表示パネルの列電極及び電源ライン
間を接続することにより画素データパルスを生成する。
この際、上記共振パルス電源電位の共振振幅の中間電位
が所定の基準電位よりも大となった場合には、共振パル
ス電源電位の低下期間中において電源ラインを強制的に
接地する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル又はエレクトロルミネセンスディスプレイパ
ネルの如き表示パネルを駆動する駆動装置に関する。
【0002】
【背景技術】現在、壁掛TVとして、プラズマディスプ
レイパネル(以下、PDPと称する)、又はエレクトロル
ミネセンスディスプレイパネルの如き容量性発光素子か
らなる表示パネルを搭載したディスプレイ装置が着目さ
れている。図1は、表示パネルとしてPDPを搭載した
プラズマディスプレイ装置の概略構成を示す図である。
【0003】図1において、プラズマディスプレイパネ
ルとしてのPDP10は、X及びYの1対にて1画面の
各行(第1行〜第n行)に対応した行電極対を為す行電
極Y 1〜Yn及びX1〜Xnを備えている。更に、PDP1
0には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで1画面の各列(第1列〜第m列)
に対応した列電極Z1〜Zmが形成されている。尚、1対
の行電極対(X、Y)と1つの列電極Zとの交差部に1
画素を担う放電セルが形成される。
【0004】この際、各放電セルは、その放電セル内に
おいて放電が生起されるか否かにより、発光状態及び非
発光状態の2つの状態しかもたない。すなわち、最低輝
度(非発光状態)、及び最高輝度(発光状態)の2階調分の
輝度しか表現出来ないのである。そこで、このような発
光素子を有するPDP10に対して、入力された映像信
号に対応した中間調の輝度を得るべく、駆動装置100
は、サブフィールド法を用いた階調駆動を実施する。
サブフィールド法では、入力された映像信号を各画素毎
に対応したNビットの画素データに変換し、このNビッ
トのビット桁各々に対応させて、1フィールド(フレー
ム)の表示期間をN個のサブフィールド(サブフレーム)
に分割する。各サブフィールドには、そのサブフィール
ドの重み付けに対応した放電実行回数が夫々割り当てて
あり、映像信号に応じたサブフィールドにおいてのみで
この放電を選択的に生起させる。この際、各サブフィー
ルドで生起された放電回数の合計(1フィールド表示期
間内での)により、映像信号に対応した中間調の輝度が
得られるのである。
【0005】尚、かかるサブフィールド法を利用して実
際にPDPを階調駆動する方法として、選択消去アドレ
ス法が知られている。図2は、かかる選択消去アドレス
法に基づく階調駆動を実施すべく、駆動装置100が1
サブフィールド内においてPDP10の列電極及び行電
極に印加する各種駆動パルスの印加タイミングを示す図
である。
【0006】先ず、駆動装置100は、負極性のリセッ
トパルスRPxを行電極X1〜Xn、更に正極性のリセッ
トパルスRPYを行電極Y1〜Yn各々に同時に印加する
(一斉リセット行程Rc)。これらリセットパルスRPx
及びRPYの印加に応じて、PDP10中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、発光セル状態に初期設定される。
【0007】次に、駆動装置100は、入力された映像
信号を各画素毎の例えば8ビットの画素データに変換す
る。駆動装置100は、かかる画素データを各ビット桁
毎に分割して画素データビットを求め、この画素データ
ビットの論理レベルに応じたパルス電圧を有する画素デ
ータパルスを発生する。例えば、駆動装置100は、上
記画素データビットが論理レベル1である場合には高電
圧、論理レベル0である場合には低電圧(0ボルト)の画
素データパルスを発生する。そして、駆動装置100
は、図2に示す如く、1画面分(n行×m列)の画素デー
タパルスDP11〜DPnmを1行分毎(m個)にグループ化
した画素データパルス群DP11-1m、DP2 1-2m、DP
31-3m、・・・・、DPn1-nm各々を、順次、列電極Z1〜Zm
に印加して行く。更に、駆動装置100は、上記画素デ
ータパルス群DP各々の印加タイミングにて、図2に示
されるが如き走査パルスSPを発生し、これを行電極Y
1〜Ynへと順次印加して行く(画素データ書込行程W
c)。この際、走査パルスSPが印加された行電極と、
高電圧の画素データパルスDPが印加された列電極との
交差部の放電セルにのみ放電(選択消去放電)が生じ、
その放電セル内に残存していた壁電荷が消去される。こ
れにより、上記一斉リセット行程Rcにおいて発光セル
状態に初期化された放電セルは、非発光セル状態に推移
する。一方、走査パルスSPが印加されたものの、低電
圧の画素データパルスDPが印加された放電セルには前
述した如き選択消去放電は生起されず、上記一斉リセッ
ト行程Rcにて初期化された状態、つまり発光セル状態
が保持される。
【0008】次に、駆動装置100は、図2に示される
が如き正極性の維持パルスIPXを繰り返し行電極X1
nに印加すると共に、この維持パルスIPXが行電極X
1〜Xnに印加されていない期間中に、正極性の維持パル
スIPYを繰り返し行電極Y 1〜Ynに印加する(発光維持
行程Ic)。この際、壁電荷が残留したままとなってい
る放電セル、すなわち発光セル状態にある放電セルのみ
が、これら維持パルスIPX及びIPYが交互に印加され
る度に放電(維持放電)する。つまり、上記画素データ書
込行程Wcにおいて発光セル状態に設定された放電セル
のみが、このサブフィールドの重み付けに対応した回数
分だけ維持放電に伴う発光を繰り返し、その発光状態を
維持するのである。尚、これら維持パルスIPX及びI
Yが印加される回数は、各サブフィールド毎の重み付
けに応じて予め設定されている回数である。
【0009】次に、駆動装置100は、図2に示される
が如き消去パルスEPを行電極X1〜Xnに印加する(消
去行程E)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を各フィールド内において
複数回実行することにより、各サブフィールドの発光維
持行程Icにて生起された維持放電の1フィールド表示
期間内での合計回数に対応した中間輝度が視覚されるよ
うになる。
【0010】ここで、図2に示す画素データ書込行程W
cによれば、走査パルスSPが行電極Y1〜Ynへと順次
印加されて行き、これにより1行分ずつ各放電セルに対
して画素データ書込が為されることになる。この際、P
DP10が容量性発光素子である為、各行に走査パルス
SPが印加される度にその1行分の放電セル各々にて充
放電が生じる。更に、走査パルスSPが印加されている
間、画素データパルスDPが1つの列電極Zに印加され
ているので、この列電極に属する放電セル、つまり画素
データの書込対称とはなっていない放電セルに対しても
充放電を実施しなければならない。このため、画素デー
タ書き込みの際の電力消費が大きいという問題があっ
た。
【0011】
【発明が解決しようとする課題】本発明は、画素データ
書込行程時における消費電力を低減可能な表示パネルの
駆動装置を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明の第1の特徴によ
る表示パネルの駆動装置は、複数の行電極と前記行電極
に交叉する複数の列電極と、前記行電極と前記列電極と
の交叉部の各々に配置された容量性発光素子とからなる
表示パネルの前記列電極の各々に、映像信号に基づく画
素データに応じたパルス電圧を有する画素データパルス
を印加する列電極ドライバを含む表示パネルの駆動装置
であって、前記列電極ドライバは、所定の共振振幅を有
する共振パルス電源電位を発生してこれを電源ライン上
に印加する電源回路と、前記画素データに応じて選択的
に前記列電極及び前記電源ラインを接続することにより
前記列電極に前記画素データパルスを印加する画素デー
タパルス発生回路と、前記共振振幅の中間電位が所定の
基準電位よりも大となった場合には前記共振パルス電源
電位の低下期間中において前記電源ラインを強制的に接
地せしめる直流駆動防止回路と、を含んでいることを特
徴とする。
【0013】又、本発明の第2の特徴による表示パネル
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記映像信号が絵、図形又は表を表すグラフィ
ックス画像信号でありかつ前記共振振幅の中間電位が所
定の基準電位より大となった場合には前記共振パルス電
源電位の低下期間中において前記電源ラインを強制的に
接地せしめる直流駆動防止回路と、を含んでいることを
特徴とする。
【0014】又、本発明の第3の特徴による表示パネル
の駆動装置は、複数の行電極と前記行電極に交叉する複
数の列電極と、前記行電極と前記列電極との交叉部の各
々に配置された容量性発光素子とからなる表示パネルの
前記列電極の各々に、映像信号に基づく画素データに応
じたパルス電圧を有する画素データパルスを印加する列
電極ドライバを含む表示パネルの駆動装置であって、前
記列電極ドライバは、所定の共振振幅を有する共振パル
ス電源電位を発生してこれを電源ライン上に印加する電
源回路と、前記画素データに応じて選択的に前記列電極
及び前記電源ラインを接続することにより前記列電極に
前記画素データパルスを印加する画素データパルス発生
回路と、前記表示パネルの大半の列上において互いに隣
接した各行に対応した前記画素データの相関が強く、一
部の列上において互いに隣接する各行に対応した前記画
素データの相関が弱い場合には前記共振パルス電源電位
の低下期間中において前記電源ラインを強制的に接地せ
しめる直流駆動防止回路と、を含んでいることを特徴と
する。
【0015】
【発明の実施の形態】図3は、本発明による駆動装置を
備えたプラズマディスプレイ装置の構成を示す図であ
る。図3において、プラズマディスプレイパネルとして
のPDP10は、X及びYの1対にて1画面の各行(第
1行〜第n行)に対応した行電極対を為す行電極Y 1
n及びX1〜Xnを備えている。更に、PDP10に
は、上記行電極対に直交し、かつ図示せぬ誘電体層及び
放電空間を挟んで1画面の各列(第1列〜第m列)に対
応した列電極Z1〜Zmが形成されている。尚、1対の行
電極対(X、Y)と1つの列電極Zとの交差部に画素を
担う放電セルが形成される。
【0016】駆動制御回路50は、各サブフィールド内
において図2に示す如き、リセットパルスRPX及びR
Y、走査パルスSP、並びに維持パルスIPX及びIP
Y各々を生成させる為の各種タイミング信号を発生し、
これらを行電極駆動回路30及び40の各々に供給す
る。行電極駆動回路30は、かかるタイミング信号に応
じてリセットパルスRPX及び維持パルスIPXを生成
し、これらを図2に示されるが如きタイミングにてPD
P10の行電極X1〜Xnに印加する。一方、行電極駆動
回路40は、上記駆動制御回路50から供給された各種
タイミング信号に応じてリセットパルスRPY、走査パ
ルスSP、維持パルスIPY及び消去パルスEPの各々
を生成し、これらを図2に示されるが如きタイミングに
てPDP10の行電極Y1〜Ynに印加する。
【0017】更に、駆動制御回路50は、入力された映
像信号を各画素毎の例えば8ビットの画素データに変換
し、この画素データを各ビット桁毎に分割して画素デー
タビットを得る。そして、駆動制御回路50は、図2に
示す如き各サブフィールド毎の画素データ書込行程Wc
において、PDP10の第1列〜第m列各々に対応した
1行分の画素データビットDB1〜DBmを順次、列電極
駆動回路20に供給する。
【0018】この間、すなわち画素データ書込行程Wc
において、駆動制御回路50は、図4に示す如きスイッ
チング信号SW1〜SW4を生成し、これらを列電極駆
動回路20に供給する。すなわち、駆動制御回路50
は、駆動行程G1では、 SW1=1 SW2="0" SW3="0" SW4="0" 駆動行程G2では、 SW1="0" SW2="0" SW3=1 SW4="0" 駆動行程G3では、 SW1="0" SW2=1 SW3="0" SW4="0" 駆動行程G4では、 SW1="0" SW2="0" SW3="0" SW4=1 なる論理レベルを有するスイッチング信号SW1〜SW
4を生成する。そして、駆動制御回路50は、上記駆動
行程G1〜G4を1サイクルとして、上述した如く推移
するスイッチング信号SW1〜SW4を繰り返し列電極
駆動回路20に供給するのである。
【0019】図5は、かかる列電極駆動回路20の内部
構成を示す図である。図5に示すように、列電極駆動回
路20は、所定の振幅を有する共振パルス電源電位を電
源ライン2上に印加する電源回路21と、かかる共振パ
ルス電源電位に基づいて画素データパルスを発生する画
素データパルス発生回路22と、直流駆動防止回路23
とから構成される。
【0020】電源回路21におけるスイッチング素子S
1は、上記駆動制御回路50から論理レベル0のスイッ
チング信号SW1が供給されている間はオフ状態にあ
る。一方、かかるスイッチング信号SW1の論理レベル
が"1"である場合にはオン状態となって、上記コンデン
サC1の一端に生じた電位をダイオードD1及びコイル
Lを介して電源ライン2上に印加する。尚、コンデンサ
C1の他端は、PDP10の接地電位としてのPDP接
地電位Vsに接地されている。スイッチング素子S2
は、上記駆動制御回路50から論理レベル0のスイッチ
ング信号SW2が供給されている間はオフ状態である一
方、スイッチング信号SW2の論理レベルが"1"である
場合にはオン状態となって上記電源ライン2上の電位を
コイルL及びダイオードD2を介してコンデンサC1の
一端に印加する。この際、コンデンサC1は、上記電源
ライン2上の電位によって充電される。スイッチング素
子S3は、上記駆動制御回路50から論理レベル0のス
イッチング信号SW3が供給されている間はオフ状態で
ある一方、スイッチング信号SW3の論理レベルが"1"
である場合にはオン状態となって直流電源B1による電
源電位Vaを電源ライン2上に印加する。直流電源B1
の負側端子は、上記PDP接地電位Vsにて接地されて
いる。
【0021】かかる電源回路21の動作により、電源ラ
イン2上には、上記電源電位Vaを最大電位とする共振
振幅V1の共振パルス電源電位が印加される。画素デー
タパルス発生回路22には、駆動制御回路50から供給
された1行分(m個)の画素データビットDB1〜DBm
各々に応じて、夫々独立してオン・オフ制御されるスイ
ッチング素子SWZ1〜SWZm、及びSWZ1O〜SWZ
mOが設けられている。スイッチング素子SWZ1〜SW
mの各々は、夫々に供給された画素データビットDB
が論理レベル1である場合に限りオン状態となって、電
源ライン2上に印加されている上記共振パルス電源電位
をPDP10の列電極Z1〜Zmに印加する。一方、上記
スイッチング素子SWZ1O〜SWZmO各々は、夫々、画
素データビットDBが論理レベル0である場合に限りオ
ン状態となって、列電極Z上の電位をPDP接地電位V
sに接地する。
【0022】直流駆動防止回路23の分圧抵抗R1及び
R2は、上記コンデンサC1の一端に生じている上記共
振振幅V1の中間電位Vcを所定比で分圧して得た中間
電位Vc'を比較器CMに供給する。比較器CMは、か
かる中間電位Vc'と所定の基準電位VREF'との大小比
較を行う。この際、比較器CMは、上記中間電位Vc'
が基準電位VREF'以上の電位である場合には論理レベル
1、中間電位Vc'が基準電位VREF'より小である場合
には論理レベル0のイネーブル信号ENをアンドゲート
ANに供給する。尚、基準電位VREF'とは、上記電源電
位Va〜0.5・Va間の電位にて予め設定されている基準
電位VREFを所定比倍した電位である。アンドゲートA
Nは、上記イネーブル信号ENが論理レベル0である場
合には論理レベル0のスイッチング信号SW4'をスイ
ッチング素子S4に供給する。一方、上記イネーブル信
号ENが論理レベル1である場合には、アンドゲートA
Nは、上記駆動制御回路50から供給されたスイッチン
グ信号SW4をそのまま上記スイッチング信号SW4'
としてスイッチング素子S4に供給する。スイッチング
素子S4は、スイッチング信号SW4'が論理レベル0
である間はオフ状態である一方、スイッチング信号SW
4'が論理レベル1である場合にはオン状態となって電
源ライン2上の電位を上記PDP接地電位Vsに保持す
る。
【0023】以下に、図5に示す如き構成を有する列電
極駆動回路20の内部動作について図4、並びに図6を
参照しつつ説明する。尚、図4中の(b)は、PDP10
の第i列の第1行〜第6行各々に対応した画素データビ
ットDBの系列が、 [1、0、1、0、1、0] なる場合に、列電極Ziに印加される画素データパルス
DPを示す図である。
【0024】かかる画素データビットDBに応じて、画
素データパルス発生回路22のスイッチング素子SWZ
i及びSWZi0は、図4中の(b)に示すように、オン状
態及びオフ状態の反転を繰り返す。この際、駆動行程G
1では、電源回路21のスイッチング素子S1〜S3の
内のスイッチング素子S1のみがオン状態となり、コン
デンサC1に蓄えられていた電荷が放電される。尚、第
1サイクルCYC1では、スイッチング素子SWZ i
オン状態にあるので、上記放電に伴う放電電流はスイッ
チング素子S1、ダイオードD1、コイルL、電源ライ
ン2、及びスイッチング素子SWZiを介してPDP1
0の列電極Ziに流れ込む。この時、列電極Ziに寄生す
る負荷容量C 0が充電されて負荷容量C0内に電荷の蓄積
が為される。又、上記コンデンサC1の放電に伴って電
源ライン2上の電位はコイルL及び負荷容量C0による
共振作用によって徐々に上昇する。そして、電源ライン
2上の電位は、図4に示す如く、コンデンサの一端の電
位Vcの2倍の電位を有する電位Vaに到達する。この
際、上述した如き電源ライン2上での緩やかな電位上昇
部分が、上記共振パルス電源電位のフロントエッジ部と
なる。又、第1サイクルCYC1では、上述した如き共
振パルス電源電位のフロントエッジ部がそのまま、図4
中の(b)に示す如く、列電極Ziに印加されるべき画素
データパルスDP1iのフロントエッジ部となる。
【0025】次に、駆動行程G2では、電源回路21の
スイッチング素子S1〜S3の内のスイッチング素子S
3のみがオン状態となるので、直流電源B1による直流
の電位Vaが、スイッチング素子S3を介して電源ライ
ン2上に印加される。この際、上記電位Vaが上記共振
パルス電源電位の最大電位部分となる。尚、第1サイク
ルCYC1では、この共振パルス電源電位の最大電位部
分(電位Va)がそのまま、図4に示す如く、列電極Zi
に印加されるべき画素データパルスDP1iの最大電位部
分となる。この際、PDP10の列電極Ziには電流が
流れ、この列電極Ziに寄生する負荷容量C0が充電され
て電荷の蓄積が為される。
【0026】次に、駆動行程G3では、電源回路21の
スイッチング素子S1〜S3の内のスイッチング素子S
2のみがオン状態となり、PDP10の負荷容量C0
放電を開始する。かかる放電により、列電極Zi、スイ
ッチング素子SWZi、電源ライン2、コイルL、ダイ
オードD2、及びスイッチング素子S2を介してコンデ
ンサC1に電流が流れ込む。すなわち、PDP10の負
荷容量C0内に蓄積された電荷が電源回路21内に形成
されているコンデンサC1に回収されて行く。このと
き、コイルL及び負荷容量C0で決まる時定数により、
電源ライン2上の電位は図4に示す如く徐々に低下す
る。この際、上述した如き電源ライン2上での緩やかな
電位下降部分が、上記共振パルス電源電位のリアエッジ
部となる。尚、第1サイクルCYC1では、上述した如
き共振パルス電源電位のリアエッジ部がそのまま、図4
中の(b)に示す如く、列電極Zi上に印加されるべき画
素データパルスDP1iのリアエッジ部となる。
【0027】駆動行程G4では、駆動制御回路50から
論理レベル1のスイッチング信号SW4が直流駆動防止
回路23のアンドゲートANに供給される。尚、第1サ
イクルCYC1の駆動行程G4の段階では、図4に示す
如き電源ライン2上の電位変化に伴う共振振幅V1の中
間電位Vc(一点鎖線にて示すレベル)は、上記基準電位
REF(破線にて示すレベル)よりも小である。よって、
この際、直流駆動防止回路23の比較器CMは、論理レ
ベル0のイネーブル信号ENをアンドゲートANに供給
する。これにより、スイッチング素子S4がオフ状態と
なる。つまり、駆動行程G4では、電源回路21のスイ
ッチング素子S1〜S3及び直流駆動防止回路23のス
イッチング素子S4の全てがオフ状態となるので、電源
ライン2はフローティング状態となる。
【0028】上記の如き駆動行程G1〜G4の動作を、
第2サイクルCYC2以降においても同様に繰り返し実
行する。これにより、スイッチング素子SWZiがオン
状態となっている第1サイクルCYC1、第3サイクル
CYC3、及び第5サイクルCYC5各々において、図
4中の(b)に示す如き画素データパルスDP1i、D
3i、及びDP5iが列電極Ziに印加される。一方、第
2サイクルCYC2、第4サイクルCYC4、及び第6
サイクルCYC6の各々では、スイッチング素子SWZ
iがオフ状態にある。よって、第2行、第4行、及び第
6行各々に対応した画素データパルスDP2i、DP4i
DP6iとしては、低電圧(0ボルト)のものが列電極Zi
に印加される。又、これら偶数のサイクルCYCでは、
スイッチング素子SWZi0がオン状態にあるので、PD
P10の負荷容量C0に残存していた電荷が列電極Zi
びスイッチング素子SWZi0なる電流路を介して全て回
収される。よって、例えば、第2サイクルCYC2が終
了し、次の第3サイクルCYC3が開始された直後のス
イッチング素子SWZiがオフ状態からオン状態に切り
替わった時には、図4に示すように電源ライン2上の電
位は、ほぼ0ボルトになる。
【0029】ここで、上記第i列を除くその他多くの列
の第1行〜第6行各々に対応した画素データビットDB
の系列が、 [1、1、1、1、1、1] なる場合には、図4に示す如く電源ライン2上の電位の
共振振幅V1が徐々に小となる。すなわち、図4中の
(a)に示すように、スイッチング素子SWZjはオン状
態、SWZj0がオフ状態固定になるので、図4中の(b)
の場合とは異なり、列電極Zj及びスイッチング素子S
WZj0なる電流路による電荷回収が為されない。よっ
て、各サイクルCYC毎の駆動行程G3で回収しきれな
かった電荷が徐々にPDP10の負荷容量C0内に蓄積
される。その結果、電源ライン2上に印加された共振パ
ルス電源電位は、その最大電位Vaを維持しつつ共振振
幅V1が徐々に小となる。従って、共振作用に伴う充放
電動作によって流れる電流量が小となるので無効電力の
抑制が為される。
【0030】ところが、かかる状態がそのまま継続する
と、図6に示すように、電源ライン2上の電位は最終的
に上記最大電位Vaに固定されてしまう。この際、例え
ば、第i列の第7行〜第13行各々に対応した画素デー
タビットDBの系列が、 [1、0、1、0、1、0、1] であると、画素データパルス発生回路22のスイッチン
グ素子SWZi及びSWZi0は、図6に示す如く交互に
オン状態及びオフ状態を繰り返す。よって、スイッチン
グ素子SWZiは、オン状態にある期間中は電源ライン
2上の直流の電位Vaをそのまま列電極Ziに印加する
いわゆる直流駆動状態となり、過大な電力損失が生じて
しまうのである。
【0031】そこで、このような電力損失が生じないよ
うに、列電極駆動回路20内には図5に示す如き直流駆
動防止回路23が設けられている。直流駆動防止回路2
3の比較器CMは、図4に示す如き電源ライン2上の電
位の共振振幅V1が十分に大なるが故に、その中間電位
Vc(一点鎖線にて示すレベル)が基準電位VREF(破線に
て示すレベル)よりも小である期間中は、論理レベル0
のイネーブル信号ENをアンドゲートANに供給する。
よって、この間、直流駆動防止回路23のスイッチング
素子S4はスイッチング信号SW4による制御を受け付
けないので直流駆動防止動作は無効となる。一方、図4
に示すように、上記共振振幅V1が徐々に小となり、そ
の中間電位Vc(一点鎖線にて示すレベル)が基準電位V
REF(破線にて示すレベル)よりも大になると、比較器C
Mは、論理レベル1のイネーブル信号ENをアンドゲー
トANに供給する。すると、直流駆動防止回路23のス
イッチング素子S4はスイッチング信号SW4による制
御を受け付けるようになり、直流駆動防止動作が有効と
なる。
【0032】すなわち、スイッチング素子S4は、図4
に示す如き、電源ライン2上の電位の低下期間中(駆動
行程G4)においてオン状態となり、この間、電源ライ
ン2上を強制的にPDP接地電位Vsに接地する。これ
により、PDP10の負荷容量C0内に蓄積されてしま
った電荷の一部が放電するので、共振振幅V1の減少が
抑制され、図6に示すような直流駆動が防止される。よ
って、ある1列上における各行に対応した画素データビ
ットのビット列が1、0、1、0、1、0、・・・・となる
ような特殊な絵柄を表す映像信号が供給された場合に
も、過大な電力損失を防止することができるのである。
【0033】尚、図5に示す直流駆動防止回路23で
は、共振振幅V1の中間電位Vcが基準電位VREFよりも
大になったときに直流駆動防止動作を有効にしている
が、上述した如き画素データビットのパターンを検出し
たら直流駆動防止動作を有効にするようにしても良い。
図7は、かかる点に鑑みて為された本発明の他の実施例
による列電極駆動回路20の内部構成を示す図である。
【0034】尚、図7に示す列電極駆動回路20におい
ては、電源回路21及び画素データパルス発生回路22
の内部構成は図5に示すものと同一であり、直流駆動防
止回路23に代わり直流駆動防止回路23'を採用して
いる。直流駆動防止回路23'は、直流駆動防止回路2
3において用いられている分圧抵抗R1及びR2並びに
比較器CMの代わりに画素データビットパターン解析回
路200を採用している。尚、直流駆動防止回路23'
に設けられているアンドゲートAN及びスイッチング素
子S4各々の動作は図5に示す如き直流駆動防止回路2
3の場合と同一であるのでその動作説明は省略する。
【0035】画素データビットパターン解析回路200
は、上記画素データビットDB1〜DBmが下記の如き条
件及びを共に満たすビットパターンである場合に限
り論理レベル1のイネーブル信号ENをアンドゲートA
Nに供給する。 PDP10の大半の列上において、互いに隣接する各
行に対応した画素データビットの系列が1、1、1、
1、1の如く相関の強いパターンとなる。
【0036】PDP10の一部の列上において、互い
に隣接する各行に対応した画素データビットの系列が
1、0、1、0、1、0の如く相関の弱いパターンとな
る。これにより、直流駆動防止回路23'での直流駆動
防止動作が有効となり、図5に示す直流駆動防止回路2
3と同様に、画素データパルス発生回路22に対する直
流駆動が防止される。
【0037】又、例えば、テレビジョン信号の如き1画
面内の列方向及び行方向において画像に相関がある映像
が入力対象となっている場合には、前述した如き特殊な
絵柄を表示する可能性が極めて低い。そこで、図5に示
す直流駆動防止回路23に映像信号種別判別回路を加え
て図8に示す如き構成として直流駆動防止制御を実施す
るようにしても良い。
【0038】映像種別判別回路300は、映像信号とし
てテレビジョン信号が入力された場合には論理レベル
0、一方、上述した如き特殊な絵柄を表す可能性のある
絵、図、又は表等を担うグラフィクス画像信号が入力さ
れた場合には論理レベル1のイネーブル信号をアンドゲ
ートAN2に供給する。比較器CMは、上記コンデンサ
C1の一端の電位、つまり共振振幅V1の中間電位Vc
が基準電位VREFよりも小である場合は論理レベル0、
大である場合には論理レベル1のイネーブル信号ENを
アンドゲートAN2に供給する。これにより、グラフィ
クス画像信号が入力され、かつ中間電位Vcが所定の基
準電位VREFよりも大となった場合に限り、駆動行程G
4のタイミング、つまりスイッチング素子S3がオン状
態からオフ状態に切り替わるタイミングでスイッチング
素子S4をオン状態にして電源ライン2を強制的に接地
せしめて、直流駆動防止を図るのである。
【0039】
【発明の効果】以上の如く、本発明においては、所定の
共振振幅を有する共振パルス電源電位を電源ライン上に
印加すると共に、画素データに応じて選択的に容量性表
示パネルの列電極及び電源ライン間を接続することによ
り画素データパルスを生成する。この際、上記共振パル
ス電源電位の共振振幅の中間電位が所定の基準電位より
も大となった場合には、共振パルス電源電位の低下期間
中において電源ラインを強制的に接地するようにしてい
る。
【0040】従って、本発明によれば、容量性表示パネ
ルに蓄積された電荷の影響による直流駆動動作を回避し
つつも、共振作用に伴う充放電動作によって流れる電流
量を小にすることが可能となるので無効電力が低減され
る。
【図面の簡単な説明】
【図1】表示パネルとしてプラズマディスプレイパネル
を搭載したプラズマディスプレイ装置の概略構成を示す
図である。
【図2】1サブフィールド内においてPDP10に印加
する各種駆動パルスの印加タイミングを示す図である。
【図3】本発明による表示パネルの駆動装置を搭載した
プラズマディスプレイ装置の構成を示す図である。
【図4】列電極駆動回路20の内部動作を示す図であ
る。
【図5】列電極駆動回路20の内部構成を示す図であ
る。
【図6】列電極駆動回路20における直流駆動時での内
部動作を示す図である。
【図7】列電極駆動回路20の他の構成を示す図であ
る。
【図8】列電極駆動回路20の他の構成を示す図であ
る。
【主要部分の符号の説明】
20 列電極駆動回路 21 電源回路 22 画素データパルス発生回路 23 直流駆動防止回路 50 駆動制御回路 200 画素データビットパターン解析回路 300 映像種別判別回路 AN アンドゲート B1 直流電源 C1 コンデンサ CM 比較器 D1,D2 ダイオード L コイル S1〜S4 スイッチング素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/28 H Fターム(参考) 5C080 AA05 AA06 BB05 DD26 EE18 EE19 EE29 FF03 FF12 GG08 HH04 HH09 JJ02 JJ03 JJ04 KK43

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 複数の行電極と前記行電極に交叉する複
    数の列電極と、前記行電極と前記列電極との交叉部の各
    々に配置された容量性発光素子とからなる表示パネルの
    前記列電極の各々に、映像信号に基づく画素データに応
    じたパルス電圧を有する画素データパルスを印加する列
    電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
    これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
    源ラインを接続することにより前記列電極に前記画素デ
    ータパルスを印加する画素データパルス発生回路と、 前記共振振幅の中間電位が所定の基準電位よりも大とな
    った場合には前記共振パルス電源電位の低下期間中にお
    いて前記電源ラインを強制的に接地せしめる直流駆動防
    止回路と、を含んでいることを特徴とする表示パネルの
    駆動装置。
  2. 【請求項2】 前記電源回路は、コンデンサと、前記コ
    ンデンサの一端及び前記電源ライン間をコイルを介して
    接続する第1スイッチング素子と、前記電源ライン及び
    前記コンデンサの一端の間を前記コイルを介して接続す
    る第2スイッチング素子と、直流の電源電位を前記電源
    ラインに印加する第3スイッチング素子と、前記第1ス
    イッチング素子、前記第2スイッチング素子及び前記第
    3スイッチング素子を順次択一的にオン状態にすること
    により前記電源ライン上に前記共振パルス電源電位を発
    生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
    る第4スイッチング素子と、前記コンデンサの一端の電
    位を前記中間電位として前記中間電位が前記基準電位よ
    りも大となった場合に限り前記第3スイッチング素子が
    オン状態からオフ状態に切り替わったタイミングで前記
    第4スイッチング素子をオフ状態からオン状態に切り換
    える直流駆動防止制御回路と、を含むことを特徴とする
    請求項1記載の表示パネルの駆動装置。
  3. 【請求項3】 複数の行電極と前記行電極に交叉する複
    数の列電極と、前記行電極と前記列電極との交叉部の各
    々に配置された容量性発光素子とからなる表示パネルの
    前記列電極の各々に、映像信号に基づく画素データに応
    じたパルス電圧を有する画素データパルスを印加する列
    電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
    これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
    源ラインを接続することにより前記列電極に前記画素デ
    ータパルスを印加する画素データパルス発生回路と、 前記映像信号が絵、図形又は表を表すグラフィックス画
    像信号でありかつ前記共振振幅の中間電位が所定の基準
    電位より大となった場合には前記共振パルス電源電位の
    低下期間中において前記電源ラインを強制的に接地せし
    める直流駆動防止回路と、を含んでいることを特徴とす
    る表示パネルの駆動装置。
  4. 【請求項4】 前記電源回路は、コンデンサと、前記コ
    ンデンサの一端及び前記電源ライン間をコイルを介して
    接続する第1スイッチング素子と、前記電源ライン及び
    前記コンデンサの一端の間を前記コイルを介して接続す
    る第2スイッチング素子と、直流の電源電位を前記電源
    ラインに印加する第3スイッチング素子と、前記第1ス
    イッチング素子、前記第2スイッチング素子及び前記第
    3スイッチング素子を順次択一的にオン状態にすること
    により前記電源ライン上に前記共振パルス電源電位を発
    生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
    る第4スイッチング素子と、前記映像信号がテレビジョ
    ン信号及び前記グラフィックス画像信号のいずれである
    かを判別し前記グラフィックス画像信号であると判別し
    かつ前記コンデンサの一端の電位を前記中間電位として
    この中間電位が前記基準電位よりも大となった場合に限
    り前記第3スイッチング素子がオン状態からオフ状態に
    切り替わったタイミングで前記第4スイッチング素子を
    オフ状態からオン状態に切り換える直流駆動防止制御回
    路と、を含むことを特徴とする請求項3記載の表示パネ
    ルの駆動装置。
  5. 【請求項5】 複数の行電極と前記行電極に交叉する複
    数の列電極と、前記行電極と前記列電極との交叉部の各
    々に配置された容量性発光素子とからなる表示パネルの
    前記列電極の各々に、映像信号に基づく画素データに応
    じたパルス電圧を有する画素データパルスを印加する列
    電極ドライバを含む表示パネルの駆動装置であって、 前記列電極ドライバは、 所定の共振振幅を有する共振パルス電源電位を発生して
    これを電源ライン上に印加する電源回路と、 前記画素データに応じて選択的に前記列電極及び前記電
    源ラインを接続することにより前記列電極に前記画素デ
    ータパルスを印加する画素データパルス発生回路と、 前記表示パネルの大半の列上において互いに隣接した各
    行に対応した前記画素データの相関が強く、一部の列上
    において互いに隣接する各行に対応した前記画素データ
    の相関が弱い場合には前記共振パルス電源電位の低下期
    間中において前記電源ラインを強制的に接地せしめる直
    流駆動防止回路と、を含んでいることを特徴とする表示
    パネルの駆動装置。
  6. 【請求項6】 前記電源回路は、コンデンサと、前記コ
    ンデンサの一端及び前記電源ライン間をコイルを介して
    接続する第1スイッチング素子と、前記電源ライン及び
    前記コンデンサの一端の間を前記コイルを介して接続す
    る第2スイッチング素子と、直流の電源電位を前記電源
    ラインに印加する第3スイッチング素子と、前記第1ス
    イッチング素子、前記第2スイッチング素子及び前記第
    3スイッチング素子を順次択一的にオン状態にすること
    により前記電源ライン上に前記共振パルス電源電位を発
    生させる電源駆動制御回路とを含み、 前記直流駆動防止回路は、前記電源ラインを接地せしめ
    る第4スイッチング素子と、前記表示パネルの大半の列
    上において互いに隣接した各行に対応した前記画素デー
    タの相関が強く、一部の列上において互いに隣接する各
    行に対応した前記画素データの相関が弱い場合に限り前
    記第3スイッチング素子がオン状態からオフ状態に切り
    替わったタイミングで前記第4スイッチング素子をオフ
    状態からオン状態に切り換える直流駆動防止制御回路
    と、を含むことを特徴とする請求項5記載の表示パネル
    の駆動装置。
JP2002098273A 2002-04-01 2002-04-01 表示パネルの駆動装置 Expired - Fee Related JP4188618B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002098273A JP4188618B2 (ja) 2002-04-01 2002-04-01 表示パネルの駆動装置
US10/402,958 US7212194B2 (en) 2002-04-01 2003-04-01 Drive apparatus for a display panel
DE60314197T DE60314197T2 (de) 2002-04-01 2003-04-01 Datenelektrodetreiber mit einem Resonanzkreis für eine Anzeigetafel
EP03252073A EP1351212B1 (en) 2002-04-01 2003-04-01 Data electrode drive apparatus having a resonance circuit for a display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002098273A JP4188618B2 (ja) 2002-04-01 2002-04-01 表示パネルの駆動装置

Publications (2)

Publication Number Publication Date
JP2003295815A true JP2003295815A (ja) 2003-10-15
JP4188618B2 JP4188618B2 (ja) 2008-11-26

Family

ID=28035884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002098273A Expired - Fee Related JP4188618B2 (ja) 2002-04-01 2002-04-01 表示パネルの駆動装置

Country Status (4)

Country Link
US (1) US7212194B2 (ja)
EP (1) EP1351212B1 (ja)
JP (1) JP4188618B2 (ja)
DE (1) DE60314197T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815236B1 (ko) 2005-12-15 2008-03-20 파이오니아 가부시키가이샤 표시 패널의 구동 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004029553A (ja) * 2002-06-27 2004-01-29 Pioneer Electronic Corp 表示パネルの駆動装置
JP4050724B2 (ja) * 2003-07-11 2008-02-20 松下電器産業株式会社 表示装置およびその駆動方法
KR100761113B1 (ko) * 2004-06-30 2007-09-21 엘지전자 주식회사 플라즈마 표시 패널의 구동 방법
US20080150438A1 (en) * 2006-12-20 2008-06-26 Yoo-Jin Song Plasma display and driving method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126727A (en) * 1989-09-25 1992-06-30 Westinghouse Electric Corp. Power saving drive circuit for tfel devices
JP2755201B2 (ja) 1994-09-28 1998-05-20 日本電気株式会社 プラズマディスプレイパネルの駆動回路
JP3364066B2 (ja) * 1995-10-02 2003-01-08 富士通株式会社 Ac型プラズマディスプレイ装置及びその駆動回路
JP3526179B2 (ja) * 1997-07-29 2004-05-10 パイオニア株式会社 プラズマディスプレイ装置
US6111555A (en) * 1998-02-12 2000-08-29 Photonics Systems, Inc. System and method for driving a flat panel display and associated driver circuit
JP3511475B2 (ja) * 1999-01-14 2004-03-29 富士通株式会社 表示パネルの駆動方法及び集積回路デバイス
JP3678337B2 (ja) 1999-07-02 2005-08-03 パイオニア株式会社 表示パネルの駆動装置
JP4660026B2 (ja) * 2000-09-08 2011-03-30 パナソニック株式会社 表示パネルの駆動装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815236B1 (ko) 2005-12-15 2008-03-20 파이오니아 가부시키가이샤 표시 패널의 구동 장치

Also Published As

Publication number Publication date
EP1351212A1 (en) 2003-10-08
EP1351212B1 (en) 2007-06-06
US20030184537A1 (en) 2003-10-02
US7212194B2 (en) 2007-05-01
JP4188618B2 (ja) 2008-11-26
DE60314197D1 (de) 2007-07-19
DE60314197T2 (de) 2008-01-31

Similar Documents

Publication Publication Date Title
JP4660026B2 (ja) 表示パネルの駆動装置
US7375702B2 (en) Method for driving plasma display panel
JP4100338B2 (ja) プラズマディスプレイパネルの駆動方法
JP2000284745A (ja) プラズマディスプレイパネルの駆動方法及び駆動回路
WO2004055771A1 (ja) プラズマディスプレイパネルの駆動方法
JP2004029553A (ja) 表示パネルの駆動装置
JP2003015583A (ja) プラズマディスプレイパネルの駆動方法
JP3678337B2 (ja) 表示パネルの駆動装置
JP4268390B2 (ja) 表示パネルの駆動装置
JP4748878B2 (ja) プラズマディスプレイ装置
JP5021932B2 (ja) 表示パネルの駆動装置
TWI247265B (en) Display panel driving method
JP2003295815A (ja) 表示パネルの駆動装置
US7345662B2 (en) Apparatus for driving capacitive light emitting elements
US7330167B2 (en) Method for driving a display panel
JP2005043397A (ja) 表示パネルの駆動装置
JP2001306028A (ja) 表示パネルの駆動装置
JP3775968B2 (ja) プラズマディスプレイ装置
JP3753249B2 (ja) 表示パネルの駆動装置
JP2003015584A (ja) プラズマディスプレイパネルの駆動方法
JP2003255885A (ja) 表示パネルの駆動装置
JP2006201688A (ja) 容量性発光素子の駆動装置
JP2009192712A (ja) プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置
JP2006251392A (ja) プラズマディスプレイパネルの駆動方法
JP2010266650A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080415

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080624

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080819

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080911

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130919

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees